JP3660024B2 - 電源を切り換えて欠陥に対して解列するシステム - Google Patents
電源を切り換えて欠陥に対して解列するシステム Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は、一般に欠陥をテストする装置に係る。
【０００２】
【従来の技術】
多くのデジタルシステムは、欠陥許容を達成するための１つの手段として冗長性をしばしば使用している。例えば、ＤＣコントローラ（ＤＣＣ）は、欠陥許容状態で動作するために２つの独立した電源に接続することができる。ＤＣＣに独立した電源を接続することは、トランジスタやヒューズやアイソレーションダイオードのような電力混合部品を用いて行われる。
【０００３】
【発明が解決しようとする課題】
電力混合部品の１つ以上に開路や短絡の潜伏欠陥がある場合でも、ＤＣＣを適切に動作することができる。しかしながら、電源の１つが電力を発生しなかったり又はアースへの短絡を生じた場合には、電力混合デバイスの潜伏欠陥によりシステムの故障を招くことがある。
従って、通常このような潜伏欠陥は、システムが実際に故障するまで発見されない。
本発明の目的は、２つの独立した電源をＤＣコントローラに接続する電力混合デバイスにおいて潜伏欠陥をテストするシステムを提供することである。
【０００４】
【課題を解決するための手段】
本発明の上記目的は、多数の電源からの電力を、電力入力ポートを有する装置へ供給する電源回路において、電力混合デバイスの潜伏欠陥を検出するためのシステムであって、
第１電源を電力入力ポートに接続する第１電力レールを備え、第１電力レールは、直列に接続された第１電力スイッチングトランジスタ及び第１アイソレーションダイオードを含むと共に、第１電力パストランジスタと第１アイソレーションダイオードとの間に第１テストノードを有し、第１アイソレーションダイオードは、第１テストノードを装置の電力入力ポートへ接続すると共に、第１アイソレーションダイオードが短絡欠陥をもたない限り第１テストノードを他の電源から分離し；
第２電源を電力入力ポートに接続する第２電力レールを更に備え、第２電力レールは、直列に接続された第２電力スイッチングトランジスタ及び第２アイソレーションダイオードを含むと共に、第２電力パストランジスタと第２アイソレーションダイオードとの間に第２テストノードを有し、第２アイソレーションダイオードは、第２テストノードを装置の電力入力ポートへ接続すると共に、第２アイソレーションダイオードが短絡欠陥をもたない限り第２テストノードを他の電源から分離し；
第１イネーブル信号を受け取るように接続されると共に、第１電力パストランジスタに接続され、第１イネーブル信号が印加されたときに第１電力パストランジスタをオンに切り換えて、第１電源を第１テストノードに接続し、第１電力パストランジスタが開路欠陥をもたない限り第１テストノードを付勢するための第１スイッチング回路を更に備え；
第２イネーブル信号を受け取るように接続されると共に、第２電力パストランジスタに接続され、第２イネーブル信号が印加されたときに第２電力パストランジスタをオンに切り換えて、第２電源を第２テストノードに接続し、第２電力パストランジスタが開路欠陥をもたない限り第２テストノードを付勢するための第２スイッチング回路を更に備え；
第１テストノードに接続され、第１テストノードが付勢された場合に第１のＯＫ信号を印加するための第１テスト回路を更に備え、
第２テストノードに接続され、第２テストノードが付勢された場合に第２のＯＫ信号を印加するための第２テスト回路を更に備え、第１テスト信号は、第１イネーブル信号が印加され且つ電力パストランジスタが開路欠陥をもつ場合は否定され、そして第１テスト信号は、第１イネーブル信号が否定され、第２イネーブル信号が印加され且つ第１アイソレーションダイオードが短絡欠陥をもつ場合に印加されるシステムによって達成される。
【０００５】
【作用】
本発明のシステムでは、第１電力レールは、直列に接続された第１電力スイッチングトランジスタ及び第１アイソレーションダイオードを含むと共に、第１電力パストランジスタと第１アイソレーションダイオードとの間に第１テストノードを有し、第１アイソレーションダイオードは、第１テストノードを装置の電力入力ポートへ接続すると共に、第１アイソレーションダイオードが短絡欠陥をもたない限り第１テストノードを他の電源から分離し、第２電力レールは、直列に接続された第２電力スイッチングトランジスタ及び第２アイソレーションダイオードを含むと共に、第２電力パストランジスタと第２アイソレーションダイオードとの間に第２テストノードを有し、第２アイソレーションダイオードは、第２テストノードを装置の電力入力ポートへ接続すると共に、第２アイソレーションダイオードが短絡欠陥をもたない限り第２テストノードを他の電源から分離し、第１スイッチング回路は、第１イネーブル信号を受け取るように接続されると共に、第１電力パストランジスタに接続され、第１イネーブル信号が印加されたときに第１電力パストランジスタをオンに切り換えて、第１電源を第１テストノードに接続し、第１電力パストランジスタが開路欠陥をもたない限り第１テストノードを付勢し、第２スイッチング回路は、第２イネーブル信号を受け取るように接続されると共に、第２電力パストランジスタに接続され、第２イネーブル信号が印加されたときに第２電力パストランジスタをオンに切り換えて、第２電源を第２テストノードに接続し、第２電力パストランジスタが開路欠陥をもたない限り第２テストノードを付勢し、第１テスト回路は、第１テストノードに接続され、第１テストノードが付勢された場合に第１のＯＫ信号を印加し、第２テキスト回路は、第２テストノードに接続され、第２テストノードが付勢された場合に第２のＯＫ信号を印加し、第１テスト信号は、第１イネーブル信号が印加され且つ電力パストランジスタが開路欠陥をもつ場合は否定され、第１テスト信号は、第１イネーブル信号が否定され、第２イネーブル信号が印加され且つ第１アイソレーションダイオードが短絡欠陥をもつ場合に印加される。
【０００６】
【実施例】
本発明の他の特徴及び効果は、添付図面を参照した以下の詳細な説明から明らかとなろう。
図１は、本発明の好ましい実施例の回路図である。図１において、電源回路１０は、独立した電源（図示せず）に接続された２本の電力レール−４８ＶＡ及び−４８ＶＢを備えている。好ましい実施例において、これら２本の電力レールは−４８Ｖ復帰線と称する共通の復帰路を共用する。従って、全ての電位は、この−４８Ｖ復帰線に対して負である。
回路１０は第１の電力レール３０を備え、これは、互いに直列接続された第１ヒューズ３４、第１電力パストランジスタ３６及び第１アイソレーションダイオード３８を経てＤＣコントローラ（ＤＣＣ）３２の入力に接続される。同様に、第２の電力レール４０は、互いに直列接続された第２ヒューズ４４、第２電力パストランジスタ４６及び第２アイソレーションダイオード４８を経てＤＣＣ３２の入力に接続される。ダイオード３８及び４８は、ＤＣＣ３２の入力３２ｉへ電力を供給するようにこれらのレールを結合する。ＤＣＣ３２の復帰端子３２ｒは−４８Ｖ復帰線５０に接続される。
【０００７】
第１の電力スイッチング回路６０は、制御ユニット（ＣＵ）６２により第１及び第２のＥＮＡＢＬＥ Ａライン１８及び２０を経て送られるＥＮＡＢＬＥ Ａ１及びＥＮＡＢＬＥ Ａ２信号によって制御される。これらのＥＮＡＢＬＥ信号は論理レベル信号である。これらのＥＮＡＢＬＥ信号は、第１のスイッチングオプトアイソレータ６４の制御ダイオード入力に接続される。抵抗器Ｒ１及びＲ２と、キャパシタＣ１と、ダイオードＣＲ１は、ＮチャンネルＭＯＳトランジスタ３６のゲートに対するゲートバイアス回路を形成する。このゲートバイアス回路は、第１電力レール３０と、第１のスイッチングオプトアイソレータ６４の信号トランジスタ入力との間に接続される。
第２のスイッチング制御回路７０は、制御ユニット６２により第１及び第２のＥＮＡＢＬＥ Ｂライン１８’及び２０’を経て送られるＥＮＡＢＬＥ Ｂ１及びＥＮＡＢＬＥ Ｂ２信号によって制御され、第２の制御オプトアイソレータ７４と、抵抗器Ｒ３及びＲ４、キャパシタＣ２及びダイオードＣＲ２で形成されたゲートバイアス回路とを備えている。
第１のテスト回路８０は、第１のテストオプトアイソレータ８２を備え、その制御入力は、第１の電力パスＮチャンネルＭＯＳトランジスタ３６のドレインと第１のアイソレーションダイオード３８のカソードとの間に配置された第１テストノード８４に接続される。この第１テストノード８４は、第１のプルアップ抵抗器８６により−４８Ｖ復帰線に接続される。第１のテストオプトアイソレータ８２の信号トランジスタ入力は、ＣＵ６２によりＲＡＩＬＡＯＫライン８８を経て送られる論理レベルＲＡＩＬＡＯＫを受け取る。
【０００８】
第２のテスト回路９０は、第２のテストオプトアイソレータ９２を備え、その制御ダイオード入力は、ＮチャンネルＭＯＳトランジスタ４６のドレインと第２のアイソレーションダイオード４８のカソードとの間に配置された第２テストノード９４に接続される。この第２テストノード９４は、第２のプルアップ抵抗器９６により−４８Ｖ復帰線に接続される。第２のテストオプトアイソレータ９２の信号トランジスタ入力は、ＣＵ６２によりＲＡＩＬＢＯＫライン９８を経て送られる論理レベルＲＡＩＬＢＯＫを受け取る。
電力スイッチング回路６０及び７０の動作を以下に説明する。ＥＮＡＢＬＥ Ａ１又はＥＮＡＢＬＥ Ａ２のいずれかが印加された場合には、第１ゲートバイアス発生回路を経、第１のスイッチングオプトアイソレータ６４の信号トランジスタ入力を経て電流が流れ、正のＶGSを発生して、第１の電力パストランジスタ３８をオンに切り換えそして第１のレール３０をオンに切り換える。ＥＮＡＢＬＥ Ｂ１又はＥＮＡＢＬＥ Ｂ２のいずれかが印加された場合にも同様に第２のレール４０がオンに切り換えられる。
アイソレーションダイオード３６及び４６の機能は図２を参照して説明する。図２において黒いバー１０２及び１０４は短絡欠陥を表す。第１電源（ＰＳ１）における短絡欠陥１０４は、アースへの短絡である。第１のアイソレーションダイオード３８が短絡していない場合には、ＰＳ２からアースに短絡したＰＳ１を経て電流が流れるのを防止すると共に、過電流状態によるダメージを防止する。しかしながら、第１のアイソレーションダイオードが短絡欠陥をもつ場合には、両方の短絡部１０２及び１０４を経て電流が流れ、システム規模の停電が生じることになる。
【０００９】
電力混合素子の潜伏欠陥を明らかにするテスト回路８０及び９０の機能を図１について説明する。ＣＵ６２は、４つのＥＮＡＢＬＥ信号の全ての許容状態のもとで各々ＲＡＩＬＡＯＫ及びＲＡＩＬＢＯＫ信号により第１及び第２のテストノード８４及び９４を監視する。両方のレールがスイッチオンされると、両方のＲＡＩＬＯＫ信号がテストオプトアイソレータ８２及び８４により低レベル（真）に保持され、即ち第１の電力パストランジスタ３６がオンであるときは、第１のテストノード８４が付勢され、第１のテストオプトアイソレータ８２の制御ダイオード入力に電流が流れて、そのオプトアイソレータのトランジスタ部分をターンオンし、ＲＡＩＬＡＯＫ信号を論理的なアースに接続する。
第１のヒューズ３４又は電力パストランジスタ３６が開路欠陥によって開いた場合には、ＥＮＡＢＬＥ Ａ１又はＥＮＡＢＬＥ Ａ２のいずれかが印加されたときにテストノード８４が付勢されず、従って、ＲＡＩＬＡＯＫ信号が高レベル（偽）となる。それ故、制御回路８０は、いずれかのＥＮＡＢＬＥ Ａ信号が印加され、そして監視されたＲＡＩＬＯＫ信号が偽であるときに、潜伏開路を状態を検出する。
【００１０】
第１の電力パストランジスタ３４及び第１のアイソレーションダイオード３８は、瞬間的に両ＥＮＡＢＬＥ Ａ信号を否定し且ついずれかのＥＮＡＢＬＥ Ｂ信号を印加することにより、短絡欠陥に対して解列することができる。この場合に、欠陥をもつデバイスがなければ、第１のテストノード８４は、両電源から分離される。というのは、第１の電力トランジスタ３６がオフでありそして第１のアイソレーションダイオード３８が逆バイアスされるからである。第１のテストノード８４は、通常２０Ｋのような大きな値をもつプルアップトランジスタ８６によって復帰電圧までプルアップされる。
従って、第１のテストオプトアイソレータ８２の制御ダイオード入力には電流が流れず、ＲＡＩＬＯＫ信号は瞬間的に偽に変化する。ＣＵ６２がＲＡＩＬＡＯＫ信号の真から偽への瞬間的な移行を検出しない場合には、第１の電力パストランジスタ３４又は第１のアイソレーションダイオード３６のいずれかが短絡欠陥となる。
第１のアイソレーションダイオード３６の潜伏開路欠陥は、両ＥＮＡＢＬＥ Ｂ信号を否定しそしていずれかのＥＮＡＢＬＥ Ａ信号を印加することにより検出することができる。第１のアイソレーションダイオード３８が開路欠陥により開いている場合には、第２レールがスイッチオフされるので、ＤＣＣ３２が動作を停止し、そして第１のアイソレーションダイオード３８が開くので、その入力３２ｉに電力が到達しない。
【００１１】
従って、電力混合デバイス、即ちヒューズ、電力パストランジスタ及びアイソレーションダイオードの各々を、潜伏開路及び短絡欠陥に対して解列することができる。
更に、２つの公称独立の電源の適切な分離が確保される一方、（良好に解列された）混合／アイソレーションダイオード３８及び４８の通常の分離特性と、（良好に解列された）ヒューズ３４及び４４の通常のエネルギー制限特性とにより、ＤＣＣ３２を欠陥許容形態でいずれか／両方の電源とは離れて動作することができる。
以上、好ましい実施例を参照して本発明を説明した。当業者であれば、それとは別の及びそれに取って代わる態様が明らかであろう。例えば、ダイオード以外のアイソレーション／混合デバイス、例えば、ダイオード接続されたＭＯＳトランジスタを使用することもできる。更に、好ましい実施例を参照して述べた極性及び電圧レベルは、本発明を実施するのに必要とされるものではない。従って、本発明は、特許請求の範囲以外のものによって限定されるものではない。
【００１２】
【発明の効果】
上述したように、本発明は、２つの独立した電源をＤＣコントローラに接続する電力混合デバイスにおいて潜伏欠陥をテストするシステムに関する。
本発明の１つの特徴によれば、回路モジュールは、第１及び第２の電源をＤＣコントローラの入力に各々接続するための第１及び第２の電力レール及び電力混合デバイスを備えている。
本発明の更に別の特徴によれば、電力混合デバイスの潜伏短絡欠陥は、第１のレールの電力を瞬間的にオフにしそして電源と電力混合デバイスとの間の第１のレール上のテストノードを監視して、この第１レール上のテストノードにおいてアースへの瞬間的な復帰を検出することにより、検出される。
本発明の更に別の特徴によれば、第１レールにおける電力混合デバイスの開路は、第２レールを切り換えて回路モジュールの停電を検出することにより、検出される。
【図面の簡単な説明】
【図１】本発明の好ましい実施例の回路図である。
【図２】考えられる短絡欠陥を示す回路図である。
【符号の説明】
１０ 電源回路
３０ 第１電力レール
３２ ＤＣコントローラ（ＤＣＣ）
３４ 第１ヒューズ
３６ 第１電力パストランジスタ
３８ 第１アイソレーションダイオード
４０ 第２電力レール
４４ 第２ヒューズ
４６ 第２電力パストランジスタ
４８ 第２アイソレーションダイオード
６０ 第１の電力スイッチング回路
６２ 制御ユニット（ＣＵ）
６４ 第１のスイッチングオプトアイソレータ
７０ 第２のスイッチング制御回路
８０ 第１のテスト回路
８２ 第１のテストオプトアイソレータ
８４ 第１のテストノード
９０ 第２のテスト回路
９２ 第２のテストオプトアイソレータ
９４ 第２のテストノード
【産業上の利用分野】
本発明は、一般に欠陥をテストする装置に係る。
【０００２】
【従来の技術】
多くのデジタルシステムは、欠陥許容を達成するための１つの手段として冗長性をしばしば使用している。例えば、ＤＣコントローラ（ＤＣＣ）は、欠陥許容状態で動作するために２つの独立した電源に接続することができる。ＤＣＣに独立した電源を接続することは、トランジスタやヒューズやアイソレーションダイオードのような電力混合部品を用いて行われる。
【０００３】
【発明が解決しようとする課題】
電力混合部品の１つ以上に開路や短絡の潜伏欠陥がある場合でも、ＤＣＣを適切に動作することができる。しかしながら、電源の１つが電力を発生しなかったり又はアースへの短絡を生じた場合には、電力混合デバイスの潜伏欠陥によりシステムの故障を招くことがある。
従って、通常このような潜伏欠陥は、システムが実際に故障するまで発見されない。
本発明の目的は、２つの独立した電源をＤＣコントローラに接続する電力混合デバイスにおいて潜伏欠陥をテストするシステムを提供することである。
【０００４】
【課題を解決するための手段】
本発明の上記目的は、多数の電源からの電力を、電力入力ポートを有する装置へ供給する電源回路において、電力混合デバイスの潜伏欠陥を検出するためのシステムであって、
第１電源を電力入力ポートに接続する第１電力レールを備え、第１電力レールは、直列に接続された第１電力スイッチングトランジスタ及び第１アイソレーションダイオードを含むと共に、第１電力パストランジスタと第１アイソレーションダイオードとの間に第１テストノードを有し、第１アイソレーションダイオードは、第１テストノードを装置の電力入力ポートへ接続すると共に、第１アイソレーションダイオードが短絡欠陥をもたない限り第１テストノードを他の電源から分離し；
第２電源を電力入力ポートに接続する第２電力レールを更に備え、第２電力レールは、直列に接続された第２電力スイッチングトランジスタ及び第２アイソレーションダイオードを含むと共に、第２電力パストランジスタと第２アイソレーションダイオードとの間に第２テストノードを有し、第２アイソレーションダイオードは、第２テストノードを装置の電力入力ポートへ接続すると共に、第２アイソレーションダイオードが短絡欠陥をもたない限り第２テストノードを他の電源から分離し；
第１イネーブル信号を受け取るように接続されると共に、第１電力パストランジスタに接続され、第１イネーブル信号が印加されたときに第１電力パストランジスタをオンに切り換えて、第１電源を第１テストノードに接続し、第１電力パストランジスタが開路欠陥をもたない限り第１テストノードを付勢するための第１スイッチング回路を更に備え；
第２イネーブル信号を受け取るように接続されると共に、第２電力パストランジスタに接続され、第２イネーブル信号が印加されたときに第２電力パストランジスタをオンに切り換えて、第２電源を第２テストノードに接続し、第２電力パストランジスタが開路欠陥をもたない限り第２テストノードを付勢するための第２スイッチング回路を更に備え；
第１テストノードに接続され、第１テストノードが付勢された場合に第１のＯＫ信号を印加するための第１テスト回路を更に備え、
第２テストノードに接続され、第２テストノードが付勢された場合に第２のＯＫ信号を印加するための第２テスト回路を更に備え、第１テスト信号は、第１イネーブル信号が印加され且つ電力パストランジスタが開路欠陥をもつ場合は否定され、そして第１テスト信号は、第１イネーブル信号が否定され、第２イネーブル信号が印加され且つ第１アイソレーションダイオードが短絡欠陥をもつ場合に印加されるシステムによって達成される。
【０００５】
【作用】
本発明のシステムでは、第１電力レールは、直列に接続された第１電力スイッチングトランジスタ及び第１アイソレーションダイオードを含むと共に、第１電力パストランジスタと第１アイソレーションダイオードとの間に第１テストノードを有し、第１アイソレーションダイオードは、第１テストノードを装置の電力入力ポートへ接続すると共に、第１アイソレーションダイオードが短絡欠陥をもたない限り第１テストノードを他の電源から分離し、第２電力レールは、直列に接続された第２電力スイッチングトランジスタ及び第２アイソレーションダイオードを含むと共に、第２電力パストランジスタと第２アイソレーションダイオードとの間に第２テストノードを有し、第２アイソレーションダイオードは、第２テストノードを装置の電力入力ポートへ接続すると共に、第２アイソレーションダイオードが短絡欠陥をもたない限り第２テストノードを他の電源から分離し、第１スイッチング回路は、第１イネーブル信号を受け取るように接続されると共に、第１電力パストランジスタに接続され、第１イネーブル信号が印加されたときに第１電力パストランジスタをオンに切り換えて、第１電源を第１テストノードに接続し、第１電力パストランジスタが開路欠陥をもたない限り第１テストノードを付勢し、第２スイッチング回路は、第２イネーブル信号を受け取るように接続されると共に、第２電力パストランジスタに接続され、第２イネーブル信号が印加されたときに第２電力パストランジスタをオンに切り換えて、第２電源を第２テストノードに接続し、第２電力パストランジスタが開路欠陥をもたない限り第２テストノードを付勢し、第１テスト回路は、第１テストノードに接続され、第１テストノードが付勢された場合に第１のＯＫ信号を印加し、第２テキスト回路は、第２テストノードに接続され、第２テストノードが付勢された場合に第２のＯＫ信号を印加し、第１テスト信号は、第１イネーブル信号が印加され且つ電力パストランジスタが開路欠陥をもつ場合は否定され、第１テスト信号は、第１イネーブル信号が否定され、第２イネーブル信号が印加され且つ第１アイソレーションダイオードが短絡欠陥をもつ場合に印加される。
【０００６】
【実施例】
本発明の他の特徴及び効果は、添付図面を参照した以下の詳細な説明から明らかとなろう。
図１は、本発明の好ましい実施例の回路図である。図１において、電源回路１０は、独立した電源（図示せず）に接続された２本の電力レール−４８ＶＡ及び−４８ＶＢを備えている。好ましい実施例において、これら２本の電力レールは−４８Ｖ復帰線と称する共通の復帰路を共用する。従って、全ての電位は、この−４８Ｖ復帰線に対して負である。
回路１０は第１の電力レール３０を備え、これは、互いに直列接続された第１ヒューズ３４、第１電力パストランジスタ３６及び第１アイソレーションダイオード３８を経てＤＣコントローラ（ＤＣＣ）３２の入力に接続される。同様に、第２の電力レール４０は、互いに直列接続された第２ヒューズ４４、第２電力パストランジスタ４６及び第２アイソレーションダイオード４８を経てＤＣＣ３２の入力に接続される。ダイオード３８及び４８は、ＤＣＣ３２の入力３２ｉへ電力を供給するようにこれらのレールを結合する。ＤＣＣ３２の復帰端子３２ｒは−４８Ｖ復帰線５０に接続される。
【０００７】
第１の電力スイッチング回路６０は、制御ユニット（ＣＵ）６２により第１及び第２のＥＮＡＢＬＥ Ａライン１８及び２０を経て送られるＥＮＡＢＬＥ Ａ１及びＥＮＡＢＬＥ Ａ２信号によって制御される。これらのＥＮＡＢＬＥ信号は論理レベル信号である。これらのＥＮＡＢＬＥ信号は、第１のスイッチングオプトアイソレータ６４の制御ダイオード入力に接続される。抵抗器Ｒ１及びＲ２と、キャパシタＣ１と、ダイオードＣＲ１は、ＮチャンネルＭＯＳトランジスタ３６のゲートに対するゲートバイアス回路を形成する。このゲートバイアス回路は、第１電力レール３０と、第１のスイッチングオプトアイソレータ６４の信号トランジスタ入力との間に接続される。
第２のスイッチング制御回路７０は、制御ユニット６２により第１及び第２のＥＮＡＢＬＥ Ｂライン１８’及び２０’を経て送られるＥＮＡＢＬＥ Ｂ１及びＥＮＡＢＬＥ Ｂ２信号によって制御され、第２の制御オプトアイソレータ７４と、抵抗器Ｒ３及びＲ４、キャパシタＣ２及びダイオードＣＲ２で形成されたゲートバイアス回路とを備えている。
第１のテスト回路８０は、第１のテストオプトアイソレータ８２を備え、その制御入力は、第１の電力パスＮチャンネルＭＯＳトランジスタ３６のドレインと第１のアイソレーションダイオード３８のカソードとの間に配置された第１テストノード８４に接続される。この第１テストノード８４は、第１のプルアップ抵抗器８６により−４８Ｖ復帰線に接続される。第１のテストオプトアイソレータ８２の信号トランジスタ入力は、ＣＵ６２によりＲＡＩＬＡＯＫライン８８を経て送られる論理レベルＲＡＩＬＡＯＫを受け取る。
【０００８】
第２のテスト回路９０は、第２のテストオプトアイソレータ９２を備え、その制御ダイオード入力は、ＮチャンネルＭＯＳトランジスタ４６のドレインと第２のアイソレーションダイオード４８のカソードとの間に配置された第２テストノード９４に接続される。この第２テストノード９４は、第２のプルアップ抵抗器９６により−４８Ｖ復帰線に接続される。第２のテストオプトアイソレータ９２の信号トランジスタ入力は、ＣＵ６２によりＲＡＩＬＢＯＫライン９８を経て送られる論理レベルＲＡＩＬＢＯＫを受け取る。
電力スイッチング回路６０及び７０の動作を以下に説明する。ＥＮＡＢＬＥ Ａ１又はＥＮＡＢＬＥ Ａ２のいずれかが印加された場合には、第１ゲートバイアス発生回路を経、第１のスイッチングオプトアイソレータ６４の信号トランジスタ入力を経て電流が流れ、正のＶGSを発生して、第１の電力パストランジスタ３８をオンに切り換えそして第１のレール３０をオンに切り換える。ＥＮＡＢＬＥ Ｂ１又はＥＮＡＢＬＥ Ｂ２のいずれかが印加された場合にも同様に第２のレール４０がオンに切り換えられる。
アイソレーションダイオード３６及び４６の機能は図２を参照して説明する。図２において黒いバー１０２及び１０４は短絡欠陥を表す。第１電源（ＰＳ１）における短絡欠陥１０４は、アースへの短絡である。第１のアイソレーションダイオード３８が短絡していない場合には、ＰＳ２からアースに短絡したＰＳ１を経て電流が流れるのを防止すると共に、過電流状態によるダメージを防止する。しかしながら、第１のアイソレーションダイオードが短絡欠陥をもつ場合には、両方の短絡部１０２及び１０４を経て電流が流れ、システム規模の停電が生じることになる。
【０００９】
電力混合素子の潜伏欠陥を明らかにするテスト回路８０及び９０の機能を図１について説明する。ＣＵ６２は、４つのＥＮＡＢＬＥ信号の全ての許容状態のもとで各々ＲＡＩＬＡＯＫ及びＲＡＩＬＢＯＫ信号により第１及び第２のテストノード８４及び９４を監視する。両方のレールがスイッチオンされると、両方のＲＡＩＬＯＫ信号がテストオプトアイソレータ８２及び８４により低レベル（真）に保持され、即ち第１の電力パストランジスタ３６がオンであるときは、第１のテストノード８４が付勢され、第１のテストオプトアイソレータ８２の制御ダイオード入力に電流が流れて、そのオプトアイソレータのトランジスタ部分をターンオンし、ＲＡＩＬＡＯＫ信号を論理的なアースに接続する。
第１のヒューズ３４又は電力パストランジスタ３６が開路欠陥によって開いた場合には、ＥＮＡＢＬＥ Ａ１又はＥＮＡＢＬＥ Ａ２のいずれかが印加されたときにテストノード８４が付勢されず、従って、ＲＡＩＬＡＯＫ信号が高レベル（偽）となる。それ故、制御回路８０は、いずれかのＥＮＡＢＬＥ Ａ信号が印加され、そして監視されたＲＡＩＬＯＫ信号が偽であるときに、潜伏開路を状態を検出する。
【００１０】
第１の電力パストランジスタ３４及び第１のアイソレーションダイオード３８は、瞬間的に両ＥＮＡＢＬＥ Ａ信号を否定し且ついずれかのＥＮＡＢＬＥ Ｂ信号を印加することにより、短絡欠陥に対して解列することができる。この場合に、欠陥をもつデバイスがなければ、第１のテストノード８４は、両電源から分離される。というのは、第１の電力トランジスタ３６がオフでありそして第１のアイソレーションダイオード３８が逆バイアスされるからである。第１のテストノード８４は、通常２０Ｋのような大きな値をもつプルアップトランジスタ８６によって復帰電圧までプルアップされる。
従って、第１のテストオプトアイソレータ８２の制御ダイオード入力には電流が流れず、ＲＡＩＬＯＫ信号は瞬間的に偽に変化する。ＣＵ６２がＲＡＩＬＡＯＫ信号の真から偽への瞬間的な移行を検出しない場合には、第１の電力パストランジスタ３４又は第１のアイソレーションダイオード３６のいずれかが短絡欠陥となる。
第１のアイソレーションダイオード３６の潜伏開路欠陥は、両ＥＮＡＢＬＥ Ｂ信号を否定しそしていずれかのＥＮＡＢＬＥ Ａ信号を印加することにより検出することができる。第１のアイソレーションダイオード３８が開路欠陥により開いている場合には、第２レールがスイッチオフされるので、ＤＣＣ３２が動作を停止し、そして第１のアイソレーションダイオード３８が開くので、その入力３２ｉに電力が到達しない。
【００１１】
従って、電力混合デバイス、即ちヒューズ、電力パストランジスタ及びアイソレーションダイオードの各々を、潜伏開路及び短絡欠陥に対して解列することができる。
更に、２つの公称独立の電源の適切な分離が確保される一方、（良好に解列された）混合／アイソレーションダイオード３８及び４８の通常の分離特性と、（良好に解列された）ヒューズ３４及び４４の通常のエネルギー制限特性とにより、ＤＣＣ３２を欠陥許容形態でいずれか／両方の電源とは離れて動作することができる。
以上、好ましい実施例を参照して本発明を説明した。当業者であれば、それとは別の及びそれに取って代わる態様が明らかであろう。例えば、ダイオード以外のアイソレーション／混合デバイス、例えば、ダイオード接続されたＭＯＳトランジスタを使用することもできる。更に、好ましい実施例を参照して述べた極性及び電圧レベルは、本発明を実施するのに必要とされるものではない。従って、本発明は、特許請求の範囲以外のものによって限定されるものではない。
【００１２】
【発明の効果】
上述したように、本発明は、２つの独立した電源をＤＣコントローラに接続する電力混合デバイスにおいて潜伏欠陥をテストするシステムに関する。
本発明の１つの特徴によれば、回路モジュールは、第１及び第２の電源をＤＣコントローラの入力に各々接続するための第１及び第２の電力レール及び電力混合デバイスを備えている。
本発明の更に別の特徴によれば、電力混合デバイスの潜伏短絡欠陥は、第１のレールの電力を瞬間的にオフにしそして電源と電力混合デバイスとの間の第１のレール上のテストノードを監視して、この第１レール上のテストノードにおいてアースへの瞬間的な復帰を検出することにより、検出される。
本発明の更に別の特徴によれば、第１レールにおける電力混合デバイスの開路は、第２レールを切り換えて回路モジュールの停電を検出することにより、検出される。
【図面の簡単な説明】
【図１】本発明の好ましい実施例の回路図である。
【図２】考えられる短絡欠陥を示す回路図である。
【符号の説明】
１０ 電源回路
３０ 第１電力レール
３２ ＤＣコントローラ（ＤＣＣ）
３４ 第１ヒューズ
３６ 第１電力パストランジスタ
３８ 第１アイソレーションダイオード
４０ 第２電力レール
４４ 第２ヒューズ
４６ 第２電力パストランジスタ
４８ 第２アイソレーションダイオード
６０ 第１の電力スイッチング回路
６２ 制御ユニット（ＣＵ）
６４ 第１のスイッチングオプトアイソレータ
７０ 第２のスイッチング制御回路
８０ 第１のテスト回路
８２ 第１のテストオプトアイソレータ
８４ 第１のテストノード
９０ 第２のテスト回路
９２ 第２のテストオプトアイソレータ
９４ 第２のテストノード
Claims (4)
- 多数の電源からの電力を、電力入力ポートを有する装置へ供給する電源回路において、電力混合デバイスの潜伏欠陥を検出するためのシステムであって、第１電源を上記電力入力ポートに接続する第１電力レールを備え、該第１電力レールは、直列に接続された第１電力スイッチングトランジスタ及び第１アイソレーションダイオードを含むと共に、上記第１電力パストランジスタと上記第１アイソレーションダイオードとの間に第１テストノードを有し、上記第１アイソレーションダイオードは、上記第１テストノードを上記装置の電力入力ポートへ接続すると共に、上記第１アイソレーションダイオードが短絡欠陥をもたない限り上記第１テストノードを他の電源から分離し；第２電源を上記電力入力ポートに接続する第２電力レールを更に備え、該第２電力レールは、直列に接続された第２電力スイッチングトランジスタ及び第２アイソレーションダイオードを含むと共に、上記第２電力パストランジスタと上記第２アイソレーションダイオードとの間に第２テストノードを有し、上記第２アイソレーションダイオードは、上記第２テストノードを上記装置の電力入力ポートへ接続すると共に、上記第２アイソレーションダイオードが短絡欠陥をもたない限り上記第２テストノードを他の電源から分離し；第１イネーブル信号を受け取るように接続されると共に、上記第１電力パストランジスタに接続され、上記第１イネーブル信号が印加されたときに上記第１電力パストランジスタをオンに切り換えて、上記第１電源を上記第１テストノードに接続し、上記第１電力パストランジスタが開路欠陥をもたない限り上記第１テストノードを付勢するための第１スイッチング回路を更に備え；第２イネーブル信号を受け取るように接続されると共に、上記第２電力パストランジスタに接続され、上記第２イネーブル信号が印加されたときに上記第２電力パストランジスタをオンに切り換えて、上記第２電源を上記第２テストノードに接続し、上記第２電力パストランジスタが開路欠陥をもたない限り上記第２テストノードを付勢するための第２スイッチング回路を更に備え；上記第１テストノードに接続され、上記第１テストノードが付勢された場合に第１のＯＫ信号を印加するための第１テスト回路を更に備え、上記第２テストノードに接続され、上記第２テストノードが付勢された場合に第２のＯＫ信号を印加するための第２テスト回路を更に備え、上記第１テスト信号は、上記第１イネーブル信号が印加され且つ上記電力パストランジスタが開路欠陥をもつ場合は否定され、そして上記第１テスト信号は、上記第１イネーブル信号が否定され、上記第２イネーブル信号が印加され且つ上記第１アイソレーションダイオードが短絡欠陥をもつ場合に印加されることを特徴とするシステム。
- 上記第１テスト回路は、上記第１テストノードが付勢されたときに上記第１テスト信号を印加するために上記第１テストノードに接続されたダイオード制御入力を有するオプトアイソレータを備えている請求項１に記載のシステム。
- 上記第１電力レールは、更に、上記第１電源と第１テストノードとの間に直列に接続されたエネルギー制限ヒューズを備え、上記第１テスト信号は、上記第１イネーブル信号が印加され且つ上記ヒューズが開路欠陥をもつ場合に否定される請求項１に記載のシステム。
- 上記第１及び第２のスイッチング回路と、上記第１及び第２のテスト回路とに接続され、上記イネーブル信号が印加及び否定されたときに上記テスト信号を監視して、欠陥に対して上記ダイオードを解列する制御ユニットを更に備えた請求項１に記載のシステム。
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