JP3653373B2

JP3653373B2 - Semiconductor memory device and writing method thereof

Info

Publication number: JP3653373B2
Application number: JP12807597A
Authority: JP
Inventors: 康夫佐藤
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1997-05-01
Filing date: 1997-05-01
Publication date: 2005-05-25
Anticipated expiration: 2017-05-01
Also published as: JPH10308462A

Description

【０００１】
【発明の属する技術分野】
本発明は、２ビット以上のデータが記憶可能である多値記憶型の半導体記憶装置及び製造方法並びに書き込み方法に関する。
【０００２】
【従来の技術】
各種携帯用電子機器や家電製品の多機能化に伴い、１チップマイコンに代表されるロジックＬＳＩに、電源との接続を断っても記憶データが保持されるＥＥＰＲＯＭ等の不揮発性半導体メモリを集積する技術の重要度が増している。このロジックＬＳＩには、製造時にデータの記憶がなされ、記憶データが固定されてなるマスクＲＯＭが不揮発性半導体メモリとともに内蔵される場合も多い。
【０００３】
一方、半導体記憶素子の更なる高集積化の要請に応えるため、１つのメモリセルに“０”と“１”の２種類の記憶状態しか与えておらず、従って、１つのメモリセルの記憶容量が１ビット（＝２値）である従来の２値型の半導体記憶素子に代わって、１つのメモリセルの記憶容量が２ビット以上の多値型の半導体記憶素子が提案されている。
【０００４】
具体的には、例えばマスクＲＯＭとしては、特開平６−１６３８５５号公報に開示されているように、ＭＯＳトランジスタのチャネル領域領域に異なる濃度及び深さとなるように不純物をイオン注入して、しきい値電圧を変えて多値化を実現させるマスクＲＯＭが案出されている。
【０００５】
ところで、チャネル領域に不純物を導入する技術は、例えば特開平５−２１８３５５号公報に開示されており、ここでは窒素を導入することによりトランジスタの駆動能力の向上が図られる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述のように不揮発性半導体メモリとマスクＲＯＭとを同一のチップ内に集積する場合、必然的にチップサイズの増大化を招き、特に大容量のデータを格納する必要のある場合には深刻な問題となる。これは、上述の特開平６−１６３８５５号公報の技術のように、マスクＲＯＭの多値化のみでは対処が困難な問題である。
【０００７】
そこで、本発明の目的は、同一のメモリセルに、不揮発性半導体メモリとしてのデータとマスクＲＯＭとしてのデータを同時に記憶することを可能とし、チップサイズが縮小化されて更なる高集積化を実現する半導体記憶装置及び製造方法並びに書き込み方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の半導体記憶装置は、ゲート、ソース及びドレインを有して前記ソースと前記ドレインとの間にチャネル領域が形成されるとともに、電荷蓄積層を有する半導体記憶素子を備えた半導体記憶装置であって、前記チャネル領域に各々濃度の異なる不純物が導入されてなる少なくとも２種の前記半導体記憶素子を備えている。
【０００９】
本発明の半導体記憶装置の一態様例においては、前記電荷蓄積層が島状の浮遊ゲートであり、前記浮遊ゲートが前記チャネル領域とトンネル絶縁膜を介して対向するとともに前記ゲートとゲート絶縁膜を介して対向しており、前記ゲートが前記浮遊ゲートに蓄積される電荷量を調節する制御ゲートとして機能する。
【００１０】
本発明の半導体記憶装置の一態様例においては、前記電荷蓄積層が窒化膜であり、前記窒化膜が前記チャネル領域と絶縁膜を介して対向しており、前記窒化膜と前記絶縁膜との界面に電荷が蓄積される。
【００１１】
本発明の半導体記憶装置は、ゲート、ソース及びドレインを有して前記ソースと前記ドレインとの間にチャネル領域が形成されるとともに、電荷蓄積層を有する半導体記憶素子を備えた多値型の半導体記憶装置において、ｎを自然数として、前記チャネル領域に各々濃度が異なり、順次高い濃度に不純物が導入されてなる２ｎ種の前記半導体記憶素子を備え、前記各半導体記憶素子には、前記電荷蓄積層に蓄積される電荷量に対応した各々異なるしきい値電圧が設定されており、前記半導体記憶素子の全体で前記各しきい値電圧により区別される（２ｎ×２ｎ）個の異なる記憶状態が構成される。
【００１２】
本発明の半導体記憶装置の一態様例においては、前記電荷蓄積層が島状の浮遊ゲートであり、前記浮遊ゲートが前記チャネル領域とトンネル絶縁膜を介して対向するとともに前記ゲートとゲート絶縁膜を介して対向しており、前記ゲートが前記浮遊ゲートに蓄積される電荷量を調節する制御ゲートとして機能する。
【００１３】
本発明の半導体記憶装置の一態様例においては、前記電荷蓄積層が窒化膜であり、前記窒化膜が前記チャネル領域と絶縁膜を介して対向しており、前記窒化膜と前記絶縁膜との界面に電荷が蓄積される。
【００１４】
本発明の半導体記憶装置の書き込み方法は、ゲート、ソース及びドレインを有して前記ソースと前記ドレインとの間にチャネル領域が形成されるとともに、電荷蓄積層を有し、前記チャネル領域に各々濃度の異なる不純物が導入されてなる少なくとも２つの前記半導体記憶素子を備えた半導体記憶装置の書き込み方法であって、前記各半導体記憶素子に対して、前記ゲートに異なる所定電圧を印加し、前記所定電圧に対応した各々異なるしきい値電圧を設定する。
【００１５】
本発明の半導体記憶装置の書き込み方法は、ゲート、ソース及びドレインを有して前記ソースと前記ドレインとの間にチャネル領域が形成されるとともに、電荷蓄積層を有し、ｎを自然数として、前記チャネル領域に各々濃度が異なり、順次高い濃度に不純物が導入されてなる２ｎ種の前記半導体記憶素子を備えた多値型の半導体記憶装置の書き込み方法であって、前記各半導体記憶素子に対して、前記ゲート、ソース線及びビット線に所定電圧を印加し、前記所定電圧に対応した各々異なる２ｎ段階のしきい値電圧を設定し、前記半導体記憶素子の全体で２ｎ段階のしきい値電圧を設定することにより、（２ｎ×２ｎ）個の異なる記憶状態を構成する。
【００１６】
本発明の半導体記憶装置の書き込み方法の一態様例においては、前記電荷蓄積層が島状の浮遊ゲートであり、前記浮遊ゲートが前記チャネル領域とトンネル絶縁膜を介して対向するとともに前記ゲートとゲート絶縁膜を介して対向しており、前記ゲートが前記浮遊ゲートに蓄積される電荷量を調節する制御ゲートとして機能する。
【００１７】
本発明の半導体記憶装置の書き込み方法の一態様例においては、前記電荷蓄積層が窒化膜であり、前記窒化膜が前記チャネル領域と絶縁膜を介して対向しており、前記窒化膜と前記絶縁膜との界面に電荷が蓄積される。
【００１８】
本発明の半導体記憶装置の製造方法は、ゲート、ソース及びドレインを有して前記ソースと前記ドレインとの間にチャネル領域が形成されるとともに、電荷蓄積層を有する少なくとも２種の半導体記憶素子を備えた半導体記憶装置の製造方法であって、半導体基板上に前記半導体記憶素子の種別に対応するように互いに電気的に分離されてなる各素子領域を画定する工程と、前記各素子領域に前記半導体記憶素子の種別に対応するように種別毎に異なる濃度に不純物を導入する工程と、前記各素子領域にそれぞれ前記半導体記憶素子を形成する工程とを有する。
【００１９】
本発明の半導体記憶装置の製造方法の一態様例においては、ｎを自然数として、２ｎ種の前記素子領域を画定し、各々の前記素子領域に対応した２ｎ種の半導体記憶素子を形成する。
【００２０】
【作用】
本発明の半導体記憶装置は、チャネル領域に各々異なる濃度に不純物が導入されてなる複数の半導体記憶素子が配設されて構成されている。ここで、各半導体記憶素子は、その電荷蓄積層に蓄積される電荷量に対応してしきい値電圧が規定されて複数の記憶状態が可能とされている。それとともに、各々の半導体記憶素子は、そのチャネル領域の不純物濃度が異なるため、それに対応して更に異なるしきい値電圧が規定されている。即ち、この半導体記憶装置においては、各半導体記憶素子が電荷蓄積状態に対応した複数の記憶状態を有するとともに、各々の半導体記憶素子がチャネル領域の異なる不純物濃度による当該半導体記憶素子の個数に対応した記憶状態を有している。従って、例えば、ｎを自然数として、２ｎ個の半導体記憶素子がそれぞれ電荷蓄積状態に対応した２ｎ個の記憶状態を有していれば、全体で（２ｎ×２ｎ）個の異なる記憶状態が構成されることになり、小さなサイズのチップに極めて高い集積度をもつ半導体記憶装置が実現される。
【００２１】
【発明の実施の形態】
以下、本発明のいくつかの好適な実施形態について図面を参照しながら詳細に説明する。
【００２２】
（第１の実施形態）
初めに、第１の実施形態について説明する。ここでは、１つのメモリセルに不揮発性半導体記憶メモリであるフラッシュメモリとマスクＲＯＭとが一体化された半導体記憶装置において、２ビット（４値）の記憶を可能とする半導体記憶装置について例示する。図１は、第１の実施形態の半導体記憶装置の主要構成を示す概略断面図であり、図２は、この半導体記憶装置の記憶状態を示す模式図、図３は、この半導体記憶装置のしきい値電圧の様子を示す特性図である。また、図４は、この半導体記憶装置の製造方法を工程順に示す概略断面図である。
【００２３】
この第１の実施形態の半導体記憶装置は、その各メモリセルが、２種の半導体記憶素子１，２のいずれか一方を有して構成されている。
【００２４】
半導体記憶素子１は、通常のフラッシュメモリであり、ｐ型のシリコン半導体基板１１上において、フィールド酸化膜等の素子分離構造により画定された素子活性領域２１に形成されたトンネル酸化膜１２と、このトンネル酸化膜１２上にパターン形成された島状の浮遊ゲート１３と、浮遊ゲート１３上に形成された誘電体膜１４と、浮遊ゲート１３と誘電体膜１４を介して対向するようにパターン形成された制御ゲート１５と、制御ゲート１５上に形成されたキャップ絶縁膜１９と、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜１４、制御ゲート１５及びキャップ絶縁膜１９の側面を覆うサイドウォール２０とを有している。更に、この半導体記憶素子１は、制御ゲート１５の両側のシリコン半導体基板１１の表面領域にｎ型の不純物が導入されて形成された高濃度の一対の不純物拡散層であるソース１６及びドレイン１７とを有し、ソース１６と接続されるソース線３及びドレイン１７と接続されるビット線４を備えて構成されている。
【００２５】
半導体記憶素子２は、半導体記憶素子１と同様の構成に加えて、ソース１６−ドレイン１７間のシリコン半導体基板１１の領域、即ちチャネル領域にｐ型不純物がシリコン半導体基板１１の不純物濃度に比して高濃度、ここでは１×１０¹⁶〜１０¹⁸（１／ｃｍ³）程度の濃度に導入されてなる拡散層１８を有している。
【００２６】
ここで、半導体記憶素子１のチャネル領域にも、しきい値電圧を制御（Ｖ_Tコントロール）するためにｐ型不純物が導入されてなる拡散層を形成してもよい。この場合、半導体記憶素子１のチャネル領域に導入する不純物は１×１０¹⁵〜１０¹⁷（１／ｃｍ³）程度の濃度とすることが必要である。即ち、半導体記憶素子１，２のしきい値電圧を明確に区別することを考慮して、半導体記憶素子１のチャネル領域の不純物濃度は、半導体記憶素子２のそれに比して１桁以上低いオーダーの濃度とすることが好適である。
【００２７】
第１の実施形態の半導体記憶装置においては、以下に示す４つのメモリセル形態が形成される。即ち、
（１）チャネル領域に不純物が導入されたメモリセル（即ち、半導体記憶素子２）：Ｍ１
（２）チャネル領域に不純物が導入されていないメモリセル（即ち、半導体記憶素子１）：Ｍ０
（３）後述する電気的な書き込み動作により、しきい値電圧（Ｖ_T）の値が正方向にシフトしたメモリセル：Ｆ１
（４）しきい値電圧（Ｖ_T）の値が正方向にシフトしていないメモリセル：Ｆ０
の４形態である。
【００２８】
ここで、Ｍ１は、メモリセルのマスクＲＯＭとしてのデータが”１”である場合を、Ｍ０は、メモリセルのマスクＲＯＭとしてのデータが”０”である場合をそれぞれ表す。また、Ｆ１は、フラッシュメモリとしてのデータが”１”である場合を、Ｆ０は、フラッシュメモリとしてのデータが”０”である場合をそれぞれ表す。これらのメモリセル形態のうち、「Ｍ１或いはＭ０」と「Ｆ１或いはＦ０」は相互に組み合わせることが可能であり、図２に示すように４つの記憶形態が実現される。
【００２９】
図２において、浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ０）の半導体記憶素子１（＝Ｍ０）がデータ”００”を示し、浮遊ゲート１３に電荷が注入されている状態（＝Ｆ１）の半導体記憶素子１（＝Ｍ０）がデータ”１０”を示す。また、浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ０）の半導体記憶素子２（＝Ｍ１）がデータ”０１”を示し、浮遊ゲート１３に電荷が注入されている状態（＝Ｆ１）の半導体記憶素子２（＝Ｍ１）がデータ”１１”を示す。即ち、この半導体記憶装置は、各メモリセルを用いて、”００”、”０１”、”１０”、”１１”の２ビット（４値）のデータを記憶することができる。
【００３０】
以下、この半導体記憶装置へのデータの書き込み方法について説明する。
【００３１】
先ず、データ”１１”を書き込む場合、半導体記憶素子２（＝Ｍ１）のビット線４に６Ｖ程度、ソース線３及びシリコン半導体基板１１を接地電位、制御ゲート１５に１２Ｖ程度を印加する。このとき、ドレイン１７の近傍で熱的に励起された電子（ホットエレクトロン）がトンネル酸化膜１２を通して浮遊ゲート１３に注入され（＝Ｆ１）、しきい値電圧（Ｖ_T）が正方向へシフトする。この記憶状態を”１１”とする。
【００３２】
次に、データ”１０”を書き込む場合、半導体記憶素子１（＝Ｍ０）のビット線４に６Ｖ程度、ソース線３及びシリコン半導体基板１１を接地電位、制御ゲート１５に１２Ｖ程度を印加する。このとき、ドレイン１７の近傍で熱的に励起された電子（ホットエレクトロン）がトンネル酸化膜１２を通して浮遊ゲート１３に注入され（＝Ｆ１）、しきい値電圧（Ｖ_T）が正方向へシフトする。この記憶状態を”１０”とする。
【００３３】
次に、データ”０１”を書き込む場合、半導体記憶素子２（＝Ｍ１）のソース線３に８Ｖ程度、制御ゲート１５に−８Ｖ程度、シリコン半導体基板を接地電位、ビット線４を開放状態とする。このとき、浮遊ゲート１３中に蓄積された電子がトンネル酸化膜１２を通してソース１６へ引き抜かれ、しきい値電圧（Ｖ_T）が低下する。この記憶状態を”０１”とする。
【００３４】
次に、データ”００”を書き込む場合、半導体記憶素子１（＝Ｍ０）のソース線３に８Ｖ程度、制御ゲート１５に−８Ｖ程度、シリコン半導体基板１１を接地電位、ビット線４を開放状態とする。このとき、浮遊ゲート１３中に蓄積された電子がトンネル酸化膜２を通してソース１６へ引き抜かれ、しきい値電圧（Ｖ_T）が低下する。この記憶状態を”００”とする。
【００３５】
以下、この半導体記憶装置におけるデータの読み出し方法について説明する。
【００３６】
ここで、第１の実施形態の半導体記憶装置においては、図３に示すように、しきい値電圧（Ｖ_T）が４つのピーク（４値）をもった分布を示す。図３中で、”Ｍ０”と表示された範囲にしきい値電圧Ｖ_Tが検出された場合にはマスクＲＯＭとしての記憶状態が”０”であり、”Ｍ１”と表示された範囲にしきい値電圧Ｖ_Tが検出された場合にはマスクＲＯＭとしての記憶状態が”１”である。また、”Ｆ０”と表示された範囲にしきい値電圧Ｖ_Tが検出された場合にはフラッシュメモリとしての記憶状態が”０”であり、”Ｆ１”と表示された範囲にしきい値電圧Ｖ_Tが検出された場合にはフラッシュメモリとしての記憶状態が”１”である。
【００３７】
従って、先ず、フラッシュメモリとしての状態が”Ｆ０”と”Ｆ１”との何れであるかを判定する。即ち、制御ゲート１５に中央値である電圧Ｖ２を印加し、ドレイン電流を所定のセンスアンプで検出し、しきい値電圧Ｖ_Tと電圧Ｖ２との大小関係を判定する。このとき、しきい値電圧Ｖ_Tが電圧Ｖ２より大きい場合には”Ｆ１”であると判定され、しきい値電圧Ｖ_Tが電圧Ｖ２より小さい場合には”Ｆ０”であると判定される。
【００３８】
続いて、しきい値電圧Ｖ_Tが電圧Ｖ２より大きい場合には、同様の読み出し動作を電圧Ｖ３で行い、しきい値電圧Ｖ_Tが電圧Ｖ２より小さい場合には、同様の読み出し動作を電圧Ｖ１で行う。この読み出し動作で電圧Ｖ１或いは電圧Ｖ３よりしきい値電圧Ｖ_Tが大きい場合には、マスクＲＯＭとしての状態が”Ｍ１”であり、電圧Ｖ１或いは電圧Ｖ３よりしきい値電圧Ｖ_Tが小さい場合には、マスクＲＯＭとしての状態が”Ｍ０”であると判定される。
【００３９】
即ち、この半導体記憶装置のデータは２回の読み出し動作により判定されることになる。具体的には、しきい値電圧Ｖ_Tが電圧Ｖ２より小さく且つ電圧Ｖ１より小さければ書き込まれたデータは”００”であり、しきい値電圧Ｖ_Tが電圧Ｖ２より小さく且つ電圧Ｖ１より大きければ書き込まれたデータは”０１”、しきい値電圧Ｖ_Tが電圧Ｖ２より大きく且つ電圧Ｖ３より小さければ書き込まれたデータは”１０”であり、しきい値電圧Ｖ_Tが電圧Ｖ２より大きく且つ電圧Ｖ１より大きければ書き込まれたデータは”１１”であると判定される。
【００４０】
以下、第１の実施形態の半導体記憶装置の製造方法について説明する。ここでは、半導体記憶装置の構成要素である２種の半導体記憶素子１，２を同時形成する場合について例示する。
【００４１】
先ず、図４（ａ）に示すように、ｐ型のシリコン半導体基板１１を用意し、このシリコン半導体基板１１上にフィールド酸化膜等の図示しない素子分離構造を形成して素子形成領域２１，２２を画定する。
【００４２】
次に、図４（ｂ）に示すように、シリコン半導体基板１１の全面にフォトレジスト３１を塗布し、フォトリソグラフィーによりこのフォトレジスト３１を素子形成領域２１のみを覆う形状にパターニングする。
【００４３】
続いて、フォトレジスト３１をマスクとして、素子形成領域２２の表面領域のみにｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０（ｋｅＶ）〜３０（ｋｅＶ）、ドーズ量が１×１０¹²（１／ｃｍ²）程度の条件でイオン注入する。
【００４４】
ここで、半導体記憶素子１のチャネル領域にも、しきい値電圧を制御（Ｖ_Tコントロール）するためにｐ型不純物を導入してもよい。この場合、半導体記憶素子１のチャネル領域に形成される拡散層の不純物濃度は１×１０¹⁵〜１０¹⁷（１／ｃｍ³）程度とすればよい。
【００４５】
次に、図４（ｃ）に示すように、素子形成領域２１，２２に、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜１４、制御ゲート１５及びキャップ絶縁膜１９をそれぞれパターン形成する。
【００４６】
具体的には、先ず、７００℃〜１１００℃の酸素又は水蒸気雰囲気中で素子形成領域２１，２２の表面を熱処理することにより、後にトンネル酸化膜１２となる膜厚６０Å〜１５０Å程度のシリコン酸化膜を形成する。
【００４７】
続いて、後に浮遊ゲート１３となる多結晶シリコン膜を減圧ＣＶＤ法により膜厚１０００Å〜３０００Å程度に全面に堆積形成する。この場合、多結晶シリコン膜をノンドープのものとし、堆積形成した後にリン（Ｐ）や砒素（Ａｓ）をイオン注入するか、或いは堆積形成時に例えばＰＨ₃ガスを流してリン添加する。
【００４８】
続いて、減圧ＣＶＤ法により多結晶シリコン膜上にシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次堆積して、後に誘電体膜１４となる３層構造のＯＮＯ膜を形成する。ここで、ＯＮＯ膜のうち最下層のシリコン酸化膜は熱酸化法でも形成可能である。
【００４９】
続いて、後に制御ゲート１５となる多結晶シリコン膜を減圧ＣＶＤ法により膜厚１０００Å〜３０００Å程度に全面に堆積形成する。この場合、多結晶シリコン膜をノンドープのものとし、堆積形成した後にリン（Ｐ）や砒素（Ａｓ）をイオン注入するか、或いは堆積形成時に例えばＰＨ₃ガスを流してリン添加する。
【００５０】
続いて、減圧ＣＶＤ法により多結晶シリコン膜上にキャップ絶縁膜１９となるシリコン酸化膜を堆積形成する。
【００５１】
続いて、フォトリソグラフィー及びそれに続くドライエッチングにより、シリコン半導体基板１１上のシリコン酸化膜、多結晶シリコン膜、ＯＮＯ膜、多結晶シリコン膜及びシリコン酸化膜を一括してパターニングし、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜４、制御ゲート１５及びキャップ絶縁膜１９を素子形成領域２１，２２にそれぞれ同時形成する。
【００５２】
そして、全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチングすることにより、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜４、制御ゲート１５及びキャップ絶縁膜１９の側面のみにシリコン酸化膜を残してサイドウォール２０を形成する。
【００５３】
次に、図４（ｄ）に示すように、キャップ絶縁膜１９及びサイドウォール２０をマスクとして、キャップ絶縁膜１９の両側のシリコン半導体基板１１の表面領域にリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物を１×１０¹⁴（１／ｃｍ²）程度のドーズ量でイオン注入して、シリコン半導体基板１１に７００℃〜１０００℃で熱処理を施すことにより、一対の不純物拡散層であるソース１６及びドレイン１７を素子形成領域２１，２２にそれぞれ同時形成するとともに、不純物濃度が１×１０¹⁶〜１０¹⁸（１／ｃｍ³）程度とされた拡散層１８を素子形成領域２２のチャネル領域に形成する。
【００５４】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第１の実施形態の半導体記憶装置を完成させる。
【００５５】
第１の実施形態の半導体記憶装置は、チャネル領域に不純物が導入されていない半導体記憶素子１（或いは、半導体記憶素子２に比して１桁以下の不純物の濃度差がある半導体記憶素子１）と、チャネル領域にｐ型不純物が導入されてなる半導体記憶素子２とからなる２種の半導体記憶素子が配設されて構成されている。ここで、半導体記憶素子１，２は、その浮遊ゲート１３に蓄積される電荷量に対応してしきい値電圧が規定されて２つの記憶状態が可能とされている。それとともに、各々の半導体記憶素子１，２は、そのチャネル領域の不純物濃度が異なるため、それに対応して更に異なるしきい値電圧が規定されている。即ち、この半導体記憶装置においては、各半導体記憶素子１，２が電荷蓄積状態に対応した２つの記憶状態を有するとともに、各々の半導体記憶素子１、２がチャネル領域の異なる不純物濃度に対応した２つの記憶状態を有している。従って、この半導体記憶装置においては、全体で（２×２）個、即ち、”００”、”０１”、”１０”、”１１”の４値の異なる記憶状態が構成されることになり、小さなサイズのチップに極めて高い集積度をもつ半導体記憶装置が実現される。
【００５６】
このように、第１の実施形態の半導体記憶装置によれば、同一のメモリセルに、フラッシュメモリとしてのデータとマスクＲＯＭとしてのデータを同時に記憶することが可能となり、チップサイズが縮小化されて更なる高集積化が実現される。
【００５７】
（変形例）
続いて、第１の実施形態の半導体記憶装置の変形例について説明する。この変形例の半導体記憶装置は、第１の実施形態のそれとほぼ同様の構成を有するが、フラッシュメモリの代わりにＭＮＯＳトランジスタを備え、ＭＮＯＳトランジスタとマスクＲＯＭとを兼ねた構成を有している点で相違する。図５は、この変形例の半導体記憶装置の構成要素である２種の半導体記憶素子４１，４２を示す概略断面図である。なお、第１の実施形態の半導体記憶装置に対応する構成部材等については同符号を記して説明を省略する。
【００５８】
この変形例の半導体記憶装置は、その各メモリセルが、２種の半導体記憶素子４１，４２のいずれか一方を有して構成されている。
【００５９】
半導体記憶素子４１は、通常のＭＮＯＳトランジスタであり、ｐ型のシリコン半導体基板１１上において、フィールド酸化膜等の素子分離構造により画定された素子活性領域５１に形成されたシリコン酸化膜４３と、このシリコン酸化膜４３上に形成されたシリコン窒化膜４４と、シリコン窒化膜４４上に形成され、シリコン酸化膜４３及びシリコン窒化膜４４を介して対向するようにパターン形成されたゲート４５と、ゲート４５上に形成されたキャップ絶縁膜４９と、シリコン酸化膜４３、シリコン窒化膜４４、ゲート４５及びキャップ絶縁膜４９の側面を覆うサイドウォール５０とを有している。更に、この半導体記憶素子４１は、ゲート４５の両側のシリコン半導体基板１の表面領域にｎ型の不純物が導入されて形成された高濃度の一対の不純物拡散層であるソース４６及びドレイン４７とを有し、ソース４６と接続されたソース線３及びドレイン４７と接続されたビット線４を備えてて構成されている。
【００６０】
半導体記憶素子４２は、半導体記憶素子４１と同様の構成に加えて、素子形成領域５２において、ソース１６−ドレイン１７間のシリコン半導体基板１１の領域、即ちチャネル領域にｐ型不純物がシリコン半導体基板１１の不純物濃度に比して高濃度、ここでは１×１０¹⁶〜１０¹⁸（１／ｃｍ³）程度の濃度に導入されてなる拡散層４８を有している。
【００６１】
ここで、半導体記憶素子４１のチャネル領域にも、しきい値電圧を制御（Ｖ_Tコントロール）するためにｐ型不純物が導入されてなる拡散層を形成してもよい。この場合、半導体記憶素子４１のチャネル領域に導入する不純物は１×１０¹⁵〜１０¹⁷（１／ｃｍ³）程度の濃度とすることが必要である。即ち、半導体記憶素子４１，４２のしきい値電圧を明確に区別することを考慮して、半導体記憶素子４１のチャネル領域の不純物濃度は、半導体記憶素子４２のそれに比して１桁以上低いオーダーの濃度とすることが好適である。
【００６２】
この変形例においては、シリコン窒化膜４４に電荷が捕獲されていない状態の半導体記憶素子４１がデータ”００”を示し、シリコン窒化膜４４に電荷が捕獲されている状態の半導体記憶素子４１がデータ”１０”を示す。また、シリコン窒化膜４４に電荷が捕獲されていない状態の半導体記憶素子４２がデータ”０１”を示し、シリコン窒化膜４４に電荷が捕獲されている状態の半導体記憶素子４２がデータ”１１”を示す。即ち、この半導体記憶装置は、第１の実施形態の場合と同様に、各メモリセルを用いて、”００”、”０１”、”１０”、”１１”の２ビット（４値）のデータを記憶することができる。
【００６３】
第１の実施形態の変形例の半導体記憶装置は、チャネル領域に不純物が導入されていない半導体記憶素子４１（或いは、半導体記憶素子４２に比して１桁以下の不純物の濃度差がある半導体記憶素子４１）と、チャネル領域にｐ型不純物が導入されてなる半導体記憶素子４２とからなる２種の半導体記憶素子が配設されて構成されている。ここで、半導体記憶素子４１，４２は、そのシリコン窒化膜４４に捕獲される電荷量に対応してしきい値電圧が規定されて２つの記憶状態が可能とされている。それとともに、各々の半導体記憶素子４１，４２は、そのチャネル領域の不純物濃度が異なるため、それに対応して更に異なるしきい値電圧が規定されている。即ち、この半導体記憶装置においては、各半導体記憶素子４１，４２が電荷捕獲状態に対応した２つの記憶状態を有するとともに、各々の半導体記憶素子４１、４２がチャネル領域の異なる不純物濃度に対応した２つ記憶状態を有している。従って、この半導体記憶装置においては、全体で（２×２）個、即ち、”００”、”０１”、”１０”、”１１”の４値の異なる記憶状態が構成されることになり、小さなサイズのチップに極めて高い集積度をもつ半導体記憶装置が実現される。
【００６４】
このように、第１の実施形態の変形例の半導体記憶装置によれば、同一のメモリセルに、ＭＮＯＳトランジスタとしてのデータとマスクＲＯＭとしてのデータを同時に記憶することが可能となり、チップサイズが縮小化されて更なる高集積化が実現される。
【００６５】
（第２の実施形態）
続いて、本発明の第２の実施形態について説明する。この第２の実施形態の半導体記憶装置は、ここでは、１つのメモリセルに不揮発性半導体記憶メモリであるフラッシュメモリとマスクＲＯＭとが一体化された半導体記憶装置において、４ビット（１６値）の記憶を可能とする半導体記憶装置について例示する。図６は、第２の実施形態の半導体記憶装置の主要構成を示す概略断面図であり、図７は、この半導体記憶装置の記憶状態を示す模式図、図８は、この半導体記憶装置のしきい値電圧の様子を示す特性図である。また、図９及び図１０は、この半導体記憶装置の製造方法を工程順に示す概略断面図である。なお、第１の実施形態の半導体記憶装置に対応する部材等については同符号を記して説明を省略する。
【００６６】
この第２の実施形態の半導体記憶装置は、その各メモリセルが、４種の半導体記憶素子６１〜６４のいずれか一種を有して構成されている。
【００６７】
半導体記憶素子６１は、通常のフラッシュメモリであり、ｐ型のシリコン半導体基板１１上において、フィールド酸化膜等の素子分離構造により画定された素子活性領域９１に形成されたトンネル酸化膜１２と、このトンネル酸化膜１２上にパターン形成された島状の浮遊ゲート１３と、浮遊ゲート１３上に形成された誘電体膜１４と、浮遊ゲート１３と誘電体膜１４を介して対向するようにパターン形成された制御ゲート１５と、制御ゲート１５上に形成されたキャップ絶縁膜１９と、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜１４、制御ゲート１５及びキャップ絶縁膜１９の側面を覆うサイドウォール２０を有している。更に、この半導体記憶素子６１は、浮遊ゲート１３の両側のシリコン半導体基板１１の表面領域にｎ型の不純物が導入されて形成された高濃度の一対の不純物拡散層であるソース１６及びドレイン１７とを有し、ソース１６と接続されたソース線及びドレイン１７と接続されたビット線４を備えて構成されている。
【００６８】
半導体記憶素子６２は、半導体記憶素子６１と同様の構成に加えて、ソース１６−ドレイン１７間のシリコン半導体基板１１の領域、即ちチャネル領域にｐ型不純物がシリコン半導体基板１１の不純物濃度に比して高濃度、ここでは２×１０¹⁵〜２×１０¹⁷（１／ｃｍ³）程度の濃度に導入されてなる拡散層７１を有している。
【００６９】
半導体記憶素子６３は、半導体記憶素子６１と同様の構成に加えて、ソース１６−ドレイン１７間のシリコン半導体基板１１の領域、即ちチャネル領域にｐ型不純物が拡散層７１よりは高濃度に、ここでは５×１０¹⁵〜５×１０¹⁷（１／ｃｍ³）程度の濃度に導入されてなる拡散層７２を有している。
【００７０】
半導体記憶素子６４は、半導体記憶素子６１と同様の構成に加えて、ソース１６−ドレイン１７間のシリコン半導体基板１１の領域、即ちチャネル領域にｐ型不純物が拡散層７２よりは高濃度に、ここでは１×１０¹⁶〜１×１０¹⁸（１／ｃｍ³）程度の濃度に導入されてなる拡散層７３を有している。
【００７１】
ここで、半導体記憶素子１のチャネル領域にも、しきい値電圧を制御（Ｖ_Tコントロール）するためにｐ型不純物が導入されてなる拡散層を形成してもよい。この場合、半導体記憶素子１のチャネル領域に導入する不純物は２×１０¹⁶〜２×１０¹⁸（１／ｃｍ³）程度の濃度とすることが必要である。即ち、半導体記憶素子６１〜６４のしきい値電圧を明確に区別することを考慮して、半導体記憶素子６１のチャネル領域の不純物濃度は、半導体記憶素子６２のそれに比して１桁以上低いオーダーの濃度とすることが好適である。
【００７２】
第２の実施形態の半導体記憶装置においては、以下に示す８個のメモリセル形態が形成される。即ち、
（１）チャネル領域に不純物が導入されていないメモリセル（即ち、半導体記憶素子６１）：Ｍ００
（２）チャネル領域に不純物が導入されたメモリセル（即ち、半導体記憶素子６２）：Ｍ０１
（３）チャネル領域に（２）の場合よりは高濃度に不純物が導入されたメモリセル（即ち、半導体記憶素子６３）：Ｍ１０
（４）チャネル領域に（３）の場合よりは高濃度に不純物が導入されたメモリセル（即ち、半導体記憶素子６４）：Ｍ１１
（５）しきい値電圧（Ｖ_T）の値が正方向にシフトしていないメモリセル：Ｆ００
（６）しきい値電圧（Ｖ_T）の値が所定量だけ正方向にシフトしているメモリセル：Ｆ０１
（７）しきい値電圧（Ｖ_T）の値が（６）の場合よりは大きい所定量だけ正方向にシフトしているメモリセル：Ｆ０１
（８）しきい値電圧（Ｖ_T）の値が（７）の場合よりは大きい所定量だけ正方向にシフトしているメモリセル：Ｆ１１
の４形態である。
【００７３】
ここで、Ｍ００は、メモリセルのマスクＲＯＭとしてのデータが”００”である場合を示し、Ｍ０１は、メモリセルのマスクＲＯＭとしてのデータが”０１”である場合を、Ｍ１０は、メモリセルのマスクＲＯＭとしてのデータが”１０”である場合を、Ｍ１１は、メモリセルのマスクＲＯＭとしてのデータが”１１”である場合をそれぞれ表す。また、Ｆ００は、フラッシュメモリとしてのデータが”００”である場合を示し、Ｆ０１は、フラッシュメモリとしてのデータが”０１”である場合を、Ｆ１０は、フラッシュメモリとしてのデータが”１０”である場合を、Ｆ１１は、フラッシュメモリとしてのデータが”１１”である場合をそれぞれ表す。これらのメモリセル形態のうち、「Ｍ００、Ｍ０１、Ｍ１０、或いはＭ１」と「Ｆ００、Ｆ０１、Ｆ１０、或いはＦ１１」は相互に組み合わせることが可能であり、図７に示すように１６個の記憶形態が実現される。
【００７４】
図７において、浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ００）の半導体記憶素子６１（＝Ｍ００）がデータ”００００”を示し、浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ００）の半導体記憶素子６２（＝Ｍ０１）がデータ”０００１”を、浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ００）の半導体記憶素子６３（＝Ｍ１０）がデータ”００１０”を、浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ００）の半導体記憶素子６４（＝Ｍ１１）がデータ”００１１”を示す。
【００７５】
また、浮遊ゲート１３に電荷が低密度に注入されている状態（＝Ｆ０１）の半導体記憶素子６１（＝Ｍ００）がデータ”０１００”を示し、浮遊ゲート１３に電荷が低密度に注入されている状態（＝Ｆ０１）の半導体記憶素子６２（＝Ｍ０１）がデータ”０１０１”を、浮遊ゲート１３に電荷が低密度に注入されている状態（＝Ｆ０１）の半導体記憶素子６３（＝Ｍ１０）がデータ”０１１０”を、浮遊ゲート１３に電荷が低密度に注入されている状態（＝Ｆ０１）の半導体記憶素子６４（＝Ｍ１１）がデータ”０１１１”をそれぞれ示す。
【００７６】
また、浮遊ゲート１３に電荷がＦ０１の状態よりは高密度に注入されている状態（＝Ｆ１０）の半導体記憶素子６１（＝Ｍ００）がデータ”１０００”を示し、浮遊ゲート１３に電荷がＦ０１の状態よりは高密度に注入されている状態（＝Ｆ１０）の半導体記憶素子６２（＝Ｍ０１）がデータ”１００１”を、浮遊ゲート１３に電荷がＦ０１の状態よりは高密度に注入されている状態（＝Ｆ１０）の半導体記憶素子６３（＝Ｍ１０）がデータ”１０１０”を、浮遊ゲート１３に電荷がＦ０１の状態よりは高密度に注入されている状態（＝Ｆ１０）の半導体記憶素子６４（＝Ｍ１１）がデータ”１０１１”をそれぞれ示す。
【００７７】
また、浮遊ゲート１３に電荷がＦ１０の状態よりは高密度に注入されている状態（＝Ｆ１１）の半導体記憶素子６１（＝Ｍ００）がデータ”１１００”を示し、浮遊ゲート１３に電荷がＦ１０の状態よりは高密度に注入されている状態（＝Ｆ１１）の半導体記憶素子６２（＝Ｍ０１）がデータ”１１０１”を、浮遊ゲート１３に電荷がＦ１０の状態よりは高密度に注入されている状態（＝Ｆ１１）の半導体記憶素子６３（＝Ｍ１０）がデータ”１１１０”を、浮遊ゲート１３に電荷がＦ１０の状態よりは高密度に注入されている状態（＝Ｆ１１）の半導体記憶素子６４（＝Ｍ１１）がデータ”１１１１”をそれぞれ示す。
【００７８】
即ち、この半導体記憶装置は、各メモリセルを用いて、”００００”、”０００１”、”００１０”、”００１１”、”０１００”、”０１０１”、”０１１０”、”０１１１”、”１０００”、”１００１”、”１０１０”、”１０１１”、”１１００”、”１１０１”、”１１１０”、”１１１１”の４ビット（１６値）のデータを記憶することができる。
【００７９】
以下、この半導体記憶装置へのデータの書き込み方法について説明する。
【００８０】
先ず、データ”１１００”を書き込む場合、半導体記憶素子６１（＝Ｍ００）のビット線４を接地し、ソース線３を開放状態とし、制御ゲートに１０Ｖ〜１５Ｖ程度を印加する。このとき、ドレイン１７の近傍で熱的に励起された電子（ホットエレクトロン）が浮遊ゲート１３とドレイン１７との電位差に応じてトンネル酸化膜１２を通して浮遊ゲート１３に注入され（＝Ｆ１１）、しきい値電圧（Ｖ_T）が７Ｖ程度に上昇する。この記憶状態を”１１００”とする。
【００８１】
次に、データ”１０００”を書き込む場合、半導体記憶素子６１（＝Ｍ００）のビット線４に１Ｖ程度を印加し、他の条件は上述の場合と同様にする。このとき、しきい値電圧（Ｖ_T）が５Ｖ程度となり、この記憶状態を”１０００”とする。
【００８２】
次に、データ”０１００”を書き込む場合、半導体記憶素子６１（＝Ｍ００）のビット線４に２Ｖ程度を印加し、他の条件は上述の場合と同様にする。このとき、しきい値電圧（Ｖ_T）が３Ｖ程度となり、この記憶状態を”０１００”とする。
【００８３】
次に、データ”００００”を書き込む場合、半導体記憶素子６１（＝Ｍ００）のビット線４に３Ｖ程度を印加し、他の条件は上述の場合と同様にする。このとき、しきい値電圧（Ｖ_T）が１Ｖ程度となり、これは初期のしきい値電圧（消去レベル）から殆ど変化していない。この記憶状態を”００００”とする。
【００８４】
そして、データ”１１０１”、”１００１”、”０１０１”、”０００１”を書き込む場合には、半導体記憶素子６２（＝Ｍ０１）を用いて上述の各操作を行えばよく、データ”１１１０”、”１０１０”、”０１１０”、”００１０”を書き込む場合には、半導体記憶素子６３（＝Ｍ１０）を用いて上述の各操作を、データ”１１１１”、”１０１１”、”０１１１”、”００１１”を書き込む場合には、半導体記憶素子６４（＝Ｍ１１）を用いて上述の各操作を適宜行えばよい。
【００８５】
以下、この半導体記憶装置におけるデータの読み出し方法について説明する。
【００８６】
ここで、第２の実施形態の半導体記憶装置においては、図８に示すように、しきい値電圧（Ｖ_T）が１６個のピーク（１６値）をもった分布を示す。図８中で、”Ｍ００”と表示された範囲にしきい値電圧Ｖ_Tが検出された場合にはマスクＲＯＭとしての記憶状態が”００”であり、”Ｍ０１”と表示された範囲にしきい値電圧Ｖ_Tが検出された場合にはマスクＲＯＭとしての記憶状態が”０１”、”Ｍ１０”と表示された範囲にしきい値電圧Ｖ_Tが検出された場合にはマスクＲＯＭとしての記憶状態が”１０”、Ｍ１１”と表示された範囲にしきい値電圧Ｖ_Tが検出された場合にはマスクＲＯＭとしての記憶状態が”１１”である。
【００８７】
また、”Ｆ００”と表示された範囲にしきい値電圧Ｖ_Tが検出された場合にはフラッシュメモリとしての記憶状態が”００”であり、”Ｆ０１”と表示された範囲にしきい値電圧Ｖ_Tが検出された場合にはフラッシュメモリとしての記憶状態が”０１”、”Ｆ１０”と表示された範囲にしきい値電圧Ｖ_Tが検出された場合にはフラッシュメモリとしての記憶状態が”１０”、”Ｆ１１”と表示された範囲にしきい値電圧Ｖ_Tが検出された場合にはフラッシュメモリとしての記憶状態が”１１”である。
【００８８】
従って、先ず、フラッシュメモリとしての状態が”Ｆ００”或いは”Ｆ０１”と”Ｆ１０”或いは”Ｆ１１”との何れであるかを判定する。即ち、制御ゲート１５に中央値の電圧Ｖ８を印加し、ドレイン電流を所定のセンスアンプで検出し、しきい値電圧Ｖ_Tと電圧Ｖ８との大小関係を判定する。このとき、しきい値電圧Ｖ_Tが電圧Ｖ８より大きい場合には”Ｆ１０”或いは”Ｆ１１”であると判定され、しきい値電圧Ｖ_Tが電圧Ｖ２より小さい場合には”Ｆ００”或いは”Ｆ０１”であると判定される。
【００８９】
続いて、しきい値電圧Ｖ_Tが電圧Ｖ８より大きい場合には、同様の読み出し動作を電圧Ｖ１２で行い、しきい値電圧Ｖ_Tが電圧Ｖ１２より大きい場合には”Ｆ１１”、電圧Ｖ１２より小さい場合には”Ｆ１０”であると判定される。
【００９０】
ここで、しきい値電圧Ｖ_Tが電圧Ｖ１２より大きい場合には、同様の読み出し動作を電圧Ｖ１４で行い、しきい値電圧Ｖ_Tが電圧Ｖ１４より大きい場合にはマスクＲＯＭとしての状態が”Ｍ１１”或いは”Ｍ１０”であり、電圧Ｖ１４より小さい場合には”Ｍ０１”或いは”Ｍ００”であると判定される。
【００９１】
続いて、しきい値電圧Ｖ_Tが電圧Ｖ１４より大きい場合には、同様の読み出し動作を電圧Ｖ１５で行い、しきい値電圧Ｖ_Tが電圧Ｖ１５より大きい場合にはマスクＲＯＭとしての状態が”Ｍ１１”であってデータは”１１１１”と判定され、電圧Ｖ１５より小さい場合には”Ｍ１０”であってデータは”１１１０”と判定される。
【００９２】
一方、しきい値電圧Ｖ_Tが電圧Ｖ１４より小さい場合には、同様の読み出し動作を電圧Ｖ１３で行い、しきい値電圧Ｖ_Tが電圧Ｖ１３より大きい場合にはマスクＲＯＭとしての状態が”Ｍ０１”であってデータは”１１０１”と判定され、電圧Ｖ１３より小さい場合には”Ｍ００”であってデータは”１１００”と判定される。
【００９３】
また、しきい値電圧Ｖ_Tが電圧Ｖ１２より小さい場合には、同様の読み出し動作を電圧Ｖ１０で行い、しきい値電圧Ｖ_Tが電圧Ｖ１０より大きい場合にはマスクＲＯＭとしての状態が”Ｍ１１”或いは”Ｍ１０”であり、電圧Ｖ１０より小さい場合には”Ｍ０１”或いは”Ｍ００”であると判定される。
【００９４】
続いて、しきい値電圧Ｖ_Tが電圧Ｖ１０より大きい場合には、同様の読み出し動作を電圧Ｖ１１で行い、しきい値電圧Ｖ_Tが電圧Ｖ１１より大きい場合にはマスクＲＯＭとしての状態が”Ｍ１１”であってデータは”１０１１”と判定され、電圧Ｖ１１より小さい場合には”Ｍ１０”であってデータは”１０１０”と判定される。
【００９５】
一方、しきい値電圧Ｖ_Tが電圧Ｖ１０より小さい場合には、同様の読み出し動作を電圧Ｖ９で行い、しきい値電圧Ｖ_Tが電圧Ｖ９より大きい場合にはマスクＲＯＭとしての状態が”Ｍ０１”であってデータは”１００１”と判定され、電圧Ｖ９より小さい場合には”Ｍ００”であってデータは”１０００”と判定される。
【００９６】
また、しきい値電圧Ｖ_Tが電圧Ｖ８より小さい場合には、同様の読み出し動作を電圧Ｖ４で行い、しきい値電圧Ｖ_Tが電圧Ｖ４より大きい場合には、フラッシュメモリとしての状態が”Ｆ０１”、電圧Ｖ４より小さい場合には”Ｆ００”であると判定される。
【００９７】
続いて、しきい値電圧Ｖ_Tが電圧Ｖ４より大きい場合には、同様の読み出し動作を電圧Ｖ６で行い、しきい値電圧Ｖ_Tが電圧Ｖ６より大きい場合にはマスクＲＯＭとしての状態が”Ｍ１１”或いは”Ｍ１０”であると、電圧Ｖ６より小さい場合には”Ｍ０１”或いは”Ｍ００”であると判定される。
【００９８】
ここで、しきい値電圧Ｖ_Tが電圧Ｖ６より大きい場合には、同様の読み出し動作を電圧Ｖ７で行い、しきい値電圧Ｖ_Tが電圧Ｖ７より大きい場合にはマスクＲＯＭとしての状態が””Ｍ１１”であってデータは”０１１１”と判定され、電圧Ｖ７より小さい場合には”Ｍ１０”であってデータは”０１１０”と判定される。
【００９９】
一方、しきい値電圧Ｖ_Tが電圧Ｖ６より小さい場合には、同様の読み出し動作を電圧Ｖ５で行い、しきい値電圧Ｖ_Tが電圧Ｖ５より大きい場合にはマスクＲＯＭとしての状態が””Ｍ０１”であってデータは”０１０１”と判定され、電圧Ｖ５より小さい場合には”Ｍ００”であってデータは”０１００”と判定される。
【０１００】
また、しきい値電圧Ｖ_Tが電圧Ｖ４より小さい場合には、同様の読み出し動作を電圧Ｖ２で行い、しきい値電圧Ｖ_Tが電圧Ｖ２より大きい場合にはマスクＲＯＭとしての状態が”Ｍ１１”或いは”Ｍ１０”であると、電圧Ｖ２より小さい場合には”Ｍ０１”或いは”Ｍ００”であると判定される。
【０１０１】
ここで、しきい値電圧Ｖ_Tが電圧Ｖ２より大きい場合には、同様の読み出し動作を電圧Ｖ３で行い、しきい値電圧Ｖ_Tが電圧Ｖ３より大きい場合にはマスクＲＯＭとしての状態が””Ｍ１１”であってデータは”００１１”と判定され、電圧Ｖ３より小さい場合には”Ｍ１０”であってデータは”００１０”と判定される。
【０１０２】
一方、しきい値電圧Ｖ_Tが電圧Ｖ２より小さい場合には、同様の読み出し動作を電圧Ｖ１で行い、しきい値電圧Ｖ_Tが電圧Ｖ１より大きい場合にはマスクＲＯＭとしての状態が””Ｍ０１”であってデータは”０００１”と判定され、電圧Ｖ１より小さい場合には”Ｍ００”であってデータは”００００”と判定される。
【０１０３】
以下、第２の実施形態の半導体記憶装置の製造方法について説明する。ここでは、半導体記憶装置の構成要素である４種の半導体記憶素子６１〜６４を同時形成する場合について例示する。
【０１０４】
先ず、図９（ａ）に示すように、ｐ型のシリコン半導体基板１１を用意し、このシリコン半導体基板１１上にフィールド酸化膜等の図示しない素子分離構造を形成して素子形成領域９１〜９４を画定する。
【０１０５】
次に、シリコン半導体基板１１の全面にフォトレジスト８１を塗布し、フォトリソグラフィーによりこのフォトレジスト８１を素子形成領域９２のみを露出させる形状にパターニングする。
【０１０６】
続いて、フォトレジスト８１をマスクとして、素子形成領域９２の表面領域のみにｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０（ｋｅＶ）〜３０（ｋｅＶ）、ドーズ量が７×１０¹¹（１／ｃｍ²）程度の条件でイオン注入する。
【０１０７】
次に、図９（ｂ）に示すように、フォトレジスト８１を灰化処理等により除去した後、シリコン半導体基板１１の全面にフォトレジスト８２を塗布し、フォトリソグラフィーによりこのフォトレジスト８２を素子形成領域９３のみを露出させる形状にパターニングする。
【０１０８】
続いて、フォトレジスト８２をマスクとして、素子形成領域９３の表面領域のみにｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０（ｋｅＶ）〜３０（ｋｅＶ）、ドーズ量が１×１０¹²（１／ｃｍ²）程度の条件でイオン注入する。
【０１０９】
次に、図９（ｃ）に示すように、フォトレジスト８２を灰化処理等により除去した後、シリコン半導体基板１１の全面にフォトレジスト８３を塗布し、フォトリソグラフィーによりこのフォトレジスト８３を素子形成領域９４のみを露出させる形状にパターニングする。
【０１１０】
続いて、フォトレジスト８３をマスクとして、素子形成領域９４の表面領域のみにｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０（ｋｅＶ）〜３０（ｋｅＶ）、ドーズ量が１．３×１０¹²（１／ｃｍ²）程度の条件でイオン注入する。
【０１１１】
そして、第１の実施形態の場合と同様に、図１０に示すように、素子形成領域９１〜９４に、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜１４、制御ゲート１５及びキャップ絶縁膜１９をパターン形成し、サイドウォール２０を形成する。その後、制御ゲート１５の両側のシリコン半導体基板１１の表面領域にリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物を１×１０¹⁴（１／ｃｍ²）程度のドーズ量でイオン注入して、シリコン半導体基板１１をアニール処理することにより、一対の不純物拡散層であるソース１６及びドレイン１７を素子形成領域９１〜９４にそれぞれ同時形成するとともに、素子形成領域９２には不純物濃度が５×１０¹⁵〜５×１０¹⁷（１／ｃｍ³）程度とされた拡散層７１を、素子形成領域９３には不純物濃度が１×１０¹⁶〜１×１０¹⁸（１／ｃｍ³）程度とされた拡散層７２を、素子形成領域９４には不純物濃度が２×１０¹⁶〜２×１０¹⁸（１／ｃｍ³）程度とされた拡散層７３をそれぞれ同時形成する。
【０１１２】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第２の実施形態の半導体記憶装置を完成させる。
【０１１３】
なお、第２の実施形態においても、第１の実施形態の変形例と同様に、フラッシュメモリの代わりにＭＮＯＳトランジスタを備え、ＭＮＯＳトランジスタとマスクＲＯＭとを兼ねた構造に半導体記憶装置を構成してもよい。
【０１１４】
第２の実施形態の半導体記憶装置は、チャネル領域に不純物が導入されていない半導体記憶素子６１（或いは、半導体記憶素子２に比して１桁以下の不純物の濃度差がある半導体記憶素子６１）と、チャネル領域に順次高い濃度に不純物が導入されてなる半導体記憶素子６２〜６４とからなる４種の半導体記憶素子が配設されて構成されている。ここで、半導体記憶素子６１〜６４は、その浮遊ゲート１３に蓄積される電荷量に対応してしきい値電圧が規定されて４つの記憶状態が可能とされている。それとともに、各々の半導体記憶素子６１〜６４は、そのチャネル領域の不純物濃度が異なるため、それに対応して更に異なるしきい値電圧が規定されている。
【０１１５】
即ち、この半導体記憶装置においては、各半導体記憶素子６１〜６４が電荷蓄積状態に対応した２つの記憶状態を有するとともに、各々の半導体記憶素子６１〜６４がチャネル領域の異なる不純物濃度に対応した４つの記憶状態を有している。従って、この半導体記憶装置においては、全体で（４×４）個、即ち、”００００”、”０００１”、”００１０”、”００１１”、”０１００”、”０１０１”、”０１１０”、”０１１１”、”１０００”、”１００１”、”１０１０”、”１０１１”、”１１０１”、”１１１０”、”１１１１”の１６値の異なる記憶状態が構成されることになり、小さなサイズのチップに極めて高い集積度をもつ半導体記憶装置が実現される。
【０１１６】
このように、第２の実施形態の半導体記憶装置によれば、同一のメモリセルに、フラッシュメモリとしてのデータとマスクＲＯＭとしてのデータを同時に記憶することが可能となり、チップサイズが縮小化されて更なる高集積化が実現される。
【０１１７】
なお、本発明は、上述の第１及び第２の実施形態に限定されるものではない。例えば、フラッシュメモリのみならず、これらの代わりにＥＥＰＲＯＭ、紫外線消去型のＥＰＲＯＭ、ＦＲＡＭ等の不揮発性記憶機能を有する全ての半導体記憶素子や、更に揮発性記憶機能を有するＤＲＡＭ等にも適用することができる。
【０１１８】
また、上述の第１及び第２の実施形態においては、４値及び１６値の多値型の半導体記憶装置について例示したが、本発明はこれらに限定されることなく、原理的には、ｎを自然数として、（２ｎ×２ｎ）値の多値型の半導体記憶装置に適用することができる。
【０１１９】
【発明の効果】
本発明によれば、同一のメモリセルに、不揮発性半導体メモリとしてのデータとマスクＲＯＭとしてのデータを同時に記憶することが可能となり、チップサイズが縮小化されて更なる高集積化が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体記憶装置を示す概略断面図である。
【図２】本発明の第１の実施形態の半導体記憶装置における記憶状態を示す模式図である。
【図３】本発明の第１の実施形態の半導体記憶装置のしきい値電圧の様子を示す特性図である。
【図４】本発明の第１の実施形態の半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図５】本発明の第１の実施形態の半導体記憶装置の変形例を示す概略断面図である。
【図６】本発明の第２の実施形態の半導体記憶装置を示す概略断面図である。
【図７】本発明の第２の実施形態の半導体記憶装置における記憶状態を示す模式図である。
【図８】本発明の第２の実施形態の半導体記憶装置のしきい値電圧の様子を示す特性図である。
【図９】本発明の第２の実施形態の半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１０】図９に続いて、本発明の第２の実施形態の半導体記憶装置の製造方法を工程順に示す概略断面図である。
【符号の説明】
１，２，４１，４２，６１〜６４半導体記憶素子
１１シリコン半導体基板
１２トンネル酸化膜
１３浮遊ゲート
１４誘電体膜
１５制御ゲート
１６ソース
１７ドレイン
１８，７１〜７３拡散層
２１，２２，５１，５２，９１〜９４素子形成領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multi-value storage type semiconductor memory device capable of storing data of 2 bits or more, a manufacturing method, and a writing method.
[0002]
[Prior art]
With the increasing functionality of various portable electronic devices and home appliances, a non-volatile semiconductor memory such as an EEPROM that retains stored data even if it is disconnected from the power supply is integrated into a logic LSI typified by a one-chip microcomputer. The importance of technology is increasing. In many cases, the logic LSI stores data at the time of manufacture and includes a mask ROM in which the stored data is fixed together with the nonvolatile semiconductor memory.
[0003]
On the other hand, in order to meet the demand for higher integration of semiconductor memory elements, only two types of storage states of “0” and “1” are given to one memory cell. Instead of the conventional binary semiconductor memory element in which is 1 bit (= binary), a multilevel semiconductor memory element in which the storage capacity of one memory cell is 2 bits or more has been proposed.
[0004]
Specifically, as a mask ROM, for example, as disclosed in JP-A-6-163855, impurities are ion-implanted into the channel region region of a MOS transistor so as to have different concentrations and depths. A mask ROM has been devised that realizes multi-value by changing the value voltage.
[0005]
Incidentally, a technique for introducing an impurity into a channel region is disclosed in, for example, Japanese Patent Laid-Open No. 5-218355, and here, the introduction of nitrogen improves the driving capability of the transistor.
[0006]
[Problems to be solved by the invention]
However, as described above, when the nonvolatile semiconductor memory and the mask ROM are integrated in the same chip, the chip size is inevitably increased, which is particularly serious when it is necessary to store a large amount of data. It becomes a problem. This is a problem that is difficult to deal with only by using a multi-valued mask ROM as in the technique disclosed in Japanese Patent Laid-Open No. 6-163855.
[0007]
Accordingly, an object of the present invention is to enable simultaneous storage of data as a nonvolatile semiconductor memory and data as a mask ROM in the same memory cell, realizing a further high integration by reducing the chip size. The present invention provides a semiconductor memory device, a manufacturing method, and a writing method.
[0008]
[Means for Solving the Problems]
The semiconductor memory device of the present invention is a semiconductor memory device including a semiconductor memory element having a gate, a source, and a drain, a channel region formed between the source and the drain, and a charge storage layer. In addition, at least two types of the semiconductor memory elements are provided in which impurities having different concentrations are introduced into the channel region.
[0009]
In one embodiment of the semiconductor memory device of the present invention, the charge storage layer is an island-shaped floating gate, the floating gate is opposed to the channel region via a tunnel insulating film, and the gate and the gate insulating film are And the gate functions as a control gate for adjusting the amount of charge accumulated in the floating gate.
[0010]
In one embodiment of the semiconductor memory device of the present invention, the charge storage layer is a nitride film, the nitride film is opposed to the channel region with an insulating film interposed between the nitride film and the insulating film. Charge accumulates at the interface.
[0011]
A semiconductor memory device according to the present invention has a gate, a source, and a drain, a channel region is formed between the source and the drain, and a multi-value semiconductor including a semiconductor memory element having a charge storage layer The memory device includes 2n types of the semiconductor memory elements in which n is a natural number, each having a different concentration in the channel region, and impurities are sequentially introduced into a higher concentration, and each of the semiconductor memory elements includes the charge storage layer Different threshold voltages corresponding to the amount of charge accumulated in the semiconductor memory element are set, and (2n × 2n) different storage states are constituted by the respective threshold voltages in the entire semiconductor memory element. Is done.
[0012]
In one embodiment of the semiconductor memory device of the present invention, the charge storage layer is an island-shaped floating gate, the floating gate is opposed to the channel region via a tunnel insulating film, and the gate and the gate insulating film are And the gate functions as a control gate for adjusting the amount of charge accumulated in the floating gate.
[0013]
In one embodiment of the semiconductor memory device of the present invention, the charge storage layer is a nitride film, the nitride film is opposed to the channel region with an insulating film interposed between the nitride film and the insulating film. Charge accumulates at the interface.
[0014]
The writing method of the semiconductor memory device of the present invention includes a gate, a source, and a drain, a channel region is formed between the source and the drain, a charge storage layer, and a concentration in each of the channel regions. A method of writing a semiconductor memory device comprising at least two semiconductor memory elements into which different impurities are introduced, wherein different predetermined voltages are applied to the gates of the semiconductor memory elements, and the predetermined voltages are applied. A different threshold voltage corresponding to each is set.
[0015]
The writing method of the semiconductor memory device of the present invention includes a gate, a source, and a drain, a channel region is formed between the source and the drain, a charge storage layer, and n as a natural number. A writing method of a multi-value type semiconductor memory device comprising 2n types of semiconductor memory elements, each having a different concentration in a channel region, and impurities sequentially introduced into higher concentrations, , Applying a predetermined voltage to the gate, source line and bit line, setting different 2n-level threshold voltages corresponding to the predetermined voltage, and setting the 2n-level threshold voltage for the semiconductor memory device as a whole. By setting, (2n × 2n) different storage states are configured.
[0016]
In one aspect of the writing method of the semiconductor memory device of the present invention, the charge storage layer is an island-shaped floating gate, the floating gate is opposed to the channel region via a tunnel insulating film, and the gate and gate Opposing through the insulating film, the gate functions as a control gate for adjusting the amount of charge accumulated in the floating gate.
[0017]
In one aspect of the writing method of the semiconductor memory device of the present invention, the charge storage layer is a nitride film, the nitride film is opposed to the channel region with an insulating film interposed therebetween, and the nitride film and the insulating film Charge is accumulated at the interface with the film.
[0018]
According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device comprising: a gate, a source, and a drain; a channel region is formed between the source and the drain; and at least two types of semiconductor memory elements having a charge storage layer. A method for manufacturing a semiconductor memory device comprising: a step of demarcating each element region electrically separated from each other so as to correspond to a type of the semiconductor memory element on a semiconductor substrate; and A step of introducing an impurity at a different concentration for each type so as to correspond to a type of the semiconductor memory element; and a step of forming the semiconductor memory element in each of the element regions.
[0019]
In one embodiment of the method for manufacturing a semiconductor memory device of the present invention, 2n types of element regions are defined where n is a natural number, and 2n types of semiconductor memory elements corresponding to the element regions are formed.
[0020]
[Action]
The semiconductor memory device of the present invention is configured by arranging a plurality of semiconductor memory elements in which impurities are introduced at different concentrations in the channel region. Here, each semiconductor memory element has a threshold voltage corresponding to the amount of charge stored in the charge storage layer, and can be in a plurality of storage states. At the same time, since each semiconductor memory element has a different impurity concentration in its channel region, a different threshold voltage is defined accordingly. That is, in this semiconductor memory device, each semiconductor memory element has a plurality of memory states corresponding to the charge accumulation state, and each semiconductor memory element corresponds to the number of semiconductor memory elements corresponding to different impurity concentrations in the channel region. It has a memory state. Thus, for example, if n is a natural number and 2n semiconductor memory elements have 2n memory states corresponding to the charge accumulation states, a total of (2n × 2n) different memory states are formed. As a result, a semiconductor memory device having an extremely high degree of integration on a small-sized chip is realized.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, some preferred embodiments of the present invention will be described in detail with reference to the drawings.
[0022]
(First embodiment)
First, the first embodiment will be described. Here, a semiconductor memory device capable of storing 2 bits (four values) in a semiconductor memory device in which a flash memory, which is a nonvolatile semiconductor memory, and a mask ROM are integrated in one memory cell will be exemplified. FIG. 1 is a schematic cross-sectional view showing the main configuration of the semiconductor memory device according to the first embodiment, FIG. 2 is a schematic diagram showing the storage state of the semiconductor memory device, and FIG. It is a characteristic view which shows the mode of a threshold voltage. FIG. 4 is a schematic sectional view showing the method of manufacturing the semiconductor memory device in the order of steps.
[0023]
In the semiconductor memory device of the first embodiment, each memory cell has one of two types of semiconductor memory elements 1 and 2.
[0024]
The semiconductor memory element 1 is a normal flash memory, and a tunnel oxide film 12 formed in an element active region 21 defined by an element isolation structure such as a field oxide film on a p-type silicon semiconductor substrate 11, and this The island-shaped floating gate 13 patterned on the tunnel oxide film 12, the dielectric film 14 formed on the floating gate 13, and the pattern formed so as to face the floating gate 13 via the dielectric film 14. A control gate 15, a cap insulating film 19 formed on the control gate 15, a tunnel oxide film 12, a floating gate 13, a dielectric film 14, a side wall 20 covering the side surfaces of the control gate 15 and the cap insulating film 19, have. Further, the semiconductor memory element 1 includes a source 16 and a drain 17 which are a pair of high-concentration impurity diffusion layers formed by introducing an n-type impurity into the surface region of the silicon semiconductor substrate 11 on both sides of the control gate 15. And a source line 3 connected to the source 16 and a bit line 4 connected to the drain 17.
[0025]
In addition to the same configuration as the semiconductor memory element 1, the semiconductor memory element 2 has p-type impurities in the region of the silicon semiconductor substrate 11 between the source 16 and the drain 17, that is, in the channel region, compared to the impurity concentration of the silicon semiconductor substrate 11. High concentration, here 1 × 10 ¹⁶ -10 ¹⁸ (1 / cm ^Three ) Has a diffusion layer 18 introduced to a concentration of about.
[0026]
Here, the threshold voltage is also controlled in the channel region of the semiconductor memory element 1 (V _T In order to control), a diffusion layer into which p-type impurities are introduced may be formed. In this case, the impurity introduced into the channel region of the semiconductor memory element 1 is 1 × 10 ¹⁵ -10 ¹⁷ (1 / cm ^Three ) It is necessary to make the concentration about. That is, considering that the threshold voltages of the semiconductor memory elements 1 and 2 are clearly distinguished, the impurity concentration of the channel region of the semiconductor memory element 1 is an order of one digit or more lower than that of the semiconductor memory element 2. It is preferable to use a concentration of.
[0027]
In the semiconductor memory device of the first embodiment, the following four memory cell configurations are formed. That is,
(1) Memory cell in which impurities are introduced into the channel region (that is, semiconductor memory element 2): M1
(2) Memory cell in which no impurity is introduced into the channel region (that is, semiconductor memory element 1): M0
(3) The threshold voltage (V _T ) Is shifted in the positive direction: F1
(4) Threshold voltage (V _T ) Is not shifted in the positive direction: F0
Are four forms.
[0028]
Here, M1 represents the case where the data as the mask ROM of the memory cell is “1”, and M0 represents the case where the data as the mask ROM of the memory cell is “0”. F1 represents a case where the data as the flash memory is “1”, and F0 represents a case where the data as the flash memory is “0”. Among these memory cell forms, “M1 or M0” and “F1 or F0” can be combined with each other, and four storage forms are realized as shown in FIG.
[0029]
In FIG. 2, the semiconductor memory element 1 (= M0) in a state where charges are not injected into the floating gate 13 (= F0) shows data “00”, and a state where charges are injected into the floating gate 13 (= F1). ) Of the semiconductor memory element 1 (= M0) indicates data “10”. Further, the semiconductor memory element 2 (= M1) in a state where charges are not injected into the floating gate 13 (= F0) indicates data “01”, and a state where charges are injected into the floating gate 13 (= F1). The semiconductor memory element 2 (= M1) indicates data “11”. That is, this semiconductor memory device can store 2-bit (4-level) data of “00”, “01”, “10”, and “11” using each memory cell.
[0030]
Hereinafter, a method for writing data to the semiconductor memory device will be described.
[0031]
First, when data “11” is written, about 6V is applied to the bit line 4 of the semiconductor memory element 2 (= M1), the source line 3 and the silicon semiconductor substrate 11 are grounded, and about 12V is applied to the control gate 15. At this time, electrons (hot electrons) thermally excited in the vicinity of the drain 17 are injected into the floating gate 13 through the tunnel oxide film 12 (= F1), and the threshold voltage (V _T ) Shifts in the positive direction. This storage state is assumed to be “11”.
[0032]
Next, when data “10” is written, about 6 V is applied to the bit line 4 of the semiconductor memory element 1 (= M0), the source line 3 and the silicon semiconductor substrate 11 are grounded, and about 12 V is applied to the control gate 15. At this time, electrons (hot electrons) thermally excited in the vicinity of the drain 17 are injected into the floating gate 13 through the tunnel oxide film 12 (= F1), and the threshold voltage (V _T ) Shifts in the positive direction. This storage state is assumed to be “10”.
[0033]
Next, when data “01” is written, the source line 3 of the semiconductor memory element 2 (= M1) is set to about 8 V, the control gate 15 is set to about −8 V, the silicon semiconductor substrate is grounded, and the bit line 4 is opened. . At this time, electrons accumulated in the floating gate 13 are extracted to the source 16 through the tunnel oxide film 12, and the threshold voltage (V _T ) Decreases. This storage state is assumed to be “01”.
[0034]
Next, when data “00” is written, the source line 3 of the semiconductor memory element 1 (= M0) is about 8 V, the control gate 15 is about −8 V, the silicon semiconductor substrate 11 is grounded, and the bit line 4 is opened. To do. At this time, electrons accumulated in the floating gate 13 are extracted to the source 16 through the tunnel oxide film 2, and the threshold voltage (V _T ) Decreases. This storage state is set to “00”.
[0035]
Hereinafter, a method of reading data in the semiconductor memory device will be described.
[0036]
Here, in the semiconductor memory device of the first embodiment, as shown in FIG. _T ) Shows a distribution having four peaks (four values). In FIG. 3, the threshold voltage V falls within the range indicated as “M0”. _T Is detected, the memory state as the mask ROM is “0”, and the threshold voltage V is within the range where “M1” is displayed. _T Is detected, the storage state as the mask ROM is “1”. In addition, the threshold voltage V is within the range indicated as “F0”. _T Is detected, the storage state of the flash memory is “0”, and the threshold voltage V is in the range where “F1” is displayed. _T Is detected, the storage state of the flash memory is “1”.
[0037]
Therefore, first, it is determined whether the state of the flash memory is “F0” or “F1”. That is, a voltage V2 which is a median value is applied to the control gate 15, the drain current is detected by a predetermined sense amplifier, and the threshold voltage V _T And the voltage V2 are determined. At this time, the threshold voltage V _T Is greater than the voltage V2, it is determined to be "F1" and the threshold voltage V _T Is smaller than the voltage V2, it is determined to be “F0”.
[0038]
Subsequently, the threshold voltage V _T Is larger than the voltage V2, the same read operation is performed at the voltage V3, and the threshold voltage V _T Is less than the voltage V2, the same read operation is performed at the voltage V1. In this read operation, the threshold voltage V is set from the voltage V1 or the voltage V3. _T Is large, the mask ROM state is “M1” and the threshold voltage V is higher than the voltage V1 or V3. _T Is small, it is determined that the state as the mask ROM is “M0”.
[0039]
That is, the data of this semiconductor memory device is determined by two read operations. Specifically, the threshold voltage V _T Is smaller than the voltage V2 and smaller than the voltage V1, the written data is “00” and the threshold voltage V _T Is less than the voltage V2 and greater than the voltage V1, the written data is "01" and the threshold voltage V _T Is larger than the voltage V2 and smaller than the voltage V3, the written data is “10”, and the threshold voltage V _T Is greater than the voltage V2 and greater than the voltage V1, it is determined that the written data is “11”.
[0040]
A method for manufacturing the semiconductor memory device according to the first embodiment will be described below. Here, a case where two types of semiconductor memory elements 1 and 2 that are constituent elements of a semiconductor memory device are formed simultaneously will be exemplified.
[0041]
First, as shown in FIG. 4A, a p-type silicon semiconductor substrate 11 is prepared, and an element isolation structure (not shown) such as a field oxide film is formed on the silicon semiconductor substrate 11 to form element formation regions 21 and 22. Is defined.
[0042]
Next, as shown in FIG. 4B, a photoresist 31 is applied to the entire surface of the silicon semiconductor substrate 11, and the photoresist 31 is patterned by a photolithography so as to cover only the element formation region 21. Next, as shown in FIG.
[0043]
Subsequently, using the photoresist 31 as a mask, only the surface region of the element formation region 22 is doped with a p-type impurity, here boron (B), with an acceleration energy of 10 (keV) to 30 (keV) and a dose of 1 × 10. ¹² (1 / cm ² ) Ion implantation under conditions of about.
[0044]
Here, the threshold voltage is also controlled in the channel region of the semiconductor memory element 1 (V _T A p-type impurity may be introduced for the purpose of control. In this case, the impurity concentration of the diffusion layer formed in the channel region of the semiconductor memory element 1 is 1 × 10 ¹⁵ -10 ¹⁷ (1 / cm ^Three )
[0045]
Next, as shown in FIG. 4C, the tunnel oxide film 12, the floating gate 13, the dielectric film 14, the control gate 15 and the cap insulating film 19 are formed in patterns in the element formation regions 21 and 22, respectively.
[0046]
Specifically, first, the surface of the element formation regions 21 and 22 is heat-treated in an atmosphere of oxygen or water vapor at 700 ° C. to 1100 ° C., so that a silicon oxide film having a thickness of about 60 to 150 mm that will later become the tunnel oxide film 12. Form.
[0047]
Subsequently, a polycrystalline silicon film that will later become the floating gate 13 is deposited and formed on the entire surface to a thickness of about 1000 to 3000 by a low pressure CVD method. In this case, the polycrystalline silicon film is made non-doped and ion-implanted with phosphorus (P) or arsenic (As) after being deposited, or at the time of depositing, for example, PH _Three Flow gas and add phosphorus.
[0048]
Subsequently, a silicon oxide film, a silicon nitride film, and a silicon oxide film are sequentially deposited on the polycrystalline silicon film by a low pressure CVD method to form an ONO film having a three-layer structure that later becomes the dielectric film 14. Here, the lowermost silicon oxide film of the ONO film can also be formed by a thermal oxidation method.
[0049]
Subsequently, a polycrystalline silicon film that will later become the control gate 15 is deposited and formed on the entire surface to a thickness of about 1000 to 3000 by a low pressure CVD method. In this case, the polycrystalline silicon film is made non-doped and ion-implanted with phosphorus (P) or arsenic (As) after being deposited, or at the time of depositing, for example, PH _Three Flow gas and add phosphorus.
[0050]
Subsequently, a silicon oxide film to be the cap insulating film 19 is deposited on the polycrystalline silicon film by a low pressure CVD method.
[0051]
Subsequently, the silicon oxide film, the polycrystalline silicon film, the ONO film, the polycrystalline silicon film, and the silicon oxide film on the silicon semiconductor substrate 11 are collectively patterned by photolithography and subsequent dry etching, and the tunnel oxide film 12, The floating gate 13, the dielectric film 4, the control gate 15, and the cap insulating film 19 are simultaneously formed in the element formation regions 21 and 22, respectively.
[0052]
Then, a silicon oxide film is deposited on the entire surface, and the entire surface of the silicon oxide film is anisotropically etched, so that side surfaces of the tunnel oxide film 12, the floating gate 13, the dielectric film 4, the control gate 15, and the cap insulating film 19 are obtained. Sidewalls 20 are formed leaving the silicon oxide film only.
[0053]
Next, as shown in FIG. 4D, phosphorus (P), arsenic (As), or the like is formed on the surface region of the silicon semiconductor substrate 11 on both sides of the cap insulating film 19 using the cap insulating film 19 and the sidewall 20 as a mask. 1 × 10 n-type impurities ¹⁴ (1 / cm ² ) By ion implantation at a dose of about a degree and heat-treating the silicon semiconductor substrate 11 at 700 ° C. to 1000 ° C., so that the source 16 and drain 17 as a pair of impurity diffusion layers are simultaneously formed in the element formation regions 21 and 22, respectively. In addition, the impurity concentration is 1 × 10 ¹⁶ -10 ¹⁸ (1 / cm ^Three The diffusion layer 18 having a thickness of about 1) is formed in the channel region of the element formation region 22.
[0054]
Thereafter, the semiconductor memory device of the first embodiment is completed through various wiring forming processes, interlayer insulating film forming processes, and the like.
[0055]
The semiconductor memory device according to the first embodiment includes a semiconductor memory element 1 in which no impurity is introduced into a channel region (or a semiconductor memory element 1 having an impurity concentration difference of one digit or less compared to the semiconductor memory element 2). And two types of semiconductor memory elements including a semiconductor memory element 2 in which a p-type impurity is introduced into the channel region. Here, the semiconductor memory elements 1 and 2 are allowed to have two memory states with a threshold voltage defined corresponding to the amount of charge accumulated in the floating gate 13. At the same time, since the semiconductor memory elements 1 and 2 have different impurity concentrations in their channel regions, different threshold voltages are defined accordingly. That is, in this semiconductor memory device, each of the semiconductor memory elements 1 and 2 has two memory states corresponding to the charge accumulation state, and each of the semiconductor memory elements 1 and 2 corresponds to different impurity concentrations in the channel region. Has one memory state. Therefore, in this semiconductor memory device, a total of (2 × 2), that is, four different storage states of “00”, “01”, “10”, and “11” are configured. A semiconductor memory device having a very high degree of integration on a small-sized chip is realized.
[0056]
As described above, according to the semiconductor memory device of the first embodiment, it is possible to simultaneously store the data as the flash memory and the data as the mask ROM in the same memory cell, and the chip size is reduced. Further high integration is realized.
[0057]
(Modification)
Subsequently, a modification of the semiconductor memory device of the first embodiment will be described. The semiconductor memory device of this modification has a configuration substantially similar to that of the first embodiment, but includes a MNOS transistor instead of the flash memory, and has a configuration that serves both as a MNOS transistor and a mask ROM. Is different. FIG. 5 is a schematic cross-sectional view showing two types of semiconductor memory elements 41 and 42 that are components of the semiconductor memory device of this modification. In addition, about the structural member etc. corresponding to the semiconductor memory device of 1st Embodiment, description is abbreviate | omitted and abbreviate | omitted.
[0058]
In the semiconductor memory device according to this modification, each memory cell has one of two types of semiconductor memory elements 41 and 42.
[0059]
The semiconductor memory element 41 is a normal MNOS transistor, and a silicon oxide film 43 formed in an element active region 51 defined by an element isolation structure such as a field oxide film on the p-type silicon semiconductor substrate 11, and this A silicon nitride film 44 formed on the silicon oxide film 43, a gate 45 formed on the silicon nitride film 44 and patterned so as to face the silicon oxide film 43 and the silicon nitride film 44, and a gate 45 A cap insulating film 49 formed thereon, and a side wall 50 covering the side surfaces of the silicon oxide film 43, the silicon nitride film 44, the gate 45, and the cap insulating film 49 are provided. Further, the semiconductor memory element 41 includes a source 46 and a drain 47 which are a pair of high-concentration impurity diffusion layers formed by introducing an n-type impurity into the surface region of the silicon semiconductor substrate 1 on both sides of the gate 45. And a source line 3 connected to the source 46 and a bit line 4 connected to the drain 47.
[0060]
In addition to the same configuration as the semiconductor memory element 41, the semiconductor memory element 42 has p-type impurities in the region of the silicon semiconductor substrate 11 between the source 16 and the drain 17, that is, in the channel region in the element formation region 52. High concentration compared to the impurity concentration of 1 × 10 in this case ¹⁶ -10 ¹⁸ (1 / cm ^Three ) Has a diffusion layer 48 introduced to a concentration of about.
[0061]
Here, the threshold voltage is also controlled in the channel region of the semiconductor memory element 41 (V _T In order to control), a diffusion layer into which p-type impurities are introduced may be formed. In this case, the impurity introduced into the channel region of the semiconductor memory element 41 is 1 × 10 ¹⁵ -10 ¹⁷ (1 / cm ^Three ) It is necessary to make the concentration about. That is, considering that the threshold voltages of the semiconductor memory elements 41 and 42 are clearly distinguished, the impurity concentration in the channel region of the semiconductor memory element 41 is an order of one digit or more lower than that of the semiconductor memory element 42. It is preferable to use a concentration of.
[0062]
In this modification, the semiconductor memory element 41 in a state where no charges are trapped in the silicon nitride film 44 shows data “00”, and the semiconductor memory element 41 in a state where charges are trapped in the silicon nitride film 44 is data. “10” is shown. In addition, the semiconductor memory element 42 in a state where no charges are trapped in the silicon nitride film 44 shows data “01”, and the semiconductor memory element 42 in a state where charges are trapped in the silicon nitride film 44 shows data “11”. Show. That is, this semiconductor memory device uses “00”, “01”, “10”, and “11” 2-bit (4-value) data using each memory cell, as in the first embodiment. Can be stored.
[0063]
The semiconductor memory device of the modification of the first embodiment is a semiconductor memory element 41 in which no impurity is introduced into the channel region (or a semiconductor memory having an impurity concentration difference of one digit or less as compared with the semiconductor memory element 42). Two types of semiconductor memory elements, which are an element 41) and a semiconductor memory element 42 in which a p-type impurity is introduced into the channel region, are disposed. Here, the semiconductor memory elements 41 and 42 have a threshold voltage corresponding to the amount of charge trapped in the silicon nitride film 44, and can be in two memory states. At the same time, since the semiconductor memory elements 41 and 42 have different impurity concentrations in their channel regions, different threshold voltages are defined accordingly. That is, in this semiconductor memory device, each of the semiconductor memory elements 41 and 42 has two memory states corresponding to the charge trapping state, and each of the semiconductor memory elements 41 and 42 corresponds to different impurity concentrations in the channel region. One memory state. Therefore, in this semiconductor memory device, a total of (2 × 2), that is, four different storage states of “00”, “01”, “10”, and “11” are configured. A semiconductor memory device having a very high degree of integration on a small-sized chip is realized.
[0064]
As described above, according to the semiconductor memory device of the modification of the first embodiment, it is possible to simultaneously store the data as the MNOS transistor and the data as the mask ROM in the same memory cell, thereby reducing the chip size. To achieve further high integration.
[0065]
(Second Embodiment)
Subsequently, a second embodiment of the present invention will be described. The semiconductor memory device according to the second embodiment is a 4-bit (16-valued) semiconductor memory device in which a flash memory that is a nonvolatile semiconductor memory and a mask ROM are integrated into one memory cell. An example of a semiconductor memory device capable of storage will be described. FIG. 6 is a schematic cross-sectional view showing the main configuration of the semiconductor memory device according to the second embodiment. FIG. 7 is a schematic diagram showing the memory state of the semiconductor memory device. FIG. It is a characteristic view which shows the mode of a threshold voltage. 9 and 10 are schematic cross-sectional views showing the method of manufacturing the semiconductor memory device in the order of steps. Note that members and the like corresponding to the semiconductor memory device of the first embodiment are denoted by the same reference numerals and description thereof is omitted.
[0066]
In the semiconductor memory device according to the second embodiment, each memory cell includes any one of four types of semiconductor memory elements 61 to 64.
[0067]
The semiconductor memory element 61 is a normal flash memory, and a tunnel oxide film 12 formed in an element active region 91 defined by an element isolation structure such as a field oxide film on a p-type silicon semiconductor substrate 11, and this The island-shaped floating gate 13 patterned on the tunnel oxide film 12, the dielectric film 14 formed on the floating gate 13, and the pattern formed so as to face the floating gate 13 via the dielectric film 14. A control gate 15, a cap insulating film 19 formed on the control gate 15, a tunnel oxide film 12, a floating gate 13, a dielectric film 14, a side wall 20 covering the side surfaces of the control gate 15 and the cap insulating film 19. Have. Further, the semiconductor memory element 61 includes a source 16 and a drain 17 which are a pair of high-concentration impurity diffusion layers formed by introducing an n-type impurity into the surface region of the silicon semiconductor substrate 11 on both sides of the floating gate 13. And a source line connected to the source 16 and a bit line 4 connected to the drain 17.
[0068]
In addition to the same configuration as the semiconductor memory element 61, the semiconductor memory element 62 has a p-type impurity in the region of the silicon semiconductor substrate 11 between the source 16 and the drain 17, that is, the channel region, as compared with the impurity concentration of the silicon semiconductor substrate 11. High concentration, here 2 × 10 ¹⁵ ~ 2x10 ¹⁷ (1 / cm ^Three ) Has a diffusion layer 71 introduced to a concentration of about.
[0069]
In addition to the same configuration as the semiconductor memory element 61, the semiconductor memory element 63 has a higher concentration of p-type impurities than the diffusion layer 71 in the region of the silicon semiconductor substrate 11 between the source 16 and the drain 17, that is, in the channel region. Then 5 × 10 ¹⁵ ~ 5x10 ¹⁷ (1 / cm ^Three ) Has a diffusion layer 72 introduced to a concentration of about.
[0070]
In addition to the same configuration as the semiconductor memory element 61, the semiconductor memory element 64 has a higher concentration of p-type impurities than the diffusion layer 72 in the region of the silicon semiconductor substrate 11 between the source 16 and the drain 17, that is, the channel region. Then 1 × 10 ¹⁶ ~ 1x10 ¹⁸ (1 / cm ^Three ) Has a diffusion layer 73 introduced to a concentration of about.
[0071]
Here, the threshold voltage is also controlled in the channel region of the semiconductor memory element 1 (V _T In order to control), a diffusion layer into which p-type impurities are introduced may be formed. In this case, the impurity introduced into the channel region of the semiconductor memory element 1 is 2 × 10 ¹⁶ ~ 2x10 ¹⁸ (1 / cm ^Three ) It is necessary to make the concentration about. That is, considering that the threshold voltages of the semiconductor memory elements 61 to 64 are clearly distinguished, the impurity concentration of the channel region of the semiconductor memory element 61 is on the order of one digit or more lower than that of the semiconductor memory element 62. It is preferable to use a concentration of.
[0072]
In the semiconductor memory device of the second embodiment, the following eight memory cell configurations are formed. That is,
(1) Memory cell in which no impurity is introduced into the channel region (that is, semiconductor memory element 61): M00
(2) Memory cell in which impurities are introduced into the channel region (that is, semiconductor memory element 62): M01
(3) Memory cell in which impurities are introduced at a higher concentration than in the case of (2) in the channel region (that is, semiconductor memory element 63): M10
(4) Memory cell in which impurities are introduced at a higher concentration than in the case of (3) in the channel region (that is, semiconductor memory element 64): M11
(5) Threshold voltage (V _T ) Value is not shifted in the positive direction: F00
(6) Threshold voltage (V _T ) Is shifted in the positive direction by a predetermined amount: F01
(7) Threshold voltage (V _T ) Is shifted in the positive direction by a predetermined amount larger than in the case of (6): F01
(8) Threshold voltage (V _T ) Is shifted in the positive direction by a predetermined amount larger than in the case of (7): F11
Are four forms.
[0073]
Here, M00 indicates a case where the data as the mask ROM of the memory cell is “00”, M01 indicates a case where the data as the mask ROM of the memory cell is “01”, and M10 indicates that the data of the memory cell is When the data as the mask ROM is “10”, M11 represents the case where the data as the mask ROM of the memory cell is “11”. F00 indicates that the data as the flash memory is “00”, F01 indicates that the data as the flash memory is “01”, and F10 indicates that the data as the flash memory is “10”. In some cases, F11 represents a case where the data as the flash memory is “11”. Of these memory cell configurations, “M00, M01, M10, or M1” and “F00, F01, F10, or F11” can be combined with each other, and 16 storage configurations are provided as shown in FIG. Is realized.
[0074]
In FIG. 7, the semiconductor memory element 61 (= M00) in a state where charges are not injected into the floating gate 13 (= F00) shows data “0000”, and a state where charges are not injected into the floating gate 13 (= F00). ) Of the semiconductor memory element 62 (= M01) in the state () and the semiconductor memory element 63 (= M10) in the state (= F00) in which no charge is injected into the floating gate 13 in the data "0010". The semiconductor memory element 64 (= M11) in a state (= F00) in which no charge is injected into 13 indicates data “0011”.
[0075]
In addition, the semiconductor memory element 61 (= M00) in a state where charges are injected into the floating gate 13 at low density (= F01) indicates data “0100”, and charges are injected into the floating gate 13 at low density. The semiconductor memory element 62 (= M01) in the state (= F01) has data “0101”, and the semiconductor memory element 63 (= M10) in the state (= F01) in which charges are injected into the floating gate 13 at low density. “0110” indicates that the semiconductor memory element 64 (= M11) in the state where charges are injected into the floating gate 13 at a low density (= F01) indicates data “0111”.
[0076]
Further, the semiconductor memory element 61 (= M00) in a state where charges are injected into the floating gate 13 at a higher density than the state of F01 (= F10) shows data “1000”, and the charge in the floating gate 13 is F01. The semiconductor memory element 62 (= M01) in a state of being injected at a higher density than the state (= F10) stores data “1001”, and the charge is injected into the floating gate 13 at a higher density than in the state of F01. The semiconductor storage element 63 (= F10) in the state (= F10) in the state (= F10) in which the semiconductor storage element 63 (= M10) in (= F10) has the data “1010” and the charge is injected at a higher density than the state in F01. M11) indicates data “1011”.
[0077]
In addition, the semiconductor memory element 61 (= M00) in a state where charges are injected into the floating gate 13 at a higher density than the state of F10 (= F11) shows data “1100”, and the charge in the floating gate 13 is F10. The semiconductor memory element 62 (= M01) in a state of being injected at a higher density than the state (= F11) stores data “1101”, and the charge is injected into the floating gate 13 at a higher density than in the state of F10. The semiconductor memory element 63 (= F11) in (= F11) stores data “1110”, and the semiconductor memory element 64 (= F11) in the state where charges are injected into the floating gate 13 at a higher density than in the state of F10. M11) indicates data “1111”.
[0078]
That is, this semiconductor memory device uses each memory cell to make “0000”, “0001”, “0010”, “0011”, “0100”, “0101”, “0110”, “0111”, “1000”. , “1001”, “1010”, “1011”, “1100”, “1101”, “1110”, “1111” 4 bits (16 values) can be stored.
[0079]
Hereinafter, a method for writing data to the semiconductor memory device will be described.
[0080]
First, when data “1100” is written, the bit line 4 of the semiconductor memory element 61 (= M00) is grounded, the source line 3 is opened, and approximately 10V to 15V is applied to the control gate. At this time, electrons (hot electrons) thermally excited in the vicinity of the drain 17 are injected into the floating gate 13 through the tunnel oxide film 12 according to the potential difference between the floating gate 13 and the drain 17 (= F11). Value voltage (V _T ) Rises to about 7V. This storage state is assumed to be “1100”.
[0081]
Next, when data “1000” is written, about 1 V is applied to the bit line 4 of the semiconductor memory element 61 (= M00), and other conditions are the same as those described above. At this time, the threshold voltage (V _T ) Is about 5 V, and this storage state is set to “1000”.
[0082]
Next, when data “0100” is written, about 2 V is applied to the bit line 4 of the semiconductor memory element 61 (= M00), and other conditions are the same as those described above. At this time, the threshold voltage (V _T ) Is about 3 V, and this storage state is set to “0100”.
[0083]
Next, when data “0000” is written, about 3 V is applied to the bit line 4 of the semiconductor memory element 61 (= M00), and other conditions are the same as those described above. At this time, the threshold voltage (V _T ) Is about 1 V, which is almost unchanged from the initial threshold voltage (erase level). This storage state is set to “0000”.
[0084]
When data “1101”, “1001”, “0101”, and “0001” are written, the above-described operations may be performed using the semiconductor memory element 62 (= M01). When writing “1010”, “0110”, and “0010”, the semiconductor memory device 63 (= M10) is used to perform the above-described operations and data “1111”, “1011”, “0111”, and “0011”. In the case of writing, each operation described above may be appropriately performed using the semiconductor memory element 64 (= M11).
[0085]
Hereinafter, a method of reading data in the semiconductor memory device will be described.
[0086]
Here, in the semiconductor memory device of the second embodiment, as shown in FIG. _T ) Shows a distribution with 16 peaks (16 values). In FIG. 8, the threshold voltage V falls within the range indicated as “M00”. _T Is detected, the memory state as the mask ROM is “00”, and the threshold voltage V is within the range where “M01” is displayed. _T Is detected, the threshold voltage V falls within the range where the storage state as the mask ROM is displayed as “01” and “M10”. _T Is detected, the threshold voltage V falls within the range where the storage state as the mask ROM is displayed as “10”, M11 ”. _T Is detected, the storage state as the mask ROM is “11”.
[0087]
In addition, the threshold voltage V is within the range indicated as “F00”. _T Is detected, the storage state of the flash memory is “00”, and the threshold voltage V is in the range where “F01” is displayed. _T Is detected, the threshold voltage V falls within the range where the storage state of the flash memory is displayed as “01” and “F10”. _T Is detected, the threshold voltage V falls within the range where the storage state of the flash memory is displayed as “10” and “F11”. _T Is detected, the storage state of the flash memory is “11”.
[0088]
Therefore, first, it is determined whether the state of the flash memory is “F00” or “F01” and “F10” or “F11”. That is, the median voltage V8 is applied to the control gate 15, the drain current is detected by a predetermined sense amplifier, and the threshold voltage V _T And the magnitude relationship between the voltage V8. At this time, the threshold voltage V _T Is greater than the voltage V8, it is determined to be “F10” or “F11”, and the threshold voltage V _T Is smaller than the voltage V2, it is determined to be “F00” or “F01”.
[0089]
Subsequently, the threshold voltage V _T Is larger than the voltage V8, the same read operation is performed at the voltage V12, and the threshold voltage V _T Is greater than the voltage V12, it is determined to be "F11", and if it is less than the voltage V12, it is determined to be "F10".
[0090]
Where threshold voltage V _T Is greater than the voltage V12, the same read operation is performed at the voltage V14, and the threshold voltage V _T Is larger than the voltage V14, the state as the mask ROM is “M11” or “M10”, and when it is smaller than the voltage V14, it is determined to be “M01” or “M00”.
[0091]
Subsequently, the threshold voltage V _T Is larger than the voltage V14, the same read operation is performed at the voltage V15, and the threshold voltage V _T Is greater than voltage V15, the mask ROM state is “M11” and the data is determined to be “1111”, and when it is less than voltage V15, the data is determined to be “M10” and the data is determined to be “1110” The
[0092]
On the other hand, threshold voltage V _T Is smaller than the voltage V14, the same read operation is performed at the voltage V13, and the threshold voltage V _T Is higher than voltage V13, the mask ROM state is “M01” and the data is determined to be “1101”, and when it is lower than voltage V13, the data is determined to be “M00” and the data is determined to be “1100”. The
[0093]
Also, the threshold voltage V _T Is smaller than the voltage V12, the same read operation is performed at the voltage V10, and the threshold voltage V _T Is larger than the voltage V10, the state as the mask ROM is “M11” or “M10”, and when it is smaller than the voltage V10, it is determined to be “M01” or “M00”.
[0094]
Subsequently, the threshold voltage V _T Is larger than the voltage V10, the same read operation is performed at the voltage V11, and the threshold voltage V _T Is greater than the voltage V11, the mask ROM state is “M11” and the data is determined as “1011”. When the voltage is lower than the voltage V11, the data is determined as “M10” and the data is determined as “1010”. The
[0095]
On the other hand, threshold voltage V _T Is smaller than the voltage V10, the same read operation is performed at the voltage V9, and the threshold voltage V _T Is greater than voltage V9, the mask ROM state is “M01” and the data is determined to be “1001”, and if it is less than voltage V9, it is “M00” and the data is determined to be “1000”. The
[0096]
Also, the threshold voltage V _T Is smaller than the voltage V8, the same read operation is performed at the voltage V4, and the threshold voltage V _T Is larger than the voltage V4, it is determined that the state of the flash memory is “F01”, and when it is smaller than the voltage V4, it is determined as “F00”.
[0097]
Subsequently, the threshold voltage V _T Is larger than the voltage V4, a similar read operation is performed at the voltage V6, and the threshold voltage V _T Is larger than the voltage V6, it is determined that the state as the mask ROM is “M11” or “M10”, and when it is smaller than the voltage V6, it is determined as “M01” or “M00”.
[0098]
Where threshold voltage V _T Is larger than the voltage V6, a similar read operation is performed at the voltage V7, and the threshold voltage V _T Is greater than voltage V7, the mask ROM state is "M11" and the data is determined to be "0111". If the voltage is less than voltage V7, the data is determined to be "M10" and the data is determined to be "0110". Is done.
[0099]
On the other hand, threshold voltage V _T Is smaller than the voltage V6, a similar read operation is performed at the voltage V5, and the threshold voltage V _T Is greater than the voltage V5, the mask ROM state is “M01” and the data is determined to be “0101”. If the voltage is less than the voltage V5, the data is determined as “M00” and the data is determined to be “0100”. Is done.
[0100]
Also, the threshold voltage V _T Is smaller than the voltage V4, the same read operation is performed at the voltage V2, and the threshold voltage V _T Is greater than the voltage V2, the mask ROM state is determined to be “M11” or “M10”, and if it is less than the voltage V2, it is determined to be “M01” or “M00”.
[0101]
Where threshold voltage V _T Is larger than the voltage V2, the same read operation is performed at the voltage V3, and the threshold voltage V _T Is greater than voltage V3, the mask ROM state is "M11" and the data is determined to be "0011". If the voltage is less than voltage V3, the data is determined to be "M10" and the data is determined to be "0010". Is done.
[0102]
On the other hand, threshold voltage V _T Is smaller than the voltage V2, the same read operation is performed at the voltage V1, and the threshold voltage V _T Is greater than the voltage V1, the mask ROM state is "M01" and the data is determined to be "0001". If the voltage is less than the voltage V1, the data is determined to be "M00" and the data is "0000". Is done.
[0103]
A method for manufacturing the semiconductor memory device according to the second embodiment will be described below. Here, a case where four types of semiconductor memory elements 61 to 64, which are constituent elements of the semiconductor memory device, are formed simultaneously is illustrated.
[0104]
First, as shown in FIG. 9A, a p-type silicon semiconductor substrate 11 is prepared, and an element isolation structure (not shown) such as a field oxide film is formed on the silicon semiconductor substrate 11 to form element formation regions 91 to 94. Is defined.
[0105]
Next, a photoresist 81 is applied to the entire surface of the silicon semiconductor substrate 11, and the photoresist 81 is patterned into a shape that exposes only the element formation region 92 by photolithography.
[0106]
Subsequently, using the photoresist 81 as a mask, only the surface region of the element formation region 92 is doped with a p-type impurity, here boron (B), with an acceleration energy of 10 (keV) to 30 (keV) and a dose of 7 × 10. ¹¹ (1 / cm ² ) Ion implantation under conditions of about.
[0107]
Next, as shown in FIG. 9B, after the photoresist 81 is removed by ashing or the like, a photoresist 82 is applied to the entire surface of the silicon semiconductor substrate 11, and this photoresist 82 is formed into an element by photolithography. Patterning is performed so that only the region 93 is exposed.
[0108]
Subsequently, using the photoresist 82 as a mask, only the surface region of the element formation region 93 is doped with a p-type impurity, here boron (B), with an acceleration energy of 10 (keV) to 30 (keV) and a dose of 1 × 10. ¹² (1 / cm ² ) Ion implantation under conditions of about.
[0109]
Next, as shown in FIG. 9C, after the photoresist 82 is removed by ashing or the like, a photoresist 83 is applied to the entire surface of the silicon semiconductor substrate 11, and this photoresist 83 is formed into an element by photolithography. Patterning is performed so that only the region 94 is exposed.
[0110]
Subsequently, with the photoresist 83 as a mask, only a surface region of the element formation region 94 is a p-type impurity, here boron (B), acceleration energy of 10 (keV) to 30 (keV), and a dose amount of 1.3 ×. 10 ¹² (1 / cm ² ) Ion implantation under conditions of about.
[0111]
As in the case of the first embodiment, as shown in FIG. 10, the tunnel oxide film 12, the floating gate 13, the dielectric film 14, the control gate 15, and the cap insulating film 19 are formed in the element formation regions 91 to 94. The side wall 20 is formed. Thereafter, an n-type impurity such as phosphorus (P) or arsenic (As) is added to the surface region of the silicon semiconductor substrate 11 on both sides of the control gate 15 by 1 × 10. ¹⁴ (1 / cm ² ) By ion-implanting with a dose amount of about and annealing the silicon semiconductor substrate 11, the source 16 and the drain 17, which are a pair of impurity diffusion layers, are simultaneously formed in the element formation regions 91 to 94, respectively. The region 92 has an impurity concentration of 5 × 10 ¹⁵ ~ 5x10 ¹⁷ (1 / cm ^Three The impurity concentration in the element formation region 93 is 1 × 10 5. ¹⁶ ~ 1x10 ¹⁸ (1 / cm ^Three ), The impurity concentration in the element formation region 94 is 2 × 10 6. ¹⁶ ~ 2x10 ¹⁸ (1 / cm ^Three ) Diffusion layers 73 having the same degree are simultaneously formed.
[0112]
Thereafter, the semiconductor memory device of the second embodiment is completed through various wiring forming processes, interlayer insulating film forming processes, and the like.
[0113]
In the second embodiment as well, as in the modification of the first embodiment, a semiconductor memory device is configured to include a MNOS transistor instead of a flash memory and to serve as both the MNOS transistor and the mask ROM. Also good.
[0114]
In the semiconductor memory device of the second embodiment, the semiconductor memory element 61 in which no impurity is introduced into the channel region (or the semiconductor memory element 61 having an impurity concentration difference of one digit or less as compared with the semiconductor memory element 2). And four types of semiconductor memory elements including semiconductor memory elements 62 to 64 in which impurities are sequentially introduced into the channel region at a high concentration. Here, the semiconductor memory elements 61 to 64 have a threshold voltage defined corresponding to the amount of charge accumulated in the floating gate 13 and can be in four memory states. At the same time, since the semiconductor memory elements 61 to 64 have different impurity concentrations in their channel regions, different threshold voltages are defined accordingly.
[0115]
That is, in this semiconductor memory device, each of the semiconductor memory elements 61 to 64 has two memory states corresponding to the charge accumulation state, and each of the semiconductor memory elements 61 to 64 corresponds to different impurity concentrations in the channel region. Has one memory state. Therefore, in this semiconductor memory device, (4 × 4) in total, that is, “0000”, “0001”, “0010”, “0011”, “0100”, “0101”, “0110”, “0111” ",""1000","1001","1010","1011","1101","1110","1111" are stored in 16 different storage states, making it extremely useful for small-sized chips. A semiconductor memory device having a high degree of integration is realized.
[0116]
As described above, according to the semiconductor memory device of the second embodiment, it is possible to simultaneously store the data as the flash memory and the data as the mask ROM in the same memory cell, and the chip size is reduced. Further high integration is realized.
[0117]
Note that the present invention is not limited to the first and second embodiments described above. For example, not only flash memories, but instead of these, all semiconductor memory elements having a non-volatile memory function such as EEPROM, ultraviolet erasable EPROM, FRAM, and DRAM having a volatile memory function are also applicable. Can do.
[0118]
In the first and second embodiments described above, the quaternary and 16-valued multilevel semiconductor memory devices have been illustrated. However, the present invention is not limited to these, and in principle, n Is a natural number and can be applied to a (2n × 2n) -valued multi-value type semiconductor memory device.
[0119]
【The invention's effect】
According to the present invention, it is possible to simultaneously store data as a nonvolatile semiconductor memory and data as a mask ROM in the same memory cell, and the chip size can be reduced to achieve higher integration. .
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view showing a semiconductor memory device according to a first embodiment of the present invention.
FIG. 2 is a schematic diagram showing a storage state in the semiconductor memory device according to the first embodiment of the present invention.
FIG. 3 is a characteristic diagram showing a state of a threshold voltage of the semiconductor memory device according to the first embodiment of the present invention.
FIG. 4 is a schematic cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention in the order of steps.
FIG. 5 is a schematic cross-sectional view showing a modification of the semiconductor memory device according to the first embodiment of the present invention.
FIG. 6 is a schematic cross-sectional view showing a semiconductor memory device according to a second embodiment of the present invention.
FIG. 7 is a schematic diagram showing a storage state in a semiconductor memory device according to a second embodiment of the present invention.
FIG. 8 is a characteristic diagram showing a threshold voltage state of the semiconductor memory device according to the second embodiment of the present invention.
FIG. 9 is a schematic cross-sectional view showing the method of manufacturing the semiconductor memory device according to the second embodiment of the present invention in the order of steps.
FIG. 10 is a schematic cross-sectional view subsequent to FIG. 9 showing the method of manufacturing the semiconductor memory device according to the second embodiment of the present invention in the order of steps.
[Explanation of symbols]
1, 2, 41, 42, 61-64 Semiconductor memory element
11 Silicon semiconductor substrate
12 Tunnel oxide film
13 Floating gate
14 Dielectric film
15 Control gate
16 source
17 Drain
18,71-73 Diffusion layer
21, 22, 51, 52, 91-94 Element formation region

Claims

In a multi-value type semiconductor memory device including a semiconductor memory element having a gate, a source, and a drain, a channel region is formed between the source and the drain, and a charge storage layer.
n is a natural number, 2n types of the semiconductor memory elements, each having a different concentration in the channel region, and impurities are sequentially introduced into a higher concentration,
Each semiconductor memory element is set with a different threshold voltage corresponding to the amount of charge stored in the charge storage layer, and is distinguished by each threshold voltage in the entire semiconductor memory element. A semiconductor memory device comprising (2n × 2n) different memory states.

The charge storage layer is an island-like floating gate, the floating gate is opposed to the channel region via a tunnel insulating film and is opposed to the gate via a gate insulating film, and the gate is the floating gate 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device functions as a control gate for adjusting an amount of electric charge accumulated in the memory.

The charge storage layer is a nitride film, the nitride film is opposed to the channel region via an insulating film, and charges are stored at an interface between the nitride film and the insulating film. Item 2. The semiconductor memory device according to Item 1.

A channel region is formed between the source and the drain having a gate, a source, and a drain, a charge storage layer is provided, and n is a natural number. A writing method for a multi-value type semiconductor memory device comprising 2n types of semiconductor memory elements in which impurities are introduced into the semiconductor memory device,
For each of the semiconductor memory elements, a predetermined voltage is applied to the gate, source line, and bit line, and different 2n threshold voltages corresponding to the predetermined voltage are set. A writing method of a semiconductor memory device, wherein (2n × 2n) different storage states are configured by setting threshold voltage of 2n steps.

The charge storage layer is an island-like floating gate, the floating gate is opposed to the channel region via a tunnel insulating film and is opposed to the gate via a gate insulating film, and the gate is the floating gate 5. The method of writing into a semiconductor memory device according to claim 4, wherein the semiconductor memory device functions as a control gate for adjusting the amount of charge accumulated in the semiconductor memory device.

The charge storage layer is a nitride film, the nitride film is opposed to the channel region via an insulating film, and charges are stored at an interface between the nitride film and the insulating film. Item 5. A method for writing into a semiconductor memory device according to Item 4.