JP3641253B2 - 垂直同期信号発生装置及び映像信号処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、映像信号を扱う機器の信号処理に関し、特に映像信号の垂直同期信号の分離を安定して行う技術に関する。
【０００２】
【従来の技術】
テレビやＶＴＲ（videotape recorder）などの映像信号の表示や記録再生を行う機器は、映像信号の帰線期間に重畳されている同期信号を基準にして信号処理を行っている。したがって、表示や記録再生を安定して行うためには、入力される映像信号の質に依存せず、常に安定した同期信号分離を行うことが必要である。例えば、特開平０１−７１２８０号公報には、分離された水平同期信号の安定化のために、分離された水平同期信号そのものを使わずに、自動周波数制御回路（ＡＦＣ回路）で生成した同期過多又は同期欠落のない水平同期信号を使用すると、安定性が向上することが開示されている。
【０００３】
また、垂直同期信号の安定化に関しても、同様にＡＦＣを用いる例が特開平４−１８８９６０号公報に開示されている。図２３は、このような従来の垂直同期信号発生装置の構成を示すブロック図である。
【０００４】
図２３を参照して説明する。同期信号分離回路９１は、輝度信号を含む映像信号を入力とし、この映像信号から垂直同期信号を分離して、ＡＦＣ回路９２及び垂直同期信号検出回路９３に出力する。ＡＦＣ回路９２とＦｖＶＣＯ回路９４とは、フィードバックループを有するＰＬＬ（phase locked loop）を構成している。ＡＦＣ回路９２は、同期信号分離回路９１で分離された垂直同期信号とＦｖＶＣＯ回路９４の出力信号とを位相比較し、その結果得られた位相誤差をＦｖＶＣＯ回路９４に出力する。ＦｖＶＣＯ回路９４は位相誤差に応じて発振周波数を変化させ、周波数が垂直周波数に等しい信号をセレクタ９６に出力する。したがって、ＦｖＶＣＯ回路９４は、同期信号分離回路９１で分離された垂直同期信号に同期過多又は同期欠落が存在していても、周波数が安定した信号を出力することができる。
【０００５】
垂直同期信号検出回路９３は、垂直同期信号の有無を検出し、その結果をセレクタ９６に選択のための信号として出力する。ＦｖＯＳＣ回路９５は、フリーランで発振しており、その出力の周波数は垂直周波数で安定している。ＦｖＯＳＣ回路９５は、生成した信号をセレクタ９６に出力している。セレクタ９６は、垂直同期信号検出回路９３の出力に基づき、ＦｖＶＣＯ回路９４及びＦｖＯＳＣ回路９５の出力のうちの一方を選択し、垂直同期信号として出力する。
【０００６】
すなわち、セレクタ９６は、映像信号に垂直同期信号が存在することが垂直同期信号検出回路９３によって検出された場合は、ＰＬＬで安定化したＦｖＶＣＯ回路９４の出力を選択して出力し、垂直同期信号が検出されない場合は、フリーランで安定して発振するＦｖＯＳＣ回路９５の出力を選択して出力する。
【０００７】
【発明が解決しようとする課題】
しかし、このような構成では、入力映像信号の垂直同期信号の有無に応じて、入力映像信号の垂直同期信号に同期した信号と、フリーランで発振する回路の信号とを切り換えるので、切り換え直後には垂直同期信号の間隔が不連続になり、同期乱れが発生する。
【０００８】
またＶＴＲのスチル再生のように、垂直同期信号は存在するが、その周期がフィールド毎に交互に変化するような映像信号が入力された場合には、セレクタ９６はＦｖＶＣＯ回路９４の出力を選択して出力する。この場合、ＰＬＬでは入力された映像信号の垂直同期信号の周波数が平均化されるので、ＦｖＶＣＯ回路９４の出力は、入力された映像信号の垂直同期信号とは同期がずれてしまう。
【０００９】
本発明は、周期が安定した垂直同期信号を得ることができ、かつ、入力信号に含まれる垂直同期信号が２つの周期を交互に繰り返すものである場合においても、この入力信号に含まれる垂直同期信号に同期した垂直同期信号を得ることができる垂直同期信号発生装置を提供することを目的する。
【００１０】
また、本発明は、入力信号に含まれる垂直同期信号が２つの周期を交互に繰り返すものである場合においても、映像信号のフレーム同期を常に安定してとることができる映像信号処理装置を提供することを目的とする。
【００１１】
また、本発明は、入力信号に含まれる垂直同期信号が２つの周期を交互に繰り返すものである場合においても、完全に規格に準拠した標準映像データを得ることができる映像信号処理装置を提供することを目的とする。
【００１２】
また、本発明は、入力信号の位相がずれた場合においても、入力信号に含まれる垂直同期信号への同期引き込みを素早く行って、周期が安定した垂直同期信号を得ることができる垂直同期信号発生装置を提供することを目的する。
【００１３】
【課題を解決するための手段】
前記課題を解決するため、請求項１の発明が講じた手段は、垂直同期信号発生装置として、入力された輝度信号の垂直同期信号を分離し、第１の垂直同期信号として出力する垂直同期信号分離回路と、前記第１の垂直同期信号を入力とし、前記第１の垂直同期信号の平均繰り返し周波数に相当する繰り返し周波数を有する第２の垂直同期信号を生成して出力する自動周波数制御回路と、前記第１の垂直同期信号が２つの周期を交互に繰り返すものであるか否かを検出し、その検出結果を判別信号として出力する垂直同期信号位相検出回路と、前記第１及び第２の垂直同期信号を入力とし、前記判別信号が、前記第１の垂直同期信号が２つの周期を交互に繰り返すものであることを示す場合には前記第１の垂直同期信号を選択し、その他の場合には前記第２の垂直同期信号を選択し、出力するセレクタとを備えたものである。
【００１４】
請求項１の発明によると、周波数が安定し、パルスの欠落がない垂直同期信号を得ることができる。入力信号に含まれる第１の垂直同期信号が２つの周期を交互に繰り返すものである場合においては、第２の垂直同期信号ではなく、第１の垂直同期信号を選択するので、常に入力された輝度信号に同期した垂直同期信号を得ることができる。また、第１及び第２の垂直同期信号は同期しているので、選択する垂直同期信号を切り換える際にも同期が乱れない。
【００１５】
また、請求項２の発明では、請求項１に記載の垂直同期信号発生装置において、前記自動周波数制御回路は、入力された値を累積加算するｍビット（ｍは自然数）の積分回路と、前記積分回路の出力を前記第１の垂直同期信号のタイミングでサンプリングし、サンプル値と所定値との差分を出力する位相比較回路と、前記位相比較回路の出力のうち、低周波成分を通過させるローパスフィルタと、前記ローパスフィルタの出力と定数とを加算して前記積分回路に出力する加算回路と、前記積分回路の最上位ビットを微分し、得られたエッジのタイミングで前記第２の垂直同期信号を出力する微分回路とを備えたものである。
【００１６】
また、請求項３の発明では、請求項１に記載の垂直同期信号発生装置において、前記垂直同期信号位相検出回路は、前記第１の垂直同期信号のタイミングでリセットされ、クロックのパルス数をカウントして得たカウント値を出力するＶ周期カウンタと、前記Ｖ周期カウンタの出力を前記第１の垂直同期信号のタイミングに応じてラッチして出力し、次にラッチを行うまで出力を保持する第１のホールド回路と、前記Ｖ周期カウンタの出力と前記第１のホールド回路の出力との差分を求めて出力する第１の減算回路と、前記第１の減算回路の出力の絶対値を求めて出力する第１の絶対値回路と、前記第１の絶対値回路の出力を前記第１の垂直同期信号のタイミングに応じてラッチして出力し、次にラッチを行うまで出力を保持する第２のホールド回路と、前記第１の絶対値回路の出力と前記第２のホールド回路の出力との差分を求めて出力する第２の減算回路と、前記第２の減算回路の出力の絶対値を求めて出力する第２の絶対値回路と、前記第１の絶対値回路の出力と第１の定数との比較を行い、その結果を出力する第１の比較回路と、前記第２の絶対値回路の出力と第２の定数との比較を行い、その結果を出力する第２の比較回路と、前記第１の比較回路の出力と前記第２の比較回路の出力との間で論理演算を行い、その結果を前記判別信号として出力する論理回路とを備えたものである。
【００１７】
また、請求項４の発明は、映像信号処理装置として、請求項１に記載の垂直同期信号発生装置と、入力された輝度信号の水平同期信号を分離して出力する水平同期信号分離回路と、フレームメモリを有し、前記垂直同期信号発生装置の出力と、前記水平同期信号と、書き込みクロックとに基づいて、所定順の書き込みアドレスを生成し、入力された映像信号を前記書き込みアドレスに従って前記フレームメモリに書き込むとともに、読み出しクロックに基づいて、前記書き込みアドレスと同一順の読み出しアドレスを生成し、前記読み出しアドレスに従って前記フレームメモリから読み出しを行い、標準映像信号として出力するフレーム同期回路とを備え、前記フレーム同期回路は、前記書き込みアドレスが変化する速度と前記読み出しアドレスが変化する速度とが異なる場合において、前記フレームメモリから一のフレームの信号を読み出す際に、アドレスの追い越しに起因した、前記一のフレーム以外のフレームの信号の読み出しを行わないように、前記フレームメモリへの書き込み又は前記フレームメモリからの読み出しの制御を行うものである。
【００１８】
請求項４の発明によると、請求項１に記載の垂直同期信号発生装置を用いるので、入力信号に含まれる垂直同期信号が２つの周期を交互に繰り返すものである場合においても、表示される映像信号がフィールド間でずれを生じず、常にフレーム同期の取れた映像信号を得ることができる。また、フレームメモリから一のフレームの信号を読み出す際に、アドレスの追い越しに起因した、前記一のフレーム以外のフレームの信号の読み出しを行わないようにするので、読み出されたフレームの中で画像が不連続になってしまうことを避けることができる。
【００１９】
また、請求項５の発明では、請求項４に記載の映像信号処理装置において、前記フレーム同期回路は、前記フレームメモリを少なくとも２つ備え、かつ、前記垂直同期信号発生装置の出力と、前記水平同期信号と、書き込みクロックとに基づいて、前記２つのフレームメモリのうちから書き込みを行うフレームメモリを選択する書き込み選択信号と、選択したフレームメモリへの書き込みアドレスとを生成して出力する書き込み制御回路と、読み出しクロックをカウントし、得られたカウント値に従って前記２つのフレームメモリの読み出しアドレスを生成して出力する読み出し制御回路と、前記書き込みアドレス及び前記読み出しアドレスの変化の傾向に基づき、読み出しを行うフレームメモリを選択するＳｋｉｐ／Ｈｏｌｄ制御信号を生成して出力するＳｋｉｐ／Ｈｏｌｄ制御回路とを備え、前記書き込みアドレスに従って、入力された映像信号を前記書き込み選択信号によって選択されたフレームメモリに書き込むとともに、前記読み出しアドレスに従って、前記Ｓｋｉｐ／Ｈｏｌｄ制御信号に応じて選択されたフレームメモリから読み出しを行い、前記標準映像信号として出力するものである。
【００２０】
また、請求項６の発明では、請求項４に記載の映像信号処理装置において、前記フレーム同期回路は、入力された映像信号を所定のライン数に相当する時間だけ遅延させて出力するラインメモリと、前記垂直同期信号発生装置の出力と、前記水平同期信号と、書き込みクロックとに基づいて、前記フレームメモリへの書き込みアドレスを生成して出力する書き込み制御回路と、読み出しクロックをカウントし、得られたカウント値に従って前記フレームメモリの読み出しアドレスを生成して出力する読み出し制御回路と、前記書き込みアドレスと前記読み出しアドレスとの差に基づき、前記入力された映像信号及び前記ラインメモリ出力のうちのいずれかを選択して前記フレームメモリに書き込むように制御するＳｋｉｐ／Ｈｏｌｄ制御信号を生成して出力するＳｋｉｐ／Ｈｏｌｄ制御回路とを備え、前記入力された映像信号及び前記ラインメモリの出力のうち、前記Ｓｋｉｐ／Ｈｏｌｄ制御信号に応じて選択されたものを前記書き込みアドレスに従って前記フレームメモリに書き込むとともに、前記読み出しアドレスに従って前記フレームメモリから読み出しを行い、前記標準映像信号として出力するものである。
【００２１】
また、請求項７の発明は、請求項４に記載の映像信号処理装置において、前記フレーム同期回路が出力する前記標準映像信号の各ラインのデータに、スタートマーク、エンドマーク及びブランキング期間を表すデータ群を付加して出力するデータ多重回路を更に備えたものである。
【００２２】
請求項７の発明によると、入力信号に含まれる垂直同期信号が２つの周期を交互に繰り返すものである場合においても、デジタル信号規格に完全に準拠した標準映像データを得ることができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る垂直同期信号発生装置の構成を示すブロック図である。図１の垂直同期信号発生装置１０は、垂直同期信号分離回路１１と、自動周波数制御回路（以下では、ＡＦＣ回路と称する）２０と、垂直同期信号位相検出回路３０と、セレクタ１２とを備えている。
【００３１】
図１の垂直同期信号発生装置１０に入力される輝度信号は、ＮＴＳＣ（national television system committee）方式の映像信号から分離されたものであるとし、垂直同期信号分離回路１１、ＡＦＣ回路２０、垂直同期信号位相検出回路３０、及びセレクタ１２には、周波数ｆｓのクロックが入力されているものとする。
【００３２】
垂直同期信号分離回路１１は、入力された輝度信号にその垂直帰線期間において重畳された第１の垂直同期信号ＶＳを分離し、ＡＦＣ回路２０、垂直同期信号位相検出回路３０及びセレクタ１２に出力する。ＡＦＣ回路２０は、ＰＬＬ（phase locked loop）回路を備え、垂直同期信号ＶＳにほぼ同期し、垂直同期信号ＶＳの平均繰り返し周波数に相当する繰り返し周波数を有する第２の垂直同期信号ＡＦＣＶＳを生成し、セレクタ１２に出力する。垂直同期信号位相検出回路３０は、垂直同期信号ＶＳの状態に応じた判別信号ＤＳをセレクタ１２に出力する。セレクタ１２は、この判別信号ＤＳに応じて、垂直同期信号ＶＳ及び垂直同期信号ＡＦＣＶＳのうちのいずれか１つを選択し、垂直同期信号ＧＶＳとして出力する。
【００３３】
以下、このように構成された本発明の第１の実施形態に係る垂直同期信号発生装置１０の動作について説明する。
【００３４】
図２（ａ）は、奇数フィールドの場合に、垂直帰線期間における輝度信号の波形及び分離された同期信号のタイミングを示すグラフである。図２（ｂ）は、偶数フィールドの場合に、垂直帰線期間における輝度信号の波形及び分離された同期信号のタイミングを示すグラフである。奇数フィールドでは第４ラインの始めから３ラインの期間、偶数フィールドでは第２６６ラインの中間から３ラインの期間は、垂直同期パルス期間である。垂直同期信号分離回路１１は、このような垂直同期パルス期間を検出し、その開始タイミングにおいて垂直同期信号ＶＳのパルスを出力する。
【００３５】
図３は、図１のＡＦＣ回路２０の構成の例を示すブロック図である。図３に示すように、ＡＦＣ回路２０は、位相比較回路２１と、ローパスフィルタ（以下では、ＬＰＦと称する）２２と、加算回路２３と、積分回路２４と、微分回路２５とを備えている。
【００３６】
ここで、Ｄ＝２m（ｍは自然数）とする。位相比較回路２１は、垂直同期信号ＶＳのパルスのタイミングで積分回路２４の出力Ｓをサンプリングし、例えばＤ／２からサンプル値を減じた結果をＬＰＦ２２に出力する。ＬＰＦ２２は、例えば完全積分型のＬＰＦであって、位相比較回路２１の出力のうち、一定の周波数以下の成分だけを通過させ、加算回路２３に出力する。
【００３７】
加算回路２３は、ＬＰＦ２２の出力と定数Ｘとを加算し、その結果を積分回路２４に出力する。積分回路２４は、ビット幅ｍビットの演算を行うことができるものであり、加算回路２３の出力を累積加算し、その結果Ｓを位相比較回路２１及び微分回路２５に出力する。
【００３８】
微分回路２５は、積分回路２４の出力ＳがＤ／２に達したときにパルスを垂直同期信号ＡＦＣＶＳとして出力する。微分回路２５は、例えば、積分回路２４の出力Ｓの最上位ビット（ＭＳＢ）が“Ｌ”から“Ｈ”（“Ｌ”及び“Ｈ”は、それぞれ論理的な低電位及び高電位を表す）に変化するタイミングを検出し、そのタイミングでパルスを出力する。
【００３９】
図４（ａ）は、垂直同期信号ＶＳの周期が一定の期間Ｔである場合の、図１のＡＦＣ回路２０の動作を示すタイミングチャートである。図４（ｂ）は、垂直同期信号ＶＳが２つの周期Ｔ，Ｔ’を交互に繰り返すものである場合の、図１のＡＦＣ回路２０の動作を示すタイミングチャートである。
【００４０】
図４（ａ）に示すように、垂直同期信号ＶＳの周期をＴとすると、積分回路２４がそのカウント値を０から増加させてＤ−１に達し、再び０に戻るまでの期間がＴとなるようにするためには、Ｘ＝Ｄ／（ｆｓ×Ｔ）とすればよい。
【００４１】
位相比較回路２１は、積分回路２４の出力Ｓを垂直同期信号ＶＳのタイミングでサンプリングする。位相比較回路２１は、サンプル値と値Ｄ／２との差分を誤差信号としてＬＰＦ２２に出力する。例えば、初期状態において、サンプル値が値Ｄ／２に達していなかったとすると、誤差信号は正の値となる。
【００４２】
ＬＰＦ２２は誤差信号を平滑化して加算回路２３に出力し、加算回路２３はＬＰＦ２２出力に定数Ｘを加算して積分回路２４に出力する。積分回路２４は、保持している積分値に加算回路２３の出力を加算して位相比較回路２１に再び出力する。例えば、誤差信号が正の値の場合は、積分回路２４の出力Ｓの増加が大きくなるので、出力ＳがＤ／２に達するタイミングが早まる。
【００４３】
このように、ＡＦＣ回路２０はフィードバックループを有し、ＰＬＬ回路として動作するので、積分回路２４の出力Ｓは過渡応答を繰り返し、最終的には図４（ａ）のように、垂直同期信号ＶＳと繰り返し周波数が一致し、かつ、位相が同期するようになる。
【００４４】
垂直同期信号ＶＳの周期が一定である場合は、垂直同期信号ＡＦＣＶＳは垂直同期信号ＶＳに同期する。突発的に垂直同期信号ＶＳのパルスが欠落した場合は、位相比較回路２１は積分回路２４の出力Ｓをサンプリングしないため、ＬＰＦ２２及び加算回路２３の出力は変化しない。したがって、このような場合、微分回路２５が出力する垂直同期信号ＡＦＣＶＳは、欠落した垂直同期信号ＶＳのパルスを補ったものとなる。
【００４５】
また、垂直同期信号ＶＳの周期はほぼ一定であるが、ノイズ等の影響で垂直同期信号ＶＳのタイミングが前後に変動を繰り返す場合は、その変動が数クロック分の小さいものであれば、位相比較回路２１が求めるサンプル値のＤ／２からの誤差は非常に小さい。この誤差は、ＬＰＦ２２を通過しないので、積分回路２４の入力には影響を与えない。したがって、垂直同期信号ＶＳのタイミングが細かく変動する場合でも、垂直同期信号ＡＦＣＶＳは常に安定である。
【００４６】
しかし、図４（ｂ）に示すように、垂直同期信号ＶＳが２つの周期Ｔ，Ｔ’を交互に繰り返すものである場合には（周期ＴとＴ’との差は走査線数ライン程度の期間に相当するものとする）、問題が生じる。すなわち、周期ＴとＴ’との差が、積分回路２４が出力Ｓを２α増加させる期間に相当するものとすると、定常状態において、位相比較回路２１のサンプル値はＤ／２＋αとＤ／２−αとを交互に繰り返す。このため、ＬＰＦ２２が出力する誤差信号は平均化されてゼロとなる。その結果、微分回路２５の出力である垂直同期信号ＡＦＣＶＳの平均繰り返し周波数は、垂直同期信号ＶＳに一致する一方、垂直同期信号ＡＦＣＶＳのパルスの位置は、フィールド毎に交互に垂直同期信号ＶＳのパルスの前後となることを繰り返す。
【００４７】
したがって、垂直同期信号ＶＳが２つの周期Ｔ，Ｔ’を交互に繰り返すものである場合には、ＡＦＣ回路２０の出力である垂直同期信号ＡＦＣＶＳを用いることはできないので、このような場合を検出する必要がある。
【００４８】
図５は、図１の垂直同期信号位相検出回路３０の構成の例を示すブロック図である。図５の垂直同期信号位相検出回路３０は、Ｖ周期カウンタ３１と、第１のホールド回路３２と、第１の減算回路３３と、第１の絶対値回路３４と、第２のホールド回路３５と、第２の減算回路３６と、第２の絶対値回路３７と、第１の比較回路４１と、第２の比較回路４２と、論理回路４３とを備えている。
【００４９】
Ｖ周期カウンタ３１には、垂直同期信号ＶＳと周波数ｆｓのクロックＣＬとが入力されている。Ｖ周期カウンタ３１は、クロックＣＬのパルスのカウントを行い続け、カウント値をホールド回路３２及び減算回路３３に出力する。また、Ｖ周期カウンタ３１は、垂直同期信号ＶＳのパルスが入力されると、カウント値を０にリセットし、カウント値がカウントすることができる最大の数に達したときは、カウントアップを停止する。ホールド回路３２は、垂直同期信号ＶＳのパルスが入力されると、クロックＣＬに同期してＶ周期カウンタ３１の出力Ｄ１をラッチし、次に垂直同期信号ＶＳのパルスが入力され、更にクロックＣＬのパルスが入力されるまでホールドする。ホールド回路３２は、ホールドしている値を減算回路３３に出力する。
【００５０】
減算回路３３は、Ｖ周期カウンタ３１の出力Ｄ１からホールド回路３２の出力Ｄ２を減算し、絶対値回路３４に出力する。絶対値回路３４は、減算回路３３の出力Ｄ３の絶対値を求め、ホールド回路３５、減算回路３６、及び比較回路４１に出力する。比較回路４１は、絶対値回路３４の出力Ｄ４と定数Ａとの大小比較を行い、その結果Ｐを論理回路４３に出力する。比較回路４１の出力Ｐは、例えば、Ｄ４＞Ａの場合は“１”、その他の場合は“０”である。ホールド回路３５は、垂直同期信号ＶＳのパルスが入力されると、クロックＣＬに同期して絶対値回路３４の出力Ｄ４をラッチし、次に垂直同期信号ＶＳのパルスが入力され、更にクロックＣＬのパルスが入力されるまでホールドする。ホールド回路３５は、ホールドしている値を減算回路３６に出力する。
【００５１】
減算回路３６は、絶対値回路３４の出力Ｄ４からホールド回路３５の出力Ｄ５を減算し、絶対値回路３７に出力する。絶対値回路３７は、減算回路３６の出力Ｄ６の絶対値を求め、比較回路４２に出力する。比較回路４２は、絶対値回路３７の出力Ｄ７と定数Ｂとの大小比較を行い、その結果Ｑを論理回路４３に出力する。比較回路４２の出力Ｑは、例えば、Ｄ７＞Ｂの場合は“１”、その他の場合は“０”である。論理回路４３は、比較回路４１の出力Ｐと比較回路４２の出力Ｑとの間で論理演算を行い、得られた結果を判別信号ＤＳとして出力する。
【００５２】
図６は、垂直同期信号位相検出回路３０の各構成要素が出力する値についての説明図である。図６を参照して、垂直同期信号位相検出回路３０の動作を説明する。ここでは、一例として、クロック周波数（サンプリング周波数）ｆｓ＝２７ＭＨｚとし、走査線１ライン分の期間、及び１フィールド分の期間においてＶ周期カウンタ３１が増加させるカウント値を、それぞれＨ＝１７１６、Ｖ＝４５０４５０とする。また、図４（ａ），（ｂ）の期間Ｔ及びＴ’においてＶ周期カウンタ３１が増加させるカウント値を、それぞれＶ、Ｖ＋Ｈとし、Ｖ周期カウンタ３１のビット数を１９ビットとする。
【００５３】
垂直同期信号ＶＳが取りうる周期には、次のような４つの場合がある。ここで、比較回路４１に入力される定数Ａは０＜Ａ＜Ｈを満たし、比較回路４２に入力される定数Ｂは、０＜Ｂ＜２19−Ｖ−１を満たすものとする。
【００５４】
（１）垂直同期信号ＶＳの周期が一定である場合
Ｖ周期カウンタの出力Ｄ１は一定値Ｖであるので、ホールド回路３２の出力Ｄ２も一定値Ｖとなる。このため、減算回路３３の出力Ｄ３、絶対値回路３４の出力Ｄ４、ホールド回路３５の出力Ｄ５、減算回路３６の出力Ｄ６、及び絶対値回路３７の出力Ｄ７は、全て０となる。したがって、Ｐ＝Ｑ＝０となる。
【００５５】
（２）垂直同期信号ＶＳの周期はほぼ一定であるが、数クロックの揺れがある場合
Ｄ１は一定値Ｖから数クロック分の誤差α１を持ち、Ｄ２も同程度の誤差α２を持つ。Ｄ１とＤ２との差分である減算回路３３の出力Ｄ３は、一定値Ｖに比べると微少であるので、Ｄ３≒０と考えてよい。このため、Ｄ４＝Ｄ５＝Ｄ６＝Ｄ７≒０となる。したがって、Ｐ＝Ｑ＝０となる。
【００５６】
（３）垂直同期信号ＶＳのパルスが欠落した場合
Ｖ周期カウンタ３１にはリセットがかからないので、出力Ｄ１は２19−１で停止している。ホールド回路３２は１フィールド前の値を保持するので、Ｄ２＝Ｖである。このため、Ｄ３＝Ｄ４＝２19−Ｖ−１となる。一方、ホールド回路３５はパルス欠落前の状態を保持しているので、Ｄ５＝０となる。このため、Ｄ６＝Ｄ７＝２19−Ｖ−１となる。したがって、Ｐ＝Ｑ＝１となる。
【００５７】
（４）垂直同期信号ＶＳが２つの周期Ｔ，Ｔ’を交互に繰り返す場合
Ｄ１＝Ｖ＋Ｈ、Ｄ２＝Ｖのとき、Ｄ３＝Ｖとなり、Ｄ１＝Ｖ、Ｄ２＝Ｖ＋Ｈのとき、Ｄ３＝−Ｖとなるので、いずれのときもＤ４＝Ｈとなる。このため、Ｄ５＝Ｈとなり、Ｄ６＝Ｄ７＝０となる。したがって、Ｐ＝１、Ｑ＝０となる。
【００５８】
論理回路４３は、比較回路４１の出力Ｐと、比較回路４２の出力Ｑを反転した信号との論理積を求め、判別信号ＤＳとして出力する。すると、判別信号ＤＳが“１”のとき、（４）の場合であることを検出することができる。
【００５９】
セレクタ１２は、垂直同期信号位相検出回路３０が出力する判別信号ＤＳが“０”である場合は垂直同期信号ＡＦＣＶＳを選択し、判別信号ＤＳが“１”である場合、すなわち、垂直同期信号ＶＳが２つの周期を交互に繰り返すものである場合は、垂直同期信号ＶＳを選択し、垂直同期信号ＧＶＳとして出力する。
【００６０】
このように、本実施形態に係る垂直同期信号発生装置は、通常は垂直同期信号ＡＦＣＶＳを出力し、垂直同期信号ＶＳが２つの周期を交互に繰り返すことを検出すると、垂直同期信号ＡＦＣＶＳの代わりに垂直同期信号ＶＳを出力する。このため、欠落や乱れがなく、常に入力映像信号の輝度信号と同期した垂直同期信号を得ることができる。
【００６１】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る映像信号処理装置の構成を示すブロック図である。図７の映像信号処理装置は、図１を参照して説明した垂直同期信号発生装置１０と、水平同期信号分離回路１４と、フレーム同期回路５０とを備えている。フレーム同期回路５０は、書き込み制御回路５１と、読み出し制御回路５２と、Ｓｋｉｐ／Ｈｏｌｄ制御回路５３と、フレームメモリ５４，５５と、セレクタ５６とを備えている。
【００６２】
垂直同期信号発生装置１０及び水平同期信号分離回路１４には、輝度信号が入力されている。垂直同期信号発生装置１０は、第１の実施形態で説明したように、欠落や乱れがなく、常に入力映像信号の輝度信号と同期した垂直同期信号ＧＶＳを発生させて、書き込み制御回路５１に出力する。水平同期信号分離回路１４は、入力された輝度信号の水平帰線期間に重畳された水平同期信号ＨＳを分離し、書き込み制御回路５１に出力する。
【００６３】
書き込み制御回路５１は、垂直同期信号ＧＶＳ、水平同期信号ＨＳ、及び書き込みクロックＷＣＬに基づいて、フレームメモリ５４，５５への書き込みアドレスＷ＿ＡＤＤ、書き込み許可信号Ｗ＿ＥＮＡ、及び書き込み選択信号Ｗ＿ＳＥＬを生成する。書き込み制御回路５１は、書き込み許可信号Ｗ＿ＥＮＡが有効であるときに書き込みクロックＷＣＬをカウントし、例えば、得られたカウント値を書き込みアドレスＷ＿ＡＤＤとして用いる。書き込み制御回路５１は、書き込みアドレスＷ＿ＡＤＤ及び書き込み選択信号Ｗ＿ＳＥＬをＳｋｉｐ／Ｈｏｌｄ制御回路５３及びフレームメモリ５４，５５に出力し、書き込み許可信号Ｗ＿ＥＮＡをフレームメモリ５４，５５に出力する。
【００６４】
読み出し制御回路５２には、読み出しクロックＲＣＬが入力されている。読み出し制御回路５２は、１フレーム周期毎に、読み出しクロックＲＣＬのカウントを繰り返すフレームカウンタ（Ｆカウンタ、図示せず）と、１ライン周期毎に、読み出しクロックＲＣＬのカウントを繰り返すラインカウンタ（Ｈカウンタ、図示せず）とを有している。Ｆカウンタ及びＨカウンタは、それぞれのカウント値を出力している。
【００６５】
読み出し制御回路５２は、Ｈカウンタ出力が映像信号の有効期間に相当するときにのみ、読み出し許可信号Ｒ＿ＥＮＡを有効にする。Ｆカウンタは、読み出し許可信号Ｒ＿ＥＮＡが有効であるときにカウントを行う。読み出し制御回路５２は、Ｆカウンタの出力を読み出しアドレスＲ＿ＡＤＤとしてＳｋｉｐ／Ｈｏｌｄ制御回路５３及びフレームメモリ５４，５５に出力し、読み出し許可信号Ｒ＿ＥＮＡをフレームメモリ５４，５５に出力する。
【００６６】
Ｓｋｉｐ／Ｈｏｌｄ制御回路５３は、フレームメモリ５４，５５から１フレームの信号を読み出す際に、アドレスの追い越しに起因した、この１フレーム以外のフレームの信号の読み出しを行わないように、すなわち、読み出したフレームの中で画像が不連続にならないように、読み出しフレームを制御するＳｋｉｐ／Ｈｏｌｄ制御信号ＳＨを生成し、セレクタ５６に出力する。Ｓｋｉｐ／Ｈｏｌｄ制御回路５３は、通常はフレームを読み出す毎にＳｋｉｐ／Ｈｏｌｄ制御信号ＳＨのレベルを反転させる。
【００６７】
フレームメモリ５４，５５には、映像信号が入力されている。フレームメモリ５４，５５は、それぞれ映像信号１フレーム分のデータを格納することができる。書き込み制御回路５１は、フレームメモリ５４，５５に映像信号を１フレームずつ交互に書き込むように、書き込み選択信号Ｗ＿ＳＥＬを生成して出力する。書き込み許可信号Ｗ＿ＥＮＡが有効であるとき、フレームメモリ５４，５５のうち、書き込み選択信号Ｗ＿ＳＥＬで選択されたものには、書き込みアドレスＷ＿ＡＤＤに映像信号が書き込まれる。
【００６８】
また、読み出し許可信号Ｒ＿ＥＮＡが有効であるとき、フレームメモリ５４，５５は、読み出しアドレスＲ＿ＡＤＤのデータをセレクタ５６に出力する。セレクタ５６は、Ｓｋｉｐ／Ｈｏｌｄ制御信号ＳＨに従って、フレームメモリ５４，５５の出力のうち、いずれか一方を選択して、完全にフレーム同期が取れた標準映像信号として出力する。
【００６９】
このように構成された映像信号処理装置の動作について、以下に説明する。
【００７０】
図８（ａ）は、図７のフレーム同期回路５０に入力される映像信号、垂直同期信号ＧＶＳ、及び水平同期信号ＨＳのタイミングの例を示すグラフである。図８（ｂ）は、図７の書き込み制御回路５１が出力する信号の例を示すグラフである。図８（ｃ）は、図７の読み出し制御回路５２が出力する信号の例を示すグラフである。
【００７１】
図８（ｂ），（ｃ）において、書き込みアドレスＷ＿ＡＤＤ、読み出しアドレスＲ＿ＡＤＤ、Ｆカウンタ出力、及びＨカウンタ出力については、縦軸がそれぞれの値を示している。また、映像信号のハッチングの入った長方形で示される期間は、映像信号の有効期間を表す。
【００７２】
書き込み制御回路５１は、垂直同期信号ＧＶＳを基準として、各フィールドの映像信号のスタートラインを検出し、水平同期信号ＨＳに基づいて映像信号の有効期間を検出して、この有効期間のみフレームメモリへの書き込み許可信号Ｗ＿ＥＮＡを有効に（ここでは例えば“Ｈ”に）する。また、フレーム同期回路５０が２つのフレームメモリ５４，５５を備えているので、書き込み制御回路５１は、書き込み選択信号Ｗ＿ＳＥＬを生成し、いずれのフレームメモリに書き込みを行うべきかを選択する。
【００７３】
書き込み制御回路５１は、フレームメモリ５４，５５への書き込みアドレスＷ＿ＡＤＤを奇数フィールドの垂直同期信号ＧＶＳのタイミングで初期化し、書き込みクロックＷＣＬが入力される毎に、書き込み許可信号Ｗ＿ＥＮＡが有効な期間においてのみ順次増加させる。書き込みアドレスＷ＿ＡＤＤは、ブランキング期間においては増加することなくホールドされるが、図８（ｂ）では簡略化して直線として表示している。
【００７４】
図８（ｃ）において、読み出し制御回路５２は、Ｈカウンタ出力が映像信号の有効期間に相当する時に、読み出し許可信号Ｒ＿ＥＮＡを有効に（ここでは例えば“Ｈ”に）する。読み出し制御回路５２は、フレームメモリからの読み出しアドレスＲ＿ＡＤＤを読み出し許可信号Ｒ＿ＥＮＡが有効な期間においてのみ順次増加させる。読み出しアドレスＲ＿ＡＤＤは、ブランキング期間においては増加することなくホールドされるが、図８（ｃ）では簡略化して直線として表示している。
【００７５】
フレーム同期回路５０においては、書き込み動作と読み出し動作とは独立して非同期に行われる。このため、書き込み動作が読み出し動作を追い越す場合、すなわち、まだ読み出しが行われていないアドレスに新たなデータを書き込もうとする場合と、読み出し動作が書き込み動作を追い越す場合、すなわち、まだ新たな書き込みが行われていないアドレスのデータを読み出そうとする場合とがある。
【００７６】
図９（ａ）は、書き込み動作が読み出し動作を追い越す場合について、図７のＳｋｉｐ／Ｈｏｌｄ制御回路５３の動作を説明するためのグラフである。書き込み制御回路５１が、例えばフレームメモリ５４に対してｎ番目（ｎは整数）のフレームの書き込みを終えるまでに、読み出し制御回路５２は、同一のフレームメモリ５４からｎ−２番目のフレームを既に読み出し終えている。同様に、書き込み制御回路５１が、フレームメモリ５５に対してｎ＋１番目のフレームの書き込みを終えるまでに、読み出し制御回路５２は、これと同一のフレームメモリ５５からｎ−１番目のフレームを既に読み出し終えている。ところが、次のｎ番目のフレームを読み出す際に、書き込みアドレスＷ＿ＡＤＤが読み出しアドレスＲ＿ＡＤＤを追い越すとする。
【００７７】
この場合、ｎ番目のフレームを読み出そうとする動作が完了する前に、ｎ＋２番目のフレームの書き込みが完了してしまう。すると、このようなアドレスの追い越しが生じるまでは、ｎ番目のフレームが読み出され、アドレスの追い越しが生じた後は、このフレームのデータに対して上書きされたｎ＋２番目のフレームのデータが読み出される。このため、読み出されたフレームの中で画像が不連続になってしまう。
【００７８】
Ｓｋｉｐ／Ｈｏｌｄ制御回路５３は、書き込みアドレスＷ＿ＡＤＤ及び読み出しアドレスＲ＿ＡＤＤの変化の傾向から、アドレスの追い越しが生じるか否かを予測する。例えば、書き込みアドレスＷ＿ＡＤＤと読み出しアドレスＲ＿ＡＤＤとの差をｎ−２番目及びｎ−１番目のフレームを読み出し終えた時に求める。そして、この差の変化から、ｎ番目のフレームを読み出しているときに、書き込みアドレスＷ＿ＡＤＤが読み出しアドレスＲ＿ＡＤＤを追い越すか否かを予測することができる。
【００７９】
Ｓｋｉｐ／Ｈｏｌｄ制御回路５３は、ｎ番目のフレームを読み出す際に、このフレームが格納されたフレームメモリに書き込みが行われ、かつ、アドレスの追い越しが生じることを予測した場合は、Ｓｋｉｐ／Ｈｏｌｄ制御信号ＳＨのレベルを変化させない。すると、セレクタ５６は、入力を切り替えないので、ｎ番目のフレームを飛び越して、ｎ＋１番目のフレームを選択することになる（すなわち、スキップ（ｓｋｉｐ）する）。
【００８０】
ｎ＋１番目のフレームは、ｎ＋２番目のフレームとは異なるフレームメモリに書き込まれているので、アドレスの追い越しが生じても問題はない。このように、ｎ番目のフレームのデータを読み出し中に、このフレームのデータに上書きされたｎ＋２番目のフレームのデータが読み出され、フレームの中で画像が不連続になってしまうことを防止することができる。
【００８１】
図９（ｂ）は、読み出し動作が書き込み動作を追い越す場合について、図７のＳｋｉｐ／Ｈｏｌｄ制御回路５３の動作を説明するためのグラフである。読み出し制御回路５２が、例えばフレームメモリ５４からｎ番目のフレームを読み出し終えるまでに、書き込み制御回路５１は、同一のフレームメモリ５４に対してｎ番目のフレームを既に書き込み終えている。同様に、読み出し制御回路５２が、フレームメモリ５５からｎ＋１番目のフレームを読み出し終えるまでに、書き込み制御回路５１は、これと同一のフレームメモリ５５に対してｎ＋１番目のフレームを既に書き込み終えている。ところが、次のｎ＋２番目のフレームを読み出す際に、読み出しアドレスＲ＿ＡＤＤが書き込みアドレスＷ＿ＡＤＤを追い越すとする。
【００８２】
この場合、ｎ＋２番目のフレームの書き込みが完了する前に、ｎ＋２番目のフレームを読み出そうとする動作が完了してしまう。すると、このようなアドレスの追い越しが生じるまでは、ｎ＋２番目のフレームが読み出され、アドレスの追い越しが生じた後は、まだｎ＋２番目のフレームのデータによって上書きされていないｎ番目のフレームのデータが読み出される。このため、読み出されたフレームの中で画像が不連続になってしまう。
【００８３】
Ｓｋｉｐ／Ｈｏｌｄ制御回路５３は、書き込みアドレスＷ＿ＡＤＤ及び読み出しアドレスＲ＿ＡＤＤの変化の傾向から、アドレスの追い越しが生じるか否かを予測する。例えば、書き込みアドレスＷ＿ＡＤＤと読み出しアドレスＲ＿ＡＤＤとの差をｎ番目及びｎ＋１番目のフレームを読み出し終えた時に求める。そして、この差の変化から、ｎ＋２番目のフレームを読み出しているときに、読み出しアドレスＲ＿ＡＤＤが書き込みアドレスＷ＿ＡＤＤを追い越すか否かを予測することができる。
【００８４】
Ｓｋｉｐ／Ｈｏｌｄ制御回路５３は、ｎ＋２番目のフレームを読み出す際に、このフレームが格納されたフレームメモリに書き込みが行われ、かつ、アドレスの追い越しが生じることを予測した場合は、Ｓｋｉｐ／Ｈｏｌｄ制御信号ＳＨのレベルを変化させない。すると、セレクタ５６は、入力を切り替えないので、ｎ＋２番目ではなく、ｎ＋１番目のフレームを再度選択することになる（すなわち、ホールド（ｈｏｌｄ）する）。
【００８５】
ｎ＋１番目のフレームは、ｎ＋２番目のフレームとは異なるフレームメモリに書き込まれているので、アドレスの追い越しが生じても問題はない。このように、ｎ＋２番目のフレームのデータを読み出し中に、このフレームのデータによって上書きされる前のｎ番目のフレームのデータが読み出され、フレームの中で画像が不連続になってしまうことを防止することができる。
【００８６】
このように、図７の映像信号処理装置によると、書き込みアドレスＷ＿ＡＤＤが変化する速度と読み出しアドレスＲ＿ＡＤＤが変化する速度とが異なる場合において、フレームメモリから１フレームの信号を読み出す際に、アドレスの追い越しに起因した、この１フレーム以外のフレームの信号の読み出しを行わないようにすることができる。したがって、読み出したフレームの中で画像が不連続にならないようにすることができる。
【００８７】
図１０（ａ）は、図７のフレームメモリ５４及び５５に格納される映像信号の書き込み状態を示す説明図である。ここでは、入力される映像信号はＮＴＳＣ方式の信号であって、輝度信号（Ｙ）と２つの色差信号（Ｃｒ，Ｃｂ）とが２７ＭＨｚのクロックでＹ：Ｃｒ：Ｃｂ＝４：２：２の割合で多重されているものとする。このとき、映像信号の１フレームは、標準的には水平方向に１７１６サンプル、垂直方向に５２５ラインのデータで構成されている。このうち、映像信号の有効期間のデータは、水平方向に１４４０サンプル、垂直方向に４８０ラインである。
【００８８】
図７，図１０（ａ）を参照して、フレームメモリ５４及び５５の動作を説明する。まず、書き込み選択信号Ｗ＿ＳＥＬにより、フレームメモリ５４が書き込みメモリとして選択されているとする。映像信号の有効期間になると、書き込み制御回路５１は、書き込み許可信号Ｗ＿ＥＮＡ信号を有効にし、書き込みアドレスＷ＿ＡＤＤを順に増加させ、映像信号のデータをＣｒ，Ｙ，Ｃｂ，Ｙの順でフレームメモリ５４に書き込んでいく。１４４０サンプル分のデータを書き込むと、書き込み制御回路５１は、書き込み許可信号Ｗ＿ＥＮＡ信号を無効にし、書き込みアドレスＷ＿ＡＤＤをホールド状態にする。
【００８９】
水平帰線期間が過ぎて映像信号の次の有効期間になると、書き込み制御回路５１は、書き込み許可信号Ｗ＿ＥＮＡを再び有効にし、書き込みアドレスＷ＿ＡＤＤを更新して書き込みを始める。そして、１フレーム分（１４４０×４８０サンプル）のデータの書き込みが終わると、書き込み制御回路５１は、書き込み選択信号Ｗ＿ＳＥＬのレベルを変化させ、フレームメモリ５５を書き込みメモリとして選択する。その後、フレームメモリ５４の場合と同様に、映像信号の次のフレームのデータがフレームメモリ５５に書き込まれる。
【００９０】
読み出し制御回路５２は、Ｈカウンタ出力に応じて読み出し許可信号Ｒ＿ＥＮＡを有効にし、読み出しアドレスＷ＿ＡＤＤを順に増加させて、映像信号のデータをＣｒ，Ｙ，Ｃｂ，Ｙの順に読み出す。
【００９１】
ここで、図４（ｂ）に示すように、垂直同期信号ＶＳが２つの周期Ｔ，Ｔ’を交互に繰り返すものである場合について説明する。図１０（ｂ）は、図１の垂直同期信号発生装置１０に代えて、図２３の従来の垂直同期信号発生装置を用いた場合の、映像信号処理装置が出力する映像を示す説明図である。図１０（ｃ）は、図７の映像信号処理装置が出力する映像を示す説明図である。
【００９２】
図２３の従来の垂直同期信号発生装置が出力する垂直同期信号を用いる場合、書き込み制御回路５１は、周期がほぼ一定の垂直同期信号を基準として映像信号の有効期間の開始位置を求め、書き込み許可信号Ｗ＿ＥＮＡを生成し、映像信号のデータをフレームメモリに書き込む。このため、奇数フィールドと偶数フィールドとで書き込まれるアドレスが数ライン分ずれてしまい、そのまま読み出すと、図１０（ｂ）に示すように上下にずれた映像が交互に表示される。
【００９３】
これに対し、本実施形態に係る映像信号処理装置では、このような場合、垂直同期信号発生装置１０は、垂直同期信号ＡＦＣＶＳの代わりに垂直同期信号ＶＳを選択して垂直同期信号ＧＶＳとして出力する。このため、奇数フィールド、偶数フィールドのいずれにおいても映像信号の有効期間の開始位置を正しく求めることができ、図１０（ｃ）のように、フィールド間でずれがなく、常にフレーム同期の取れた映像信号を得ることができる。
【００９４】
なお、書き込みクロックＷＣＬと読み出しクロックＲＣＬとは、独立した異なるクロックであってもよいし、同一のクロックであってもよい。
【００９５】
（第２の実施形態の変形例）
図１１は、第２の実施形態の変形例に係る映像信号処理装置の構成を示すブロック図である。図１１の映像信号処理装置は、図７の映像信号処理装置において、フレーム同期回路５０に代えてフレーム同期回路６０を備えたものである。垂直同期信号発生装置１０及び水平同期信号分離回路１４については、図７の映像信号処理装置と同様なので、説明を省略する。図１１のフレーム同期回路６０は、書き込み制御回路６１と、読み出し制御回路６２と、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３と、フレームメモリ６４と、ラインメモリ６５と、セレクタ６６とを備えている。
【００９６】
書き込み制御回路６１は、書き込み選択信号Ｗ＿ＳＥＬを生成しない点の他は、書き込み制御回路５１とほぼ同様のものである。書き込み制御回路６１は、垂直同期信号ＧＶＳ、水平同期信号ＨＳ、及び書き込みクロックＷＣＬに基づいて、フレームメモリ６４への書き込みアドレスＷ＿ＡＤＤ、及び書き込み許可信号Ｗ＿ＥＮＡを生成する。書き込み制御回路６１は、書き込みアドレスＷ＿ＡＤＤをＳｋｉｐ／Ｈｏｌｄ制御回路６３に出力し、書き込み許可信号Ｗ＿ＥＮＡをフレームメモリ６４に出力する。
【００９７】
読み出し制御回路６２には、読み出しクロックＲＣＬが入力されている。読み出し制御回路６２は、読み出し制御回路５２と同様のものであり、Ｆカウンタの出力を読み出しアドレスＲ＿ＡＤＤとしてＳｋｉｐ／Ｈｏｌｄ制御回路６３及びフレームメモリ６４に出力し、読み出し許可信号Ｒ＿ＥＮＡをフレームメモリ６４に出力する。
【００９８】
Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、フレームメモリ６４から１フレームの信号を読み出す際に、アドレスの追い越しに起因した、この１フレーム以外のフレームの信号の読み出しを行わないように、すなわち、読み出したフレームの中で画像が不連続にならないように、フレームメモリ６４への入力を制御するＳｋｉｐ／Ｈｏｌｄ制御信号ＳＨを生成し、セレクタ６６に出力する。
【００９９】
ラインメモリ６５には、映像信号が入力されている。ラインメモリ６５は、例えば映像信号の２０ライン分のデータ（映像信号の有効期間以外も含む）を格納することができ、先に入力された信号を先に出力するＦＩＦＯバッファとして動作する。言い換えると、ラインメモリ６５は、入力された映像信号を２０ラインに相当する時間だけ遅延させてセレクタ６６に出力する。また、セレクタ６６には、映像信号が直接入力されている。なお、ラインメモリ６５の容量は、２０ライン分には限られない。
【０１００】
セレクタ６６は、Ｓｋｉｐ／Ｈｏｌｄ制御信号ＳＨに従って、映像信号及びラインメモリ６５の出力のうちのいずれか一方を選択して、フレームメモリ６４に出力する。ここでは、セレクタ６６は、Ｓｋｉｐ／Ｈｏｌｄ制御信号ＳＨが“Ｌ”のときは映像信号を選択し、“Ｈ”のときはラインメモリ６５の出力を選択するものとする。
【０１０１】
フレームメモリ６４は、書き込み許可信号Ｗ＿ＥＮＡが有効であるとき、書き込みアドレスＷ＿ＡＤＤにセレクタ６６の出力を格納する。また、読み出し許可信号Ｒ＿ＥＮＡが有効であるとき、フレームメモリ６４は、読み出しアドレスＲ＿ＡＤＤのデータを読み出し、標準映像信号として出力する。
【０１０２】
図１２（ａ）は、書き込み動作が読み出し動作を追い越す場合について、図１１のＳｋｉｐ／Ｈｏｌｄ制御回路６３の動作を説明するためのグラフである。図１２（ｂ）は、読み出し動作が書き込み動作を追い越す場合について、図１１のＳｋｉｐ／Ｈｏｌｄ制御回路６３の動作を説明するためのグラフである。フレーム同期回路６０においても、書き込み動作と読み出し動作とは互いに非同期に行われる。
【０１０３】
図１３は、図１１のフレーム同期回路６０における処理の流れを示すフローチャートである。図１２（ａ），（ｂ）及び図１３を参照して、フレーム同期回路６０の動作について説明する。
【０１０４】
まず、ステップＳ２０では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３はＦｌａｇ＝０とし、書き込み制御回路６１は書き込みアドレスＷ＿ＡＤＤ＝０とする。ステップＳ２１では、書き込み制御回路６１は、書き込み許可信号Ｗ＿ＥＮＡをアクティブにし、セレクタ６６の出力がフレームメモリ６４の書き込みアドレスＷ＿ＡＤＤに書き込まれる（ＳＨ＝０であるとする）。ステップＳ２２において、書き込み制御回路６１は、書き込みアドレスＷ＿ＡＤＤを１だけ増加させる。
【０１０５】
ステップＳ２３では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、Ｆｌａｇ＝１であるか否かを判断する。Ｆｌａｇ＝１である場合はステップＳ３１に進み、それ以外の場合はステップＳ２４に進む。ステップＳ２４では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、書き込みアドレスＷ＿ＡＤＤ＝ＭＡＸ＋１であるか否かを判断する。この式を満たす場合はステップＳ２５に進み、それ以外の場合はステップＳ２１に戻る。ここで、ＭＡＸは、書き込みアドレスＷ＿ＡＤＤが通常取り得る最大の値であって、例えばＮＴＳＣ方式の信号の場合には、ＭＡＸ＝１７１６×５２５である。
【０１０６】
図１２（ａ），（ｂ）において、ＭＡＸ−２０数ラインよりも大きいアドレスの領域は、映像信号の有効期間外に相当するので、この領域のデータはフレームメモリ６４には書き込まれない。
【０１０７】
ステップＳ２５では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、書き込みアドレスＷ＿ＡＤＤ＝０とする。ステップＳ２６では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、読み出しアドレスＲ＿ＡＤＤが、２０ライン未満又はＭＡＸ−２０ラインより大きいという条件を満たすか否かを判断する。２０ラインのアドレスとは、例えばＮＴＳＣ方式の信号の場合には、１７１６×２０である。ここで、２０ラインとしたのは、ラインメモリ６５の容量が２０ライン分であるからである。条件を満たす場合はステップＳ２７に進み、満たさない場合はステップＳ２１に戻る。
【０１０８】
ステップＳ２７では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、Ｆｌａｇ＝１とし、ステップＳ２１に戻る。Ｆｌａｇ＝１である場合は、書き込みアドレスＷ＿ＡＤＤと読み出しアドレスＲ＿ＡＤＤとの差が小さく、書き込み動作が読み出し動作を追い越したり、読み出し動作が書き込み動作を追い越す可能性が高いことを示す。
【０１０９】
ステップＳ３１では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、Ｓｋｉｐ／Ｈｏｌｄ制御信号ＳＨ＝０（すなわち、“Ｌ”）であるか否かを判断する。ＳＨ＝０である場合、すなわち、セレクタ６６が映像信号を選択している場合はステップＳ３２に進み、それ以外の場合はステップＳ３５に進む。ステップＳ３２では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、書き込みアドレスＷ＿ＡＤＤ＝ＭＡＸであるか否かを判断する。この式を満たす場合はステップＳ３３に進み、それ以外の場合はステップＳ２１に戻る。
【０１１０】
Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、ステップＳ３３では、書き込みアドレスＷ＿ＡＤＤ＝ＭＡＸ−２０ラインとし、ステップＳ３４では、Ｆｌａｇ＝０，ＳＨ＝１（すなわち、“Ｈ”）とし、ステップＳ２１に戻る。すなわち、セレクタ６６がラインメモリ６５の出力を選択するようにする。ラインメモリ６５の出力は、映像信号よりも２０ライン分遅れているので、書き込みアドレスＷ＿ＡＤＤが２０ライン分小さくなるようにしている（図１２（ａ）におけるフレームｎ＋３の書き込み終了時、及び図１２（ｂ）におけるフレームｎ＋５の書き込み終了時参照）。
【０１１１】
ステップＳ３５では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、書き込みアドレスＷ＿ＡＤＤ＝ＭＡＸ−２０ラインであるか否かを判断する。この式を満たす場合はステップＳ３６に進み、その他の場合はステップＳ２１に戻る。Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、ステップＳ３６では、書き込みアドレスＷ＿ＡＤＤ＝０とし、ステップＳ３７では、Ｆｌａｇ＝０，ＳＨ＝０とし、ステップＳ２１に戻る。すなわち、セレクタ６６が映像信号を選択するようにする。映像信号は、ラインメモリ６５の出力よりも２０ライン進んでいるので、書き込みアドレスＷ＿ＡＤＤ＝０としている。これは、書き込みアドレスＷ＿ＡＤＤを２０ライン進めるのに等しい（図１２（ａ）におけるフレームｎ＋６の書き込み終了時、及び図１２（ｂ）におけるフレームｎ＋２の書き込み終了時参照）。ＭＡＸ−２０ラインよりも大きいアドレスの領域は、映像信号の有効期間外に相当するので、この領域のデータはフレームメモリ６４には書き込まれないものである。したがって、書き込みアドレスＷ＿ＡＤＤ＝０としても表示には影響しない。
【０１１２】
図１２（ａ）のように、読み出しアドレスＲ＿ＡＤＤよりも書き込みアドレスＷ＿ＡＤＤの増加する速度の方が速い場合は、書き込みアドレスＷ＿ＡＤＤを２０ライン分進めたとき（フレームｎ＋６の書き込み終了時）、書き込みアドレスＷ＿ＡＤＤが読み出しアドレスＲ＿ＡＤＤを追い越す。すると、フレームメモリ６４からはフレームｎ＋７が読み出される（フレームｎ＋６がスキップ（ｓｋｉｐ）される）。
【０１１３】
図１２（ｂ）のように、書き込みアドレスＷ＿ＡＤＤよりも読み出しアドレスＲ＿ＡＤＤの増加する速度の方が速い場合は、書き込みアドレスＷ＿ＡＤＤを２０ライン分小さくしたとき（フレームｎ＋５の書き込み終了時）、読み出しアドレスＲ＿ＡＤＤが書き込みアドレスＷ＿ＡＤＤを追い越す。すると、フレームメモリ６４からはフレームｎ＋５が再び読み出される（フレームｎ＋５がホールド（ｈｏｌｄ）される）。
【０１１４】
このように、図１１の映像信号処理装置によると、書き込みアドレスＷ＿ＡＤＤが変化する速度と読み出しアドレスＲ＿ＡＤＤが変化する速度とが異なり、アドレスの追い越しが生じる場合において、フレームメモリ６４から１フレームの信号を読み出す際に、アドレスの追い越しに起因した、この１フレーム以外のフレームの信号の読み出しを行わないようにすることができる。したがって、読み出したフレームの中で画像が不連続にならないようにすることができる。
【０１１５】
なお、図１１の映像信号処理装置では、映像信号及びラインメモリ６５の出力のうちのいずれかを選択してフレームメモリ６４に書き込むようにしているが、フレームメモリ６４の出力をラインメモリの入力とし、フレームメモリ６４の出力及びラインメモリの出力のうちのいずれかを選択して標準映像信号として出力するようにしてもよい。この場合は、Ｓｋｉｐ／Ｈｏｌｄ制御回路において、書き込みアドレスＷ＿ＡＤＤではなく、読み出しアドレスＲ＿ＡＤＤを同様に制御するようにすればよい。
【０１１６】
また、第２の実施形態、及び第２の実施形態の変形例においては、書き込みアドレスＷ＿ＡＤＤ及び読み出しアドレスＲ＿ＡＤＤは、０から順に増加して、最大値に達すると０に戻るように変化するとして説明したが、書き込みアドレスＷ＿ＡＤＤ及び読み出しアドレスＲ＿ＡＤＤのいずれもが同様の順に変化するのであれば、これ以外の順で変化してもよい。例えば、最大値から順に減少して、０に達すると最大値に戻るように変化させてもよい。
【０１１７】
（第３の実施形態）
図１４は、本発明の第３の実施形態に係る映像信号処理装置の構成を示すブロック図である。図１４の映像信号処理装置は、垂直同期信号発生装置１０と、水平同期信号分離回路１４と、フレーム同期回路５０と、データ多重回路１００とを備えている。垂直同期信号発生装置１０は、第１の実施形態において、水平同期信号分離回路１４及びフレーム同期回路５０は、第２の実施形態において説明したものと同様であるので、詳細な説明は省略する。
【０１１８】
データ多重回路１００には、フレーム同期回路５０の出力である標準映像信号、Ｈカウンタ出力、及びＦカウンタ出力が入力されるとともに、読み出しクロックＲＣＬが入力されている。データ多重回路１００は、フレーム同期回路５０の出力である標準映像信号に、デジタル映像信号規格で規定されるデータ群を付加し、完全に規格準拠した標準映像データを出力する。
【０１１９】
ここでは、フレーム同期回路５０の出力である標準映像信号は、ＮＴＳＣ方式の信号であって、輝度信号Ｙと２つの色差信号Ｃｒ，Ｃｂとが２７ＭＨｚの読み出しクロックでＹ：Ｃｒ：Ｃｂ＝４：２：２の割合で多重されているものとする。輝度信号Ｙと２つの色差信号Ｃｒ，Ｃｂとは、それぞれ８ビットのデータである。このとき、映像信号の１フレームは、水平方向に１７１６サンプル、垂直方向に５２５ラインで構成されている。このうち、映像信号の有効期間のデータは、水平方向に１４４０サンプル、垂直方向に４８０ラインである。
【０１２０】
また、図１４の映像信号処理装置が出力する標準映像データは、例として、デジタル映像信号規格Ｒｅｃ．ＩＴＵ−Ｒ ＢＴ．６５６−２（以下では、Ｒｅｃ．６５６と称する）に準拠するものとする。
【０１２１】
図１５（ａ）は、デジタル映像信号規格Ｒｅｃ．６５６における１ライン分１７１６個のデータを示す説明図である。１ラインは、先頭からエンドマークデータ（ＥＡＶ）４Ｔ、ブランキングデータ２６８Ｔ、スタートマークデータ（ＳＡＶ）４Ｔ、有効画像データ１４４０Ｔの期間を有している（Ｔは２７ＭＨｚでサンプリングを行う場合のサンプリング周期を表す）。ブランキングデータは、輝度信号としては１０ｈ（ｈは１６進表示を表す）、色差信号としては８０ｈである。垂直帰線期間においては、有効画像データも８０ｈ（色差）と１０ｈ（輝度）との繰り返しである。
【０１２２】
図１５（ｂ）は、デジタル映像信号規格Ｒｅｃ．６５６におけるＥＡＶ及びＳＡＶについての説明図である。ＥＡＶとＳＡＶはラインによってデータが異なっており、ＮＴＳＣ方式では１〜５２５ラインについて、図１５（ｂ）に示すようなデータが適用される。
【０１２３】
Ｆカウンタは、垂直方向のライン番号１から５２５までを巡回してカウントし、Ｈカウンタは、水平方向のデータ番号１から１７１６までを巡回してカウントする。フレーム同期回路５０が出力する標準映像信号は、Ｆカウンタ出力とＨカウンタ出力に完全に同期している。データ多重回路１００は、Ｆカウンタ出力とＨカウンタ出力とをデコードし、例えばＥＡＶ、ＳＡＶ及びブランキングデータの期間はＲＯＭ（read-only memory）テーブルに格納された固定値を選択し、有効画像期間は標準映像信号を選択して出力する。
【０１２４】
このように、図１４の映像信号処理回路によれば、デジタル映像信号規格に完全に準拠した標準映像データを極めて簡単な回路構成で得ることができる。
【０１２５】
なお、図７のフレーム同期回路５０に代えて図１１のフレーム同期回路６０を用いてもよい。
【０１２６】
（第４の実施形態）
図１６は、本発明の第４の実施形態に係る垂直同期信号発生装置の構成を示すブロック図である。図１６の垂直同期信号発生装置１１０は、垂直同期信号分離回路１１と、ＡＦＣ回路１２０と、垂直同期信号位相検出回路１３０と、セレクタ１２とを備えている。
【０１２７】
図１６の垂直同期信号発生装置１１０に入力される輝度信号は、ＮＴＳＣ方式の映像信号から分離されたものであるとし、垂直同期信号分離回路１１、ＡＦＣ回路１２０、垂直同期信号位相検出回路１３０、及びセレクタ１２には、周波数ｆｓのクロックが入力されているものとする。
【０１２８】
垂直同期信号分離回路１１は、入力された輝度信号にその垂直帰線期間において重畳された第１の垂直同期信号ＶＳを分離し、ＡＦＣ回路１２０、垂直同期信号位相検出回路１３０及びセレクタ１２に出力する。ＡＦＣ回路１２０は、ＰＬＬ回路を備えており、垂直同期信号ＶＳにほぼ同期し、垂直同期信号ＶＳの平均繰り返し周波数に相当する繰り返し周波数を有する第２の垂直同期信号ＡＦＣＶＳ２を生成し、セレクタ１２に出力する。垂直同期信号位相検出回路１３０は、垂直同期信号ＶＳの状態に応じた判別信号ＤＳ２をセレクタ１２に出力する。セレクタ１２は、この判別信号ＤＳ２に応じて、垂直同期信号ＶＳ及び垂直同期信号ＡＦＣＶＳ２のうちのいずれか１つを選択し、垂直同期信号ＧＶＳ２として出力する。
【０１２９】
図１７は、図１６のＡＦＣ回路１２０の構成の例を示すブロック図である。図１７に示すように、ＡＦＣ回路１２０は、位相比較回路２１と、ＬＰＦ２２，１２２と、加算回路２３と、積分回路２４と、微分回路２５と、セレクタ（フィルタセレクタ）１２６とを備えている。
【０１３０】
位相比較回路２１は、図３を参照して説明したものであり、垂直同期信号ＶＳのパルスのタイミングで積分回路２４の出力Ｓをサンプリングし、例えば値Ｄ／２からサンプル値を減じた結果を位相誤差信号ＰＥとしてＬＰＦ２２，１２２及び垂直同期信号位相検出回路１３０に出力する。
【０１３１】
ＬＰＦ２２，１２２は、例えば完全積分型のＬＰＦである。ＬＰＦ２２は、位相比較回路２１の出力のうち、一定の周波数以下の成分だけを通過させ、セレクタ１２６に出力する。ＬＰＦ１２２は、位相比較回路２１の出力のうち、ＬＰＦ２２よりも高い一定の周波数以下の成分だけを通過させ、セレクタ１２６に出力する。すなわち、ＬＰＦ１２２の方がＬＰＦ２２よりも過渡応答が速い。
【０１３２】
セレクタ１２６には、判別信号ＤＳ２が制御信号として入力されている。セレクタ１２６は、判別信号ＤＳ２に従って、ＬＰＦ２２の出力とＬＰＦ１２２の出力とのうちのいずれかを選択して、加算回路２３に出力する。加算回路２３、積分回路２４、及び微分回路２５は、図３を参照して説明したものと同様のものであるので、これらについての詳細な説明は省略する。微分回路２５は、得られた垂直同期信号ＡＦＣＶＳ２をセレクタ１２に出力する。
【０１３３】
電源投入時、シーン切り替え時、入力される映像信号の切り替え時等のように、垂直同期信号ＶＳの位相と垂直同期信号ＡＦＣＶＳ２の位相との差が大きくなった場合には、セレクタ１２６は、判別信号ＤＳ２に従ってＬＰＦ２２よりも過渡応答が速いＬＰＦ１２２の出力を選択して、垂直同期信号ＡＦＣＶＳ２の位相が垂直同期信号ＶＳの位相に素早く近づくようにすることが望ましい。
【０１３４】
しかし、垂直同期信号ＶＳの周期はほぼ一定であるが、ノイズ等の影響で垂直同期信号ＶＳのタイミングが前後に変動を繰り返す場合等には、その変動が数クロック程度の小さいものであっても、位相比較回路２１が出力する位相誤差信号ＰＥは、ＬＰＦ１２２を通過して積分回路２４に入力される。したがって、垂直同期信号ＡＦＣＶＳ２は安定しなくなる。このような場合には、セレクタ１２６は、判別信号ＤＳ２に従って、ＬＰＦ１２２よりも過渡応答が遅いＬＰＦ２２の出力を選択して、垂直同期信号ＡＦＣＶＳ２に対する安定した同期引き込みを行う必要がある。
【０１３５】
セレクタ１２６がこのような選択を行うためには、垂直同期信号ＡＦＣＶＳ２がロックアウト状態又はロックイン状態であることを示す判別信号ＤＳ２を、垂直同期信号位相検出回路１３０が出力するようにすればよい。
【０１３６】
ここで、ロックアウト状態とは、垂直同期信号ＶＳの位相と垂直同期信号ＡＦＣＶＳ２の位相とがずれた状態であること示すものであり、所定の長さの期間において位相誤差信号ＰＥが所定のロックアウトレベル以上である場合を指すものとする。また、ロックイン状態とは、垂直同期信号ＶＳの位相と垂直同期信号ＡＦＣＶＳ２の位相とがずれた状態ではないこと示すものであり、所定の長さの期間において位相誤差信号ＰＥが所定のロックインレベル（例えば１Ｈに相当する値）以下である場合を指すものとする。
【０１３７】
図１８は、図１６の垂直同期信号位相検出回路１３０の構成の例を示すブロック図である。図１８に示すように、垂直同期信号位相検出回路１３０は、絶対値回路１３１と、ホールド回路１３２と、ロックアウト比較回路１３３と、ロックアウトカウンタ１３４と、ロックアウト判別回路１３５と、ロックイン比較回路１３６と、ロックインカウンタ１３７と、ロックイン判別回路１３８と、論理回路１３９とを備えている。
【０１３８】
絶対値回路１３１には、位相比較回路２１が出力する位相誤差信号ＰＥが入力されている。また、ホールド回路１３２と、ロックアウトカウンタ１３４と、ロックインカウンタ１３７とには、垂直同期信号ＶＳと周波数ｆｓのクロックＣＬとが入力されている。
【０１３９】
絶対値回路１３１は、位相誤差信号ＰＥの絶対値Ｚを求め、ホールド回路１３２に出力する。ホールド回路１３２は、垂直同期信号ＶＳのパルスが入力されると、クロックＣＬに同期して絶対値回路１３１の出力Ｚをラッチし、垂直同期信号ＶＳの次のパルスが入力され、更にクロックＣＬのパルスが入力されるまでホールドする。ホールド回路１３２は、ホールドしている値Ｙ１をロックアウト比較回路１３３と、ロックイン比較回路１３６とに出力する。
【０１４０】
ロックアウト比較回路１３３は、ホールド回路１３２の出力Ｙ１と定数Ｅとの比較を行い、その結果をロックアウトカウンタ１３４に出力する。ロックアウト比較回路１３３の出力は、例えば、Ｙ１≧Ｅの場合は“１”、その他の場合は“０”である。
【０１４１】
ロックアウトカウンタ１３４は、垂直同期信号ＶＳのパルスが入力されると、ロックアウト比較回路１３３の出力が“１”（Ｙ１≧Ｅ）の場合には、クロックＣＬに同期してカウントアップし、垂直同期信号ＶＳの次のパルスが入力され、更にクロックＣＬのパルスが入力されるまでホールドする。ロックアウトカウンタ１３４は、そのカウント値Ｙ２がカウントすることができる最大の数に達したときには、カウントアップを停止する。また、ロックアウトカウンタ１３４は、垂直同期信号ＶＳのパルスが入力され、ロックアウト比較回路１３３の出力が“０”（Ｙ１＜Ｅ）の場合には、クロックＣＬに同期してカウント値を“０”にリセットする。ロックアウトカウンタ１３４は、カウント値Ｙ２をロックアウト判別回路１３５に出力する。
【０１４２】
ロックアウト判別回路１３５は、ロックアウトカウンタ１３４のカウント値Ｙ２と定数Ｆとの比較を行う。ロックアウト判別回路１３５は、例えば、Ｙ２≧Ｆの場合は“１”、その他の場合は“０”であるロックアウト信号を比較結果として求める。更に、ロックアウト判別回路１３５は、ロックアウト信号を微分し、そのパルスの前縁のタイミングを示すロックアウト微分パルスＹ３を生成して論理回路１３９に出力する。
【０１４３】
ロックイン比較回路１３６は、ホールド回路１３２の出力Ｙ１と定数Ｇとの比較を行い、その結果をロックインカウンタ１３７に出力する。ロックイン比較回路１３６の出力は、例えば、Ｙ１≦Ｇの場合は“１”、その他の場合は“０”である。
【０１４４】
ロックインカウンタ１３７は、垂直同期信号ＶＳのパルスが入力されると、ロックイン比較回路１３６の出力が“１”（Ｙ１≦Ｇ）の場合には、クロックＣＬに同期してカウントアップし、垂直同期信号ＶＳの次のパルスが入力され、更にクロックＣＬのパルスが入力されるまでホールドする。ロックインカウンタ１３７は、そのカウント値Ｙ４がカウントすることができる最大の数に達したときには、カウントアップを停止する。また、ロックインカウンタ１３７は、垂直同期信号ＶＳのパルスが入力され、ロックイン比較回路１３６の出力が“０”（Ｙ１＞Ｇ）の場合には、クロックＣＬに同期してカウント値を“０”にリセットする。ロックインカウンタ１３７は、カウント値Ｙ４をロックイン判別回路１３８に出力する。
【０１４５】
ロックイン判別回路１３８は、ロックインカウンタ１３７のカウント値Ｙ４と定数Ｊとの比較を行う。ロックイン判別回路１３８は、例えば、Ｙ４≧Ｊの場合は“１”、その他の場合は“０”であるロックイン信号を比較結果として求める。更に、ロックイン判別回路１３８は、ロックイン信号を微分し、そのパルスの前縁のタイミングを示すロックイン微分パルスＹ５を生成して論理回路１３９に出力する。
【０１４６】
論理回路１３９は、ロックアウト判別回路１３５の出力Ｙ３とロックイン判別回路１３８の出力Ｙ５との間で論理演算を行い、得られた結果を判別信号ＤＳ２として出力する。すなわち、論理回路１３９は、ロックアウト判別回路１３５からロックアウト微分パルスＹ３が入力されると“１”を、ロックイン判別回路１３８からロックイン微分パルスＹ５が入力されると“０”を判別信号ＤＳ２として出力する。例えば、論理回路１３９は、セットリセットフリップフロップであって、ロックアウト微分パルスＹ３によってセットされ、ロックイン微分パルスＹ５によってリセットされるものである。
【０１４７】
図１９は、垂直同期信号ＶＳの位相が大きくずれた場合における、垂直同期信号位相検出回路１３０によるロックアウト微分パルスの生成について示すタイミングチャートである。図２０は、垂直同期信号ＶＳにノイズが加わった場合における垂直同期信号位相検出回路１３０の動作を示すタイミングチャートである。図１７〜図２０を参照して、垂直同期信号位相検出回路１３０の動作を説明する。
【０１４８】
本実施形態では、一例として、クロック周波数（サンプリング周波数）ｆｓ＝２７ＭＨｚ、定常状態の垂直同期信号ＶＳの周期をＴ、位相が大きくずれたときの垂直同期信号ＶＳの間隔をＴ”、定数Ｆを“２”とする。また、ＡＦＣ回路１２０は定常状態にあるとし、ＡＦＣ回路１２０が出力する垂直同期信号ＡＦＣＶＳ２の周期もＴであるとする。ロックアウトカウンタ１３４のカウント値Ｙ２は“０”であるとし、セレクタ１２６は、過渡応答が遅いＬＰＦ２２の出力を選択しているとする。
【０１４９】
ＡＦＣ回路１２０が出力する位相誤差信号ＰＥが例えば３６ビットの幅を有しているとすると、絶対値回路１３１の出力Ｚは−２35〜＋２35−１の範囲の値を取り得る。この場合には、定数Ｅ，Ｇの値を、それぞれ、例えば０９ｃ００００００ｈ，０４ｅ００００００ｈとする。
【０１５０】
図１９のように、電源投入、シーン切り換え等があったために、垂直同期信号ＶＳの間隔が一時的にＴ”になった場合について説明する。この場合、位相比較回路２１は、垂直同期信号ＶＳと垂直同期信号ＡＦＣＶＳ２との間の位相差である位相誤差信号ＰＥを求めて出力する。
【０１５１】
絶対値回路１３１は、位相誤差信号ＰＥの絶対値Ｚを求めてホールド回路１３２に出力する。ホールド回路１３２は、絶対値回路１３１の出力Ｚを垂直同期信号ＶＳのタイミングでラッチし、ホールドして出力する（値Ｙ１）。
【０１５２】
ロックアウト比較回路１３３は、ホールド回路１３２の出力Ｙ１がロックアウトレベルＥよりも大きいので、“１”をロックアウトカウンタ１３４に出力する。ロックアウトカウンタ１３４は、ロックアウト比較回路１３３の出力が“１”であるので、垂直同期信号ＶＳのパルスが入力されるとカウントアップを行い、“１”を出力する。
【０１５３】
ＡＦＣ回路１２０は、位相誤差信号ＰＥに応じて垂直同期信号ＡＦＣＶＳ２のタイミングを垂直同期信号ＶＳのタイミングに近づけるので、位相誤差信号ＰＥの絶対値は次第に小さくなる。しかし、垂直同期信号ＶＳの次のパルスが入力されたときにもＹ１≧Ｅであるとすると、ロックアウトカウンタ１３４は、更にカウントアップを行い、“２”をカウント値Ｙ２としてロックアウト判別回路１３５に出力する。ロックアウトカウンタ１３４は、カウント値Ｙ２が例えば“２”になると、それ以上のカウントアップは行わない。
【０１５４】
カウント値Ｙ２が定数Ｆの値と等しい“２”であるので、ロックアウト判別回路１３５は、ロックアウト状態であると判別し、ロックアウト信号を“１”にする。ロックアウト信号が“０”から“１”になったので、ロックアウト判別回路１３５は、ロックアウト微分パルスＹ３を論理回路１３９に出力し、論理回路１３９は、判別信号ＤＳ２を“１”にして出力する。すると、セレクタ１２６は、過渡応答が速いＬＰＦ１２２の出力を選択するので、ＡＦＣ回路１２０の応答が速くなり、絶対値回路１３１が出力する絶対値Ｚの変化が速くなる。
【０１５５】
その後、Ｙ１＜Ｅになると、ロックアウト比較回路１３３の出力が“０”になるので、ロックアウトカウンタ１３４は、カウント値Ｙ２を“０”にリセットする。ロックアウト判別回路１３５は、ロックアウト状態ではないと判別し、ロックアウト信号を“０”にする。ホールド回路１３２の出力Ｙ１は“０”に向かって減少を続ける。
【０１５６】
このように、ロックアウト状態を検出するとＡＦＣ回路１２０の応答が速くなるようにするので、垂直同期信号ＡＦＣＶＳ２のタイミングが素早く垂直同期信号ＶＳのタイミングに一致するようになる。
【０１５７】
図２０のように、垂直同期信号ＶＳにノイズが加わり、垂直同期信号ＶＳの位相が瞬間的に大きくずれた場合について説明する。この場合、ホールド回路１２２の出力Ｙ１は、瞬間的に大きい値になる。しかし、ノイズ部分を除くと定常状態と変わりはなく、垂直同期信号ＶＳの周期はＴであるので、ＡＦＣ回路１２０が出力する垂直同期信号ＡＦＣＶＳ２のタイミングはあまり変化せず、位相誤差信号ＰＥは素早く“０”に収束する。
【０１５８】
ロックアウトカウンタ１３４は、カウントアップしてカウント値Ｙ２を“１”とするが、その後、Ｙ１＜Ｅになるので、リセットされる。したがって、ロックアウト判別回路１３５は、ロックアウト状態であることを検出せず、ロックアウト信号を変化させないので、ロックアウト微分パルスＹ３も発生しない。垂直同期信号発生装置１１０は、垂直同期信号ＡＦＣＶＳ２を選択して垂直同期信号ＧＶＳ２として出力し続けるので、垂直同期信号ＧＶＳ２はノイズの影響をほとんど受けない。
【０１５９】
もし、定数Ｆの値を“１”とすると、垂直同期信号ＶＳにノイズがのった場合、ロックアウト判別回路１３５はロックアウト状態であると判別してしまうので、垂直同期信号発生装置１１０は、ノイズが加わった垂直同期信号ＶＳを選択して垂直同期信号ＧＶＳ２として出力することになる。ノイズの影響を受けないようにするため、定数Ｆは“２”以上にする必要がある。
【０１６０】
図２１は、垂直同期信号ＶＳの位相が大きくずれた場合における、垂直同期信号位相検出回路１３０によるロックイン微分パルスの生成について示すタイミングチャートである。ここでは、一例として、定数Ｊが“７”であるとする。図１９の場合と同様に、垂直同期信号ＶＳの間隔が一時的にＴ”になった場合について説明する。ホールド回路１３２の出力Ｙ１は、図１９の場合と同じである。
【０１６１】
ロックインカウンタ１３７のカウント値は“７”であるとする。垂直同期信号ＶＳの間隔がＴ”になり、ホールド回路１３２の出力Ｙ１がロックインレベルＧ以上になると、ロックイン比較回路１３６は、“０”をロックインカウンタ１３７に出力する。ロックインカウンタ１３７は、ロックイン比較回路１３６の出力が“０”であるので、リセットを行い、“０”をカウント値Ｙ４として出力する。カウント値Ｙ４が定数Ｊの値“７”よりも小さいので、ロックイン判別回路１３８は、ロックイン状態ではないことを検出し、ロックイン信号を“０”にする。
【０１６２】
ＡＦＣ回路１２０は、位相誤差信号ＰＥに応じて垂直同期信号ＡＦＣＶＳ２のタイミングを垂直同期信号ＶＳのタイミングに近づけるので、位相誤差信号ＰＥの絶対値は次第に小さくなる。Ｙ１＜Ｇになると、ロックインカウンタ１３７は、垂直同期信号ＶＳのパルスが入力される毎にカウントアップを行い、カウント値Ｙ４をロックイン判別回路１３８に出力する。ロックインカウンタ１３７は、カウント値Ｙ４が例えば“７”になると、それ以上のカウントアップは行わない。
【０１６３】
カウント値Ｙ４が定数Ｊの値と等しい“７”であるので、ロックイン判別回路１３８は、ロックイン状態であることを検出し、ロックイン信号を“１”にする。ロックイン信号が“０”から“１”になったので、ロックイン判別回路１３８は、ロックイン微分パルスＹ５を論理回路１３９に出力し、論理回路１３９は、判別信号ＤＳ２を“０”にして出力する。すると、セレクタ１２６は、過渡応答が遅いＬＰＦ２２の出力を選択するので、ＡＦＣ回路１２０の動作が安定する。判別信号ＤＳ２が“０”となるので、図１６のセレクタ１２は、ＡＦＣ回路１２０が出力する垂直同期信号ＡＦＣＶＳ２を選択し、これを垂直同期信号ＧＶＳ２として出力する。
【０１６４】
このように、ロックイン状態を検出すると過渡応答が遅いＬＰＦ２２を用いるようにするので、垂直同期信号ＡＦＣＶＳ２を安定させることができる。
【０１６５】
図２２は、図１８の論理回路１３９の動作を示すタイミングチャートである。いま、垂直同期信号ＶＳの位相が大きくずれたとし、位相誤差信号ＰＥが大きい状態が続くと、ロックアウト判別回路１３５はロックアウト状態であると判別してロックアウト微分パルスＹ３を出力し、論理回路１３９は判別信号ＤＳ２を“１”にする。垂直同期信号発生装置１１０のセレクタ１２は、判別信号ＤＳ２が“１”であるので、垂直同期信号ＶＳを選択し、垂直同期信号ＧＶＳ２として出力する。したがって、入力される輝度信号との間に位相のずれがない垂直同期信号ＧＶＳ２が得られる。
【０１６６】
ＡＦＣ回路１２０のセレクタ１２６は、判別信号ＤＳ２が“１”であるので、過渡応答が速いＬＰＦ１２２の出力を選択する。このため、垂直同期信号ＡＦＣＶＳ２の位相は急速に垂直同期信号ＶＳの位相に近づき、位相誤差信号ＰＥが小さくなる。
【０１６７】
位相誤差信号ＰＥが小さい状態が続くと、ロックイン判別回路１３８はロックイン微分パルスＹ５を出力し、論理回路１３９は判別信号ＤＳ２を“０”にする。垂直同期信号発生装置１１０のセレクタ１２は、判別信号ＤＳ２が“０”であるので、垂直同期信号ＡＦＣＶＳ２を選択し、垂直同期信号ＧＶＳ２として出力する。このとき、垂直同期信号ＡＦＣＶＳ２と垂直同期信号ＶＳとの位相差は非常に小さいので、セレクタ１２の切り替え時に垂直同期信号ＧＶＳ２は乱れない。
【０１６８】
ＡＦＣ回路１２０のセレクタ１２６は、判別信号ＤＳ２が“０”であるので、過渡応答が遅いＬＰＦ２２の出力を選択する。このため、垂直同期信号ＧＶＳ２として、周期が安定した垂直同期信号ＡＦＣＶＳ２が出力される。
【０１６９】
このように、本実施形態に係る垂直同期信号発生装置は、通常時には垂直同期信号ＡＦＣＶＳを出力し、電源投入時や、シーン切り替え時等において、垂直同期信号ＶＳと垂直同期信号ＡＦＣＶＳ２との間の位相ずれ検出すると、垂直同期信号ＡＦＣＶＳに代えて垂直同期信号ＶＳを出力する。このため、通常時には周波数が安定し、パルスの欠落がない垂直同期信号を得ることができる。また、垂直同期信号ＶＳの位相と垂直同期信号ＡＦＣＶＳ２の位相とがずれた状態である場合には、過渡応答が速いＬＰＦを用いるようにするので、垂直同期信号ＡＦＣＶＳ２に対する同期引き込みを素早く行うことができる。
【０１７０】
以上の実施形態においては、映像信号はＮＴＳＣ方式のものであるとして説明したが、その他の方式の映像信号についても同様に本発明を適用することができる。
【０１７１】
【発明の効果】
以上のように本発明によると、周期が安定した垂直同期信号を得ることができる。また、入力信号に含まれる垂直同期信号が２つの周期を交互に繰り返すものである場合や、入力される垂直同期信号の位相が急にずれた場合にも、常にフレーム同期の取れた映像信号を得ることができるので、デジタル信号規格に完全に準拠した標準映像データを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る垂直同期信号発生装置の構成を示すブロック図である。
【図２】（ａ）は、奇数フィールドの場合に、垂直帰線期間における輝度信号の波形及び分離された同期信号のタイミングを示すグラフである。（ｂ）は、偶数フィールドの場合に、垂直帰線期間における輝度信号の波形及び分離された同期信号のタイミングを示すグラフである。
【図３】図１のＡＦＣ回路の構成の例を示すブロック図である。
【図４】（ａ）は、垂直同期信号ＶＳの周期が一定の期間Ｔである場合の、図１のＡＦＣ回路の動作を示すタイミングチャートである。（ｂ）は、垂直同期信号ＶＳが２つの周期Ｔ，Ｔ’を交互に繰り返すものである場合の、図１のＡＦＣ回路の動作を示すタイミングチャートである。
【図５】図１の垂直同期信号位相検出回路の構成の例を示すブロック図である。
【図６】垂直同期信号位相検出回路の各構成要素が出力する値についての説明図である。
【図７】本発明の第２の実施形態に係る映像信号処理装置の構成を示すブロック図である。
【図８】（ａ）は、図７のフレーム同期回路に入力される映像信号、垂直同期信号ＧＶＳ、及び水平同期信号ＨＳのタイミングの例を示すグラフである。（ｂ）は、図７の書き込み制御回路が出力する信号の例を示すグラフである。（ｃ）は、図７の読み出し制御回路が出力する信号の例を示すグラフである。
【図９】（ａ）は、書き込み動作が読み出し動作を追い越す場合について、図７のＳｋｉｐ／Ｈｏｌｄ制御回路の動作を説明するためのグラフである。（ｂ）は、読み出し動作が書き込み動作を追い越す場合について、図７のＳｋｉｐ／Ｈｏｌｄ制御回路の動作を説明するためのグラフである。
【図１０】（ａ）は、図７のフレームメモリに格納される映像信号の書き込み状態を示す説明図である。（ｂ）は、図１の垂直同期信号発生装置に代えて、図２３の従来の垂直同期信号発生装置を用いた場合の、映像信号処理装置が出力する映像を示す説明図である。（ｃ）は、図７の映像信号処理装置が出力する映像を示す説明図である。
【図１１】第２の実施形態の変形例に係る映像信号処理装置の構成を示すブロック図である。
【図１２】（ａ）は、書き込み動作が読み出し動作を追い越す場合について、図１１のＳｋｉｐ／Ｈｏｌｄ制御回路の動作を説明するためのグラフである。（ｂ）は、読み出し動作が書き込み動作を追い越す場合について、図１１のＳｋｉｐ／Ｈｏｌｄ制御回路の動作を説明するためのグラフである。
【図１３】図１１のフレーム同期回路における処理の流れを示すフローチャートである。
【図１４】本発明の第３の実施形態に係る映像信号処理装置の構成を示すブロック図である。
【図１５】（ａ）は、デジタル映像信号規格Ｒｅｃ．６５６における１ライン分１７１６個のデータを示す説明図である。（ｂ）は、デジタル映像信号規格Ｒｅｃ．６５６におけるＥＡＶ及びＳＡＶについての説明図である。
【図１６】本発明の第４の実施形態に係る垂直同期信号発生装置の構成を示すブロック図である。
【図１７】図１６のＡＦＣ回路の構成の例を示すブロック図である。
【図１８】図１６の垂直同期信号位相検出回路の構成の例を示すブロック図である。
【図１９】垂直同期信号ＶＳの位相が大きくずれた場合における、垂直同期信号位相検出回路によるロックアウト微分パルスの生成について示すタイミングチャートである。
【図２０】垂直同期信号ＶＳにノイズが加わった場合における垂直同期信号位相検出回路の動作を示すタイミングチャートである。
【図２１】垂直同期信号ＶＳの位相が大きくずれた場合における、垂直同期信号位相検出回路によるロックイン微分パルスの生成について示すタイミングチャートである。
【図２２】図１８の論理回路の動作を示すタイミングチャートである。
【図２３】従来の垂直同期信号発生装置の構成を示すブロック図である。
【符号の説明】
１０，１１０ 垂直同期信号発生装置
１１ 垂直同期信号分離回路
１２ セレクタ
１４ 水平同期信号分離回路
２０，１２０ 自動周波数制御回路（ＡＦＣ回路）
２１ 位相比較回路
２２，１２２ ローパスフィルタ（ＬＰＦ）
２３ 加算回路
２４ 積分回路
２５ 微分回路
３０，１３０ 垂直同期信号位相検出回路
３１ Ｖ周期カウンタ
３２ 第１のホールド回路
３３ 第１の減算回路
３４ 第１の絶対値回路
３５ 第２のホールド回路
３６ 第２の減算回路
３７ 第２の絶対値回路
４１ 第１の比較回路
４２ 第２の比較回路
４３，１３９ 論理回路
５０，６０ フレーム同期回路
５１，６１ 書き込み制御回路
５２，６２ 読み出し制御回路
５３，６３ Ｓｋｉｐ／Ｈｏｌｄ制御回路
５４，５５，６４ フレームメモリ
５６，６６ セレクタ
６５ ラインメモリ
１００ データ多重回路
１２６ セレクタ（フィルタセレクタ）
１３１ 絶対値回路
１３２ ホールド回路
１３３ ロックアウト比較回路
１３４ ロックアウトカウンタ
１３５ ロックアウト判別回路
１３６ ロックイン比較回路
１３７ ロックインカウンタ
１３８ ロックイン判別回路
ＶＳ 第１の垂直同期信号
ＡＦＣＶＳ，ＡＦＣＶＳ２ 第２の垂直同期信号
ＣＬ クロック
ＷＣＬ 書き込みクロック
ＲＣＬ 読み出しクロック
ＳＨ Ｓｋｉｐ／Ｈｏｌｄ制御信号
ＤＳ，ＤＳ２ 判別信号
【発明の属する技術分野】
本発明は、映像信号を扱う機器の信号処理に関し、特に映像信号の垂直同期信号の分離を安定して行う技術に関する。
【０００２】
【従来の技術】
テレビやＶＴＲ（videotape recorder）などの映像信号の表示や記録再生を行う機器は、映像信号の帰線期間に重畳されている同期信号を基準にして信号処理を行っている。したがって、表示や記録再生を安定して行うためには、入力される映像信号の質に依存せず、常に安定した同期信号分離を行うことが必要である。例えば、特開平０１−７１２８０号公報には、分離された水平同期信号の安定化のために、分離された水平同期信号そのものを使わずに、自動周波数制御回路（ＡＦＣ回路）で生成した同期過多又は同期欠落のない水平同期信号を使用すると、安定性が向上することが開示されている。
【０００３】
また、垂直同期信号の安定化に関しても、同様にＡＦＣを用いる例が特開平４−１８８９６０号公報に開示されている。図２３は、このような従来の垂直同期信号発生装置の構成を示すブロック図である。
【０００４】
図２３を参照して説明する。同期信号分離回路９１は、輝度信号を含む映像信号を入力とし、この映像信号から垂直同期信号を分離して、ＡＦＣ回路９２及び垂直同期信号検出回路９３に出力する。ＡＦＣ回路９２とＦｖＶＣＯ回路９４とは、フィードバックループを有するＰＬＬ（phase locked loop）を構成している。ＡＦＣ回路９２は、同期信号分離回路９１で分離された垂直同期信号とＦｖＶＣＯ回路９４の出力信号とを位相比較し、その結果得られた位相誤差をＦｖＶＣＯ回路９４に出力する。ＦｖＶＣＯ回路９４は位相誤差に応じて発振周波数を変化させ、周波数が垂直周波数に等しい信号をセレクタ９６に出力する。したがって、ＦｖＶＣＯ回路９４は、同期信号分離回路９１で分離された垂直同期信号に同期過多又は同期欠落が存在していても、周波数が安定した信号を出力することができる。
【０００５】
垂直同期信号検出回路９３は、垂直同期信号の有無を検出し、その結果をセレクタ９６に選択のための信号として出力する。ＦｖＯＳＣ回路９５は、フリーランで発振しており、その出力の周波数は垂直周波数で安定している。ＦｖＯＳＣ回路９５は、生成した信号をセレクタ９６に出力している。セレクタ９６は、垂直同期信号検出回路９３の出力に基づき、ＦｖＶＣＯ回路９４及びＦｖＯＳＣ回路９５の出力のうちの一方を選択し、垂直同期信号として出力する。
【０００６】
すなわち、セレクタ９６は、映像信号に垂直同期信号が存在することが垂直同期信号検出回路９３によって検出された場合は、ＰＬＬで安定化したＦｖＶＣＯ回路９４の出力を選択して出力し、垂直同期信号が検出されない場合は、フリーランで安定して発振するＦｖＯＳＣ回路９５の出力を選択して出力する。
【０００７】
【発明が解決しようとする課題】
しかし、このような構成では、入力映像信号の垂直同期信号の有無に応じて、入力映像信号の垂直同期信号に同期した信号と、フリーランで発振する回路の信号とを切り換えるので、切り換え直後には垂直同期信号の間隔が不連続になり、同期乱れが発生する。
【０００８】
またＶＴＲのスチル再生のように、垂直同期信号は存在するが、その周期がフィールド毎に交互に変化するような映像信号が入力された場合には、セレクタ９６はＦｖＶＣＯ回路９４の出力を選択して出力する。この場合、ＰＬＬでは入力された映像信号の垂直同期信号の周波数が平均化されるので、ＦｖＶＣＯ回路９４の出力は、入力された映像信号の垂直同期信号とは同期がずれてしまう。
【０００９】
本発明は、周期が安定した垂直同期信号を得ることができ、かつ、入力信号に含まれる垂直同期信号が２つの周期を交互に繰り返すものである場合においても、この入力信号に含まれる垂直同期信号に同期した垂直同期信号を得ることができる垂直同期信号発生装置を提供することを目的する。
【００１０】
また、本発明は、入力信号に含まれる垂直同期信号が２つの周期を交互に繰り返すものである場合においても、映像信号のフレーム同期を常に安定してとることができる映像信号処理装置を提供することを目的とする。
【００１１】
また、本発明は、入力信号に含まれる垂直同期信号が２つの周期を交互に繰り返すものである場合においても、完全に規格に準拠した標準映像データを得ることができる映像信号処理装置を提供することを目的とする。
【００１２】
また、本発明は、入力信号の位相がずれた場合においても、入力信号に含まれる垂直同期信号への同期引き込みを素早く行って、周期が安定した垂直同期信号を得ることができる垂直同期信号発生装置を提供することを目的する。
【００１３】
【課題を解決するための手段】
前記課題を解決するため、請求項１の発明が講じた手段は、垂直同期信号発生装置として、入力された輝度信号の垂直同期信号を分離し、第１の垂直同期信号として出力する垂直同期信号分離回路と、前記第１の垂直同期信号を入力とし、前記第１の垂直同期信号の平均繰り返し周波数に相当する繰り返し周波数を有する第２の垂直同期信号を生成して出力する自動周波数制御回路と、前記第１の垂直同期信号が２つの周期を交互に繰り返すものであるか否かを検出し、その検出結果を判別信号として出力する垂直同期信号位相検出回路と、前記第１及び第２の垂直同期信号を入力とし、前記判別信号が、前記第１の垂直同期信号が２つの周期を交互に繰り返すものであることを示す場合には前記第１の垂直同期信号を選択し、その他の場合には前記第２の垂直同期信号を選択し、出力するセレクタとを備えたものである。
【００１４】
請求項１の発明によると、周波数が安定し、パルスの欠落がない垂直同期信号を得ることができる。入力信号に含まれる第１の垂直同期信号が２つの周期を交互に繰り返すものである場合においては、第２の垂直同期信号ではなく、第１の垂直同期信号を選択するので、常に入力された輝度信号に同期した垂直同期信号を得ることができる。また、第１及び第２の垂直同期信号は同期しているので、選択する垂直同期信号を切り換える際にも同期が乱れない。
【００１５】
また、請求項２の発明では、請求項１に記載の垂直同期信号発生装置において、前記自動周波数制御回路は、入力された値を累積加算するｍビット（ｍは自然数）の積分回路と、前記積分回路の出力を前記第１の垂直同期信号のタイミングでサンプリングし、サンプル値と所定値との差分を出力する位相比較回路と、前記位相比較回路の出力のうち、低周波成分を通過させるローパスフィルタと、前記ローパスフィルタの出力と定数とを加算して前記積分回路に出力する加算回路と、前記積分回路の最上位ビットを微分し、得られたエッジのタイミングで前記第２の垂直同期信号を出力する微分回路とを備えたものである。
【００１６】
また、請求項３の発明では、請求項１に記載の垂直同期信号発生装置において、前記垂直同期信号位相検出回路は、前記第１の垂直同期信号のタイミングでリセットされ、クロックのパルス数をカウントして得たカウント値を出力するＶ周期カウンタと、前記Ｖ周期カウンタの出力を前記第１の垂直同期信号のタイミングに応じてラッチして出力し、次にラッチを行うまで出力を保持する第１のホールド回路と、前記Ｖ周期カウンタの出力と前記第１のホールド回路の出力との差分を求めて出力する第１の減算回路と、前記第１の減算回路の出力の絶対値を求めて出力する第１の絶対値回路と、前記第１の絶対値回路の出力を前記第１の垂直同期信号のタイミングに応じてラッチして出力し、次にラッチを行うまで出力を保持する第２のホールド回路と、前記第１の絶対値回路の出力と前記第２のホールド回路の出力との差分を求めて出力する第２の減算回路と、前記第２の減算回路の出力の絶対値を求めて出力する第２の絶対値回路と、前記第１の絶対値回路の出力と第１の定数との比較を行い、その結果を出力する第１の比較回路と、前記第２の絶対値回路の出力と第２の定数との比較を行い、その結果を出力する第２の比較回路と、前記第１の比較回路の出力と前記第２の比較回路の出力との間で論理演算を行い、その結果を前記判別信号として出力する論理回路とを備えたものである。
【００１７】
また、請求項４の発明は、映像信号処理装置として、請求項１に記載の垂直同期信号発生装置と、入力された輝度信号の水平同期信号を分離して出力する水平同期信号分離回路と、フレームメモリを有し、前記垂直同期信号発生装置の出力と、前記水平同期信号と、書き込みクロックとに基づいて、所定順の書き込みアドレスを生成し、入力された映像信号を前記書き込みアドレスに従って前記フレームメモリに書き込むとともに、読み出しクロックに基づいて、前記書き込みアドレスと同一順の読み出しアドレスを生成し、前記読み出しアドレスに従って前記フレームメモリから読み出しを行い、標準映像信号として出力するフレーム同期回路とを備え、前記フレーム同期回路は、前記書き込みアドレスが変化する速度と前記読み出しアドレスが変化する速度とが異なる場合において、前記フレームメモリから一のフレームの信号を読み出す際に、アドレスの追い越しに起因した、前記一のフレーム以外のフレームの信号の読み出しを行わないように、前記フレームメモリへの書き込み又は前記フレームメモリからの読み出しの制御を行うものである。
【００１８】
請求項４の発明によると、請求項１に記載の垂直同期信号発生装置を用いるので、入力信号に含まれる垂直同期信号が２つの周期を交互に繰り返すものである場合においても、表示される映像信号がフィールド間でずれを生じず、常にフレーム同期の取れた映像信号を得ることができる。また、フレームメモリから一のフレームの信号を読み出す際に、アドレスの追い越しに起因した、前記一のフレーム以外のフレームの信号の読み出しを行わないようにするので、読み出されたフレームの中で画像が不連続になってしまうことを避けることができる。
【００１９】
また、請求項５の発明では、請求項４に記載の映像信号処理装置において、前記フレーム同期回路は、前記フレームメモリを少なくとも２つ備え、かつ、前記垂直同期信号発生装置の出力と、前記水平同期信号と、書き込みクロックとに基づいて、前記２つのフレームメモリのうちから書き込みを行うフレームメモリを選択する書き込み選択信号と、選択したフレームメモリへの書き込みアドレスとを生成して出力する書き込み制御回路と、読み出しクロックをカウントし、得られたカウント値に従って前記２つのフレームメモリの読み出しアドレスを生成して出力する読み出し制御回路と、前記書き込みアドレス及び前記読み出しアドレスの変化の傾向に基づき、読み出しを行うフレームメモリを選択するＳｋｉｐ／Ｈｏｌｄ制御信号を生成して出力するＳｋｉｐ／Ｈｏｌｄ制御回路とを備え、前記書き込みアドレスに従って、入力された映像信号を前記書き込み選択信号によって選択されたフレームメモリに書き込むとともに、前記読み出しアドレスに従って、前記Ｓｋｉｐ／Ｈｏｌｄ制御信号に応じて選択されたフレームメモリから読み出しを行い、前記標準映像信号として出力するものである。
【００２０】
また、請求項６の発明では、請求項４に記載の映像信号処理装置において、前記フレーム同期回路は、入力された映像信号を所定のライン数に相当する時間だけ遅延させて出力するラインメモリと、前記垂直同期信号発生装置の出力と、前記水平同期信号と、書き込みクロックとに基づいて、前記フレームメモリへの書き込みアドレスを生成して出力する書き込み制御回路と、読み出しクロックをカウントし、得られたカウント値に従って前記フレームメモリの読み出しアドレスを生成して出力する読み出し制御回路と、前記書き込みアドレスと前記読み出しアドレスとの差に基づき、前記入力された映像信号及び前記ラインメモリ出力のうちのいずれかを選択して前記フレームメモリに書き込むように制御するＳｋｉｐ／Ｈｏｌｄ制御信号を生成して出力するＳｋｉｐ／Ｈｏｌｄ制御回路とを備え、前記入力された映像信号及び前記ラインメモリの出力のうち、前記Ｓｋｉｐ／Ｈｏｌｄ制御信号に応じて選択されたものを前記書き込みアドレスに従って前記フレームメモリに書き込むとともに、前記読み出しアドレスに従って前記フレームメモリから読み出しを行い、前記標準映像信号として出力するものである。
【００２１】
また、請求項７の発明は、請求項４に記載の映像信号処理装置において、前記フレーム同期回路が出力する前記標準映像信号の各ラインのデータに、スタートマーク、エンドマーク及びブランキング期間を表すデータ群を付加して出力するデータ多重回路を更に備えたものである。
【００２２】
請求項７の発明によると、入力信号に含まれる垂直同期信号が２つの周期を交互に繰り返すものである場合においても、デジタル信号規格に完全に準拠した標準映像データを得ることができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る垂直同期信号発生装置の構成を示すブロック図である。図１の垂直同期信号発生装置１０は、垂直同期信号分離回路１１と、自動周波数制御回路（以下では、ＡＦＣ回路と称する）２０と、垂直同期信号位相検出回路３０と、セレクタ１２とを備えている。
【００３１】
図１の垂直同期信号発生装置１０に入力される輝度信号は、ＮＴＳＣ（national television system committee）方式の映像信号から分離されたものであるとし、垂直同期信号分離回路１１、ＡＦＣ回路２０、垂直同期信号位相検出回路３０、及びセレクタ１２には、周波数ｆｓのクロックが入力されているものとする。
【００３２】
垂直同期信号分離回路１１は、入力された輝度信号にその垂直帰線期間において重畳された第１の垂直同期信号ＶＳを分離し、ＡＦＣ回路２０、垂直同期信号位相検出回路３０及びセレクタ１２に出力する。ＡＦＣ回路２０は、ＰＬＬ（phase locked loop）回路を備え、垂直同期信号ＶＳにほぼ同期し、垂直同期信号ＶＳの平均繰り返し周波数に相当する繰り返し周波数を有する第２の垂直同期信号ＡＦＣＶＳを生成し、セレクタ１２に出力する。垂直同期信号位相検出回路３０は、垂直同期信号ＶＳの状態に応じた判別信号ＤＳをセレクタ１２に出力する。セレクタ１２は、この判別信号ＤＳに応じて、垂直同期信号ＶＳ及び垂直同期信号ＡＦＣＶＳのうちのいずれか１つを選択し、垂直同期信号ＧＶＳとして出力する。
【００３３】
以下、このように構成された本発明の第１の実施形態に係る垂直同期信号発生装置１０の動作について説明する。
【００３４】
図２（ａ）は、奇数フィールドの場合に、垂直帰線期間における輝度信号の波形及び分離された同期信号のタイミングを示すグラフである。図２（ｂ）は、偶数フィールドの場合に、垂直帰線期間における輝度信号の波形及び分離された同期信号のタイミングを示すグラフである。奇数フィールドでは第４ラインの始めから３ラインの期間、偶数フィールドでは第２６６ラインの中間から３ラインの期間は、垂直同期パルス期間である。垂直同期信号分離回路１１は、このような垂直同期パルス期間を検出し、その開始タイミングにおいて垂直同期信号ＶＳのパルスを出力する。
【００３５】
図３は、図１のＡＦＣ回路２０の構成の例を示すブロック図である。図３に示すように、ＡＦＣ回路２０は、位相比較回路２１と、ローパスフィルタ（以下では、ＬＰＦと称する）２２と、加算回路２３と、積分回路２４と、微分回路２５とを備えている。
【００３６】
ここで、Ｄ＝２m（ｍは自然数）とする。位相比較回路２１は、垂直同期信号ＶＳのパルスのタイミングで積分回路２４の出力Ｓをサンプリングし、例えばＤ／２からサンプル値を減じた結果をＬＰＦ２２に出力する。ＬＰＦ２２は、例えば完全積分型のＬＰＦであって、位相比較回路２１の出力のうち、一定の周波数以下の成分だけを通過させ、加算回路２３に出力する。
【００３７】
加算回路２３は、ＬＰＦ２２の出力と定数Ｘとを加算し、その結果を積分回路２４に出力する。積分回路２４は、ビット幅ｍビットの演算を行うことができるものであり、加算回路２３の出力を累積加算し、その結果Ｓを位相比較回路２１及び微分回路２５に出力する。
【００３８】
微分回路２５は、積分回路２４の出力ＳがＤ／２に達したときにパルスを垂直同期信号ＡＦＣＶＳとして出力する。微分回路２５は、例えば、積分回路２４の出力Ｓの最上位ビット（ＭＳＢ）が“Ｌ”から“Ｈ”（“Ｌ”及び“Ｈ”は、それぞれ論理的な低電位及び高電位を表す）に変化するタイミングを検出し、そのタイミングでパルスを出力する。
【００３９】
図４（ａ）は、垂直同期信号ＶＳの周期が一定の期間Ｔである場合の、図１のＡＦＣ回路２０の動作を示すタイミングチャートである。図４（ｂ）は、垂直同期信号ＶＳが２つの周期Ｔ，Ｔ’を交互に繰り返すものである場合の、図１のＡＦＣ回路２０の動作を示すタイミングチャートである。
【００４０】
図４（ａ）に示すように、垂直同期信号ＶＳの周期をＴとすると、積分回路２４がそのカウント値を０から増加させてＤ−１に達し、再び０に戻るまでの期間がＴとなるようにするためには、Ｘ＝Ｄ／（ｆｓ×Ｔ）とすればよい。
【００４１】
位相比較回路２１は、積分回路２４の出力Ｓを垂直同期信号ＶＳのタイミングでサンプリングする。位相比較回路２１は、サンプル値と値Ｄ／２との差分を誤差信号としてＬＰＦ２２に出力する。例えば、初期状態において、サンプル値が値Ｄ／２に達していなかったとすると、誤差信号は正の値となる。
【００４２】
ＬＰＦ２２は誤差信号を平滑化して加算回路２３に出力し、加算回路２３はＬＰＦ２２出力に定数Ｘを加算して積分回路２４に出力する。積分回路２４は、保持している積分値に加算回路２３の出力を加算して位相比較回路２１に再び出力する。例えば、誤差信号が正の値の場合は、積分回路２４の出力Ｓの増加が大きくなるので、出力ＳがＤ／２に達するタイミングが早まる。
【００４３】
このように、ＡＦＣ回路２０はフィードバックループを有し、ＰＬＬ回路として動作するので、積分回路２４の出力Ｓは過渡応答を繰り返し、最終的には図４（ａ）のように、垂直同期信号ＶＳと繰り返し周波数が一致し、かつ、位相が同期するようになる。
【００４４】
垂直同期信号ＶＳの周期が一定である場合は、垂直同期信号ＡＦＣＶＳは垂直同期信号ＶＳに同期する。突発的に垂直同期信号ＶＳのパルスが欠落した場合は、位相比較回路２１は積分回路２４の出力Ｓをサンプリングしないため、ＬＰＦ２２及び加算回路２３の出力は変化しない。したがって、このような場合、微分回路２５が出力する垂直同期信号ＡＦＣＶＳは、欠落した垂直同期信号ＶＳのパルスを補ったものとなる。
【００４５】
また、垂直同期信号ＶＳの周期はほぼ一定であるが、ノイズ等の影響で垂直同期信号ＶＳのタイミングが前後に変動を繰り返す場合は、その変動が数クロック分の小さいものであれば、位相比較回路２１が求めるサンプル値のＤ／２からの誤差は非常に小さい。この誤差は、ＬＰＦ２２を通過しないので、積分回路２４の入力には影響を与えない。したがって、垂直同期信号ＶＳのタイミングが細かく変動する場合でも、垂直同期信号ＡＦＣＶＳは常に安定である。
【００４６】
しかし、図４（ｂ）に示すように、垂直同期信号ＶＳが２つの周期Ｔ，Ｔ’を交互に繰り返すものである場合には（周期ＴとＴ’との差は走査線数ライン程度の期間に相当するものとする）、問題が生じる。すなわち、周期ＴとＴ’との差が、積分回路２４が出力Ｓを２α増加させる期間に相当するものとすると、定常状態において、位相比較回路２１のサンプル値はＤ／２＋αとＤ／２−αとを交互に繰り返す。このため、ＬＰＦ２２が出力する誤差信号は平均化されてゼロとなる。その結果、微分回路２５の出力である垂直同期信号ＡＦＣＶＳの平均繰り返し周波数は、垂直同期信号ＶＳに一致する一方、垂直同期信号ＡＦＣＶＳのパルスの位置は、フィールド毎に交互に垂直同期信号ＶＳのパルスの前後となることを繰り返す。
【００４７】
したがって、垂直同期信号ＶＳが２つの周期Ｔ，Ｔ’を交互に繰り返すものである場合には、ＡＦＣ回路２０の出力である垂直同期信号ＡＦＣＶＳを用いることはできないので、このような場合を検出する必要がある。
【００４８】
図５は、図１の垂直同期信号位相検出回路３０の構成の例を示すブロック図である。図５の垂直同期信号位相検出回路３０は、Ｖ周期カウンタ３１と、第１のホールド回路３２と、第１の減算回路３３と、第１の絶対値回路３４と、第２のホールド回路３５と、第２の減算回路３６と、第２の絶対値回路３７と、第１の比較回路４１と、第２の比較回路４２と、論理回路４３とを備えている。
【００４９】
Ｖ周期カウンタ３１には、垂直同期信号ＶＳと周波数ｆｓのクロックＣＬとが入力されている。Ｖ周期カウンタ３１は、クロックＣＬのパルスのカウントを行い続け、カウント値をホールド回路３２及び減算回路３３に出力する。また、Ｖ周期カウンタ３１は、垂直同期信号ＶＳのパルスが入力されると、カウント値を０にリセットし、カウント値がカウントすることができる最大の数に達したときは、カウントアップを停止する。ホールド回路３２は、垂直同期信号ＶＳのパルスが入力されると、クロックＣＬに同期してＶ周期カウンタ３１の出力Ｄ１をラッチし、次に垂直同期信号ＶＳのパルスが入力され、更にクロックＣＬのパルスが入力されるまでホールドする。ホールド回路３２は、ホールドしている値を減算回路３３に出力する。
【００５０】
減算回路３３は、Ｖ周期カウンタ３１の出力Ｄ１からホールド回路３２の出力Ｄ２を減算し、絶対値回路３４に出力する。絶対値回路３４は、減算回路３３の出力Ｄ３の絶対値を求め、ホールド回路３５、減算回路３６、及び比較回路４１に出力する。比較回路４１は、絶対値回路３４の出力Ｄ４と定数Ａとの大小比較を行い、その結果Ｐを論理回路４３に出力する。比較回路４１の出力Ｐは、例えば、Ｄ４＞Ａの場合は“１”、その他の場合は“０”である。ホールド回路３５は、垂直同期信号ＶＳのパルスが入力されると、クロックＣＬに同期して絶対値回路３４の出力Ｄ４をラッチし、次に垂直同期信号ＶＳのパルスが入力され、更にクロックＣＬのパルスが入力されるまでホールドする。ホールド回路３５は、ホールドしている値を減算回路３６に出力する。
【００５１】
減算回路３６は、絶対値回路３４の出力Ｄ４からホールド回路３５の出力Ｄ５を減算し、絶対値回路３７に出力する。絶対値回路３７は、減算回路３６の出力Ｄ６の絶対値を求め、比較回路４２に出力する。比較回路４２は、絶対値回路３７の出力Ｄ７と定数Ｂとの大小比較を行い、その結果Ｑを論理回路４３に出力する。比較回路４２の出力Ｑは、例えば、Ｄ７＞Ｂの場合は“１”、その他の場合は“０”である。論理回路４３は、比較回路４１の出力Ｐと比較回路４２の出力Ｑとの間で論理演算を行い、得られた結果を判別信号ＤＳとして出力する。
【００５２】
図６は、垂直同期信号位相検出回路３０の各構成要素が出力する値についての説明図である。図６を参照して、垂直同期信号位相検出回路３０の動作を説明する。ここでは、一例として、クロック周波数（サンプリング周波数）ｆｓ＝２７ＭＨｚとし、走査線１ライン分の期間、及び１フィールド分の期間においてＶ周期カウンタ３１が増加させるカウント値を、それぞれＨ＝１７１６、Ｖ＝４５０４５０とする。また、図４（ａ），（ｂ）の期間Ｔ及びＴ’においてＶ周期カウンタ３１が増加させるカウント値を、それぞれＶ、Ｖ＋Ｈとし、Ｖ周期カウンタ３１のビット数を１９ビットとする。
【００５３】
垂直同期信号ＶＳが取りうる周期には、次のような４つの場合がある。ここで、比較回路４１に入力される定数Ａは０＜Ａ＜Ｈを満たし、比較回路４２に入力される定数Ｂは、０＜Ｂ＜２19−Ｖ−１を満たすものとする。
【００５４】
（１）垂直同期信号ＶＳの周期が一定である場合
Ｖ周期カウンタの出力Ｄ１は一定値Ｖであるので、ホールド回路３２の出力Ｄ２も一定値Ｖとなる。このため、減算回路３３の出力Ｄ３、絶対値回路３４の出力Ｄ４、ホールド回路３５の出力Ｄ５、減算回路３６の出力Ｄ６、及び絶対値回路３７の出力Ｄ７は、全て０となる。したがって、Ｐ＝Ｑ＝０となる。
【００５５】
（２）垂直同期信号ＶＳの周期はほぼ一定であるが、数クロックの揺れがある場合
Ｄ１は一定値Ｖから数クロック分の誤差α１を持ち、Ｄ２も同程度の誤差α２を持つ。Ｄ１とＤ２との差分である減算回路３３の出力Ｄ３は、一定値Ｖに比べると微少であるので、Ｄ３≒０と考えてよい。このため、Ｄ４＝Ｄ５＝Ｄ６＝Ｄ７≒０となる。したがって、Ｐ＝Ｑ＝０となる。
【００５６】
（３）垂直同期信号ＶＳのパルスが欠落した場合
Ｖ周期カウンタ３１にはリセットがかからないので、出力Ｄ１は２19−１で停止している。ホールド回路３２は１フィールド前の値を保持するので、Ｄ２＝Ｖである。このため、Ｄ３＝Ｄ４＝２19−Ｖ−１となる。一方、ホールド回路３５はパルス欠落前の状態を保持しているので、Ｄ５＝０となる。このため、Ｄ６＝Ｄ７＝２19−Ｖ−１となる。したがって、Ｐ＝Ｑ＝１となる。
【００５７】
（４）垂直同期信号ＶＳが２つの周期Ｔ，Ｔ’を交互に繰り返す場合
Ｄ１＝Ｖ＋Ｈ、Ｄ２＝Ｖのとき、Ｄ３＝Ｖとなり、Ｄ１＝Ｖ、Ｄ２＝Ｖ＋Ｈのとき、Ｄ３＝−Ｖとなるので、いずれのときもＤ４＝Ｈとなる。このため、Ｄ５＝Ｈとなり、Ｄ６＝Ｄ７＝０となる。したがって、Ｐ＝１、Ｑ＝０となる。
【００５８】
論理回路４３は、比較回路４１の出力Ｐと、比較回路４２の出力Ｑを反転した信号との論理積を求め、判別信号ＤＳとして出力する。すると、判別信号ＤＳが“１”のとき、（４）の場合であることを検出することができる。
【００５９】
セレクタ１２は、垂直同期信号位相検出回路３０が出力する判別信号ＤＳが“０”である場合は垂直同期信号ＡＦＣＶＳを選択し、判別信号ＤＳが“１”である場合、すなわち、垂直同期信号ＶＳが２つの周期を交互に繰り返すものである場合は、垂直同期信号ＶＳを選択し、垂直同期信号ＧＶＳとして出力する。
【００６０】
このように、本実施形態に係る垂直同期信号発生装置は、通常は垂直同期信号ＡＦＣＶＳを出力し、垂直同期信号ＶＳが２つの周期を交互に繰り返すことを検出すると、垂直同期信号ＡＦＣＶＳの代わりに垂直同期信号ＶＳを出力する。このため、欠落や乱れがなく、常に入力映像信号の輝度信号と同期した垂直同期信号を得ることができる。
【００６１】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る映像信号処理装置の構成を示すブロック図である。図７の映像信号処理装置は、図１を参照して説明した垂直同期信号発生装置１０と、水平同期信号分離回路１４と、フレーム同期回路５０とを備えている。フレーム同期回路５０は、書き込み制御回路５１と、読み出し制御回路５２と、Ｓｋｉｐ／Ｈｏｌｄ制御回路５３と、フレームメモリ５４，５５と、セレクタ５６とを備えている。
【００６２】
垂直同期信号発生装置１０及び水平同期信号分離回路１４には、輝度信号が入力されている。垂直同期信号発生装置１０は、第１の実施形態で説明したように、欠落や乱れがなく、常に入力映像信号の輝度信号と同期した垂直同期信号ＧＶＳを発生させて、書き込み制御回路５１に出力する。水平同期信号分離回路１４は、入力された輝度信号の水平帰線期間に重畳された水平同期信号ＨＳを分離し、書き込み制御回路５１に出力する。
【００６３】
書き込み制御回路５１は、垂直同期信号ＧＶＳ、水平同期信号ＨＳ、及び書き込みクロックＷＣＬに基づいて、フレームメモリ５４，５５への書き込みアドレスＷ＿ＡＤＤ、書き込み許可信号Ｗ＿ＥＮＡ、及び書き込み選択信号Ｗ＿ＳＥＬを生成する。書き込み制御回路５１は、書き込み許可信号Ｗ＿ＥＮＡが有効であるときに書き込みクロックＷＣＬをカウントし、例えば、得られたカウント値を書き込みアドレスＷ＿ＡＤＤとして用いる。書き込み制御回路５１は、書き込みアドレスＷ＿ＡＤＤ及び書き込み選択信号Ｗ＿ＳＥＬをＳｋｉｐ／Ｈｏｌｄ制御回路５３及びフレームメモリ５４，５５に出力し、書き込み許可信号Ｗ＿ＥＮＡをフレームメモリ５４，５５に出力する。
【００６４】
読み出し制御回路５２には、読み出しクロックＲＣＬが入力されている。読み出し制御回路５２は、１フレーム周期毎に、読み出しクロックＲＣＬのカウントを繰り返すフレームカウンタ（Ｆカウンタ、図示せず）と、１ライン周期毎に、読み出しクロックＲＣＬのカウントを繰り返すラインカウンタ（Ｈカウンタ、図示せず）とを有している。Ｆカウンタ及びＨカウンタは、それぞれのカウント値を出力している。
【００６５】
読み出し制御回路５２は、Ｈカウンタ出力が映像信号の有効期間に相当するときにのみ、読み出し許可信号Ｒ＿ＥＮＡを有効にする。Ｆカウンタは、読み出し許可信号Ｒ＿ＥＮＡが有効であるときにカウントを行う。読み出し制御回路５２は、Ｆカウンタの出力を読み出しアドレスＲ＿ＡＤＤとしてＳｋｉｐ／Ｈｏｌｄ制御回路５３及びフレームメモリ５４，５５に出力し、読み出し許可信号Ｒ＿ＥＮＡをフレームメモリ５４，５５に出力する。
【００６６】
Ｓｋｉｐ／Ｈｏｌｄ制御回路５３は、フレームメモリ５４，５５から１フレームの信号を読み出す際に、アドレスの追い越しに起因した、この１フレーム以外のフレームの信号の読み出しを行わないように、すなわち、読み出したフレームの中で画像が不連続にならないように、読み出しフレームを制御するＳｋｉｐ／Ｈｏｌｄ制御信号ＳＨを生成し、セレクタ５６に出力する。Ｓｋｉｐ／Ｈｏｌｄ制御回路５３は、通常はフレームを読み出す毎にＳｋｉｐ／Ｈｏｌｄ制御信号ＳＨのレベルを反転させる。
【００６７】
フレームメモリ５４，５５には、映像信号が入力されている。フレームメモリ５４，５５は、それぞれ映像信号１フレーム分のデータを格納することができる。書き込み制御回路５１は、フレームメモリ５４，５５に映像信号を１フレームずつ交互に書き込むように、書き込み選択信号Ｗ＿ＳＥＬを生成して出力する。書き込み許可信号Ｗ＿ＥＮＡが有効であるとき、フレームメモリ５４，５５のうち、書き込み選択信号Ｗ＿ＳＥＬで選択されたものには、書き込みアドレスＷ＿ＡＤＤに映像信号が書き込まれる。
【００６８】
また、読み出し許可信号Ｒ＿ＥＮＡが有効であるとき、フレームメモリ５４，５５は、読み出しアドレスＲ＿ＡＤＤのデータをセレクタ５６に出力する。セレクタ５６は、Ｓｋｉｐ／Ｈｏｌｄ制御信号ＳＨに従って、フレームメモリ５４，５５の出力のうち、いずれか一方を選択して、完全にフレーム同期が取れた標準映像信号として出力する。
【００６９】
このように構成された映像信号処理装置の動作について、以下に説明する。
【００７０】
図８（ａ）は、図７のフレーム同期回路５０に入力される映像信号、垂直同期信号ＧＶＳ、及び水平同期信号ＨＳのタイミングの例を示すグラフである。図８（ｂ）は、図７の書き込み制御回路５１が出力する信号の例を示すグラフである。図８（ｃ）は、図７の読み出し制御回路５２が出力する信号の例を示すグラフである。
【００７１】
図８（ｂ），（ｃ）において、書き込みアドレスＷ＿ＡＤＤ、読み出しアドレスＲ＿ＡＤＤ、Ｆカウンタ出力、及びＨカウンタ出力については、縦軸がそれぞれの値を示している。また、映像信号のハッチングの入った長方形で示される期間は、映像信号の有効期間を表す。
【００７２】
書き込み制御回路５１は、垂直同期信号ＧＶＳを基準として、各フィールドの映像信号のスタートラインを検出し、水平同期信号ＨＳに基づいて映像信号の有効期間を検出して、この有効期間のみフレームメモリへの書き込み許可信号Ｗ＿ＥＮＡを有効に（ここでは例えば“Ｈ”に）する。また、フレーム同期回路５０が２つのフレームメモリ５４，５５を備えているので、書き込み制御回路５１は、書き込み選択信号Ｗ＿ＳＥＬを生成し、いずれのフレームメモリに書き込みを行うべきかを選択する。
【００７３】
書き込み制御回路５１は、フレームメモリ５４，５５への書き込みアドレスＷ＿ＡＤＤを奇数フィールドの垂直同期信号ＧＶＳのタイミングで初期化し、書き込みクロックＷＣＬが入力される毎に、書き込み許可信号Ｗ＿ＥＮＡが有効な期間においてのみ順次増加させる。書き込みアドレスＷ＿ＡＤＤは、ブランキング期間においては増加することなくホールドされるが、図８（ｂ）では簡略化して直線として表示している。
【００７４】
図８（ｃ）において、読み出し制御回路５２は、Ｈカウンタ出力が映像信号の有効期間に相当する時に、読み出し許可信号Ｒ＿ＥＮＡを有効に（ここでは例えば“Ｈ”に）する。読み出し制御回路５２は、フレームメモリからの読み出しアドレスＲ＿ＡＤＤを読み出し許可信号Ｒ＿ＥＮＡが有効な期間においてのみ順次増加させる。読み出しアドレスＲ＿ＡＤＤは、ブランキング期間においては増加することなくホールドされるが、図８（ｃ）では簡略化して直線として表示している。
【００７５】
フレーム同期回路５０においては、書き込み動作と読み出し動作とは独立して非同期に行われる。このため、書き込み動作が読み出し動作を追い越す場合、すなわち、まだ読み出しが行われていないアドレスに新たなデータを書き込もうとする場合と、読み出し動作が書き込み動作を追い越す場合、すなわち、まだ新たな書き込みが行われていないアドレスのデータを読み出そうとする場合とがある。
【００７６】
図９（ａ）は、書き込み動作が読み出し動作を追い越す場合について、図７のＳｋｉｐ／Ｈｏｌｄ制御回路５３の動作を説明するためのグラフである。書き込み制御回路５１が、例えばフレームメモリ５４に対してｎ番目（ｎは整数）のフレームの書き込みを終えるまでに、読み出し制御回路５２は、同一のフレームメモリ５４からｎ−２番目のフレームを既に読み出し終えている。同様に、書き込み制御回路５１が、フレームメモリ５５に対してｎ＋１番目のフレームの書き込みを終えるまでに、読み出し制御回路５２は、これと同一のフレームメモリ５５からｎ−１番目のフレームを既に読み出し終えている。ところが、次のｎ番目のフレームを読み出す際に、書き込みアドレスＷ＿ＡＤＤが読み出しアドレスＲ＿ＡＤＤを追い越すとする。
【００７７】
この場合、ｎ番目のフレームを読み出そうとする動作が完了する前に、ｎ＋２番目のフレームの書き込みが完了してしまう。すると、このようなアドレスの追い越しが生じるまでは、ｎ番目のフレームが読み出され、アドレスの追い越しが生じた後は、このフレームのデータに対して上書きされたｎ＋２番目のフレームのデータが読み出される。このため、読み出されたフレームの中で画像が不連続になってしまう。
【００７８】
Ｓｋｉｐ／Ｈｏｌｄ制御回路５３は、書き込みアドレスＷ＿ＡＤＤ及び読み出しアドレスＲ＿ＡＤＤの変化の傾向から、アドレスの追い越しが生じるか否かを予測する。例えば、書き込みアドレスＷ＿ＡＤＤと読み出しアドレスＲ＿ＡＤＤとの差をｎ−２番目及びｎ−１番目のフレームを読み出し終えた時に求める。そして、この差の変化から、ｎ番目のフレームを読み出しているときに、書き込みアドレスＷ＿ＡＤＤが読み出しアドレスＲ＿ＡＤＤを追い越すか否かを予測することができる。
【００７９】
Ｓｋｉｐ／Ｈｏｌｄ制御回路５３は、ｎ番目のフレームを読み出す際に、このフレームが格納されたフレームメモリに書き込みが行われ、かつ、アドレスの追い越しが生じることを予測した場合は、Ｓｋｉｐ／Ｈｏｌｄ制御信号ＳＨのレベルを変化させない。すると、セレクタ５６は、入力を切り替えないので、ｎ番目のフレームを飛び越して、ｎ＋１番目のフレームを選択することになる（すなわち、スキップ（ｓｋｉｐ）する）。
【００８０】
ｎ＋１番目のフレームは、ｎ＋２番目のフレームとは異なるフレームメモリに書き込まれているので、アドレスの追い越しが生じても問題はない。このように、ｎ番目のフレームのデータを読み出し中に、このフレームのデータに上書きされたｎ＋２番目のフレームのデータが読み出され、フレームの中で画像が不連続になってしまうことを防止することができる。
【００８１】
図９（ｂ）は、読み出し動作が書き込み動作を追い越す場合について、図７のＳｋｉｐ／Ｈｏｌｄ制御回路５３の動作を説明するためのグラフである。読み出し制御回路５２が、例えばフレームメモリ５４からｎ番目のフレームを読み出し終えるまでに、書き込み制御回路５１は、同一のフレームメモリ５４に対してｎ番目のフレームを既に書き込み終えている。同様に、読み出し制御回路５２が、フレームメモリ５５からｎ＋１番目のフレームを読み出し終えるまでに、書き込み制御回路５１は、これと同一のフレームメモリ５５に対してｎ＋１番目のフレームを既に書き込み終えている。ところが、次のｎ＋２番目のフレームを読み出す際に、読み出しアドレスＲ＿ＡＤＤが書き込みアドレスＷ＿ＡＤＤを追い越すとする。
【００８２】
この場合、ｎ＋２番目のフレームの書き込みが完了する前に、ｎ＋２番目のフレームを読み出そうとする動作が完了してしまう。すると、このようなアドレスの追い越しが生じるまでは、ｎ＋２番目のフレームが読み出され、アドレスの追い越しが生じた後は、まだｎ＋２番目のフレームのデータによって上書きされていないｎ番目のフレームのデータが読み出される。このため、読み出されたフレームの中で画像が不連続になってしまう。
【００８３】
Ｓｋｉｐ／Ｈｏｌｄ制御回路５３は、書き込みアドレスＷ＿ＡＤＤ及び読み出しアドレスＲ＿ＡＤＤの変化の傾向から、アドレスの追い越しが生じるか否かを予測する。例えば、書き込みアドレスＷ＿ＡＤＤと読み出しアドレスＲ＿ＡＤＤとの差をｎ番目及びｎ＋１番目のフレームを読み出し終えた時に求める。そして、この差の変化から、ｎ＋２番目のフレームを読み出しているときに、読み出しアドレスＲ＿ＡＤＤが書き込みアドレスＷ＿ＡＤＤを追い越すか否かを予測することができる。
【００８４】
Ｓｋｉｐ／Ｈｏｌｄ制御回路５３は、ｎ＋２番目のフレームを読み出す際に、このフレームが格納されたフレームメモリに書き込みが行われ、かつ、アドレスの追い越しが生じることを予測した場合は、Ｓｋｉｐ／Ｈｏｌｄ制御信号ＳＨのレベルを変化させない。すると、セレクタ５６は、入力を切り替えないので、ｎ＋２番目ではなく、ｎ＋１番目のフレームを再度選択することになる（すなわち、ホールド（ｈｏｌｄ）する）。
【００８５】
ｎ＋１番目のフレームは、ｎ＋２番目のフレームとは異なるフレームメモリに書き込まれているので、アドレスの追い越しが生じても問題はない。このように、ｎ＋２番目のフレームのデータを読み出し中に、このフレームのデータによって上書きされる前のｎ番目のフレームのデータが読み出され、フレームの中で画像が不連続になってしまうことを防止することができる。
【００８６】
このように、図７の映像信号処理装置によると、書き込みアドレスＷ＿ＡＤＤが変化する速度と読み出しアドレスＲ＿ＡＤＤが変化する速度とが異なる場合において、フレームメモリから１フレームの信号を読み出す際に、アドレスの追い越しに起因した、この１フレーム以外のフレームの信号の読み出しを行わないようにすることができる。したがって、読み出したフレームの中で画像が不連続にならないようにすることができる。
【００８７】
図１０（ａ）は、図７のフレームメモリ５４及び５５に格納される映像信号の書き込み状態を示す説明図である。ここでは、入力される映像信号はＮＴＳＣ方式の信号であって、輝度信号（Ｙ）と２つの色差信号（Ｃｒ，Ｃｂ）とが２７ＭＨｚのクロックでＹ：Ｃｒ：Ｃｂ＝４：２：２の割合で多重されているものとする。このとき、映像信号の１フレームは、標準的には水平方向に１７１６サンプル、垂直方向に５２５ラインのデータで構成されている。このうち、映像信号の有効期間のデータは、水平方向に１４４０サンプル、垂直方向に４８０ラインである。
【００８８】
図７，図１０（ａ）を参照して、フレームメモリ５４及び５５の動作を説明する。まず、書き込み選択信号Ｗ＿ＳＥＬにより、フレームメモリ５４が書き込みメモリとして選択されているとする。映像信号の有効期間になると、書き込み制御回路５１は、書き込み許可信号Ｗ＿ＥＮＡ信号を有効にし、書き込みアドレスＷ＿ＡＤＤを順に増加させ、映像信号のデータをＣｒ，Ｙ，Ｃｂ，Ｙの順でフレームメモリ５４に書き込んでいく。１４４０サンプル分のデータを書き込むと、書き込み制御回路５１は、書き込み許可信号Ｗ＿ＥＮＡ信号を無効にし、書き込みアドレスＷ＿ＡＤＤをホールド状態にする。
【００８９】
水平帰線期間が過ぎて映像信号の次の有効期間になると、書き込み制御回路５１は、書き込み許可信号Ｗ＿ＥＮＡを再び有効にし、書き込みアドレスＷ＿ＡＤＤを更新して書き込みを始める。そして、１フレーム分（１４４０×４８０サンプル）のデータの書き込みが終わると、書き込み制御回路５１は、書き込み選択信号Ｗ＿ＳＥＬのレベルを変化させ、フレームメモリ５５を書き込みメモリとして選択する。その後、フレームメモリ５４の場合と同様に、映像信号の次のフレームのデータがフレームメモリ５５に書き込まれる。
【００９０】
読み出し制御回路５２は、Ｈカウンタ出力に応じて読み出し許可信号Ｒ＿ＥＮＡを有効にし、読み出しアドレスＷ＿ＡＤＤを順に増加させて、映像信号のデータをＣｒ，Ｙ，Ｃｂ，Ｙの順に読み出す。
【００９１】
ここで、図４（ｂ）に示すように、垂直同期信号ＶＳが２つの周期Ｔ，Ｔ’を交互に繰り返すものである場合について説明する。図１０（ｂ）は、図１の垂直同期信号発生装置１０に代えて、図２３の従来の垂直同期信号発生装置を用いた場合の、映像信号処理装置が出力する映像を示す説明図である。図１０（ｃ）は、図７の映像信号処理装置が出力する映像を示す説明図である。
【００９２】
図２３の従来の垂直同期信号発生装置が出力する垂直同期信号を用いる場合、書き込み制御回路５１は、周期がほぼ一定の垂直同期信号を基準として映像信号の有効期間の開始位置を求め、書き込み許可信号Ｗ＿ＥＮＡを生成し、映像信号のデータをフレームメモリに書き込む。このため、奇数フィールドと偶数フィールドとで書き込まれるアドレスが数ライン分ずれてしまい、そのまま読み出すと、図１０（ｂ）に示すように上下にずれた映像が交互に表示される。
【００９３】
これに対し、本実施形態に係る映像信号処理装置では、このような場合、垂直同期信号発生装置１０は、垂直同期信号ＡＦＣＶＳの代わりに垂直同期信号ＶＳを選択して垂直同期信号ＧＶＳとして出力する。このため、奇数フィールド、偶数フィールドのいずれにおいても映像信号の有効期間の開始位置を正しく求めることができ、図１０（ｃ）のように、フィールド間でずれがなく、常にフレーム同期の取れた映像信号を得ることができる。
【００９４】
なお、書き込みクロックＷＣＬと読み出しクロックＲＣＬとは、独立した異なるクロックであってもよいし、同一のクロックであってもよい。
【００９５】
（第２の実施形態の変形例）
図１１は、第２の実施形態の変形例に係る映像信号処理装置の構成を示すブロック図である。図１１の映像信号処理装置は、図７の映像信号処理装置において、フレーム同期回路５０に代えてフレーム同期回路６０を備えたものである。垂直同期信号発生装置１０及び水平同期信号分離回路１４については、図７の映像信号処理装置と同様なので、説明を省略する。図１１のフレーム同期回路６０は、書き込み制御回路６１と、読み出し制御回路６２と、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３と、フレームメモリ６４と、ラインメモリ６５と、セレクタ６６とを備えている。
【００９６】
書き込み制御回路６１は、書き込み選択信号Ｗ＿ＳＥＬを生成しない点の他は、書き込み制御回路５１とほぼ同様のものである。書き込み制御回路６１は、垂直同期信号ＧＶＳ、水平同期信号ＨＳ、及び書き込みクロックＷＣＬに基づいて、フレームメモリ６４への書き込みアドレスＷ＿ＡＤＤ、及び書き込み許可信号Ｗ＿ＥＮＡを生成する。書き込み制御回路６１は、書き込みアドレスＷ＿ＡＤＤをＳｋｉｐ／Ｈｏｌｄ制御回路６３に出力し、書き込み許可信号Ｗ＿ＥＮＡをフレームメモリ６４に出力する。
【００９７】
読み出し制御回路６２には、読み出しクロックＲＣＬが入力されている。読み出し制御回路６２は、読み出し制御回路５２と同様のものであり、Ｆカウンタの出力を読み出しアドレスＲ＿ＡＤＤとしてＳｋｉｐ／Ｈｏｌｄ制御回路６３及びフレームメモリ６４に出力し、読み出し許可信号Ｒ＿ＥＮＡをフレームメモリ６４に出力する。
【００９８】
Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、フレームメモリ６４から１フレームの信号を読み出す際に、アドレスの追い越しに起因した、この１フレーム以外のフレームの信号の読み出しを行わないように、すなわち、読み出したフレームの中で画像が不連続にならないように、フレームメモリ６４への入力を制御するＳｋｉｐ／Ｈｏｌｄ制御信号ＳＨを生成し、セレクタ６６に出力する。
【００９９】
ラインメモリ６５には、映像信号が入力されている。ラインメモリ６５は、例えば映像信号の２０ライン分のデータ（映像信号の有効期間以外も含む）を格納することができ、先に入力された信号を先に出力するＦＩＦＯバッファとして動作する。言い換えると、ラインメモリ６５は、入力された映像信号を２０ラインに相当する時間だけ遅延させてセレクタ６６に出力する。また、セレクタ６６には、映像信号が直接入力されている。なお、ラインメモリ６５の容量は、２０ライン分には限られない。
【０１００】
セレクタ６６は、Ｓｋｉｐ／Ｈｏｌｄ制御信号ＳＨに従って、映像信号及びラインメモリ６５の出力のうちのいずれか一方を選択して、フレームメモリ６４に出力する。ここでは、セレクタ６６は、Ｓｋｉｐ／Ｈｏｌｄ制御信号ＳＨが“Ｌ”のときは映像信号を選択し、“Ｈ”のときはラインメモリ６５の出力を選択するものとする。
【０１０１】
フレームメモリ６４は、書き込み許可信号Ｗ＿ＥＮＡが有効であるとき、書き込みアドレスＷ＿ＡＤＤにセレクタ６６の出力を格納する。また、読み出し許可信号Ｒ＿ＥＮＡが有効であるとき、フレームメモリ６４は、読み出しアドレスＲ＿ＡＤＤのデータを読み出し、標準映像信号として出力する。
【０１０２】
図１２（ａ）は、書き込み動作が読み出し動作を追い越す場合について、図１１のＳｋｉｐ／Ｈｏｌｄ制御回路６３の動作を説明するためのグラフである。図１２（ｂ）は、読み出し動作が書き込み動作を追い越す場合について、図１１のＳｋｉｐ／Ｈｏｌｄ制御回路６３の動作を説明するためのグラフである。フレーム同期回路６０においても、書き込み動作と読み出し動作とは互いに非同期に行われる。
【０１０３】
図１３は、図１１のフレーム同期回路６０における処理の流れを示すフローチャートである。図１２（ａ），（ｂ）及び図１３を参照して、フレーム同期回路６０の動作について説明する。
【０１０４】
まず、ステップＳ２０では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３はＦｌａｇ＝０とし、書き込み制御回路６１は書き込みアドレスＷ＿ＡＤＤ＝０とする。ステップＳ２１では、書き込み制御回路６１は、書き込み許可信号Ｗ＿ＥＮＡをアクティブにし、セレクタ６６の出力がフレームメモリ６４の書き込みアドレスＷ＿ＡＤＤに書き込まれる（ＳＨ＝０であるとする）。ステップＳ２２において、書き込み制御回路６１は、書き込みアドレスＷ＿ＡＤＤを１だけ増加させる。
【０１０５】
ステップＳ２３では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、Ｆｌａｇ＝１であるか否かを判断する。Ｆｌａｇ＝１である場合はステップＳ３１に進み、それ以外の場合はステップＳ２４に進む。ステップＳ２４では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、書き込みアドレスＷ＿ＡＤＤ＝ＭＡＸ＋１であるか否かを判断する。この式を満たす場合はステップＳ２５に進み、それ以外の場合はステップＳ２１に戻る。ここで、ＭＡＸは、書き込みアドレスＷ＿ＡＤＤが通常取り得る最大の値であって、例えばＮＴＳＣ方式の信号の場合には、ＭＡＸ＝１７１６×５２５である。
【０１０６】
図１２（ａ），（ｂ）において、ＭＡＸ−２０数ラインよりも大きいアドレスの領域は、映像信号の有効期間外に相当するので、この領域のデータはフレームメモリ６４には書き込まれない。
【０１０７】
ステップＳ２５では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、書き込みアドレスＷ＿ＡＤＤ＝０とする。ステップＳ２６では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、読み出しアドレスＲ＿ＡＤＤが、２０ライン未満又はＭＡＸ−２０ラインより大きいという条件を満たすか否かを判断する。２０ラインのアドレスとは、例えばＮＴＳＣ方式の信号の場合には、１７１６×２０である。ここで、２０ラインとしたのは、ラインメモリ６５の容量が２０ライン分であるからである。条件を満たす場合はステップＳ２７に進み、満たさない場合はステップＳ２１に戻る。
【０１０８】
ステップＳ２７では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、Ｆｌａｇ＝１とし、ステップＳ２１に戻る。Ｆｌａｇ＝１である場合は、書き込みアドレスＷ＿ＡＤＤと読み出しアドレスＲ＿ＡＤＤとの差が小さく、書き込み動作が読み出し動作を追い越したり、読み出し動作が書き込み動作を追い越す可能性が高いことを示す。
【０１０９】
ステップＳ３１では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、Ｓｋｉｐ／Ｈｏｌｄ制御信号ＳＨ＝０（すなわち、“Ｌ”）であるか否かを判断する。ＳＨ＝０である場合、すなわち、セレクタ６６が映像信号を選択している場合はステップＳ３２に進み、それ以外の場合はステップＳ３５に進む。ステップＳ３２では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、書き込みアドレスＷ＿ＡＤＤ＝ＭＡＸであるか否かを判断する。この式を満たす場合はステップＳ３３に進み、それ以外の場合はステップＳ２１に戻る。
【０１１０】
Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、ステップＳ３３では、書き込みアドレスＷ＿ＡＤＤ＝ＭＡＸ−２０ラインとし、ステップＳ３４では、Ｆｌａｇ＝０，ＳＨ＝１（すなわち、“Ｈ”）とし、ステップＳ２１に戻る。すなわち、セレクタ６６がラインメモリ６５の出力を選択するようにする。ラインメモリ６５の出力は、映像信号よりも２０ライン分遅れているので、書き込みアドレスＷ＿ＡＤＤが２０ライン分小さくなるようにしている（図１２（ａ）におけるフレームｎ＋３の書き込み終了時、及び図１２（ｂ）におけるフレームｎ＋５の書き込み終了時参照）。
【０１１１】
ステップＳ３５では、Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、書き込みアドレスＷ＿ＡＤＤ＝ＭＡＸ−２０ラインであるか否かを判断する。この式を満たす場合はステップＳ３６に進み、その他の場合はステップＳ２１に戻る。Ｓｋｉｐ／Ｈｏｌｄ制御回路６３は、ステップＳ３６では、書き込みアドレスＷ＿ＡＤＤ＝０とし、ステップＳ３７では、Ｆｌａｇ＝０，ＳＨ＝０とし、ステップＳ２１に戻る。すなわち、セレクタ６６が映像信号を選択するようにする。映像信号は、ラインメモリ６５の出力よりも２０ライン進んでいるので、書き込みアドレスＷ＿ＡＤＤ＝０としている。これは、書き込みアドレスＷ＿ＡＤＤを２０ライン進めるのに等しい（図１２（ａ）におけるフレームｎ＋６の書き込み終了時、及び図１２（ｂ）におけるフレームｎ＋２の書き込み終了時参照）。ＭＡＸ−２０ラインよりも大きいアドレスの領域は、映像信号の有効期間外に相当するので、この領域のデータはフレームメモリ６４には書き込まれないものである。したがって、書き込みアドレスＷ＿ＡＤＤ＝０としても表示には影響しない。
【０１１２】
図１２（ａ）のように、読み出しアドレスＲ＿ＡＤＤよりも書き込みアドレスＷ＿ＡＤＤの増加する速度の方が速い場合は、書き込みアドレスＷ＿ＡＤＤを２０ライン分進めたとき（フレームｎ＋６の書き込み終了時）、書き込みアドレスＷ＿ＡＤＤが読み出しアドレスＲ＿ＡＤＤを追い越す。すると、フレームメモリ６４からはフレームｎ＋７が読み出される（フレームｎ＋６がスキップ（ｓｋｉｐ）される）。
【０１１３】
図１２（ｂ）のように、書き込みアドレスＷ＿ＡＤＤよりも読み出しアドレスＲ＿ＡＤＤの増加する速度の方が速い場合は、書き込みアドレスＷ＿ＡＤＤを２０ライン分小さくしたとき（フレームｎ＋５の書き込み終了時）、読み出しアドレスＲ＿ＡＤＤが書き込みアドレスＷ＿ＡＤＤを追い越す。すると、フレームメモリ６４からはフレームｎ＋５が再び読み出される（フレームｎ＋５がホールド（ｈｏｌｄ）される）。
【０１１４】
このように、図１１の映像信号処理装置によると、書き込みアドレスＷ＿ＡＤＤが変化する速度と読み出しアドレスＲ＿ＡＤＤが変化する速度とが異なり、アドレスの追い越しが生じる場合において、フレームメモリ６４から１フレームの信号を読み出す際に、アドレスの追い越しに起因した、この１フレーム以外のフレームの信号の読み出しを行わないようにすることができる。したがって、読み出したフレームの中で画像が不連続にならないようにすることができる。
【０１１５】
なお、図１１の映像信号処理装置では、映像信号及びラインメモリ６５の出力のうちのいずれかを選択してフレームメモリ６４に書き込むようにしているが、フレームメモリ６４の出力をラインメモリの入力とし、フレームメモリ６４の出力及びラインメモリの出力のうちのいずれかを選択して標準映像信号として出力するようにしてもよい。この場合は、Ｓｋｉｐ／Ｈｏｌｄ制御回路において、書き込みアドレスＷ＿ＡＤＤではなく、読み出しアドレスＲ＿ＡＤＤを同様に制御するようにすればよい。
【０１１６】
また、第２の実施形態、及び第２の実施形態の変形例においては、書き込みアドレスＷ＿ＡＤＤ及び読み出しアドレスＲ＿ＡＤＤは、０から順に増加して、最大値に達すると０に戻るように変化するとして説明したが、書き込みアドレスＷ＿ＡＤＤ及び読み出しアドレスＲ＿ＡＤＤのいずれもが同様の順に変化するのであれば、これ以外の順で変化してもよい。例えば、最大値から順に減少して、０に達すると最大値に戻るように変化させてもよい。
【０１１７】
（第３の実施形態）
図１４は、本発明の第３の実施形態に係る映像信号処理装置の構成を示すブロック図である。図１４の映像信号処理装置は、垂直同期信号発生装置１０と、水平同期信号分離回路１４と、フレーム同期回路５０と、データ多重回路１００とを備えている。垂直同期信号発生装置１０は、第１の実施形態において、水平同期信号分離回路１４及びフレーム同期回路５０は、第２の実施形態において説明したものと同様であるので、詳細な説明は省略する。
【０１１８】
データ多重回路１００には、フレーム同期回路５０の出力である標準映像信号、Ｈカウンタ出力、及びＦカウンタ出力が入力されるとともに、読み出しクロックＲＣＬが入力されている。データ多重回路１００は、フレーム同期回路５０の出力である標準映像信号に、デジタル映像信号規格で規定されるデータ群を付加し、完全に規格準拠した標準映像データを出力する。
【０１１９】
ここでは、フレーム同期回路５０の出力である標準映像信号は、ＮＴＳＣ方式の信号であって、輝度信号Ｙと２つの色差信号Ｃｒ，Ｃｂとが２７ＭＨｚの読み出しクロックでＹ：Ｃｒ：Ｃｂ＝４：２：２の割合で多重されているものとする。輝度信号Ｙと２つの色差信号Ｃｒ，Ｃｂとは、それぞれ８ビットのデータである。このとき、映像信号の１フレームは、水平方向に１７１６サンプル、垂直方向に５２５ラインで構成されている。このうち、映像信号の有効期間のデータは、水平方向に１４４０サンプル、垂直方向に４８０ラインである。
【０１２０】
また、図１４の映像信号処理装置が出力する標準映像データは、例として、デジタル映像信号規格Ｒｅｃ．ＩＴＵ−Ｒ ＢＴ．６５６−２（以下では、Ｒｅｃ．６５６と称する）に準拠するものとする。
【０１２１】
図１５（ａ）は、デジタル映像信号規格Ｒｅｃ．６５６における１ライン分１７１６個のデータを示す説明図である。１ラインは、先頭からエンドマークデータ（ＥＡＶ）４Ｔ、ブランキングデータ２６８Ｔ、スタートマークデータ（ＳＡＶ）４Ｔ、有効画像データ１４４０Ｔの期間を有している（Ｔは２７ＭＨｚでサンプリングを行う場合のサンプリング周期を表す）。ブランキングデータは、輝度信号としては１０ｈ（ｈは１６進表示を表す）、色差信号としては８０ｈである。垂直帰線期間においては、有効画像データも８０ｈ（色差）と１０ｈ（輝度）との繰り返しである。
【０１２２】
図１５（ｂ）は、デジタル映像信号規格Ｒｅｃ．６５６におけるＥＡＶ及びＳＡＶについての説明図である。ＥＡＶとＳＡＶはラインによってデータが異なっており、ＮＴＳＣ方式では１〜５２５ラインについて、図１５（ｂ）に示すようなデータが適用される。
【０１２３】
Ｆカウンタは、垂直方向のライン番号１から５２５までを巡回してカウントし、Ｈカウンタは、水平方向のデータ番号１から１７１６までを巡回してカウントする。フレーム同期回路５０が出力する標準映像信号は、Ｆカウンタ出力とＨカウンタ出力に完全に同期している。データ多重回路１００は、Ｆカウンタ出力とＨカウンタ出力とをデコードし、例えばＥＡＶ、ＳＡＶ及びブランキングデータの期間はＲＯＭ（read-only memory）テーブルに格納された固定値を選択し、有効画像期間は標準映像信号を選択して出力する。
【０１２４】
このように、図１４の映像信号処理回路によれば、デジタル映像信号規格に完全に準拠した標準映像データを極めて簡単な回路構成で得ることができる。
【０１２５】
なお、図７のフレーム同期回路５０に代えて図１１のフレーム同期回路６０を用いてもよい。
【０１２６】
（第４の実施形態）
図１６は、本発明の第４の実施形態に係る垂直同期信号発生装置の構成を示すブロック図である。図１６の垂直同期信号発生装置１１０は、垂直同期信号分離回路１１と、ＡＦＣ回路１２０と、垂直同期信号位相検出回路１３０と、セレクタ１２とを備えている。
【０１２７】
図１６の垂直同期信号発生装置１１０に入力される輝度信号は、ＮＴＳＣ方式の映像信号から分離されたものであるとし、垂直同期信号分離回路１１、ＡＦＣ回路１２０、垂直同期信号位相検出回路１３０、及びセレクタ１２には、周波数ｆｓのクロックが入力されているものとする。
【０１２８】
垂直同期信号分離回路１１は、入力された輝度信号にその垂直帰線期間において重畳された第１の垂直同期信号ＶＳを分離し、ＡＦＣ回路１２０、垂直同期信号位相検出回路１３０及びセレクタ１２に出力する。ＡＦＣ回路１２０は、ＰＬＬ回路を備えており、垂直同期信号ＶＳにほぼ同期し、垂直同期信号ＶＳの平均繰り返し周波数に相当する繰り返し周波数を有する第２の垂直同期信号ＡＦＣＶＳ２を生成し、セレクタ１２に出力する。垂直同期信号位相検出回路１３０は、垂直同期信号ＶＳの状態に応じた判別信号ＤＳ２をセレクタ１２に出力する。セレクタ１２は、この判別信号ＤＳ２に応じて、垂直同期信号ＶＳ及び垂直同期信号ＡＦＣＶＳ２のうちのいずれか１つを選択し、垂直同期信号ＧＶＳ２として出力する。
【０１２９】
図１７は、図１６のＡＦＣ回路１２０の構成の例を示すブロック図である。図１７に示すように、ＡＦＣ回路１２０は、位相比較回路２１と、ＬＰＦ２２，１２２と、加算回路２３と、積分回路２４と、微分回路２５と、セレクタ（フィルタセレクタ）１２６とを備えている。
【０１３０】
位相比較回路２１は、図３を参照して説明したものであり、垂直同期信号ＶＳのパルスのタイミングで積分回路２４の出力Ｓをサンプリングし、例えば値Ｄ／２からサンプル値を減じた結果を位相誤差信号ＰＥとしてＬＰＦ２２，１２２及び垂直同期信号位相検出回路１３０に出力する。
【０１３１】
ＬＰＦ２２，１２２は、例えば完全積分型のＬＰＦである。ＬＰＦ２２は、位相比較回路２１の出力のうち、一定の周波数以下の成分だけを通過させ、セレクタ１２６に出力する。ＬＰＦ１２２は、位相比較回路２１の出力のうち、ＬＰＦ２２よりも高い一定の周波数以下の成分だけを通過させ、セレクタ１２６に出力する。すなわち、ＬＰＦ１２２の方がＬＰＦ２２よりも過渡応答が速い。
【０１３２】
セレクタ１２６には、判別信号ＤＳ２が制御信号として入力されている。セレクタ１２６は、判別信号ＤＳ２に従って、ＬＰＦ２２の出力とＬＰＦ１２２の出力とのうちのいずれかを選択して、加算回路２３に出力する。加算回路２３、積分回路２４、及び微分回路２５は、図３を参照して説明したものと同様のものであるので、これらについての詳細な説明は省略する。微分回路２５は、得られた垂直同期信号ＡＦＣＶＳ２をセレクタ１２に出力する。
【０１３３】
電源投入時、シーン切り替え時、入力される映像信号の切り替え時等のように、垂直同期信号ＶＳの位相と垂直同期信号ＡＦＣＶＳ２の位相との差が大きくなった場合には、セレクタ１２６は、判別信号ＤＳ２に従ってＬＰＦ２２よりも過渡応答が速いＬＰＦ１２２の出力を選択して、垂直同期信号ＡＦＣＶＳ２の位相が垂直同期信号ＶＳの位相に素早く近づくようにすることが望ましい。
【０１３４】
しかし、垂直同期信号ＶＳの周期はほぼ一定であるが、ノイズ等の影響で垂直同期信号ＶＳのタイミングが前後に変動を繰り返す場合等には、その変動が数クロック程度の小さいものであっても、位相比較回路２１が出力する位相誤差信号ＰＥは、ＬＰＦ１２２を通過して積分回路２４に入力される。したがって、垂直同期信号ＡＦＣＶＳ２は安定しなくなる。このような場合には、セレクタ１２６は、判別信号ＤＳ２に従って、ＬＰＦ１２２よりも過渡応答が遅いＬＰＦ２２の出力を選択して、垂直同期信号ＡＦＣＶＳ２に対する安定した同期引き込みを行う必要がある。
【０１３５】
セレクタ１２６がこのような選択を行うためには、垂直同期信号ＡＦＣＶＳ２がロックアウト状態又はロックイン状態であることを示す判別信号ＤＳ２を、垂直同期信号位相検出回路１３０が出力するようにすればよい。
【０１３６】
ここで、ロックアウト状態とは、垂直同期信号ＶＳの位相と垂直同期信号ＡＦＣＶＳ２の位相とがずれた状態であること示すものであり、所定の長さの期間において位相誤差信号ＰＥが所定のロックアウトレベル以上である場合を指すものとする。また、ロックイン状態とは、垂直同期信号ＶＳの位相と垂直同期信号ＡＦＣＶＳ２の位相とがずれた状態ではないこと示すものであり、所定の長さの期間において位相誤差信号ＰＥが所定のロックインレベル（例えば１Ｈに相当する値）以下である場合を指すものとする。
【０１３７】
図１８は、図１６の垂直同期信号位相検出回路１３０の構成の例を示すブロック図である。図１８に示すように、垂直同期信号位相検出回路１３０は、絶対値回路１３１と、ホールド回路１３２と、ロックアウト比較回路１３３と、ロックアウトカウンタ１３４と、ロックアウト判別回路１３５と、ロックイン比較回路１３６と、ロックインカウンタ１３７と、ロックイン判別回路１３８と、論理回路１３９とを備えている。
【０１３８】
絶対値回路１３１には、位相比較回路２１が出力する位相誤差信号ＰＥが入力されている。また、ホールド回路１３２と、ロックアウトカウンタ１３４と、ロックインカウンタ１３７とには、垂直同期信号ＶＳと周波数ｆｓのクロックＣＬとが入力されている。
【０１３９】
絶対値回路１３１は、位相誤差信号ＰＥの絶対値Ｚを求め、ホールド回路１３２に出力する。ホールド回路１３２は、垂直同期信号ＶＳのパルスが入力されると、クロックＣＬに同期して絶対値回路１３１の出力Ｚをラッチし、垂直同期信号ＶＳの次のパルスが入力され、更にクロックＣＬのパルスが入力されるまでホールドする。ホールド回路１３２は、ホールドしている値Ｙ１をロックアウト比較回路１３３と、ロックイン比較回路１３６とに出力する。
【０１４０】
ロックアウト比較回路１３３は、ホールド回路１３２の出力Ｙ１と定数Ｅとの比較を行い、その結果をロックアウトカウンタ１３４に出力する。ロックアウト比較回路１３３の出力は、例えば、Ｙ１≧Ｅの場合は“１”、その他の場合は“０”である。
【０１４１】
ロックアウトカウンタ１３４は、垂直同期信号ＶＳのパルスが入力されると、ロックアウト比較回路１３３の出力が“１”（Ｙ１≧Ｅ）の場合には、クロックＣＬに同期してカウントアップし、垂直同期信号ＶＳの次のパルスが入力され、更にクロックＣＬのパルスが入力されるまでホールドする。ロックアウトカウンタ１３４は、そのカウント値Ｙ２がカウントすることができる最大の数に達したときには、カウントアップを停止する。また、ロックアウトカウンタ１３４は、垂直同期信号ＶＳのパルスが入力され、ロックアウト比較回路１３３の出力が“０”（Ｙ１＜Ｅ）の場合には、クロックＣＬに同期してカウント値を“０”にリセットする。ロックアウトカウンタ１３４は、カウント値Ｙ２をロックアウト判別回路１３５に出力する。
【０１４２】
ロックアウト判別回路１３５は、ロックアウトカウンタ１３４のカウント値Ｙ２と定数Ｆとの比較を行う。ロックアウト判別回路１３５は、例えば、Ｙ２≧Ｆの場合は“１”、その他の場合は“０”であるロックアウト信号を比較結果として求める。更に、ロックアウト判別回路１３５は、ロックアウト信号を微分し、そのパルスの前縁のタイミングを示すロックアウト微分パルスＹ３を生成して論理回路１３９に出力する。
【０１４３】
ロックイン比較回路１３６は、ホールド回路１３２の出力Ｙ１と定数Ｇとの比較を行い、その結果をロックインカウンタ１３７に出力する。ロックイン比較回路１３６の出力は、例えば、Ｙ１≦Ｇの場合は“１”、その他の場合は“０”である。
【０１４４】
ロックインカウンタ１３７は、垂直同期信号ＶＳのパルスが入力されると、ロックイン比較回路１３６の出力が“１”（Ｙ１≦Ｇ）の場合には、クロックＣＬに同期してカウントアップし、垂直同期信号ＶＳの次のパルスが入力され、更にクロックＣＬのパルスが入力されるまでホールドする。ロックインカウンタ１３７は、そのカウント値Ｙ４がカウントすることができる最大の数に達したときには、カウントアップを停止する。また、ロックインカウンタ１３７は、垂直同期信号ＶＳのパルスが入力され、ロックイン比較回路１３６の出力が“０”（Ｙ１＞Ｇ）の場合には、クロックＣＬに同期してカウント値を“０”にリセットする。ロックインカウンタ１３７は、カウント値Ｙ４をロックイン判別回路１３８に出力する。
【０１４５】
ロックイン判別回路１３８は、ロックインカウンタ１３７のカウント値Ｙ４と定数Ｊとの比較を行う。ロックイン判別回路１３８は、例えば、Ｙ４≧Ｊの場合は“１”、その他の場合は“０”であるロックイン信号を比較結果として求める。更に、ロックイン判別回路１３８は、ロックイン信号を微分し、そのパルスの前縁のタイミングを示すロックイン微分パルスＹ５を生成して論理回路１３９に出力する。
【０１４６】
論理回路１３９は、ロックアウト判別回路１３５の出力Ｙ３とロックイン判別回路１３８の出力Ｙ５との間で論理演算を行い、得られた結果を判別信号ＤＳ２として出力する。すなわち、論理回路１３９は、ロックアウト判別回路１３５からロックアウト微分パルスＹ３が入力されると“１”を、ロックイン判別回路１３８からロックイン微分パルスＹ５が入力されると“０”を判別信号ＤＳ２として出力する。例えば、論理回路１３９は、セットリセットフリップフロップであって、ロックアウト微分パルスＹ３によってセットされ、ロックイン微分パルスＹ５によってリセットされるものである。
【０１４７】
図１９は、垂直同期信号ＶＳの位相が大きくずれた場合における、垂直同期信号位相検出回路１３０によるロックアウト微分パルスの生成について示すタイミングチャートである。図２０は、垂直同期信号ＶＳにノイズが加わった場合における垂直同期信号位相検出回路１３０の動作を示すタイミングチャートである。図１７〜図２０を参照して、垂直同期信号位相検出回路１３０の動作を説明する。
【０１４８】
本実施形態では、一例として、クロック周波数（サンプリング周波数）ｆｓ＝２７ＭＨｚ、定常状態の垂直同期信号ＶＳの周期をＴ、位相が大きくずれたときの垂直同期信号ＶＳの間隔をＴ”、定数Ｆを“２”とする。また、ＡＦＣ回路１２０は定常状態にあるとし、ＡＦＣ回路１２０が出力する垂直同期信号ＡＦＣＶＳ２の周期もＴであるとする。ロックアウトカウンタ１３４のカウント値Ｙ２は“０”であるとし、セレクタ１２６は、過渡応答が遅いＬＰＦ２２の出力を選択しているとする。
【０１４９】
ＡＦＣ回路１２０が出力する位相誤差信号ＰＥが例えば３６ビットの幅を有しているとすると、絶対値回路１３１の出力Ｚは−２35〜＋２35−１の範囲の値を取り得る。この場合には、定数Ｅ，Ｇの値を、それぞれ、例えば０９ｃ００００００ｈ，０４ｅ００００００ｈとする。
【０１５０】
図１９のように、電源投入、シーン切り換え等があったために、垂直同期信号ＶＳの間隔が一時的にＴ”になった場合について説明する。この場合、位相比較回路２１は、垂直同期信号ＶＳと垂直同期信号ＡＦＣＶＳ２との間の位相差である位相誤差信号ＰＥを求めて出力する。
【０１５１】
絶対値回路１３１は、位相誤差信号ＰＥの絶対値Ｚを求めてホールド回路１３２に出力する。ホールド回路１３２は、絶対値回路１３１の出力Ｚを垂直同期信号ＶＳのタイミングでラッチし、ホールドして出力する（値Ｙ１）。
【０１５２】
ロックアウト比較回路１３３は、ホールド回路１３２の出力Ｙ１がロックアウトレベルＥよりも大きいので、“１”をロックアウトカウンタ１３４に出力する。ロックアウトカウンタ１３４は、ロックアウト比較回路１３３の出力が“１”であるので、垂直同期信号ＶＳのパルスが入力されるとカウントアップを行い、“１”を出力する。
【０１５３】
ＡＦＣ回路１２０は、位相誤差信号ＰＥに応じて垂直同期信号ＡＦＣＶＳ２のタイミングを垂直同期信号ＶＳのタイミングに近づけるので、位相誤差信号ＰＥの絶対値は次第に小さくなる。しかし、垂直同期信号ＶＳの次のパルスが入力されたときにもＹ１≧Ｅであるとすると、ロックアウトカウンタ１３４は、更にカウントアップを行い、“２”をカウント値Ｙ２としてロックアウト判別回路１３５に出力する。ロックアウトカウンタ１３４は、カウント値Ｙ２が例えば“２”になると、それ以上のカウントアップは行わない。
【０１５４】
カウント値Ｙ２が定数Ｆの値と等しい“２”であるので、ロックアウト判別回路１３５は、ロックアウト状態であると判別し、ロックアウト信号を“１”にする。ロックアウト信号が“０”から“１”になったので、ロックアウト判別回路１３５は、ロックアウト微分パルスＹ３を論理回路１３９に出力し、論理回路１３９は、判別信号ＤＳ２を“１”にして出力する。すると、セレクタ１２６は、過渡応答が速いＬＰＦ１２２の出力を選択するので、ＡＦＣ回路１２０の応答が速くなり、絶対値回路１３１が出力する絶対値Ｚの変化が速くなる。
【０１５５】
その後、Ｙ１＜Ｅになると、ロックアウト比較回路１３３の出力が“０”になるので、ロックアウトカウンタ１３４は、カウント値Ｙ２を“０”にリセットする。ロックアウト判別回路１３５は、ロックアウト状態ではないと判別し、ロックアウト信号を“０”にする。ホールド回路１３２の出力Ｙ１は“０”に向かって減少を続ける。
【０１５６】
このように、ロックアウト状態を検出するとＡＦＣ回路１２０の応答が速くなるようにするので、垂直同期信号ＡＦＣＶＳ２のタイミングが素早く垂直同期信号ＶＳのタイミングに一致するようになる。
【０１５７】
図２０のように、垂直同期信号ＶＳにノイズが加わり、垂直同期信号ＶＳの位相が瞬間的に大きくずれた場合について説明する。この場合、ホールド回路１２２の出力Ｙ１は、瞬間的に大きい値になる。しかし、ノイズ部分を除くと定常状態と変わりはなく、垂直同期信号ＶＳの周期はＴであるので、ＡＦＣ回路１２０が出力する垂直同期信号ＡＦＣＶＳ２のタイミングはあまり変化せず、位相誤差信号ＰＥは素早く“０”に収束する。
【０１５８】
ロックアウトカウンタ１３４は、カウントアップしてカウント値Ｙ２を“１”とするが、その後、Ｙ１＜Ｅになるので、リセットされる。したがって、ロックアウト判別回路１３５は、ロックアウト状態であることを検出せず、ロックアウト信号を変化させないので、ロックアウト微分パルスＹ３も発生しない。垂直同期信号発生装置１１０は、垂直同期信号ＡＦＣＶＳ２を選択して垂直同期信号ＧＶＳ２として出力し続けるので、垂直同期信号ＧＶＳ２はノイズの影響をほとんど受けない。
【０１５９】
もし、定数Ｆの値を“１”とすると、垂直同期信号ＶＳにノイズがのった場合、ロックアウト判別回路１３５はロックアウト状態であると判別してしまうので、垂直同期信号発生装置１１０は、ノイズが加わった垂直同期信号ＶＳを選択して垂直同期信号ＧＶＳ２として出力することになる。ノイズの影響を受けないようにするため、定数Ｆは“２”以上にする必要がある。
【０１６０】
図２１は、垂直同期信号ＶＳの位相が大きくずれた場合における、垂直同期信号位相検出回路１３０によるロックイン微分パルスの生成について示すタイミングチャートである。ここでは、一例として、定数Ｊが“７”であるとする。図１９の場合と同様に、垂直同期信号ＶＳの間隔が一時的にＴ”になった場合について説明する。ホールド回路１３２の出力Ｙ１は、図１９の場合と同じである。
【０１６１】
ロックインカウンタ１３７のカウント値は“７”であるとする。垂直同期信号ＶＳの間隔がＴ”になり、ホールド回路１３２の出力Ｙ１がロックインレベルＧ以上になると、ロックイン比較回路１３６は、“０”をロックインカウンタ１３７に出力する。ロックインカウンタ１３７は、ロックイン比較回路１３６の出力が“０”であるので、リセットを行い、“０”をカウント値Ｙ４として出力する。カウント値Ｙ４が定数Ｊの値“７”よりも小さいので、ロックイン判別回路１３８は、ロックイン状態ではないことを検出し、ロックイン信号を“０”にする。
【０１６２】
ＡＦＣ回路１２０は、位相誤差信号ＰＥに応じて垂直同期信号ＡＦＣＶＳ２のタイミングを垂直同期信号ＶＳのタイミングに近づけるので、位相誤差信号ＰＥの絶対値は次第に小さくなる。Ｙ１＜Ｇになると、ロックインカウンタ１３７は、垂直同期信号ＶＳのパルスが入力される毎にカウントアップを行い、カウント値Ｙ４をロックイン判別回路１３８に出力する。ロックインカウンタ１３７は、カウント値Ｙ４が例えば“７”になると、それ以上のカウントアップは行わない。
【０１６３】
カウント値Ｙ４が定数Ｊの値と等しい“７”であるので、ロックイン判別回路１３８は、ロックイン状態であることを検出し、ロックイン信号を“１”にする。ロックイン信号が“０”から“１”になったので、ロックイン判別回路１３８は、ロックイン微分パルスＹ５を論理回路１３９に出力し、論理回路１３９は、判別信号ＤＳ２を“０”にして出力する。すると、セレクタ１２６は、過渡応答が遅いＬＰＦ２２の出力を選択するので、ＡＦＣ回路１２０の動作が安定する。判別信号ＤＳ２が“０”となるので、図１６のセレクタ１２は、ＡＦＣ回路１２０が出力する垂直同期信号ＡＦＣＶＳ２を選択し、これを垂直同期信号ＧＶＳ２として出力する。
【０１６４】
このように、ロックイン状態を検出すると過渡応答が遅いＬＰＦ２２を用いるようにするので、垂直同期信号ＡＦＣＶＳ２を安定させることができる。
【０１６５】
図２２は、図１８の論理回路１３９の動作を示すタイミングチャートである。いま、垂直同期信号ＶＳの位相が大きくずれたとし、位相誤差信号ＰＥが大きい状態が続くと、ロックアウト判別回路１３５はロックアウト状態であると判別してロックアウト微分パルスＹ３を出力し、論理回路１３９は判別信号ＤＳ２を“１”にする。垂直同期信号発生装置１１０のセレクタ１２は、判別信号ＤＳ２が“１”であるので、垂直同期信号ＶＳを選択し、垂直同期信号ＧＶＳ２として出力する。したがって、入力される輝度信号との間に位相のずれがない垂直同期信号ＧＶＳ２が得られる。
【０１６６】
ＡＦＣ回路１２０のセレクタ１２６は、判別信号ＤＳ２が“１”であるので、過渡応答が速いＬＰＦ１２２の出力を選択する。このため、垂直同期信号ＡＦＣＶＳ２の位相は急速に垂直同期信号ＶＳの位相に近づき、位相誤差信号ＰＥが小さくなる。
【０１６７】
位相誤差信号ＰＥが小さい状態が続くと、ロックイン判別回路１３８はロックイン微分パルスＹ５を出力し、論理回路１３９は判別信号ＤＳ２を“０”にする。垂直同期信号発生装置１１０のセレクタ１２は、判別信号ＤＳ２が“０”であるので、垂直同期信号ＡＦＣＶＳ２を選択し、垂直同期信号ＧＶＳ２として出力する。このとき、垂直同期信号ＡＦＣＶＳ２と垂直同期信号ＶＳとの位相差は非常に小さいので、セレクタ１２の切り替え時に垂直同期信号ＧＶＳ２は乱れない。
【０１６８】
ＡＦＣ回路１２０のセレクタ１２６は、判別信号ＤＳ２が“０”であるので、過渡応答が遅いＬＰＦ２２の出力を選択する。このため、垂直同期信号ＧＶＳ２として、周期が安定した垂直同期信号ＡＦＣＶＳ２が出力される。
【０１６９】
このように、本実施形態に係る垂直同期信号発生装置は、通常時には垂直同期信号ＡＦＣＶＳを出力し、電源投入時や、シーン切り替え時等において、垂直同期信号ＶＳと垂直同期信号ＡＦＣＶＳ２との間の位相ずれ検出すると、垂直同期信号ＡＦＣＶＳに代えて垂直同期信号ＶＳを出力する。このため、通常時には周波数が安定し、パルスの欠落がない垂直同期信号を得ることができる。また、垂直同期信号ＶＳの位相と垂直同期信号ＡＦＣＶＳ２の位相とがずれた状態である場合には、過渡応答が速いＬＰＦを用いるようにするので、垂直同期信号ＡＦＣＶＳ２に対する同期引き込みを素早く行うことができる。
【０１７０】
以上の実施形態においては、映像信号はＮＴＳＣ方式のものであるとして説明したが、その他の方式の映像信号についても同様に本発明を適用することができる。
【０１７１】
【発明の効果】
以上のように本発明によると、周期が安定した垂直同期信号を得ることができる。また、入力信号に含まれる垂直同期信号が２つの周期を交互に繰り返すものである場合や、入力される垂直同期信号の位相が急にずれた場合にも、常にフレーム同期の取れた映像信号を得ることができるので、デジタル信号規格に完全に準拠した標準映像データを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る垂直同期信号発生装置の構成を示すブロック図である。
【図２】（ａ）は、奇数フィールドの場合に、垂直帰線期間における輝度信号の波形及び分離された同期信号のタイミングを示すグラフである。（ｂ）は、偶数フィールドの場合に、垂直帰線期間における輝度信号の波形及び分離された同期信号のタイミングを示すグラフである。
【図３】図１のＡＦＣ回路の構成の例を示すブロック図である。
【図４】（ａ）は、垂直同期信号ＶＳの周期が一定の期間Ｔである場合の、図１のＡＦＣ回路の動作を示すタイミングチャートである。（ｂ）は、垂直同期信号ＶＳが２つの周期Ｔ，Ｔ’を交互に繰り返すものである場合の、図１のＡＦＣ回路の動作を示すタイミングチャートである。
【図５】図１の垂直同期信号位相検出回路の構成の例を示すブロック図である。
【図６】垂直同期信号位相検出回路の各構成要素が出力する値についての説明図である。
【図７】本発明の第２の実施形態に係る映像信号処理装置の構成を示すブロック図である。
【図８】（ａ）は、図７のフレーム同期回路に入力される映像信号、垂直同期信号ＧＶＳ、及び水平同期信号ＨＳのタイミングの例を示すグラフである。（ｂ）は、図７の書き込み制御回路が出力する信号の例を示すグラフである。（ｃ）は、図７の読み出し制御回路が出力する信号の例を示すグラフである。
【図９】（ａ）は、書き込み動作が読み出し動作を追い越す場合について、図７のＳｋｉｐ／Ｈｏｌｄ制御回路の動作を説明するためのグラフである。（ｂ）は、読み出し動作が書き込み動作を追い越す場合について、図７のＳｋｉｐ／Ｈｏｌｄ制御回路の動作を説明するためのグラフである。
【図１０】（ａ）は、図７のフレームメモリに格納される映像信号の書き込み状態を示す説明図である。（ｂ）は、図１の垂直同期信号発生装置に代えて、図２３の従来の垂直同期信号発生装置を用いた場合の、映像信号処理装置が出力する映像を示す説明図である。（ｃ）は、図７の映像信号処理装置が出力する映像を示す説明図である。
【図１１】第２の実施形態の変形例に係る映像信号処理装置の構成を示すブロック図である。
【図１２】（ａ）は、書き込み動作が読み出し動作を追い越す場合について、図１１のＳｋｉｐ／Ｈｏｌｄ制御回路の動作を説明するためのグラフである。（ｂ）は、読み出し動作が書き込み動作を追い越す場合について、図１１のＳｋｉｐ／Ｈｏｌｄ制御回路の動作を説明するためのグラフである。
【図１３】図１１のフレーム同期回路における処理の流れを示すフローチャートである。
【図１４】本発明の第３の実施形態に係る映像信号処理装置の構成を示すブロック図である。
【図１５】（ａ）は、デジタル映像信号規格Ｒｅｃ．６５６における１ライン分１７１６個のデータを示す説明図である。（ｂ）は、デジタル映像信号規格Ｒｅｃ．６５６におけるＥＡＶ及びＳＡＶについての説明図である。
【図１６】本発明の第４の実施形態に係る垂直同期信号発生装置の構成を示すブロック図である。
【図１７】図１６のＡＦＣ回路の構成の例を示すブロック図である。
【図１８】図１６の垂直同期信号位相検出回路の構成の例を示すブロック図である。
【図１９】垂直同期信号ＶＳの位相が大きくずれた場合における、垂直同期信号位相検出回路によるロックアウト微分パルスの生成について示すタイミングチャートである。
【図２０】垂直同期信号ＶＳにノイズが加わった場合における垂直同期信号位相検出回路の動作を示すタイミングチャートである。
【図２１】垂直同期信号ＶＳの位相が大きくずれた場合における、垂直同期信号位相検出回路によるロックイン微分パルスの生成について示すタイミングチャートである。
【図２２】図１８の論理回路の動作を示すタイミングチャートである。
【図２３】従来の垂直同期信号発生装置の構成を示すブロック図である。
【符号の説明】
１０，１１０ 垂直同期信号発生装置
１１ 垂直同期信号分離回路
１２ セレクタ
１４ 水平同期信号分離回路
２０，１２０ 自動周波数制御回路（ＡＦＣ回路）
２１ 位相比較回路
２２，１２２ ローパスフィルタ（ＬＰＦ）
２３ 加算回路
２４ 積分回路
２５ 微分回路
３０，１３０ 垂直同期信号位相検出回路
３１ Ｖ周期カウンタ
３２ 第１のホールド回路
３３ 第１の減算回路
３４ 第１の絶対値回路
３５ 第２のホールド回路
３６ 第２の減算回路
３７ 第２の絶対値回路
４１ 第１の比較回路
４２ 第２の比較回路
４３，１３９ 論理回路
５０，６０ フレーム同期回路
５１，６１ 書き込み制御回路
５２，６２ 読み出し制御回路
５３，６３ Ｓｋｉｐ／Ｈｏｌｄ制御回路
５４，５５，６４ フレームメモリ
５６，６６ セレクタ
６５ ラインメモリ
１００ データ多重回路
１２６ セレクタ（フィルタセレクタ）
１３１ 絶対値回路
１３２ ホールド回路
１３３ ロックアウト比較回路
１３４ ロックアウトカウンタ
１３５ ロックアウト判別回路
１３６ ロックイン比較回路
１３７ ロックインカウンタ
１３８ ロックイン判別回路
ＶＳ 第１の垂直同期信号
ＡＦＣＶＳ，ＡＦＣＶＳ２ 第２の垂直同期信号
ＣＬ クロック
ＷＣＬ 書き込みクロック
ＲＣＬ 読み出しクロック
ＳＨ Ｓｋｉｐ／Ｈｏｌｄ制御信号
ＤＳ，ＤＳ２ 判別信号
Claims (7)
- 入力された輝度信号の垂直同期信号を分離し、第１の垂直同期信号として出力する垂直同期信号分離回路と、
前記第１の垂直同期信号を入力とし、前記第１の垂直同期信号の平均繰り返し周波数に相当する繰り返し周波数を有する第２の垂直同期信号を生成して出力する自動周波数制御回路と、
前記第１の垂直同期信号が２つの周期を交互に繰り返すものであるか否かを検出し、その検出結果を判別信号として出力する垂直同期信号位相検出回路と、
前記第１及び第２の垂直同期信号を入力とし、前記判別信号が、前記第１の垂直同期信号が２つの周期を交互に繰り返すものであることを示す場合には前記第１の垂直同期信号を選択し、その他の場合には前記第２の垂直同期信号を選択し、出力するセレクタとを備えた
垂直同期信号発生装置。 - 請求項１に記載の垂直同期信号発生装置において、
前記自動周波数制御回路は、
入力された値を累積加算するｍビット（ｍは自然数）の積分回路と、
前記積分回路の出力を前記第１の垂直同期信号のタイミングでサンプリングし、サンプル値と所定値との差分を出力する位相比較回路と、
前記位相比較回路の出力のうち、低周波成分を通過させるローパスフィルタと、
前記ローパスフィルタの出力と定数とを加算して前記積分回路に出力する加算回路と、
前記積分回路の最上位ビットを微分し、得られたエッジのタイミングで前記第２の垂直同期信号を出力する微分回路とを備えるものである
ことを特徴とする垂直同期信号発生装置。 - 請求項１に記載の垂直同期信号発生装置において、
前記垂直同期信号位相検出回路は、
前記第１の垂直同期信号のタイミングでリセットされ、クロックのパルス数をカウントして得たカウント値を出力するＶ周期カウンタと、
前記Ｖ周期カウンタの出力を前記第１の垂直同期信号のタイミングに応じてラッチして出力し、次にラッチを行うまで出力を保持する第１のホールド回路と、
前記Ｖ周期カウンタの出力と前記第１のホールド回路の出力との差分を求めて出力する第１の減算回路と、
前記第１の減算回路の出力の絶対値を求めて出力する第１の絶対値回路と、
前記第１の絶対値回路の出力を前記第１の垂直同期信号のタイミングに応じてラッチして出力し、次にラッチを行うまで出力を保持する第２のホールド回路と、
前記第１の絶対値回路の出力と前記第２のホールド回路の出力との差分を求めて出力する第２の減算回路と、
前記第２の減算回路の出力の絶対値を求めて出力する第２の絶対値回路と、
前記第１の絶対値回路の出力と第１の定数との比較を行い、その結果を出力する第１の比較回路と、
前記第２の絶対値回路の出力と第２の定数との比較を行い、その結果を出力する第２の比較回路と、
前記第１の比較回路の出力と前記第２の比較回路の出力との間で論理演算を行い、その結果を前記判別信号として出力する論理回路とを備えるものである
ことを特徴とする垂直同期信号発生装置。 - 請求項１に記載の垂直同期信号発生装置と、
入力された輝度信号の水平同期信号を分離して出力する水平同期信号分離回路と、
フレームメモリを有し、前記垂直同期信号発生装置の出力と、前記水平同期信号と、書き込みクロックとに基づいて、所定順の書き込みアドレスを生成し、入力された映像信号を前記書き込みアドレスに従って前記フレームメモリに書き込むとともに、読み出しクロックに基づいて、前記書き込みアドレスと同一順の読み出しアドレスを生成し、前記読み出しアドレスに従って前記フレームメモリから読み出しを行い、標準映像信号として出力するフレーム同期回路とを備え、
前記フレーム同期回路は、
前記書き込みアドレスが変化する速度と前記読み出しアドレスが変化する速度とが異なる場合において、前記フレームメモリから一のフレームの信号を読み出す際に、アドレスの追い越しに起因した、前記一のフレーム以外のフレームの信号の読み出しを行わないように、前記フレームメモリへの書き込み又は前記フレームメモリからの読み出しの制御を行うものである
ことを特徴とする映像信号処理装置。 - 請求項４に記載の映像信号処理装置において、
前記フレーム同期回路は、
前記フレームメモリを少なくとも２つ備え、かつ、
前記垂直同期信号発生装置の出力と、前記水平同期信号と、書き込みクロックとに基づいて、前記２つのフレームメモリのうちから書き込みを行うフレームメモリを選択する書き込み選択信号と、選択したフレームメモリへの書き込みアドレスとを生成して出力する書き込み制御回路と、
読み出しクロックをカウントし、得られたカウント値に従って前記２つのフレームメモリの読み出しアドレスを生成して出力する読み出し制御回路と、
前記書き込みアドレス及び前記読み出しアドレスの変化の傾向に基づき、読み出しを行うフレームメモリを選択するＳｋｉｐ／Ｈｏｌｄ制御信号を生成して出力するＳｋｉｐ／Ｈｏｌｄ制御回路とを備え、
前記書き込みアドレスに従って、入力された映像信号を前記書き込み選択信号によって選択されたフレームメモリに書き込むとともに、前記読み出しアドレスに従って、前記Ｓｋｉｐ／Ｈｏｌｄ制御信号に応じて選択されたフレームメモリから読み出しを行い、前記標準映像信号として出力するものである
ことを特徴とする映像信号処理装置。 - 請求項４に記載の映像信号処理装置において、
前記フレーム同期回路は、
入力された映像信号を所定のライン数に相当する時間だけ遅延させて出力するラインメモリと、
前記垂直同期信号発生装置の出力と、前記水平同期信号と、書き込みクロックとに基づいて、前記フレームメモリへの書き込みアドレスを生成して出力する書き込み制御回路と、
読み出しクロックをカウントし、得られたカウント値に従って前記フレームメモリの読み出しアドレスを生成して出力する読み出し制御回路と、
前記書き込みアドレスと前記読み出しアドレスとの差に基づき、前記入力された映像信号及び前記ラインメモリ出力のうちのいずれかを選択して前記フレームメモリに書き込むように制御するＳｋｉｐ／Ｈｏｌｄ制御信号を生成して出力するＳｋｉｐ／Ｈｏｌｄ制御回路とを備え、
前記入力された映像信号及び前記ラインメモリの出力のうち、前記Ｓｋｉｐ／Ｈｏｌｄ制御信号に応じて選択されたものを前記書き込みアドレスに従って前記フレームメモリに書き込むとともに、前記読み出しアドレスに従って前記フレームメモリから読み出しを行い、前記標準映像信号として出力するものである
ことを特徴とする映像信号処理装置。 - 請求項４に記載の映像信号処理装置において、
前記フレーム同期回路が出力する前記標準映像信号の各ラインのデータに、スタートマーク、エンドマーク及びブランキング期間を表すデータ群を付加して出力するデータ多重回路を更に備えた
ことを特徴とする映像信号処理装置。
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