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Description

【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Electro Luminescence）素子やＦＥＤ（Field Emission Device ）素子等の電気光学素子をマトリックス状に配置して構成される表示装置に関し、特にその時間分割階調表示の手法に関する。
【０００２】
【従来の技術】
近年、前記有機ＥＬ素子やＦＥＤ素子等の自発光デバイスを用いた薄型表示装置の開発が活発に行われている。これら自発光デバイスでは、デバイスの発光輝度がデバイスを流れる電流密度に比例することが知られている。したがって、これら自発光デバイスとＴＦＴ等のアクティブ素子とを組合わせて電気光学素子を作成する場合、ＴＦＴのオン抵抗のバラッキが自発光デバイスを流れる電流値のバラツキとなり、輝度バラツキが発生することがある。
【０００３】
そこで、前記ＴＦＴのオン抵抗バラツキを抑えるアナログ階調駆動回路の開発や、オン抵抗のバラツキの少ない条件を使用するデジタル階調駆動方法の開発が盛んに行われている。このうち、デジタル階調駆動方法としては、時間分割階調表示方法、画素分割階調表示方法および複数ＴＦＴを利用する方法などがある。
【０００４】
図２０は、前記複数ＴＦＴを用いてデジタル階調表示を実現する素子回路の電気回路図であり、特開２０００−３４７６２３号公報に記載された構成である。表示パネル上にマトリクス状に配列される素子回路１０１は、有機ＥＬ素子１０２と、その駆動回路１０３とで構成されている。有機ＥＬ素子１０２は、駆動回路１０３において、相互に並列に配列される３つの駆動トランジスタｑ１〜ｑ３と、各駆動トランジスタｑ１〜ｑ３にそれぞれ直列接続されて該有機ＥＬ素子１０２の電流値を規制する抵抗ｒ１〜ｒ３とを介して供給される電流で発光する。各駆動トランジスタｑ１〜ｑ３は、そのゲート端子に接続されるコンデンサｃ１〜ｃ３に貯えられた電位でそれぞれ制御される。前記各コンデンサｃ１〜ｃ３の電位は、走査信号線ｇ１〜ｇ３の選択出力に応答して、選択トランジスタｑ４〜ｑ６がデータ信号線ｄ１〜ｄ３から供給される電位を取込むことで設定される。そして、前記駆動トランジスタｑ１〜ｑ３を選択的に導通状態とすることで、複数階調表示を可能としている。
【０００５】
また、図２１は、前記画素分割階調を用いてデジタル階調表示を実現する素子回路の電気回路図であり、ＩＤＷ（International Display Workshops ）’９９や、特開２０００−２８４７２７号公報において、Ｍ．Ｋｉｍｕｒａ達が発表した構成である。この素子回路１１１では、１つの画素が同じサイズの有機ＥＬ素子１１２〜１１４で形成されている。有機ＥＬ素子１１２は、駆動トランジスタｑ１１から供給される電流で発光される。また、有機ＥＬ素子１１３，１１４は、駆動トランジスタｑ１２から供給される電流で発光される。各駆動トランジスタｑ１１，ｑ１２は、そのゲート端子に接続されるコンデンサｃ１１，ｃ１２に貯えられた電位で制御される。各コンデンサｃ１１，ｃ１２の電位は、走査信号線ｇ１１の選択出力に応答して、選択トランジスタｑ１３，ｑ１４がデータ信号線ｄ１１，ｄ１２から供給される電位をそれぞれ取込むことで設定される。そして、前記駆動トランジスタｑ１１，ｑ１２を選択的に導通状態とすることで、複数階調表示を可能としている。
【０００６】
さらにまた、図２２は、前記時間分割階調を用いてデジタル階調表示を実現する素子回路の電気回路図であり、ＳＩＤ（Society of Information Display）’００で、Ｋ．Ｉｎｕｋａｉ達が発表した構成である。この素子回路１２１では、有機ＥＬ素子１２２は、駆動トランジスタｑ２１から供給される電流で発光される。前記駆動トランジスタｑ２１は、そのゲート端子に接続されるコンデンサｃ２１に貯えられた電位で制御される。コンデンサｃ２１の電位は、走査信号線ｇ２１の選択出力に応答して、選択トランジスタｑ２２がデータ信号線ｄ２１から供給される電位を取込むことで設定され、走査信号線ｇ２２の選択出力に応答して、消去トランジスタｑ２３がコンデンサｃ２１の端子間を短絡することで初期化される。
【０００７】
図２３は、上記の素子回路１２１を用いた時分割階調駆動の駆動方法の一例を示す図である。この図２３の例では、前記走査信号線ｇ２１は、Ｇ１〜Ｇ１４の１４本で１つの単位と想定されており、各走査信号線Ｇ１〜Ｇ１４の選択様態を、図２３（３）〜（１６）で示している。また、この図２３の例では、階調データは４ビットとされており、図２３（２）で、表示されいているデータの重みを示している。図２３（１）は単位時間の表示であり、図２３（１７）は通算時間の表示である。
【０００８】
１フレーム期間Ｔｆには、前記４ビット分の４つの走査期間Ｔｓ１〜Ｔｓ４が設定される。第１の走査期間Ｔｓ１（通算時間１〜１４）では、走査信号線Ｇ１〜Ｇ１４が順に選択されて、各画素のコンデンサｃ２１が、第４ｂｉｔ目の階調データに合わせてＯＮ電位かＯＦＦ電位に設定されるとともに、その設定タイミングからビットの重みに対応した３２単位時間に亘って、引続き表示が行われる。したがって、走査信号線Ｇ１で選択される素子回路では、通算時間１〜３２が第４ｂｉｔ目のサブフレーム期間ＳＦ４となる。
【０００９】
前記サブフレーム期間ＳＦ４の後には、同様に、第２の走査期間Ｔｓ２（通算時間３３〜４６）が設けられ、各画素のコンデンサｃ２１の電位が第３ｂｉｔ目の階調データに合わせてＯＮ電位かＯＦＦ電位に設定されるとともに、その設定タイミングからビットの重みに対応した１６単位時間に亘って、引続き表示が行われる。したがって、走査信号線Ｇ１で選択される素子回路では、通算時間３３〜４８が第３ｂｉｔ目のサブフレーム期間ＳＦ３となる。
【００１０】
引続き、第３の走査期間Ｔｓ３（通算時間４９〜６２）が設けられ、各画素のコンデンサｃ２１の電位が第２ｂｉｔ目の階調データに合わせてＯＮ電位かＯＦＦ電位に設定されるとともに、その設定タイミングからビットの重みに対応した８単位時間に亘って、引続き表示が行われる。しかしながら、前記ビットの重みに対応した８単位時間の表示時間は、走査期間Ｔｓ２の１４単位時間よりも短いので、前記第３の走査期間Ｔｓ３の開始から８単位時間後に、その走査を追いかけるように、前記走査信号線ｇ２２が順に選択されて（通算時間５７〜７０）、各画素のコンデンサｃ２１の電位が消去され、ブランク表示となる。このため、走査信号線Ｇ１で選択される素子回路では、通算時間４９〜５６が第２ｂｉｔ目のサブフレーム期間ＳＦ２となる。
【００１１】
同様に、第４の走査期間Ｔｓ４（通算時間６３〜７６）では、各画素のコンデンサｃ２１の電位が第１ｂｉｔ目の階調データに合わせてＯＮ電位かＯＦＦ電位に設定されるとともに、その設定タイミングからビットの重みに対応した４単位時間に亘って表示が行われた後、前記走査信号線ｇ２２が順に選択されて（通算時間６７〜次フレームの４）、各画素のコンデンサｃ２１の電位が消去され、ブランク表示となる。このため、走査信号線Ｇ１で選択される素子回路では、通算時間６３〜６６が第１ｂｉｔ目のサブフレーム期間ＳＦ１となる。
【００１２】
【発明が解決しようとする課題】
しかしながら、図２１で示す画素分割階調を用いる構成では、１つの画素領域に配置することができる部分画素数で、表示可能な階調数が制限されてしまうという問題がある。
【００１３】
また、図２０で示す複数ＴＦＴを用いる構成では、各抵抗ｒ１〜ｒ３の比を正確に１：２：４に設定することが困難であるので、結局ｒ１＝ｒ２＝ｒ３と相互に等しい抵抗を用いることになり、必要な階調数分のトランジスタを１つの画素領域に配置することができず、１つの画素領域に配置することができる駆動トランジスタの個数によって、前記画素分割階調の場合と同様に表示可能な階調数が制限されてしまうという問題がある。
【００１４】
したがって、上記何れの階調表示方法においても、必要な階調数を得るためには、前記図２２の時間分割階調表示方法と組合わせる必要がある。実際、前記図２１で示す画素分割階調を用いる構成でも、時間分割階調と組合わせることで、１６階調を得ている。しかしながら、時間分割階調を用いる構成では、動画偽輪郭が発生するという問題がある。
【００１５】
図２４には、図２３の駆動方法を用いて、８階調レベルの背景をバックに、７階調レベルの物体が画面上（Ｇ１側）から下（Ｇ１４側）に動いてゆく場合に観察される動画偽輪郭を示している。すなわち、この図２４の場合での動画偽輪郭は、７階調レベルの物体の動きに合わせて、画面上を上から下へと矢符αのように視線が移動するので、その視線上に背景の８階調目と、物体の４，２，１階調目との両方が捉えられ、１５階調レベルが見える現象である。また、画面上を上から下へと矢符βのように視線が移動するので、その視線上に物体の８階調目と、背景の４，２，１階調目との両方が捉えられ、０階調レベルが見える現象でもある。
【００１６】
図２５に、前記１５階調レベルの偽輪郭を示す。８階調レベルの一様な背景画面上を、７階調レベルの一様な物体が画面の上から下へと移動すると、物体の上側の輪郭線α１が、偽輪郭線α２となって見えてしまう。また、物体の下側の輪郭線β１が、偽輪郭線β２となって見えてしまう。
【００１７】
本発明の目的は、動画偽輪郭の目立ちにくい時分割階調表示を実現する表示装置を提供することである。
【００１８】
【課題を解決するための手段】
本発明の表示装置は、マトリクス状に配列された各電気光学素子に対応して設けたアクティブ素子によって記憶素子に表示データを取込み、その記憶素子の出力で前記電気光学素子を表示駆動するようにした表示装置において、前記記憶素子およびそれに対を成す前記アクティブ素子を複数組設けて、それら複数の記憶素子の和出力で前記電気光学素子を表示駆動し、前記アクティブ素子を選択走査する走査手段は、一方の記憶素子に対応したアクティブ素子を時間分割階調駆動することを特徴とする。
【００１９】
上記の構成によれば、相互に交差する複数の走査信号線およびデータ信号線で区画されてマトリクス状に配列された各領域に、電気光学素子、アクティブ素子および記憶素子を備え、アクティブ素子が前記走査信号線で選択されている間にデータ信号線に出力される表示データを前記記憶素子に取込み、非選択期間に亘って、その記憶素子で保持される表示データに対応した表示を行うようにした表示装置において、先ず記憶素子およびそれに対を成す前記アクティブ素子を複数組設けて、輝度レベルを設定するそれら複数の記憶素子の電圧または電流の和出力で前記電気光学素子を表示駆動するように構成する。そしてさらに、一方の記憶素子に対応したアクティブ素子を時間分割階調駆動する。
【００２０】
したがって、デジタル階調制御を時間分割階調制御で実現するにあたって、他方の記憶素子に上位ビット側の表示データを与え、一方の記憶素子に残余の下位ビット側の表示データを与えることで、たとえば２組の記憶素子を設けたとすると、それらの記憶素子の出力の重み、すなわち前記電圧または電流のレベルは相互に等しくなり、中間値（Ｍ階調レベルでＭ／２前後）以上の表示データでは、最上位ビットの表示データが「１」となって、電気光学素子は前記他方の記憶素子の出力で１フレーム期間を略発光し続け、その間に、残余の下位ビット側の表示データが「１」となったときには、前記一方の記憶素子の出力も加算されて、すなわち輝度レベルが倍となって発光することになる。
【００２１】
これによって、時間分割階調制御を行うにあたって、中間値以上の表示データと中間値未満の表示データとが存在し、その境界が移動してゆく場合にも、前記中間値以上の表示データ分の発光は略連続して行われているので、動画偽輪郭の発生を抑えることができる。
【００２２】
また、本発明の表示装置では、前記記憶素子ならびにアクティブ素子は２組以上として、第１および第２の記憶素子ならびに第１および第２のアクティブ素子とし、前記第１のアクティブ素子または記憶素子の出力電位を保持して前記電気光学素子に与える電位保持手段と、前記電位保持手段と前記第１の記憶素子との間に設けられる第３のアクティブ素子とをさらに備え、前記第１および第３のアクティブ素子を選択走査することで、前記第１の記憶素子および電位保持手段への表示データの書込み／読出しを制御することを特徴とする。
【００２３】
上記の構成によれば、前記記憶素子ならびにアクティブ素子を２組以上とし、第１のアクティブ素子側では、電位保持手段で第１のアクティブ素子または記憶素子の出力電位を保持して、電気光学素子を表示駆動する。そして、その電位保持手段と第１の記憶素子との間に第３のアクティブ素子をさらに設けることで、該第１のアクティブ素子側では、電気光学素子を表示駆動するための表示データの設定の自由度を向上する。すなわち、たとえば第１および第３のアクティブ素子を共に選択走査することで、第１の記憶素子および電位保持手段へ共通に表示データを取込み、表示を行うことができる。また、第３のアクティブ素子を非選択状態とし、第１のアクティブ素子のみを選択走査することで、第１の記憶素子の記憶内容に影響を与えることなく、電位保持手段にのみ表示データを取込み、表示を行うことができる。さらにまた、第１のアクティブ素子を非選択状態とし、第３のアクティブ素子のみを選択走査することで、第１の記憶素子の記憶内容で電位保持手段の表示データを書換え、表示を行うことができる。
【００２４】
したがって、一旦第１の記憶素子へ書込んだデータを第３のアクティブ素子の選択走査によって任意のタイミングで電位保持手段ヘ読出し、表示することができ、同じ表示データを用いて表示駆動する場合、データ信号線からのデータの再書込みを不要とすることができる。また、この走査は、他の画素領域の第１の記憶素子または電位保持手段ヘデータを書込む動作とは独立して実行できるので、１フレーム期間を短縮することができる。また、第１の記憶素子から表示データを読出して電位保持手段に設定するので、データ信号線やそれに接続される浮遊容量をチャージアップする必要はなく、低消費電力化を図ることができる。
【００２５】
さらにまた、本発明の表示装置は、前記電位保持手段に関連して、その電位を予め定める初期化電位に設定する第４のアクティブ素子をさらに備えることを特徴とする。
【００２６】
上記の構成によれば、第１のアクティブ素子の選択走査によることなく、第４のアクティブ素子を介して電位保持手段を前記予め定める初期化電位として、そのストアデータを消去することができる。
【００２７】
したがって、第２のアクティブ素子側での表示の重みを２のｎ乗レベルとし、第１のアクティブ素子側での表示の重みを（２のｎ乗−１）レベルとし、第１および第２の記憶素子による電気光学素子の電流駆動能力が相互に等しい場合、通常の２進数データをそのまま使用することができる。
【００２８】
また、本発明の表示装置は、前記記憶素子ならびにアクティブ素子は２組以上として、下位ビット側となる第１番目の記憶素子の出力による前記電気光学素子の電流駆動能力を基準に、第２番目以上の記憶素子の出力による前記電気光学素子の電流駆動能力は、前記第１番目の記憶素子の出力による電流駆動能力の２の乗数倍に順次設定されることを特徴とする。
【００２９】
上記の構成によれば、デジタル階調制御を実現するにあたって、１フレーム期間内で、下位側の所定ビット分の表示データは第１番目の記憶素子に順次与えられ、それよりも上位側ビットの表示データはそれぞれ個別に第２番目以上の記憶素子に与えられ、各記憶素子の並列の出力で前記電気光学素子が表示駆動される。このとき、第１番目の記憶素子の出力による前記電気光学素子の電流駆動能力を基準として、第２番目以上の記憶素子の出力による電流駆動能力を２の乗数倍に順次設定する。すなわち、第２番目の記憶素子の出力による電流駆動能力は２の０乗＝１倍、第３番目の記憶素子の出力による電流駆動能力は２の１乗＝２倍、第４番目の記憶素子の出力による電流駆動能力は２の２乗＝４倍、…という具合である。
【００３０】
したがって、前記１フレーム期間に前記第２番目以降の記憶素子の出力による電気光学素子の発光が続くことになるので、動画偽輪郭の発生を、一層少なくすることができる。
【００３１】
さらにまた、本発明の表示装置では、前記記憶素子ならびにアクティブ素子は２組として、それぞれ第１および第２の記憶素子ならびに第１および第２のアクティブ素子とし、前記第１および第２のアクティブ素子の出力電位をそれぞれ保持して前記電気光学素子に与える第１および第２の電位保持手段と、前記各電位保持手段と前記第１および第２の記憶素子との間にそれぞれ設けられる第３のアクティブ素子とをさらに備え、前記第１および第２のアクティブ素子と、それらに個別に対応した第３のアクティブ素子とを選択走査することで、前記第１および第２の記憶素子ならびに第１および第２の電位保持手段への表示データの書込み／読出しを制御し、かつその制御を第１のアクティブ素子側と第２のアクティブ素子側とで、周期的に切換えることを特徴とする。
【００３２】
上記の構成によれば、前記記憶素子ならびにアクティブ素子を２組とし、さらにそれぞれに電位保持手段を設け、その電位保持手段と記憶素子との間に第３のアクティブ素子をさらに設けることで、電気光学素子を表示駆動するための表示データの設定の自由度を向上しつつ、第１のアクティブ素子側と第２のアクティブ素子側とで共通の構成とし、周期的に切換えを行う。
【００３３】
すなわち、たとえば第１および第３のアクティブ素子を共に選択走査することで、第１の記憶素子および第１の電位保持手段へ共通に表示データを取込み、表示を行うことができる。また、第３のアクティブ素子を非選択状態とし、第１のアクティブ素子のみを選択走査することで、第１の記憶素子の記憶内容に影響を与えることなく、第１の電位保持手段にのみ表示データを取込み、表示を行うことができる。さらにまた、第１のアクティブ素子を非選択状態とし、第３のアクティブ素子のみを選択走査することで、第１の記憶素子の記憶内容で第１の電位保持手段の表示データを書換え、表示を行うことができる。このような駆動が、第１のアクティブ素子側と第２のアクティブ素子側とで、それぞれ行うことができ、周期的に、切換え、すなわち与えるビットデータを入換える。
【００３４】
したがって、電気光学素子側で、第１のアクティブ素子に対応した構成と第２のアクティブ素子に対応した構成とで電気光学素子の特性にバラツキがあっても、平均した輝度で観察することになるので、階調性の良い表示を得ることができる。
【００３５】
また、本発明の表示装置では、前記記憶素子ならびにアクティブ素子は２組以上として、そのうち２組を第１および第２の記憶素子ならびに第１および第２のアクティブ素子とし、前記第１および第２のアクティブ素子の出力電位をそれぞれ保持して前記電気光学素子に与える第１および第２の電位保持手段と、前記各電位保持手段と前記第１および第２の記憶素子との間にそれぞれ設けられる第３のアクティブ素子とをさらに備え、前記第１および第２のアクティブ素子と、それらに個別に対応した第３のアクティブ素子とを選択走査することで、前記第１および第２の記憶素子ならびに第１および第２の電位保持手段への表示データの書込み／読出しを制御し、かつ下位ビットの表示データの与えられるアクティブ素子側でも、最上位ビットの表示データの書込みを行うことを特徴とする。
【００３６】
２のｎ乗の階調表示を行う場合に、最上位ビットのデータの表示を、一方のアクティブ素子側のみで行うと、他方のアクティブ素子側では、最小表示期間のブランク表示が必要になる。しかしながら、上記の構成によれば、下位ビットの表示データの与えられるアクティブ素子にも、その最上位ビットのデータの表示を行わせることで、前記ブランク表示を用いることなく、したがって１フレーム期間を最小限にして、前記２のｎ乗の階調表示を行うことができる。
【００３７】
さらにまた、本発明の表示装置は、同一のデータ信号線の方向に隣接する第ｉの電気光学素子および第ｉ−１の電気光学素子の第１の組み合わせと、前記データ信号線の方向に隣接する前記第ｉの電気光学素子および第ｉ＋１の電気光学素子の第２の組み合わせとが、２つのフィールド期間で切換えられて前記同一のデータ信号線から取込んだ前記表示データを表示し、前記第１の組み合わせにおいて、前記第ｉ−１の電気光学素子が第１の表示状態で表示する一方、前記第ｉの電気光学素子が第２の表示状態で表示し、前記第２の組み合わせにおいて、前記第ｉの電気光学素子が第１の表示状態で表示する一方、前記第ｉ＋１の電気光学素子が第２の表示状態で表示することを特徴とする。
【００３８】
上記の構成によれば、入力する信号がインターレース信号の場合、たとえば奇数フィールドではｉライン目とｉ＋１ライン目との電気光学素子で対を成し、偶数フィールドではｉライン目とｉ−１ライン目との電気光学素子で対を成す。そして、たとえば奇数フィールドで、奇数ラインの電気光学素子が最上位ビットの表示を行い、偶数ラインの電気光学素子が下位側ビットの表示を行い、偶数フィールドでは、奇数ラインの電気光学素子が下位側ビットの表示を行い、偶数ラインの電気光学素子が最上位ビットの表示を行う。
【００３９】
これによって、時間分割階調制御を行うにあたって、通常のインターレース走査に対応した表示データに対して、共通のデータ信号線を用いて、隣接する奇数ラインの電気光学素子に対応したアクティブ素子と偶数ラインの電気光学素子に対応したアクティブ素子との選択走査を工夫するだけで、動画偽輪郭の発生を抑えることができる。
【００４０】
【発明の実施の形態】
本発明の実施の第１の形態について、図１〜図４に基づいて説明すれば、以下のとおりである。
【００４１】
図１は、本発明の実施の第１の形態の有機ＥＬディスプレイを実現する素子回路Ａの電気回路図である。相互に交差する複数の走査信号線Ｇおよびデータ信号線Ｄ（図１では、１素子分を示しており、前記信号線Ｇ，Ｄも１本のみを示している。）で区画されてマトリクス状に配列された各領域に、該素子回路Ａが形成される。また、前記走査信号線Ｇと平行にもう１本の走査信号線Ｓが形成され、前記データ信号線Ｄと平行に電源線Ｖが形成される。
【００４２】
前記素子回路Ａには、有機ＥＬ素子１と、その有機ＥＬ素子１へ前記電源線Ｖから電流を供給する２つのｐ型のＴＦＴＱ１１，Ｑ２１とが設けられ、それら有機ＥＬ素子１およびＴＦＴＱ１１，Ｑ２１が１つの電気光学素子を形成する。前記ＴＦＴＱ１１，Ｑ２１は、第１のメモリ回路Ｍ１および第２のメモリ回路Ｍ２によってそれぞれＯＮ／ＯＦＦが制御される。本実施の形態では、前記ＴＦＴＱ１１，Ｑ２１は同一の形状のものが使用され、したがって前記メモリ回路Ｍ１，Ｍ２によって制御される電流量は、ほぼ等しく設定される。これによって、階調直線性の良い表示を得ることができる。ＴＦＴＱ１１，Ｑ２１のゲートのＯＮレベルはＧＮＤ電位であり、ＯＦＦレベルは電源線Ｖの電位である。
【００４３】
前記メモリ回路Ｍ１，Ｍ２は、相互に等しく構成され、ｐ型のＴＦＴＱ１およびｎ型のＴＦＴＱ２から成る１段目のＣＭＯＳインバータＩＮＶ１と、ｐ型のＴＦＴＱ３およびｎ型のＴＦＴＱ４から成る２段目のＣＭＯＳインバータＩＮＶ２とを備えて構成される。ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の電源電圧は、前記電源線Ｖと接地電位との間の電圧となり、ＣＭＯＳインバータＩＮＶ２の出力がＣＭＯＳインバータＩＮＶ１の入力に帰還されて、自己保持、すなわちメモリ動作が行われる。ＣＭＯＳインバータＩＮＶ１の入力はｎ型のＴＦＴＱ１２またはＱ２２のゲートにそれぞれ接続され、ＣＭＯＳインバータＩＮＶ２の出力は前記ＴＦＴＱ１１またはＱ２１のゲートにそれぞれ接続されている。
【００４４】
前記メモリ回路Ｍ１，Ｍ２には、個別的に対応して、前記ＴＦＴＱ１２，Ｑ２２がそれぞれ設けられている。ＴＦＴＱ１２は、走査コントローラによって前記走査信号線Ｇが選択走査されると、データ信号線Ｄから表示データを取込み、メモリ回路Ｍ１に設定する。同様に、ＴＦＴＱ２２は、走査コントローラによって前記走査信号線Ｓが選択走査されると、データ信号線Ｄから表示データを取込み、メモリ回路Ｍ２に設定する。なお、以下の説明では、特に断らない限り、各素子回路ＡのＴＦＴＱ１２，Ｑ２２は非導通状態である。すなわち、メモリ回路Ｍ１，Ｍ２に記憶されている表示データに対応した電流が、有機ＥＬ素子１に供給されているものとする。
【００４５】
図２は、上述のように構成される素子回路Ａを用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。この図２の例では、４ラインを走査の単位としている。したがって、素子回路は、各ラインに対応してＡ１〜Ａ４で表されている。図２（５）〜（１２）は、それぞれのメモリ回路Ｍ１，Ｍ２での表示データのストア状態を示す。また、この図２では、各素子回路Ａで表示する階調数を４ｂｉｔ階調としており、第２のメモリ回路Ｍ２に４ｂｉｔ目のデータを取込み、第１のメモリ回路Ｍ１に残余の３〜１ｂｉｔ目のデータを取込むものとする。このため、図２（１）は各走査期間Ｔｓ１〜Ｔｓ４での単位時間表示であり、図２（２）はｂｉｔ４のデータに対する通算表示時間を示し、図２（３）はｂｉｔ３のデータに対する通算表示時間を示し、図２（４）はｂｉｔ２，１のデータに対する通算表示時間を示す。図２（１３）は、１フレーム期間Ｔｆ内での単位選択時間の通算時間である。
【００４６】
第１の走査期間Ｔｓ１（図２（１３）の通算時間で１〜８の期間）では、走査信号線Ｓ，Ｇで共通のデータ信号線Ｄを用いるので、先ず走査信号線Ｓを選択走査してＴＦＴＱ２２を導通することで、メモリ回路Ｍ２に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ目のデータの表示が開始される。次に、走査信号線Ｇを選択走査してＴＦＴＱ１２を導通することで、メモリ回路Ｍ１に３ｂｉｔ目のデータを取込むとともに、該３ｂｉｔ目のデータの表示が開始される。このような４ｂｉｔ目のデータと３ｂｉｔ目のデータとの交互の取込み走査が、素子回路Ａ１〜Ａ４に対して、順に行われる。したがって、この走査期間Ｔｓ１は４×２＝８単位時間となり、後述の残余の走査期間Ｔｓ２〜Ｔｓ４の２倍となる。
【００４７】
続いて、第２の走査期間Ｔｓ２（図２（１３）の通算時間で１３〜１６の期間）では、走査信号線Ｇのみが順に選択走査され、メモリ回路Ｍ１に２ｂｉｔ目のデータが取込まれてゆく。本実施の形態では、時間分割階調の１階調当りの表示期間を４単位時間とするので、この２ｂｉｔ目のデータの表示期間は８単位時間となる。したがって、１ｂｉｔ目のデータの走査を行う第３の走査期間Ｔｓ３は、前記第２の走査期間Ｔｓ２から８単位時間だけ遅れて走査を開始し、図２（１３）の通算時間で、２１〜２４の期間となる。
【００４８】
その後、第４の走査期間Ｔｓ４が設けられるけれども、前記１ｂｉｔ目のデータの表示期間は４単位時間であるので、該第４の走査期間Ｔｓ４は、図２（１３）の通算時間で、２５〜２８の期間となる。この走査期間Ｔｓ４では、再び第１のメモリ回路Ｍ１に３ｂｉｔ目のデータが取込まれ、次のフレームの第１の走査期間Ｔｓ１でデータが更新されるまでの５単位時間に亘って、表示を継続する。
【００４９】
したがって、４〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、２８：１１（本来のフレーム期間分）＋４（本来のフレーム期間分）＋１（次のフレーム期間分）：８：４＝２８：１６：８：４＝７：４：２：１、素子回路Ａ４について見れば、２２（本来のフレーム期間分）＋６（次のフレーム期間分）：８（本来のフレーム期間分）＋１（本来のフレーム期間分）＋７（次のフレーム期間分）：８：４＝７：４：２：１となる。したがって、各素子回路Ａでは、有機ＥＬ素子１を、メモリ回路Ｍ１からの出力で０〜７階調レベルの発光を行わせることができ、メモリ回路Ｍ２からの出力で０または７階調レベルの発光を行わせることができる。
【００５０】
ここで、有機ＥＬ素子１と接続される前記ＴＦＴＱ１１，Ｑ１２が相互に等しい形状およびサイズで形成されることで、前記２つのＴＦＴＱ１１，Ｑ１２が共に導通することで輝度レベル１４の発光が、一方のみが導通することで輝度レベル７の発光が、２つが共に遮断することで輝度レベル０の発光が、有機ＥＬ素子１においてそれぞれ行われることになる。また、有機ＥＬ素子１が単一の素子で形成されていても、メモリ回路Ｍ１，Ｍ２からの出力電流を加算することで、同様の表示を期待することができる。
【００５１】
このように、１つの有機ＥＬ素子１を０，７，１４の３つのレベルで発光させることで、図３で示すように、輝度レベル７の背景の中を輝度レベル６の物体が移動する場合、輝度レベル７の素子回路（図３ではＡ１，Ａ４に相当）は常に輝度レベル７で点灯状態なので、矢符α１１，β１１で示すように、画面上を上から下へと、すなわち走査信号線Ｇ，Ｓの走査方向に視線が動いても、その輝度レベル７の素子回路に対して、輝度レベル６の素子回路（図３ではＡ２，Ａ３に相当）は、殆ど動画偽輪郭を感じさせない表示が可能となる。図３（１）〜（１３）は、前述の図２（１）〜（１３）に、それぞれ対応している。
【００５２】
図４には、前述のように構成される素子回路Ａを用いた有機ＥＬディスプレイの駆動方法の他の例を示す。前述の図２の駆動方法では、メモリ回路Ｍ２からの出力で表示される階調レベルが７であり、４ｂｉｔデータを用いても、表示可能な階調レベルは０〜１４の１５階調レベルであり、４ｂｉｔデータで本来表示することができる１６階調レベルより少ない。そこで、この図４の駆動方法では、前記メモリ回路Ｍ１へ消去データを入力し、１階調分の表示期間を非発光状態とすることで、前記メモリ回路Ｍ２の出力で表示可能な階調レペルを８とするもである。この図４の例でも、前記図２と同様に、４ラインを走査の単位としており、図４（１）〜（１３）は、それぞれ図２（１）〜（１３）に対応している。
【００５３】
走査期間Ｔｓ１から走査期間Ｔｓ３における走査信号線Ｇの選択走査が終了するまでの期間（図４（１３）の通算時間で１〜２４の期間）は、図２の場合と同様の駆動が行われる。本駆動方法では、その後、走査信号線Ｇが通常と同様に順に選択走査されて、通算時間で２５〜２８の期間は、前記メモリ回路Ｍ１に前記消去データが入力され、ブランク表示となる。このブランク表示の後の通算時間で２８〜３２の期間が、前記走査期間Ｔｓ４となって、メモリ回路Ｍ１に再び３ｂｉｔ目のデータが取込まれ、次のフレームの第１の走査期間Ｔｓ１でデータが更新されるまでの５単位時間に亘って、表示が継続される。
【００５４】
したがって、４〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、３２：１１（本来のフレーム期間分）＋４（本来のフレーム期間分）＋１（次のフレーム期間分）：８：４＝８：４：２：１となって、４ｂｉｔデータをフルに使用した１６階調レベルの表示が可能となる。すなわち、この図４の駆動方法は、消去データを表示させるために使用した通算時間２５〜２８で１階調分表示できるのに、わざわざ表示しないで０〜１５階調レベルの１６階調を表示したとも解釈できる。しかしながら、元々、デジタルデータは２進数データとして変換されることが多いので、この２進数データをそのままデー夕変換することなく取扱うことができれば、前記の１階調分減らしても好ましいと言える。すなわち、この図４の駆動方法では、図２の駆動方法のように１６階調から１５階調へデータ変換をする必要がないので、周辺回路の変更等を伴うことなく、容易に適用することができる。
【００５５】
本発明の実施の第２の形態について、図５〜図７に基づいて説明すれば、以下のとおりである。
【００５６】
図５は、本発明の実施の第２の形態の有機ＥＬディスプレイにおける素子回路Ａａの電気回路図である。この素子回路Ａａは、前述の素子回路Ａに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。この素子回路Ａａは、前記メモリ回路Ｍ２に関する構成は素子回路Ａと同様であるけれども、注目すべきは、メモリ回路Ｍ１に関する構成において、ＴＦＴＱ１２が直接ＴＦＴＱ１１のゲートに接続され、さらにそのゲートの電位を保持するコンデンサＣ１が設けられて該コンデンサＣ１の電位でＴＦＴＱ１１がＯＮ／ＯＦＦ制御され、有機ＥＬ素子１を流れる電流量が制御されるとともに、メモリ回路Ｍ１への前記表示データの書込み／読出しがＴＦＴＱ１３を介して行われることである。このため、前記走査信号線Ｇ，Ｓと平行に、選択線Ｇａが設けられている。
【００５７】
したがって、前記コンデンサＣ１の電位は、走査信号線Ｇが選択走査されているときにデータ信号線Ｄから取込まれ、設定される。一方、メモリ回路Ｍ１には、走査信号線Ｇおよび選択線Ｇａが共に選択走査されているときにデータ信号線Ｄから表示データが書込まれる。また、走査信号線Ｇが非選択状態で、かつ選択線Ｇａが選択走査されているときにメモリ回路Ｍ１から読出された表示データで、前記コンデンサＣ１の電位は設定される。
【００５８】
このような素子回路Ａａを用いた駆動方法の一例は、図６に示すようになる。この図６の例では、５ラインを走査の単位としており、したがって素子回路はＡ１〜Ａ５であり、図６（５）〜（１４）に、それぞれのコンデンサＣ１およびメモリ回路Ｍ２での表示データのストア状態を示す。また、５ｂｉｔ階調のデータを用いるものとし、図６（２）はｂｉｔ５のデータに対する通算表示時間を示し、図６（３）はｂｉｔ４のデータに対する通算表示時間を示し、図６（４）はｂｉｔ３，２，１のデータに対する通算表示時間を示す。図６（１）は各走査期間Ｔｓ１〜Ｔｓ４での単位時間表示であり、図６（１５）は１フレーム期間Ｔｆ内での単位選択時間の通算時間である。
【００５９】
第１の走査期間Ｔｓ１（図６（１５）の通算時間で１〜１０の期間）では、先ず走査信号線Ｓを選択走査してＴＦＴＱ２２を導通することで、メモリ回路Ｍ２に５ｂｉｔ目のデータを取込むとともに、該５ｂｉｔ目のデータの表示が開始される。次に、走査信号線Ｇおよび選択線Ｇａを選択走査してＴＦＴＱ１２，Ｑ１３を導通することで、コンデンサＣ１およびメモリ回路Ｍ１に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ目のデータの表示が開始される。このような５ｂｉｔ目のデータと４ｂｉｔ目のデータとの交互の取込み走査が、素子回路Ａ１〜Ａ５に対して、順に行われる。したがって、この走査期間Ｔｓ１は５×２＝１０単位時間となり、後述の残余の走査期間Ｔｓ２〜Ｔｓ４の２倍となる。
【００６０】
続いて、第２の走査期間Ｔｓ２（図６（１５）の通算時間で１１〜１５の期間）では、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に３ｂｉｔ目のデータが取込まれ、表示が開始される。このとき、選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３は遮断し、メモリ回路Ｍ１は４ｂｉｔ目のデータを保持し続ける。本実施の形態では、時間分割階調の１階調当りの表示期間を２単位時間とするので、この３ｂｉｔ目のデータの表示期間は８単位時間となる。
【００６１】
したがって、２ｂｉｔ目のデータの走査を行う第３の走査期間Ｔｓ３は、前記第２の走査期間Ｔｓ２から８単位時間だけ遅れて走査を開始し、図６（１５）の通算時間で１９〜２３の期間となる。このときも前記走査期間Ｔｓ２と同様に、選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３は遮断し、メモリ回路Ｍ１は４ｂｉｔ目のデータを保持し続ける。しかしながら、該走査期間Ｔｓ２が５単位時間であるのに対して、表示に必要な期間は４単位時間であるので、余分になる最後の１単位時間（図６（１５）の通算時間で２３〜２７の期間）では、選択線Ｇａのみが順に選択走査され、ＴＦＴＱ１３を導通することでコンデンサＣ１にそのメモリ回路Ｍ１にストアされていた４ｂｉｔ目のデータを読出し、表示が行われる。
【００６２】
そして、第４の走査期間Ｔｓ４（図６（１５）の通算時間で２４〜２８の期間）でも、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に１ｂｉｔ目のデータが取込まれ、表示が開始される。ここでも、前記２ｂｉｔ目の表示と同様に、余分になる後半の３単位時間（図６（１５）の通算時間で２６〜３０の期間）では、選択線Ｇａのみが順に選択走査され、再びメモリ回路Ｍ１から前記４ｂｉｔ目のデータを読出し、次のフレームの第１の走査期間Ｔｓ１でデータが更新されるまで、表示を継続する。
【００６３】
したがって、５〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、３０：９（本来のフレーム期間分）＋１（本来のフレーム期間分）＋５（本来のフレーム期間分）＋１（次のフレーム期間分）：８：４：２＝１５：８：４：２：１となる。
【００６４】
このように構成しても、動画偽輪郭を抑制する効果は、前記図１〜図４の構成と同様に有しており、さらに４ｂｉｔ階調目が３つに分割される分だけ、より動画偽輪郭抑制効果があると推測される。
【００６５】
また、前述の素子回路Ａでは、一旦メモリ回路Ｍ１へ書込んだデータを他のデータの表示後に表示させるためには、再度該メモリ回路Ｍ１へ書込む必要があるのに対して、この素子回路Ａａでは、該メモリ回路Ｍ１とコンデンサＣ１とを用い、一旦該メモリ回路Ｍ１へ書込んだデータを選択線Ｇａの選択走査によって任意のタイミングでコンデンサＣ１ヘ読出し、表示することができ、前記再書込みを不要とすることができる。
【００６６】
すなわち、この素子回路Ａａおよびその駆動方法による効果は、図２と図６とを比較すれば明白である。前記コンデンサＣ１およびＴＦＴＱ１３を持たない図２の駆動方法では４本の走査信号線Ｇ１〜Ｇ４を有する表示装置に４ｂｉｔ階調表示させるには２８単位時間が必要であったのに対して、前記コンデンサＣ１およびＴＦＴＱ１３を備える図６の駆動方法では、５本の走査信号線Ｇ１〜Ｇ５を有する表示装置に５ｂｉｔ階調表示させるのに３０通算時間しか必要とならない。これによって、選択走査に要する時間を短縮し、１フレーム期間Ｔｆを短縮することができる。
【００６７】
また、図２の駆動方法では、３ｂｉｔ目のデータを改めて書直すために、データ信号線Ｄをチャージアップしなければならず、この場合、該データ信号線Ｄに接続される各素子回路ＡのＴＦＴＱ１２，Ｑ２２等が浮遊容量として働くので、それら浮遊容量もチャージアップする必要があり、消費電力が嵩むという問題がある。これに対して、図６の駆動方法では、メモリ回路Ｍ１からＴＦＴＱ１３を通してコンデンサＣ１へ至る経路だけチャージアップすればよいので、前記データ信号線Ｄをチャージアップする必要はなく、その分、低消費電力化を図ることができる。
【００６８】
図７には、前述のように構成される素子回路Ａａを用いた有機ＥＬディスプレイの駆動方法の他の例を示す。前述の図６の駆動方法とは、１ｂｉｔ目のデータの取込みタイミングが異なるだけで、その他の点では大差はない。図７（１）〜（１５）は、それぞれ図６（１）〜（１５）に対応している。
【００６９】
この駆動方法では、第１の走査期間Ｔｓ１（図７（１５）の通算時間で１〜１５の期間）では、先ず走査信号線Ｓを選択走査してＴＦＴＱ２２を導通することで、メモリ回路Ｍ２に５ｂｉｔ目のデータを取込むとともに、該５ｂｉｔ目のデータの表示が開始される。次に、走査信号線Ｇおよび選択線Ｇａを選択走査してＴＦＴＱ１２，Ｑ１３を導通することで、コンデンサＣ１およびメモリ回路Ｍ１に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ目のデータの表示が開始される。ところが、前記４ｂｉｔ目のデータは、１単位時間表示されるだけで、直ちに、走査信号線Ｇのみが選択走査されてコンデンサＣ１に１ｂｉｔ目のデータが取込まれるとともに、該１ｂｉｔ目のデータの表示が開始される。そして、２単位時間表示された後、選択線Ｇａのみが選択走査されて、メモリ回路Ｍ１からコンデンサＣ１に４ｂｉｔ目のデータが読出されてセットされるとともに、再び該４ｂｉｔ目のデータの表示が開始される。このような５ｂｉｔ目のデータと４ｂｉｔ目のデータとのメモリ回路Ｍ２，Ｍ１へのそれぞれの取込み走査と、１ｂｉｔ目のデータのコンデンサＣ１へのセットとが、素子回路Ａ１〜Ａ５に対して、順に行われる。したがって、この走査期間Ｔｓ１は５×３＝１５単位時間となり、後述の残余の走査期間Ｔｓ２〜Ｔｓ４の３倍となる。
【００７０】
続いて、第２の走査期間Ｔｓ２（図７（１５）の通算時間で１６〜２０の期間）では、前記図６の走査期間Ｔｓ２と同様に、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に３ｂｉｔ目のデータが取込まれ、表示が開始される。そして、８単位時間に亘って表示した後、第３の走査期間Ｔｓ３（図７（１６）の通算時間で２４〜２８の期間）では、前記図６の走査期間Ｔｓ３と同様に、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に２ｂｉｔ目のデータが取込まれて表示が行われ、最後の１単位時間（図７（１５）の通算時間で２８〜次のフレームの２の期間）では、選択線Ｇａのみが順に選択走査され、コンデンサＣ１にメモリ回路Ｍ１にストアされていた４ｂｉｔ目のデータを再度読出し、次のフレームの第１の走査期間Ｔｓ１でデータが更新されるまで、表示を継続する。
【００７１】
このような駆動方法では、１フレーム期間Ｔｆに占める走査期間Ｔｓの割合は同じであるけれども（２５／３０）、走査期間の数を削減することができる。
【００７２】
本発明の実施の第３の形態について、図８〜図１０に基づいて説明すれば、以下のとおりである。
【００７３】
図８は、本発明の実施の第３の形態の有機ＥＬディスプレイにおける素子回路Ａｂの電気回路図である。この素子回路Ａｂは、前述の素子回路Ａａに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｂでは、前述の素子回路Ａａの構成に、第３のメモリ回路Ｍ３およびそれに関連するＴＦＴＱ３１ａ，Ｑ３１ｂ；Ｑ３２が設けられていることである。メモリ回路Ｍ３およびその入力端と前記データ信号線Ｄとの間に設けられるＴＦＴＱ３２は、前述のメモリ回路Ｍ１，Ｍ２およびＴＦＴＱ１２，Ｑ２２と同様に構成される。また、相互に並列に接続され、メモリ回路Ｍ３の出力で駆動され、前記電源線Ｖから有機ＥＬ素子１への電流量を制御するＴＦＴＱ３１ａ，Ｑ３１ｂも、前述のＴＦＴＱ１１，Ｑ２１と等しい面積に形成される。
【００７４】
したがって、このメモリ回路Ｍ３に関する構成は、メモリ回路Ｍ１，Ｍ２に関する構成に比べて、２倍の電流を供給することが可能となっており、同じ時間だけ有機ＥＬ素子１を点灯させた場合、該メモリ回路Ｍ３にストアされる表示データは、メモリ回路Ｍ１，Ｍ２にストアされる表示データの２倍の重みを有することになる。メモリ回路Ｍ３への前記表示データの書込みを制御するＴＦＴＱ３２は、前記走査信号線Ｇ，Ｓおよび選択線Ｇａと平行に設けられる走査信号線Ｋによって選択走査される。また、前記コンデンサＣ１の電位は、前記素子回路ＡａではＧＮＤ電位から定められていたけれども、この素子回路Ａｂでは電源線Ｖの電位から定められる。
【００７５】
このような素子回路Ａｂを用いた駆動方法の一例は、図９に示すようになる。この図９の例では、６ラインを走査の単位としており、したがって素子回路はＡ１〜Ａ６であり、図９（６）〜（２３）に、それぞれのコンデンサＣ１およびメモリ回路Ｍ２，Ｍ３での表示データのストア状態を示す。また、５ｂｉｔ階調のデータを用いるものとし、図９（２）はｂｉｔ５のデータに対する通算表示時間を示し、図９（３）はｂｉｔ４のデータに対する通算表示時間を示し、図９（４）はｂｉｔ３のデータに対する通算表示時間を示し、図９（５）はｂｉｔ２，１のデータに対する通算表示時間を示す。図９（１）は各走査期間Ｔｓ１〜Ｔｓ３での単位時間表示であり、図９（２４）は１フレーム期間Ｔｆ内での単位選択時間の通算時間である。
【００７６】
第１の走査期間Ｔｓ１（図９（２４）の通算時間で１〜１８の期間）では、先ず走査信号線Ｋを選択走査してＴＦＴＱ３２を導通することで、メモリ回路Ｍ３に５ｂｉｔ目のデータを取込むとともに、該５ｂｉｔ目のデータの表示が開始される。次に、走査信号線Ｓを選択走査してＴＦＴＱ２２を導通することで、メモリ回路Ｍ２に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ目のデータの表示が開始される。続いて、走査信号線Ｇおよび選択線Ｇａを選択走査してＴＦＴＱ１２，Ｑ１３を導通することで、コンデンサＣ１およびメモリ回路Ｍ１に３ｂｉｔ目のデータを取込むとともに、該３ｂｉｔ目のデータの表示が開始される。このような５〜３ｂｉｔ目のデータの交互の取込み走査が、素子回路Ａ１〜Ａ６に対して、順に行われる。したがって、この走査期間Ｔｓ１は６×３＝１８単位時間となり、後述の残余の走査期間Ｔｓ２，Ｔｓ３の３倍となる。
【００７７】
続いて、第２の走査期間Ｔｓ２（図９（２４）の通算時間で１９〜２４の期間）では、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に１ｂｉｔ目のデータが取込まれ、表示が開始される。このとき、選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３は遮断し、メモリ回路Ｍ１は３ｂｉｔ目のデータを保持し続ける。本実施の形態では、時間分割階調の１階調当りの表示期間を５単位時間とするので、この１ｂｉｔ目のデータの表示期間は５単位時間となる。しかしながら、該走査期間Ｔｓ２が６単位時間であるのに対して、表示に必要な期間は前記５単位時間であるので、余分になる最後の１単位時間（図９（２４）の通算時間で２４〜２９の期間）では、選択線Ｇａのみが順に選択走査され、コンデンサＣ１にメモリ回路Ｍ１にストアされていた３ｂｉｔ目のデータを読出し、表示が行われる。
【００７８】
そして、第３の走査期間Ｔｓ３（図９（２４）の通算時間で２５〜３０の期間）では、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に２ｂｉｔ目のデータが取込まれ、表示が開始される。そして、１０単位時間に亘って表示した後に、選択線Ｇａのみが順に選択走査され、再びメモリ回路Ｍ１から前記３ｂｉｔ目のデータを読出し、次のフレームの第１の走査期間Ｔｓ１でデータが更新されるまで、表示を継続する。
【００７９】
したがって、５〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、３５×２（２倍の電流量による重み分）：３４（本来のフレーム期間分）＋１（次のフレーム期間分）：１６（本来のフレーム期間分）＋１（本来のフレーム期間分）＋１（本来のフレーム期間分）＋２（次のフレーム期間分）：１０：５＝７０：３５：２０：１０：５＝１４：７：４：２：１となる。
【００８０】
このように３組以上のメモリ回路Ｍ１〜Ｍ３ならびにそれに対応したＴＦＴＱ１２〜Ｑ３２を設け、下位ビット側となるメモリ回路Ｍ１，Ｍ２に対応したＴＦＴＱ１１，Ｑ２１の電流駆動能力を相互に等しく設定し、メモリ回路Ｍ３に対応したＴＦＴＱ３１ａ，Ｑ３１ｂの電流駆動能力もそれに等しく、すなわちメモリ回路Ｍ３による電流駆動能力をメモリ回路Ｍ１，Ｍ２の電流駆動能力の２倍に設定することで、デジタル階調制御を実現するにあたって、１フレーム期間Ｔｆ中、上位２ｂｉｔのデータを常に点灯または消灯状態とすることで、動画偽輪郭を一層抑えた表示を行うことができる。
【００８１】
ここで、本実施の形態では、発光する輝度レベルが０輝度レベルを含め、７，１４，２８の３つ以上が使用されている。この点では、従来技術で示した特開２０００−３４７６２３号公報の複数ＴＦＴでの階調表示方法と同様である。しかしながら、同時にこの点は、従来技術で示したＩＤＷ’９９の画素分割階調表示方法や、ＳＩＤ’００の時間分割階調表示方法とは異なる。ＩＤＷ’９９の画素分割階調表示方法や、ＳＩＤ’００の時間分割階調表示方法のように２つの輝度レベルを組合わせて階調表示する場合と、本発明や特開２０００−３４７６２３号のように複数ＴＦＴでの階調表示方法で複数輝度レベルを用いる場合との効果の違いについて、以下に説明する。
【００８２】
図１０は、ある有機ＥＬ素子の発光輝度と発光効率との関係を示すグラフである。この材料では、参照符γ１で示す発光輝度が３０［ｃｄ／ｍ2 ］近辺で、参照符γ２で示す発光効率は２３［ｌｍ／Ｗ］の最高効率を示す。その後、発光輝度が上昇する程、発光効率は低下する。そこで、仮に表示パネルの最高輝度が１００［ｃｄ／ｍ2 ］、有機ＥＬ素子の画素占有率が５０％と仮定し、このパネルで５０［ｃｄ／ｍ2 ］の表示を得るための条件を考える。
【００８３】
２つの輝度レベルを組合わせて階調表示する場合は、発光はパネルで最高輝度レベルである１００［ｃｄ／ｍ2 ］と０［ｃｄ／ｍ2 ］との組合せとなる。パネルで１００［ｃｄ／ｍ2 ］を得るためには、占有率で半減するので、発光部で２００［ｃｄ／ｍ2 ］を得る必要がある。したがって、上記の場合、図１０から、発光効率は約２０［ｌｍ／Ｗ］となる。
【００８４】
これに対して、本実施の形態のように（輝度０を含む）５段階で発光する場合、発光は中間輝度レベルである５０［ｃｄ／ｍ2 ］を用いれば良い。パネルで５０［ｃｄ／ｍ2 ］を得るためには、発光部で１００［ｃｄ／ｍ2 ］を得る必要がある。したがって、図１０から、発光効率は１００［ｃｄ／ｍ2 ］に対応する約２２［ｌｍ／Ｗ］となる。
【００８５】
前者の例のように、輝度レベル０％と１００％としか用いない場合の発光効率は、輝度レベル１００％の発光効率となる。したがって、この輝度レベル１００％が最高発光効率を示す場合、もしくはこの輝度レベル１００％より高い輝度レベルが最高発光効率を示す場合は、この２値の輝度レベルを用いる方法が良い。一方、後者の例のように、輝度レベル０％と５０％と１００％とのように、３つ以上の発光レベルを用いる場合は、この輝度レベル０％と１００％との間に最高発光効率がある場合に、より最高発光効率に近い輝度レベルが使用できるので、有効である。したがって、前記図１０の特性のように輝度レベル０％と１００％との間に最高発光効率がある場合に、３つ以上の発光レベルを用いる前記の各実施の形態の構成は、好適である。
【００８６】
そして、３個のＴＦＴＱ１２〜Ｑ３２を用い、下位ビット側となるＴＦＴＱ１２，Ｑ２２の出力による電流駆動能力を相互に等しく設定し、ＴＦＴＱ３２の出力による電流駆動能力を前記ＴＦＴＱ１２，Ｑ２２の２倍に設定することで、時間分割階調制御を実現するにあたって、１フレーム期間Ｔｆ中、上位２ビットのデータを、常に点灯または消灯状態とすることができ、動画偽輪郭を一層抑えることができる。４個以上のＴＦＴを用いる場合には、その出力による電流駆動能力を２の乗数倍に設定すればよい。
【００８７】
本発明の実施の第４の形態について、図１１および図１２に基づいて説明すれば、以下のとおりである。
【００８８】
図１１は、本発明の実施の第４の形態の有機ＥＬディスプレイにおける素子回路Ａｃの電気回路図である。この素子回路Ａｃは、前述の素子回路Ａａに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｃでは、前記コンデンサＣ１を電源線Ｖの電位で充電することで、そのストアデータを消去するＴＦＴＱ１４がさらに設けられるとともに、走査信号線Ｇ，Ｓおよび選択線Ｇａと平行に、もう１つの選択線Ｇｂが設けられていることである。これらの選択線Ｇａ，Ｇｂは、選択走査される際には、択一的に選択される。このような消去用のＴＦＴ１４を用いる構成は、従来技術の図２２でも示されているけれども、前記の素子回路Ａｂのように３つ目以上のメモリ回路Ｍ３〜を用いることなく、前記のような上位ｂｉｔの階調レペルを２の階乗とすることができる。
【００８９】
このような素子回路Ａｃを用いた駆動方法の一例は、図１２に示すようになる。この図１２の例では、５ラインを走査の単位としており、したがって素子回路はＡ１〜Ａ５であり、図１２（１）〜（１５）は、前述の図６（１）〜（１５）にそれぞれ対応している。第１の走査期間Ｔｓ１〜第３の走査期間Ｔｓ３においてコンデンサＣ１に２ｂｉｔ目のデータを取込んでゆく時点までは、前述の図６の駆動方法と同一である。
【００９０】
しかしながら、図６の駆動方法の場合は、該走査期間Ｔｓ３において余分になる最後の１単位時間（図６（１５）の通算時間で２３〜２７の期間）では、選択線Ｇａのみが順に選択走査され、メモリ回路Ｍ１にストアされていた４ｂｉｔ目のデータを読出し、表示が行われるのに対して、この図１２の駆動方法の場合は、前記最後の１単位時間（同様に図１２（１５）の通算時間で２３〜２７の期間）では、選択線Ｇｂのみが順に選択走査され、前記ＴＦＴＱ１４を導通することで、コンデンサＣ１のデータが消去され、ブランク表示となる。
【００９１】
そして、そのブランク表示は後述するように１階調分あればよいので、２単位時間に亘って行った後、第４の走査期間Ｔｓ４（図１２（１５）の通算時間で２５〜２９の期間）となり、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に１ｂｉｔ目のデータが取込まれ、表示が開始される。ここでも、前記２ｂｉｔ目の表示と同様に、余分になる後半の３単位時間（図１２（１５）の通算時間で２７〜３１の期間）では、選択線Ｇａのみが順に選択走査され、再びメモリ回路Ｍ１から前記４ｂｉｔ目のデータを読出し、その後もさらに３単位時間（図１２（１５）の通算時間で３０〜３２の期間）に亘って表示を行った後、次のフレームの第１の走査期間Ｔｓ１でデータが更新されるまで、表示を継続する。
【００９２】
したがって、５〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、３２：９（本来のフレーム期間分）＋６（本来のフレーム期間分）＋１（次のフレーム期間分）：８：４：２＝１６：８：４：２：１となる。したがって、前記２単位時間のブランク表示を挿入することで、メモリ回路Ｍ１側での表示の重みを（２のｎ乗−１）レベルとし、メモリ回路Ｍ２側での表示の重みを２のｎ乗レベルとすることができる。これによって、通常の２進数データをそのまま使用することができる。
【００９３】
すなわち、前述の素子回路Ａａを用いた図６，７の駆動方法は、メモリ回路Ｍ１とコンデンサＣ１とを用いて、１，２，…，（２のｎ乗）のように（ｎ＋１）ｂｉｔ階調を表示するとき、
（２の（ｎ−１）乗）＞（１＋２＋…＋（２の（ｎ−２）乗））
であるので、各ｂｉｔの走査期間を（２の（ｎ−２）乗）階調の表示期間とほぼ等しくし、予め（２の（ｎ−１）乗）階調表示データをメモリ回路Ｍ１へ記憶させ、その後コンデンサＣ１を用いて（２の（ｎ−２）乗），…，２，１階調表示を行い、その（２の（ｎ−２）乗），…，２，１階調表示の余った時間に先のメモリ回路Ｍ１へ記憶させたデータを用いて、（２の（ｎ−１）乗）階調表示の残った表示期間を表示させるものである。
【００９４】
これに対して、この素子回路Ａｃを用いた図１２の駆動方法は、上記表示期間の合計が、
（２のｎ乗）＞（１＋２＋…＋（２の（ｎ−２）乗）＋（２の（ｎ−１）乗））
と、メモリ回路Ｍ２を用いて（２のｎ乗）階調表示を行うべき期間より１階調分足りなくなるので、前記ＴＦＴＱ１４を用いてブランク表示するだけの期間を１階調分作り、２のｎ乗のＭ階調表示を実現させたものである。
【００９５】
前述の図２，６，７等では、ＴＦＴＱ２１が導通状態となった時の発光量を、ＴＦＴＱ１１が導通状態となった時の発光量より１階調分大きくすれば、各ｂｉｔデータの重みの比を、１：２：４：８等、２の階乗の重みとできる。これに対して、この図１２では、ＴＦＴＱ１１，Ｑ１２の重みを等しくしている。それは、特性がほぼ等しいＴＦＴや電気光学素子が作成される可能性は比較的高いが、特性が１階調レベルだけずれたＴＦＴや電気光学素子が作成される可能性が比較的低いためである。
【００９６】
そこで、表示可能な階調数Ｍを２の階乗−１とする場合は、前述の図２，６，７等のように、メモリ回路Ｍ２に最上位ｂｉｔのデータを記憶させれば済むのに対して、階調数Ｍを２の階乗とする場合は、後述の図１４のように、最上位ｂｉｔのデータをメモリ回路Ｍ１へも記憶させたり、下位ｂｉｔのデータをメモリ回路Ｍ２に記憶させたり、この図１２のようにメモリ回路Ｍ１（やコンデンサＣ１）による発光に非発光期間を設ける等の処置が必要である。しかしながら、この場合、前述のように通常の２進数データをそのまま使用することができるので、余計なデータ変換回路は不要であり、好適である。
【００９７】
本発明の実施の第５の形態について、図１３および図１４に基づいて説明すれば、以下のとおりである。
【００９８】
図１３は、本発明の実施の第５の形態の有機ＥＬディスプレイにおける素子回路Ａｄの電気回路図である。この素子回路Ａｄは、前述の素子回路Ａａに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｄでは、２つのメモリ回路Ｍ１，Ｍ２に関連する構成が、相互に等しいことである。すなわち、メモリ回路Ｍ１に関連して、ＴＦＴＱ１１，Ｑ１２，Ｑ１３およびコンデンサＣ１ならびに走査信号線Ｇおよび選択線Ｇａが設けられるのと同様に、メモリ回路Ｍ２に関連して、ＴＦＴＱ２１，Ｑ２２，Ｑ２３およびコンデンサＣ２ならびに走査信号線Ｓおよび選択線Ｓａが設けられる。
【００９９】
このような素子回路Ａｄを用いた駆動方法の一例は、図１４に示すようになる。この図１４の例では、６ラインを走査の単位としており、したがって素子回路はＡ１〜Ａ６であり、図１４（５）〜（１６）に、それぞれのコンデンサＣ１，Ｃ２での表示データのストア状態を示す。また、４ｂｉｔ階調のデータを用いるものとし、図１４（２）はｂｉｔ４のデータに対する通算表示時間を示し、図１４（３）はｂｉｔ３のデータに対する通算表示時間を示し、図１４（４）はｂｉｔ２，１のデータに対する通算表示時間を示す。図６（１）は各走査期間Ｔｓ１〜Ｔｓ４での単位時間表示であり、図６（１７）は１フレーム期間Ｔｆ内での単位選択時間の通算時間である。
【０１００】
この駆動方法は、奇数フレーム期間Ｔｆ１と偶数フレーム期間Ｔｆ２とで１組となっている。第１のフレーム期間Ｔｆ１の第１の走査期間Ｔｓ１（図１４（１７）の通算時間で１〜６の期間）では、走査信号線Ｇ，Ｓおよび選択線Ｓａのみが順に選択走査されてＴＦＴＱ１２；Ｑ２２，Ｑ２３が導通し、メモリ回路Ｍ２およびコンデンサＣ１，Ｃ２に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ目のデータの表示が開始される。
【０１０１】
ここで、４ｂｉｔのデータで１６階調表示を実現するには、１階調当りの表示期間を４単位時間とすると、４ｂｉｔ目のデータの表示期間には４×８＝３２単位時間あればよく、そのうち前記コンデンサＣ１を用いて表示した期間が既に６単位時間あるので、コンデンサＣ２を用いて表示する期間は、合計で３２−６＝２６単位時間あればよい。これは１フレーム期間Ｔｆより４単位時間短いので、余分となる期間で、３ｂｉｔ目のデータを表示することができる。そして、その３ｂｉｔ目のデータがコンデンサＣ２に保持されている時間は、４単位時間となる。
【０１０２】
このため、第２の走査期間Ｔｓ２（図１４（１７）の通算時間で７〜１２の期間）では、走査信号線Ｇ，Ｓおよび選択線Ｇａのみが順に選択走査されてＴＦＴＱ１２，Ｑ１３；Ｑ２２が導通し、メモリ回路Ｍ１およびコンデンサＣ１，Ｃ２に３ｂｉｔ目のデータを取込むとともに、該３ｂｉｔ目のデータの表示が開始される。このとき、選択線Ｓａは非選択状態であるので、ＴＦＴＱ２３は遮断し、メモリ回路Ｍ２は４ｂｉｔ目のデータを保持し続ける。その第２の走査期間Ｔｓ２の途中で、前記４単位時間が経過した時点で、選択線Ｓａのみが選択走査されてＴＦＴＱ２３が導通し、コンデンサＣ２に４ｂｉｔ目のデータが読出され、以降第１のフレーム期間Ｔｆ１の終了まで表示が行われることになる。コンデンサＣ１に関しては、第２の走査期間Ｔｓ２の終了まで、前記３ｂｉｔ目のデータの表示が行われる。
【０１０３】
続いて、第３の走査期間Ｔｓ３（図１４（１７）の通算時間で１３〜１８の期間）では、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に２ｂｉｔ目のデータが取込まれ、表示が開始される。このとき、選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３は遮断し、メモリ回路Ｍ１は３ｂｉｔ目のデータを保持し続ける。本実施の形態では、前記のように時間分割階調の１階調当りの表示期間を４単位時間とするので、この２ｂｉｔ目のデータの表示期間は８単位時間となる。
【０１０４】
したがって、１ｂｉｔ目のデータの走査を行う第４の走査期間Ｔｓ４は、前記第３の走査期間Ｔｓ３から８単位時間だけ遅れて開始され、図１４（１７）の通算時間で２１〜２６の期間となり、走査信号線Ｇのみが順に選択走査される。このときも前記走査期間Ｔｓ３と同様に、選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３は遮断し、メモリ回路Ｍ１は３ｂｉｔ目のデータを保持し続ける。そして、６単位時間の該走査期間Ｔｓ４に対して、表示に必要な期間は４単位時間であるので、余分になる後半の２単位時間（図１４（１７）の通算時間で２５〜３０の期間）では、選択線Ｇａのみが順に選択走査され、メモリ回路Ｍ１にストアされていた３ｂｉｔ目のデータを読出し、表示が行われる。
【０１０５】
したがって、４〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、６×２＋２０：４＋６＋６：８：４＝８：４：２：１となる。このように下位ビット側のコンデンサＣ１にも最上位ビットのデータを取込むことで、前記のブランク表示を用いることのない３０単位時間で１フレーム期間Ｔｆを構成しても、４ｂｉｔ目のデータの表示時間を３２単位時間確保し、該４ｂｉｔのデータをフルに使用した１６階調表示を行うことができる。これによって、２のｎ乗の階調表示を行うにあたって、１フレーム期間Ｔｆを最小限にすることができる。
【０１０６】
また、第２のフレーム期間Ｔｆ２では、前記第１のフレーム期間Ｔｆ１におけるメモリ回路Ｍ１およびコンデンサＣ１の組合わせと、メモリ回路Ｍ２およびコンデンサＣ２の組合わせとにおける表示データが相互に入換えられることになる。これは、ＴＦＴＱ１１とＴＦＴＱ２１とで有機ＥＬ素子１へ供給する電流量に微妙なバラツキが発生する場合に備え、そのバラツキによる影響を４ｂｉｔ目とそれ以外のｂｉｔとへ分散させるためである。このようにすれば、前記ＴＦＴＱ１１とＴＦＴＱ２１とで特性に多少のバラツキがあっても、階調性の良い表示を得ることができる。
【０１０７】
本発明の実施の第６の形態について、図１５および図１６に基づいて説明すれば、以下のとおりである。
【０１０８】
図１５は、本発明の実施の第６の形態の有機ＥＬディスプレイにおける素子回路Ａｅの電気回路図である。この素子回路Ａｅは、前述の素子回路Ａｂに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｅでは、前述の素子回路Ａｄと同様に、総てのメモリ回路Ｍ１〜Ｍ３およびＴＦＴＱ１２〜Ｑ３２に関して、それぞれ電位保持用のコンデンサＣ１〜Ｃ３および前記メモリ回路Ｍ１〜Ｍ３の書込み／読出し制御用のＴＦＴＱ１３〜Ｑ３３が設けられていることである。前記ＴＦＴＱ１２〜Ｑ３２は走査信号線Ｇ，Ｓ，Ｋによってそれぞれ選択走査され、前記ＴＦＴＱ１３〜Ｑ３３は選択線Ｇａ，Ｓａ，Ｋａによってそれぞれ選択走査される。
【０１０９】
このような素子回路Ａｅを用いた駆動方法の一例は、図１６に示すようになる。この図１６の例では、６ラインを走査の単位としており、したがって素子回路はＡ１〜Ａ６であり、図１６（６）〜（２３）に、それぞれのコンデンサＣ１〜Ｃ３での表示データのストア状態を示す。また、５ｂｉｔのデータを用いるものとし、図１６（２）はｂｉｔ５のデータに対する通算表示時間を示し、図１６（３）はｂｉｔ４のデータに対する通算表示時間を示し、図１６（４）はｂｉｔ３のデータに対する通算表示時間を示し、図１６（５）はｂｉｔ２，１のデータに対する通算表示時間を示す。図１６（１）は各走査期間Ｔｓ１〜Ｔｓ５での単位時間表示であり、図１６（２４）は１フレーム期間Ｔｆ内での単位選択時間の通算時間である。
【０１１０】
第１の走査期間Ｔｓ１（図１６（２４）の通算時間で１〜６の期間）では、先ず総ての走査信号線Ｋ，Ｓ，Ｇを選択走査してＴＦＴＱ１２〜Ｑ３２を導通することで、コンデンサＣ１〜Ｃ３に５ｂｉｔ目のデータを取込むとともに、該５ｂｉｔ目のデータの表示が開始される。このとき、選択線Ｋａもまた選択走査され、ＴＦＴＱ３３が導通することで、メモリ回路Ｍ３に該５ｂｉｔ目のデータが取込まれる。このような５ｂｉｔ目のデータの取込み走査が、素子回路Ａ１〜Ａ６に対して、順に行われる。したがって、この走査期間Ｔｓ１は６単位時間となる。
【０１１１】
同様に、第２の走査期間Ｔｓ２（図１６（２４）の通算時間で７〜１２の期間）でも、総ての走査信号線Ｋ，Ｓ，Ｇを選択走査してＴＦＴＱ１２〜Ｑ３２を導通することで、コンデンサＣ１〜Ｃ３に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ目のデータの表示が開始される。このときは、選択線Ｓａが選択走査され、ＴＦＴＱ２３が導通することで、メモリ回路Ｍ２に該４ｂｉｔ目のデータが取込まれる。そして、コンデンサＣ３に関しては、５単位時間の表示を行った後、最後の１単位時間では、選択線Ｋａが選択走査され、メモリ回路Ｍ３から５ｂｉｔ目のデータが読出され、以降、１フレーム期間Ｔｆの終了まで、その５ｂｉｔ目のデータの表示が行われる。
【０１１２】
続いて、第３の走査期間Ｔｓ３（図１６（２４）の通算時間で１３〜１８の期間）では、走査信号線Ｓ，Ｇを選択走査してＴＦＴＱ２２，Ｑ３２を導通することで、コンデンサＣ２，Ｃ３に３ｂｉｔ目のデータを取込むとともに、該３ｂｉｔ目のデータの表示が開始される。その表示は、走査期間Ｔｓ３が終了しても、１単位時間だけ継続される。
【０１１３】
第４の走査期間Ｔｓ４（図１６（２４）の通算時間で２０〜２５の期間）では、走査信号線Ｇおよび選択線Ｇａを共に選択走査してＴＦＴＱ１２，Ｑ１３を導通することで、コンデンサＣ１およびメモリ回路Ｍ１に２ｂｉｔ目のデータを取込むとともに、該２ｂｉｔ目のデータの表示が開始される。一方、該走査期間Ｔｓ４の開始から２単位時間経過した後に、選択線Ｓａが選択走査され、メモリ回路Ｍ２から４ｂｉｔ目のデータが読出され、以降、１フレーム期間Ｔｆの終了まで、その４ｂｉｔ目のデータの表示が行われる。
【０１１４】
第５の走査期間Ｔｓ５（図１６（２４）の通算時間で２６〜３１の期間）では、走査信号線Ｇのみを選択走査してＴＦＴＱ１２を導通することで、コンデンサＣ１に１ｂｉｔ目のデータを取込むとともに、該２ｂｉｔ目のデータの表示が開始される。そして、１階調当りの表示時間は４単位時間であるので、該走査期間Ｔｓ５の開始から４単位時間経過した後に、選択線Ｇａが選択走査され、メモリ回路Ｍ１から２ｂｉｔ目のデータが読出され、以降の２単位時間に亘って表示される。
【０１１５】
したがって、５〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、（６＋２０）×２（２倍の電流量による重み分）＋６×２：５×２（前記２倍の重み分）＋６×２＋１０：９＋７：６＋２：４＝６４：３２：１６：８：４＝１６：８：４：２：１となる。
【０１１６】
このようにしてもまた、前記のブランク表示を用いることなく、５ｂｉｔのデータをフルに利用した６４階調の表示を行うことができる。そして、１フレーム期間Ｔｆは、４（１階調当りの単位時間）×（１＋２＋４＋８＋１６）÷４（４つのＴＦＴＱ１１，２１；Ｑ３１ａ，Ｑ３１ｂで電流を供給するので４で割る）＝３１単位時間となる。
【０１１７】
本発明の実施の第７の形態について、図１７〜図１９に基づいて説明すれば、以下のとおりである。
【０１１８】
図１７は、本発明の実施の第７の形態の有機ＥＬディスプレイにおける縦方向に隣接した任意のラインの素子回路Ａｉｊ，Ａｉ＋１ｊの電気回路図である。これらの素子回路Ａｉｊ，Ａｉ＋１ｊは、相互に等しく形成される前述の素子回路Ａｅを応用したものである。ただし、コンデンサＣ１の一方の端子は前記ＴＦＴＱ１１に接続され、他方の端子はＴＦＴＱ１５を介して前記電源線Ｖに接続される。このＴＦＴＱ１５はｐ型であり、ｎ型のＴＦＴＱ１３とともに、ゲートは前記選択線Ｇａに共通に接続される。
【０１１９】
したがって、ｐ型ＴＦＴＱ１５によるコンデンサＣ１からの表示データの読出しと、ｎ型ＴＦＴＱ１３によるメモリ回路Ｍ１からの表示データの読出しとが択一的に行われ、その読出された表示データがＴＦＴＱ１１のゲートに与えられることになる。このように構成すると、メモリ回路Ｍ１でコンデンサＣ１をチャージＵＰ／ＤＯＷＮするのに比べて、消費電力のロスを防げるので、低消費電力化に効果を有する。なお、このＴＦＴＱ１５を用いることによる効果は、前述の各素子回路Ａ，Ａａ，…等の他の素子回路に関しても、同様に得ることができる。
【０１２０】
これらの素子回路Ａ１ｊ，…，Ａｉｊ，Ａｉ＋１ｊ，…，Ａｍｊは、奇数フィールドと偶数フィールドとで、前記縦方向に隣接した素子回路、たとえばＡｉｊに対して、Ａｉ＋１ｊと、Ａｉ−１ｊとが交互に組合わせられて駆動される。そして、たとえば画素数が縦４８０×横６４０のディスプレイにおいて、入力信号がインターレース信号であり、１フィールド当り２４０ライン分のデータしかない場合等に適用することができる。以下、この有機ＥＬディスプレイでは、説明の簡略化のために白黒表示として、素子回路Ａ１ｊ〜Ａｍｊの数ｍも、１１ライン分とする。
【０１２１】
前記インターレース走査において、前記の素子回路Ａ１ｊ〜Ａ１１ｊを応用した例が、図１８に示す駆動方法である。ここでは、後述するように、第１のフィールド期間Ｔｆ１において、素子回路Ａ１ｊ，Ａ３ｊ，Ａ５ｊ，Ａ７ｊ，Ａ９ｊ（図１８では列番号ｊは省略）と、素子回路Ａ２ｊ，Ａ４ｊ，Ａ６ｊ，Ａ８ｊ，Ａ１０ｊとを、あたかも１つの素子回路の如く扱って表示を行い、第２のフィールド期間Ｔｆ２において、素子回路Ａ２ｊ，Ａ４ｊ，Ａ６ｊ，Ａ８ｊ，Ａ１０ｊと素子回路Ａ３ｊ，Ａ５ｊ，Ａ７ｊ，Ａ９ｊ，Ａ１１ｊとを、あたかも１つの素子回路の如く扱って表示を行っている。そして、実際に選択走査されるのは、１１本の走査信号線Ｇ１〜Ｇ１１の内、各フィールドで１本おきの６本である。
【０１２２】
図１８では、素子回路Ａ１ｊ〜Ａ１１ｊの表示状態を、図１８（５）〜（１５）でそれぞれ示す。図１８（２）はｂｉｔ４のデータに対する通算表示時間を示し、図１８（３）はｂｉｔ３のデータに対する通算表示時間を示し、図６（４）はｂｉｔ２，１のデータに対する通算表示時間を示す。図１８（１）は各走査期間Ｔｓ１〜Ｔｓ４での単位時間表示であり、図１８（１６）は１フィールド期間Ｔｆ内での単位選択時間の通算時間である。
【０１２３】
第１フィールド期間Ｔｆ１では、素子回路Ａ２ｉｊと素子回路Ａ２ｉ−１ｊとを一対として、第１の走査期間Ｔｓ１（図１８（１６）の通算時間１〜６の期間）で、素子回路Ａ２ｉ−１ｊ（奇数ラインの素子回路）のＴＦＴＱ１３を導通状態とし、ＴＦＴＱ１５を非導通状態とし、素子回路Ａ２ｉｊ（偶数ラインの素子回路）のＴＦＴＱ１３を非導通状態とし、ＴＦＴＱ１５を導通状態としながら、データ信号線Ｄｊから、各素子回路Ａ２ｉ−１ｊのメモリ回路Ｍ１と、各素子回路Ａ２ｉｊのコンデンサＣ１とに、共に４ｂｉｔ目のデータを取込み、表示が開始される。表示は、あたかも走査信号線Ｇが６本分であるかの如く行うので、この走査期間Ｔｓ１は６単位時間となる。
【０１２４】
次に、第２の走査期間Ｔｓ２（図１８（１６）の通算時間７〜１２の期間）で、素子回路Ａ２ｉ−１ｊのＴＦＴＱ１３を非導通状態とし、ＴＦＴＱ１５を導通状態とし、素子回路Ａ２ｉｊのＴＦＴＱ１３を導通状態とし、ＴＦＴＱ１５を非導通状態としならが、データ信号線Ｄｊから、各素子回路Ａ２ｉｊのメモリ回路Ｍ１と、各素子回路Ａ２ｉ−１ｊのコンデンサＣ１とに、共に３ｂｉｔ目のデータを取込み、表示が開始される。表示は、あたかも走査信号線Ｇが６本分であるかの如く行うので、この走査期間Ｔｓ２も６単位時間となる。
【０１２５】
本実施の形態では、時間分割階調の１階調当りの表示時間を４単位時間としているので、１フィールド期間Ｔｆは、４（１階調当りの単位時間）×（１＋２＋４＋８）÷２（２つの素子回路Ａ２ｉ−１ｊ，Ａ２ｉｊを用いて表示しているので、２で割る）＝３０単位時間となる。したがって、４ｂｉｔ目のデータの表示期間の重みは４×８＝３２単位時間であり、そのうち素子回路Ａ２ｉｊを用いて表示した期間が既に６単位時間あるので、素子回路Ａ２ｉ−１ｊを用いて表示する期間は、合計３２−６＝２６単位時間あればよい。これは１フィールド期間Ｔｆよりも４単位時間だけ短いので、その分前記３ｂｉｔ目のデータを表示することとして、素子回路Ａ２ｉ−１ｊが３ｂｉｔ目のデータを表示する時間は４単位時間となる。この時間は、１走査期間Ｔｓより短いので、前記４単位時間遅れた通算時間１１〜１６の期間に、走査信号線Ｇ２ｉ−１を用いた第１の選択走査とは独立して、前記選択線Ｇａ２ｉ−１を用いた第２の選択走査が行われ、素子回路Ａ２ｉ−１ｊでは、メモリ回路Ｍ１から４ｂｉｔ目のデータが読出されて、その４ｂｉｔ目のデータの表示に復帰する。この後、第１フィールド期間Ｔｆ１の終了まで、素子回路Ａ２ｉ−１ｊでは、走査信号線Ｇ２ｉ−１は選択されず、また選択線Ｇａ２ｉ−１によっては、ＴＦＴＱ１３を導通状態とし、ＴＦＴＱ１５を非導通状態として保持される。
【０１２６】
続いて、第３の走査期間Ｔｓ３（図１８（１６）の通算時間１３〜１８の期間）では、前述のように素子回路Ａ２ｉ−１ｊのＴＦＴＱ１３を導通状態のままとし、ＴＦＴＱ１５を非導通状態のままとして、４ｂｉｔ目のデータを表示するとともに、素子回路Ａ２ｉｊのＴＦＴＱ１３を非導通状態とし、ＴＦＴＱ１５を導通状態とし、データ信号線Ｄｊから、各素子回路Ａ２ｉｊのコンデンサＣ１に、２ｂｉｔ目のデータを取込み、表示が開始される。この走査期間Ｔｓ３も６単位時間であるけれども、２ｂｉｔ目のデータの表示期間は８単位時間なので、該走査期間Ｔｓ３よりも２単位時間だけ長い。したがって、２単位時間待ってから次の第４の走査期間Ｔｓ４に入る。
【０１２７】
この走査期間Ｔｓ４（図１８（１６）の通算時間２１〜２６の期間）でも、素子回路Ａ２ｉ−１ｊのＴＦＴＱ１３を導通状態のままとし、ＴＦＴＱ１５を非導通状態のままとして、４ｂｉｔ目のデータを表示するとともに、素子回路Ａ２ｉｊのＴＦＴＱ１３を非導通状態とし、ＴＦＴＱ１５を導通状態とし、データ信号線Ｄｊから、各素子回路Ａ２ｉｊのコンデンサＣ１に、１ｂｉｔ目のデータを取込み、表示が開始される。この１ｂｉｔ目のデータの表示期間は４単位時間なので、該走査期間Ｔｓ４よりも２単位時間短い。そこで、走査信号線Ｇ２ｉを用いた第１の選択走査とは独立して、前記選択線Ｇａ２ｉを用いた第２の選択走査が行われ、メモリ回路Ｍ１から３ｂｉｔ目のデータが読出されて、その３ｂｉｔ目のデータの表示に復帰する。この３ｂｉｔ目のデータは、前記素子回路Ａ２ｉ−１ｊの４ｂｉｔ目のデータとともに、第１フィールド期間Ｔｆ１の終了まで表示される。
【０１２８】
第２フィールド期間Ｔｆ２では、素子回路Ａ２ｉｊと素子回路Ａ２ｉ＋１ｊとを一対として、素子回路Ａ２ｉ±１ｊと素子回路Ａ２ｉｊとの関係が第１フィールド期間Ｔｆ１とは逆になる。本発明の構成は、前述のような１つの有機ＥＬ素子１と複数の駆動用ＴＦＴＱ１２，Ｑ２２等を組合わせた場合だけでなく、本実施の形態のようにインターレース走査であたかも１つの素子回路が複数の副素子回路から構成されているように扱える場合や、ノンインターレース走査でも、実際に１つの素子回路が複数の副素子回路から構成されているような場合でも有効となる。また、本発明の構成は、素子回路Ａ，Ａａ，Ａｂ，…（以下、代表して参照符Ａで示す）を構成する有機ＥＬ素子１を複数のレベルで発光させられれば適用可能であり、上記の各実施の形態にある複数のＴＦＴを用いる場合に限定されない。
【０１２９】
このように構成することによって、時間分割階調制御を行うにあたって、通常のインターレース走査に対応した表示データに対して、共通のデータ信号線Ｄを用いて、相互に隣接する奇数ラインの素子回路Ａ２ｉ−１ｊと偶数ラインの素子回路Ａ２ｉｊとの選択走査を工夫するだけで、特別な部分画素を用いなくても、動画偽輪郭の発生を抑えることができる。たとえば、画素数が縦４８０×横６４０の表示装置の場合、入力信号がインターレース信号であれば１フィールド当たり２４０本分のデータしかないので、画面縦方向４８０本のうち飛び飛びに２４０本を点灯させるか、縦方向２画素まとめて４８０本総てを点灯させるかの選択となり、このとき縦方向２画素まとめて４８０本総てを点灯させることで、特別な部分画素を設けなくても、動画偽輪郭の発生を抑えることができる。
【０１３０】
ところで、上記の各実施の形態から理解されるとおり、本発明の構成では、素子回路Ａに配置したメモリ回路Ｍ１，Ｍ２，…の数より多いｂｉｔ数の階調表示を実現するとき、適切なタイミングで素子回路Ａ外から表示データを取込まなければならない。しかしながら、通常の映像信号では、各ｂｉｔのデータは各素子回路Ａの単位でまとめて転送される。したがって、上記各素子回路Ａ単位の表示データをｂｉｔ毎のデータに変換する必要がある。そのためのシステム構成の一例が、図１９に示す表示装置１１の構成である。この表示装置１１では、素子回路Ａは図１１で示す素子回路Ａｃで示している。
【０１３１】
すなわち、この表示装置１１では、外部の回路から前記各素子回路Ａｃの単位で送られてきた表示データは、ＲＡＭ１２に一旦貯えられる。また、その素子回路Ａｃ単位の表示データの同期信号がコントローラ１３へ入力される。そして、コントローラ１３によって前記ＲＡＭ１２を制御し、各素子回路Ａｃ単位の表示データの書込みと、ｂｉｔ単位に変換したデータの読出しとを行い、必要なタイミングでデータ変換を行い、素子回路Ａｃｉｊのデータ信号線Ｄｊへ供給する構成である。
【０１３２】
前記ＲＡＭ１２は、フレームメモリ等を実現するものであるが、どのようなフォーマットに変換したらよいかは表示装置毎に異なるので、このフレームメモリやフォーマット変換用の前記コントローラ１３を表示パネルと一体化することが好ましい。このとき、前記メモリ回路Ｍ１，Ｍ２，…をＴＦＴを用いて構成できるのであるから、同様に該フレームメモリやコントローラも、ＴＦＴを用いて一体形成することが好ましい。
【０１３３】
さらにまた、上記の素子回路Ａ，Ａａ，Ａｂ，…は、時間分割階調を用いて表示する（これを動画表示と記す）だけでなく、有機ＥＬ素子１に対応したメモリ回路Ｍ１，Ｍ２，…を用いて時間分割階調を用いてない表示（これを静止画表示と記す）を行うことも可能である。この場合、前記フレームメモリとコントローラとを表示パネルと一体化することで、前記動画表示時と静止画表示時とで各々最適なｂｉｔデータを生成することが可能となるので、好ましい。
【０１３４】
なお、前記ＲＡＭ１２はスタティックメモリから構成されていなくとも、１フレーム期間Ｔｆ以上の保持時間を持ったダイナミックメモリから構成されてもよい。特に、素子回路Ａｃに配置したメモリ回路Ｍ１，Ｍ２がスタティックメモリ構成である場合、そのメモリ回路Ｍ１，Ｍ２に対応する上位ｂｉｔデータを貯える前記ＲＡＭ１２のメモリは、ダイナミックメモリの方が、ＲＡＭサイズ等を小さくできるので好ましい。また、上記各実施の形態で示した駆動方法は、素子回路Ａに配置したメモリ回路Ｍ１，Ｍ２，…の数より多い所望とする階調数の表示を最低限の駆動で実現する手法であるけれども、必要な階調数が前記メモリ回路Ｍ１，Ｍ２，…の数以下であれば、上記手法を使わずに、各素子回路Ａに配置したメモリ回路Ｍ１，Ｍ２，…だけで表示を行うようにしてもよい。
【０１３５】
また、上記の各実施の形態では、記憶素子として２つのＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を用いたスタティックメモリ構成を取っているけれども、１フレーム期間Ｔｆ１に亘って電位を保持できるのであれば、コンデンサ等を用いたダイナミックメモリ構成であっても構わない。たとえば、素子回路Ａのメモリ回路Ｍ１，Ｍ２のうち、一方をコンデンサとしたものは、図５の素子回路Ａａにおいてメモリ回路Ｍ１を削除したものと考えることができ、この場合、コンデンサＣ１が時間分割階調制御される。また、素子回路Ａのメモリ回路Ｍ１，Ｍ２のうち、両方をコンデンサとしたものは、図１３の素子回路Ａｄにおいてメモリ回路Ｍ１，Ｍ２を削除したものと考えることができ、この場合、コンデンサＣ１，Ｃ２の少なくとも一方が時間分割階調制御される。
【０１３６】
また、記憶素子としてもコンデンサを用い、そのコンデンサによって電位保持手段として用いるコンデンサＣ１，Ｃ２のデータの書換えを行う場合には、記憶素子として用いるコンデンサの容量を、電位保持手段として用いるコンデンサの容量より大きく（概ね２倍以上、好ましくは１０倍以上で）なければならない。
【０１３７】
さらにまた、前記有機ＥＬ素子１の構造としては、たとえばガラス基板の上にＩＴＯ等の透明な陽極を形成し、その上に有機多層膜、さらにＡｌ等の陰極を形成した構成で実現することができる。また、前記有機多層膜にも幾つかの構造があるけれども、たとえば、正孔入層（または陽極バッファ層）としてＣｕＰｃを、正孔輸送層としてＴＰＤを、発光層としてＤＰＶＢｉ、Ｚｎ（ｏｘｚ）２、ＤＣＭをドーパントとしたＡｌｑ等を、電子輸送層としてはＡｌｑ等を積層した構成が好ましい。
【０１３８】
一方、上述のような有機ＥＬ素子１を駆動するためのＴＦＴＱ１１，Ｑ２１等は、電荷移動度の大きな多結晶シリコンプロセスで製作されたＴＦＴを用いる必要があり、たとえば特開平１０−３０１５３６号公報などで実現することができる。上記の工程では、プロセスの最高温度を、ゲート絶縁膜形成時の６００℃程度に抑えることができ、高耐熱性ガラスを使用することができる。
【０１３９】
【発明の効果】
本発明の表示装置は、以上のように、マトリクス状に配列された各電気光学素子に対応して設けたアクティブ素子によって記憶素子に表示データを取込み、その記憶素子の出力で前記電気光学素子を表示駆動するようにした表示装置において、記憶素子およびそれに対を成す前記アクティブ素子を複数組設けて、輝度レベルを設定するそれら複数の記憶素子の電圧または電流の和出力で前記電気光学素子を表示駆動するようにし、さらに一方の記憶素子に対応したアクティブ素子を時間分割階調駆動する。
【０１４０】
それゆえ、デジタル階調制御を時間分割階調制御で実現するにあたって、中間値以上の表示データでは他方の記憶素子は１フレーム期間を略発光し続けることになり、中間値以上の表示データと中間値未満の表示データとの境界があり、それが移動してゆく場合に、動画偽輪郭の発生を抑えることができる。
【０１４１】
また、本発明の表示装置は、以上のように、前記記憶素子ならびにアクティブ素子を２組以上とするとともに、第１のアクティブ素子または記憶素子の出力電位を保持して前記電気光学素子に与える電位保持手段および前記電位保持手段と第１の記憶素子との間に設けられる第３のアクティブ素子をさらに設け、第１のアクティブ素子の選択走査とは独立して第３のアクティブ素子を選択走査することで、表示データを直接電位保持手段へ書込むことができるとともに、第１の記憶素子へ書込んだ表示データを読出して前記電位保持手段へ書込むことができるようにする。
【０１４２】
それゆえ、一旦第１の記憶素子へ書込んだデータを第３のアクティブ素子の選択走査によって任意のタイミングで電位保持手段ヘ読出し、表示することができ、同じ表示データを用いて表示駆動する場合、データ信号線からのデータの再書込みを不要とすることができる。また、前記選択走査に要する時間を短縮し、１フレーム期間を短縮することができる。また、第１の記憶素子から表示データを読出して電位保持手段に設定するので、データ信号線やそれに接続される浮遊容量をチャージアップする必要はなく、低消費電力化を図ることもできる。
【０１４３】
さらにまた、本発明の表示装置は、以上のように、前記電位保持手段に関連して、その電位を予め定める初期化電位に設定する第４のアクティブ素子をさらに備え、第１のアクティブ素子の選択走査によることなく、該第４のアクティブ素子を介して電位保持手段を前記予め定める初期化電位として、そのストアデータを消去する。
【０１４４】
それゆえ、第２のアクティブ素子側での表示の重みを２のｎ乗レベルとし、第１のアクティブ素子側での表示の重みを（２のｎ乗−１）レベルとし、通常の２進数データをそのまま使用することができる。
【０１４５】
また、本発明の表示装置は、以上のように、前記記憶素子ならびにアクティブ素子は２組以上として、下位ビット側となる第１番目の記憶素子の出力による前記電気光学素子の電流駆動能力を基準に、第２番目以上の記憶素子の出力による前記電気光学素子の電流駆動能力を、前記第１番目の記憶素子の出力による電流駆動能力の２の乗数倍に順次設定する。
【０１４６】
それゆえ、１フレーム期間に前記第２番目以降の記憶素子の出力による電気光学素子の発光が続くことになるので、動画偽輪郭の発生を、一層少なくすることができる。
【０１４７】
さらにまた、本発明の表示装置は、以上のように、前記記憶素子ならびにアクティブ素子を２組とし、さらにそれぞれに電位保持手段を設け、その電位保持手段と記憶素子との間に第３のアクティブ素子をさらに設けることで、電気光学素子を表示駆動するための表示データの設定の自由度を向上しつつ、第１のアクティブ素子側と第２のアクティブ素子側とで共通の構成とし、周期的に切換えを行う。
【０１４８】
それゆえ、電気光学素子側で、第１のアクティブ素子に対応した構成と第２のアクティブ素子に対応した構成とで電気光学素子の特性にバラツキがあっても、平均した輝度を観察することになるので、階調性の良い表示を得ることができる。
【０１４９】
また、本発明の表示装置は、以上のように、前記記憶素子ならびにアクティブ素子を２組以上として、そのうち２組のそれぞれに電位保持手段および第３のアクティブ素子をさらに備え、下位ビットの表示データの与えられるアクティブ素子側でも、最上位ビットの表示データの書込みを行う。
【０１５０】
それゆえ、２のｎ乗の階調表示を行う場合に、最上位ビットのデータの表示を、一方のアクティブ素子側のみで行うと、他方のアクティブ素子側では、最小表示期間のブランク表示が必要になるのに対して、下位ビットの表示データの与えられるアクティブ素子にも、その最上位ビットのデータの表示を行わせることで、前記ブランク表示を用いることなく、したがって１フレーム期間を最小限にして、前記２のｎ乗の階調表示を行うことができる。
【０１５１】
さらにまた、本発明の表示装置は、以上のように、同一のデータ信号線の方向に隣接する第ｉの電気光学素子および第ｉ−１の電気光学素子の第１の組み合わせと、前記データ信号線の方向に隣接する前記第ｉの電気光学素子および第ｉ＋１の電気光学素子の第２の組み合わせとが、２つのフィールド期間で切換えられて前記同一のデータ信号線から取込んだ前記表示データを表示し、前記第１の組み合わせにおいて、前記第ｉ−１の電気光学素子が第１の表示状態で表示する一方、前記第ｉの電気光学素子が第２の表示状態で表示し、前記第２の組み合わせにおいて、前記第ｉの電気光学素子が第１の表示状態で表示する一方、前記第ｉ＋１の電気光学素子が第２の表示状態で表示する。
【０１５２】
それゆえ、時間分割階調制御を行うにあたって、通常のインターレース走査に対応した表示データに対して、共通のデータ信号線を用いて、隣接する奇数ラインの電気光学素子に対応したアクティブ素子と偶数ラインの電気光学素子に対応したアクティブ素子との選択走査を工夫するだけで、動画偽輪郭の発生を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態の有機ＥＬディスプレイを実現する素子回路の電気回路図である。
【図２】図１で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図３】図２で示す駆動方法によって動画偽輪郭が抑制されていることを説明するための図である。
【図４】図１で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の他の例を示す図である。
【図５】本発明の実施の第２の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図６】図５で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図７】図５で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の他の例を示す図である。
【図８】本発明の実施の第３の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図９】図８で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図１０】有機ＥＬ素子の発光輝度と発光効率との関係の一例を示すグラフである。
【図１１】本発明の実施の第４の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図１２】図１１で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図１３】本発明の実施の第５の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図１４】図１３で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図１５】本発明の実施の第６の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図１６】図１５で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図１７】本発明の実施の第７の形態の有機ＥＬディスプレイにおける縦方向に隣接した任意のラインの素子回路の電気回路図である。
【図１８】図１７で示す素子回路を用いたインターレース走査の駆動方法の一例を示す図である。
【図１９】本発明に適用される各素子回路単位の表示データをｂｉｔ毎のデータに変換するシステム構成の一例を示す図である。
【図２０】典型的な従来技術である複数ＴＦＴを用いてデジタル階調表示を実現する素子回路の電気回路図である。
【図２１】他の従来技術である画素分割階調を用いてデジタル階調表示を実現する素子回路の電気回路図である。
【図２２】さらに他の従来技術である時間分割階調を用いてデジタル階調表示を実現する素子回路の電気回路図である。
【図２３】図２２で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図２４】図２３の駆動方法によって動画偽輪郭が発生するメカニズムを説明するための図である。
【図２５】実際の表示画面での前記動画偽輪郭の様子を示す図である。
【符号の説明】
１ 有機ＥＬ素子（電気光学素子）
１１ 表示装置
１２ ＲＡＭ
１３ コントローラ
Ａ，Ａａ，Ａｂ，Ａｃ，Ａｄ，Ａｅ 素子回路
Ａｉｊ，Ａｉ＋１ｊ；Ａｃｉｊ 素子回路
Ｃ１〜Ｃ３ コンデンサ（電位保持手段）
Ｄ データ信号線
Ｇ；Ｋ；Ｓ 走査信号線
Ｇａ，Ｇｂ；Ｋａ；Ｓａ 選択線
ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ
Ｍ１ 第１のメモリ回路（第１の記憶素子）
Ｍ２ 第２のメモリ回路（第２の記憶素子）
Ｍ３ 第３のメモリ回路（第３の記憶素子）
Ｑ１〜Ｑ４ ＴＦＴ
Ｑ１１；Ｑ２１；Ｑ３１ａ，Ｑ３１ｂ ＴＦＴ（電気光学素子）
Ｑ１２ ＴＦＴ（第１のアクティブ素子）
Ｑ１３，Ｑ２３，Ｑ３３ ＴＦＴ（第３のアクティブ素子）
Ｑ２２ ＴＦＴ（第２のアクティブ素子）
Ｑ３２ ＴＦＴ
Ｑ１４ ＴＦＴ（第４のアクティブ素子）
Ｑ１５ ＴＦＴ
Ｖ 電源線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device configured by arranging electro-optical elements such as organic EL (Electro Luminescence) elements and FED (Field Emission Device) elements in a matrix, and more particularly to a method of time-division gradation display.
[0002]
[Prior art]
In recent years, development of thin display devices using self-luminous devices such as the organic EL elements and FED elements has been actively conducted. In these self-luminous devices, it is known that the light emission luminance of the device is proportional to the current density flowing through the device. Therefore, when an electro-optic element is formed by combining these self-luminous devices and active elements such as TFTs, variations in the on-resistance of the TFTs cause variations in current values flowing through the self-luminous devices, resulting in luminance variations. is there.
[0003]
Therefore, development of an analog gradation driving circuit that suppresses the on-resistance variation of the TFT and development of a digital gradation driving method that uses conditions with less on-resistance variation are being actively conducted. Among these, the digital gradation driving method includes a time division gradation display method, a pixel division gradation display method, a method using a plurality of TFTs, and the like.
[0004]
FIG. 20 is an electric circuit diagram of an element circuit that realizes digital gradation display using the plurality of TFTs, and has a configuration described in Japanese Patent Laid-Open No. 2000-347623. The element circuit 101 arranged in a matrix on the display panel includes an organic EL element 102 and a drive circuit 103 thereof. The organic EL element 102 is connected in series to the three driving transistors q1 to q3 and the driving transistors q1 to q3 arranged in parallel in the driving circuit 103, and regulates the current value of the organic EL element 102. Light is emitted by the current supplied through the resistors r1 to r3. Each of the driving transistors q1 to q3 is controlled by the potential stored in the capacitors c1 to c3 connected to the gate terminals thereof. The potentials of the capacitors c1 to c3 are set by the selection transistors q4 to q6 taking in the potentials supplied from the data signal lines d1 to d3 in response to the selection outputs of the scanning signal lines g1 to g3. A plurality of gradations can be displayed by selectively turning on the driving transistors q1 to q3.
[0005]
FIG. 21 is an electric circuit diagram of an element circuit that realizes digital gradation display using the pixel division gradation. In IDW (International Display Workshops) '99 and JP 2000-284727 A, FIG. . This is the structure announced by Kimura et al. In the element circuit 111, one pixel is formed of organic EL elements 112 to 114 having the same size. The organic EL element 112 emits light with a current supplied from the driving transistor q11. The organic EL elements 113 and 114 emit light with a current supplied from the drive transistor q12. Each drive transistor q11, q12 is controlled by the potential stored in the capacitors c11, c12 connected to its gate terminal. The potentials of the capacitors c11 and c12 are set by the selection transistors q13 and q14 taking in the potentials supplied from the data signal lines d11 and d12, respectively, in response to the selection output of the scanning signal line g11. The drive transistors q11 and q12 are selectively turned on to enable multi-gradation display.
[0006]
Furthermore, FIG. 22 is an electric circuit diagram of an element circuit that realizes digital gradation display using the time-division gradation, and is SID (Society of Information Display) '00. This is a configuration announced by Inukai et al. In the element circuit 121, the organic EL element 122 emits light with a current supplied from the driving transistor q21. The drive transistor q21 is controlled by the potential stored in the capacitor c21 connected to its gate terminal. The potential of the capacitor c21 is set by the selection transistor q22 taking in the potential supplied from the data signal line d21 in response to the selection output of the scanning signal line g21, and in response to the selection output of the scanning signal line g22. The erase transistor q23 is initialized by short-circuiting the terminals of the capacitor c21.
[0007]
FIG. 23 is a diagram showing an example of a driving method for time-division gray scale driving using the element circuit 121 described above. In the example of FIG. 23, the scanning signal line g21 is assumed to be one unit of 14 of G1 to G14, and the selection mode of each of the scanning signal lines G1 to G14 is shown in FIGS. ). In the example of FIG. 23, the gradation data is 4 bits, and FIG. 23 (2) shows the weight of the displayed data. FIG. 23 (1) is a unit time display, and FIG. 23 (17) is a total time display.
[0008]
In one frame period Tf, four scanning periods Ts1 to Ts4 for the four bits are set. In the first scanning period Ts1 (total time 1 to 14), the scanning signal lines G1 to G14 are sequentially selected, and the capacitor c21 of each pixel is set to the ON potential or the OFF potential according to the fourth bit gradation data. In addition to being set, the display is continued for 32 unit times corresponding to the bit weight from the setting timing. Therefore, in the element circuit selected by the scanning signal line G1, the total time 1 to 32 is the fourth bit subframe period SF4.
[0009]
Similarly, after the sub-frame period SF4, a second scanning period Ts2 (total time 33 to 46) is provided, and the potential of the capacitor c21 of each pixel is set to the ON potential according to the third bit gradation data. While being set to the OFF potential, the display is continued for 16 unit times corresponding to the bit weight from the setting timing. Therefore, in the element circuit selected by the scanning signal line G1, the total time 33 to 48 is the third bit subframe period SF3.
[0010]
Subsequently, a third scanning period Ts3 (total time 49 to 62) is provided, and the potential of the capacitor c21 of each pixel is set to ON potential or OFF potential according to the second bit gradation data, and the setting is made. The display is continued for 8 unit times corresponding to the bit weight from the timing. However, since the display time of 8 unit time corresponding to the bit weight is shorter than 14 unit time of the scanning period Ts2, the scanning is followed after 8 unit time from the start of the third scanning period Ts3. The scanning signal line g22 is sequentially selected (total time 57 to 70), the potential of the capacitor c21 of each pixel is erased, and a blank display is obtained. Therefore, in the element circuit selected by the scanning signal line G1, the total time 49 to 56 is the second bit subframe period SF2.
[0011]
Similarly, in the fourth scanning period Ts4 (total time 63 to 76), the potential of the capacitor c21 of each pixel is set to the ON potential or the OFF potential according to the first bit gradation data, and the setting timing thereof. After the display is performed for 4 unit times corresponding to the bit weights, the scanning signal line g22 is sequentially selected (total time 67 to 4 of the next frame), and the potential of the capacitor c21 of each pixel is erased. Will be blank. Therefore, in the element circuit selected by the scanning signal line G1, the total time 63 to 66 is the first bit subframe period SF1.
[0012]
[Problems to be solved by the invention]
However, the configuration using the pixel division gradation shown in FIG. 21 has a problem that the number of gradations that can be displayed is limited by the number of partial pixels that can be arranged in one pixel region.
[0013]
In the configuration using a plurality of TFTs shown in FIG. 20, it is difficult to accurately set the ratio of the resistors r1 to r3 to 1: 2: 4. Therefore, resistances that are mutually equal to r1 = r2 = r3 are eventually obtained. The number of necessary gradations of transistors cannot be arranged in one pixel region, and depending on the number of driving transistors that can be arranged in one pixel region, Similarly, there is a problem that the number of gradations that can be displayed is limited.
[0014]
Therefore, in any of the above gradation display methods, it is necessary to combine with the time division gradation display method of FIG. 22 in order to obtain the necessary number of gradations. In fact, even in the configuration using the pixel division gradation shown in FIG. 21, 16 gradations are obtained by combining with the time division gradation. However, the configuration using time-division gradation has a problem that a moving image false contour occurs.
[0015]
FIG. 24 shows an observation when an object of 7 gradation levels moves from the top (G1 side) to the bottom (G14 side) with the background of 8 gradation levels in the background using the driving method of FIG. The video false contour is shown. In other words, the moving image false contour in the case of FIG. 24 moves on the screen from the top to the bottom as the arrow α in accordance with the movement of the object of 7 gradation levels. This is a phenomenon in which both the 8th gradation of the background and the 4th, 2nd, and 1st gradations of the object are captured and the 15th gradation level can be seen. In addition, since the line of sight moves from the top to the bottom like the arrow β on the screen, both the 8th gradation of the object and the 4th, 2nd, and 1st gradations of the background are captured on the line of sight. This is also a phenomenon where the 0 gradation level is visible.
[0016]
FIG. 25 shows the false contour of the 15 gradation levels. When a uniform object of 7 gradation levels moves from the top to the bottom of the screen on a uniform background screen of 8 gradation levels, the contour line α1 on the upper side of the object appears as a false contour line α2. End up. Further, the contour line β1 on the lower side of the object appears as a false contour line β2.
[0017]
An object of the present invention is to provide a display device that realizes time-division gradation display in which a moving image false contour is not noticeable.
[0018]
[Means for Solving the Problems]
In the display device of the present invention, display data is taken into a storage element by an active element provided corresponding to each electro-optical element arranged in a matrix, and the electro-optical element is driven to display by the output of the storage element. In the display device, a plurality of sets of the storage elements and the active elements that are paired with the storage elements are provided, and the electro-optical element is driven to display with the sum output of the storage elements, and the scanning unit selectively scans the active elements The active element corresponding to one of the storage elements is time-division gray scale driven.
[0019]
According to the above configuration, each region partitioned by a plurality of scanning signal lines and data signal lines intersecting each other and arranged in a matrix includes an electro-optic element, an active element, and a storage element, Display data output to the data signal line while being selected by the scanning signal line is taken into the storage element, and display corresponding to the display data held by the storage element is performed over a non-selection period. In the display device, first, a plurality of storage elements and a pair of the active elements are provided, and the electro-optic element is driven to display with a sum output of voltages or currents of the plurality of storage elements for setting a luminance level. Constitute. Further, the active element corresponding to one of the memory elements is driven in time division gray scale.
[0020]
Therefore, when digital gradation control is realized by time-division gradation control, by giving display data on the upper bit side to the other storage element and giving display data on the remaining lower bit side to one storage element, for example, Assuming that two sets of memory elements are provided, the output weights of these memory elements, that is, the voltage or current level are equal to each other, and the display data having an intermediate value (M gradation level around M / 2) or more is used. The display data of the most significant bit becomes “1”, and the electro-optical element continues to emit light substantially for one frame period at the output of the other storage element, while the display data of the remaining lower bits is “1”. ", The output of the one storage element is also added, that is, the luminance level is doubled to emit light.
[0021]
As a result, when performing time-division gradation control, when there is display data that is greater than or equal to the intermediate value and display data that is less than the intermediate value and the boundary moves, the display data corresponding to the intermediate value or more is displayed. Since the light emission is performed substantially continuously, the occurrence of a moving image false contour can be suppressed.
[0022]
In the display device of the present invention, the storage element and the active element are set in two or more sets, and the first and second storage elements and the first and second active elements are used. Further comprising: potential holding means for holding the output potential and applying it to the electro-optic element; and third active elements provided between the potential holding means and the first storage element. By selectively scanning the active element, writing / reading of display data to / from the first storage element and the potential holding means is controlled.
[0023]
According to the above configuration, the storage element and the active element are set in two or more sets, and on the first active element side, the output potential of the first active element or the storage element is held by the potential holding unit. The display is driven. Further, by providing a third active element between the potential holding means and the first memory element, display data setting for display driving of the electro-optical element is performed on the first active element side. Improve freedom. That is, for example, by selectively scanning both the first and third active elements, the display data can be taken into the first memory element and the potential holding means in common and displayed. Further, the third active element is set in a non-selected state, and only the first active element is selectively scanned, so that the display data is taken into only the potential holding means without affecting the storage contents of the first storage element. Can be displayed. Furthermore, the display data of the potential holding means can be rewritten and displayed with the storage contents of the first storage element by making the first active element in a non-selected state and selectively scanning only the third active element. it can.
[0024]
Therefore, the data once written in the first storage element can be read and displayed on the potential holding means at an arbitrary timing by the selective scanning of the third active element, and when the display drive is performed using the same display data, Rewriting of data from the data signal line can be made unnecessary. Further, since this scanning can be executed independently of the operation of writing data to the first memory element or the potential holding means in the other pixel region, one frame period can be shortened. Further, since the display data is read from the first memory element and set in the potential holding means, it is not necessary to charge up the data signal line and the stray capacitance connected thereto, and the power consumption can be reduced.
[0025]
Furthermore, the display device of the present invention further includes a fourth active element that sets the potential to a predetermined initialization potential in relation to the potential holding means.
[0026]
According to the above configuration, the stored data can be erased by using the potential holding means as the predetermined initialization potential via the fourth active element, without performing the selective scanning of the first active element.
[0027]
Accordingly, the display weight on the second active element side is set to 2 n level, the display weight on the first active element side is set to (2 n −1) level, and the first and second When the current drive capability of the electro-optical element by the storage element is equal to each other, normal binary data can be used as it is.
[0028]
In the display device of the present invention, the storage element and the active element are set in two or more sets, and the second drive is based on the current drive capability of the electro-optical element by the output of the first storage element on the lower bit side. The current drive capability of the electro-optic element by the output of the storage element is sequentially set to a multiple of 2 times the current drive capability by the output of the first storage element.
[0029]
According to the above configuration, in realizing the digital gradation control, display data for the lower-order predetermined bits is sequentially given to the first storage element within one frame period, The display data is individually supplied to the second and more storage elements, and the electro-optic element is driven to display by the parallel output of each storage element. At this time, with reference to the current drive capability of the electro-optic element based on the output of the first storage element, the current drive capability based on the output of the second or higher storage element is sequentially set to a multiple of 2. That is, the current driving capability by the output of the second memory element is 2 0 = 1 times, the current driving capability by the output of the third memory element is 2 1 = 2 times, the fourth memory element The current driving capability by the output of 2 is the square of 2 = 4 times, and so on.
[0030]
Accordingly, since the electro-optical element emits light by the output of the second and subsequent storage elements in the one frame period, the generation of the moving image false contour can be further reduced.
[0031]
Furthermore, in the display device according to the present invention, the storage element and the active element are divided into two sets, which are the first and second storage elements and the first and second active elements, respectively. First and second potential holding means that respectively hold the output potential of the first and second electric potentials to the electro-optic element, and a third potential element provided between each of the potential holding means and the first and second storage elements. An active element, and selectively scanning the first and second active elements and the third active elements individually corresponding to the first and second active elements, so that the first and second storage elements and the first and second active elements Controlling writing / reading of display data to / from the second potential holding means and the control periodically between the first active element side and the second active element side Wherein the switch.
[0032]
According to the above configuration, the storage element and the active element are divided into two sets, each is further provided with a potential holding means, and a third active element is further provided between the potential holding means and the storage element, The first active element side and the second active element side have a common configuration and are periodically switched while improving the degree of freedom in setting display data for display driving of the optical element.
[0033]
That is, for example, by selectively scanning both the first and third active elements, the display data can be taken into the first memory element and the first potential holding means in common and displayed. Further, the third active element is set in a non-selected state, and only the first active element is selectively scanned, so that only the first potential holding means displays the data without affecting the stored contents of the first memory element. Data can be captured and displayed. Furthermore, the first active element is set in a non-selected state, and only the third active element is selectively scanned, so that the display data of the first potential holding means is rewritten with the storage contents of the first storage element, and the display is performed. It can be carried out. Such driving can be performed on each of the first active element side and the second active element side, and is periodically switched, that is, the bit data to be given is switched.
[0034]
Therefore, on the electro-optical element side, even if the characteristics of the electro-optical element vary between the configuration corresponding to the first active element and the configuration corresponding to the second active element, observation is performed with average luminance. Therefore, a display with good gradation can be obtained.
[0035]
In the display device of the present invention, the storage element and the active element are two or more sets, and two sets of the storage element and the active element are the first and second storage elements and the first and second active elements. Are provided between first and second potential holding means and the first and second storage elements, respectively. A third active element, and selectively scanning the first and second active elements and the third active elements individually corresponding to the first and second active elements, and thereby the first and second storage elements and Even on the active element side that controls writing / reading of display data to / from the first and second potential holding means and the display data of the lower bits is given, And wherein the writing of the bets of the display data.
[0036]
In the case of performing 2 n gradation display, if the most significant bit data is displayed only on one active element side, blank display for the minimum display period is required on the other active element side. However, according to the above configuration, the active element to which the display data of the lower bit is given also displays the data of the most significant bit, so that the blank display is not used and therefore one frame period is minimized. In the limit, the 2 n gradation display can be performed.
[0037]
Furthermore, the display device of the present invention includes: A first combination of the i-th electro-optic element and the (i-1) -th electro-optic element adjacent in the direction of the same data signal line, and the i-th electro-optic element and the i-th electro-optic element adjacent in the direction of the data signal line the second combination of the i + 1 electro-optic elements is switched in two field periods to display the display data captured from the same data signal line, and in the first combination, the i-1th The electro-optic element displays in the first display state, while the i-th electro-optic element displays in the second display state, and in the second combination, the i-th electro-optic element is the first display state. While displaying in the display state, the (i + 1) th electro-optic element displays in the second display state. It is characterized by that.
[0038]
According to the above configuration, when the input signal is an interlaced signal, for example, in the odd field, the i-th line and the i + 1-th line are paired, and in the even-number field, the i-th line and the i-1th line are paired. And a pair of electro-optic elements. Then, for example, in the odd field, the odd-line electro-optic element displays the most significant bit, the even-line electro-optic element displays the lower-order bit, and in the even-number field, the odd-line electro-optic element is the lower-order bit. Bits are displayed, and even-line electro-optic elements display the most significant bits.
[0039]
As a result, when performing time-division gradation control, an active element and an even line corresponding to an adjacent electro-optic element of an odd-numbered line using a common data signal line for display data corresponding to a normal interlaced scan. The generation of a moving image false contour can be suppressed only by devising selective scanning with an active element corresponding to the electro-optical element.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
The following describes the first embodiment of the present invention with reference to FIGS.
[0041]
FIG. 1 is an electric circuit diagram of an element circuit A that realizes the organic EL display according to the first embodiment of the present invention. A plurality of scanning signal lines G and data signal lines D (one element is shown in FIG. 1 and only one signal line G, D is shown in FIG. 1) are partitioned into a matrix. The element circuit A is formed in each region arranged in a row. Further, another scanning signal line S is formed in parallel with the scanning signal line G, and a power supply line V is formed in parallel with the data signal line D.
[0042]
The element circuit A is provided with an organic EL element 1 and two p-type TFTs Q11 and Q21 for supplying current from the power supply line V to the organic EL element 1, and the organic EL element 1 and the TFTs Q11 and Q21 are provided. Forms one electro-optic element. The TFTs Q11 and Q21 are ON / OFF controlled by the first memory circuit M1 and the second memory circuit M2, respectively. In the present embodiment, TFTs Q11 and Q21 having the same shape are used, and therefore the amount of current controlled by the memory circuits M1 and M2 is set substantially equal. As a result, a display with good gradation linearity can be obtained. The ON level of the gates of the TFTs Q11 and Q21 is the GND potential, and the OFF level is the potential of the power supply line V.
[0043]
The memory circuits M1 and M2 are configured to be equal to each other, and a first-stage CMOS inverter INV1 including a p-type TFT Q1 and an n-type TFT Q2, and a second-stage CMOS including a p-type TFT Q3 and an n-type TFT Q4. And an inverter INV2. The power supply voltage of the CMOS inverters INV1 and INV2 is a voltage between the power supply line V and the ground potential, and the output of the CMOS inverter INV2 is fed back to the input of the CMOS inverter INV1 to perform self-holding, that is, memory operation. The input of the CMOS inverter INV1 is connected to the gate of the n-type TFT Q12 or Q22, respectively, and the output of the CMOS inverter INV2 is connected to the gate of the TFT Q11 or Q21, respectively.
[0044]
The memory circuits M1 and M2 are provided with the TFTs Q12 and Q22, respectively, correspondingly. When the scanning signal line G is selectively scanned by the scanning controller, the TFT Q12 takes display data from the data signal line D and sets it in the memory circuit M1. Similarly, when the scanning signal line S is selectively scanned by the scanning controller, the TFT Q22 takes display data from the data signal line D and sets it in the memory circuit M2. In the following description, the TFTs Q12 and Q22 of each element circuit A are non-conductive unless otherwise specified. That is, it is assumed that a current corresponding to the display data stored in the memory circuits M1 and M2 is supplied to the organic EL element 1.
[0045]
FIG. 2 is a diagram illustrating an example of a method for driving an organic EL display using the element circuit A configured as described above. In the example of FIG. 2, four lines are used as a scanning unit. Therefore, the element circuit is represented by A1 to A4 corresponding to each line. 2 (5) to (12) show the display data store states in the respective memory circuits M1 and M2. In FIG. 2, the number of gradations displayed in each element circuit A is 4 bit gradation, the fourth bit data is taken into the second memory circuit M2, and the remaining 3 to 1 bit is taken into the first memory circuit M1. Assume that eye data is captured. Therefore, FIG. 2 (1) is a unit time display in each scanning period Ts1 to Ts4, FIG. 2 (2) shows the total display time for the bit4 data, and FIG. 2 (3) is the total for the bit3 data. The display time is shown, and FIG. 2 (4) shows the total display time for the data of bits 2 and 1. FIG. 2 (13) shows the total time of the unit selection time within one frame period Tf.
[0046]
In the first scanning period Ts1 (the period from 1 to 8 in the total time of FIG. 2 (13)), since the scanning signal lines S and G use the common data signal line D, the scanning signal line S is first selectively scanned. By turning on the TFT Q22, the fourth bit data is taken into the memory circuit M2, and the display of the fourth bit data is started. Next, the scanning signal line G is selectively scanned to turn on the TFT Q12, whereby the third bit data is taken into the memory circuit M1 and the display of the third bit data is started. Such alternating scanning of the 4th bit data and the 3rd bit data is sequentially performed on the element circuits A1 to A4. Accordingly, the scanning period Ts1 is 4 × 2 = 8 unit times, which is twice as long as the remaining scanning periods Ts2 to Ts4 described later.
[0047]
Subsequently, in the second scanning period Ts2 (the period of 13 to 16 in FIG. 2 (13)), only the scanning signal line G is selectively scanned in order, and the second bit data is taken into the memory circuit M1. Go. In the present embodiment, since the display period per gradation of the time division gradation is 4 unit hours, the display period of the second bit data is 8 unit hours. Therefore, in the third scanning period Ts3 in which the 1-bit data is scanned, the scanning is started with a delay of 8 unit times from the second scanning period Ts2, and the total time of FIG. It becomes the period.
[0048]
After that, although the fourth scanning period Ts4 is provided, the display period of the first bit data is 4 unit hours. Therefore, the fourth scanning period Ts4 is the total time of FIG. There are 28 periods. In the scanning period Ts4, the data of the third bit is again taken into the first memory circuit M1, and the display is performed for 5 unit times until the data is updated in the first scanning period Ts1 of the next frame. continue.
[0049]
Accordingly, the display time of each data of 4 to 1 bit is 28:11 (for the original frame period) +4 (for the original frame period) +1 (for the next frame period): 8: 4 in the element circuit A1. = 28: 16: 8: 4 = 7: 4: 2: 1 In the case of the element circuit A4, 22 (original frame period) +6 (next frame period): 8 (original frame period) +1 (Original frame period) +7 (Next frame period): 8: 4 = 7: 4: 2: 1 Therefore, in each element circuit A, the organic EL element 1 can emit light of 0 to 7 gradation levels by the output from the memory circuit M1, and 0 or 7 gradation levels by the output from the memory circuit M2. Light can be emitted.
[0050]
Here, since the TFTs Q11 and Q12 connected to the organic EL element 1 are formed in the same shape and size, the two TFTs Q11 and Q12 are both conducted to emit light at a luminance level of only one. Is turned on, and the light emission at the luminance level 7 is cut off, and the light emission at the luminance level 0 is carried out in the organic EL element 1 by blocking both of them. Even if the organic EL element 1 is formed of a single element, the same display can be expected by adding the output currents from the memory circuits M1 and M2.
[0051]
In this way, when one organic EL element 1 emits light at three levels of 0, 7, and 14, as shown in FIG. 3, an object of luminance level 6 moves in the background of luminance level 7. Since the element circuit of the luminance level 7 (corresponding to A1 and A4 in FIG. 3) is always lit at the luminance level 7, as shown by arrows α11 and β11, the screen is shifted from the top to the bottom, that is, the scanning signal line. Even if the line of sight moves in the scanning directions of G and S, the element circuit of luminance level 6 (corresponding to A2 and A3 in FIG. 3) displays almost no moving image false contour compared to the element circuit of luminance level 7 Is possible. 3 (1) to (13) correspond to the above-described FIGS. 2 (1) to (13), respectively.
[0052]
FIG. 4 shows another example of an organic EL display driving method using the element circuit A configured as described above. In the driving method of FIG. 2 described above, the gradation level displayed by the output from the memory circuit M2 is 7, and even when 4-bit data is used, the displayable gradation level is 15 gradation levels from 0 to 14. Yes, there are fewer than 16 gradation levels that can be originally displayed with 4-bit data. Therefore, in the driving method of FIG. 4, gradation data that can be displayed by the output of the memory circuit M2 is obtained by inputting erase data to the memory circuit M1 and setting the display period for one gradation to the non-light emitting state. Is 8. In the example of FIG. 4, as in FIG. 2, four lines are used as scanning units, and FIGS. 4 (1) to (13) correspond to FIGS. 2 (1) to (13), respectively.
[0053]
During the period from the scanning period Ts1 to the scanning period Ts3 until the selective scanning of the scanning signal line G is completed (the period from 1 to 24 in FIG. 4 (13)), the same driving as in FIG. 2 is performed. . In this driving method, the scanning signal lines G are then selectively scanned in the same manner as usual, and the erased data is input to the memory circuit M1 for a total period of 25 to 28, resulting in a blank display. The total period of time after the blank display is 28 to 32 is the scanning period Ts4, and the memory circuit M1 takes in the third bit data again, and the data in the first scanning period Ts1 of the next frame. The display is continued for 5 unit times until is updated.
[0054]
Accordingly, the display time of each data of 4 to 1 bit is 32:11 (for the original frame period) +4 (for the original frame period) +1 (for the next frame period): 8: 4 in the element circuit A1. = 8: 4: 2: 1 It is possible to display 16 gradation levels using the full 4-bit data. That is, although the driving method of FIG. 4 can display one gradation in the total time 25 to 28 used for displaying the erased data, it displays 16 gradations of 0 to 15 gradation levels without intentional display. Can also be interpreted. However, since digital data is often converted as binary data from the beginning, if the binary data can be handled without being converted as it is, it can be said that it is preferable to reduce by one gradation. That is, the driving method of FIG. 4 does not require data conversion from 16 gradations to 15 gradations unlike the driving method of FIG. 2, and can be easily applied without changing peripheral circuits. Can do.
[0055]
The following describes the second embodiment of the present invention with reference to FIGS.
[0056]
FIG. 5 is an electric circuit diagram of the element circuit Aa in the organic EL display according to the second embodiment of the present invention. The element circuit Aa is similar to the element circuit A described above, and corresponding portions are denoted by the same reference numerals, and the description thereof is omitted. The element circuit Aa is similar in configuration to the memory circuit M2 with respect to the memory circuit M2. However, it should be noted that in the configuration related to the memory circuit M1, the TFT Q12 is directly connected to the gate of the TFT Q11, and further the potential of the gate is set. A holding capacitor C1 is provided, and the TFT Q11 is ON / OFF controlled by the potential of the capacitor C1, the amount of current flowing through the organic EL element 1 is controlled, and writing / reading of the display data to the memory circuit M1 is performed by the TFT Q13. Is to be done through. Therefore, a selection line Ga is provided in parallel with the scanning signal lines G and S.
[0057]
Therefore, the potential of the capacitor C1 is taken from the data signal line D and set when the scanning signal line G is selectively scanned. On the other hand, display data is written into the memory circuit M1 from the data signal line D when both the scanning signal line G and the selection line Ga are selectively scanned. Further, the potential of the capacitor C1 is set by display data read from the memory circuit M1 when the scanning signal line G is not selected and the selection line Ga is selectively scanned.
[0058]
An example of a driving method using such an element circuit Aa is as shown in FIG. In the example of FIG. 6, 5 lines are used as scanning units. Therefore, the element circuits are A1 to A5. FIGS. 6 (5) to (14) show the display data in each capacitor C1 and memory circuit M2. Indicates the store status. Further, it is assumed that data of 5 bit gradation is used, FIG. 6 (2) shows the total display time for the bit 5 data, FIG. 6 (3) shows the total display time for the bit 4 data, and FIG. The total display time for the data of bits 3, 2, 1 is shown. FIG. 6A is a unit time display in each scanning period Ts1 to Ts4, and FIG. 6A is a total time of unit selection time in one frame period Tf.
[0059]
In the first scanning period Ts1 (the period from 1 to 10 in FIG. 6 (15)), first, the scanning signal line S is selectively scanned to turn on the TFT Q22, whereby the fifth bit data is stored in the memory circuit M2. At the same time, the display of the fifth bit data is started. Next, by selectively scanning the scanning signal line G and the selection line Ga and turning on the TFTs Q12 and Q13, the fourth bit data is taken into the capacitor C1 and the memory circuit M1, and the display of the fourth bit data is started. Is done. Such alternate scanning of the 5th bit data and the 4th bit data is sequentially performed on the element circuits A1 to A5. Accordingly, the scanning period Ts1 is 5 × 2 = 10 unit times, which is twice as long as the remaining scanning periods Ts2 to Ts4 described later.
[0060]
Subsequently, in the second scanning period Ts2 (the period of 11 to 15 in FIG. 6 (15)), only the scanning signal line G is sequentially selected and scanned, and the third bit data is taken into the capacitor C1, Display starts. At this time, since the selection line Ga is in a non-selected state, the TFT Q13 is cut off, and the memory circuit M1 continues to hold the fourth bit data. In the present embodiment, since the display period per gradation of the time division gradation is 2 unit hours, the display period of the third bit data is 8 unit hours.
[0061]
Therefore, in the third scanning period Ts3 in which scanning of the second bit data is started, scanning is delayed by 8 unit times from the second scanning period Ts2, and the total time of FIG. It becomes a period. At this time, as in the scanning period Ts2, since the selection line Ga is not selected, the TFT Q13 is cut off and the memory circuit M1 continues to hold the fourth bit data. However, since the scanning period Ts2 is 5 unit hours, the period necessary for display is 4 unit hours, so the last one unit time that becomes redundant (the total time of FIG. In the period 27), only the selection line Ga is sequentially selected and scanned, and the TFT Q13 is turned on to read the fourth bit data stored in the memory circuit M1 into the capacitor C1 and display it.
[0062]
Even in the fourth scanning period Ts4 (24 to 28 in the total time of FIG. 6 (15)), only the scanning signal line G is sequentially selected and scanned, and the first bit data is taken into the capacitor C1 and displayed. Is started. Here, as in the case of the display of the second bit, only the selection line Ga is selectively scanned in order in the last three unit times (the period of 26 to 30 in FIG. 6 (15)), which is redundant. The fourth bit data is read from the circuit M1, and the display is continued until the data is updated in the first scanning period Ts1 of the next frame.
[0063]
Accordingly, the display time of each data of 5 to 1 bit is 30: 9 (for the original frame period) +1 (for the original frame period) +5 (for the original frame period) +1 (next Frame period): 8: 4: 2 = 15: 8: 4: 2: 1.
[0064]
Even if configured in this way, the effect of suppressing the moving image false contour has the same effect as in the configuration shown in FIGS. 1 to 4, and the moving image is further increased by dividing the 4 bit gradation into three. Presumed to have a false contour suppression effect.
[0065]
In the element circuit A described above, in order to display the data once written in the memory circuit M1 after displaying other data, it is necessary to write the data in the memory circuit M1 again. In Aa, using the memory circuit M1 and the capacitor C1, data once written in the memory circuit M1 can be read and displayed on the capacitor C1 at an arbitrary timing by selective scanning of the selection line Ga. Can be made unnecessary.
[0066]
That is, the effect of this element circuit Aa and its driving method is obvious when FIG. 2 is compared with FIG. In the driving method of FIG. 2 that does not have the capacitor C1 and the TFT Q13, 28 unit time is required for a 4-bit gray scale display on a display device having four scanning signal lines G1 to G4. In the driving method shown in FIG. 6 including C1 and TFT Q13, only 30 total hours are required to display a 5-bit gray scale on a display device having five scanning signal lines G1 to G5. As a result, the time required for selective scanning can be shortened and the one frame period Tf can be shortened.
[0067]
Further, in the driving method of FIG. 2, in order to rewrite the third bit data, the data signal line D must be charged up. In this case, each element circuit A connected to the data signal line D has to be charged. Since the TFTs Q12, Q22, etc. act as stray capacitances, it is necessary to charge up those stray capacitances, which causes a problem that power consumption increases. On the other hand, in the driving method of FIG. 6, it is only necessary to charge up the path from the memory circuit M1 to the capacitor C1 through the TFT Q13, so that the data signal line D does not need to be charged up, and accordingly, low power consumption. Can be achieved.
[0068]
FIG. 7 shows another example of an organic EL display driving method using the element circuit Aa configured as described above. The driving method shown in FIG. 6 is different from the driving method shown in FIG. 6 only in the timing of taking in the first bit data. FIGS. 7 (1) to (15) correspond to FIGS. 6 (1) to (15), respectively.
[0069]
In this driving method, in the first scanning period Ts1 (the period of 1 to 15 in FIG. 7 (15)), first, the scanning signal line S is selectively scanned and the TFT Q22 is turned on, whereby the memory circuit M2 is turned on. The fifth bit data is taken in, and the display of the fifth bit data is started. Next, by selectively scanning the scanning signal line G and the selection line Ga and turning on the TFTs Q12 and Q13, the fourth bit data is taken into the capacitor C1 and the memory circuit M1, and the display of the fourth bit data is started. Is done. However, only the scanning signal line G is selected and scanned immediately after the 4th bit data is displayed for one unit time, and the 1st bit data is taken into the capacitor C1 and the 1st bit data is displayed. Is started. Then, after being displayed for 2 unit time, only the selection line Ga is selectively scanned, and the fourth bit data is read and set from the memory circuit M1 to the capacitor C1, and the display of the fourth bit data is started again. Is done. Such scanning of taking in the memory circuits M2 and M1 of the 5th bit data and the 4th bit data and the setting of the 1st bit data in the capacitor C1 are sequentially performed on the element circuits A1 to A5. Done. Accordingly, the scanning period Ts1 is 5 × 3 = 15 unit times, which is three times the remaining scanning periods Ts2 to Ts4 described later.
[0070]
Subsequently, in the second scanning period Ts2 (16 to 20 in the total time of FIG. 7 (15)), only the scanning signal line G is sequentially selected and scanned in the same manner as in the scanning period Ts2 of FIG. The data of the third bit is taken into C1, and display is started. Then, after displaying for 8 unit time, in the third scanning period Ts3 (24 to 28 in the total time of FIG. 7 (16)), the scanning signal line is similar to the scanning period Ts3 of FIG. Only G is sequentially selected and scanned, and the second bit data is taken into the capacitor C1 and displayed, and the last one unit time (the total time of FIG. 7 (15) 28 to the next frame 2 period) Then, only the selection line Ga is selectively scanned in order, the fourth bit data stored in the memory circuit M1 is read again in the capacitor C1, and displayed until the data is updated in the first scanning period Ts1 of the next frame. Continue.
[0071]
In such a driving method, the ratio of the scanning period Ts to one frame period Tf is the same (25/30), but the number of scanning periods can be reduced.
[0072]
The following describes the third embodiment of the present invention with reference to FIGS.
[0073]
FIG. 8 is an electric circuit diagram of the element circuit Ab in the organic EL display according to the third embodiment of the present invention. The element circuit Ab is similar to the element circuit Aa described above, and corresponding portions are denoted by the same reference numerals and description thereof is omitted. It should be noted that this element circuit Ab is provided with a third memory circuit M3 and TFTs Q31a, Q31b; Q32 related thereto in the configuration of the element circuit Aa. The TFT Q32 provided between the memory circuit M3 and its input terminal and the data signal line D is configured similarly to the memory circuits M1, M2 and TFTs Q12, Q22 described above. Further, TFTs Q31a and Q31b that are connected in parallel to each other and driven by the output of the memory circuit M3 and control the amount of current from the power supply line V to the organic EL element 1 are also formed in the same area as the TFTs Q11 and Q21 described above. The
[0074]
Therefore, the configuration related to the memory circuit M3 can supply twice as much current as the configuration related to the memory circuits M1 and M2, and when the organic EL element 1 is lit for the same time, The display data stored in the memory circuit M3 has twice the weight of the display data stored in the memory circuits M1 and M2. The TFT Q32 that controls writing of the display data to the memory circuit M3 is selectively scanned by a scanning signal line K provided in parallel with the scanning signal lines G and S and the selection line Ga. Further, although the potential of the capacitor C1 is determined from the GND potential in the element circuit Aa, it is determined from the potential of the power supply line V in the element circuit Ab.
[0075]
An example of a driving method using such an element circuit Ab is as shown in FIG. In the example of FIG. 9, 6 lines are used as scanning units. Therefore, the element circuits are A1 to A6. In FIGS. 9 (6) to (23), the display in each capacitor C1 and memory circuits M2 and M3 is shown. Indicates the data store status. 9 (2) shows the total display time for the bit 5 data, FIG. 9 (3) shows the total display time for the bit 4 data, and FIG. The total display time for the bit 3 data is shown, and FIG. 9 (5) shows the total display time for the bit 2 and 1 data. FIG. 9 (1) shows unit time display in each scanning period Ts1 to Ts3, and FIG. 9 (24) shows the total time of unit selection time in one frame period Tf.
[0076]
In the first scanning period Ts1 (period 1 to 18 in the total time of FIG. 9 (24)), first, the scanning signal line K is selectively scanned and the TFT Q32 is turned on, whereby the fifth bit data is stored in the memory circuit M3. At the same time, the display of the fifth bit data is started. Next, the scanning signal line S is selectively scanned to turn on the TFT Q22, whereby the fourth bit data is taken into the memory circuit M2 and the display of the fourth bit data is started. Subsequently, by selectively scanning the scanning signal line G and the selection line Ga and turning on the TFTs Q12 and Q13, the third bit data is taken into the capacitor C1 and the memory circuit M1, and the display of the third bit data is started. Is done. Such alternate fetching of the fifth to third bit data is sequentially performed on the element circuits A1 to A6. Accordingly, the scanning period Ts1 is 6 × 3 = 18 unit times, which is three times the remaining scanning periods Ts2 and Ts3 described later.
[0077]
Subsequently, in the second scanning period Ts2 (the period of 19 to 24 in the total time of FIG. 9 (24)), only the scanning signal line G is sequentially selected and scanned, and the first bit data is taken into the capacitor C1, Display starts. At this time, since the selection line Ga is in a non-selected state, the TFT Q13 is cut off, and the memory circuit M1 continues to hold the third bit data. In this embodiment, since the display period per gradation of the time division gradation is set to 5 unit hours, the display period of the first bit data is 5 unit hours. However, since the scanning period Ts2 is 6 unit hours, the period necessary for display is the 5 unit time, so the last one unit time (24 in the total time of FIG. 9 (24)) becomes extra. In the period of ~ 29), only the selection line Ga is selectively scanned in order, and the third bit data stored in the memory circuit M1 is read out to the capacitor C1 and displayed.
[0078]
In the third scanning period Ts3 (a period of 25 to 30 in the total time of FIG. 9 (24)), only the scanning signal line G is selectively scanned in order, and the second bit data is taken into the capacitor C1 and displayed. Is started. Then, after displaying for 10 unit time, only the selection line Ga is selectively scanned in order, the third bit data is read again from the memory circuit M1, and the data is updated in the first scanning period Ts1 of the next frame. The display continues until
[0079]
Therefore, the display time of each data of 5 to 1 bit is 35 × 2 (weight by the double current amount): 34 (original frame period) +1 (next frame period) in the element circuit A1. : 16 (for the original frame period) +1 (for the original frame period) +1 (for the original frame period) +2 (for the next frame period): 10: 5 = 70: 35: 20: 10: 5 = 14: 7: 4: 2: 1.
[0080]
In this way, three or more sets of memory circuits M1 to M3 and corresponding TFTs Q12 to Q32 are provided, and the current driving capabilities of the TFTs Q11 and Q21 corresponding to the memory circuits M1 and M2 on the lower bit side are set to be equal to each other. The current drive capability of the TFTs Q31a and Q31b corresponding to the circuit M3 is equal to that, that is, by setting the current drive capability of the memory circuit M3 to twice the current drive capability of the memory circuits M1 and M2, digital gradation control is realized. In the meantime, the display of moving image false contours can be further suppressed by always turning on or off the upper 2 bits of data during one frame period Tf.
[0081]
Here, in the present embodiment, three or more of 7, 14, and 28 are used, including a luminance level of 0 including a luminance level of 0. This is the same as the gradation display method using a plurality of TFTs disclosed in Japanese Patent Application Laid-Open No. 2000-347623 shown in the prior art. However, at the same time, this point is different from the IDW'99 pixel division gradation display method and the SID'00 time division gradation display method shown in the prior art. A case where gradation display is performed by combining two luminance levels as in the pixel division gradation display method of IDW'99 and the time division gradation display method of SID'00, and the present invention and Japanese Patent Application Laid-Open No. 2000-347623. A difference in effect from the case where a plurality of luminance levels are used in the gradation display method using a plurality of TFTs will be described below.
[0082]
FIG. 10 is a graph showing the relationship between the light emission luminance and the light emission efficiency of a certain organic EL element. In this material, the light emission luminance indicated by reference numeral γ1 is 30 [cd / m. 2 ], The luminous efficiency indicated by reference numeral γ2 shows the highest efficiency of 23 [lm / W]. Thereafter, the light emission efficiency decreases as the light emission luminance increases. Therefore, the maximum brightness of the display panel is assumed to be 100 [cd / m. 2 ], Assuming that the pixel occupancy of the organic EL element is 50%, this panel uses 50 [cd / m 2 ] Consider the conditions for obtaining the display.
[0083]
When gradation display is performed by combining two luminance levels, light emission is 100 [cd / m, which is the highest luminance level on the panel. 2 ] And 0 [cd / m 2 ] In combination. 100 [cd / m on the panel 2 ], The occupancy rate is halved, so that the light emitting portion is 200 [cd / m 2 ] Must be obtained. Therefore, in the above case, the light emission efficiency is about 20 [lm / W] from FIG.
[0084]
On the other hand, when light is emitted in five stages (including luminance 0) as in the present embodiment, the light emission is an intermediate luminance level of 50 [cd / m. 2 ] May be used. 50 [cd / m on the panel 2 ] To obtain 100 [cd / m at the light emitting part. 2 ] Must be obtained. Therefore, from FIG. 10, the luminous efficiency is 100 [cd / m. 2 ] Corresponding to approximately 22 [lm / W].
[0085]
As in the former example, the luminous efficiency when only the luminance levels 0% and 100% are used is the luminous efficiency of the luminance level 100%. Therefore, when the luminance level 100% indicates the maximum luminous efficiency, or when the luminance level higher than the luminance level 100% indicates the maximum luminous efficiency, a method using these binary luminance levels is preferable. On the other hand, in the case of using three or more emission levels such as the luminance levels 0%, 50%, and 100% as in the latter example, the maximum luminous efficiency is between the luminance levels 0% and 100%. This is effective because a luminance level closer to the maximum luminous efficiency can be used. Therefore, when there is the highest luminous efficiency between the luminance levels 0% and 100% as in the characteristics of FIG. 10, the configuration of each of the above embodiments using three or more luminous levels is preferable. .
[0086]
Then, using the three TFTs Q12 to Q32, the current driving capability by the output of the TFTs Q12 and Q22 on the lower bit side is set to be equal to each other, and the current driving capability by the output of the TFT Q32 is set to be twice that of the TFTs Q12 and Q22. Thus, when realizing time-division gradation control, the upper 2 bits of data can be always turned on or off during one frame period Tf, and moving image false contours can be further suppressed. When four or more TFTs are used, the current driving capability based on the output may be set to a multiple of two.
[0087]
The following describes the fourth embodiment of the present invention with reference to FIG. 11 and FIG.
[0088]
FIG. 11 is an electric circuit diagram of the element circuit Ac in the organic EL display according to the fourth embodiment of the present invention. The element circuit Ac is similar to the element circuit Aa described above, and corresponding portions are denoted by the same reference numerals and description thereof is omitted. It should be noted that this element circuit Ac is further provided with a TFT Q14 for erasing the stored data by charging the capacitor C1 with the potential of the power supply line V, and the scanning signal lines G and S and the selection line Ga. That is, another selection line Gb is provided in parallel. These selection lines Ga and Gb are alternatively selected when selective scanning is performed. Although such a configuration using the erasing TFT 14 is also shown in FIG. 22 of the prior art, it does not use the third or more memory circuits M3 as in the above-described element circuit Ab, as described above. The upper bit gradation lepel can be a factorial of 2.
[0089]
An example of a driving method using such an element circuit Ac is as shown in FIG. In the example of FIG. 12, five lines are used as scanning units. Therefore, the element circuits are A1 to A5, and FIGS. 12 (1) to (15) are respectively shown in FIGS. 6 (1) to (15). It corresponds. The driving method of FIG. 6 is the same as that until the second bit data is taken into the capacitor C1 in the first scanning period Ts1 to the third scanning period Ts3.
[0090]
However, in the case of the driving method of FIG. 6, only the selection line Ga is sequentially selected and scanned in order in the last one unit time (23 to 27 in the total time of FIG. 6 (15)) that becomes extra in the scanning period Ts3. The fourth bit data stored in the memory circuit M1 is read and displayed, whereas in the case of the driving method of FIG. 12, the last one unit time (similarly, FIG. 12 (15)). In the total period of time 23 to 27), only the selection line Gb is selectively scanned in sequence, and the TFT Q14 is turned on to erase the data in the capacitor C1 and display a blank.
[0091]
Since the blank display only needs to be for one gradation as will be described later, after performing for 2 unit time, the fourth scanning period Ts4 (a period of 25 to 29 in the total time of FIG. 12 (15)). Thus, only the scanning signal line G is selectively scanned in order, the first bit data is taken into the capacitor C1, and the display is started. Here, as in the case of the display of the second bit, only the selection line Ga is sequentially selected and scanned in order for the remaining 3 unit times of the second half (a period of 27 to 31 in FIG. 12 (15)). The 4th bit data is read from the circuit M1, and after that, the display is performed for another 3 unit times (30 to 32 in the total time of FIG. 12 (15)), and then the first scan of the next frame is performed. The display is continued until the data is updated in the period Ts1.
[0092]
Therefore, the display time of each data of 5 to 1 bit is 32: 9 (for the original frame period) +6 (for the original frame period) +1 (for the next frame period): 8: 4, as viewed in the element circuit A1. : 2 = 16: 8: 4: 2: 1. Therefore, by inserting the blank display of 2 unit times, the display weight on the memory circuit M1 side is set to (2 n-1) level, and the display weight on the memory circuit M2 side is set to 2 n power. Can be a level. As a result, normal binary data can be used as it is.
[0093]
That is, the driving method of FIGS. 6 and 7 using the above-described element circuit Aa uses the memory circuit M1 and the capacitor C1 and uses the memory circuit M1 and the capacitor C1, and the (n + 1) bit floor like 1, 2,... When displaying the key,
(2 to the (n-1) th power)> (1 + 2 + ... + (2 to the (n-2) th power))
Therefore, the scanning period of each bit is made substantially equal to the (2 (n-2) th) gradation display period, and the (2 (n-1) th) gradation display data is supplied to the memory circuit M1 in advance. After that, the capacitor C1 is used to display (2 to the (n-2) th power),..., 2, 1 gradation, and the (2 to the (n-2) power),. Using the data stored in the previous memory circuit M1 during the remaining display time, the remaining display period of (2 to the (n-1) th) gradation display is displayed.
[0094]
On the other hand, in the driving method of FIG. 12 using this element circuit Ac, the total display period is as follows.
(2 to the nth power)> (1 + 2 +... + (2 to the (n-2) th power) + (2 to the (n-1) th power))
Then, one period is less than the period in which the gradation display is to be performed using the memory circuit M2 (2 to the power of n), so that a period for blank display is created for one gradation using the TFT Q14. This realizes n-th power M gradation display.
[0095]
In the above-described FIGS. 2, 6, 7 and the like, if the light emission amount when the TFT Q21 is in a conductive state is made one gradation larger than the light emission amount when the TFT Q11 is in a conductive state, the weight of each bit data is The ratio can be a factorial weight of 2, such as 1: 2: 4: 8. In contrast, in FIG. 12, the weights of the TFTs Q11 and Q12 are made equal. This is because the possibility that TFTs and electro-optical elements having substantially the same characteristics are produced is relatively high, but the possibility that TFTs and electro-optical elements whose characteristics are shifted by one gradation level is relatively low. .
[0096]
Therefore, when the number M of displayable gradations is set to the factorial of −1, it is sufficient to store the most significant bit data in the memory circuit M2 as shown in FIGS. On the other hand, when the number of gradations M is a factorial of 2, as shown in FIG. 14 described later, the most significant bit data is also stored in the memory circuit M1, or the lower bit data is stored in the memory circuit M2. It is necessary to take measures such as storing or providing a non-light emission period for light emission by the memory circuit M1 (or capacitor C1) as shown in FIG. However, in this case, as described above, normal binary data can be used as it is, so that an unnecessary data conversion circuit is unnecessary and is preferable.
[0097]
The following describes the fifth embodiment of the present invention with reference to FIG. 13 and FIG.
[0098]
FIG. 13 is an electric circuit diagram of the element circuit Ad in the organic EL display according to the fifth embodiment of the present invention. The element circuit Ad is similar to the element circuit Aa described above, and corresponding portions are denoted by the same reference numerals, and description thereof is omitted. It should be noted that in this element circuit Ad, the configurations related to the two memory circuits M1 and M2 are equal to each other. That is, TFTs Q21, Q22, Q23 and capacitors related to the memory circuit M2 are provided in the same manner as the TFTs Q11, Q12, Q13 and capacitors C1 and the scanning signal lines G and selection lines Ga are provided in relation to the memory circuit M1. C2, scanning signal line S and selection line Sa are provided.
[0099]
An example of a driving method using such an element circuit Ad is as shown in FIG. In the example of FIG. 14, 6 lines are used as scanning units. Therefore, the element circuits are A1 to A6. FIGS. 14 (5) to (16) show the display data store states in the capacitors C1 and C2. Indicates. Further, it is assumed that 4-bit gradation data is used, FIG. 14 (2) shows the total display time for bit 4 data, FIG. 14 (3) shows the total display time for bit 3 data, and FIG. The total display time for the data of bits 2 and 1 is shown. FIG. 6A is a unit time display in each scanning period Ts1 to Ts4, and FIG. 6A is a total time of unit selection time in one frame period Tf.
[0100]
This driving method is a set of an odd frame period Tf1 and an even frame period Tf2. In the first scanning period Ts1 of the first frame period Tf1 (total period of 1 to 6 in FIG. 14 (17)), only the scanning signal lines G and S and the selection line Sa are selectively scanned in order, and the TFT Q12; Q22 and Q23 are brought into conduction, the fourth bit data is taken into the memory circuit M2 and the capacitors C1 and C2, and the display of the fourth bit data is started.
[0101]
Here, in order to realize 16 gradation display with 4 bits of data, if the display period per gradation is 4 unit hours, the display period of the 4 bits of data may be 4 × 8 = 32 unit hours. Of these, since the period displayed using the capacitor C1 is already 6 unit hours, the period displayed using the capacitor C2 may be 32−6 = 26 unit hours in total. Since this is 4 unit times shorter than the one frame period Tf, the third bit data can be displayed in an extra period. The time for which the third bit data is held in the capacitor C2 is 4 unit times.
[0102]
For this reason, in the second scanning period Ts2 (a period of 7 to 12 in the total time of FIG. 14 (17)), only the scanning signal lines G and S and the selection line Ga are selectively scanned in order, so that the TFTs Q12, Q13; Conduction is performed, and the third bit data is taken into the memory circuit M1 and the capacitors C1 and C2, and the display of the third bit data is started. At this time, since the selection line Sa is in a non-selected state, the TFT Q23 is cut off, and the memory circuit M2 continues to hold the fourth bit data. In the middle of the second scanning period Ts2, when the four unit time elapses, only the selection line Sa is selectively scanned, the TFT Q23 is turned on, and the fourth bit data is read out to the capacitor C2, and thereafter The display is performed until the end of the frame period Tf1. Regarding the capacitor C1, the third bit of data is displayed until the end of the second scanning period Ts2.
[0103]
Subsequently, in the third scanning period Ts3 (period 13 to 18 in the total time of FIG. 14 (17)), only the scanning signal line G is sequentially selected and scanned, and the second bit data is taken into the capacitor C1, Display starts. At this time, since the selection line Ga is in a non-selected state, the TFT Q13 is cut off, and the memory circuit M1 continues to hold the third bit data. In this embodiment, since the display period per gradation of the time division gradation is 4 unit hours as described above, the display period of the second bit data is 8 unit hours.
[0104]
Accordingly, the fourth scanning period Ts4 for scanning the 1-bit data is started with a delay of 8 unit times from the third scanning period Ts3, and is a period of 21 to 26 in the total time of FIG. 14 (17). Only the scanning signal line G is sequentially selected and scanned. At this time, as in the scanning period Ts3, since the selection line Ga is in a non-selected state, the TFT Q13 is cut off and the memory circuit M1 continues to hold the third bit data. Then, since the period required for display is 4 unit hours with respect to the scanning period Ts4 of 6 unit hours, it is an extra 2 unit times in the latter half (25 to 30 periods in the total time of FIG. 14 (17)). ), Only the selection line Ga is selected and scanned in order, and the third bit data stored in the memory circuit M1 is read and displayed.
[0105]
Therefore, the display time of each data of 4 to 1 bit is 6 × 2 + 20: 4 + 6 + 6: 8: 4 = 8: 4: 2: 1 when viewed with respect to the element circuit A1. In this way, by taking the most significant bit data into the capacitor C1 on the lower bit side, even if the one frame period Tf is constituted by 30 unit times without using the blank display, the 4 bit data A display time of 32 unit hours can be secured, and a 16 gradation display using the 4-bit data can be performed. Thus, one frame period Tf can be minimized when performing 2 n gradation display.
[0106]
In the second frame period Tf2, display data in the combination of the memory circuit M1 and the capacitor C1 and the combination of the memory circuit M2 and the capacitor C2 in the first frame period Tf1 are interchanged. Become. This is because in order to prepare for a case where a slight variation occurs in the amount of current supplied to the organic EL element 1 between the TFT Q11 and the TFT Q21, the influence of the variation is distributed to the fourth bit and other bits. In this way, even if there is some variation in characteristics between the TFT Q11 and the TFT Q21, a display with good gradation can be obtained.
[0107]
The following describes the sixth embodiment of the present invention with reference to FIG. 15 and FIG.
[0108]
FIG. 15 is an electric circuit diagram of the element circuit Ae in the organic EL display according to the sixth embodiment of the present invention. This element circuit Ae is similar to the above-described element circuit Ab, and corresponding portions are denoted by the same reference numerals and description thereof is omitted. It should be noted that in this element circuit Ae, as in the above-described element circuit Ad, the potential holding capacitors C1 to C3 and the memory circuits M1 to M3 are related to all the memory circuits M1 to M3 and TFTs Q12 to Q32, respectively. TFTs Q13 to Q33 for writing / reading control are provided. The TFTs Q12 to Q32 are selectively scanned by the scanning signal lines G, S, and K, respectively, and the TFTs Q13 to Q33 are selectively scanned by the selection lines Ga, Sa, and Ka, respectively.
[0109]
An example of a driving method using such an element circuit Ae is as shown in FIG. In the example of FIG. 16, 6 lines are used as scanning units, and therefore the element circuits are A1 to A6. FIGS. 16 (6) to (23) show the display data store states in the capacitors C1 to C3. Indicates. Further, it is assumed that 5-bit data is used, FIG. 16 (2) shows the total display time for the bit 5 data, FIG. 16 (3) shows the total display time for the bit 4 data, and FIG. 16 (4) shows the bit 3 data. The total display time for the data is shown. FIG. 16 (5) shows the total display time for the data of bits 2 and 1. FIG. 16A is a unit time display in each of the scanning periods Ts1 to Ts5, and FIG. 16B is a total unit selection time in one frame period Tf.
[0110]
In the first scanning period Ts1 (period 1 to 6 in FIG. 16 (24)), first, all the scanning signal lines K, S, and G are selectively scanned to turn on the TFTs Q12 to Q32. The fifth bit data is taken into the capacitors C1 to C3, and the display of the fifth bit data is started. At this time, the selection line Ka is also selectively scanned, and the TFT Q33 is turned on, whereby the fifth bit data is taken into the memory circuit M3. Such fifth-bit data acquisition scanning is sequentially performed on the element circuits A1 to A6. Therefore, this scanning period Ts1 is 6 unit times.
[0111]
Similarly, in the second scanning period Ts2 (a period of 7 to 12 in the total time of FIG. 16 (24)), all the scanning signal lines K, S, and G are selectively scanned to make the TFTs Q12 to Q32 conductive. Then, the fourth bit data is taken into the capacitors C1 to C3, and the display of the fourth bit data is started. At this time, the selection line Sa is selectively scanned and the TFT Q23 is turned on, so that the fourth bit data is taken into the memory circuit M2. With respect to the capacitor C3, after displaying for 5 unit times, the selection line Ka is selectively scanned in the last one unit time, and the fifth bit data is read from the memory circuit M3, and thereafter, one frame period Tf. The fifth bit of data is displayed until the end of.
[0112]
Subsequently, in the third scanning period Ts3 (the period of 13 to 18 in the total time of FIG. 16 (24)), the scanning signal lines S and G are selectively scanned and the TFTs Q22 and Q32 are turned on, whereby the capacitors C2, The third bit data is taken into C3 and the display of the third bit data is started. The display continues for one unit time even after the scanning period Ts3 ends.
[0113]
In the fourth scanning period Ts4 (a period of 20 to 25 in the total time of FIG. 16 (24)), the scanning signal line G and the selection line Ga are both selectively scanned and the TFTs Q12 and Q13 are turned on, whereby the capacitor C1 and The second bit data is taken into the memory circuit M1, and the display of the second bit data is started. On the other hand, after the elapse of 2 unit time from the start of the scanning period Ts4, the selection line Sa is selectively scanned, the 4th bit data is read from the memory circuit M2, and thereafter, the 4th bit until the end of the 1 frame period Tf. Data is displayed.
[0114]
In the fifth scanning period Ts5 (a period of 26 to 31 in the total time of FIG. 16 (24)), only the scanning signal line G is selectively scanned and the TFT Q12 is turned on, so that the first bit data is acquired in the capacitor C1. And the display of the second bit data is started. Since the display time per gradation is 4 unit hours, the selection line Ga is selectively scanned after the lapse of 4 unit hours from the start of the scanning period Ts5, and the second bit data is read from the memory circuit M1. , And displayed for the subsequent two unit times.
[0115]
Therefore, the display time of each data of 5 to 1 bit is (6 + 20) × 2 (weight by the double current amount) + 6 × 2: 5 × 2 (the double weight) in the element circuit A1. + 6 × 2 + 10: 9 + 7: 6 + 2: 4 = 64: 32: 16: 8: 4 = 16: 8: 4: 2: 1
[0116]
Even in this case, it is possible to perform 64-gradation display that makes full use of 5-bit data without using the blank display. One frame period Tf is 4 (unit time per gradation) × (1 + 2 + 4 + 8 + 16) ÷ 4 (four TFTs Q11 and 21; since current is supplied by Q31a and Q31b, divide by 4) = 31 unit time. .
[0117]
The seventh embodiment of the present invention will be described below with reference to FIGS.
[0118]
FIG. 17 is an electric circuit diagram of element circuits Aij and Ai + 1j of arbitrary lines adjacent in the vertical direction in the organic EL display according to the seventh embodiment of the present invention. These element circuits Aij and Ai + 1j are obtained by applying the above-described element circuit Ae formed equally. However, one terminal of the capacitor C1 is connected to the TFT Q11, and the other terminal is connected to the power line V via the TFT Q15. The TFT Q15 is p-type, and the gate is connected to the selection line Ga in common with the n-type TFT Q13.
[0119]
Therefore, the reading of the display data from the capacitor C1 by the p-type TFT Q15 and the reading of the display data from the memory circuit M1 by the n-type TFT Q13 are alternatively performed, and the read display data is given to the gate of the TFT Q11. Will be. With this configuration, it is possible to prevent a loss of power consumption as compared to charging / down the capacitor C1 with the memory circuit M1, which is effective in reducing power consumption. The effect obtained by using the TFT Q15 can be similarly obtained with respect to other element circuits such as the aforementioned element circuits A, Aa,.
[0120]
These element circuits A1j,..., Aij, Ai + 1j,..., Amj are odd-numbered fields and even-numbered fields, and Ai + 1j and Ai-1j are alternately arranged with respect to the vertically adjacent element circuits, for example, Aij. Driven in combination. For example, in a display having a vertical number of 480 × horizontal 640, the input signal is an interlaced signal, and the present invention can be applied to a case where there are only 240 lines of data per field. Hereinafter, in this organic EL display, the number m of the element circuits A1j to Amj is also set to 11 lines for monochrome display for simplification of description.
[0121]
An example of applying the element circuits A1j to A11j in the interlaced scanning is the driving method shown in FIG. Here, as will be described later, in the first field period Tf1, the element circuits A1j, A3j, A5j, A7j, A9j (column number j is omitted in FIG. 18) and the element circuits A2j, A4j, A6j, A8j, A10j. Are displayed as if they were one element circuit, and in the second field period Tf2, the element circuits A2j, A4j, A6j, A8j, A10j and the element circuits A3j, A5j, A7j, A9j, A11j are The display is handled as if it were one element circuit. Then, six of the eleven scanning signal lines G1 to G11 are actually selected and scanned every other line in each field.
[0122]
In FIG. 18, display states of the element circuits A1j to A11j are shown in FIGS. 18 (5) to (15), respectively. 18 (2) shows the total display time for bit 4 data, FIG. 18 (3) shows the total display time for bit 3 data, and FIG. 6 (4) shows the total display time for bit 2 and 1 data. FIG. 18A is a unit time display in each scanning period Ts1 to Ts4, and FIG. 18A is a total unit selection time in one field period Tf.
[0123]
In the first field period Tf1, the element circuit A2ij and the element circuit A2i-1j are paired, and in the first scanning period Ts1 (total time 1 to 6 in FIG. 18 (16)), the element circuit A2i-1j ( The TFT Q13 of the odd-numbered element circuit) is turned on, the TFT Q15 is turned off, the TFT Q13 of the element circuit A2ij (even-numbered element circuit) is turned off, and the TFT Q15 is turned on. The fourth bit data is taken into the memory circuit M1 of each element circuit A2i-1j and the capacitor C1 of each element circuit A2ij, and display is started. Since the display is performed as if there were six scanning signal lines G, this scanning period Ts1 is 6 unit times.
[0124]
Next, in the second scanning period Ts2 (period of the total time 7 to 12 in FIG. 18 (16)), the TFT Q13 of the element circuit A2i-1j is turned off, the TFT Q15 is turned on, and the TFT Q13 of the element circuit A2ij is turned on. If the TFT Q15 is turned off and the TFT Q15 is turned off, the third bit data is taken from the data signal line Dj into the memory circuit M1 of each element circuit A2ij and the capacitor C1 of each element circuit A2i-1j. Display starts. Since the display is performed as if there were six scanning signal lines G, this scanning period Ts2 is also 6 unit times.
[0125]
In this embodiment, since the display time per gradation of the time division gradation is 4 unit hours, the one field period Tf is 4 (unit time per gradation) × (1 + 2 + 4 + 8) ÷ 2 (2 Since two element circuits A2i-1j and A2ij are used for display, they are divided by 2) = 30 unit time. Therefore, the weight of the display period of the 4th bit data is 4 × 8 = 32 unit time, and since the period displayed using the element circuit A2ij is already 6 unit hours, it is displayed using the element circuit A2i-1j. The period may be a total of 32−6 = 26 unit hours. Since this is shorter by 4 unit times than the one field period Tf, the time for the element circuit A2i-1j to display the 3rd bit data is 4 unit time by displaying the 3rd bit data accordingly. Since this time is shorter than one scanning period Ts, the selection line is independent of the first selection scanning using the scanning signal line G2i-1 during the total time period 11 to 16 delayed by 4 unit times. The second selective scanning using Ga2i-1 is performed, and the element circuit A2i-1j reads the fourth bit data from the memory circuit M1, and returns to the display of the fourth bit data. Thereafter, until the end of the first field period Tf1, in the element circuit A2i-1j, the scanning signal line G2i-1 is not selected, and the TFT Q13 is turned on and the TFT Q15 is turned off depending on the selection line Ga2i-1. Held as.
[0126]
Subsequently, in the third scanning period Ts3 (period of the total time 13 to 18 in FIG. 18 (16)), the TFT Q13 of the element circuit A2i-1j is kept in the conductive state as described above, and the TFT Q15 is in the non-conductive state. As it is, the fourth bit data is displayed, the TFT Q13 of the element circuit A2ij is turned off, the TFT Q15 is turned on, and the second bit data is taken from the data signal line Dj to the capacitor C1 of each element circuit A2ij. The display is started. Although this scanning period Ts3 is also 6 unit hours, the display period of the second bit data is 8 unit hours, so it is longer by 2 unit times than the scanning period Ts3. Therefore, after waiting for 2 unit time, the next fourth scanning period Ts4 is entered.
[0127]
Even in this scanning period Ts4 (period of the total time 21 to 26 in FIG. 18 (16)), the TFT Q13 of the element circuit A2i-1j is kept in the conductive state, the TFT Q15 is kept in the non-conductive state, and the fourth bit data is displayed. At the same time, the TFT Q13 of the element circuit A2ij is turned off, the TFT Q15 is turned on, the first bit data is taken into the capacitor C1 of each element circuit A2ij from the data signal line Dj, and display is started. Since the display period of the 1-bit data is 4 unit hours, it is 2 unit times shorter than the scanning period Ts4. Therefore, independent of the first selection scan using the scanning signal line G2i, the second selection scan using the selection line Ga2i is performed, and the third bit data is read from the memory circuit M1. The display returns to the display of the third bit data. The third bit data is displayed together with the fourth bit data of the element circuit A2i-1j until the end of the first field period Tf1.
[0128]
In the second field period Tf2, the element circuit A2ij and the element circuit A2i + 1j are paired, and the relationship between the element circuit A2i ± 1j and the element circuit A2ij is opposite to that in the first field period Tf1. The configuration of the present invention is not limited to the case where one organic EL element 1 and a plurality of driving TFTs Q12, Q22, etc. are combined as described above, but as if one element circuit is used for interlace scanning as in this embodiment. This is effective even when it can be handled as if it is composed of a plurality of sub-element circuits, or in the case where a single element circuit is actually composed of a plurality of sub-element circuits, even in non-interlaced scanning. Further, the configuration of the present invention is applicable if the organic EL element 1 constituting the element circuits A, Aa, Ab,... (Hereinafter, represented by the reference symbol A) can emit light at a plurality of levels. The present invention is not limited to the case where a plurality of TFTs in the above embodiments are used.
[0129]
With this configuration, when performing time division gray scale control, element data A2i of odd lines adjacent to each other using the common data signal line D for display data corresponding to normal interlace scanning. Only by devising selective scanning of −1j and even-numbered element circuit A2ij, it is possible to suppress the occurrence of a moving image false contour without using special partial pixels. For example, in the case of a display device having a number of pixels of 480 × horizontal 640, if the input signal is an interlaced signal, there are only 240 data per field, so 240 of the 480 screen vertical directions are lit up. Or whether all 480 pixels in the vertical direction are turned on collectively. At this time, all the 480 pixels in the vertical direction are turned on, and even if no special partial pixel is provided, The occurrence of contours can be suppressed.
[0130]
By the way, as understood from each of the above-described embodiments, the configuration of the present invention is suitable when a gray scale display having a number of bits larger than the number of memory circuits M1, M2,. Display data must be fetched from outside the element circuit A at the timing. However, in a normal video signal, the data of each bit is transferred together in units of each element circuit A. Therefore, it is necessary to convert the display data for each element circuit A into data for each bit. An example of the system configuration for this purpose is the configuration of the display device 11 shown in FIG. In the display device 11, the element circuit A is indicated by an element circuit Ac shown in FIG.
[0131]
That is, in the display device 11, display data sent from an external circuit in units of the element circuits Ac is temporarily stored in the RAM 12. Further, a synchronization signal of display data for each element circuit Ac is input to the controller 13. Then, the RAM 12 is controlled by the controller 13, and the display data is written in each element circuit Ac unit and the data converted into the bit unit is read out, the data is converted at a necessary timing, and the data signal of the element circuit Acij is obtained. This is a configuration for supplying to the line Dj.
[0132]
The RAM 12 implements a frame memory or the like, but the format to be converted differs depending on the display device. Therefore, the frame memory and the controller 13 for format conversion are integrated with the display panel. It is preferable. At this time, since the memory circuits M1, M2,... Can be configured using TFTs, it is preferable that the frame memory and the controller are also integrally formed using TFTs.
[0133]
Furthermore, the above-described element circuits A, Aa, Ab,... Display not only using time-division gradation (this will be referred to as moving image display), but also memory circuits M1, M2, corresponding to the organic EL element 1. It is also possible to perform display that does not use time-division gradation by using... (This will be referred to as still image display). In this case, by integrating the frame memory and the controller with the display panel, it is possible to generate optimum bit data for the moving image display and the still image display, respectively.
[0134]
The RAM 12 may not be composed of a static memory, but may be composed of a dynamic memory having a holding time of one frame period Tf or more. In particular, when the memory circuits M1 and M2 arranged in the element circuit Ac have a static memory configuration, the dynamic memory has a RAM size or the like as the memory of the RAM 12 that stores higher-order bit data corresponding to the memory circuits M1 and M2. Can be reduced, which is preferable. Further, the driving methods shown in the above embodiments are methods for realizing display of a desired number of gradations larger than the number of memory circuits M1, M2,. However, if the required number of gradations is less than or equal to the number of the memory circuits M1, M2,..., The display is performed only by the memory circuits M1, M2,. It may be.
[0135]
In each of the above embodiments, a static memory configuration using two CMOS inverters INV1 and INV2 is used as a memory element. However, if the potential can be held for one frame period Tf1, a capacitor or the like is used. The dynamic memory configuration used may be used. For example, if one of the memory circuits M1 and M2 of the element circuit A is a capacitor, it can be considered that the memory circuit M1 is deleted from the element circuit Aa of FIG. 5, and in this case, the capacitor C1 is time-divided. Gradation is controlled. Further, the memory circuit M1, M2 of the element circuit A in which both are capacitors can be considered as the memory circuit M1, M2 deleted from the element circuit Ad in FIG. At least one of C2 is subjected to time division gradation control.
[0136]
In addition, when a capacitor is used as the memory element and the data of the capacitors C1 and C2 used as the potential holding means is rewritten by the capacitor, the capacity of the capacitor used as the memory element is more than the capacity of the capacitor used as the potential holding means. It must be large (approximately 2 times or more, preferably 10 times or more).
[0137]
Furthermore, the structure of the organic EL element 1 can be realized by, for example, a structure in which a transparent anode such as ITO is formed on a glass substrate, and an organic multilayer film and a cathode such as Al are formed thereon. it can. Further, although the organic multilayer film has several structures, for example, CuPc is used as a hole entrance layer (or an anode buffer layer), TPD is used as a hole transport layer, and DPVBi, Zn (oxz) 2 is used as a light emitting layer. A configuration in which Alq or the like using DCM as a dopant and Alq or the like as the electron transporting layer is laminated is preferable.
[0138]
On the other hand, the TFTs Q11 and Q21 for driving the organic EL element 1 as described above need to use TFTs manufactured by a polycrystalline silicon process having a large charge mobility, for example, Japanese Patent Laid-Open No. 10-301536. Can be realized. In the above steps, the maximum temperature of the process can be suppressed to about 600 ° C. at the time of forming the gate insulating film, and high heat resistant glass can be used.
[0139]
【The invention's effect】
As described above, the display device of the present invention captures display data in a storage element by an active element provided corresponding to each electro-optical element arranged in a matrix, and outputs the electro-optical element by the output of the storage element. In a display device that is driven to display, a plurality of sets of storage elements and the active elements that are paired with the storage elements are provided, and the electro-optical elements are displayed with a sum output of voltages or currents of the storage elements that set the luminance level. Further, the active element corresponding to one of the storage elements is driven in a time division gray scale.
[0140]
Therefore, when digital gradation control is realized by time-division gradation control, with display data having an intermediate value or more, the other storage element continuously emits light for one frame period. When there is a boundary with display data less than the value and it moves, the generation of a moving image false contour can be suppressed.
[0141]
In addition, as described above, the display device of the present invention includes two or more sets of the storage element and the active element, and holds the output potential of the first active element or the storage element and applies the potential to the electro-optical element. A holding means and a third active element provided between the potential holding means and the first memory element are further provided, and the third active element is selectively scanned independently of the selection scanning of the first active element. Thus, the display data can be directly written to the potential holding means, and the display data written to the first memory element can be read and written to the potential holding means.
[0142]
Therefore, the data once written in the first memory element can be read and displayed on the potential holding means at an arbitrary timing by the selective scanning of the third active element, and the display is driven using the same display data. Thus, it is possible to eliminate the need to rewrite data from the data signal line. In addition, the time required for the selective scanning can be shortened, and one frame period can be shortened. Further, since the display data is read from the first memory element and set in the potential holding means, it is not necessary to charge up the data signal line and the stray capacitance connected thereto, and the power consumption can be reduced.
[0143]
Furthermore, as described above, the display device of the present invention further includes a fourth active element that sets the potential to a predetermined initialization potential in relation to the potential holding means, and includes the first active element. The stored data is erased by using the potential holding means as the predetermined initialization potential via the fourth active element without using the selective scanning.
[0144]
Therefore, the display weight on the second active element side is set to the nth power level, the display weight on the first active element side is set to the (2nth power-1) level, and the normal binary data Can be used as is.
[0145]
In the display device of the present invention, as described above, the storage element and the active element are set in two or more sets, and the current driving capability of the electro-optical element based on the output of the first storage element on the lower bit side is used as a reference. In addition, the current drive capability of the electro-optical element by the output of the second or more storage element is sequentially set to a multiple of 2 times the current drive capability by the output of the first storage element.
[0146]
Therefore, since the electro-optic element continues to emit light by the output of the second and subsequent storage elements in one frame period, the occurrence of a moving image false contour can be further reduced.
[0147]
Furthermore, as described above, the display device of the present invention includes two sets of the storage element and the active element, and further includes a potential holding unit, and a third active element is provided between the potential holding unit and the storage element. By further providing the elements, the first active element side and the second active element side have a common configuration while improving the degree of freedom of setting display data for display driving of the electro-optic element, and the periodicity Switch to.
[0148]
Therefore, on the electro-optic element side, even if the characteristics of the electro-optic element vary between the configuration corresponding to the first active element and the configuration corresponding to the second active element, the average luminance is observed. Therefore, a display with good gradation can be obtained.
[0149]
Further, as described above, the display device according to the present invention includes two or more sets of the storage element and the active element, and each of the two sets further includes a potential holding unit and a third active element, and display data of lower bits. The display data of the most significant bit is also written on the active element side to which.
[0150]
Therefore, when displaying the 2 n gray scale display, if the data of the most significant bit is displayed only on one active element side, a blank display of the minimum display period is required on the other active element side. On the other hand, the active element to which the display data of the lower bit is given also displays the data of the most significant bit so that the blank display is not used, and therefore, one frame period is minimized. Thus, the 2 n gradation display can be performed.
[0151]
Furthermore, the display device of the present invention is as described above. A first combination of the i-th electro-optic element and the (i-1) -th electro-optic element adjacent in the direction of the same data signal line, and the i-th electro-optic element and the i-th electro-optic element adjacent in the direction of the data signal line the second combination of the i + 1 electro-optic elements is switched in two field periods to display the display data captured from the same data signal line, and in the first combination, the i-1th The electro-optic element displays in the first display state, while the i-th electro-optic element displays in the second display state, and in the second combination, the i-th electro-optic element is the first display state. While displaying in the display state, the (i + 1) th electro-optic element displays in the second display state. .
[0152]
Therefore, when performing time-division gradation control, an active element and an even line corresponding to an adjacent electro-optic element of an odd line using a common data signal line for display data corresponding to a normal interlace scan. The generation of a moving image false contour can be suppressed only by devising selective scanning with an active element corresponding to the electro-optical element.
[Brief description of the drawings]
FIG. 1 is an electric circuit diagram of an element circuit realizing an organic EL display according to a first embodiment of the present invention.
FIG. 2 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG.
FIG. 3 is a diagram for explaining that a moving image false contour is suppressed by the driving method shown in FIG. 2;
4 is a diagram showing another example of a method for driving an organic EL display using the element circuit shown in FIG. 1. FIG.
FIG. 5 is an electric circuit diagram of an element circuit in an organic EL display according to a second embodiment of the present invention.
6 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG. 5. FIG.
7 is a diagram showing another example of a method for driving an organic EL display using the element circuit shown in FIG.
FIG. 8 is an electric circuit diagram of an element circuit in an organic EL display according to a third embodiment of the present invention.
9 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG.
FIG. 10 is a graph showing an example of a relationship between light emission luminance and light emission efficiency of an organic EL element.
FIG. 11 is an electric circuit diagram of an element circuit in an organic EL display according to a fourth embodiment of the present invention.
12 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG. 11. FIG.
FIG. 13 is an electric circuit diagram of an element circuit in an organic EL display according to a fifth embodiment of the present invention.
14 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG.
FIG. 15 is an electric circuit diagram of an element circuit in an organic EL display according to a sixth embodiment of the present invention.
16 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG.
FIG. 17 is an electric circuit diagram of element circuits of arbitrary lines adjacent in the vertical direction in an organic EL display according to a seventh embodiment of the present invention.
18 is a diagram showing an example of a driving method of interlace scanning using the element circuit shown in FIG.
FIG. 19 is a diagram showing an example of a system configuration for converting display data of each element circuit unit applied to the present invention into data for each bit.
FIG. 20 is an electric circuit diagram of an element circuit that realizes digital gradation display using a plurality of TFTs, which is a typical prior art.
FIG. 21 is an electric circuit diagram of an element circuit that realizes digital gradation display using pixel division gradation, which is another conventional technique.
FIG. 22 is an electric circuit diagram of an element circuit that realizes digital gradation display using time division gradation, which is still another conventional technique.
23 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG.
FIG. 24 is a diagram for explaining a mechanism of generating a moving image false contour by the driving method of FIG.
FIG. 25 is a diagram showing a state of the moving image false contour on an actual display screen.
[Explanation of symbols]
1 Organic EL element (electro-optic element)
11 Display device
12 RAM
13 Controller
A, Aa, Ab, Ac, Ad, Ae element circuit
Aij, Ai + 1j; Acij element circuit
C1 to C3 capacitors (potential holding means)
D Data signal line
G; K; S Scan signal line
Ga, Gb; Ka; Sa selection line
INV1, INV2 CMOS inverter
M1 first memory circuit (first storage element)
M2 Second memory circuit (second memory element)
M3 Third memory circuit (third storage element)
Q1-Q4 TFT
Q11; Q21; Q31a, Q31b TFT (electro-optic element)
Q12 TFT (first active element)
Q13, Q23, Q33 TFT (third active element)
Q22 TFT (second active element)
Q32 TFT
Q14 TFT (4th active element)
Q15 TFT
V power line

Claims (9)

マトリクス状に配列された各電気光学素子に対応して設けたアクティブ素子によって記憶素子に表示データを取込み、その記憶素子の出力で前記電気光学素子を表示駆動するようにした表示装置において、
前記記憶素子およびそれに対を成す前記アクティブ素子を複数組設けて、それら複数の記憶素子の和出力で前記電気光学素子を表示駆動し、
前記アクティブ素子を選択走査する走査手段は、一方の記憶素子に対応したアクティブ素子を時間分割階調駆動することを特徴とする表示装置。In a display device in which display data is taken into a storage element by an active element provided corresponding to each electro-optical element arranged in a matrix, and the electro-optical element is driven to display by the output of the storage element.
Provide a plurality of sets of the storage elements and the active elements that are paired with the storage elements, and display-drive the electro-optic elements with the sum output of the plurality of storage elements,
The display device characterized in that the scanning means for selectively scanning the active element drives the active element corresponding to one storage element in time-division gray scale. 前記記憶素子ならびにアクティブ素子は２組以上として、第１および第２の記憶素子ならびに第１および第２のアクティブ素子とし、
前記第１のアクティブ素子または記憶素子の出力電位を保持して前記電気光学素子に与える電位保持手段と、
前記電位保持手段と前記第１の記憶素子との間に設けられる第３のアクティブ素子とをさらに備え、
前記第１および第３のアクティブ素子を選択走査することで、前記第１の記憶素子および電位保持手段への表示データの書込み／読出しを制御することを特徴とする請求項１記載の表示装置。The storage element and the active element are two or more sets, and the first and second storage elements and the first and second active elements are used.
A potential holding unit that holds the output potential of the first active element or the storage element and applies the output potential to the electro-optical element;
A third active element provided between the potential holding means and the first memory element;
2. The display device according to claim 1, wherein writing / reading of display data to / from the first storage element and the potential holding unit is controlled by selectively scanning the first and third active elements. 前記電位保持手段に関連して、その電位を予め定める初期化電位に設定する第４のアクティブ素子をさらに備えることを特徴とする請求項２記載の表示装置。The display device according to claim 2, further comprising a fourth active element that sets the potential to a predetermined initialization potential in relation to the potential holding unit. 前記記憶素子ならびにアクティブ素子は２組以上として、下位ビット側となる第１番目の記憶素子の出力による前記電気光学素子の電流駆動能力を基準に、第２番目以上の記憶素子の出力による前記電気光学素子の電流駆動能力は、前記第１番目の記憶素子の出力による電流駆動能力の２の乗数倍に順次設定されることを特徴とする請求項１記載の表示装置。The storage element and the active element are set in two or more sets, and the electric power generated by the output of the second or more storage element is based on the current drive capability of the electro-optical element by the output of the first storage element on the lower bit side. 2. The display device according to claim 1, wherein the current driving capability of the optical element is sequentially set to a multiple of 2 times the current driving capability of the output of the first storage element. 前記記憶素子ならびにアクティブ素子は２組として、それぞれ第１および第２の記憶素子ならびに第１および第２のアクティブ素子とし、
前記第１および第２のアクティブ素子の出力電位をそれぞれ保持して前記電気光学素子に与える第１および第２の電位保持手段と、
前記各電位保持手段と前記第１および第２の記憶素子との間にそれぞれ設けられる第３のアクティブ素子とをさらに備え、
前記第１および第２のアクティブ素子と、それらに個別に対応した第３のアクティブ素子とを選択走査することで、前記第１および第２の記憶素子ならびに第１および第２の電位保持手段への表示データの書込み／読出しを制御し、かつその制御を第１のアクティブ素子側と第２のアクティブ素子側とで、周期的に切換えることを特徴とする請求項１記載の表示装置。The storage element and the active element are divided into two sets, which are a first and a second storage element and a first and a second active element, respectively.
First and second potential holding means for holding the output potentials of the first and second active elements and applying the output potentials to the electro-optical element, respectively;
A third active element provided between each of the potential holding means and the first and second storage elements,
By selectively scanning the first and second active elements and the third active elements individually corresponding to the first and second active elements, the first and second storage elements and the first and second potential holding means 2. The display device according to claim 1, wherein writing / reading of the display data is controlled and the control is periodically switched between the first active element side and the second active element side. 前記記憶素子ならびにアクティブ素子は２組以上として、そのうち２組を第１および第２の記憶素子ならびに第１および第２のアクティブ素子とし、
前記第１および第２のアクティブ素子の出力電位をそれぞれ保持して前記電気光学素子に与える第１および第２の電位保持手段と、
前記各電位保持手段と前記第１および第２の記憶素子との間にそれぞれ設けられる第３のアクティブ素子とをさらに備え、
前記第１および第２のアクティブ素子と、それらに個別に対応した第３のアクティブ素子とを選択走査することで、前記第１および第２の記憶素子ならびに第１および第２の電位保持手段への表示データの書込み／読出しを制御し、かつ下位ビットの表示データの与えられるアクティブ素子側でも、最上位ビットの表示データの書込みを行うことを特徴とする請求項１記載の表示装置。The storage element and the active element are two or more sets, two of which are the first and second storage elements and the first and second active elements,
First and second potential holding means for holding the output potentials of the first and second active elements and applying the output potentials to the electro-optical element, respectively;
A third active element provided between each of the potential holding means and the first and second storage elements,
By selectively scanning the first and second active elements and the third active elements individually corresponding thereto, the first and second memory elements and the first and second potential holding means 2. The display device according to claim 1, wherein writing / reading of the display data is controlled, and the display data of the most significant bit is also written on the active element side to which the display data of the lower bit is given. 同一のデータ信号線の方向に隣接する第ｉの電気光学素子および第ｉ−１の電気光学素子の第１の組み合わせと、前記データ信号線の方向に隣接する前記第ｉの電気光学素子および第ｉ＋１の電気光学素子の第２の組み合わせとが、２つのフィールド期間で切換えられて前記同一のデータ信号線から取込んだ前記表示データを表示し、前記第１の組み合わせにおいて、前記第ｉ−１の電気光学素子が第１の表示状態で表示する一方、前記第ｉの電気光学素子が第２の表示状態で表示し、前記第２の組み合わせにおいて、前記第ｉの電気光学素子が第１の表示状態で表示する一方、前記第ｉ＋１の電気光学素子が第２の表示状態で表示することを特徴とする請求項１記載の表示装置。 A first combination of the i-th electro-optic element and the (i-1) -th electro-optic element adjacent in the direction of the same data signal line, the i-th electro-optic element and the i-th element adjacent in the direction of the data signal line the second combination of the i + 1 electro-optic elements is switched in two field periods to display the display data captured from the same data signal line, and in the first combination, the i-1th The electro-optic element displays in the first display state, while the i-th electro-optic element displays in the second display state, and in the second combination, the i-th electro-optic element is the first display state. while it displayed in the display state, the display device according to claim 1, wherein the (i + 1) th of the electro-optical element and displaying a second display state. マトリクス状に配列された各電気光学素子に対応して設けたアクティブ素子によって表示データを取込み、その取込んだデータで前記電気光学素子を表示駆動するようにした表示装置において、
前記表示データを格納する電位保持手段およびこの電位保持手段へ前記表示データを取込む第１のアクティブ素子と、
前記表示データを格納する記憶素子およびこの記憶素子へ前記表示データを取込む第２のアクティブ素子とを備え、
前記各アクティブ素子を選択走査する走査手段は前記第１のアクティブ素子を時間分割階調制御し、前記電位保持手段および記憶素子の和出力で前記電気光学素子を表示駆動することを特徴とする表示装置。In a display device in which display data is taken in by an active element provided corresponding to each electro-optic element arranged in a matrix, and the electro-optic element is driven to display with the taken-in data.
A potential holding means for storing the display data, and a first active element for taking the display data into the potential holding means;
A storage element for storing the display data, and a second active element for taking the display data into the storage element,
A scanning unit that selectively scans each active element performs time-division gradation control on the first active element, and displays and drives the electro-optical element with a sum output of the potential holding unit and the storage element. apparatus. マトリクス状に配列された各電気光学素子に対応して設けたアクティブ素子によって表示データを取込み、その取込んだデータで前記電気光学素子を表示駆動するようにした表示装置において、
前記表示データを格納する第１および第２の電位保持手段およびこれら第１および第２の電位保持手段へ前記表示データをそれぞれ取込む第１および第２のアクティブ素子を備え、
前記各アクティブ素子を選択走査する走査手段は少なくとも一方のアクティブ素子を時間分割階調制御し、前記第１および第２の電位保持手段の和出力で前記電気光学素子を表示駆動することを特徴とする表示装置。In a display device in which display data is taken in by an active element provided corresponding to each electro-optic element arranged in a matrix, and the electro-optic element is driven to display with the taken-in data.
First and second potential holding means for storing the display data, and first and second active elements for taking the display data into the first and second potential holding means, respectively.
The scanning means for selectively scanning each active element performs time-division gradation control on at least one of the active elements, and drives the electro-optic element to display with the sum output of the first and second potential holding means. Display device.
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