JP5281760B2 - Active matrix display device - Google Patents
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Abstract
Description
本発明は、単位画素をマトリクス状に配置し、これらの表示を制御するアクティブマトリクス型表示装置に関する。 The present invention relates to an active matrix display device in which unit pixels are arranged in a matrix and the display is controlled.
デジタル入力を受ける表示装置は、いかなる形態であっても、アナログ出力である発光強度を、入力されるデジタルデータに応じて生成する必要があり、デジタルアナログ変換(DA変換)手段が備えている。 In any form of display device that receives digital input, it is necessary to generate emission intensity, which is an analog output, in accordance with input digital data, and is provided with digital-analog conversion (DA conversion) means.
特許文献1、2にはデジタル駆動されるアクティブマトリクス型有機ELパネルが開示されている。特許文献1では、DA変換を発光期間のパルス幅を変化させることで行っており、また特許文献2では発光強度の互いに異なる分割画素を用いることによってDA変換を実現している。
ここで、特許文献1、2に開示されている画素には保持容量が備えられているが、書き込まれたデータはある一定の期間しか保持できない。このため、そのデータに対応した発光強度を常に維持するためには、外部に読み書き可能なメモリを設け、そのメモリデータによって、その画素は常にリフレッシュ(画素にデータを一定周期で書き込む動作)される必要がある。特に、発光期間においてDA変換を行う場合、フリッカを抑制するため、60Hz以上の周波数でリフレッシュされることが望ましい。
Here, the pixels disclosed in
一方、画素内にスタティックメモリを導入すると一度書き込まれたデータは保持される。このため、リフレッシュ動作を一部省略することができるだけでなく、リフレッシュのために備えていた外部のフレームメモリを必要とせず、低コスト化が可能となる。 On the other hand, once static memory is introduced into a pixel, data once written is held. Therefore, a part of the refresh operation can be omitted, and an external frame memory provided for refresh is not required, and the cost can be reduced.
上記特許文献1のように、サブフレームによる発光期間でDA変換をする場合、1画素のメモリビット数が少なくて済むため、小型かつ高精細化が可能である。また小型であるがゆえ、高い周波数で発光期間を変化させても配線容量が小さいことから、消費電力へ影響も少なく、携帯電話など小型モバイルアプリケーションに適している。
As in the above-mentioned
また、特許文献2のように、多ビットの分割画素でハードウェア的にDA変換する場合、1画素に多ビットのメモリを導入する必要がある。このため、高精細化は難しいが、大型化することで画素ピッチが拡大することに伴い、多ビットのメモリを導入することが容易になる。さらに、大型であるがゆえ、配線容量が大きくなり、消費電力が増加するが、画素へのアクセス頻度を低減できれば、より低消費電力で低コストな大型テレビやモニターが実現できる。
In addition, as in
さらに、画素にスタティックメモリを導入した場合、読み書きアクセスが可能となるため、必要な領域のデータを読み出して書き換えるなどの機能が提供でき、制御の幅が広がる。小型であれ大型であれ、ディスプレイにTVのような動画を表示することもあれば、パーソナルコンピュータの表示画面のようにユーザのアクションの対象領域のみを更新する表示方法もある。表示の特徴を考慮し、前記機能を効果的に使えば、低消費電力化や多階調化などのディスプレイとしての性能を向上させることができる。 Further, when a static memory is introduced into a pixel, read / write access is possible, so that a function such as reading and rewriting data in a necessary area can be provided, and the range of control is widened. There is a display method in which a moving image such as a TV is displayed on a display, whether it is small or large, and there is a display method in which only a target area of a user's action is updated like a display screen of a personal computer. If the above functions are effectively used in consideration of display characteristics, the performance as a display such as low power consumption and multi-gradation can be improved.
ここで、特許文献2では、1画素を複数の分割画素で構成し、これら分割画素は、すべて同一の電源ラインを共有する。発光面積の違いによる発光強度の異なる分割画素は同一の電源ラインから電力の供給を受けるため、分割画素に応じて電源ラインの仕様を変更するなどして、異なる発光強度を生成したり、電流量に応じて配線幅を変更したりすることができなかった。
Here, in
本発明は、単位画素をマトリクス状に配置し、これらの表示を制御するアクティブマトリクス型表示装置であって、前記単位画素は、1ビットのメモリを有するメモリ画素を複数備えるとともに、この複数のメモリ画素は2列以上に配置されており、メモリ画素の各列に対応して電源ラインが配線され、前記単位画素内に配置された行方向あるいは列方向に隣接する画素に接続される電源ラインは、配線幅または供給電圧が互いに異なり、隣接する電源ラインに接続される各メモリ画素は、発光面積が所定の比の関係になるように配置され、所望の発光強度比を生成することを特徴とする。 The present invention is an active matrix display device in which unit pixels are arranged in a matrix and control the display thereof. The unit pixel includes a plurality of memory pixels having a 1-bit memory, and the plurality of memories. The pixels are arranged in two or more columns, and a power supply line is wired corresponding to each column of the memory pixels, and a power supply line connected to pixels adjacent in the row direction or the column direction arranged in the unit pixel is The memory pixels having different wiring widths or supply voltages and connected to adjacent power supply lines are arranged so that the light emission areas have a predetermined ratio, and generate a desired light emission intensity ratio. To do.
このように、本発明によれば、単位画素を複数のメモリ画素で構成し、単位画素内のメモリ画素に電力を供給する電源ラインを2本以上とする。従って、電源ラインの電圧、幅などを接続するメモリ画素に応じて適切なものに設定することができる。 Thus, according to the present invention, a unit pixel is composed of a plurality of memory pixels, and two or more power supply lines for supplying power to the memory pixels in the unit pixel are provided. Therefore, the voltage, width, etc. of the power supply line can be set appropriately according to the memory pixel to be connected.
図1Aには、P型トランジスタのみを用いたスタティックメモリを含むメモリ画素の等価回路図、図1Bには、トランジスタが形成される面から見たレイアウト図が示されている。 FIG. 1A shows an equivalent circuit diagram of a memory pixel including a static memory using only a P-type transistor, and FIG. 1B shows a layout diagram viewed from the surface on which the transistor is formed.
1つのメモリ画素には、発光に寄与する第1有機EL素子1、それを駆動する第1駆動トランジスタ2、発光に寄与しない第2有機EL素子3、それを駆動する第2駆動トランジスタ4、およびゲートライン6に供給される選択信号に応じてオンオフされ、オンすることによって、データライン7に供給されたデータ電圧を第1駆動トランジスタ2のゲート端子へ供給するゲートトランジスタ5を有している。
One memory pixel includes a first
第1有機EL素子1のアノードは、第1駆動トランジスタ2のドレイン端子と、第2駆動トランジスタ4のゲート端子とに接続され、第1駆動トランジスタ2のゲート端子は第2有機EL素子3のアノードと第2駆動トランジスタ4のドレイン端子とゲートトランジスタ5のソース端子とに接続され、ゲートトランジスタ5のゲート端子はゲートライン6、ドレイン端子はデータライン7へ接続されている。また、第1駆動トランジスタ2、第2駆動トランジスタ4のソース端子は電源ライン8へ、第1有機EL素子1、第2有機EL素子3のカソードはカソード電極9へ接続されてメモリ画素10が形成されている。
The anode of the first
第2有機EL素子3は配線メタルやブラックマトリクスなどで遮光されるか、もしくは発光しない有機EL素子として形成されることで発光を外部へ射出しないように構成されている。したがって、第1有機EL素子1の発光状態がメモリ画素10の点灯状態を決定する。
The second
メモリ画素10にデータを書き込む場合、ゲートライン6に書き込み選択信号(より低いLowレベル)が供給され、ゲートトランジスタ5がより低いオン抵抗でオンすると、データライン7に供給されたデータ信号により、第1駆動トランジスタの状態が決定し、第1有機EL素子1の発光・非発光が制御される。
When writing data to the
第1駆動トランジスタ2のゲート電位がHigh、つまり第1駆動トランジスタ2がオフ、第2駆動トランジスタ4がオンしており、かつデータライン7にLowデータが供給されていると、第1駆動トランジスタ2のゲート電位は、ゲートトランジスタ5が第2駆動トランジスタ4よりオン抵抗が低いことにより、第2駆動トランジスタ4がオンしている場合でも、データライン7の電位であるLow側に導かれ、第1駆動トランジスタ2はオンし、第1有機EL素子1に電流が流れて発光する。同時に第2駆動トランジスタ4は第1駆動トランジスタ2がオンすることでオフとなり、第1駆動トランジスタ2のゲート電位は、第2有機EL素子3に電流が流れなくなるカソード電位近くまで低下する。この電位は、ゲートトランジスタ5がオフしても、第1駆動トランジスタ2のゲート電位に引き続き印加されることから、定期的にリフレッシュ動作を行わなくても第1有機EL素子1の点灯状態は維持される。
When the gate potential of the
第1駆動トランジスタ2のゲート電位がLow、つまり第1駆動トランジスタ2がオン、第2駆動トランジスタ4がオフ、かつデータライン7にHighデータが供給されている場合には、ゲートトランジスタ5のより低いオン抵抗により、第2有機EL素子3にすばやく電流が供給され、第1駆動トランジスタ2のゲート電位がHighとされると、第1駆動トランジスタ2がオフし、第1有機EL素子1は消灯する。第1有機EL素子1のアノード電位はカソード電位付近まで低下し、第2駆動トランジスタ4のゲート端子に供給されるため、第2駆動トランジスタ4はオンし、第2有機EL素子3に電流を流しながら、第1駆動トランジスタ2のゲート電位をHighに保つ。すなわちゲートトランジスタ5がオフした後も、第1有機EL素子1の非点灯状態が引き続き維持される。第2有機EL素子3は発光には寄与せず、第1駆動トランジスタ2のゲート電位を維持する役割を担うが、第2有機EL素子に流れる電流は電力を消費するため、図1Bに示されるように第2有機EL素子3の発光面積は第1有機EL素子1と比較して十分小さくなるように形成されることが望ましい。
When the gate potential of the
読み出しの場合には、データライン7をLowレベルにプリチャージしておき、ゲートライン6に読み出し選択信号(より高いLowレベル)が供給される。第1駆動トランジスタ2のゲート電位がHighの場合、つまり第1駆動トランジスタ2がオフ、第2駆動トランジスタ4がオンしている場合、ゲートトランジスタ5が第2駆動トランジスタ2よりオン抵抗が高いことにより、第1駆動トランジスタ2のゲート電位は抵抗分圧によりHighを維持したまま、Lowデータがプリチャージされたデータライン7はHighに充電される。
In the case of reading, the
第1駆動トランジスタ2のゲート電位がLowの場合には、Lowがプリチャージされたデータライン7には長時間にわたって変化はないため、ある一定時間経過したのち、データライン7がHighであればメモリにはHighデータ、LowのままであればLowデータが書き込まれているものと判断することができる。
When the gate potential of the
このように、ゲートライン6に書き込みと読み出しで異なる選択電圧を与えることで、図1A、図1Bのメモリ画素を用いてデータの読み書きを行うことができる。
In this manner, by applying different selection voltages for writing and reading to the
図2A、図2Bには、図1A、図1Bのメモリ画素10を6個用いた6ビットのDA変換機能を有する画素11のレイアウト図が示されている。フルカラーの場合には画素11がR(赤)、G(緑)、B(青)のように、1ピクセルに対して最低3色設けられる。
2A and 2B show layout diagrams of a
図2A、図2Bのように、1画素11に異なる発光面積を有するメモリ画素10を複数設け、面積階調を実現する場合、各メモリ画素10に対する、上述したような読み書きの論理的な動作は同じであっても、出力する発光強度は各メモリ画素の発光面積によって異なる。そのため、発光面積を各メモリ画素で効果的に所望の比に形成することが重要なポイントとなる。
As shown in FIG. 2A and FIG. 2B, when a plurality of
図2Aでは、画素11に含まれる各メモリ画素10−0〜10−5の構成要素である第1有機EL素子1−0〜1−5の発光面積がそれぞれ1:2:4:8:16:32の比の関係になるように効果的に形成されている例であり、電源ライン8−0、8−1に同じ電位が供給されれば、各メモリ画素10−0〜10−5の発光強度は面積と同様な比となる。
In FIG. 2A, the light emission areas of the first organic EL elements 1-0 to 1-5, which are constituent elements of the memory pixels 10-0 to 10-5 included in the
面積階調を適用する際、LSB(Least Significant Bit)のメモリ画素の第1有機EL素子1−0の発光領域が、トランジスタ形成領域より極度に小さくなる場合を十分考慮する必要がある。この例では、MSB(Most Significant Bit)とLSBとの比は32:1となっており、LSBのメモリ画素の発光領域はトランジスタ形成領域と比較してかなり小さくなる。 When the area gradation is applied, it is necessary to sufficiently consider the case where the light emitting region of the first organic EL element 1-0 of the LSB (Least Significant Bit) memory pixel is extremely smaller than the transistor formation region. In this example, the ratio of MSB (Most Significant Bit) and LSB is 32: 1, and the light emitting region of the memory pixel of LSB is considerably smaller than the transistor formation region.
トランジスタ回路の形成領域はすべてのメモリ画素において同じ面積を占めるはずであるので、有機EL素子の発光面積を所望の比になるように配分するには、例えば図2Aのようにさらに3行2列のサブマトリクスを形成し、それぞれのメモリ画素において、発光面積を再配分することが効果的である。このように考える理由は以下のとおりである。 Since the formation area of the transistor circuit should occupy the same area in all the memory pixels, in order to distribute the light emitting area of the organic EL element so as to have a desired ratio, for example, as shown in FIG. It is effective to form a sub-matrix and redistribute the light emitting area in each memory pixel. The reason for thinking in this way is as follows.
例えば、有機EL素子1−5と1−2は32:4(8:1)の発光面積比で形成される必要があるが、この2つのメモリ画素は隣接させたほうがよい。なぜなら、有機EL素子1−5は有機EL素子1−2の不必要な有機EL形成可能領域を利用して、発光面積を十分に拡大することができるからである。同様なことが有機EL素子1−4と1−1、1−3と1−0にも当てはまる。このように対をなすメモリ画素を今度は上下に配置し、有機EL素子1−5、1−4、1−3の発光面積が4:2:1となるように上下の長さをそれぞれ調整することで、同じトランジスタ領域を有するメモリ画素であっても効果的に発光面積を所望の比に形成することができる。 For example, the organic EL elements 1-5 and 1-2 need to be formed with a light emission area ratio of 32: 4 (8: 1), but the two memory pixels should be adjacent to each other. This is because the organic EL element 1-5 can sufficiently expand the light emitting area by using an unnecessary organic EL formable region of the organic EL element 1-2. The same applies to the organic EL elements 1-4 and 1-1, 1-3 and 1-0. The paired memory pixels are arranged in the vertical direction, and the vertical lengths are adjusted so that the light emitting areas of the organic EL elements 1-5, 1-4, and 1-3 are 4: 2: 1. Thus, even in the memory pixel having the same transistor region, the light emitting area can be effectively formed in a desired ratio.
図2Aの第1有機EL素子1−5、1−4、1−3に関して、発光をトランジスタ形成面の反対側へ取り出すボトムエミッション型の有機EL素子の場合、発光領域の一部は電源ライン8−1、8−0やデータライン7−1、7−0に遮られて発光面積が実質低下するため、配線領域を考慮して発光面積を調整する必要があるが、発光をトランジスタ形成面側へ取り出すトップエミッション型の有機EL素子の場合にはその考慮はあまり必要ない。
Regarding the first organic EL elements 1-5, 1-4, and 1-3 in FIG. 2A, in the case of a bottom emission type organic EL element that extracts light emitted to the opposite side of the transistor formation surface, a part of the light emitting region is a
あるいは、図2Bのように、第1有機EL素子の発光面積を1−3と1−0、1−4と1−1、1−5と1−2で同じにし、電源ライン8−0、8−1に異なる電位を与えるといったように、発光面積と有機EL素子に与える電源電圧を変えることで所望の発光強度比を生成してもよい。例えば電源ライン8−1に電源ライン8−0の電位V0よりも高い電位V1を与えると、第1有機EL素子1−5は1−2より発光強度は大きくなるので、これが8:1になるように電源ライン8−1と8−0の電源電位V1、V0を定めれば、図2Aと同様に矛盾なく6ビット階調を生成することができる。ただし、より高い電位V1が与えられて発光する第1有機EL素子1−5、1−4、1−3とより低い電位V0が与えられて発光する1−2、1−1、1−0では発光時の電流密度が異なるため、同時に発光している場合には前者の方がより劣化が早くなる。そこで、電源ライン8−1、8−0に供給する電位V1、V0を交互に切替えることで、有機EL素子の劣化を均一化することができる。その際、電位が切り替わると発光強度も変わるため、各発光強度を生成するメモリ画素に対応したビットデータが書き込まれるように制御される。すなわち、電源ライン8−1にV1、8−0にV0が与えられる場合には、メモリ画素10−5には第5ビットデータ、10−2は第2ビットデータが反映されるが、電源ライン8−1にV0、8−0にV1が与えられれば、メモリ画素10−5は第2ビットデータ、10−2には第5ビットデータが反映されるように各メモリ画素にビットデータが書き込まれる。 Alternatively, as shown in FIG. 2B, the light emission area of the first organic EL element is made the same between 1-3 and 1-0, 1-4 and 1-1, 1-5 and 1-2, and the power line 8-0, A desired light emission intensity ratio may be generated by changing the light emitting area and the power supply voltage applied to the organic EL element, such as applying different potentials to 8-1. For example, when the potential V1 higher than the potential V0 of the power supply line 8-0 is applied to the power supply line 8-1, the first organic EL element 1-5 has a light emission intensity higher than that of 1-2, which is 8: 1. Thus, if the power supply potentials V1 and V0 of the power supply lines 8-1 and 8-0 are determined, a 6-bit gradation can be generated without contradiction as in FIG. 2A. However, the first organic EL elements 1-5, 1-4, 1-3 that emit light when given a higher potential V1, and 1-2, 1-1, 1-0 that emit light when given a lower potential V0. Since the current density at the time of light emission is different, the former is more rapidly deteriorated when light is emitted simultaneously. Thus, the deterioration of the organic EL element can be made uniform by alternately switching the potentials V1 and V0 supplied to the power supply lines 8-1 and 8-0. At this time, since the light emission intensity changes when the potential is switched, control is performed so that bit data corresponding to the memory pixel that generates each light emission intensity is written. That is, when V1 is applied to the power supply line 8-1 and V0 is applied to 8-0, the fifth bit data is reflected in the memory pixel 10-5, while the second bit data is reflected in the memory pixel 10-5. When V0 is applied to 8-1 and V1 is applied to 8-0, the second bit data is written to the memory pixel 10-5, and the bit data is written to each memory pixel so that the fifth bit data is reflected to 10-2. It is.
図2Aのようにハード的に各メモリ画素に対しビットデータが定まる場合には、上位3ビットの第1有機EL素子1−5、1−4、1−3に電流を供給する電源ライン8−1の幅を、下位3ビットの第1有機EL素子1−2、1−1、1−0に電流を供給する電源ライン8−0の幅より太くし、8倍の電流が流れることによる電圧低下を抑制してもよい。 When bit data is determined for each memory pixel in hardware as shown in FIG. 2A, a power supply line 8- supplying current to the first organic EL elements 1-5, 1-4, 1-3 of the upper 3 bits. 1 is made wider than the width of the power supply line 8-0 that supplies current to the first organic EL elements 1-2, 1-1, 1-0 of the lower 3 bits, and the voltage resulting from the flow of 8 times the current flows. You may suppress a fall.
このように、1画素の中でさらに3行2列のサブマトリクス状にメモリ画素を配置し、発光面積を上下左右に拡張する余地を残すことで異なる発光面積を有する有機EL素子を容易に形成することが可能となる。 In this way, organic EL elements having different light emitting areas can be easily formed by arranging memory pixels in a sub-matrix of 3 rows and 2 columns in one pixel and leaving room for extending the light emitting area vertically and horizontally. It becomes possible to do.
また、3行2列のサブマトリクス状に配置すると、各メモリ画素にアクセスするためのゲートライン6は1画素に対して3つでよい(6−2、6−1、6−0)。メモリ画素が6行1列に配置されているとゲートライン6は1画素につき6つ必要となり、これを選択制御する、後述するゲート選択デコーダの回路規模も増大する。このようにゲート選択デコーダの規模の観点からも、サブマトリクス構成には利点がある。図2には6ビットのメモリ画素から成るサブマトリクス構成の例のみ示されているが、4ビットの場合には4つのメモリ画素、例えば10−1、10−2、10−4、10−5から成るサブマトリクスを構成すればよく、また同様な考え方は、例えばメモリ画素10−5、10−2のみを有する2ビットの画素の場合にも当てはまることは言うまでもない。
When arranged in a sub-matrix of 3 rows and 2 columns, the number of
図3には図2の画素11がマトリクス状に配置された画素アレイ12、ゲートライン6の選択・非選択を制御するゲート選択デコーダ13、ビットデータを画素アレイ12へ出力及び画素アレイ12から入力可能なデータドライバ14、データライン7に供給するビットデータを切替えるビットセレクタ15から構成される有機ELディスプレイの全体構成が示されている。
3 includes a
しばしば画素アレイ12とゲート選択デコーダ13、ビットセレクタ15は同じ基板上に形成されるが、データドライバ14も同一基板上に構成すればより低コスト化できる。あるいはデータドライバ14はICで構成してもよい。
Often, the
外部から入力される映像を表示する場合、データドライバ14はドット単位で転送されるデータをラインデータに変換し、ライン単位でデータライン7−0、7−1に出力する。ゲート選択デコーダ13に選択されたラインの画素11にはデータライン7−0、7−1に出力されたデータが書き込まれるが、このデータ書き込みはビット単位で行われる。すなわち、上位3ビットのいずれかのデータ書き込みの際にはビットセレクタ15がデータドライバ14の出力をデータライン7−1に接続し、下位3ビットのいずれかのデータ書き込みの際にはビットセレクタ15はデータドライバ14の出力をデータライン7−0に接続する。同時にビットデータが第5もしくは第2ビットであればゲートライン6−2が、第4もしくは第1ビットであればゲートライン6−1が、第3もしくは第0ビットであればゲートライン6−0がデコーダ13により選択され、後述するタイミングで各メモリ画素に対応するビットデータが書き込まれる。
When displaying an image input from the outside, the
一度書き込まれたビットデータはメモリ画素内で維持されるためゲート選択デコーダ13を常に動作させて画素にデータを一定周期で書き込む必要はない。映像の変化がある場合のみ該当する画素11を更新すればよい。そのため、データドライバ14の内部や外部にリフレッシュ用のフレームメモリを導入する必要がなく、ディスプレイを低コスト化できる。
Since the bit data once written is maintained in the memory pixel, it is not necessary to always operate the
図4には、ゲート選択デコーダ13の構成が示されているが、ここでは説明を簡単にするため、図2の画素が2ラインからなる画素アレイを駆動する例が示されている。ゲート選択デコーダ13は選択回路16と非選択回路17から構成され、3ビットのアドレスデータ{A0,B1,B0}とその補数データである{A0b,B1b,B0b}から該当するラインをLowに駆動して選択し、該当しないラインはすべてHighに駆動して非選択とする。選択回路16はP型トランジスタが直列に3つ接続された選択デコード部とライトイネーブル信号WE、リードイネーブル信号REにより選択電圧レベルを切替える選択電圧制御部からなり、非選択回路17はP型トランジスタが並列に3つ接続された非選択デコード部からなる。
FIG. 4 shows the configuration of the
選択デコード部は3入力がすべてLowとなる場合にオンし、非選択デコード部は3入力のすべてがHighのときにオフするロジックを形成しており、両者はアドレスデータ{A0,B1,B0}とその補数データ{A0b,B1b,B0b}の組み合わせで相補の関係にある。つまり、前記6入力{A0,A0b,B1,B1b,B0,B0b}のうち、選択デコード部16の3入力が{C,D,E}に接続されていれば、非選択デコード部の3入力は{c,d,e}に接続される。ただしc=Cの補数、d=Dの補数、e=Eの補数である。このように接続されていれば、ゲートラインが選択回路16により選択されると必ず非選択回路17はオフしていることになり、選択回路16により選択が解除されていると必ず非選択回路17はオンしていることになる。例えば第1ゲートライン6−1を選択する場合、第1ゲートライン6−1の選択デコード部はその3入力がアドレスデータ{0,0,1}である場合に選択されるため、その接続先は{A0,B1,B0b}であればよい。それと共に非選択回路17はアドレスデータ{0,0,1}で、第1ゲートライン6−1を非選択電圧VDDから切り離すため、その3入力の接続先は{A0b、B1b、B0}となる。その結果、選択回路16のデコード部3入力にはすべてLow、非選択回路17の3入力にはすべてHighが入力されることになり、第1ゲートライン6−1がアドレスデータ{0,0,1}で矛盾なく選択される。
The selection decoding unit is turned on when all three inputs are Low, and the non-selection decoding unit forms a logic that is turned off when all three inputs are High, both of which are address data {A0, B1, B0}. And their complement data {A0b, B1b, B0b} are in a complementary relationship. That is, among the 6 inputs {A0, A0b, B1, B1b, B0, B0b}, if the 3 inputs of the selected
選択回路16の選択電圧制御部は、書き込み選択の際にはライトイネーブル信号WEをLow、リードイネーブル信号REをHighとすることで、書き込みに必要な十分低いLowレベル(VSS1)を選択し、読み出し選択の際にはリードイネーブル信号REをLow、ライトイネーブル信号WEをHighとすることで読み出しに適したLowレベル(VSS2)を選択する。一方、非選択回路17にはゲートラインを非選択するのに十分なHighレベル(VDD)の電位が供給されている。
The selection voltage control unit of the
ラインアドレスA0は2ラインのうちいずれを選択するかを決定し、ビットアドレス{B1,B0}はいずれのビットのメモリ画素に書き込むかを指定する。例えば第1ゲートライン6−0の第0ビットのメモリ画素に第0ビットデータを書き込む場合、{A0,B1,B0}を{0,0,0}とし、ライトイネーブル信号WEをLow、リードイネーブル信号REをHighとすることで、第1ゲートライン6−0の選択回路16は第1ゲートライン6−0を書き込みに十分なLowへ駆動する。同時に{A0b,B1b,B0b}は{1,1,1}となるため、第1ゲートライン6−0の非選択回路17はオフとなり第1ゲートライン6−0はそのままLowで駆動され、データライン7−0に供給される第0ビットデータがメモリ画素に書き込まれる。第1ゲートライン6−1の第1ビットのメモリ画素に第1ビットデータを書き込む場合、A0、B1はそのままで、B0を“1”とすると、B0bは“0”となり、第1ゲートライン6−1が選択回路16によりLowとされると同時に、非選択回路17はオフとなり、第1ゲートライン6−1はLowに駆動される。一方、選択されていた第1ゲートライン6−0はB0が“1”となることで、選択回路16により選択が解除され、同時にB0bが“0”となることで、非選択回路17により、Highが供給され、非選択とされる。その他の指定されたアドレス以外のラインも選択回路16により選択が解除され、非選択回路17によりHighに駆動され、非選択とされる。
The line address A0 determines which of the two lines is selected, and the bit address {B1, B0} specifies which bit of the memory pixel is to be written. For example, when writing the 0th bit data to the 0th bit memory pixel of the first gate line 6-0, {A0, B1, B0} is set to {0, 0, 0}, the write enable signal WE is Low, and the read enable By setting the signal RE to High, the
メモリ画素からビットデータを読み出す場合は、データライン7をLowにプリチャージした後、リードイネーブル信号REをLow、ライトイネーブル信号WEをHighとすることでゲートラインを読み出し選択し、同じアドレスのデータをデータライン7上に読み出すことができる。
When reading bit data from a memory pixel, after precharging the
このように、同じ型のトランジスタがアドレスと同じビット数だけ直列に接続された選択デコード部を有する選択回路16と、同じ型のトランジスタが並列に接続された非選択デコード部を有する非選択回路17を用いて形成されたデコーダを用いれば、ランダムにあらゆるゲートラインに読み出し書き込みのためのアクセスができる。
As described above, the
図4は、ラインアドレスが1ビット(2ライン)のアドレスデコーダの例であるが、ライン数が多くなり、8ビット(256ライン)のアドレスデコーダが必要となっても、選択回路16においてそのデコード部の直列に接続されるトランジスタの数を10(ラインアドレス8+ビットアドレス2)とし、非選択回路17で並列に接続されるトランジスタの数を10として同様にゲート選択デコーダを形成すればよい。
FIG. 4 shows an example of an address decoder having a 1-bit (2-line) line address. Even if the number of lines increases and an 8-bit (256-line) address decoder is required, the
図5にはデータドライバ14から供給されるビットデータとビットセレクタ15の制御信号(上位ビットデータ選択信号、下位ビットデータ選択信号)、デコーダ13によるゲートライン選択制御のタイミングチャートが示されている。
FIG. 5 shows a timing chart of bit data supplied from the
図2の画素は1つのゲートラインの選択でデータライン7−0、7−1に供給される2ビットデータを書き込むことが可能であるため、データドライバ14は1回の選択で書き込めるビットデータ順にデータを出力する。例えば第5ビットデータD5を出力し、ビットセレクタ15に上位ビットデータ選択信号としてLowを入力すると、データドライバ14の出力はデータライン7−1に接続され、データD5がデータライン7−1に供給される。ついで上位ビットデータ選択信号を解除して(High)、データライン7−1にデータD5を保持した後、データドライバ14から第2ビットデータD2を出力し、下位ビットデータ選択信号としてLowを入力すると、データドライバ14の出力はデータライン7−0に接続されるため、データライン7−0にデータD2が供給される。データライン7−0、7−1にデータD5、D2が保持されている間に、第nゲートライン6−2が選択された状態にあれば、データD5、D2が同一ゲートラインを共有する第5、第2ビットのメモリ画素に書き込まれ、第nゲートライン6−2以外のラインの選択によってメモリ画素に書き込まれたデータは確定する。
Since the pixel of FIG. 2 can write 2-bit data supplied to the data lines 7-0 and 7-1 by selecting one gate line, the
この後、第4ビットデータ、第1ビットデータと、第3ビットデータ、第0ビットデータが順にデータドライバ14から出力されるが、同様にビットセレクタ14を制御することで各ビットデータは該当するメモリ画素へ導くデータラインへ供給され、ビットアドレス選択により、該当するゲートラインが選択されて第nラインのビットデータ書き込みが終了する。これを繰り返すことで、すべてのラインのすべてのビットデータをメモリ画素に書き込むことができ、全画面のデータ書き込みが完了する。
Thereafter, the fourth bit data, the first bit data, the third bit data, and the zeroth bit data are sequentially output from the
ただし、モバイル端末など、小型で高精彩化が必要な場合、1画素に対し、6ビットのメモリ画素を導入することが困難であるため、図6のように3ビットのみを1画素に導入して、外部メモリの一部を省略するほうがよい。ただし、6ビット階調を生成する場合には、データドライバ14の内部もしくは外部に3ビット以上のメモリを設ける必要がある。
However, when it is small and high-definition is required, such as a mobile terminal, it is difficult to introduce a 6-bit memory pixel for each pixel. Therefore, only 3 bits are introduced to one pixel as shown in FIG. Therefore, it is better to omit part of the external memory. However, when generating a 6-bit gradation, it is necessary to provide a memory of 3 bits or more inside or outside the
図6の画素は第1有機EL素子1−2、1−1、1−0の発光面積が概ね2:1:1に設定されており、図2と異なり3行1列にメモリ画素が構成されている。より厳密に言及するならば、6ビット階調を生成するためには図6のメモリ画素10−1と10−0の第1有機EL素子1−1、1−0の比は16:15であることが望ましいが、少なくとも第1有機EL素子1−0は1−1と同等かそれより大きい方がよい。後述するが、メモリ画素10−0はサブフレームにより発光期間を変えることで明るさを調整可能であるからである。図6のような画素構成であっても、ゲート選択デコーダ13を用いることで効果的に読み書き制御することができる。
In the pixel of FIG. 6, the light emitting areas of the first organic EL elements 1-2, 1-1, 1-0 are set to approximately 2: 1: 1. Unlike FIG. 2, memory pixels are configured in 3 rows and 1 column. Has been. More precisely, in order to generate a 6-bit gradation, the ratio of the first organic EL elements 1-1 and 1-0 of the memory pixels 10-1 and 10-0 in FIG. 6 is 16:15. Although it is desirable, at least the first organic EL element 1-0 should be equal to or larger than 1-1. As will be described later, the brightness of the memory pixel 10-0 can be adjusted by changing the light emission period according to the subframe. Even with the pixel configuration as shown in FIG. 6, read / write control can be effectively performed by using the
図7には図6の画素に含まれる3ビットのメモリ画素と3ビットの外部メモリを用いて6ビット階調を生成するデジタル駆動のタイミングチャートが示されている。図7の例では、3ビットのメモリ画素のうち10−2、10−1は最上位2ビット専用に割り当てられ、10−0は残りの4ビットで共有される。 FIG. 7 shows a timing chart of digital driving for generating a 6-bit gradation using a 3-bit memory pixel and a 3-bit external memory included in the pixel of FIG. In the example of FIG. 7, 10-2 and 10-1 are allocated exclusively for the most significant 2 bits among the 3-bit memory pixels, and 10-0 is shared by the remaining 4 bits.
まず、図7のメモリ書き込み期間に3ビットのメモリ画素に上位3ビットデータを書き込み、残り下位3ビットデータは外部、例えばデータドライバ14内に導入されたメモリに書き込んでおく。メモリ画素への書き込み手順は図5と同様であるが、ただし1画素は 3ビットのメモリ画素しか備えていないため、ビットセレクタ15は必要ない。
メモリ書き込み期間が終了すると、上位2ビットのビットデータは専用に割り当てられたメモリ画素10−2、10−1によって、外部からの映像データが入力されて更新する必要がない限り、引き続き保持される。残りの下位4ビットはメモリ画素10−0とサブフレームSF0〜SF3を用いて4ビット階調が再生される。
First, in the memory writing period of FIG. 7, upper 3 bit data is written into a 3 bit memory pixel, and the remaining lower 3 bit data is written to the outside, for example, a memory introduced in the
When the memory writing period ends, the upper 2 bits of bit data are continuously held by the dedicated memory pixels 10-2 and 10-1 unless the external video data is input and need to be updated. . For the remaining lower 4 bits, a 4-bit gradation is reproduced using the memory pixel 10-0 and the subframes SF0 to SF3.
サブフレームによる表示期間では、メモリ画素10−2、10−1にはアクセスする必要がないため、図4に示されるビットアドレス{B1,B0}を{0,0}に常に固定し、アクセスをメモリ画素10−0に限定するとよい。これにより、メモリ画素10−2、10−1へのアクセスは回避される。 Since it is not necessary to access the memory pixels 10-2 and 10-1 in the display period by the subframe, the bit address {B1, B0} shown in FIG. 4 is always fixed to {0, 0} and the access is performed. It may be limited to the memory pixel 10-0. Thereby, access to the memory pixels 10-2 and 10-1 is avoided.
メモリ書き込み直後では、メモリ画素10−0には第3ビットデータD3が書き込まれており、最初の第2ビットのサブフレームSF2が開始するタイミングで外部メモリから第2ビットデータD2が読み出されるが、これをそのままメモリ画素10−0に書き込んでしまっては第3ビットデータD3が上書きされてしまい、第3ビットデータを喪失してしまう。第3ビットデータの格納先がメモリ画素10−0以外にないためである。そこで、一旦外部メモリから読み出された第nラインの第2ビットデータD2をラインメモリなどに待避しておき、その第2ビットデータD2が格納されていたアドレスに、第nラインのメモリ画素10−0から読み出した第3ビットデータD3を格納すれば、第3ビットデータD3を失わずに済む。これはメモリ画素と外部メモリの総容量が同じ6ビットであることから妥当性が理解できる。
Immediately after writing to the memory, the third bit data D3 is written in the memory pixel 10-0, and the second bit data D2 is read from the external memory at the timing when the first second-bit subframe SF2 starts. If this is written in the memory pixel 10-0 as it is, the third bit data D3 is overwritten, and the third bit data is lost. This is because the third bit data is not stored anywhere other than the memory pixel 10-0. Therefore, the second bit data D2 of the nth line once read from the external memory is saved in a line memory or the like, and the
第1ビットのサブフレームSF1が開始される際も同様に、外部メモリから第1ビットデータD1を読み出して待避し、読み出した外部メモリのアドレスにメモリ画素10−0から読み出した第2ビットデータを格納する。同様なことを他のサブフレーム期間でも繰り返せばいずれのビットデータも失わずにメモリ画素10−0を用いて4ビット階調が再現できる。 Similarly, when the first bit sub-frame SF1 is started, the first bit data D1 is read from the external memory and saved, and the second bit data read from the memory pixel 10-0 is stored in the read external memory address. Store. By repeating the same process in other subframe periods, a 4-bit gradation can be reproduced using the memory pixel 10-0 without losing any bit data.
外部に4ビットのメモリを導入すれば、上記のようにメモリ画素からビットデータを読み出して、外部メモリとビットデータを入れ替えながら駆動しなくてもよい。つまり、メモリ書き込み期間で第3ビットデータD3をメモリ画素と外部メモリ双方に、あるいは外部メモリにのみ書き込んでおき、各サブフレーム期間において、4ビットを有する外部メモリから読み出した第3から第0ビットデータまでの4ビットデータをサブフレーム順にメモリ画素10−0に上書きして書き込めばよい。 If a 4-bit memory is introduced externally, it is not necessary to read out bit data from the memory pixel as described above and to drive while exchanging the bit data with the external memory. That is, the third bit data D3 is written in both the memory pixel and the external memory or only in the external memory in the memory writing period, and the third to 0th bits read from the external memory having 4 bits in each subframe period. The 4-bit data up to the data may be overwritten and written in the memory pixel 10-0 in the subframe order.
この場合にはメモリ画素に対し、書き込みのみの制御のみでよいため、ライトイネーブル信号WE、リードイネーブル信号REにより、選択電圧を切替える必要はなく、選択回路16の選択電圧制御部は省略できる。
In this case, since only the write control is required for the memory pixel, the selection voltage need not be switched by the write enable signal WE and the read enable signal RE, and the selection voltage control unit of the
図6のメモリ画素とデコーダ13を用いると、多階調表示が必要な表示領域のみにサブフレームによるデジタル駆動する領域を限定できる利点がある。例えば携帯端末などでしばしば現れるように、表示領域の上半分を写真などの自然画表示領域として用い、下半分を電子メールなどのテキスト領域として用いる場合を考える。下半分のテキスト領域は多階調表示する必要がないのでメモリ画素10−2、10−1の2ビットのみを用いて変化のある部分のみ更新するようにデコーダ13を動作させればよい。変化のある部分はランダムに発生する可能性があるため、シフトレジスタなどのように順次選択していくような選択手段と比較してデコーダは直接アクセスできるので効率がよい。
Use of the memory pixel and the
上半分はデジタル駆動により周期的に各サブフレームに対応したビットデータで更新する必要があるが、画面全体を更新する必要はないため、デコーダ13を上から下まで動作させる必要はなく、データ書き込みに消費する電力を低減できる。
The upper half needs to be periodically updated with bit data corresponding to each subframe by digital drive, but it is not necessary to update the entire screen, so there is no need to operate the
さらに、図4のデコード回路を応用して、データドライバ14を図8のようにP型のトランジスタを用いてデータ選択デコーダを構成し、メモリ画素と同じ基板上に形成してもよい。
Further, by applying the decoding circuit of FIG. 4, the
図8には、アドレスデータ{A1,A0}とその補数データ{A1b,A0b}によって動作する選択回路18と非選択回路19が4列のデータライン毎に一つ備えてあり、一つの選択・非選択回路でスイッチ20を制御し、データバスX0〜X3を介して4列のデータラインに同時にアクセスできるように構成されている例が示されている。動作原理は図4と同様である。図8の例ではアドレスが2ビットであるため、4つのアドレスに自由にアクセスすることができる。例えばアドレスデータ{A1,A0}が{0,0}のときはその補数データ{A1b,A0b}は{1,1}となり、アドレス0のスイッチ20の入力にLow(VSS)が印加され、アドレス0のデータライン郡がデータバスX0〜X3にスイッチ20を介して同時に接続される。この間、データバスX0〜X3に4列分のビットデータを供給すると4列のデータライン7に一度にデータが供給される。続いてアドレスデータ{A1,A0}が{0,1}に変わると、その補数データ{A1b,A0b}も{1,0}に更新され、アドレス0の選択は選択回路18により解除、非選択回路19によりスイッチ20の入力にHigh(VDD)が供給され、アドレス0のデータライン郡はデータバスX0〜X3から切り離される。それと同時にアドレス1の選択回路18により、そのスイッチ20がオンし、アドレス1のデータライン郡とデータバスX0〜X3が接続され、データバス上のビットデータがそれぞれのデータライン7に供給される。
メモリ画素からデータをデータバスX0〜X3上へ読み出す場合には、該当するゲートラインが読み出し選択され、データライン上にメモリ画素のデータが読み出されるが、アドレスデータ{A1,A0}が指定するアドレスのデータラインのみがデータバスX0〜X3に接続され、データバス上に読み出されて外部よりアクセスされる。
In FIG. 8, one
When data is read from the memory pixels onto the data buses X0 to X3, the corresponding gate line is read and selected, and the data of the memory pixel is read onto the data line, but the address specified by the address data {A1, A0}. Only the data lines are connected to the data buses X0 to X3, read onto the data bus, and accessed from the outside.
データドライバ14に図8のようなデータ選択デコーダを組み込むことによりデータの変更領域を容易に限定することができる。例えば第nラインの列幅wのデータのみを更新するには次のようにするとよい。データライン7をプリチャージして、デコーダ13により第nラインを選択し、第nラインのビットデータをメモリ画素からデータライン7へ読み込んでおく。そして書き込み対象のアドレスを指定してデータバス上に対応するビットデータを供給すると、指定アドレスのスイッチ20がデータバスに接続され、先に読み出した該当列のデータライン上のデータはデータバス上のデータで上書きされる。アドレスで指定されていない列のデータラインはスイッチ20がオフしているため、メモリ画素から読み出されたデータがそのまま維持される。ゲート選択デコーダ13の第nライン選択解除によりデータライン上のデータはメモリ画素のデータとして確定されるため、列幅wのメモリ画素は更新され、それ以外のメモリ画素には読み出された同じデータが再書き込みされる。同様な制御をlラインだけ繰り返すと幅w、長さlの領域のみを更新することができる。
By incorporating a data selection decoder as shown in FIG. 8 into the
必要に応じて図8のデータ選択デコーダのみを画素アレイと同じ基板上に形成し、ゲート選択デコーダ13に代えてシフトレジスタなどで構成されるゲートドライバやそれらの機能をICで提供するゲートドライバICを用いた構成としてもよい。
If necessary, only the data selection decoder of FIG. 8 is formed on the same substrate as the pixel array, and a gate driver composed of a shift register or the like instead of the
いずれにしても、データドライバ14の一部として図8のように同じ型のトランジスタでデータ選択デコーダを構成できれば、多機能な有機ELディスプレイを低コストで実現できる。
In any case, if a data selection decoder can be configured with the same type of transistors as a part of the
また、ゲート選択デコーダやデータ選択デコーダ、メモリ画素は単一の型のトランジスタで形成できるため、低温ポリシリコンやアモルファスシリコンに限らず、有機半導体や酸化物半導体などを用いて形成されてもよい。ガラス基板以外にもプラスチック基板などに形成すればフレキシブルなディスプレイが構成できる。 In addition, since the gate selection decoder, the data selection decoder, and the memory pixel can be formed of a single type transistor, the gate selection decoder, the data selection decoder, and the memory pixel are not limited to low-temperature polysilicon and amorphous silicon, and may be formed using an organic semiconductor or an oxide semiconductor. If it is formed on a plastic substrate in addition to the glass substrate, a flexible display can be configured.
図4や図8のデコーダは、スタティックメモリを導入していない画素を採用したシステムにも適用可能であるし、液晶などの表示素子においても有効に作用することは言うまでもない。 The decoders of FIGS. 4 and 8 can be applied to a system that employs pixels in which no static memory is introduced, and needless to say, the decoders also work effectively in display elements such as liquid crystals.
1 第1有機EL素子、2 第1駆動トランジスタ、3 第2有機EL素子、4 第2駆動トランジスタ、5 ゲートトランジスタ、6 ゲートライン、7 データライン、8 電源ライン、9 カソード電極、10 メモリ画素、11 画素、12 画素アレイ、13 ゲート選択デコーダ、14 データドライバ、15 ビットセレクタ、16,18 選択回路、17,19 非選択回路、20 スイッチ。
DESCRIPTION OF
Claims (5)
前記単位画素は、1ビットのメモリを有するメモリ画素を複数備えるとともに、この複数のメモリ画素は2列以上に配置されており、メモリ画素の各列に対応して電源ラインが配線され、
前記単位画素内に配置された行方向あるいは列方向に隣接する画素に接続される電源ラインは、配線幅または供給電圧が互いに異なり、
隣接する電源ラインに接続される各メモリ画素は、発光面積が所定の比の関係になるように配置され、所望の発光強度比を生成する
ことを特徴とするアクティブマトリクス型表示装置。 An active matrix display device in which unit pixels are arranged in a matrix and the display is controlled,
The unit pixel includes a plurality of memory pixels each having a 1-bit memory. The plurality of memory pixels are arranged in two or more columns, and a power supply line is wired corresponding to each column of the memory pixels .
The power supply lines connected to adjacent pixels in the row direction or column direction arranged in the unit pixel have different wiring widths or supply voltages,
An active matrix display device characterized in that each memory pixel connected to an adjacent power supply line is arranged so that a light emission area has a predetermined ratio, and generates a desired light emission intensity ratio .
配線幅の異なる隣接する電源ラインに同じ電位が供給される
ことを特徴とするアクティブマトリクス型表示装置。 The active matrix display device according to claim 1,
The same potential is supplied to adjacent power supply lines with different wiring widths.
An active matrix display device characterized by the above .
配線幅の等しい隣接する電源ラインに異なる電位が供給される
ことを特徴とするアクティブマトリクス型表示装置。 The active matrix display device according to claim 1,
Different potentials are supplied to adjacent power supply lines with the same wiring width
An active matrix display device characterized by the above .
隣接する電源ラインへ供給する電位を交互に切替えるThe potential supplied to the adjacent power supply line is switched alternately.
ことを特徴とするアクティブマトリクス型表示装置。An active matrix display device characterized by the above.
前記メモリ画素のメモリは、スタティックメモリであることを特徴とするアクティブマトリクス型表示装置。 The active matrix type display device according to any one of claims 1 to 4 ,
An active matrix display device, wherein the memory of the memory pixel is a static memory.
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