JP3633880B2 - ESD protection device and manufacturing method thereof - Google Patents
ESD protection device and manufacturing method thereof Download PDFInfo
- Publication number
- JP3633880B2 JP3633880B2 JP2001120739A JP2001120739A JP3633880B2 JP 3633880 B2 JP3633880 B2 JP 3633880B2 JP 2001120739 A JP2001120739 A JP 2001120739A JP 2001120739 A JP2001120739 A JP 2001120739A JP 3633880 B2 JP3633880 B2 JP 3633880B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- diode
- bipolar transistor
- esd protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、静電気破壊(ESD:electrostatic discharge)から半導体集積回路を保護するために、半導体集積回路チップ内に設けられるESD保護装置、及びその製造方法に関する。
【0002】
【従来の技術】
従来のCMOSプロセスにおけるESD保護装置は、MOSFETの横型寄生バイポーラトランジスタを用いて、シリコン基板に対して横方向に電流を逃がして保護するものが一般的であった。一方、ESD保護装置は、半導体集積回路の微細化が急速に進展するにつれて、1チップに搭載されるピン数も急激に増大するため、更なる縮小化が求められている。
【0003】
【発明が解決しようとする課題】
しかしながら、縮小化が進むほど、接合部の電流集中及び電界集中が増大するため、発熱によりESD保護装置が破壊されてしてまうことがあった。そのためこれ以上のESD保護能力の向上には限界があった。また、近年、CMOSトランジスタのゲート絶縁膜が薄膜化が進んでいるため、ESD保護装置が動作する前にゲート絶縁膜が破壊されてしまうことがあった(図33参照)。そのため、より低電圧でトリガするESD保護装置が求められている。
【0004】
【発明の目的】
そこで、本発明の目的は、縮小化しても接合部での電流集中及び電界集中が起きにくく、しかも、より低電圧でトリガするESD保護装置及びその製造方法を提供することにある。
【0005】
【課題を解決するための手段】
本発明に係るESD保護装置は、半導体集積回路チップのパッドと当該半導体集積回路チップのCMOSトランジスタを含む内部回路との間に設けられ、パッドに印加された過電圧によって降伏するダイオードを有するトリガ素子と、ダイオードの降伏によって導通することにより、パッドの蓄積電荷を放電する縦型バイポーラトランジスタを有するESD保護素子とを備えている。そして、ESD保護素子における縦型バイポーラトランジスタは、半導体基板に形成された第2導電型のコレクタ領域と、コレクタ領域内に当該コレクタ領域と同一のマスクを用いて形成された第1導電型のベース領域と、コレクタ領域に隣接する第2導電型のコレクタ接続用ウェルとを有し、トリガ素子におけるダイオードは、半導体基板に形成された第2導電型の第1のウェルと、第1のウェル内に当該第1のウェルと同一のマスクを用いて形成された第1導電型の第2のウェルと、この第2のウェル内に形成されたアノード引き出し部及びカソード引き出し部とを有し、縦型バイポーラトランジスタのコレクタ接続用ウェルは、CMOSトランジスタ用の第2導電型のウェルと同時に形成され、縦型バイポーラトランジスタのコレクタ電極は、コレクタ接続用ウェルを介してコレクタ領域から引き出されている(請求項1)
【0006】
縦型バイポーラトランジスタは、横型バイポーラトランジスタに比べて、同じ占有面積であるならば接合面積が大きくなるので、縮小化しても接合部での電流集中及び電界集中が起きにくい。一方、ダイオードは、不純物濃度等を変えることによって、所望の降伏電圧を簡単に設定できる。したがって、ダイオードの降伏電圧を縦型バイポーラトランジスタのトリガとすることにより、縮小化しても接合部での電流集中及び電界集中が起きにくく、かつ低電圧でトリガするESD保護装置が得られる。
【0007】
本発明に係るESD保護装置の第一の具体例は、次のとおりである(請求項3)。パッドは、入力端子又は出力端子である。トリガ素子は、第一及び第二のダイオード並びに第一及び第二の抵抗からなる。ESD保護素子はNPN型の第一及び第二の縦型バイポーラトランジスタからなる。第一のダイオードは、カソードがパッドに接続され、アノードが第一の縦型バイポーラトランジスタのベースに接続されている。第二のダイオードは、カソードが電源端子に接続され、アノードが第二の縦型バイポーラトランジスタのベースに接続されている。第一のダイオードのアノードとグランド端子との間には、第一の抵抗が接続されている。第二のダイオードのアノードとパッドとの間には、第二の抵抗が接続されている。第一の縦型バイポーラトランジスタは、コレクタがパッドに接続され、エミッタがグランド端子に接続されている。第二の縦型バイポーラトランジスタは、コレクタが電源端子に接続され、エミッタがパッドに接続されている。
【0008】
本発明に係るESD保護装置の第二の具体例は、次のとおりである(請求項5)。パッドは電源端子である。縦型バイポーラトランジスタはNPN型である。ダイオードは、カソードがパッドに接続され、アノードが縦型バイポーラトランジスタのベースに接続されている。ダイオードのアノードとグランド端子との間には、抵抗が接続されている。縦型バイポーラトランジスタは、コレクタがパッドに接続され、エミッタがグランド端子に接続されている。
【0009】
本発明に係るESD保護装置は、次の構成としてもよい(請求項11)。ダイオードは、縦型バイポーラトランジスタのベースと同時に形成されたアノードと、当該縦型バイポーラトランジスタのエミッタと同時に形成されたカソードとを含む。このとき、ESD保護装置は、P型の半導体基板上に形成され、アノードは、縦型バイポーラトランジスタのコレクタと同時に形成されたN型領域によって、半導体基板から絶縁されている、としてもよい(請求項12)。
【0012】
導電型のP及びNは、それぞれ逆導電型のN及びPとしてもよい(請求項4、6)。PとNとを逆にしても、キャリアの種類が変わるだけであるので、当然のことながら同じ機能を実現できる。なお、縦型バイポーラトランジスタをPNP型とした場合は、ダイオードと抵抗との位置が相互に入れ替わる。
【0013】
また、ダイオードは単数、又は複数のダイオードが直列に接続されたものであり、過電圧は当該ダイオードにとって順方向電圧であり、降伏は導通による実質的な降伏である、としてもよい(請求項2、7〜10)。ダイオードの順方向降下電圧は、降伏電圧に比べれば、不純物濃度に依存しにくくかつ低電圧である。したがって、ダイオードを直列接続する数を選ぶことにより、所望の実質的な降伏電圧を精度良く設定することができる。
【0016】
請求項1又は2記載のESD保護装置において、縦型バイポーラトランジスタ又はダイオードは、P型シリコン基板表面に形成された第一のN−型ウェルと、この第一のN−型ウェルに接してP型シリコン基板表面に形成された第二のN−型ウェルと、この第二のN−型ウェル表面に形成された第二のN+層と、第一のN−型ウェル表面に形成されたP−型ウェルと、このP−型ウェル表面に互いに離れて形成されたP+層及び第一のN+層と、これらのP+層と第一のN+層との間に当該P+層と第一のN+層との電気的接続を防止するために付設された絶縁物との全部又は一部からなり、第二のN−型ウェルとP−型ウェルとが分離用絶縁物で絶縁され、P型シリコン基板とP−型ウェルとが分離用絶縁物で絶縁され、縦型バイポーラトランジスタは、第二のN + 層がコレクタ引き出し部となり、P + 層がベース引き出し部となり、第一のN + 層がエミッタ引き出し部となり、ダイオードは、P + 層がアノード引き出し部となり、第一のN + 層がカソード引き出し部となる、としてもよい(請求項13)。この場合、導電型のP及びNは、それぞれ逆導電型のN及びPとしてもよい(請求項14)。
【0017】
請求項13記載のESD保護装置において、P+層並びに第一及び第二のN+層は、内部回路を構成するCMOSトランジスタのP+層及びN+層と同時に形成されるものである、としてもよい(請求項15)。請求項14記載のESD保護装置においても、これに準ずる(請求項16)。
【0018】
請求項13記載のESD保護装置において、第二のN−型ウェルは、内部回路を構成するCMOSトランジスタのN−型ウェルと同時に形成されるものである、としてもよい(請求項17)。請求項14記載のESD保護装置においても、これに準ずる(請求項18)。
【0019】
請求項13又は14記載のESD保護装置において、絶縁物は、内部回路を構成するCMOSトランジスタのゲート電極及びゲート絶縁膜と同時に形成されたダミーゲート電極及び絶縁膜である、としてもよい(請求項19)。このダミーゲート電極又は絶縁膜は、シリコン基板表面に対してリング状に形成された、としてもよい(請求項20)。
【0020】
請求項1又は2記載のESD保護装置において、ダイオードは、P型シリコン基板表面に形成されたN−型ウェルと、このN−型ウェル表面に互いに離れて形成されたP+層及びN+層と、これらのP+層とN+層との間の前記P型シリコン基板表面から内部に形成された絶縁物とからなり、ダイオードは、P + 層がアノード引き出し部となり、N + 層がカソード引き出し部となる、としてもよい(請求項21)。この場合、請求項1又は2記載のESD保護装置において、導電型のP及びNは、それぞれ逆導電型のN及びPとしてもよい(請求項22)。
【0021】
請求項1又は2記載のESD保護装置において、ダイオードは、P型シリコン基板表面に形成されたN−型ウェルと、このN−型ウェル表面に形成されたP−型ウェルと、このP−型ウェル表面に互いに離れて形成されたP+層及びN+層と、これらのP+層とN+層との間のP型シリコン基板表面に付設された絶縁物とからなり、P型シリコン基板とP−型ウェルとが分離用絶縁物で絶縁され、ダイオードは、P + 層がアノード引き出し部となり、N + 層がカソード引き出し部となる、としてもよい(請求項23)。この場合、請求項1又は2記載のESD保護装置において、導電型のP及びNは、それぞれ逆導電型のN及びPとしてもよい(請求項24)。
【0022】
また、本発明に係るESD保護装置は、更に次の構成としてもよい(請求項25)。ダイオードは、シリコン基板表面に形成されたP−型ウェルと、このP−型ウェル表面に互いに離れて形成されたN+層及びP+層と、これらのN+層とP+層との間のP−型ウェル上に絶縁膜を介して設けられるとともにグランド端子に接続されたダミーゲート電極とからなり、ダイオードは、P + 層がアノード引き出し部となり、N + 層がカソード引き出し部となる。この場合は、N+層とダミーゲート電極との間の電界が強くなるので、より低い電圧でトリガするようになる。なお、導電型のP及びNは、それぞれ逆導電型のN及びPとしてもよい(請求項26)。
【0023】
本発明に係るESD保護装置の製造方法は、請求項1、3、5、11又は12記載のESD保護装置を製造する方法であって、次の工程を備えている(請求項27)。P型シリコン基板に対して、内部回路を構成するCMOSトランジスタのN−型ウェル、及び縦型バイポーラトランジスタのコレクタと接続することになるコレクタ接続用N−型ウェルを同時に形成する工程(1)。P型シリコン基板に対して、縦型バイポーラトランジスタのコレクタとなるコレクタN−型ウェル、及びダイオードのN−型ウェルを同時に形成する工程(2)。縦型バイポーラトランジスタのコレクタN−型ウェル内にベースとなるP−型層、及びダイオードのN−型ウェル内にアノードとなるP−型層を同時に形成する工程(3)。CMOSトランジスタのP−型ウェルにN+型層、縦型バイポーラトランジスタのコレクタ接続用N−型ウェルにN+型層、縦型バイポーラトランジスタのP−型層にエミッタとなるN+型層、及びダイオードのP−型層にカソードとなるN+型層を同時に形成する工程(4)。CMOSトランジスタのN−型ウェルにP+型層、縦型バイポーラトランジスタのP−型層にP+型層、及びダイオードのP−型層にP+型層を同時に形成する工程(5)。この場合、請求項2、7又は9記載のESD保護装置を製造する方法は、アノードとカソードとが逆になる(請求項28)。
【0024】
本発明に係るESD保護装置は、工程▲2▼及び▲3▼を除き、CMOSトランジスタの製造工程で同時に製造される。工程▲2▼及び▲3▼は、同じ部分に対するイオン注入であるので、通常のCMOSトランジスタの製造工程でマスクを1枚追加するだけでよい。
【0025】
また、縦型バイポーラトランジスタのコレクタN−型ウェル及びダイオードのN−型ウェルが工程(2)で形成される領域に、CMOSトランジスタのゲート電極と同時にダミーゲート電極を形成する工程を、更に備えものとしてもよい。ただし、ダミーゲート電極は、工程(4)で形成された縦型バイポーラトランジスタ及びダイオードのN+型層と、工程(5)で形成された縦型バイポーラトランジスタ及びダイオードのP+型層とが、後工程で接続されるのを防止するものである(請求項29)。或いは、工程(4)で形成された縦型バイポーラトランジスタ及びダイオードのN+型層と、工程 (5)で形成された縦型バイポーラトランジスタ及びダイオードのP+型層とが、後工程で接続されるのを防止する絶縁膜を形成する工程を、更に備えたものとしてもよい(請求項30)。
【0026】
換言すると、本発明は、静電気破壊(ESD)から半導体装置を保護する方法として、通常のCMOSFET製造プロセスに互換性のある製造方法を用いて、低電圧で動作するトリガ素子と縦型バイポーラトランジスタとを形成し、静電気パルスが入出力パッド又は電源パッドに印加された時に、内部のMOSトランジスタのゲート絶縁膜が破壊しないよう低電圧でトリガ素子が動作し、そのトリガ電流によって、縦型バイポーラトランジスタを動作させ、大量の電荷をシリコン基板の縦方向に逃がすことで電流集中を防止し、高いESD耐量が得られることを特徴とするESD保護装置の構造とその製造方法である。
【0027】
【発明の実施の形態】
図1乃至図3は本発明に係るESD保護装置の第一実施形態を示し、図1は回路図、図2は平面図、図3は図2におけるIII−III線縦断面図である。以下、これらの図面に基づき説明する。本実施形態のESD保護装置は、入力バッファ保護回路として動作するものである。
【0028】
本実施形態のESD保護装置は、半導体集積回路チップの入力端子(入力パッド)6とCMOSトランジスタ100との間に設けられ、入力端子6に印加された過電圧によって降伏するダイオード311,312を有するトリガ素子310と、ダイオード311,312の降伏によって導通することにより、入力端子6の蓄積電荷を放電する縦型バイポーラトランジスタ211,212を有するESD保護素子210とを備えている。なお、図2及び図3では、ESD保護素子210の一部として縦型バイポーラトランジスタ211のみ、トリガ素子310の一部としてダイオード311のみを示す。
【0029】
CMOSトランジスタ100は、NMOSトランジスタ101とPMOSトランジスタ102とからなるCMOSインバータである。ダイオード311は、カソードが入力端子6に接続され、アノードが縦型バイポーラトランジスタ211のベースに接続されている。ダイオード312は、カソードが電源端子7に接続され、アノードが縦型バイポーラトランジスタ212のベースに接続されている。ダイオード311のアノードとグランド端子8との間には、抵抗313が接続されている。ダイオード312のアノードと入力端子6との間には、抵抗314が接続されている。縦型バイポーラトランジスタ211,212は、どちらもNPN型である。縦型バイポーラトランジスタ211は、コレクタが入力端子6に接続され、エミッタがグランド端子8に接続されている。縦型バイポーラトランジスタ212は、コレクタが電源端子7に接続され、エミッタが入力端子6に接続されている。抵抗313,314は、同じ半導体集積回路チップ内に形成された単結晶シリコン、多結晶シリコン又は金属等からなる。
【0030】
近年、ゲート絶縁膜の薄膜化が急速に進んでいるため、被保護素子であるCMOSトランジスタ100のゲート絶縁膜が破壊するより低い電圧でESD保護素子210が動作する必要がある。本実施形態では、ダイオード311,312の降伏電流であるトリガ電流が抵抗313,314を流れるときの電圧降下により、縦型バイポーラトランジスタ211,212のベース電位を上昇させて、縦型バイポーラトランジスタ211,212をオンにする。これにより、入力端子6に蓄えられた静電気による大量の電荷を、シリコン基板の縦方向に逃がす。したがって、電流集中を防ぐことができるので、大きなESD耐量を得ることができる。
【0031】
縦型バイポーラトランジスタ211,212を備えたESD保護素子210及びダイオード311,312を備えたトリガ素子310の形成は、通常のCMOSFETの製造プロセスの中で、一枚のイオン注入マスクを追加するだけで実現できる。以下に、図2及び図3に基づき製造方法について説明する。
【0032】
まず、ESD保護素子210について説明する。CMOSトランジスタ100のN+拡散層1と同時にコレクタ引き出し部10及びエミッタ11を形成し、CMOSトランジスタ100のP+拡散層2と同時にベース引き出し部12を形成する。エミッタ11とベース引き出し部12とのシリサイドを分離するために、CMOSトランジスタ100のゲート電極3と同時に形成されるダミーゲート電極13を用いている。ダミーゲート電極13は、電位を与えるものではなく、シリサイドを分離するためのものである。そして、追加のイオン注入用のマスクを用いてレジストに開口部50を形成し、イオン注入することにより、P−領域のベース16とコレクタNウエル17とを同時に形成する。このとき形成したコレクタNウエル17と別途形成したコレクタ引き出し部10とは、CMOSトランジスタ100のNウエル5と同時に形成する接続用Nウエル14を用いて接続する。これにより、CMOSプロセスを利用して縦型バイポーラトランジスタを形成できる。なお、このときのイオン注入は、ゲート電極3形成の前でも後でもよい。
【0033】
トリガ素子310について説明する。N+P−型のダイオードは、ESD保護素子210のエミッタ11及びベース16と同じ構造で、CMOSトランジスタ100のN+拡散層1と同時にN+部21を、CMOSトランジスタ100のP+拡散層2と同時にP−部26の引き出し部22を形成する。これにより、所望のトリガ電圧及び逆方向リークレベルを設定できるようになる。
【0034】
図4乃至図6は本実施形態のESD保護装置の製造方法を示す断面図である。以下、図3乃至図6に基づき、本実施形態のESD保護装置の製造方法を詳しく説明する。
【0035】
まず、図4に示すように、CMOSトランジスタ100のNウエル5形成と同時に、ESD保護素子210のコレクタ引き出し部10との接続用Nウエル14を形成する。この領域のドーピング濃度は、約1017cm−3〜1018cm−3である。また、CMOSトランジスタ100のゲート電極3の形成と同時に、ESD保護素子210のダミーゲート電極13、及びトリガ素子310のダミーゲート電極23を形成する。これは、ESD保護素子210のエミッタ11とベース引き出し部12とが、後で拡散層上に形成されるシリサイドにより接続されてしまうのを防止するためである。同様に、トリガ素子310のN+部21と引き出し部22とが、後でシリサイドにより接続されるのを防止するためである。
【0036】
続いて、図5に示すように、所定形状のレジストの開口部50をマスクとして、ESD保護素子210のベース16を形成するためのイオン注入を約1018cm−3で行い、続いて、コレクタNウエル17を形成するためのイオン注入を約1018cm−3で行う。このとき、トリガ素子310のP−部26及びNウェル27も同時に形成される。
【0037】
続いて、図6に示すように、CMOSトランジスタ100のN+拡散層1の形成と同時に、コレクタ引き出し部10、エミッタ11、N+部21等を形成する。
【0038】
続いて、図3に示すように、CMOSトランジスタ100のP+拡散層2と同時に、ベース引き出し部12、引き出し部22等を形成する。最後に、これらの上層に配線を形成することにより、図1に示す回路を形成する。
【0039】
次に、本実施形態のESD保護装置の動作を、図1及び図3に基づき説明する。
【0040】
入力端子6に対して静電気パルスが印加された時の動作を説明する。まず、グランド端子8に対して正のESDのパルスが入力端子6に印加された時、ESD保護素子210、トリガ素子310、そしてCMOSトランジスタ100のゲート絶縁膜に高電圧が印加される。そのため、CMOSトランジスタ100のゲート絶縁膜が破壊する前に、ESD保護素子210が動作することにより、ESDによる電荷を速やかに逃がす必要がある。
【0041】
CMOSトランジスタ100のゲート絶縁膜が4nmであるとすると、定電圧によるストレスでは約8Vでゲート絶縁膜は破壊してしまう。つまり、これより低い電圧でESD保護素子210が動作する必要がある。しかし、縦型バイポーラトランジスタであるESD保護素子210を形成した場合、コレクタNウエル17とベース16との間の耐圧は10V程度あるので、これだけではゲート絶縁膜が薄い微細なCMOSトランジスタ100を保護することはできない。
【0042】
そこで、電源電圧以上のなるべく低い電圧で動作するトリガ素子310が必要になる。トリガ素子310は、P−部26をイオン注入によって形成しているため、そのドーズ量を制御することで所望のトリガ電圧又は逆方向のリークレベルを設定することができ、4V程度のトリガ電圧を得ることはたやすい。
【0043】
図7に、パッドにESDの静電パルスが印加されたときの電流電圧特性を示す。まず4V程度でトリガ素子310が動作すると、そのトリガ電流及び抵抗313がESD保護素子210のベース電位を上昇させて、ESD保護素子210を動作させる。ESD保護素子210が動作すると、ESDにより入力端子6に印加された電荷を縦型バイポーラトランジスタ211を使って、グランド端子8に逃がすことができる。このため、内部回路のCMOSトランジスタ100のゲート絶縁膜の耐圧が8Vとすると、それより低い電圧で電荷を逃がすことができるので、ゲート絶縁膜の破壊を防止できる。
【0044】
また、グランド端子8に対して負のESDのパルスが入力端子6に印加された時は、図3に示すESD保護素子210のコレクタNウエル17とP基板51とが、N+P−の順方向になるため、速やかに電荷を逃がすことができる。
【0045】
図8に、本実施形態のESD保護装置を用いた場合と、従来のMOSトランジスタの横型寄生バイポーラトランジスタを用いた場合との、単位長さあたりの破壊電流値を示す。本実施形態の縦型バイポーラトランジスタからなるESD保護素子の破壊電流値は、横型バイポーラトランジスタのものより大きい。また、内部のゲート絶縁膜厚が2nm程度に薄くなると、横型バイポーラトランジスタは破壊電流値が急激に減少するが、縦型バイポーラトランジスタにおいてはその減少は僅かである。
【0046】
図9は、本発明に係るESD保護装置の第二実施形態を示す回路図である。以下、この図面に基づき説明する。本実施形態のESD保護装置は、電源保護回路として動作するものである。
【0047】
本実施形態のESD保護装置は、半導体集積回路チップの電源端子(電源パッド)7と内部回路103との間に設けられ、電源端子7に印加された過電圧によって降伏するダイオード316を有するトリガ素子315と、ダイオード316の降伏によって導通することにより、電源端子7の蓄積電荷を放電する縦型バイポーラトランジスタ214を有するESD保護素子213とを備えている。
【0048】
ダイオード316は、カソードが電源端子7に接続され、アノードが縦型バイポーラトランジスタ214のベースに接続されている。ダイオード316のアノードとグランド端子8との間には、抵抗317が接続されている。縦型バイポーラトランジスタ214は、NPN型であり、コレクタが電源端子7に接続され、エミッタがグランド端子8に接続されている。
【0049】
平面図及び断面図は、符号を除き図2及び図3と同じである。したがって、本実施形態のESD保護装置も、第一実施形態と同等の作用及び効果を奏する。
【0050】
図10乃至図15は本発明に係るESD保護装置の第三実施形態を示し、図10は平面図、図11は図10におけるXI−XI線縦断面図、図12乃至図15は製造方法を示す断面図である。以下、これらの図面に基づき説明する。ただし、図2乃至図6と同じ部分は同じ符号を付すことにより説明を省略する。
【0051】
本実施形態のESD保護装置は、シリサイド分離用のダミーゲート電極13,23(図2及び図3)に代えて、抵抗素子形成用などにシリサイドが形成されないよう拡散層上を覆う絶縁膜18,28(SiO2又はSiNなど)を用いた場合である。
【0052】
まず、図12に示すように、CMOSトランジスタ100のNウエル5の形成と同時に、ESD保護素子200のコレクタ引き出し部10との接続用Nウエル14を形成する。
【0053】
続いて、図13に示すように、所定形状のレジストの開口部50をマスクとして、ESD保護素子200のベース16を形成するためのイオン注入を行い、続いて、コレクタNウエル17を形成するためのイオン注入を行う。このとき、トリガ素子300のP−部26及びNウェル27も同時に形成される。
【0054】
続いて、図14に示すように、CMOSトランジスタ100のN+拡散層1の形成と同時に、コレクタ引き出し部10、エミッタ11、N+部21等を形成する。
【0055】
続いて、図15に示すように、CMOSトランジスタ100のP+拡散層2と同時に、ベース引き出し部12、引き出し部22等を形成する。
【0056】
続いて、図11に示すように、ESD保護素子200において絶縁膜18、及びトリガ素子310において絶縁膜28を形成する。これは、ESD保護素子200のエミッタ11とベース引き出し部12とが、後で拡散層上に形成されるシリサイドにより接続されてしまうのを防止するためである。同様に、トリガ素子300のN+部21と引き出し部22とが、シリサイドで接続されるのを防止するためである。
【0057】
最後に、これらの上層で配線を形成することにより、図1に示す回路を形成する。
【0058】
図16乃至図18は本発明に係るESD保護装置の第四実施形態を示し、図16は回路図、図17は平面図、図18は図17におけるXVIII−XVIII線縦断面図である。以下、これらの図面に基づき説明する。本実施形態のESD保護装置は、トリガ素子もまたESD保護素子の縦型バイポーラトランジスタとして動作させるものである。
【0059】
本実施形態のESD保護装置は、半導体集積回路チップの電源端子(電源パッド)7と内部回路103との間に設けられ、電源端子7に印加された過電圧によって降伏するダイオード402を有するトリガ素子400と、ダイオード402の降伏によって導通することにより、電源端子7の蓄積電荷を放電する縦型バイポーラトランジスタ201を有するESD保護素子200とを備えている。
【0060】
ダイオード402は、縦型バイポーラトランジスタ401のコレクタ−ベース間である。ダイオード402のカソードすなわち縦型バイポーラトランジスタ401のコレクタは電源端子7に接続され、ダイオード402のアノードすなわち縦型バイポーラトランジスタ401のベースが縦型バイポーラトランジスタ201のベースに接続されている。ダイオード402のアノードすなわち縦型バイポーラトランジスタ401のベースとグランド端子8との間には、抵抗403が接続されている。縦型バイポーラトランジスタ201,402は、NPN型であり、コレクタが電源端子7に接続され、エミッタがグランド端子8に接続されている。
【0061】
本実施形態では、トリガ素子400にもエミッタ引き出し部40を設け、図16及び図18のように接続する。このように接続すると、トリガ素子400にも縦型バイポーラトランジスタ401が形成されるので、トリガ素子400がESD保護素子としても動作することになる。トリガ素子400のN+部(コレクタ)41とP−部(ベース)46とからなるダイオード402のトリガ電流及び抵抗403によって、縦型バイポーラトランジスタ201,401のベース電位が上昇し、これらが共に動作することにより、電源端子7の静電気による電荷を両方で逃がすことができる。なお、本実施形態のESD保護装置は、電源パッドに適用させているが、第一実施形態と同じように二個設けることにより入力パッド又は出力パッドに適用させてもよい。
【0062】
図19及び図20は本実施形態のESD保護装置の製造方法を示す断面図である。以下、図18乃至図20に基づき、本実施形態のESD保護装置の製造方法を詳しく説明する。
【0063】
まず、CMOSトランジスタ100のNウエル5の形成と同時に、ESD保護素子200のコレクタ引き出し部10との接続用ウエル14、及びトリガ素子400のエミッタ接続用Nウエル44を形成する。
【0064】
続いて、図19に示すように、所定形状のレジストの開口部50をマスクとして、ESD保護素子200のベース16を形成するためのイオン注入を行い、続いてコレクタNウエル17を形成するためのイオン注入を行う。このとき、トリガ素子400のP−部46及びエミッタNウェル47も同時に形成される。
【0065】
続いて、図20に示すように、CMOSトランジスタのN+拡散層1の形成と同時に、ESD保護素子200のコレクタ引き出し部10及びエミッタ11、並びにトリガ素子400のエミッタ引き出し部40及びコレクタ41を形成する。続いて、CMOSトランジスタ100のP+拡散層2と同時に、ベース引き出し部12、及びトリガ素子400のベースとなるP−部46の引き出し部42を形成する。
【0066】
続いて、ESD保護素子200の絶縁膜18及びトリガ素子400の絶縁膜48を形成する。これは、ESD保護素子200のエミッタ11とベース引き出し部12が、後で拡散層上に形成されるシリサイドにより接続されてしまうのを防止するためである。同様に、トリガ素子400のN+部41と引き出し部42とも、シリサイドで接続されるのを防止するためである。
【0067】
最後に、これらの上層で配線を形成することにより、図16の回路を形成する。
【0068】
図21及び図22は本発明に係るESD保護装置の第五実施形態を示し、図21は平面図、図22は図21におけるXXII−XXII線縦断面図である。以下、これらの図面に基づき説明する。本実施形態のESD保護装置は、面積を縮小するために、ESD保護素子のコレクタを共通化したものである。
【0069】
本実施形態におけるESD保護素子230は、図10及び図11に示す第三実施形態におけるESD保護素子200の二つのコレクタNウェル17を共通化して、一つのコレクタNウェル17’としたものである。そして、コレクタNウェル17’の両端のみでコレクタ引き出し部10を用いることにより、面積縮小を図っている。また、本実施形態のESD保護装置の製造方法は、図12乃至図15に示す第三実施形態と同じである。
【0070】
図23及び図24は本発明に係るESD保護装置の第六実施形態を示し、図23は平面図、図24は図23におけるXXIV−XXIV線縦断面図である。以下、これらの図面に基づき説明する。本実施形態のESD保護装置は、面積を縮小するために、ESD保護素子及びトリガ素子を共通化したものである。
【0071】
本実施形態におけるESD保護素子240及びトリガ素子310は、図10及び図11に示す第三実施形態におけるESD保護素子200及びトリガ素子300の二つのベース16及びP−部26を共通化して一つのベース16’とするととともに、第三実施形態におけるESD保護素子200及びトリガ素子300の二つのコレクタNウェル17及びNウェル27を共通化して一つのコレクタNウェル19としたものである。そして、ESD保護素子240のコレクタ引き出し部10を、その両端のみとすることにより、面積縮小を図っている。また、本実施形態のESD保護装置の製造方法は、図12乃至図15に示す第三実施形態と同じである。
【0072】
図25は本発明に係るESD保護装置の第七実施形態を示す縦断面図である。以下、この図面に基づき説明する。本実施形態のESD保護装置は、より低い電圧でトリガ可能なトリガ素子としたものである。
【0073】
本実施形態におけるESD保護装置は、トリガ素子310のダミーゲート電極23がグラウンドに固定されている点を除き、第一実施形態と同じである。トリガ素子310のダミーゲート電極23をグラウンドに固定すると、N+部21とダミーゲート電極23との間の電界が強くなるので、より低い電圧でトリガするようになる。
【0074】
図26及び図27は本発明に係るESD保護装置の第八実施形態を示し、図26は回路図、図27は縦断面図である。以下、これらの図面に基づき説明する。ただし、図1及び図3と同じ部分は同じ符号を付すことにより説明を省略する。本実施形態のESD保護装置は、入力バッファ保護回路として動作するものである。
【0075】
本実施形態のESD保護装置は、半導体集積回路チップの入力端子(入力パッド)6とCMOSトランジスタ100との間に設けられ、入力端子6に印加された過電圧によって降伏するダイオード511,512を有するトリガ素子510と、ダイオード511,512の降伏によって導通することにより、入力端子6の蓄積電荷を放電する縦型バイポーラトランジスタ211,212を有するESD保護素子210とを備えている。そして、ダイオード511,512は複数のダイオードが直列に接続されたものであり、過電圧はダイオード511,512にとって順方向電圧であり、降伏は導通による実質的な降伏である。なお、ダイオード511,512は、図26では四個のダイオードが直列に接続されたものとして示しているが、図27では二個のダイオードが直列に接続されたものとして便宜上簡略化して示している。
【0076】
ダイオード511は、カソードが縦型バイポーラトランジスタ211のベースに接続され、アノードが入力端子6に接続されている。ダイオード512は、カソードが縦型バイポーラトランジスタ212のベースに接続され、アノードが電源端子7に接続されている。ダイオード511のカソードとグランド端子8との間には、抵抗313が接続されている。ダイオード512のカソードと入力端子6との間には、抵抗314が接続されている。
【0077】
縦型バイポーラトランジスタ211,212は、第一実施形態と同じものを用いる。ダイオード511,512は、通常のCMOSプロセス時に形成されるN+拡散層1、P+拡散層2及びNウエル5などで形成する。
【0078】
第一実施形態では、トリガ素子に逆方向ダイオードのブレークダウンを利用していた。これに対し、本実施形態では、順方向ダイオードを電源電圧以上になるように多段接続したトリガ素子510を用いている。
【0079】
特に1.5V以下の低電圧動作デバイスは、極薄のゲート絶縁膜有するため、5V以上の印加によって破壊されてしまう。この電圧領域におけるゲート絶縁膜破壊を防止できる低電圧トリガを実現するのに、本実施形態は有効である。また、本実施形態では、電源電圧に応じてダイオードの直列接続の段数を変えることにより、所望のトリガ電圧を確保できる。
【0080】
図28は、逆方向のダイオードの降伏を利用したトリガ素子と順方向のダイオードを直列に多段接続したトリガ素子との、特性の比較結果を示すグラフである。以下、この図面に基づき説明する。
【0081】
逆方向の降伏を利用したものは、5V以下のトリガを行おうとした場合、接合の濃度を濃くすることで若干の低電圧化が可能であるが、同時に降伏前にツェナリークが増大してしまうため、通常のLSI動作時のオフリークが増大してしまう欠点がある。そのため、これ以上の降伏電圧の降下は難しい。そこで、順方向のダイオードを多段に接続したトリガ素子を用いて縦型バイポーラトランジスタのベースに電流を供給することにより、より低電圧でトリガするESD保護素子を実現できる。
【0082】
図29は、本実施形態のESD保護装置における、パッドにESDの静電パルスが印加されたときの電流電圧特性を示すグラフである。以下、この図面に基づき説明する。
【0083】
ダイオード1段分のトリガ電圧をVf(約0.6V)とすると、四段を直列に接続したダイオードのトリガ電圧はVf×4=約2.4Vとなる。パッドにESDのサージが印加され2.4Vを越えると、この順方向直列ダイオードが導通して縦型バイポーラトランジスタのベースに電流を注入する。このトリガ電流によって、高駆動力の保護素子である縦型バイポーラトランジスタが動作し、ESDのチャージを放電する。
【0084】
近年、1.2V程度の低電圧動作のCMOSデバイスにおいては、約2.5nm厚以下の極薄のゲート絶縁膜が用いられている。このゲート絶縁膜の破壊耐圧は、約4〜5Vである。このような場合には、順方向ダイオードを直列に多段接続することにより、CMOS内部回路の電源電圧よりも大きくなるようにトリガ電圧を設定することで、LSIの実動作中に誤動作を起こすことなく、ゲート絶縁膜の破壊耐圧以下でESD放電のトリガを行うことが可能となる。
【0085】
図30は、本発明に係るESD保護装置の第九実施形態を示す回路図である。以下、この図面に基づき説明する。本実施形態のESD保護装置は、電源保護回路として動作するものである。
【0086】
本実施形態のESD保護装置は、半導体集積回路チップの電源端子(電源パッド)7と内部回路103との間に設けられ、電源端子7に印加された過電圧によって降伏するダイオード516を有するトリガ素子515と、ダイオード516の降伏によって導通することにより、電源端子7の蓄積電荷を放電する縦型バイポーラトランジスタ214を有するESD保護素子213とを備えている。そして、ダイオード516は複数のダイオードが直列に接続されたものであり、過電圧はダイオード516にとって順方向電圧であり、降伏は導通による実質的な降伏である。
【0087】
ダイオード516は、カソードが縦型バイポーラトランジスタ214のベースに接続され、アノードが電源端子7に接続されている。ダイオード516のカソードとグランド端子8との間には、抵抗317が接続されている。縦型バイポーラトランジスタ214は、NPN型であり、コレクタが電源端子7に接続され、エミッタがグランド端子8に接続されている。
【0088】
断面図は図27に準ずる。したがって、本実施形態のESD保護装置も、第八実施形態と同等の作用及び効果を奏する。
【0089】
図31は、本発明に係るESD保護装置の第十実施形態を示す断面図である。以下、この図面に基づき説明する。なお、本実施形態のESD保護装置の回路図は、第八実施形態と同じである(図26)。
【0090】
本実施形態では、トリガ素子510として、縦型バイポーラトランジスタを形成するときに同時に形成されるダイオードを順方向に直列接続して利用する。図27に示す第八実施形態では、P+層2/Nウェル5からなるダイオードを用いている。これに対し、本実施形態では、縦型バイポーラトランジスタ形成時に作り込まれるN+層521/P−層526からなるダイオードを用いる。ESDチャージ放電時のような高電流領域ではウエルの抵抗が支配的であり、この抵抗が放電能力を決定する。
【0091】
図27に示すP+層2/Nウェル5からなるダイオードは、分離帯の下を電流が流れるため抵抗が大きくなる。それに比べて、本実施形態では、P+層522/N+層521間の分離を縦型バイポーラトランジスタ形成時のダミーゲート523で行い、かつ縦型バイポーラトランジスタの追加注入によりP−層526の濃度の調整が可能であるため、ダイオードの高電流領域での低抵抗化が可能である。
【0092】
また、図27に示すP+層2/Nウェル5からなるダイオードでは、P+層2/Nウェル5/P基板51からなる寄生縦方向バイポーラトランジスタが形成されてしまうため、P基板51に流れる電流が発生する。そのために、保護素子である縦型バイポーラトランジスタのベースに供給される電流が減少してしまう。しかし、本実施形態では、N+層521/P−層526からなるダイオードは、ESD保護素子210のコレクタ層17と同時に形成されるNウェル527が存在するため、縦方向に流れる電流を阻止することができるので、ESD保護素子210のベースに高効率に電流を供給することができる(図32参照)。したがって、本実施形態によれば、縦型バイポーラトランジスタのベースにトリガ電流を高効率で供給することができるので、トリガ素子のサイズを縮小することができる。
【0093】
なお、本発明は、言うまでもなく、上記第一乃至第十実施形態に限定されるものではない。例えば、P型とあるのをN型、かつN型とあるのをP型としてもよい。したがって、NPN型とあるのを、それぞれのN型及びP型を逆導電型にしてPNP型としてもよい。
【0094】
【発明の効果】
本発明に係るESD保護装置によれば、ダイオードの降伏電圧を縦型バイポーラトランジスタのトリガとしたことにより、縮小化しても接合部での電流集中及び電界集中が起きにくく、しかも低電圧でトリガする特性を容易に実現できる。本発明に係るESD保護装置の製造方法によれば、通常のCMOSプロセスにマスクを1枚追加するだけで、本発明に係るESD保護装置を容易に製造できる。
【0095】
換言すると、本発明の効果は次のとおりである。第1の効果は、縦型バイポーラトランジスタを使って、縦方向に電流を逃がすことにより、従来のCMOSFETの寄生バイポーラトランジスタを使用した横方向に電流を流すものに比べて、電流集中が少ないため、ESD保護素子自身が破壊しにくい。第2の効果は、同じ面積で放電できる電流が大きいため、ESD保護素子のために必要な面積を縮小できるので、高速動作のために必要である入力容量の低減が可能である。第3の効果は、BiCMOSプロセスを用いることなく、一般的なCMOSFETのプロセスに、ESD保護回路のためのイオン注入マスクを1枚追加するだけで、縦型バイポーラトランジスタ及びトリガ素子を形成できるので、CMOSFET互換プロセスで製造できる。第4の効果は、低電圧で動作するトリガ素子を有しているため、CMOSFETのゲート絶縁膜の破壊を防止できる。第5の効果は、所望の電圧でトリガする素子を形成することが可能である。
【図面の簡単な説明】
【図1】本発明に係るESD保護装置の第一実施形態を示す回路図である。
【図2】図1のESD保護装置の平面図である。
【図3】図2におけるIII−III線縦断面図である。
【図4】図2及び図3のESD保護装置の製造方法を示す断面図である。
【図5】図2及び図3のESD保護装置の製造方法を示す断面図である。
【図6】図2及び図3のESD保護装置の製造方法を示す断面図である。
【図7】図1のESD保護装置における、パッドにESDの静電パルスが印加されたときの電流電圧特性を示すグラフである。
【図8】図1のESD保護装置を用いた場合と、従来のMOSトランジスタの横型寄生バイポーラトランジスタを用いた場合との、単位長さあたりの破壊電流値を示すグラフである。
【図9】本発明に係るESD保護装置の第二実施形態を示す回路図である。
【図10】本発明に係るESD保護装置の第三実施形態を示す平面図である。
【図11】図10におけるXI−XI線縦断面図である。
【図12】図10及び図11のESD保護装置の製造方法を示す断面図である。
【図13】図10及び図11のESD保護装置の製造方法を示す断面図である。
【図14】図10及び図11のESD保護装置の製造方法を示す断面図である。
【図15】図10及び図11のESD保護装置の製造方法を示す断面図である。
【図16】本発明に係るESD保護装置の第四実施形態を示す回路図である。
【図17】図16のESD保護装置を示す平面図である。
【図18】図17におけるXVIII−XVIII線縦断面図である。
【図19】図16のESD保護装置の製造方法を示す断面図である。
【図20】図16のESD保護装置の製造方法を示す断面図である。
【図21】本発明に係るESD保護装置の第五実施形態を示す平面図である。
【図22】図21におけるXXII−XXII線縦断面図である。
【図23】本発明に係るESD保護装置の第六実施形態を示す平面図である。
【図24】図23におけるXXIV−XXIV線縦断面図である。
【図25】本発明に係るESD保護装置の第七実施形態を示す断面図である。
【図26】本発明に係るESD保護装置の第八実施形態を示す回路図である。
【図27】図26のESD保護装置の縦断面図である。
【図28】逆方向のダイオードの降伏を利用したトリガ素子と順方向のダイオードを直列に多段接続したトリガ素子との、特性の比較結果を示すグラフである。
【図29】図26のESD保護装置における、パッドにESDの静電パルスが印加されたときの電流電圧特性を示すグラフである。
【図30】本発明に係るESD保護装置の第九実施形態を示す回路図である。
【図31】本発明に係るESD保護装置の第十実施形態を示す断面図である。
【図32】図32(a)は、第八実施形態における、既存のCMOSプロセスで作成したP+層/Nウェルからなるダイオードを示す断面図である。図32(b)は、第十実施形態における、縦型バイポーラトランジスタの一部分を利用したダイオードを示す断面図である。
【図33】従来技術における、パッドにESDの静電パルスが印加されたときの電流電圧特性を示すグラフである。
【符号の説明】
6 入力端子(パッド)
7 電源端子(パッド)
8 グランド端子(パッド)
311,312,316,402,511,512,516 ダイオード
300,310,315,400,510,515 トリガ素子
201,211,212,214 縦型バイポーラトランジスタ
200,210,213,230,240 ESD保護素子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an ESD protection device provided in a semiconductor integrated circuit chip for protecting a semiconductor integrated circuit from electrostatic breakdown (ESD), and a method of manufacturing the same.
[0002]
[Prior art]
A conventional ESD protection device in a CMOS process generally uses a lateral parasitic bipolar transistor of a MOSFET to protect the silicon substrate by letting current flow laterally. On the other hand, the ESD protection device is required to be further downsized because the number of pins mounted on one chip increases rapidly as the miniaturization of a semiconductor integrated circuit progresses rapidly.
[0003]
[Problems to be solved by the invention]
However, as shrinking progresses, current concentration and electric field concentration at the junction increase, and the ESD protection device may be destroyed by heat generation. Therefore, there is a limit to further improvement of the ESD protection capability. In recent years, since the gate insulating film of a CMOS transistor has been made thinner, the gate insulating film may be destroyed before the ESD protection device operates (see FIG. 33). Therefore, there is a need for an ESD protection device that triggers at a lower voltage.
[0004]
OBJECT OF THE INVENTION
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide an ESD protection device that is less likely to cause current concentration and electric field concentration at a junction even when reduced in size, and that triggers at a lower voltage, and a method for manufacturing the same.
[0005]
[Means for Solving the Problems]
An ESD protection apparatus according to the present invention includes a pad of a semiconductor integrated circuit chip and a pad of the semiconductor integrated circuit chip.Includes CMOS transistorsBetween the internal circuit, PaA trigger element having a diode that breaks down due to an overvoltage applied to the gate, and an ESD protection element having a vertical bipolar transistor that discharges the accumulated charge of the pad by conducting by the breakdown of the diode. AndA vertical bipolar transistor in an ESD protection element includes a second conductivity type collector region formed in a semiconductor substrate, and a first conductivity type base region formed in the collector region using the same mask as the collector region. A collector connection well of the second conductivity type adjacent to the collector region, and the diode in the trigger element includes the first well of the second conductivity type formed in the semiconductor substrate, and the first well in the first well. A vertical bipolar transistor having a second well of the first conductivity type formed using the same mask as the first well, and an anode lead portion and a cathode lead portion formed in the second well. The transistor collector connection well is formed simultaneously with the second conductivity type well for the CMOS transistor,The collector electrode of the vertical bipolar transistor is,Through the well for connecting theTIt is pulled out from the lector region (Claim 1)
[0006]
Compared with the lateral bipolar transistor, the vertical bipolar transistor has a larger junction area if it has the same occupied area. Therefore, even if the vertical bipolar transistor is reduced, current concentration and electric field concentration are less likely to occur at the junction. On the other hand, the diode can easily set a desired breakdown voltage by changing the impurity concentration or the like. Therefore, by using the breakdown voltage of the diode as a trigger for the vertical bipolar transistor, it is possible to obtain an ESD protection device that is less likely to cause current concentration and electric field concentration at the junction even when the diode is reduced and that triggers at a low voltage.
[0007]
The first specific example of the ESD protection apparatus according to the present invention is as follows (claim 3). The pad is an input terminal or an output terminal. The trigger element includes first and second diodes and first and second resistors. The ESD protection element is composed of NPN-type first and second vertical bipolar transistors. The first diode has a cathode connected to the pad and an anode connected to the base of the first vertical bipolar transistor. The second diode has a cathode connected to the power supply terminal and an anode connected to the base of the second vertical bipolar transistor. A first resistor is connected between the anode of the first diode and the ground terminal. A second resistor is connected between the anode and pad of the second diode. The first vertical bipolar transistor has a collector connected to the pad and an emitter connected to the ground terminal. The second vertical bipolar transistor has a collector connected to the power supply terminal and an emitter connected to the pad..
[0008]
A second specific example of the ESD protection apparatus according to the present invention is as follows (claim 5). The pad is a power supply terminal. The vertical bipolar transistor is an NPN type. The diode has a cathode connected to the pad and an anode connected to the base of the vertical bipolar transistor. A resistor is connected between the anode of the diode and the ground terminal. The vertical bipolar transistor has a collector connected to the pad and an emitter connected to the ground terminal.
[0009]
The ESD protection apparatus according to the present invention may have the following configuration (
[0012]
The conductivity types P and N may be N and P of opposite conductivity types, respectively (
[0013]
The diode may be a diode or a plurality of diodes connected in series, the overvoltage is a forward voltage for the diode, and the breakdown is a substantial breakdown due to conduction. 7-10). The forward voltage drop of the diode is less dependent on the impurity concentration and lower than the breakdown voltage. Therefore, the desired substantial breakdown voltage can be set with high accuracy by selecting the number of diodes connected in series.
[0016]
[0017]
Claim 13In the ESD protection device described, P+Layer and first and second N+The layer is the P of the CMOS transistor that constitutes the internal circuit.+Layer and N+It may be formed simultaneously with the layer (
[0018]
Claim 13In the ESD protection device described, the second N−The type well is the N of the CMOS transistor constituting the internal circuit.−It may be formed at the same time as the mold well (
[0019]
[0020]
[0021]
[0022]
Moreover, the ESD protection apparatus according to the present invention may further have the following configuration (Claim 25). The diode is a P formed on the surface of the silicon substrate.−Type well and this P−N formed away from each other on the mold well surface+Layer and P+Layers and these N+Layer and P+P between layers−A dummy gate electrode provided on the mold well via an insulating film and connected to the ground terminal.The diode is P + The layer becomes the anode lead part and N + Layer becomes cathode lead. In this case, N+Since the electric field between the layer and the dummy gate electrode becomes strong, the trigger is made at a lower voltage. Note that the conductivity types P and N may be the opposite conductivity types N and P, respectively (Claim 26).
[0023]
The manufacturing method of the ESD protection apparatus according to the present invention is as follows:Claim 1, 3, 5, 11, or 12A method for manufacturing the described ESD protection device, comprising the following steps (Claim 27). N of a CMOS transistor constituting an internal circuit with respect to a P-type silicon substrate−N for collector connection to be connected to the collector of the type well and the collector of the vertical bipolar transistor−Process for simultaneously forming mold wells(1). A collector N serving as a collector of a vertical bipolar transistor with respect to a P-type silicon substrate−Type well and diode N−Process for simultaneously forming mold wells(2). Collector of vertical bipolar transistor N−P as a base in the mold well−Mold layer and diode N−P serving as anode in the mold well−Process for forming mold layer simultaneously(3). P of CMOS transistor−N in mold well+N for collector connection of type layer and vertical bipolar transistor−N in mold well+P of type layer, vertical bipolar transistor−N used as emitter in mold layer+Mold layer and diode P−N as a cathode in the mold layer+Process for forming mold layer simultaneously(Four). N of CMOS transistor−P in mold well+P of type layer, vertical bipolar transistor−P for mold layer+Mold layer and diode P−P for mold layer+Process for forming mold layer simultaneously(Five). in this case,
[0024]
The ESD protection device according to the present invention is manufactured at the same time in the manufacturing process of the CMOS transistor except the steps (2) and (3). Processes (2) and (3) are ion implantations on the same portion, and therefore, only one mask needs to be added in a normal CMOS transistor manufacturing process.
[0025]
Also, the collector N of the vertical bipolar transistor−N of type well and diode−Mold well process(2)A step of forming a dummy gate electrode at the same time as the gate electrode of the CMOS transistor in the region formed in step (1) may be further provided. However, the dummy gate electrode(Four)N of a vertical bipolar transistor and a diode formed by+Mold layer and process(Five)Vertical bipolar transistor and diode P formed by+This prevents the mold layer from being connected in a later process (Claim 29). Or process(Four)N of a vertical bipolar transistor and a diode formed by+Mold layer,Process (Five)Vertical bipolar transistor and diode P formed by+It may be further provided with a step of forming an insulating film for preventing the mold layer from being connected in a later step (30).
[0026]
In other words, the present invention provides a method for protecting a semiconductor device from electrostatic breakdown (ESD) using a manufacturing method compatible with a normal CMOSFET manufacturing process, a trigger element operating at a low voltage, and a vertical bipolar transistor. When the electrostatic pulse is applied to the input / output pad or the power supply pad, the trigger element operates at a low voltage so that the gate insulating film of the internal MOS transistor does not break down. An ESD protection device structure and a method for manufacturing the same, which are operated to prevent a concentration of current by releasing a large amount of charge in the vertical direction of the silicon substrate, thereby obtaining a high ESD resistance.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
1 to 3 show a first embodiment of an ESD protection device according to the present invention. FIG. 1 is a circuit diagram, FIG. 2 is a plan view, and FIG. 3 is a longitudinal sectional view taken along line III-III in FIG. Hereinafter, description will be given based on these drawings. The ESD protection apparatus of this embodiment operates as an input buffer protection circuit.
[0028]
The ESD protection device according to the present embodiment is provided between the input terminal (input pad) 6 of the semiconductor integrated circuit chip 6 and the
[0029]
The
[0030]
In recent years, since the gate insulating film is rapidly becoming thinner, the
[0031]
The
[0032]
First, the
[0033]
The
[0034]
4 to 6 are cross-sectional views showing a method for manufacturing the ESD protection apparatus of this embodiment. Hereinafter, the manufacturing method of the ESD protection apparatus of this embodiment will be described in detail with reference to FIGS.
[0035]
First, as shown in FIG. 4, simultaneously with the formation of the N well 5 of the
[0036]
Subsequently, as shown in FIG. 5, ion implantation for forming the
[0037]
Subsequently, as shown in FIG.+Simultaneously with the formation of the
[0038]
Subsequently, as shown in FIG.+At the same time as the
[0039]
Next, the operation of the ESD protection apparatus according to the present embodiment will be described with reference to FIGS.
[0040]
An operation when an electrostatic pulse is applied to the input terminal 6 will be described. First, when a positive ESD pulse is applied to the input terminal 6 with respect to the
[0041]
Assuming that the gate insulating film of the
[0042]
Therefore, a
[0043]
FIG. 7 shows current-voltage characteristics when an ESD electrostatic pulse is applied to the pad. First, when the
[0044]
When a negative ESD pulse is applied to the input terminal 6 with respect to the
[0045]
FIG. 8 shows breakdown current values per unit length when the ESD protection device of this embodiment is used and when a conventional parasitic MOS bipolar transistor is used. The breakdown current value of the ESD protection element composed of the vertical bipolar transistor of this embodiment is larger than that of the horizontal bipolar transistor. Further, when the internal gate insulating film thickness is reduced to about 2 nm, the breakdown current value of the lateral bipolar transistor rapidly decreases, but the decrease is slight in the vertical bipolar transistor.
[0046]
FIG. 9 is a circuit diagram showing a second embodiment of the ESD protection apparatus according to the present invention. Hereinafter, description will be given based on this drawing. The ESD protection device of this embodiment operates as a power protection circuit.
[0047]
The ESD protection apparatus of this embodiment is provided between a power supply terminal (power supply pad) 7 of a semiconductor integrated circuit chip and an
[0048]
The
[0049]
The plan view and the cross-sectional view are the same as FIG. 2 and FIG. Therefore, the ESD protection apparatus of this embodiment also has the same operation and effect as the first embodiment.
[0050]
10 to 15 show a third embodiment of the ESD protection apparatus according to the present invention, FIG. 10 is a plan view, FIG. 11 is a longitudinal sectional view taken along line XI-XI in FIG. 10, and FIGS. It is sectional drawing shown. Hereinafter, description will be given based on these drawings. However, the same parts as those in FIG. 2 to FIG.
[0051]
In the ESD protection apparatus of this embodiment, instead of the silicide isolation
[0052]
First, as shown in FIG. 12, simultaneously with the formation of the N well 5 of the
[0053]
Subsequently, as shown in FIG. 13, ion implantation for forming the
[0054]
Subsequently, as shown in FIG.+Simultaneously with the formation of the
[0055]
Subsequently, as shown in FIG.+At the same time as the
[0056]
Subsequently, as illustrated in FIG. 11, the insulating
[0057]
Finally, by forming wirings in these upper layers, the circuit shown in FIG. 1 is formed.
[0058]
16 to 18 show a fourth embodiment of the ESD protection apparatus according to the present invention. FIG. 16 is a circuit diagram, FIG. 17 is a plan view, and FIG. 18 is a vertical sectional view taken along line XVIII-XVIII in FIG. Hereinafter, description will be given based on these drawings. In the ESD protection apparatus of this embodiment, the trigger element is also operated as a vertical bipolar transistor of the ESD protection element.
[0059]
The ESD protection apparatus of this embodiment is provided between a power supply terminal (power supply pad) 7 of a semiconductor integrated circuit chip and an
[0060]
The
[0061]
In this embodiment, the
[0062]
19 and 20 are cross-sectional views showing a method for manufacturing the ESD protection apparatus of this embodiment. Hereinafter, the manufacturing method of the ESD protection apparatus of this embodiment will be described in detail with reference to FIGS.
[0063]
First, simultaneously with the formation of the N well 5 of the
[0064]
Subsequently, as shown in FIG. 19, ion implantation for forming the
[0065]
Subsequently, as shown in FIG.+Simultaneously with the formation of the
[0066]
Subsequently, the insulating
[0067]
Finally, by forming wirings in these upper layers, the circuit of FIG. 16 is formed.
[0068]
21 and 22 show a fifth embodiment of the ESD protection apparatus according to the present invention, FIG. 21 is a plan view, and FIG. 22 is a longitudinal sectional view taken along line XXII-XXII in FIG. Hereinafter, description will be given based on these drawings. In the ESD protection device of this embodiment, the collector of the ESD protection element is shared in order to reduce the area.
[0069]
The ESD protection element 230 in the present embodiment is a collector N well 17 ′ in which the two
[0070]
23 and 24 show a sixth embodiment of the ESD protection apparatus according to the present invention, FIG. 23 is a plan view, and FIG. 24 is a longitudinal sectional view taken along line XXIV-XXIV in FIG. Hereinafter, description will be given based on these drawings. In the ESD protection apparatus of this embodiment, an ESD protection element and a trigger element are shared in order to reduce the area.
[0071]
The ESD protection element 240 and the
[0072]
FIG. 25 is a longitudinal sectional view showing a seventh embodiment of the ESD protection apparatus according to the present invention. Hereinafter, description will be given based on this drawing. The ESD protection apparatus of this embodiment is a trigger element that can be triggered by a lower voltage.
[0073]
The ESD protection apparatus in the present embodiment is the same as that in the first embodiment except that the
[0074]
26 and 27 show an eighth embodiment of the ESD protection apparatus according to the present invention, FIG. 26 is a circuit diagram, and FIG. 27 is a longitudinal sectional view. Hereinafter, description will be given based on these drawings. However, the same parts as those in FIG. 1 and FIG. The ESD protection apparatus of this embodiment operates as an input buffer protection circuit.
[0075]
The ESD protection apparatus of the present embodiment is provided with a
[0076]
The
[0077]
The vertical
[0078]
In the first embodiment, the reverse diode breakdown is used as the trigger element. On the other hand, in this embodiment, the
[0079]
In particular, a low-voltage operating device of 1.5 V or less has an extremely thin gate insulating film, and is thus destroyed by application of 5 V or more. This embodiment is effective in realizing a low voltage trigger that can prevent the gate insulating film from being broken in this voltage region. In the present embodiment, a desired trigger voltage can be secured by changing the number of diodes connected in series according to the power supply voltage.
[0080]
FIG. 28 is a graph showing a comparison result of characteristics between a trigger element using breakdown of a diode in the reverse direction and a trigger element in which forward diodes are connected in multiple stages in series. Hereinafter, description will be given based on this drawing.
[0081]
In the case of using the breakdown in the reverse direction, when a trigger of 5 V or less is attempted, it is possible to lower the voltage slightly by increasing the concentration of the junction, but at the same time, zener leakage increases before breakdown. There is a drawback that off-leakage during normal LSI operation increases. For this reason, it is difficult to further drop the breakdown voltage. Therefore, an ESD protection element that triggers at a lower voltage can be realized by supplying current to the base of the vertical bipolar transistor using a trigger element in which forward diodes are connected in multiple stages.
[0082]
FIG. 29 is a graph showing current-voltage characteristics when an ESD electrostatic pulse is applied to the pad in the ESD protection apparatus of the present embodiment. Hereinafter, description will be given based on this drawing.
[0083]
If the trigger voltage for one stage of the diode is Vf (about 0.6 V), the trigger voltage of the diode having four stages connected in series is Vf × 4 = about 2.4 V. When an ESD surge is applied to the pad and exceeds 2.4V, this forward series diode conducts and injects current into the base of the vertical bipolar transistor. This trigger current activates a vertical bipolar transistor, which is a protection element with a high driving force, and discharges the ESD charge.
[0084]
In recent years, in a CMOS device operating at a low voltage of about 1.2 V, an extremely thin gate insulating film having a thickness of about 2.5 nm or less is used. The breakdown voltage of the gate insulating film is about 4 to 5V. In such a case, by setting the trigger voltage to be higher than the power supply voltage of the CMOS internal circuit by connecting forward diodes in multiple stages in series, there is no malfunction during the actual operation of the LSI. The ESD discharge can be triggered below the breakdown voltage of the gate insulating film.
[0085]
FIG. 30 is a circuit diagram showing a ninth embodiment of the ESD protection apparatus according to the present invention. Hereinafter, description will be given based on this drawing. The ESD protection device of this embodiment operates as a power protection circuit.
[0086]
The ESD protection apparatus of this embodiment is provided between a power supply terminal (power supply pad) 7 of a semiconductor integrated circuit chip and an
[0087]
The
[0088]
The cross-sectional view conforms to FIG. Therefore, the ESD protection apparatus of this embodiment also has the same operations and effects as the eighth embodiment.
[0089]
FIG. 31 is a sectional view showing the tenth embodiment of the ESD protection apparatus according to the present invention. Hereinafter, description will be given based on this drawing. The circuit diagram of the ESD protection apparatus of this embodiment is the same as that of the eighth embodiment (FIG. 26).
[0090]
In the present embodiment, as the
[0091]
The diode including the P +
[0092]
27, since the parasitic vertical bipolar transistor composed of the P +
[0093]
Needless to say, the present invention is not limited to the first to tenth embodiments. For example, the P type may be the N type, and the N type may be the P type. Therefore, the NPN type may be a PNP type by making each N type and P type have opposite conductivity types.
[0094]
【The invention's effect】
According to the ESD protection apparatus of the present invention, since the breakdown voltage of the diode is used as a trigger for the vertical bipolar transistor, current concentration and electric field concentration at the junction are hardly caused even when the diode is reduced, and triggering is performed at a low voltage. The characteristics can be easily realized. According to the manufacturing method of the ESD protection device according to the present invention, the ESD protection device according to the present invention can be easily manufactured by adding only one mask to a normal CMOS process.
[0095]
In other words, the effects of the present invention are as follows. The first effect is that the current concentration in the vertical direction is reduced by using the vertical bipolar transistor, so that the current concentration is less than that in the case of using the parasitic bipolar transistor of the conventional CMOSFET to flow the current in the horizontal direction. The ESD protection element itself is difficult to break. The second effect is that since the current that can be discharged in the same area is large, the area required for the ESD protection element can be reduced, so that the input capacitance required for high-speed operation can be reduced. The third effect is that a vertical bipolar transistor and a trigger element can be formed by adding only one ion implantation mask for an ESD protection circuit to a general CMOSFET process without using a BiCMOS process. It can be manufactured by a CMOSFET compatible process. The fourth effect is that the trigger element that operates at a low voltage is included, so that the gate insulating film of the CMOSFET can be prevented from being broken. A fifth effect is that an element that triggers at a desired voltage can be formed.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of an ESD protection apparatus according to the present invention.
2 is a plan view of the ESD protection device of FIG. 1. FIG.
3 is a longitudinal sectional view taken along line III-III in FIG.
4 is a cross-sectional view showing a manufacturing method of the ESD protection apparatus of FIGS. 2 and 3. FIG.
5 is a cross-sectional view showing a method for manufacturing the ESD protection apparatus of FIGS. 2 and 3. FIG.
6 is a cross-sectional view showing a manufacturing method of the ESD protection device of FIGS. 2 and 3. FIG.
7 is a graph showing current-voltage characteristics when an ESD electrostatic pulse is applied to a pad in the ESD protection apparatus of FIG. 1; FIG.
FIG. 8 is a graph showing breakdown current values per unit length when the ESD protection device of FIG. 1 is used and when a conventional parasitic MOS bipolar transistor is used.
FIG. 9 is a circuit diagram showing a second embodiment of an ESD protection apparatus according to the present invention.
FIG. 10 is a plan view showing a third embodiment of the ESD protection apparatus according to the present invention.
11 is a longitudinal sectional view taken along line XI-XI in FIG.
12 is a cross-sectional view showing a method for manufacturing the ESD protection apparatus of FIGS. 10 and 11. FIG.
13 is a cross-sectional view showing a method for manufacturing the ESD protection apparatus of FIGS. 10 and 11. FIG.
14 is a cross-sectional view showing a manufacturing method of the ESD protection apparatus of FIGS. 10 and 11. FIG.
15 is a cross-sectional view showing a method for manufacturing the ESD protection apparatus of FIGS. 10 and 11. FIG.
FIG. 16 is a circuit diagram showing a fourth embodiment of an ESD protection apparatus according to the present invention.
17 is a plan view showing the ESD protection apparatus of FIG. 16. FIG.
18 is a longitudinal sectional view taken along line XVIII-XVIII in FIG.
FIG. 19 is a cross-sectional view showing a method for manufacturing the ESD protection apparatus of FIG. 16;
20 is a cross-sectional view showing a method for manufacturing the ESD protection apparatus of FIG. 16. FIG.
FIG. 21 is a plan view showing a fifth embodiment of the ESD protection apparatus according to the present invention.
22 is a longitudinal sectional view taken along line XXII-XXII in FIG. 21. FIG.
FIG. 23 is a plan view showing a sixth embodiment of the ESD protection apparatus according to the present invention.
24 is a vertical sectional view taken along line XXIV-XXIV in FIG. 23. FIG.
FIG. 25 is a sectional view showing a seventh embodiment of an ESD protection apparatus according to the present invention.
FIG. 26 is a circuit diagram showing an eighth embodiment of an ESD protection apparatus according to the present invention.
27 is a longitudinal sectional view of the ESD protection device of FIG. 26. FIG.
FIG. 28 is a graph showing a comparison result of characteristics of a trigger element using breakdown of a diode in the reverse direction and a trigger element in which forward diodes are connected in multiple stages in series.
FIG. 29 is a graph showing current-voltage characteristics when an ESD electrostatic pulse is applied to a pad in the ESD protection apparatus of FIG. 26;
FIG. 30 is a circuit diagram showing a ninth embodiment of an ESD protection apparatus according to the present invention.
FIG. 31 is a cross-sectional view showing a tenth embodiment of the ESD protection apparatus according to the present invention.
FIG. 32A is a cross-sectional view showing a diode composed of a P + layer / N well formed by an existing CMOS process in the eighth embodiment. FIG. 32B is a cross-sectional view showing a diode using a part of a vertical bipolar transistor in the tenth embodiment.
FIG. 33 is a graph showing current-voltage characteristics when an ESD electrostatic pulse is applied to a pad in the prior art.
[Explanation of symbols]
6 Input terminal (pad)
7 Power terminal (pad)
8 Ground terminal (pad)
311, 312, 316, 402, 511, 512, 516 Diode
300, 310, 315, 400, 510, 515 Trigger element
201, 211, 212, 214 Vertical bipolar transistor
200, 210, 213, 230, 240 ESD protection element
Claims (30)
前記ESD保護素子における縦型バイポーラトランジスタは、半導体基板に形成された第2導電型のコレクタ領域と、このコレクタ領域内に当該コレクタ領域と同一のマスクを用いて形成された第1導電型のベース領域と、前記コレクタ領域に隣接する第2導電型のコレクタ接続用ウェルとを有し、
前記トリガ素子におけるダイオードは、前記半導体基板に形成された第2導電型の第1のウェルと、この第1のウェル内に当該第1のウェルと同一のマスクを用いて形成された第1導電型の第2のウェルと、この第2のウェル内に形成されたアノード引き出し部及びカソード引き出し部とを有し、
前記縦型バイポーラトランジスタのコレクタ接続用ウェルは、前記CMOSトランジスタ用の第2導電型のウェルと同時に形成され、前記縦型バイポーラトランジスタのコレクタ電極は、前記コレクタ接続用ウェルを介して前記コレクタ領域から引き出されている、
ことを特徴とするESD保護装置。A trigger device having a diode surrender by overvoltage provided, which is applied before Symbol pad between an internal circuit including a pad and CMOS transistor of the semiconductor integrated circuit chip of the semiconductor integrated circuit chip, conduction by the breakdown of the diode An ESD protection device comprising an ESD protection element having a vertical bipolar transistor that discharges the accumulated charge of the pad ,
The vertical bipolar transistor in the ESD protection element includes a second conductivity type collector region formed in a semiconductor substrate and a first conductivity type base formed in the collector region using the same mask as the collector region. A collector connection well of a second conductivity type adjacent to the collector region,
The diode in the trigger element has a first well of a second conductivity type formed in the semiconductor substrate, and a first conductivity formed in the first well using the same mask as the first well. A second well of the mold, and an anode lead portion and a cathode lead portion formed in the second well,
The collector well of the vertical bipolar transistor is formed simultaneously with the second conductivity type well for the CMOS transistor, and the collector electrode of the vertical bipolar transistor is connected to the collector region through the collector connection well. Pulled out,
An ESD protection device.
前記過電圧は当該ダイオードにとって順方向電圧であり、
前記降伏は導通による実質的な降伏である、
請求項1記載のESD保護装置。The diode is one or a plurality of diodes connected in series,
The overvoltage is a forward voltage for the diode,
The breakdown is a substantial breakdown due to conduction,
The ESD protection device according to claim 1.
前記トリガ素子は第一及び第二の前記ダイオード並びに第一及び第二の抵抗からなり、
前記ESD保護素子はNPN型の第一及び第二の前記縦型バイポーラトランジスタからなり、
前記第一のダイオードは、カソードが前記パッドに接続され、アノードが前記第一の縦型バイポーラトランジスタのベースに接続され、
前記第二のダイオードは、カソードが電源端子に接続され、アノードが前記第二の縦型バイポーラトランジスタのベースに接続され、
前記第一のダイオードのアノードとグランド端子との間には、前記第一の抵抗が接続され、
前記第二のダイオードのアノードと前記パッドとの間には、前記第二の抵抗が接続され、
前記第一の縦型バイポーラトランジスタは、コレクタが前記パッドに接続され、エミッタが前記グランド端子に接続され、
前記第二の縦型バイポーラトランジスタは、コレクタが前記電源端子に接続され、エミッタが前記パッドに接続された、
請求項1記載のESD保護装置。The pad is an input terminal or an output terminal,
The trigger element comprises first and second diodes and first and second resistors;
The ESD protection element comprises NPN type first and second vertical bipolar transistors,
The first diode has a cathode connected to the pad and an anode connected to a base of the first vertical bipolar transistor;
The second diode has a cathode connected to a power supply terminal, an anode connected to a base of the second vertical bipolar transistor,
The first resistor is connected between the anode of the first diode and the ground terminal,
The second resistor is connected between the anode of the second diode and the pad,
The first vertical bipolar transistor has a collector connected to the pad, an emitter connected to the ground terminal,
The second vertical bipolar transistor has a collector connected to the power supply terminal and an emitter connected to the pad .
The ESD protection device according to claim 1.
前記トリガ素子は第一及び第二の前記ダイオード並びに第一及び第二の抵抗からなり、
前記ESD保護素子はPNP型の第一及び第二の前記縦型バイポーラトランジスタからなり、
前記第一のダイオードは、カソードが前記第一の縦型バイポーラトランジスタのベースに接続され、アノードがグランド端子に接続され、
前記第二のダイオードは、カソードが前記第二の縦型バイポーラトランジスタのベースに接続され、アノードが前記パッドに接続され、
前記第一のダイオードのカソードと前記パッドとの間には、前記第一の抵抗が接続され、
前記第二のダイオードのカソードと前記電源端子との間には、前記第二の抵抗が接続され、
前記第一の縦型バイポーラトランジスタは、コレクタが前記グランド端子に接続され、エミッタが前記パッドに接続され、
前記第二の縦型バイポーラトランジスタは、コレクタが前記パッドに接続され、エミッタが前記電源端子に接続された、
請求項1記載のESD保護装置。The pad is an input terminal or an output terminal,
The trigger element comprises first and second diodes and first and second resistors;
The ESD protection element comprises PNP type first and second vertical bipolar transistors,
The first diode has a cathode connected to a base of the first vertical bipolar transistor, an anode connected to a ground terminal,
The second diode has a cathode connected to a base of the second vertical bipolar transistor, an anode connected to the pad,
The first resistor is connected between the cathode of the first diode and the pad,
The second resistor is connected between the cathode of the second diode and the power supply terminal,
The first vertical bipolar transistor has a collector connected to the ground terminal, an emitter connected to the pad,
The second vertical bipolar transistor has a collector connected to the pad and an emitter connected to the power supply terminal .
The ESD protection device according to claim 1.
前記縦型バイポーラトランジスタはNPN型であり、
前記ダイオードは、カソードが前記パッドに接続され、アノードが前記縦型バイポーラトランジスタのベースに接続され、
前記ダイオードのアノードとグランド端子との間には、抵抗が接続され、
前記縦型バイポーラトランジスタは、コレクタが前記パッドに接続され、エミッタが前記グランド端子に接続された、
請求項1記載のESD保護装置。The pad is a power terminal,
The vertical bipolar transistor is an NPN type,
The diode has a cathode connected to the pad, an anode connected to the base of the vertical bipolar transistor,
A resistor is connected between the anode of the diode and the ground terminal,
The vertical bipolar transistor has a collector connected to the pad and an emitter connected to the ground terminal.
The ESD protection device according to claim 1.
前記縦型バイポーラトランジスタはPNP型であり、
前記ダイオードは、カソードが前記縦型バイポーラトランジスタのベースに接続され、アノードがグランド端子に接続され、
前記ダイオードのカソードと前記電源端子との間には、抵抗が接続され、
前記縦型バイポーラトランジスタは、コレクタが前記グランド端子に接続され、エミッタが前記パッドに接続された、
請求項1記載のESD保護装置。The pad is a power terminal,
The vertical bipolar transistor is a PNP type,
The diode has a cathode connected to the base of the vertical bipolar transistor, an anode connected to a ground terminal,
A resistor is connected between the cathode of the diode and the power supply terminal,
The vertical bipolar transistor has a collector connected to the ground terminal and an emitter connected to the pad.
The ESD protection device according to claim 1.
前記トリガ素子は第一及び第二の前記ダイオード並びに第一及び第二の抵抗からなり、
前記ESD保護素子はNPN型の第一及び第二の前記縦型バイポーラトランジスタからなり、
前記第一のダイオードは、アノードが前記パッドに接続され、カソードが前記第一の縦型バイポーラトランジスタのベースに接続され、
前記第二のダイオードは、アノードが電源端子に接続され、カソードが前記第二の縦型バイポーラトランジスタのベースに接続され、
前記第一のダイオードのカソードとグランド端子との間には、前記第一の抵抗が接続され、
前記第二のダイオードのカソードと前記パッドとの間には、前記第二の抵抗が接続され、
前記第一の縦型バイポーラトランジスタは、コレクタが前記パッドに接続され、エミッタが前記グランド端子に接続され、
前記第二の縦型バイポーラトランジスタは、コレクタが前記電源端子に接続され、エミッタが前記パッドに接続された、
請求項2記載のESD保護装置。The pad is an input terminal or an output terminal,
The trigger element comprises first and second diodes and first and second resistors;
The ESD protection element comprises NPN type first and second vertical bipolar transistors,
The first diode has an anode connected to the pad and a cathode connected to a base of the first vertical bipolar transistor;
The second diode has an anode connected to a power supply terminal and a cathode connected to a base of the second vertical bipolar transistor,
The first resistor is connected between the cathode of the first diode and the ground terminal,
The second resistor is connected between the cathode of the second diode and the pad,
The first vertical bipolar transistor has a collector connected to the pad, an emitter connected to the ground terminal,
The second vertical bipolar transistor has a collector connected to the power supply terminal and an emitter connected to the pad .
The ESD protection device according to claim 2.
前記トリガ素子は第一及び第二の前記ダイオード並びに第一及び第二の抵抗からなり、
前記ESD保護素子はPNP型の第一及び第二の前記縦型バイポーラトランジスタからなり、
前記第一のダイオードは、アノードが前記第一の縦型バイポーラトランジスタのベースに接続され、カソードがグランド端子に接続され、
前記第二のダイオードは、アノードが前記第二の縦型バイポーラトランジスタのベースに接続され、カソードが前記パッドに接続され、
前記第一のダイオードのアノードと前記パッドとの間には、前記第一の抵抗が接続され、
前記第二のダイオードのアノードと前記電源端子との間には、前記第二の抵抗が接続され、
前記第一の縦型バイポーラトランジスタは、コレクタが前記グランド端子に接続され、エミッタが前記パッドに接続され、
前記第二の縦型バイポーラトランジスタは、コレクタが前記パッドに接続され、エミッタが前記電源端子に接続された、
請求項2記載のESD保護装置。The pad is an input terminal or an output terminal,
The trigger element comprises first and second diodes and first and second resistors;
The ESD protection element comprises PNP type first and second vertical bipolar transistors,
The first diode has an anode connected to a base of the first vertical bipolar transistor, a cathode connected to a ground terminal,
The second diode has an anode connected to a base of the second vertical bipolar transistor, a cathode connected to the pad,
The first resistor is connected between the anode of the first diode and the pad,
The second resistor is connected between the anode of the second diode and the power supply terminal,
The first vertical bipolar transistor has a collector connected to the ground terminal, an emitter connected to the pad,
The second vertical bipolar transistor has a collector connected to the pad and an emitter connected to the power supply terminal .
The ESD protection device according to claim 2.
前記縦型バイポーラトランジスタはNPN型であり、
前記ダイオードは、アノードが前記パッドに接続され、カソードが前記縦型バイポーラトランジスタのベースに接続され、
前記ダイオードのカソードとグランド端子との間には、抵抗が接続され、
前記縦型バイポーラトランジスタは、コレクタが前記パッドに接続され、エミッタが前記グランド端子に接続された、
請求項2記載のESD保護装置。The pad is a power terminal,
The vertical bipolar transistor is an NPN type,
The diode has an anode connected to the pad, a cathode connected to the base of the vertical bipolar transistor,
A resistor is connected between the cathode of the diode and the ground terminal,
The vertical bipolar transistor has a collector connected to the pad and an emitter connected to the ground terminal .
The ESD protection device according to claim 2.
前記縦型バイポーラトランジスタはPNP型であり、
前記ダイオードは、アノードが前記縦型バイポーラトランジスタのベースに接続され、カソードがグランド端子に接続され、
前記ダイオードのアノードと前記電源端子との間には、抵抗が接続され、
前記縦型バイポーラトランジスタは、コレクタが前記グランド端子に接続され、エミッタが前記パッドに接続された、
請求項2記載のESD保護装置。The pad is a power terminal,
The vertical bipolar transistor is a PNP type,
The diode has an anode connected to the base of the vertical bipolar transistor, a cathode connected to a ground terminal,
A resistor is connected between the anode of the diode and the power supply terminal,
The vertical bipolar transistor has a collector connected to the ground terminal and an emitter connected to the pad .
The ESD protection device according to claim 2.
請求項1記載のESD保護装置。 The ESD protection device according to claim 1.
前記アノードは、前記縦型バイポーラトランジスタのコレクタと同時に形成されたN型領域によって、前記半導体基板から絶縁されている、The anode is insulated from the semiconductor substrate by an N-type region formed simultaneously with the collector of the vertical bipolar transistor;
請求項11記載のESD保護装置。 The ESD protection apparatus according to claim 11.
前記第二のN−型ウェルと前記P−型ウェルとが分離用絶縁物で絶縁され、前記P型シリコン基板と前記P−型ウェルとが分離用絶縁物で絶縁され、
前記縦型バイポーラトランジスタは、前記第二のN + 層がコレクタ引き出し部となり、前記P + 層がベース引き出し部となり、前記第一のN + 層がエミッタ引き出し部となり、
前記ダイオードは、前記P + 層がアノード引き出し部となり、前記第一のN + 層がカソード引き出し部となる、
請求項1又は2記載のESD保護装置。Said vertical bipolar transistor and said diode, a first N formed in the P-type silicon substrate surface - the formed in the P-type silicon substrate surface in contact with the mold well - -type well and this first N second N - -type well, the second N - and the second N + layer formed on the mold well surface, the first N - P formed in the mold well surface - -type well, the P - a P + layer and the first N + layer formed apart from each other in the mold well surface, the P + layer and the first N + layer between these P + layer and the first N + layer consists of a attached to an insulating material to prevent electrical connection between,
The second N − type well and the P − type well are insulated by a separation insulator, and the P type silicon substrate and the P − type well are insulated by a separation insulator ,
In the vertical bipolar transistor, the second N + layer serves as a collector lead portion, the P + layer serves as a base lead portion, and the first N + layer serves as an emitter lead portion.
In the diode, the P + layer serves as an anode lead portion, and the first N + layer serves as a cathode lead portion.
The ESD protection apparatus according to claim 1 or 2 .
前記第二のP−型ウェルと前記N−型ウェルとが分離用絶縁物で絶縁され、前記N型シリコン基板と前記N−型ウェルとが分離用絶縁物で絶縁され、
前記縦型バイポーラトランジスタは、前記第二のP + 層がコレクタ引き出し部となり、 前記N + 層がベース引き出し部となり、前記第一のP + 層がエミッタ引き出し部となり、
前記ダイオードは、前記P + 層がアノード引き出し部となり、前記第一のN + 層がカソード引き出し部となる、
請求項1又は2記載のESD保護装置。Said vertical bipolar transistor and said diode, a first P formed in N-type silicon substrate surface - the formed in the N-type silicon substrate surface in contact with the mold well - -type well and, this first P and type well, the second P - - second P and the second P + layer formed in the mold well surface, the first P - formed in the mold well surface the N - -type well, the N - the N + layer and the first P + layer formed apart from each other in the mold well surface, the P + layer and the first N + layer between these N + layer and the first P + layer consists of a attached to an insulating material to prevent electrical connection between,
The second P − type well and the N − type well are insulated by a separation insulator, and the N type silicon substrate and the N − type well are insulated by a separation insulator ,
In the vertical bipolar transistor, the second P + layer serves as a collector lead portion, the N + layer serves as a base lead portion, and the first P + layer serves as an emitter lead portion.
In the diode, the P + layer serves as an anode lead portion, and the first N + layer serves as a cathode lead portion.
The ESD protection apparatus according to claim 1 or 2 .
請求項13記載のESD保護装置。The P + layer and the first and second N + layers are formed simultaneously with the P + layer and the N + layer of the CMOS transistor that constitutes the internal circuit.
The ESD protection device according to claim 13 .
請求項14記載のESD保護装置。The N + layer and the first and second P + layers are formed simultaneously with the N + layer and the P + layer of the CMOS transistor that constitutes the internal circuit.
The ESD protection apparatus according to claim 14 .
請求項14記載のESD保護装置。The second N − type well is formed simultaneously with the N − type well of the CMOS transistor constituting the internal circuit .
The ESD protection apparatus according to claim 14 .
請求項14記載のESD保護装置。The second P − type well is formed simultaneously with the P − type well of the CMOS transistor constituting the internal circuit .
The ESD protection apparatus according to claim 14 .
請求項18又は19記載のESD保護装置。The insulator is a dummy gate electrode and an insulating film formed simultaneously with a gate electrode and a gate insulating film of a CMOS transistor constituting the internal circuit.
20. The ESD protection device according to claim 18 or 19.
請求項19記載のESD保護装置。The dummy gate electrode and the insulating film are formed in a ring shape with respect to the silicon substrate surface,
The ESD protection device according to claim 19 .
前記ダイオードは、前記P + 層がアノード引き出し部となり、前記N + 層がカソード引き出し部となる、
請求項1又は2記載のESD保護装置。The diode includes an N − type well formed on the surface of the P type silicon substrate, a P + layer and an N + layer formed on the surface of the N − type well so as to be separated from each other, and the P + layer and the N + layer. consists of a dielectric material formed on the inside of the P-type silicon substrate surface between,
In the diode, the P + layer serves as an anode lead portion, and the N + layer serves as a cathode lead portion.
The ESD protection apparatus according to claim 1 or 2 .
前記ダイオードは、前記P + 層がアノード引き出し部となり、前記N + 層がカソード引き出し部となる、
請求項1又は2記載のESD保護装置。The diode includes a P − type well formed on the surface of the N type silicon substrate, a P + layer and an N + layer formed apart from each other on the surface of the P − type well, and the P + layer and the N + layer. consists of a dielectric material formed on the inside of the P-type silicon substrate surface between,
In the diode, the P + layer serves as an anode lead portion, and the N + layer serves as a cathode lead portion.
The ESD protection apparatus according to claim 1 or 2 .
前記P型シリコン基板と前記P−型ウェルとが分離用絶縁物で絶縁され、
前記ダイオードは、前記P + 層がアノード引き出し部となり、前記N + 層がカソード引き出し部となる、
請求項1又は2記載のESD保護装置。The diode, N formed in a P-type silicon substrate surface - -type well, the N - P formed in the mold well surface - -type well and, the P - -type well surface P formed apart from each other + a layer and N + layer, said attached by an insulating material to prevent electrical connection between the P + layer and N + layer in the P-type silicon substrate surface between these P + layer and N + layer And consist of
The P-type silicon substrate and the P - type well are insulated by a separation insulator ;
In the diode, the P + layer serves as an anode lead portion, and the N + layer serves as a cathode lead portion.
The ESD protection apparatus according to claim 1 or 2 .
前記N型シリコン基板と前記N−型ウェルとが分離用絶縁物で絶縁され、
前記ダイオードは、前記P + 層がアノード引き出し部となり、前記N + 層がカソード引き出し部となる、
請求項1又は2記載のESD保護装置。The diode, P formed in N-type silicon substrate surface - -type well, the P - -type well, the N - - N formed on the mold well surface which is formed apart from each other on the type well surface P + a layer and N + layer, said attached by an insulating material to prevent electrical connection between the P + layer and N + layer on the N-type silicon substrate surface between these P + layer and N + layer And consist of
The N-type silicon substrate and the N - type well are insulated by a separation insulator ;
In the diode, the P + layer serves as an anode lead portion, and the N + layer serves as a cathode lead portion.
The ESD protection apparatus according to claim 1 or 2 .
前記ダイオードは、前記P + 層がアノード引き出し部となり、前記N + 層がカソード引き出し部となる、
請求項1又は2記載のESD保護装置。The diode includes a P − type well formed on the surface of the silicon substrate, an N + layer and a P + layer formed on the surface of the P − type well apart from each other, and an N + layer and a P + layer. A dummy gate electrode provided on the P − type well in between via an insulating film and connected to the ground terminal ,
In the diode, the P + layer serves as an anode lead portion, and the N + layer serves as a cathode lead portion.
The ESD protection apparatus according to claim 1 or 2 .
前記ダイオードは、前記P + 層がアノード引き出し部となり、前記N + 層がカソード引き出し部となる、
請求項1又は2記載のESD保護装置。The diode includes an N − type well formed on the surface of the silicon substrate, an N + layer and a P + layer formed separately from each other on the surface of the N − type well, and an N + layer and a P + layer. together provided via an insulating film on the mold well it consists of a connected dummy gate electrode to the ground terminal, - the N between
In the diode, the P + layer serves as an anode lead portion, and the N + layer serves as a cathode lead portion.
The ESD protection apparatus according to claim 1 or 2 .
P型シリコン基板に対して、前記内部回路を構成するCMOSトランジスタのN−型ウェル、及び前記縦型バイポーラトランジスタのコレクタと接続することになるコレクタ接続用N−型ウェルを同時に形成する第一工程と、
前記P型シリコン基板に対して、前記縦型バイポーラトランジスタのコレクタとなるコレクタN−型ウェル、及び前記ダイオードのN−型ウェルを同時に形成する第二工程と、
前記縦型バイポーラトランジスタのコレクタN−型ウェル内にベースとなるP−型層、及び前記ダイオードのN−型ウェル内にアノードとなるP−型層を同時に形成する第三工程と、
前記CMOSトランジスタのP−型ウェルにN+型層、前記縦型バイポーラトランジスタのコレクタ接続用N−型ウェルにN+型層、前記縦型バイポーラトランジスタのP−型層にエミッタとなるN+型層、及び前記ダイオードのP−型層にカソードとなるN+型層を同時に形成する第四工程と、
前記CMOSトランジスタのN−型ウェルにP+型層、前記縦型バイポーラトランジスタのP−型層にP+型層、及び前記ダイオードのP−型層にP+型層を同時に形成する第五工程と、
を備えたESD保護装置の製造方法。A method of manufacturing an ESD protection device according to claim 1, 3, 5, 11, or 12 .
First step of simultaneously forming an N − type well of a CMOS transistor constituting the internal circuit and an N − type well for collector connection to be connected to a collector of the vertical bipolar transistor on a P type silicon substrate When,
A second step of forming mold wells simultaneously, - to the P-type silicon substrate, a collector N the collector of the vertical bipolar transistor - type well, and the diode N
A third step of simultaneously forming a P − type layer serving as a base in the collector N − type well of the vertical bipolar transistor and a P − type layer serving as an anode in the N − type well of the diode;
P of the CMOS transistor - N + -type layer in the mold well, said vertical-type collector connection N of the bipolar transistor - type well in the N + layer, P of the vertical bipolar transistor - N + -type which is a emitter type layer And a fourth step of simultaneously forming an N + type layer serving as a cathode on the P − type layer of the diode,
A fifth step of simultaneously forming a P + type layer in the N − type well of the CMOS transistor, a P + type layer in the P − type layer of the vertical bipolar transistor, and a P + type layer in the P − type layer of the diode. When,
A method for manufacturing an ESD protection device comprising:
P型シリコン基板に対して、前記内部回路を構成するCMOSトランジスタのN−型ウェル、及び前記縦型バイポーラトランジスタのコレクタと接続することになるコレクタ接続用N−型ウェルを同時に形成する第一工程と、
前記P型シリコン基板に対して、前記縦型バイポーラトランジスタのコレクタとなるコレクタN−型ウェル、及び前記ダイオードのN−型ウェルを同時に形成する第二工程と、
前記縦型バイポーラトランジスタのコレクタN−型ウェル内にベースとなるP−型層、及び前記ダイオードのN−型ウェル内にカソードとなるP−型層を同時に形成する第三工程と、
前記CMOSトランジスタのP−型ウェルにN+型層、前記縦型バイポーラトランジスタのコレクタ接続用N−型ウェルにN+型層、前記縦型バイポーラトランジスタのP−型層にエミッタとなるN+型層、及び前記ダイオードのP−型層にアノードとなるN+型層を同時に形成する第四工程と、
前記CMOSトランジスタのN−型ウェルにP+型層、前記縦型バイポーラトランジスタのP−型層にP+型層、及び前記ダイオードのP−型層にP+型層を同時に形成する第五工程と、
を備えたESD保護装置の製造方法。A method for manufacturing the ESD protection device according to claim 2, 7 or 9 , comprising:
First step of simultaneously forming an N − type well of a CMOS transistor constituting the internal circuit and an N − type well for collector connection to be connected to a collector of the vertical bipolar transistor on a P type silicon substrate When,
A second step of forming mold wells simultaneously, - to the P-type silicon substrate, a collector N the collector of the vertical bipolar transistor - type well, and the diode N
A third step of simultaneously forming a P − type layer serving as a base in the collector N − type well of the vertical bipolar transistor and a P − type layer serving as a cathode in the N − type well of the diode;
P of the CMOS transistor - N + -type layer in the mold well, said vertical-type collector connection N of the bipolar transistor - type well in the N + layer, P of the vertical bipolar transistor - N + -type which is a emitter type layer And a fourth step of simultaneously forming an N + type layer serving as an anode on the P − type layer of the diode,
A fifth step of simultaneously forming a P + type layer in the N − type well of the CMOS transistor, a P + type layer in the P − type layer of the vertical bipolar transistor, and a P + type layer in the P − type layer of the diode. When,
A method for manufacturing an ESD protection device comprising:
前記ダミーゲート電極は、前記第四工程で形成された前記縦型バイポーラトランジスタ及び前記ダイオードのN+型層と、前記第五工程で形成された前記縦型バイポーラトランジスタ及び前記ダイオードのP+型層とが後工程で接続されるのを防止するものである、
請求項27又は28記載のESD保護装置の製造方法。N type well and the diode - - collector N of the vertical bipolar transistor in a region where the mold well is formed in the second step, further comprising the step of forming simultaneously the dummy gate electrode and the gate electrode of the CMOS transistor,
The dummy gate electrode includes an N + type layer of the vertical bipolar transistor and the diode formed in the fourth step, and a P + type layer of the vertical bipolar transistor and the diode formed in the fifth step. And is prevented from being connected in a later process,
29. A method for manufacturing an ESD protection device according to claim 27 or 28 .
請求項27又は28記載のESD保護装置の製造方法。The N + -type layer of the vertical bipolar transistor and the diode formed in the fourth step and the P + -type layer of the vertical bipolar transistor and the diode formed in the fifth step are connected in a later step. Further comprising a step of forming an insulating film to prevent the
29. A method for manufacturing an ESD protection device according to claim 27 or 28 .
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001120739A JP3633880B2 (en) | 2000-05-15 | 2001-04-19 | ESD protection device and manufacturing method thereof |
KR1020020000455A KR20020082400A (en) | 2001-04-19 | 2002-01-04 | ESD protection apparatus and method for fabricating the same |
KR1020050035591A KR20050059012A (en) | 2001-04-19 | 2005-04-28 | Esd protection apparatus and method for fabricating the same |
KR1020060036258A KR20060039892A (en) | 2001-04-19 | 2006-04-21 | Method for fabricating semiconductor device |
US11/649,211 US7629210B2 (en) | 2000-05-15 | 2007-01-04 | Method for fabricating an ESD protection apparatus for discharging electric charge in a depth direction |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000141304 | 2000-05-15 | ||
JP2000-141304 | 2000-05-15 | ||
JP2001120739A JP3633880B2 (en) | 2000-05-15 | 2001-04-19 | ESD protection device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002043533A JP2002043533A (en) | 2002-02-08 |
JP3633880B2 true JP3633880B2 (en) | 2005-03-30 |
Family
ID=26591865
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001120739A Expired - Fee Related JP3633880B2 (en) | 2000-05-15 | 2001-04-19 | ESD protection device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3633880B2 (en) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020082400A (en) * | 2001-04-19 | 2002-10-31 | 닛본 덴기 가부시끼가이샤 | ESD protection apparatus and method for fabricating the same |
JP4312451B2 (en) | 2002-12-24 | 2009-08-12 | Necエレクトロニクス株式会社 | Electrostatic protection element and semiconductor device |
KR100937652B1 (en) | 2002-12-31 | 2010-01-19 | 동부일렉트로닉스 주식회사 | Electrostatic discharge protecting circuit in semicondoctor device |
JP4821086B2 (en) * | 2003-10-31 | 2011-11-24 | 富士電機株式会社 | Semiconductor device |
EP1927174B1 (en) * | 2005-09-19 | 2013-03-06 | The Regents of The University of California | Esd protection circuits |
KR101043776B1 (en) | 2009-04-30 | 2011-06-27 | 주식회사 하이닉스반도체 | Circuit for protecting electrostatic discharge in semiconductor device |
JP5544119B2 (en) * | 2009-07-07 | 2014-07-09 | ルネサスエレクトロニクス株式会社 | ESD protection element |
JP2012174839A (en) * | 2011-02-21 | 2012-09-10 | Toshiba Corp | Integrated circuit |
US9929698B2 (en) | 2013-03-15 | 2018-03-27 | Qualcomm Incorporated | Radio frequency integrated circuit (RFIC) charged-device model (CDM) protection |
US9177924B2 (en) | 2013-12-18 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company Limited | Vertical nanowire transistor for input/output structure |
JP7422644B2 (en) | 2020-11-09 | 2024-01-26 | 株式会社日立製作所 | semiconductor equipment |
-
2001
- 2001-04-19 JP JP2001120739A patent/JP3633880B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002043533A (en) | 2002-02-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100433691B1 (en) | ESD protection apparatus and method for fabricating the same | |
US8178897B2 (en) | Semiconductor ESD device and method of making same | |
JP5242675B2 (en) | ESD protection circuit with reduced trigger voltage | |
US6858902B1 (en) | Efficient ESD protection with application for low capacitance I/O pads | |
US7667243B2 (en) | Local ESD protection for low-capicitance applications | |
US20020130366A1 (en) | ESD protection circuit for a semiconductor integrated circuit | |
JP3573674B2 (en) | I / O protection device for semiconductor integrated circuit and its protection method | |
US20040212936A1 (en) | Diode-string substrate-pumped electrostatic discharge protection | |
KR20000017536A (en) | Electrostatic discharge protection device for semiconductor integrated circuit, method for producing the same, and electrostatic discharge protection circuit using the same | |
WO2007044843A2 (en) | Low capacitance scr with trigger element | |
JP2008541414A (en) | Guard wall structure for ESD protection | |
US7256460B2 (en) | Body-biased pMOS protection against electrostatic discharge | |
US7629210B2 (en) | Method for fabricating an ESD protection apparatus for discharging electric charge in a depth direction | |
JP3633880B2 (en) | ESD protection device and manufacturing method thereof | |
JP2005268379A (en) | Low-capacitance esd protective circuit | |
KR20060039892A (en) | Method for fabricating semiconductor device | |
JP2003309189A (en) | Semiconductor device | |
JP2004172246A (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040726 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041021 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041124 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041221 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3633880 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120107 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |