JP3632504B2 - チップ状電子部品の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、チップ状アンテナ素子等のチップ状電子部品の製造方法に関するものである。
【０００２】
【従来の技術】
図３にはチップ状電子部品であるチップ状アンテナ素子の一例が示されている。この図３に示すように、このチップ状アンテナ素子１は表面実装タイプのアンテナ素子であり、チップ状基板体２を有している。このチップ状基板体２はセラミックス等の誘電体により形成されており、その側面には、放射電極３と接地電極４と給電電極５が形成されている。この図３に示す例では、上記放射電極３は上記チップ状基板体２の側面２ａから側面２ｂを経て側面２ｃに至る領域に形成され、上記接地電極４は上記放射電極３に連通してチップ状基板体２の側面２ｄの全面に形成されている。また、給電電極５は上記放射電極３の端部３ａと接地電極４の端部４ａとによって挟まれた領域に形成され、該給電電極５は上記放射電極３および接地電極４と互いに間隔を介して配置形成されている。
【０００３】
上記構成のチップ状アンテナ素子１において、上記給電電極５には電圧印加手段（図示せず）が導通接続され、この電圧印加手段によって給電電極５に電圧が印加されると、放射電極３の端面３ａと給電電極５の端面５ａとの間に静電容量が発生し、この静電容量による容量結合によって、放射電極３が励振され、共振型の表面実装型のアンテナとして動作する。
【０００４】
上記構成のチップ状アンテナ素子１は次に示すように製造されていた。まず、図４の（ａ）に示すような母材基板体６から複数のチップ状基板体２を図４の（ｂ）に示すように切り出し、次に、個々のチップ状基板体２毎に、チップ状基板体２の側面に上記したような放射電極３、接地電極４、給電電極５を形成する。
【０００５】
上記放射電極３や接地電極４や給電電極５の形成手法には様々な手法があるが、次に示すように形成される。例えば、まず、上記チップ状基板体２の表面全面に導電材料を形成し、次に、その導電材料の表面に、フォトレジスト法を用いて、エッチングレジストを放射電極３、接地電極４、給電電極５の形成領域に被覆形成する。そして、上記エッチングレジストが被覆されていない部分の導電材料をエッチング液によりエッチング除去する。このようにして、放射電極３、接地電極４、給電電極５が形成される。
【０００６】
このように、放射電極３、接地電極４、給電電極５を形成した後には、必要に応じて、放射電極３と給電電極５の間に発生する静電容量を所定値にするための調整が行われる。つまり、放射電極３と給電電極５間の静電容量が所定値よりも上回っているときには、放射電極３と給電電極５の一方あるいは両方をトリミングして放射電極３の端面３ａと給電電極５の端面５ａとの間の間隔を広げたり、あるいは、上記トリミングによって放射電極３の端面３ａと給電電極５の端面５ａの対向面積を減少させて上記放射電極３と給電電極５間の静電容量を所定値に向けて小さくする方向に調整する。また、チップ状基板体２の表面処理等が適宜行われて、チップ状アンテナ素子１の製造が完了する。
【０００７】
【発明が解決しようとする課題】
従来では、上記のように、母材基板体６からチップ状基板体２を切り出した後に、その切り出したチップ状基板体２の側面に上記放射電極３、接地電極４、給電電極５を形成していた。しかしながら、チップ状基板体２は非常に微細であり、その微細なチップ状基板体２の側面に前記フォトレジスト法等を利用した電極形成加工を施して上記放射電極３、接地電極４、給電電極５を位置精度良く形成するのは非常に困難であった。
【０００８】
また、上記のように、個々のチップ状基板体２毎にそれぞれ上記電極３，４，５を形成するので、生産性が非常に低いという問題があった。
【０００９】
そこで、上記チップ状基板体２を治具に並べて複数のチップ状基板体２に上記放射電極３や接地電極４や給電電極５を一括的に形成することが考えられるが、チップ状基板体２を治具の所定位置に精度良く並べなければならず、その作業は面倒である上に、慎重にチップ状基板体２を治具に並べてもチップ状基板体２が所定値からずれて配置される場合が多く、この位置ずれに起因してチップ状基板体２の側面に位置精度良く放射電極３、接地電極４、給電電極５を形成することができないという問題が生じてしまう。
【００１０】
本発明は上記課題を解決するために成されたものであり、その目的は、チップ状基板体の側面に側面導体パターンを容易に、しかも、位置精度良く形成することを可能とするチップ状電子部品の製造方法に関するものである。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、この発明は次に示すような構成をもって前記課題を解決する手段としている。すなわち、第１の発明は、チップ状基板体の側面には導電材料が予め定められたパターンでもって形成されて側面導体パターンが構成されているチップ状電子部品の製造方法であって、複数の上記チップ状基板体を形成するための母材基板体を用意し、まず、上記複数の母材基板体を積層し、次に、上記母材基板体の積層体を予め定めたチップ状基板体の行列配置の行又は列群毎に切り分け、その後、上記チップ状基板体の行又は列群における各チップ状基板体の側面形成領域にそれぞれ上記側面導体パターンを形成し、然る後に、上記チップ状基板体の行又は列群をチップ状基板体の列又は行毎に切り分けてチップ状基板体の積層体と成し、次に、そのチップ状基板体の積層体を各チップ状基板体毎に分離する構成をもって前記課題を解決する手段としている。
【００１２】
第２の発明は、上記第１の発明の構成を備え、母材基板体を複数積層する際には、それら複数の母材基板体を接合材料を用いて一体化する構成とし、チップ状基板体の積層体を各チップ状基板体毎に分離する際に、上記接合材料の接合力を低下させてチップ状基板体の積層体を各チップ状基板体毎に分離することを特徴として構成されている。
【００１３】
第３の発明は、上記第１又は第２の発明の構成を備え、チップ状電子部品はチップ状アンテナ素子であることを特徴として構成されている。
【００１４】
上記構成の発明において、例えば、母材基板体の積層体を予め定めたチップ状基板体の行列配置の行又は列群毎に切り分けた後に、そのチップ状基板体の行又は列群における各チップ状基板体の側面形成領域にそれぞれ側面導体パターンを形成する。つまり、各チップ状基板体毎に分離する前に、各チップ状基板体に側面導体パターンを形成する。
【００１５】
上記のようにチップ状基板体の行又は列群における各チップ状基板体の側面形成領域にそれぞれ側面導体パターンを形成した後に、各チップ状基板体毎に分離する。このようにして、チップ状電子部品を製造する。
【００１６】
上記チップ状基板体の行又は列群はチップ状基板体よりも大きく、チップ状基板体の行又は列群における各チップ状基板体には、微細なチップ状基板体毎に側面導体パターンを形成する場合よりも容易に、かつ、位置精度良く側面導体パターンを形成することが可能である。
【００１７】
このため、チップ状基板体を大型化することなく、チップ状基板体の側面に複雑な側面導体パターンを形成することが可能となり、チップ状電子部品に対して要求される側面導体パターンの複雑化（回路網の高密度化）に十分に対応することが可能なチップ状電子部品を提供することができる。
【００１８】
また、上記したように、各チップ状基板体毎に分離する前にチップ状基板体に側面導体パターンを形成するので、複数のチップ状基板体に側面導体パターンを一括的に形成することができ、このことに起因してチップ状電子部品の生産性を飛躍的に向上させることができる。
【００１９】
【発明の実施の形態】
以下に、この発明に係る実施形態例を図面に基づき説明する。
【００２０】
この実施形態例では、前記図３に示すようなチップ状電子部品であるチップ状アンテナ素子を対象としている。つまり、チップ状基板体２を有し、該チップ状基板体２の側面には導電材料が予め定めたパターンでもって露出形成されて側面導体パターンである放射電極３と接地電極４と給電電極５が形成されているチップ状電子部品を対象としている。この実施形態例では、上記チップ状アンテナ素子の製造工程に特徴があり、以下に、その特徴的なチップ状アンテナ素子の製造工程を説明する。
【００２１】
まず、チップ状アンテナ素子のチップ状基板体２を複数形成するための図４に示すような母材基板体６を用意する。次に、図１の（ａ）に示すように、複数の母材基板体６を積層する。この場合、複数の母材基板体６は接合材料を用いて一体化される。上記接合材料は、例えば、有機接着剤や、糊や、油脂や、樹脂や、鑞付け材等であり、酸性あるいはアルカリ性の溶剤や、水や、有機溶剤や、熱や、光等によって接合力が低下する接合材料である。
【００２２】
その後、図１の（ｂ）に示すように、上記母材基板体６の積層体を予め定めたチップ状基板体２の行列配置の行群１０毎に、あるいは、図１の（ｃ）に示すような列群１１毎に切り分ける。なお、上記母材基板体６の積層体を切り分ける手法にはワイヤーカット等の様々な手法があり、ここでは、それら手法のうちの何れの手法を用いて母材基板体６の積層体を切り分けてもよく、その切り分け手法の説明は省略する。
【００２３】
次に、上記チップ状基板体２の行群１０あるいは列群１１における各チップ状基板体の側面形成領域１２にそれぞれ予め定められた側面導体パターンを形成する。この側面導体パターンの形成手法には様々な手法があり、ここでは、それら手法のうちの何れの手法を用いてもよく、その説明は省略する。
【００２４】
図３に示すチップ状アンテナ素子１は、チップ状基板体２の４側面の全てに側面導体パターンが形成されているので、この工程では、チップ状基板体２の４側面のうちの２側面に側面導体パターンが形成されることとなる。
【００２５】
然る後に、図１の（ｄ）に示すように、上記チップ状基板体２の行群１０又は列群１１を各チップ状基板体の列あるいは行毎に切り分けてチップ状基板体２の積層体１３を形成する。この切り分けによって露出したチップ状基板体２の側面形成領域に残りの側面導体パターンを形成する。この工程における側面導体パターン形成手法に関しても、上記同様に、複数の形成手法の中から適宜に選択された手法によって側面導体パターンを形成してよく、ここでは、その説明は省略する。
【００２６】
次に、図１の（ｅ）に示すように、例えば溶剤や熱や光等を利用した所定の手法によって前記接合材料の接合力を低下させて上記チップ状基板体の積層体１３を各チップ状基板体２毎に分離する。
【００２７】
その後、必要に応じて、前記したような放射電極３と給電電極５間の静電容量を調整するためのトリミングを行ったり、導体パターン保護用の部材や機能強化用のメッキを施す等の表面処理を行う。
【００２８】
上記のような製造工程により、チップ状電子部品の製造が完成する。
【００２９】
この実施形態例によれば、チップ状基板体２の行群１０又は列群１１や、チップ状基板体２の積層体１３の状態で、各チップ状基板体２に側面導体パターンを形成する構成であり、そのチップ状基板体２の行群１０又は列群１１や、チップ状基板体２の積層体１３はチップ状基板体２よりも大きく、上記チップ状基板体２の行群１０又は列群１１や、チップ状基板体２の積層体１３の状態での各チップ状基板体２には、非常に微細なチップ状基板体２に側面導体パターンを形成する場合に比べて、容易に側面導体パターンを形成することができる。しかも、各チップ状基板体２に位置精度良く側面導体パターンを形成することができる。
【００３０】
このように、チップ状基板体２の側面に位置精度良く側面導体パターンを形成することができるので、側面導体パターンの位置ずれに起因したチップ状電子部品の歩留まり低下の問題を防止することができる。
【００３１】
また、上記のように、この実施形態例では、チップ状基板体２の行群１０又は列群１１やチップ状基板体２の積層体１３の状態で、つまり、個々のチップ状基板体２毎に分離する前に側面導体パターンを形成するので、複数のチップ状基板体２に一括的に側面導体パターンを形成することができることとなり、従来のように、母材基板体６から切り出された微細な各チップ状基板体２毎に１個ずつ側面導体パターンを形成する場合に比べて、格段に、チップ状電子部品の生産性を向上させることができる。
【００３２】
上記のように、チップ状電子部品の歩留まり向上と生産性向上によって、チップ状電子部品の価格を抑制することができる上に、上述したように、複雑な側面導体パターンを容易に形成することができるので、安価で、高性能なチップ状アンテナ素子１を提供することが可能になるという画期的な効果を得ることができる。
【００３３】
なお、この発明は、上記実施形態例に限定されるものではなく、様々な実施の形態を採り得る。例えば、上記実施形態例では、図３に示すようなチップ状アンテナ素子１を例にして説明したが、本発明は、チップ状アンテナ素子１に限定されるものではなく、チップ状基板体２の側面に側面導体パターンが形成されているチップ状電子部品であれば適用することができる。
【００３４】
チップ状基板体２に導体パターンが形成されて回路網が形成されているチップ状電子部品に、本発明を適用する場合には、上記したように、チップ状基板体２の側面に複雑な側面導体パターンを容易に、しかも、位置精度良く形成することができるので、チップ状基板体２を大型化することなく、複雑な側面導体パターンを容易に製造することが可能となり、ますます要求される導体パターンの複雑化（回路網の高密度化）に十分に対応できるチップ状電子部品を得ることができる。
【００３５】
例えば、図３に示す例では、チップ状基板体２の表面（上面）と底面には導電材料が形成されていなかったが、チップ状基板体２の表面と底面の一方又は両方に導電材料を予め定められたパターンでもって形成して導体パターンを形成してもよい。
【００３６】
このように、チップ状基板体２の表面と底面の一方又は両方に導体パターンが形成される場合には、まず、母材基板体６における各チップ状基板体２の表面形成領域又は底面形成領域にそれぞれ予め定められた導体パターンを一括的に形成し、その後に、図１の（ａ）に示すように、複数の母材基板体６を積層する。
【００３７】
また、チップ状電子部品の側面導体パターンの形状は図３に示す側面導体パターンの形状に限定されることなく、適宜の形状を採り得ることが可能である。
【００３８】
さらに、上記実施形態例では、チップ状基板体２の４側面の全てに導電材料が形成されて側面導体パターンが形成されていたが、チップ状基板体２の４側面のうちの選択された３面以下の側面に側面導体パターンを形成してもよい。
【００３９】
さらに、上記実施形態例では、チップ状基板体２は誘電体により構成されていたが、チップ状基板体２は、例えば、ガラス、セラミックス、シリコン、樹脂、絶縁材が被覆された金属材等の様々な材料の中から選定された適宜の材料により構成してよい。
【００４０】
さらに、上記実施形態例では、チップ状基板体２は１枚の基板により構成されていたが、例えば、チップ状基板体２は複数の基板が積層形成された構成としてもよい。この場合には、チップ状基板体２を構成する基板（以下、チップ構成基板と記す）を複数形成するための基板が複数枚用意され、それら基板が積層されて母材基板体６が形成される。
【００４１】
このように、チップ状基板体２がチップ構成基板の積層体により構成される場合には、上記チップ構成基板の表面と底面の一方あるいは両方に導体パターンが形成されていてもよい。また、チップ構成基板には必要に応じてスルーホールが形成されていてもよく、このように形成することにより、チップ状基板体２の内部に回路を構成することができ、より一層の回路網の高密度化を図ることができる。
【００４２】
さらに、上記実施形態例では、母材基板体６の積層体を、チップ状基板体２の１行の行群１０、あるいは、１列の列群１１毎に切り分けていたが、例えば、チップ状基板体２の４側面のうちの３面以下の側面に側面導体パターンを形成する場合には、母材基板体６の積層体を、図２の（ａ）に示すようにチップ状基板体２の２行の行群１０、あるいは、図２の（ｂ）に示すようにチップ状基板体２の２列の列群１１毎に、切り分けてもよい。
【００４３】
さらに、チップ状電子部品のチップ状基板体２には、必要に応じて、表面側から底面側に貫通するスルーホールや、表面あるいは底面に凹・凸部を設けてもよい。このように、チップ状基板体２にスルーホールや凹・凸部を設ける場合に、例えば、母材基板体６（チップ状基板体２）がセラミックスであるときには、セラミックスの焼成成形時に母材基板体６を成形すると共に各チップ状基板体２の形成領域に上記スルーホールや凹・凸部を同時に形成してもよい。また、母材基板体６が樹脂により構成されている場合には、母材基板体６の型成形時に同時に上記スルーホールや凹・凸部を形成してもよい。また、成形後の母材基板体６における各チップ状基板体２の形成領域に上記スルーホールや凹・凸部を設けてもよい。上記のように、各チップ状基板体２毎に分離する前に上記スルーホールや凹・凸部を設けることが望ましいが、各チップ状基板体２毎に分離した後に、各チップ状基板体２にスルーホールや凹・凸部を設けてもよい。
【００４４】
【発明の効果】
この発明によれば、チップ状基板体の行又は列群の状態で、つまり、各チップ状基板体毎に分離される前の状態で、チップ状基板体に側面導体パターンを形成する構成であり、チップ状基板体の行又は列群はチップ状基板体よりも大きいことから、非常に微細な各チップ状基板体の側面に側面導体パターンを形成する場合に比べて、チップ状基板体の行又は列群における各チップ状基板体の側面形成領域に容易に、しかも、位置精度良く側面導体パターンを形成することができる。
【００４５】
このように、各チップ状基板体に側面導体パターンを位置精度良く形成することができるので、側面導体パターンの位置ずれに起因したチップ状電子部品の歩留まり低下の問題を防止することができる。
【００４６】
その上、各チップ状基板体毎に分離される前の状態で、チップ状基板体に側面導体パターンが形成されるので、複数のチップ状基板体に一括的に側面導体パターンを形成することができることとなり、従来のように、個々のチップ状基板体毎に、側面導体パターンを形成する場合に比べて、チップ状電子部品の生産性を格段に向上させることができる。
【００４７】
上記のように、チップ状電子部品の歩留まり低下防止の効果と、生産性向上効果とが相俟って、チップ状電子部品の価格を抑制することが容易となり、安価なチップ状電子部品を提供することが可能となる。
【００４８】
また、前記のように、チップ状基板体の側面に側面導体パターンを位置精度良く形成することができるので、チップ状基板体を大型化することなく、複雑な側面導体パターンを形成することが可能となり、これからますます要求される側面導体パターンの複雑化（回路網の高密度化）に十分対応することができるチップ状電子部品を、簡単、かつ、安価に製造することができる。
【００４９】
さらに、母材基板体を複数積層する際に母材基板体を接合材料を用いて一体化する構成とし、チップ状基板体の積層体を各チップ状基板体毎に分離する際には、上記接合材料の接合力を低下させてチップ状基板体の積層体を各チップ状基板体毎に分離する構成のものにあっては、母材基板体の積層体をチップ状基板体の行又は列群毎に切り分ける場合に、母材基板体の積層体が崩れてしまうという問題を確実に防止することができる。また、チップ状基板体の積層体を各チップ状基板体毎に容易に分離することができる。
【００５０】
チップ状電子部品がチップ状アンテナ素子であるものにあっては、チップ状アンテナ素子は側面導体パターンを位置精度良く形成することが要求されるが、その要求に十分に応えられるチップ状アンテナ素子を得ることができる。
【図面の簡単な説明】
【図１】本発明に係るチップ状電子部品の製造方法の一実施形態例を示す説明図である。
【図２】その他の実施形態例を示す説明図である。
【図３】チップ状アンテナ素子の一例を示すモデル図である。
【図４】従来の課題を示す説明図である。
【符号の説明】
１ チップ状アンテナ素子
２ チップ状基板体
６ 母材基板体
１０ チップ状基板体の行群
１１ チップ状基板体の列群
１２ チップ状基板体の側面形成領域
１３ チップ状基板体の積層体
【発明の属する技術分野】
本発明は、チップ状アンテナ素子等のチップ状電子部品の製造方法に関するものである。
【０００２】
【従来の技術】
図３にはチップ状電子部品であるチップ状アンテナ素子の一例が示されている。この図３に示すように、このチップ状アンテナ素子１は表面実装タイプのアンテナ素子であり、チップ状基板体２を有している。このチップ状基板体２はセラミックス等の誘電体により形成されており、その側面には、放射電極３と接地電極４と給電電極５が形成されている。この図３に示す例では、上記放射電極３は上記チップ状基板体２の側面２ａから側面２ｂを経て側面２ｃに至る領域に形成され、上記接地電極４は上記放射電極３に連通してチップ状基板体２の側面２ｄの全面に形成されている。また、給電電極５は上記放射電極３の端部３ａと接地電極４の端部４ａとによって挟まれた領域に形成され、該給電電極５は上記放射電極３および接地電極４と互いに間隔を介して配置形成されている。
【０００３】
上記構成のチップ状アンテナ素子１において、上記給電電極５には電圧印加手段（図示せず）が導通接続され、この電圧印加手段によって給電電極５に電圧が印加されると、放射電極３の端面３ａと給電電極５の端面５ａとの間に静電容量が発生し、この静電容量による容量結合によって、放射電極３が励振され、共振型の表面実装型のアンテナとして動作する。
【０００４】
上記構成のチップ状アンテナ素子１は次に示すように製造されていた。まず、図４の（ａ）に示すような母材基板体６から複数のチップ状基板体２を図４の（ｂ）に示すように切り出し、次に、個々のチップ状基板体２毎に、チップ状基板体２の側面に上記したような放射電極３、接地電極４、給電電極５を形成する。
【０００５】
上記放射電極３や接地電極４や給電電極５の形成手法には様々な手法があるが、次に示すように形成される。例えば、まず、上記チップ状基板体２の表面全面に導電材料を形成し、次に、その導電材料の表面に、フォトレジスト法を用いて、エッチングレジストを放射電極３、接地電極４、給電電極５の形成領域に被覆形成する。そして、上記エッチングレジストが被覆されていない部分の導電材料をエッチング液によりエッチング除去する。このようにして、放射電極３、接地電極４、給電電極５が形成される。
【０００６】
このように、放射電極３、接地電極４、給電電極５を形成した後には、必要に応じて、放射電極３と給電電極５の間に発生する静電容量を所定値にするための調整が行われる。つまり、放射電極３と給電電極５間の静電容量が所定値よりも上回っているときには、放射電極３と給電電極５の一方あるいは両方をトリミングして放射電極３の端面３ａと給電電極５の端面５ａとの間の間隔を広げたり、あるいは、上記トリミングによって放射電極３の端面３ａと給電電極５の端面５ａの対向面積を減少させて上記放射電極３と給電電極５間の静電容量を所定値に向けて小さくする方向に調整する。また、チップ状基板体２の表面処理等が適宜行われて、チップ状アンテナ素子１の製造が完了する。
【０００７】
【発明が解決しようとする課題】
従来では、上記のように、母材基板体６からチップ状基板体２を切り出した後に、その切り出したチップ状基板体２の側面に上記放射電極３、接地電極４、給電電極５を形成していた。しかしながら、チップ状基板体２は非常に微細であり、その微細なチップ状基板体２の側面に前記フォトレジスト法等を利用した電極形成加工を施して上記放射電極３、接地電極４、給電電極５を位置精度良く形成するのは非常に困難であった。
【０００８】
また、上記のように、個々のチップ状基板体２毎にそれぞれ上記電極３，４，５を形成するので、生産性が非常に低いという問題があった。
【０００９】
そこで、上記チップ状基板体２を治具に並べて複数のチップ状基板体２に上記放射電極３や接地電極４や給電電極５を一括的に形成することが考えられるが、チップ状基板体２を治具の所定位置に精度良く並べなければならず、その作業は面倒である上に、慎重にチップ状基板体２を治具に並べてもチップ状基板体２が所定値からずれて配置される場合が多く、この位置ずれに起因してチップ状基板体２の側面に位置精度良く放射電極３、接地電極４、給電電極５を形成することができないという問題が生じてしまう。
【００１０】
本発明は上記課題を解決するために成されたものであり、その目的は、チップ状基板体の側面に側面導体パターンを容易に、しかも、位置精度良く形成することを可能とするチップ状電子部品の製造方法に関するものである。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、この発明は次に示すような構成をもって前記課題を解決する手段としている。すなわち、第１の発明は、チップ状基板体の側面には導電材料が予め定められたパターンでもって形成されて側面導体パターンが構成されているチップ状電子部品の製造方法であって、複数の上記チップ状基板体を形成するための母材基板体を用意し、まず、上記複数の母材基板体を積層し、次に、上記母材基板体の積層体を予め定めたチップ状基板体の行列配置の行又は列群毎に切り分け、その後、上記チップ状基板体の行又は列群における各チップ状基板体の側面形成領域にそれぞれ上記側面導体パターンを形成し、然る後に、上記チップ状基板体の行又は列群をチップ状基板体の列又は行毎に切り分けてチップ状基板体の積層体と成し、次に、そのチップ状基板体の積層体を各チップ状基板体毎に分離する構成をもって前記課題を解決する手段としている。
【００１２】
第２の発明は、上記第１の発明の構成を備え、母材基板体を複数積層する際には、それら複数の母材基板体を接合材料を用いて一体化する構成とし、チップ状基板体の積層体を各チップ状基板体毎に分離する際に、上記接合材料の接合力を低下させてチップ状基板体の積層体を各チップ状基板体毎に分離することを特徴として構成されている。
【００１３】
第３の発明は、上記第１又は第２の発明の構成を備え、チップ状電子部品はチップ状アンテナ素子であることを特徴として構成されている。
【００１４】
上記構成の発明において、例えば、母材基板体の積層体を予め定めたチップ状基板体の行列配置の行又は列群毎に切り分けた後に、そのチップ状基板体の行又は列群における各チップ状基板体の側面形成領域にそれぞれ側面導体パターンを形成する。つまり、各チップ状基板体毎に分離する前に、各チップ状基板体に側面導体パターンを形成する。
【００１５】
上記のようにチップ状基板体の行又は列群における各チップ状基板体の側面形成領域にそれぞれ側面導体パターンを形成した後に、各チップ状基板体毎に分離する。このようにして、チップ状電子部品を製造する。
【００１６】
上記チップ状基板体の行又は列群はチップ状基板体よりも大きく、チップ状基板体の行又は列群における各チップ状基板体には、微細なチップ状基板体毎に側面導体パターンを形成する場合よりも容易に、かつ、位置精度良く側面導体パターンを形成することが可能である。
【００１７】
このため、チップ状基板体を大型化することなく、チップ状基板体の側面に複雑な側面導体パターンを形成することが可能となり、チップ状電子部品に対して要求される側面導体パターンの複雑化（回路網の高密度化）に十分に対応することが可能なチップ状電子部品を提供することができる。
【００１８】
また、上記したように、各チップ状基板体毎に分離する前にチップ状基板体に側面導体パターンを形成するので、複数のチップ状基板体に側面導体パターンを一括的に形成することができ、このことに起因してチップ状電子部品の生産性を飛躍的に向上させることができる。
【００１９】
【発明の実施の形態】
以下に、この発明に係る実施形態例を図面に基づき説明する。
【００２０】
この実施形態例では、前記図３に示すようなチップ状電子部品であるチップ状アンテナ素子を対象としている。つまり、チップ状基板体２を有し、該チップ状基板体２の側面には導電材料が予め定めたパターンでもって露出形成されて側面導体パターンである放射電極３と接地電極４と給電電極５が形成されているチップ状電子部品を対象としている。この実施形態例では、上記チップ状アンテナ素子の製造工程に特徴があり、以下に、その特徴的なチップ状アンテナ素子の製造工程を説明する。
【００２１】
まず、チップ状アンテナ素子のチップ状基板体２を複数形成するための図４に示すような母材基板体６を用意する。次に、図１の（ａ）に示すように、複数の母材基板体６を積層する。この場合、複数の母材基板体６は接合材料を用いて一体化される。上記接合材料は、例えば、有機接着剤や、糊や、油脂や、樹脂や、鑞付け材等であり、酸性あるいはアルカリ性の溶剤や、水や、有機溶剤や、熱や、光等によって接合力が低下する接合材料である。
【００２２】
その後、図１の（ｂ）に示すように、上記母材基板体６の積層体を予め定めたチップ状基板体２の行列配置の行群１０毎に、あるいは、図１の（ｃ）に示すような列群１１毎に切り分ける。なお、上記母材基板体６の積層体を切り分ける手法にはワイヤーカット等の様々な手法があり、ここでは、それら手法のうちの何れの手法を用いて母材基板体６の積層体を切り分けてもよく、その切り分け手法の説明は省略する。
【００２３】
次に、上記チップ状基板体２の行群１０あるいは列群１１における各チップ状基板体の側面形成領域１２にそれぞれ予め定められた側面導体パターンを形成する。この側面導体パターンの形成手法には様々な手法があり、ここでは、それら手法のうちの何れの手法を用いてもよく、その説明は省略する。
【００２４】
図３に示すチップ状アンテナ素子１は、チップ状基板体２の４側面の全てに側面導体パターンが形成されているので、この工程では、チップ状基板体２の４側面のうちの２側面に側面導体パターンが形成されることとなる。
【００２５】
然る後に、図１の（ｄ）に示すように、上記チップ状基板体２の行群１０又は列群１１を各チップ状基板体の列あるいは行毎に切り分けてチップ状基板体２の積層体１３を形成する。この切り分けによって露出したチップ状基板体２の側面形成領域に残りの側面導体パターンを形成する。この工程における側面導体パターン形成手法に関しても、上記同様に、複数の形成手法の中から適宜に選択された手法によって側面導体パターンを形成してよく、ここでは、その説明は省略する。
【００２６】
次に、図１の（ｅ）に示すように、例えば溶剤や熱や光等を利用した所定の手法によって前記接合材料の接合力を低下させて上記チップ状基板体の積層体１３を各チップ状基板体２毎に分離する。
【００２７】
その後、必要に応じて、前記したような放射電極３と給電電極５間の静電容量を調整するためのトリミングを行ったり、導体パターン保護用の部材や機能強化用のメッキを施す等の表面処理を行う。
【００２８】
上記のような製造工程により、チップ状電子部品の製造が完成する。
【００２９】
この実施形態例によれば、チップ状基板体２の行群１０又は列群１１や、チップ状基板体２の積層体１３の状態で、各チップ状基板体２に側面導体パターンを形成する構成であり、そのチップ状基板体２の行群１０又は列群１１や、チップ状基板体２の積層体１３はチップ状基板体２よりも大きく、上記チップ状基板体２の行群１０又は列群１１や、チップ状基板体２の積層体１３の状態での各チップ状基板体２には、非常に微細なチップ状基板体２に側面導体パターンを形成する場合に比べて、容易に側面導体パターンを形成することができる。しかも、各チップ状基板体２に位置精度良く側面導体パターンを形成することができる。
【００３０】
このように、チップ状基板体２の側面に位置精度良く側面導体パターンを形成することができるので、側面導体パターンの位置ずれに起因したチップ状電子部品の歩留まり低下の問題を防止することができる。
【００３１】
また、上記のように、この実施形態例では、チップ状基板体２の行群１０又は列群１１やチップ状基板体２の積層体１３の状態で、つまり、個々のチップ状基板体２毎に分離する前に側面導体パターンを形成するので、複数のチップ状基板体２に一括的に側面導体パターンを形成することができることとなり、従来のように、母材基板体６から切り出された微細な各チップ状基板体２毎に１個ずつ側面導体パターンを形成する場合に比べて、格段に、チップ状電子部品の生産性を向上させることができる。
【００３２】
上記のように、チップ状電子部品の歩留まり向上と生産性向上によって、チップ状電子部品の価格を抑制することができる上に、上述したように、複雑な側面導体パターンを容易に形成することができるので、安価で、高性能なチップ状アンテナ素子１を提供することが可能になるという画期的な効果を得ることができる。
【００３３】
なお、この発明は、上記実施形態例に限定されるものではなく、様々な実施の形態を採り得る。例えば、上記実施形態例では、図３に示すようなチップ状アンテナ素子１を例にして説明したが、本発明は、チップ状アンテナ素子１に限定されるものではなく、チップ状基板体２の側面に側面導体パターンが形成されているチップ状電子部品であれば適用することができる。
【００３４】
チップ状基板体２に導体パターンが形成されて回路網が形成されているチップ状電子部品に、本発明を適用する場合には、上記したように、チップ状基板体２の側面に複雑な側面導体パターンを容易に、しかも、位置精度良く形成することができるので、チップ状基板体２を大型化することなく、複雑な側面導体パターンを容易に製造することが可能となり、ますます要求される導体パターンの複雑化（回路網の高密度化）に十分に対応できるチップ状電子部品を得ることができる。
【００３５】
例えば、図３に示す例では、チップ状基板体２の表面（上面）と底面には導電材料が形成されていなかったが、チップ状基板体２の表面と底面の一方又は両方に導電材料を予め定められたパターンでもって形成して導体パターンを形成してもよい。
【００３６】
このように、チップ状基板体２の表面と底面の一方又は両方に導体パターンが形成される場合には、まず、母材基板体６における各チップ状基板体２の表面形成領域又は底面形成領域にそれぞれ予め定められた導体パターンを一括的に形成し、その後に、図１の（ａ）に示すように、複数の母材基板体６を積層する。
【００３７】
また、チップ状電子部品の側面導体パターンの形状は図３に示す側面導体パターンの形状に限定されることなく、適宜の形状を採り得ることが可能である。
【００３８】
さらに、上記実施形態例では、チップ状基板体２の４側面の全てに導電材料が形成されて側面導体パターンが形成されていたが、チップ状基板体２の４側面のうちの選択された３面以下の側面に側面導体パターンを形成してもよい。
【００３９】
さらに、上記実施形態例では、チップ状基板体２は誘電体により構成されていたが、チップ状基板体２は、例えば、ガラス、セラミックス、シリコン、樹脂、絶縁材が被覆された金属材等の様々な材料の中から選定された適宜の材料により構成してよい。
【００４０】
さらに、上記実施形態例では、チップ状基板体２は１枚の基板により構成されていたが、例えば、チップ状基板体２は複数の基板が積層形成された構成としてもよい。この場合には、チップ状基板体２を構成する基板（以下、チップ構成基板と記す）を複数形成するための基板が複数枚用意され、それら基板が積層されて母材基板体６が形成される。
【００４１】
このように、チップ状基板体２がチップ構成基板の積層体により構成される場合には、上記チップ構成基板の表面と底面の一方あるいは両方に導体パターンが形成されていてもよい。また、チップ構成基板には必要に応じてスルーホールが形成されていてもよく、このように形成することにより、チップ状基板体２の内部に回路を構成することができ、より一層の回路網の高密度化を図ることができる。
【００４２】
さらに、上記実施形態例では、母材基板体６の積層体を、チップ状基板体２の１行の行群１０、あるいは、１列の列群１１毎に切り分けていたが、例えば、チップ状基板体２の４側面のうちの３面以下の側面に側面導体パターンを形成する場合には、母材基板体６の積層体を、図２の（ａ）に示すようにチップ状基板体２の２行の行群１０、あるいは、図２の（ｂ）に示すようにチップ状基板体２の２列の列群１１毎に、切り分けてもよい。
【００４３】
さらに、チップ状電子部品のチップ状基板体２には、必要に応じて、表面側から底面側に貫通するスルーホールや、表面あるいは底面に凹・凸部を設けてもよい。このように、チップ状基板体２にスルーホールや凹・凸部を設ける場合に、例えば、母材基板体６（チップ状基板体２）がセラミックスであるときには、セラミックスの焼成成形時に母材基板体６を成形すると共に各チップ状基板体２の形成領域に上記スルーホールや凹・凸部を同時に形成してもよい。また、母材基板体６が樹脂により構成されている場合には、母材基板体６の型成形時に同時に上記スルーホールや凹・凸部を形成してもよい。また、成形後の母材基板体６における各チップ状基板体２の形成領域に上記スルーホールや凹・凸部を設けてもよい。上記のように、各チップ状基板体２毎に分離する前に上記スルーホールや凹・凸部を設けることが望ましいが、各チップ状基板体２毎に分離した後に、各チップ状基板体２にスルーホールや凹・凸部を設けてもよい。
【００４４】
【発明の効果】
この発明によれば、チップ状基板体の行又は列群の状態で、つまり、各チップ状基板体毎に分離される前の状態で、チップ状基板体に側面導体パターンを形成する構成であり、チップ状基板体の行又は列群はチップ状基板体よりも大きいことから、非常に微細な各チップ状基板体の側面に側面導体パターンを形成する場合に比べて、チップ状基板体の行又は列群における各チップ状基板体の側面形成領域に容易に、しかも、位置精度良く側面導体パターンを形成することができる。
【００４５】
このように、各チップ状基板体に側面導体パターンを位置精度良く形成することができるので、側面導体パターンの位置ずれに起因したチップ状電子部品の歩留まり低下の問題を防止することができる。
【００４６】
その上、各チップ状基板体毎に分離される前の状態で、チップ状基板体に側面導体パターンが形成されるので、複数のチップ状基板体に一括的に側面導体パターンを形成することができることとなり、従来のように、個々のチップ状基板体毎に、側面導体パターンを形成する場合に比べて、チップ状電子部品の生産性を格段に向上させることができる。
【００４７】
上記のように、チップ状電子部品の歩留まり低下防止の効果と、生産性向上効果とが相俟って、チップ状電子部品の価格を抑制することが容易となり、安価なチップ状電子部品を提供することが可能となる。
【００４８】
また、前記のように、チップ状基板体の側面に側面導体パターンを位置精度良く形成することができるので、チップ状基板体を大型化することなく、複雑な側面導体パターンを形成することが可能となり、これからますます要求される側面導体パターンの複雑化（回路網の高密度化）に十分対応することができるチップ状電子部品を、簡単、かつ、安価に製造することができる。
【００４９】
さらに、母材基板体を複数積層する際に母材基板体を接合材料を用いて一体化する構成とし、チップ状基板体の積層体を各チップ状基板体毎に分離する際には、上記接合材料の接合力を低下させてチップ状基板体の積層体を各チップ状基板体毎に分離する構成のものにあっては、母材基板体の積層体をチップ状基板体の行又は列群毎に切り分ける場合に、母材基板体の積層体が崩れてしまうという問題を確実に防止することができる。また、チップ状基板体の積層体を各チップ状基板体毎に容易に分離することができる。
【００５０】
チップ状電子部品がチップ状アンテナ素子であるものにあっては、チップ状アンテナ素子は側面導体パターンを位置精度良く形成することが要求されるが、その要求に十分に応えられるチップ状アンテナ素子を得ることができる。
【図面の簡単な説明】
【図１】本発明に係るチップ状電子部品の製造方法の一実施形態例を示す説明図である。
【図２】その他の実施形態例を示す説明図である。
【図３】チップ状アンテナ素子の一例を示すモデル図である。
【図４】従来の課題を示す説明図である。
【符号の説明】
１ チップ状アンテナ素子
２ チップ状基板体
６ 母材基板体
１０ チップ状基板体の行群
１１ チップ状基板体の列群
１２ チップ状基板体の側面形成領域
１３ チップ状基板体の積層体
Claims (3)
- チップ状基板体の側面には導電材料が予め定められたパターンでもって形成されて側面導体パターンが構成されているチップ状電子部品の製造方法であって、複数の上記チップ状基板体を形成するための母材基板体を用意し、まず、上記複数の母材基板体を積層し、次に、上記母材基板体の積層体を予め定めたチップ状基板体の行列配置の行又は列群毎に切り分け、その後、上記チップ状基板体の行又は列群における各チップ状基板体の側面形成領域にそれぞれ上記側面導体パターンを形成し、然る後に、上記チップ状基板体の行又は列群をチップ状基板体の列又は行毎に切り分けてチップ状基板体の積層体と成し、次に、そのチップ状基板体の積層体を各チップ状基板体毎に分離することを特徴とするチップ状電子部品の製造方法。
- 母材基板体を複数積層する際には、それら複数の母材基板体を接合材料を用いて一体化する構成とし、チップ状基板体の積層体を各チップ状基板体毎に分離する際に、上記接合材料の接合力を低下させてチップ状基板体の積層体を各チップ状基板体毎に分離することを特徴とする請求項１記載のチップ状電子部品の製造方法。
- チップ状電子部品はチップ状アンテナ素子であることを特徴とする請求項１又は請求項２記載のチップ状電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16796799A JP3632504B2 (ja) | 1999-06-15 | 1999-06-15 | チップ状電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16796799A JP3632504B2 (ja) | 1999-06-15 | 1999-06-15 | チップ状電子部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357909A JP2000357909A (ja) | 2000-12-26 |
| JP3632504B2 true JP3632504B2 (ja) | 2005-03-23 |
Family
ID=15859365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16796799A Expired - Fee Related JP3632504B2 (ja) | 1999-06-15 | 1999-06-15 | チップ状電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3632504B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10644403B2 (en) * | 2017-08-29 | 2020-05-05 | Samsung Electro-Mechanics Co., Ltd. | Chip antenna and manufacturing method thereof |
-
1999
- 1999-06-15 JP JP16796799A patent/JP3632504B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000357909A (ja) | 2000-12-26 |
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Legal Events
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|---|---|---|---|
| A977 | Report on retrieval |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
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