JP3625600B2 - Method for manufacturing nonvolatile semiconductor memory device - Google Patents

Description

【０００７】
セルＡが選択されたとした場合、プログラム動作時には、ビットラインＢ／Ｌ（Ｋ）に６〜７Ｖの電圧Ｖｄ、選択ワードラインＷ／Ｌ３に１２Ｖの高電圧Ｖｐｐ、ビットラインＢ／Ｌ（Ｋ−１）に０Ｖを印加して、チャネルホット電子（ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ）をフローティングゲートへ注入する。このとき、非選択ワードラインＷ／Ｌには接地電圧が印加されるので、ビットラインＢ／Ｌ（Ｋ）に接続した非選択ワードラインＷ／Ｌに従う他のセルについて、ドレイン端子に印加された電圧とワードラインに印加された接地電圧との差によってフローティングゲートからドレイン端子へ電荷が喪失されるという問題が発生する。このような現象をドレイン干渉現象（ｄｒａｉｎ ｉｎｔｅｒｆｅｒｅｎｃｅ）と称する。ビットラインＢ／Ｌに接続するセル個数がＮであれば、Ｎ−１回の干渉を受けることになる。
【０００８】
消去動作時には、選択ワードラインＷ／Ｌ３にネガティブ電圧−Ｖｇ、ビットラインＢ／Ｌ（Ｋ）に電源電圧Ｖｃｃを印加し、これにより薄いゲート酸化膜を通じた電流を発生させてフローティングゲート３の電子を基板へ放出する。
【０００９】
読出動作時には、ビットラインＢ／Ｌ（Ｋ）に１． ５Ｖの電圧Ｖｄ、選択ワードラインＷ／Ｌ３にＶｃｃ、非選択ワードラインＷ／Ｌには接地電圧を印加して、ビットライン電圧に従う電流の有無からセルの状態を読取る。
【００１０】
図４には、図２に示した断面線Ｘ−Ｘ’に沿った断面図を示す。図示のように、厚い酸化膜９の下にセルのソースとドレインを構成するＮ形埋込拡散層１がチャネルを間にしてそれぞれ離隔形成されている。トンネル酸化膜を介してチャネル上に形成されるフローティングゲート３は、チャネルの一部とＮ型埋込拡散層１上の酸化膜の一部に被るようにしてある。コントロールゲート２は、絶縁膜を介してフローティングゲート３上及びゲート酸化膜１５を介してフローティングゲートの被っていないチャネル部分上を覆って行方向に伸張している。
【００１１】
図５〜図９は、図４に示す断面構造の製造工程を示している。
【００１２】
図５の工程では、基板１００上にパッド酸化膜１５ａとシリコン窒化膜１１を順次形成した後、感光膜を用いたフォトエッチング工程によって開口部を開け、Ｎ形埋込拡散層１を形成するためのヒ素イオンを注入する。そして、約１０時間以上、９００℃の雰囲気で熱酸化を行い、開口部に厚い熱酸化膜９を成長させる。
【００１３】
図６の工程では、シリコン窒化膜１１及びパッド酸化膜１５ａをエッチングした後、セルのトンネル酸化膜１０用の酸化層を形成してから第１ポリシリコン層パターン２０に使用するポリシリコン層を形成し、そして、感光膜１２を用いたフォトエッチング工程によって第１ポリシリコン層パターン２０とトンネル酸化膜１０をエッチング形成する。
【００１４】
この過程におけるセルのトンネル酸化膜１０の形成時に、Ｎ形埋込層形成のためにイオン注入した不純物の側面拡散作用があるため、Ｎ形埋込拡散層１に接したチャネル部分上の酸化膜は、側面拡散作用の影響を受けないチャネル部分上のものより厚く成長する。そして、ソース抵抗を減少させるために不純物濃度を増加させるほど、その酸化膜の形成厚さの差が開いてセル特性が不均一になるという問題がある。即ち、酸化膜厚が不均一であると、プログラムや消去時におけるホットエレクトロンや薄いゲート酸化膜を通じたトンネル電流に影響してセルのしきい値電圧を不均一にしてしまう。
【００１５】
図７の工程では、第１ポリシリコン層パターン２０の表面に熱酸化工程によって層間絶縁膜１３を成長させる。このときに、第１ポリシリコン層パターン２０によって覆われていないチャネル部分上にも絶縁膜が同時に形成される。その後、コントロールゲート層２に使用される第２ポリシリコン層を形成して該第２ポリシリコン層、層間絶縁膜１３、第１ポリシリコン層パターン２０をフォトエッチングし、コントロールゲート２、絶縁膜１３、フローティングゲート３をエッチング形成する。
【００１６】
このときのエッチング工程における問題点を図８及び図９を参照して説明する。図８は図７に対する直交断面図で、図７のフローティングゲート３で覆われている活性領域を示しており、図９も図７に対する直交断面図で、こちらはフローティングゲート３で覆われていない活性領域を示している。
【００１７】
フォトエッチング工程によってコントロールゲート２用の第２ポリシリコン層、層間絶縁膜１３、フローティングゲート３用の第１ポリシリコン層パターン２０をエッチングする工程において、図８（図２の断面線Ｚ−Ｚ’）のように、コントロールゲート２、層間絶縁膜１３、フローティングゲート３が形成されている活性領域では問題無いが、図９（図２の断面線ＹーＹ’）のように、絶縁膜１３の下にフローティングゲート３が存在しない活性領域では、コントロールゲートの第２ポリシリコン層エッチングに続く層間絶縁膜１３のエッチングで、基板１００の表面が露出する部分が生じる。この露出基板部分は、フローティングゲートの第１ポリシリコン層パターンエッチング時に損傷を受けてしまうので、セル動作時の逆方向電圧における漏洩電流など正常な接合特性が得られなくなることがあるという問題がある。
【００１８】
【発明が解決しようとする課題】
上記従来技術に着目して本発明の目的は、列方向に伸張した埋込拡散層をできるだけ短くして抵抗を減らすことが可能で、セルの読出及びプログラム動作を高速化させられる不揮発性半導体メモリ装置及びその製造方法を提供することにある。また、本発明の他の目的は、ビットラインのチャージ速度に影響するビットラインと基板との間のキャパシタンスを減少させるために、列方向に伸張した埋込拡散層を最短化することのできる不揮発性半導体メモリ装置及びその製造方法を提供することにある。また、本発明の他の目的は、プログラム動作中にドレイン電圧とワードライン電圧との差により生じ得るフローティングゲートの電荷喪失、即ちドレイン干渉現象を抑制可能な不揮発性半導体メモリ装置及びその製造方法を提供することにある。また、本発明の他の目的は、注入された不純物の側面拡散作用によって埋込拡散層と接したチャネル部分の絶縁膜が厚くなる現象を除去し、均一な膜厚の絶縁膜を形成可能な不揮発性半導体メモリ装置及びその製造方法を提供することにある。また、本発明の他の目的は、フォトエッチング工程時に発生する基板表面の露出現象を除去可能な不揮発性半導体メモリ装置及びその製造方法を提供することにある。また、本発明の他の目的は、セルアレイの面積を縮小し得る不揮発性半導体メモリ装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
この目的のために本発明は、ＮＯＲ構造のセルアレイを有する電気的消去及びプログラム可能な不揮発性半導体メモリ装置において、メモリセルのチャネル分離のために行方向へ伸張させて設けられたフィールド絶縁膜と、メモリセルのソース及びドレインを形成するために前記フィールド絶縁膜に交差して列方向へ伸張させて設けられた埋込拡散層のビットライン及びその上の絶縁膜と、前記ビットラインの抵抗を減少させるために、セルアレイの一方の端部に奇数番目のストリングごとに設けられると共にセルアレイの他方の端部に偶数番目のストリングごとに設けられたコンタクト領域と、メモリセルのチャネルに形成されたトンネル絶縁膜上の第１導電層及び該第１導電層上から前記埋込拡散層上の絶縁膜上にかかる第２導電層からなるフローティングゲートと、該フローティングゲート表面を覆う層間絶縁膜と、該層間絶縁膜上を通るようにして行方向へ伸張させて設けられたコントロールゲート層と、をメモリセルアレイに備えてなることを特徴とする。このときのフローティングゲート表面を覆う層間絶縁膜は、シリコン酸化膜層とシリコン窒化膜層とシリコン酸化膜層とからなる構造とすることができる。また、コンタクト領域は、更なるフィールド絶縁膜により隣接コンタクト領域どうし分離された構造とし、ビットラインを接続する選択トランジスタがコンタクト領域にそれぞれ設けられた構造とすることができる。
【００２０】
また本発明は、メモリセルのチャネル上にフローティングゲートとコントロールゲートを有する不揮発性半導体メモリ装置の製造方法において、セルアレイ領域を区分するための第１フィールド酸化膜及びメモリセルのチャネルを分離するための第２フィールド酸化膜を形成する第１工程と、セルアレイ領域にトンネル酸化膜を形成してその上に第１ポリシリコン層及び窒化膜を順次形成する第２工程と、前記第１ポリシリコン層及び窒化膜の一部をエッチングして開口させた後に不純物注入して列方向に伸張する埋込拡散層を形成する第３工程と、前記埋込拡散層上に酸化膜を所定の厚さに成長させる第４工程と、前記窒化膜を除去して前記第１ポリシリコン層上に第２ポリシリコン層及び層間絶縁層を順次形成し、これらをパターニングしてフローティングゲート用パターンを形成する第５工程と、セルアレイ領域に第３ポリシリコン層を形成してパターニングし、前記層間絶縁層上を通って前記第２フィールド酸化膜の間を行方向へ伸張するコントロールゲートを形成する第６工程と、を含むことを特徴とする。第５工程における層間絶縁層の形成は、第１層間酸化膜を成長させる第１段階と、該第１層間酸化膜上に層間窒化膜を蒸着する第２段階と、該層間窒化膜上に第２層間酸化膜を成長させる第３段階と、によるものとするとよい。また、第３工程においては、第１ポリシリコン層及び窒化膜の一部をエッチングした後に第２フィールド酸化膜の一部を除去して基板を露出させるようにするとよい。
【００２１】
また、本発明によれば、ＮＯＲ構造のセルアレイを有する電気的消去及びプログラム可能な不揮発性半導体メモリ装置において、選択ワードラインに消去用高電圧、非選択ワードライン及びビットラインに接地電圧、そしてブロックを選択するための選択トランジスタのゲートに電源電圧をそれぞれ印加し、選択セルのコントロールゲートを前記消去用高電圧とし且つドレインを接地電圧とすることにより、該選択セルのフローティングゲートへ電子を注入する消去動作と、選択ワードラインにプログラム用ネガティブ電圧、非選択ワードラインに接地電圧、選択セルのドレイン側に接続されるビットラインに電源電圧、選択セルのソース側に接続されるビットラインに接地電圧をそれぞれ印加し、選択セルのコントロールゲートを前記ネガティブ電圧とし且つドレインを電源電圧とすることにより、該選択セルのフローティングゲートから電子を放出するプログラム動作と、を実行することを特徴とする。或いは、ＮＯＲ構造のセルアレイを有する電気的消去及びプログラム可能な不揮発性半導体メモリ装置において、ブロックを選択するための選択トランジスタのゲートに電源電圧、選択セルのドレイン側に接続されるビットラインに電源電圧、選択ワードラインにプログラム用高電圧、選択セルのソース側に接続されるビットライン及び非選択ワードラインに接地電圧をそれぞれ印加し、チャネルに発生するホットエレクトロンにより選択セルのフローティングゲートへ電子を注入するプログラム動作と、前記選択トランジスタのゲートに電源電圧、選択セルのドレイン側に接続されるビットラインに電源電圧、選択ワードラインに消去用ネガティブ電圧、選択セルのソース側に接続されるビットライン及び非選択ワードラインに接地電圧をそれぞれ印加し、トンネル酸化膜を通じたトンネル電流により選択セルのフローティングゲートから電子を放出する消去動作と、を実行することを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００２３】
図１０は、本発明による電気的消去及びプログラム可能な不揮発性メモリ装置のセルアレイ構成を示した平面図である。
【００２４】
図１０を参照すると、メモリセルアレイをブロック区分するための第１フィールド酸化膜９ａにかけて第３ポリシリコン層が行方向に形成され、これをゲートとしてブロックを選択するための選択トランジスタ１４が１ブロックのセルアレイの端部（行方向を横軸にしてみた場合の上下端部）に形成されている。第１フィールド酸化膜９ａの間のセルアレイ領域では第２フィールド酸化膜９ｂが行方向に伸張し、この第２フィールド酸化膜９ｂと交差して、セルのソース及びドレインとして用いられるＮ形（Ｎ＋）埋込拡散層１が列方向へ伸張しており、その上には厚い酸化膜が形成されている。このＮ形埋込拡散層１が、ブロック内のセルのソース／ドレインとして使用されるビットラインになる。そして、セルアレイのワードラインを構成するコントロールゲート層２が第２フィールド酸化膜９ｂの間を行方向に伸張し、コントロールゲート２の下には、電気的に絶縁して電荷保持用のフローティングゲート３が形成されている。フローティングゲート３は、チャネルの一部からＮ形埋込拡散層１上の厚い酸化膜の一部までに被さる構造である。更に、ビットラインの抵抗を減少させるために、第１フィールド酸化膜９ａの間に１ずつアレイ上下端部交互にコンタクト４が配設されている。
【００２５】
図１７は、本例によるセル面積の縮小程度を示した表で、ストリングごとに形成されるフィールド酸化膜の個数及びブロック内に存在するワードラインの本数に応じる０． ６μｍのデザインルールを使用するとき、従来技術よりもセル面積が縮小される程度を示している。即ち、従来技術の図２のレイアウトと本発明の図１０のレイアウトに従ってセルサイズを比較すれば、本発明の方が、フィールド領域の数により従来技術に比べて約２０〜３０％縮小されることが分かる。また、ビットラインをブロック単位で分離し、ドレイン干渉現象を抑制することを可能としていることが分かる。従来のセル配置において、１本のビットラインに接続されたセル数がＮ個であればドレイン干渉回数はＮ−１（Ｎ：セルアレイ内の総ワードライン数）になるが、本発明では、ブロック選択を行う選択トランジスタ１４によって１つのブロックのみ選択され、１本のビットラインにはＪ個のセルのみ接続されることにより、ドレイン干渉回数はＪ−１（Ｊ：ブロック内の総ワードライン数）に減少し、Ｎ形埋込拡散層と基板との間のキャパシタンスも従来の１／ｍ（ｍ：ブロック数）に減少させることができる。即ち本例によれば、ビットラインの抵抗が減り、またコンタクトホールによる面積が減少してセル面積が縮小され、更に、Ｎ形埋込拡散層のビットラインと基板との間のキャパシタンス減少及びドレイン干渉現象の抑制という効果がある。
【００２６】
図１１に、図１０のセルアレイに対する等価回路図を示し、下記表２を参照してセルの概略的な動作条件を説明する。
【表２】

【００２７】
セルの消去及びプログラム動作時にＦ−Ｎトンネル電流による方式でセルを動作させる条件を示した表２ａにおける消去動作では、選択ワードラインＷ／Ｌ３に高電圧Ｖｐｐ、非選択ワードラインに０Ｖ、そして全ビットラインに０Ｖが印加され、また、選択トランジスタＳｅｌ＿１，Ｓｅｌ＿２（＝１４） のゲート電圧には電源電圧Ｖｃｃが提供される。これにより、ビットラインの接地電圧が各セルのドレインに印加されてバルク（ｂｕｌｋ）又はドレインからフローティングゲートへＦ−Ｎ電流により電子が注入される。
【００２８】
表２ａにおけるプログラム動作では、選択セルＡのプログラムであるとすると、選択ワードラインＷ／Ｌ３にネガティブ電圧−Ｖｇ、非選択ワードラインに０Ｖ、選択ビットラインＢ／Ｌ（Ｋ）に５Ｖ、ビットラインＢ／Ｌ（Ｋ＋１），Ｂ／Ｌ（Ｋ−１）を含む非選択ビットラインＢ／Ｌに０Ｖが印加される。従って、選択ビットラインの５Ｖが選択セルＡのドレインに印加され、選択ワードラインのネガティブ電圧との差によりフローティングゲートからドレインへＦ−Ｎ電流により電子が放出される。また、データ読出動作は、選択ワードラインに電源電圧Ｖｃｃ、非選択ワードラインに接地電圧０Ｖ、セルのドレインに読出電圧１Ｖ、ソースに０Ｖを印加し、セルのオン・オフに従うことで実行される。
【００２９】
表２ｂは、プログラム動作はチャネルホット電子、消去動作はＦ−Ｎ電流にてフローティングゲートからドレインへ電子を放出する方式によるものである。そのプログラム動作では、選択トランジスタＳｅｌ＿１，Ｓｅｌ＿２のゲート電圧にＶｃｃ、選択ビットラインＢ／Ｌ（ｋ）にＶｃｃ、選択ワードラインに高電圧１５Ｖが印加され、これによりチャネルに生じるホットエレクトロンをフローティングゲートへ注入する。
【００３０】
表２ｂにおける消去動作では、ドレインに電源電圧Ｖｃｃを印加して選択ワードラインをネガティブ電圧−１２Ｖとすることにより、フローティングゲートからドレインへ電子を放出する。また、読出動作では、セル選択トランジスタＳｅｌ＿１，Ｓｅｌ＿２のゲート電圧にＶｃｃ、選択ワードラインにＶｃｃ、非選択ワードラインに接地電圧０Ｖ、そしてセルのドレインには読出電圧Ｖｄ、ソースには０Ｖを印加して、セルのオンオフに従うデータを読出す。
【００３１】
図１２〜図１６は、図１０に示した構造の製造工程を順次示している。
【００３２】
図１２は、図１０の断面線Ｙ−Ｙ’に沿った断面を示す。この工程では、活性領域を互いに絶縁する第１フィールド酸化膜及び第２フィールド酸化膜を形成するために、パッド酸化膜１５を３００Å、ポリシリコン１６を１０００Å、シリコン窒化膜１１を１０００Åでシリコン基板１００に形成する。
【００３３】
図１３は、図１０の断面線Ｙ−Ｙ’に沿った断面を示す。この工程では、シリコン窒化膜１１をエッチングするフォトエッチング工程を実施し、チャネルとチャネルを分離するための第２フィールド酸化膜９ｂを１０００〜３０００Åで形成する。このときには、図示されていないが、ブロックを区分するために４０００〜６０００Åの第１フィールド酸化膜９ａが既に形成されている。
【００３４】
図１４は、図１０の断面線Ｘ−Ｘ’に沿った断面を示す。この工程では、第２フィールド酸化膜９ｂを形成するために使用したシリコン窒化膜１１、ポリシリコン層１６、パッド酸化膜１５を除去した後に、まず、セルのトンネル酸化膜１０を成長させ、その上に第１ポリシリコン層１７と窒化膜１８を順次形成する。そして、第１ポリシリコン層１７とシリコン窒化膜１８の一部をエッチングして所定部位を開口させ、露出した第２フィールド酸化膜９ｂの一部分を除去した後に、露出した基板１００へイオン注入してＮ形埋込拡散層１を形成する。この後更に、Ｎ形埋込拡散層１の上に厚い酸化膜９を２０００Å程度で成長させて形成する。
【００３５】
この工程においてトンネル酸化膜１０は、Ｎ形埋込拡散層１のためのイオン注入前に形成されるので、従来のようなトンネル酸化膜１０の形成時にＮ形埋込拡散層１の側面拡散作用でトンネル酸化膜１０の不均一が発生する心配はない。
【００３６】
図１５は、図１０の断面線Ｘ−Ｘ’に沿った切断面を示す。この工程では、シリコン窒化膜１８を除去した後に第１ポリシリコン層１７の上部に第２ポリシリコン層１９を形成し、そして抵抗を調節するために不純物注入を施す。これら第１ポリシリコン層１７及び第２ポリシリコン層１９はフローティングゲート３を形成する物質になり、第２ポリシリコン層１９の上部には層間絶縁膜１３が形成される。層間絶縁膜１３は、９５０℃の乾式熱酸化工程で１３０Å程度に第１層間酸化膜を成長させた後に層間窒化膜を１５０Åで蒸着し、更に湿式熱酸化工程を通じて窒化膜上に第２層間酸化膜を成長させることで形成する。層間絶縁膜１３ができると感光膜１２を用いたフォトエッチング工程を実施し、層間絶縁膜１３、第１ポリシリコン層１７及び第２ポリシリコン層１９、トンネル酸化膜１０を順次エッチングする。
【００３７】
図１６は、図１０の断面線Ｘ−Ｘ’に沿った切断を示す。この工程では、エッチされた第１ポリシリコン層１７及び第２ポリシリコン層１９の被っていないチャネル部分に熱酸化工程を通じてシリコン酸化膜を形成しゲート酸化膜とし、コントロールゲート２となる第３ポリシリコン層１４を形成する。そして、フォトエッチング工程を通じて第３ポリシリコン層１４、層間絶縁膜１３、第２ポリシリコン層１９及び第１ポリシリコン層１７をエッチングする。
【００３８】
このエッチング工程において、第３ポリシリコン層１４、層間絶縁膜１３、第１ポリシリコン層１７及び第２ポリシリコン層１９のエッチング時に、第３ポリシリコン層１４、第１ポリシリコン層１７及び第２ポリシリコン層１９の存在しない領域には、第２フィールド酸化膜９ｂが存在することになり、層間絶縁膜１３のエッチング後でもその酸化膜９ｂが残る。従って、第１ポリシリコン層１７及び第２ポリシリコン層１９のエッチング時にシリコン基板１００が保護される。
【００３９】
【発明の効果】
本発明によれば、１ブロックの一方の端部でコンタクトホールへ接続される奇数番目のビットラインと、１ブロックの他方の端部でコンタクトホールへ接続される偶数番目のビットラインとを行方向へ交互に配置することにより、ビットラインコンタクトによるセル面積の増加を解消でき、ブロック選択トランジスタを使用してセルを列方向のブロック単位で分けることにより、ビットラインと基板との間のキャパシタンスの減少及びドレイン干渉現象を改善することができる。また、ワードラインとワードラインとの間のフィールド酸化膜形成により、コントロールゲートパターニング時のシリコン基板エッチングを解消可能である。更に、埋込拡散層の形成前にトンネル酸化膜を形成することにより、埋込層不純物の側面拡散によるトンネル酸化膜の膜厚不均一の問題を解決することができる。
【図面の簡単な説明】
【図１】従来の不揮発性半導体メモリ装置のセルアレイ要部平面図。
【図２】従来の改良型の不揮発性半導体メモリ装置のセルアレイ要部平面図。
【図３】図１のセルアレイの等価回路図。
【図４】図２中のＸ−Ｘ’線に沿う断面図。
【図５】従来の製造工程を図２中のＸ−Ｘ’断面で説明する工程図。
【図６】図５に続く工程図。
【図７】図６に続く工程図。
【図８】従来の製造工程を図２中のＺ−Ｚ’断面で説明する工程図。
【図９】従来の製造工程を図２中のＹ−Ｙ’断面で説明する工程図。
【図１０】本発明による不揮発性半導体メモリ装置のセルアレイ要部平面図。
【図１１】図１０のセルアレイの等価回路図。
【図１２】本発明による製造工程を図１０中のＹ−Ｙ’断面で説明する工程図。
【図１３】図１２に続く工程図。
【図１４】本発明による製造工程を図１０中のＸ−Ｘ’断面で説明する工程図。
【図１５】図１４に続く工程図。
【図１６】図１５に続く工程図。
【図１７】セル面積の縮小程度を説明した表。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electrically erasable and programmable nonvolatile semiconductor memory device, and more particularly, to a NOR flash nonvolatile memory device having a NOR structure cell and capable of erasing at once.
[0002]
[Prior art]
As an auxiliary storage device in a battery-powered computer system such as a notebook-sized portable computer, there is a demand for a high-density, high-performance batch erase type rewritable NOR flash nonvolatile memory device that is much smaller than a hard disk. It is increasing. FIG. 1 shows a plan view of a general cell array configuration.
[0003]
An N-type (N +) buried diffusion layer 1 (bit line) formed under a thick oxide film and used as a source and drain of a cell extends in the column direction over the entire cell array, and forms a word line. The control gate layer 2 extends in the row direction. A floating gate 3 that retains electric charges is formed under the control gate 2 so as to be electrically insulated. This floating gate 3 is formed from a part of a thick oxide film on the N-type buried diffusion layer 1 from a part on the channel. It is formed so as to reach the part.
[0004]
In the structure shown in FIG. 1, the longer the N-type buried diffusion layer 1 of the bit line is stretched, the more the resistance is increased, the cell reading and programming speed is decreased, and the capacitance between the bit line and the substrate is increased. As a result, the capacitance slows down the charging speed of the bit line, thereby reducing the reading speed of the cell state. In order to improve this, a structure shown in the plan view of FIG. 2 has been proposed.
[0005]
In the structure of FIG. 2, in order to reduce the resistance that is a problem of the structure of FIG. 1, a method of forming the contact hole 4 and connecting the N-type buried diffusion layer 1 with the metal wiring 5 is used. However, this structure results in another problem of increased area due to the formation of the contact hole 4. That is, since the contact holes 4 are formed in the lines of the N-type buried diffusion layer 1 and the contact holes 4 are arranged in the row direction, the minimum distance 6 between the contact hole and the adjacent contact hole, the contact hole and the active region In order to secure the area of the minimum distance 7 between and the minimum distance 8 between the active regions, an increase in the area of the memory cell array in the row direction is an unavoidable problem. In the structure of FIG. 2, the resistance can be reduced to some extent, but the capacitance between the bit line and the substrate cannot be eliminated.
[0006]
FIG. 3 shows an equivalent circuit diagram for the structure of FIG. 1, and the general operating conditions of the cell will be described with reference to Table 1 below.
[Table 1]

[0007]
If the cell A is selected, the voltage Vd of 6 to 7V is applied to the bit line B / L (K), the high voltage Vpp of 12V is applied to the selected word line W / L3, and the bit line B / L (K−) during the program operation. 0V is applied to 1) to inject channel hot electrons into the floating gate. At this time, since the ground voltage is applied to the non-selected word line W / L, other cells following the non-selected word line W / L connected to the bit line B / L (K) are applied to the drain terminal. There is a problem that charge is lost from the floating gate to the drain terminal due to the difference between the voltage and the ground voltage applied to the word line. Such a phenomenon is referred to as a drain interference phenomenon. If the number of cells connected to the bit line B / L is N, it will receive N-1 times of interference.
[0008]
During the erase operation, a negative voltage −Vg is applied to the selected word line W / L3, and a power supply voltage Vcc is applied to the bit line B / L (K), thereby generating a current through a thin gate oxide film, thereby generating electrons in the floating gate 3. To the substrate.
[0009]
In the read operation, 1. is applied to the bit line B / L (K). A voltage Vd of 5 V, Vcc is applied to the selected word line W / L3, and a ground voltage is applied to the unselected word line W / L, and the state of the cell is read from the presence or absence of a current according to the bit line voltage.
[0010]
FIG. 4 shows a cross-sectional view along the cross-sectional line XX ′ shown in FIG. As shown in the figure, under the thick oxide film 9, N type buried diffusion layers 1 constituting the source and drain of the cell are formed apart from each other with the channel therebetween. The floating gate 3 formed on the channel via the tunnel oxide film covers a part of the channel and a part of the oxide film on the N-type buried diffusion layer 1. The control gate 2 extends in the row direction so as to cover the floating gate 3 via the insulating film and the channel portion not covered by the floating gate via the gate oxide film 15.
[0011]
5 to 9 show a manufacturing process of the cross-sectional structure shown in FIG.
[0012]
In the process shown in FIG. 5, a pad oxide film 15a and a silicon nitride film 11 are sequentially formed on the substrate 100, and then an opening is opened by a photoetching process using a photosensitive film to form the N-type buried diffusion layer 1. Of arsenic ions. Then, thermal oxidation is performed in an atmosphere of 900 ° C. for about 10 hours or longer to grow a thick thermal oxide film 9 in the opening.
[0013]
In the step of FIG. 6, after etching the silicon nitride film 11 and the pad oxide film 15a, an oxide layer for the tunnel oxide film 10 of the cell is formed, and then a polysilicon layer used for the first polysilicon layer pattern 20 is formed. Then, the first polysilicon layer pattern 20 and the tunnel oxide film 10 are etched by a photoetching process using the photosensitive film 12.
[0014]
During the formation of the tunnel oxide film 10 of the cell in this process, there is a side diffusion effect of the ions implanted for forming the N-type buried layer, so that the oxide film on the channel portion in contact with the N-type buried diffusion layer 1 Grow thicker than those on channel portions that are not affected by side diffusion. As the impurity concentration is increased in order to reduce the source resistance, there is a problem that the difference in the formation thickness of the oxide film is increased and the cell characteristics become non-uniform. That is, if the oxide film thickness is non-uniform, the threshold voltage of the cell is made non-uniform by affecting the tunneling current through hot electrons and the thin gate oxide film during programming and erasing.
[0015]
In the process of FIG. 7, an interlayer insulating film 13 is grown on the surface of the first polysilicon layer pattern 20 by a thermal oxidation process. At this time, an insulating film is also formed on the channel portion not covered with the first polysilicon layer pattern 20 at the same time. Thereafter, a second polysilicon layer used for the control gate layer 2 is formed, and the second polysilicon layer, the interlayer insulating film 13 and the first polysilicon layer pattern 20 are photo-etched. Then, the floating gate 3 is formed by etching.
[0016]
Problems in the etching process at this time will be described with reference to FIGS. FIG. 8 is a cross-sectional view orthogonal to FIG. 7 and shows the active region covered with the floating gate 3 of FIG. 7, and FIG. 9 is also a cross-sectional view orthogonal to FIG. The active area is shown.
[0017]
In the step of etching the second polysilicon layer for the control gate 2, the interlayer insulating film 13, and the first polysilicon layer pattern 20 for the floating gate 3 by a photoetching step, FIG. 8 (cross-sectional line ZZ ′ in FIG. ), There is no problem in the active region where the control gate 2, the interlayer insulating film 13, and the floating gate 3 are formed. However, as shown in FIG. In the active region where the floating gate 3 does not exist below, a portion where the surface of the substrate 100 is exposed is formed by etching the interlayer insulating film 13 following the second polysilicon layer etching of the control gate. Since this exposed substrate portion is damaged when the first polysilicon layer pattern of the floating gate is etched, there is a problem in that normal junction characteristics such as leakage current in a reverse voltage during cell operation may not be obtained. .
[0018]
[Problems to be solved by the invention]
In view of the above prior art, an object of the present invention is to provide a nonvolatile semiconductor memory capable of reducing the resistance by shortening the buried diffusion layer extended in the column direction as much as possible, and speeding up the cell reading and programming operations. It is to provide an apparatus and a manufacturing method thereof. Another object of the present invention is to provide a non-volatile memory that can minimize the buried diffusion layer extending in the column direction in order to reduce the capacitance between the bit line and the substrate, which affects the charge rate of the bit line. And a method of manufacturing the same semiconductor memory device. Another object of the present invention is to provide a non-volatile semiconductor memory device and a method for manufacturing the same that can suppress the loss of charge of the floating gate, that is, the drain interference phenomenon, which may occur due to the difference between the drain voltage and the word line voltage during the program operation. It is to provide. Another object of the present invention is to eliminate the phenomenon that the insulating film in the channel portion in contact with the buried diffusion layer becomes thick due to the side diffusion action of the implanted impurity, and an insulating film having a uniform thickness can be formed. A non-volatile semiconductor memory device and a manufacturing method thereof are provided. Another object of the present invention is to provide a non-volatile semiconductor memory device and a method of manufacturing the same that can remove the substrate surface exposure phenomenon that occurs during the photoetching process. Another object of the present invention is to provide a nonvolatile semiconductor memory device that can reduce the area of a cell array and a method for manufacturing the same.
[0019]
[Means for Solving the Problems]
To this end, the present invention provides an electrically erasable and programmable non-volatile semiconductor memory device having a NOR structure cell array, and a field insulating film provided extending in the row direction for channel separation of memory cells. The bit line of the buried diffusion layer provided to extend in the column direction crossing the field insulating film to form the source and drain of the memory cell and the insulating film thereon, and the resistance of the bit line In order to reduce this, a contact region provided for each odd-numbered string at one end of the cell array and for each even-numbered string at the other end of the cell array, and a tunnel formed in the channel of the memory cell From the first conductive layer on the insulating film and the second conductive layer extending from the first conductive layer to the insulating film on the buried diffusion layer The memory cell array includes a floating gate, an interlayer insulating film covering the surface of the floating gate, and a control gate layer provided so as to extend in the row direction so as to pass over the interlayer insulating film. And At this time, the interlayer insulating film covering the surface of the floating gate can be formed of a silicon oxide film layer, a silicon nitride film layer, and a silicon oxide film layer. Further, the contact region may have a structure in which adjacent contact regions are separated from each other by a further field insulating film, and a selection transistor for connecting a bit line may be provided in each contact region.
[0020]
According to another aspect of the present invention, there is provided a method for manufacturing a nonvolatile semiconductor memory device having a floating gate and a control gate on a channel of a memory cell, for separating a first field oxide film for partitioning a cell array region and a channel of the memory cell. A first step of forming a second field oxide film; a second step of forming a tunnel oxide film in the cell array region and sequentially forming a first polysilicon layer and a nitride film thereon; the first polysilicon layer; A third step of forming a buried diffusion layer extending in the column direction by implanting impurities after etching a part of the nitride film, and growing an oxide film on the buried diffusion layer to a predetermined thickness And a fourth step of removing the nitride film, sequentially forming a second polysilicon layer and an interlayer insulating layer on the first polysilicon layer, and patterning them. A fifth step of forming a floating gate pattern and patterning by forming a third polysilicon layer in the cell array region and extending in the row direction between the second field oxide films through the interlayer insulating layer. And a sixth step of forming a control gate. The formation of the interlayer insulating layer in the fifth step includes a first stage of growing a first interlayer oxide film, a second stage of depositing an interlayer nitride film on the first interlayer oxide film, and a second stage of depositing an interlayer nitride film on the first interlayer oxide film. And a third step of growing a two-layer oxide film. In the third step, the first polysilicon layer and a part of the nitride film may be etched, and then the part of the second field oxide film may be removed to expose the substrate.
[0021]
Further, according to the present invention, in an electrically erasable and programmable nonvolatile semiconductor memory device having a NOR-structured cell array, a high voltage for erasing is applied to a selected word line, a ground voltage is applied to a non-selected word line and a bit line, and a block By applying a power supply voltage to the gate of the selection transistor for selecting each, setting the control gate of the selected cell to the high voltage for erasing and setting the drain to the ground voltage, electrons are injected into the floating gate of the selected cell. Erase operation, negative voltage for programming on selected word line, ground voltage on unselected word line, power supply voltage on bit line connected to drain side of selected cell, ground voltage on bit line connected to source side of selected cell And the control gate of the selected cell is With I blanking voltage to and supply voltage drain, and executes a program operation for emitting electrons from the floating gate of the selected cell. Alternatively, in an electrically erasable and programmable nonvolatile semiconductor memory device having a NOR structure cell array, a power supply voltage is applied to the gate of a select transistor for selecting a block, and a power supply voltage is applied to a bit line connected to the drain side of the selected cell. A high voltage for programming is applied to the selected word line, a ground voltage is applied to the bit line connected to the source side of the selected cell and a non-selected word line, and electrons are injected into the floating gate of the selected cell by hot electrons generated in the channel. A program operation, a power supply voltage to the gate of the selection transistor, a power supply voltage to the bit line connected to the drain side of the selected cell, a negative voltage for erasing to the selected word line, a bit line connected to the source side of the selected cell, and Apply ground voltage to unselected word lines Applied Re respectively, and executes a erase operation for emitting electrons from the floating gate of the selected cell by a tunnel current through the tunnel oxide film.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.
[0023]
FIG. 10 is a plan view illustrating a cell array configuration of an electrically erasable and programmable nonvolatile memory device according to the present invention.
[0024]
Referring to FIG. 10, a third polysilicon layer is formed in the row direction over the first field oxide film 9a for dividing the memory cell array into blocks, and a selection transistor 14 for selecting a block is formed by using this as a gate. It is formed at the end of the cell array (upper and lower ends when the row direction is taken as the horizontal axis). In the cell array region between the first field oxide films 9a, the second field oxide film 9b extends in the row direction, intersects with the second field oxide film 9b, and is N-type (N +) used as the source and drain of the cell. The buried diffusion layer 1 extends in the column direction, and a thick oxide film is formed thereon. This N type buried diffusion layer 1 becomes a bit line used as a source / drain of a cell in the block. Then, the control gate layer 2 constituting the word line of the cell array extends in the row direction between the second field oxide films 9b. Under the control gate 2, it is electrically insulated and a floating gate 3 for holding charges. Is formed. The floating gate 3 has a structure covering a part of the channel and a part of the thick oxide film on the N type buried diffusion layer 1. Further, in order to reduce the resistance of the bit line, contacts 4 are alternately arranged between the upper and lower ends of the array one by one between the first field oxide films 9a.
[0025]
FIG. 17 is a table showing the degree of cell area reduction according to this example. The table shows the number of field oxide films formed per string and the number of word lines existing in the block. When the 6 μm design rule is used, the cell area is shown to be reduced as compared with the prior art. That is, if the cell size is compared according to the layout of FIG. 2 of the prior art and the layout of FIG. 10 of the present invention, the present invention is reduced by about 20 to 30% compared to the prior art depending on the number of field regions. I understand. In addition, it can be seen that the bit line is separated in units of blocks and the drain interference phenomenon can be suppressed. In the conventional cell arrangement, if the number of cells connected to one bit line is N, the number of drain interferences is N-1 (N: the total number of word lines in the cell array). Only one block is selected by the selection transistor 14 that performs the selection, and only J cells are connected to one bit line, so that the drain interference frequency is J-1 (J: the total number of word lines in the block). The capacitance between the N-type buried diffusion layer and the substrate can also be reduced to 1 / m (m: the number of blocks). That is, according to this example, the resistance of the bit line is reduced, the area due to the contact hole is reduced and the cell area is reduced. Further, the capacitance between the bit line of the N type buried diffusion layer and the substrate is reduced and the drain is reduced. There is an effect of suppressing the interference phenomenon.
[0026]
FIG. 11 shows an equivalent circuit diagram for the cell array of FIG. 10, and the general operating conditions of the cell will be described with reference to Table 2 below.
[Table 2]

[0027]
In the erase operation in Table 2a showing the conditions for operating the cell by the FN tunnel current method during the cell erase and program operation, the selected word line W / L3 has a high voltage Vpp, the unselected word line has 0V, 0 V is applied to the bit line, and the power supply voltage Vcc is provided as the gate voltage of the selection transistors Sel_1 and Sel_2 (= 14). As a result, the ground voltage of the bit line is applied to the drain of each cell, and electrons are injected from the bulk or drain to the floating gate by the FN current.
[0028]
In the program operation in Table 2a, if the selected cell A is programmed, the selected word line W / L3 has a negative voltage −Vg, the unselected word line has 0V, the selected bit line B / L (K) has 5V, and the bit line 0V is applied to unselected bit lines B / L including B / L (K + 1) and B / L (K-1). Accordingly, 5 V of the selected bit line is applied to the drain of the selected cell A, and electrons are emitted from the floating gate to the drain by the FN current due to the difference from the negative voltage of the selected word line. The data read operation is performed by applying a power supply voltage Vcc to the selected word line, a ground voltage 0 V to the unselected word line, a read voltage 1 V to the drain of the cell, and 0 V to the source, and following the on / off state of the cell. .
[0029]
Table 2b shows a program operation in which channel hot electrons are emitted, and an erase operation is performed in accordance with a system in which electrons are emitted from the floating gate to the drain by FN current. In the program operation, Vcc is applied to the gate voltages of the selection transistors Sel_1 and Sel_2, Vcc is applied to the selected bit line B / L (k), and a high voltage of 15 V is applied to the selected word line, whereby hot electrons generated in the channel are applied to the floating gate. inject.
[0030]
In the erase operation in Table 2b, electrons are discharged from the floating gate to the drain by applying the power supply voltage Vcc to the drain and setting the selected word line to a negative voltage of -12V. In the read operation, Vcc is applied to the gate voltages of the cell selection transistors Sel_1 and Sel_2, Vcc is applied to the selected word line, the ground voltage is 0 V to the unselected word line, the read voltage Vd is applied to the drain of the cell, and 0 V is applied to the source. Thus, data according to the on / off state of the cell is read.
[0031]
12 to 16 sequentially show the manufacturing steps of the structure shown in FIG.
[0032]
FIG. 12 shows a cross section along the cross-sectional line YY ′ of FIG. In this step, in order to form the first field oxide film and the second field oxide film that insulate the active region from each other, the pad oxide film 15 is 300 mm, the polysilicon 16 is 1000 mm, the silicon nitride film 11 is 1000 mm, and the silicon substrate 100. To form.
[0033]
FIG. 13 shows a cross section along the cross-sectional line YY ′ of FIG. In this step, a photoetching step for etching the silicon nitride film 11 is performed, and a second field oxide film 9b for separating the channel from the channel is formed at 1000 to 3000 mm. At this time, although not shown, a first field oxide film 9a having a thickness of 4000 to 6000 mm has already been formed to divide the block.
[0034]
FIG. 14 shows a cross-section along the cross-sectional line XX ′ of FIG. In this step, after removing the silicon nitride film 11, the polysilicon layer 16, and the pad oxide film 15 used to form the second field oxide film 9b, the tunnel oxide film 10 of the cell is first grown, Then, a first polysilicon layer 17 and a nitride film 18 are sequentially formed. Then, a part of the first polysilicon layer 17 and the silicon nitride film 18 is etched to open a predetermined portion, and after removing a part of the exposed second field oxide film 9b, ions are implanted into the exposed substrate 100. N-type buried diffusion layer 1 is formed. Thereafter, a thick oxide film 9 is grown on the N-type buried diffusion layer 1 at a thickness of about 2000 mm.
[0035]
In this step, the tunnel oxide film 10 is formed before ion implantation for the N-type buried diffusion layer 1, so that the side-surface diffusion action of the N-type buried diffusion layer 1 when forming the tunnel oxide film 10 as in the prior art. Thus, there is no concern that the tunnel oxide film 10 will be non-uniform.
[0036]
FIG. 15 shows a cut surface along the cross-sectional line XX ′ of FIG. In this step, after removing the silicon nitride film 18, a second polysilicon layer 19 is formed on the first polysilicon layer 17, and impurity implantation is performed to adjust the resistance. The first polysilicon layer 17 and the second polysilicon layer 19 become a material for forming the floating gate 3, and an interlayer insulating film 13 is formed on the second polysilicon layer 19. The interlayer insulating film 13 is formed by growing a first interlayer oxide film to about 130 mm in a dry thermal oxidation process at 950 ° C., then depositing an interlayer nitride film at 150 mm, and further forming a second interlayer oxide on the nitride film through a wet thermal oxidation process. It is formed by growing a film. When the interlayer insulating film 13 is formed, a photoetching process using the photosensitive film 12 is performed, and the interlayer insulating film 13, the first polysilicon layer 17, the second polysilicon layer 19, and the tunnel oxide film 10 are sequentially etched.
[0037]
FIG. 16 shows a cut along the section line XX ′ of FIG. In this step, a silicon oxide film is formed in a channel portion not covered with the etched first polysilicon layer 17 and second polysilicon layer 19 through a thermal oxidation process to form a gate oxide film, and a third polysilicon to be the control gate 2 is formed. A silicon layer 14 is formed. Then, the third polysilicon layer 14, the interlayer insulating film 13, the second polysilicon layer 19 and the first polysilicon layer 17 are etched through a photoetching process.
[0038]
In this etching process, the third polysilicon layer 14, the first polysilicon layer 17, and the second polysilicon layer 14 are etched when the third polysilicon layer 14, the interlayer insulating film 13, the first polysilicon layer 17, and the second polysilicon layer 19 are etched. The second field oxide film 9b exists in a region where the polysilicon layer 19 does not exist, and the oxide film 9b remains even after the interlayer insulating film 13 is etched. Accordingly, the silicon substrate 100 is protected when the first polysilicon layer 17 and the second polysilicon layer 19 are etched.
[0039]
【The invention's effect】
According to the present invention, an odd-numbered bit line connected to the contact hole at one end of one block and an even-numbered bit line connected to the contact hole at the other end of one block are arranged in the row direction. By alternately arranging the cells, the increase in the cell area due to the bit line contact can be eliminated, and the capacitance between the bit line and the substrate is reduced by dividing the cells into block units in the column direction using the block selection transistor. In addition, the drain interference phenomenon can be improved. Further, by forming a field oxide film between the word lines, it is possible to eliminate silicon substrate etching at the time of control gate patterning. Further, by forming the tunnel oxide film before forming the buried diffusion layer, it is possible to solve the problem of nonuniform thickness of the tunnel oxide film due to side diffusion of the buried layer impurity.
[Brief description of the drawings]
FIG. 1 is a plan view of a main part of a cell array of a conventional nonvolatile semiconductor memory device.
FIG. 2 is a plan view of a principal part of a cell array of a conventional improved nonvolatile semiconductor memory device.
3 is an equivalent circuit diagram of the cell array of FIG.
4 is a cross-sectional view taken along the line XX ′ in FIG.
FIG. 5 is a process diagram for explaining a conventional manufacturing process with a section taken along line XX ′ in FIG. 2;
6 is a process drawing following FIG. 5. FIG.
FIG. 7 is a process diagram following FIG. 6;
FIG. 8 is a process diagram illustrating a conventional manufacturing process with a ZZ ′ cross section in FIG. 2;
FIG. 9 is a process diagram illustrating a conventional manufacturing process with a YY ′ cross section in FIG. 2;
FIG. 10 is a plan view of a principal part of a cell array of a nonvolatile semiconductor memory device according to the present invention.
11 is an equivalent circuit diagram of the cell array of FIG.
FIG. 12 is a process diagram for explaining a manufacturing process according to the present invention in a YY ′ cross section in FIG. 10;
FIG. 13 is a process drawing following FIG. 12;
FIG. 14 is a process diagram for explaining a manufacturing process according to the present invention by XX ′ cross section in FIG. 10;
FIG. 15 is a process drawing following FIG. 14;
FIG. 16 is a process drawing following FIG. 15;
FIG. 17 is a table illustrating the degree of cell area reduction.

Claims (3)

A floating gate is formed so as to extend from a part of the channel of the memory cell to a part of the oxide film on the buried diffusion layer, and extends in the row direction covering the channel part not covered by the floating gate. In a method for manufacturing a nonvolatile semiconductor memory device having a control gate,
A first step of forming a first field oxide film for separating the cell array region and a second field oxide film for isolating the channel of the memory cell;
A second step of forming a tunnel oxide film in the cell array region and sequentially forming a first polysilicon layer and a nitride film thereon;
A third step of forming a buried diffusion layer extending in the column direction by implanting impurities after etching and opening a part of the first polysilicon layer and the nitride film;
A fourth step of growing an oxide film to a predetermined thickness on the buried diffusion layer;
Removing the nitride film, sequentially forming a second polysilicon layer and an interlayer insulating layer on the first polysilicon layer, and patterning them to form a floating gate pattern;
Forming a third polysilicon layer in the cell array region and patterning, and forming a control gate extending in the row direction between the second field oxide films through the interlayer insulating layer. The manufacturing method characterized by this. The formation of the interlayer insulating layer in the fifth step includes a first stage of growing a first interlayer oxide film, a second stage of depositing an interlayer nitride film on the first interlayer oxide film, and a second stage of depositing an interlayer nitride film on the first interlayer oxide film. The manufacturing method according to claim 1, comprising: a third step of growing a two-layer oxide film. The method according to claim 1, wherein, in the third step, the first polysilicon layer and a part of the nitride film are etched, and then a part of the second field oxide film is removed to expose the substrate.

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