JP3616745B2 - Manufacturing method of semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、格子不整合系積層結晶構造およびそれを用いた電子素子や光素子等の半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来から、格子不整合系積層結晶構造を半導体装置に用いるときの問題、すなわち基板結晶上にこれと格子定数の異なる(厳密には、基板面と平行方向の格子定数の異なる)半導体の薄膜結晶を成長する際の成長薄膜結晶の電気的特性の問題は種々論じられている。
【0003】
例えば、ジャーナルオブアプライドフィジックス67巻第7号(1990年)3323頁から3327頁(Journal of Applied Physics, Vol.67, No.7, pp3323−3327)において、InAlAsキャリア供給層/InGaAsチャネル形成層構造のHEMT素子のチャネル中の電子移動度の改善が論じられている。この論文では、GaAs基板結晶とHEMT素子の能動層を構成する薄膜結晶の間に、階段状に格子定数の異なるInGaAs結晶層を積層した構造のバッファ層を介在させて、格子不整合による転位欠陥を減少させ、チャネル中の電子移動度の改善を図っている。この方法では、バッファ層全体の厚さが2.5μmの場合、能動層の転位欠陥密度は106cm−2程度であり、室温における電子移動度は8150cm2/Vsである。
【0004】
また、アプライドフィジックスレターズ61巻第8号(1992年)922頁(Applied Physics Letters, Vol.61, No.8, p.922)において、GaAs基板結晶とHEMT素子の能動層を構成するInAlAs薄膜結晶の間に、連続的に格子定数が変化するInGaAsグレーデッドバッファ層を1層のみ、或いはInGaAsグレーデッド層を格子定数が一定の層で挾んだ構造のバッファ層を介在させて、格子不整合による転位欠陥を減少させ、HEMT素子の電子移動度の改善する方法が論じられている。この方法では、In組成比が0.3と格子不整合度が小さく、バッファ層の厚さが1μmの場合、室温における電子移動度は8500cm2/Vsである。
【0005】
【発明が解決しようとする課題】
上記従来技術の室温における電子移動度は、バッファ層の厚さを1μmにした場合の8500cm2/Vsに留まっていた。すなわち、GaAs基板上に格子整合したHEMT結晶程度のものしか得られず、電子移動度の改善効果が不十分であった。
【0006】
本発明の目的は、基板結晶上に、厚さ1μm以下の半導体からなるバッファ層を介して、基板結晶とは基板結晶面と平行方向の格子定数(以下、単に格子定数という)が異なる半導体薄膜結晶が積層されており、かつ室温における電子移動度が8500cm2/Vsより大きい格子不整合系積層結晶構造およびそれを用いた半導体装置を提供することにある。
【0007】
【課題を解決するための手段】
上記目的は、バッファ層を積層方向で複数の第1の領域と複数の第2の領域を積層させた構成とし、第1の領域の格子定数を積層方向で半導体薄膜結晶に向かって増加させ、第1の領域の厚さを基板結晶との格子不整合に起因する格子歪が緩和する厚さとし、第2の領域を第1の領域の半導体薄膜結晶側の面上にこれに接して形成し、第2の領域の格子定数を積層方向で一定とし、かつバッファ層の格子定数を積層方向で連続させることにより達成できる。
【0008】
ここで、第1の領域および第2の領域の格子定数は、第1の領域および第2の領域に共通の構成元素の組成比により制御されるが、この共通の構成元素の組成比を、少なくとも1つの第1の領域の第2の領域との界面近傍で、この第1の領域に接した第2の領域中より大きくすることができる。
【0009】
本発明は、図4、図5に示すように、バッファ層の厚さが1μm以下であっても、2段階以上連続のバッファ層構造としたとき(ここで、1段階は、1つの第1の領域とこれに接した1つの第2の領域の組で定義される。)、室温における電子移動度が8500cm2/Vsより大きい格子不整合系積層結晶構造が得られることを見い出すことにより成された。
【0010】
本発明により室温における電子移動度が増加する理由として次のことが推察される。まず、第1の段階において、第1の領域はその中に蓄積される格子歪が緩和する厚さまで成長させるので、第1の領域形成中にそれ自身に転位欠陥が発生する。次に、第1の領域で発生した転位欠陥は、第2の領域形成中に第2の領域中に延びていくが、転位欠陥同士が出会った地点で所謂転位結合により消滅する。すなわち、第1の領域で発生した転位欠陥は第2の領域に吸収される。また、第2の領域は第1の領域と格子整合しているので、第2の領域中での新たな転位欠陥の発生はない。その結果、第2の領域は、第2の段階の第1の領域に対しほぼ無欠陥の基板結晶として働く。これは、第2の領域が第1の段階における基板結晶と同じ状態にあることを示している。したがって、第2の段階以降は同じ作用を繰り返す。
【0011】
以上要するに、本発明の特徴は、転位欠陥の少ないうちにこれを吸収してしまうので、転位欠陥の吸収効率が良く、電子移動度を増加させることができる。
【0012】
これに対して、例えば、1段階の場合は、1つの第1の領域の中で一度に格子定数を変えるために格子定数の変化量が大きく、多量の転位欠陥が発生する。したがって、第2の領域によって充分に転位欠陥を吸収しきれない。
【0013】
また、第1の領域および第2の領域の格子定数を制御する、第1の領域および第2の領域に共通の構成元素の組成比を、少なくとも1つの第1の領域の第2の領域との界面近傍で、この第1の領域に接した第2の領域中より大きくしたバッファ層は、特に、半導体レーザやバイポーラトランジスタ等の半導体薄膜結晶が厚く(約200nm以上)、動作の中心となるキャリアが少数キャリアである素子に有効である。
【0014】
本方法の作用として次のことが推察される。第1の領域における格子定数の増大に伴う格子歪の緩和は、一度起こった後は新たな転位欠陥の発生にともなって少しずつ生じるが、格子歪は完全には緩和されずに残る。その為、格子定数を制御する元素の第1の領域中の組成比が、第2の領域中の組成比に単調に増加して近づく場合には(図2参照)、第1の領域の第2の領域との界面における格子定数はそれが本来持つべき格子定数より小さくなり、第2の領域の格子定数と一致しない。その結果、第2の領域中での転位の発生の可能性が残る。これに対して本方法では、上記の本来持つべき格子定数より小さくなることを見込んで、格子定数を制御する元素の組成比を、第1の領域の第2の領域との界面近傍で大きくしているので(図8参照)、第1の領域と第2の領域の界面での格子定数の一致が可能である。その結果、第2の領域中での転位の発生の可能性を小さくできる。なお、第1の領域の組成比は、第2の領域のそれより大きくなった後、第2の領域のそれと合わせるために連続的に減少させる。以上より、転位欠陥の吸収効率をより良くすることができ、電子移動度をより大きくすることができるので、少数キャリア素子において有効となる。
【0015】
本発明において、バッファ層を構成する各領域間の格子定数の連続性は0.5%以内のずれを含んでいることは云うまでもない。また、キャリアが電子の場合について説明したが、キャリアは電子に限らず正孔でも良いことは云うまでもない。また、このような格子不整合系積層結晶構造を用い、半導体薄膜結晶に半導体装置の能動領域を形成することにより特性の良好な半導体装置の実現が期待できる。
【0016】
【発明の実施の形態】
実施例1
以下、本発明の実施例1のHEMT結晶およびHEMT素子を図1乃至図6により説明する。
【0017】
図1に示すように、半絶縁性GaAs基板1の上に順に、分子線エピタキシー法により、アンドープInAlAsバッファ層2を500nm、アンドープInGaAsチャネル形成層3を40nm、アンドープInAlAsスペーサ層5を2nm、n型InAlAsキャリア供給層(Siドープ量:3×1018cm−3)5を15nm、アンドープInAlAs層6を10nm、n型InGaAsキャップ層(Siドープ量:3×1019cm−3)7を30nmの厚さ形成しHEMT結晶と成す。
【0018】
ここで、InAlAsキャリア供給層およびInGaAsチャネル形成層のIn組成比は0.5とする。また、InAlAsバッファ層2のIn組成比を、図2に示すように、5段階に分けて変化させた。また、結晶成長には一切の中断時間を設けることなくIn分子線源の温度変化によりInの組成比変化を行っている。
【0019】
また、本発明の要点であるInAlAsバッファ層2については、In組成比が連続的に増加する領域(第1の領域)のIn組成比の各段階における厚さの割合、バッファ層の厚さおよびバッファ層のIn組成比の段階の数を種々設定し種々形成した。まず、第1の領域の厚さの割合に対する2次元電子ガスの室温における電子移動度の関係を図3に示す。連続的領域の割合がほぼ0.1〜0.45の範囲において電子移動度が従来技術の8500cm2/Vsを超えている。次に、第1の領域の厚さの割合が0.2の場合における、バッファ層の厚さに対する2次元電子ガスの室温における電子移動度の関係を図4に示す。従来技術では電子移動度の低下が著しかった1000nm以下の厚さにおいても高い電子移動度を維持している。特に、500〜1000nmのバッファ層の厚さで、約10000cm2/Vsの電子移動度という数値は、InP基板の格子整合系のHEMT結晶と同等である。バッファ層を薄くすることが可能なので、従来技術に比べて結晶成長時間を半分以下に短縮できるという効果もある。次に、バッファ層厚さを600nmと一定にして、バッファ層のIn組成比の段階数に対する2次元電子ガスの室温における電子移動度の関係を図5に示す。2段階以上で電子移動度が従来技術の8500cm2/Vsを超えている。10段階で電子移動度の値が減少し始め、段階数は多いほど良いわけではないことを示している。この電子移動度の減少は、転位欠陥を吸収する組成比が一定の領域(第2の領域)の厚さが薄くなるなるためと思われる。なお、第1の領域、第2の領域の厚さは全段階で同一にしなくても良い。In組成の上昇開始点は、図2においては0に設定されているが、0に設定することが作業上難しい場合には0.15以下であれば差し支えない。また、バッファ層の材料としては、上記のIn組成を用いればInAlGaAsの4元系材料を用いることが出来る。
【0020】
次に、図1のHEMT結晶を用い図6に示すようなゲート長1500nmのHEMT素子を作製した。HEMT結晶として、第1の領域の厚さの割合は0.2、バッファ層厚さは500nmのものを用いた。通常のフォトリソグラフィ及び電子ビーム露光法により、図1のHEMT結晶からn形InGaAsキャップ層7を加工し、ソース,ドレイン電極8,9、ショットキーゲート電極10を形成してHEMT素子を完成させる。
【0021】
この素子の外部相互コンダクタンスは1.3S/mm、遮断周波数は250GHzであった。これらの値は、従来技術に比べ共に約2倍の値であり、InP基板上に格子整合して形成したHEMT素子と遜色ない値である。
【0022】
実施例2
以下、本発明の実施例2の半導体レーザを図7および図8により説明する。図7に示すように、n型GaAs基板11の上に順次、n型InGaAsバッファ層12(厚さ500nm)、In組成比が0.5でAlの組成比が0から0.5に変化し同時にGaの組成比が0.5から0に変化するn型InAlGaAsグレーデッド層13(厚さ200nm)、In組成比が0.5のn型InAlAsクラッド層14(厚さ1500nm)、In組成比が0.5でGaの組成比が0から0.5に変化し同時にAlの組成比が0.5から0に変化するアンドープInAlGaAsGRIN層15(厚さ120nm)、In組成比が0.5のアンドープInGaAs活性層16(厚さ15nm)、In組成比が0.5でAlの組成比が0から0.5に変化し同時にGaの組成比が0.5から0に変化するアンドープInAlGaAsGRIN層17(厚さ120nm)、In組成比が0.5のp型InAlAsクラッド層18(厚さ1500nm)、In組成比が0.5でGaの組成比が0から0.5に変化し同時にAlの組成比が0.5から0に変化するp型InAlGaAsグレーデッド層19(厚さ200nm)、更に、In組成比が0.5のp型InGaAsコンタクト層20(厚さ100nm)を分子線エピタキシー法で形成した。n型層の導電型決定不純物としてはSiを用い、2×1018cm−3ドープし、p型層の導電型決定不純物としてBeを用い、1×1018cm−3ドープした。n型InAlGaAsグ比レーデッド層13からp型InGaAsコンタクト層20までの厚さは3755nmである。
【0023】
次に、結晶表面及び基板裏面にオーミック電極21を形成した後、共振器長300μm、幅200μmに切り出してブロードエリアコンタクト構造の半導体レーザを完成させた。
【0024】
ここで、本発明の要点であるn型InGaAsバッファ層12については、図8に示すように、バッファ層のIn組成比の段階の数を5とし、さらに各段階におけるIn組成比が連続的に変化する領域(第1の領域)にその上にくる層(第2の領域)よりもIn組成比が5%大きい領域を設けた構造とした。また、第1の領域の厚さの割合を0.1とした(第1の領域の厚さ10nm、第2の領域の厚さ90nm)。なお、In組成比が5%大きい領域を一部の段階に設けた場合にはそれなりの効果が得られる。第1の領域、第2の領域の厚さは全段階で同一にしなくても良い。In組成の上昇開始点は、図8においては0に設定されているが、0に設定することが作業上難しい場合には0.15以下であれば差し支えない。また、バッファ層の材料としては、上記のIn組成を用いればInAlGaAsの4元系材料を用いることが出来る。
【0025】
この素子の閾値電流密度は500A/cm2と、InP基板を用いた格子整合系の半導体レーザと同等の結果が得られた。このように、本実施例によれば、InP基板に比べて安価なGaAs基板を用いて、InP基板を用いた格子整合系半導体レーザと同等の特性をもつ半導体レーザが得られる。また、本実施例のGaAs基板に更に電子素子を形成して、光素子と電子素子を集積化(OEIC化)すれば、本実施例の長所をより活かすことができる。
【0026】
【発明の効果】
本発明によれば、バッファ層の厚さが1μm以下と薄くても、室温における電子移動度が8500cm2/Vsより大きい格子不整合系積層結晶構造およびそれを用いた半導体装置を実現できる。
【図面の簡単な説明】
【図1】本発明の実施例1のHEMT結晶HEMT結晶の縦断面図である。
【図2】本発明の実施例1のInAlAsバッファ層のIn組成比の分布図である。
【図3】本発明の実施例1のInAlAsバッファ層のIn組成比の連続変化領域の割合とInGaAsチャネル層の電子移動度の関係を示す図である。
【図4】本発明の実施例1のバッファ層の厚さとInGaAsチャネル層の電子移動度の関係を示す図である。
【図5】本発明の実施例1のバッファ層のIn組成比の段階の数とInGaAsチャネル層の電子移動度の関係を示す図である。
【図6】本発明の実施例1のHEMT素子の断面図である。
【図7】本発明による半導体レーザの断面図である。
【図8】本発明の実施例2のInGaAsバッファ層のIn組成比の分布図である。
【符号の説明】
1…半絶縁性GaAs基板、2…アンドープInAlAsバッファ層、3…アンドープInGaAsチャネル形成層、4…アンドープInAlAsスペーサ層、5…n型InAlAs層、6…アンドープInAlAs層、7…n型InGaAsキャップ層、8…ソース電極、9…ドレイン電極、10…ゲート電極、11…n型GaAs基板、12…n型InGaAsバッファ層、13…n型InAlGaAsグレーデッド層、14…n型InAlAsクラッド層、15…アンドープInAlGaAsGRIN層、16…アンドープInGaAs活性層、17…アンドープInAlGaAsGRIN層、18…p型InAlAsクラッド層、19…p型InAlGaAsグレーデッド層、20…p型InGaAsコンタクト層、21…オーミック電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a lattice-mismatched stacked crystal structure and a method for manufacturing a semiconductor device such as an electronic element or an optical element using the same.
[0002]
[Prior art]
Conventionally, a problem in using a lattice mismatched stacked crystal structure in a semiconductor device, that is, a thin film crystal of a semiconductor having a lattice constant different from that on a substrate crystal (strictly, a lattice constant different in a direction parallel to the substrate surface). Various problems of the electrical properties of the grown thin film crystals during the growth are discussed.
[0003]
For example, in Journal of Applied Physics Vol. 67, No. 7 (1990), pages 3323 to 3327 (Journal of Applied Physics, Vol. 67, No. 7, pp 3323-3327), InAlAs carrier supply layer / InGaAs channel formation layer structure Improvements in electron mobility in the channel of several HEMT devices are discussed. In this paper, a buffer layer having a structure in which InGaAs crystal layers having different lattice constants are stacked stepwise between a GaAs substrate crystal and a thin film crystal constituting an active layer of a HEMT device, dislocation defects due to lattice mismatch are introduced. To improve the electron mobility in the channel. In this method, when the thickness of the entire buffer layer is 2.5 μm, the dislocation defect density of the active layer is about 10 6 cm −2 and the electron mobility at room temperature is 8150 cm 2 / Vs.
[0004]
In addition, in Applied Physics Letters Vol. 61, No. 8 (1992), p. 922 (Applied Physics Letters, Vol. 61, No. 8, p. 922), an InAlAs thin film crystal constituting an active layer of a GaAs substrate crystal and a HEMT device. Lattice mismatch by interposing only one InGaAs graded buffer layer with continuously changing lattice constant, or a buffer layer with a constant lattice constant between InGaAs graded layers. A method for reducing the dislocation defects due to GaN and improving the electron mobility of the HEMT device is discussed. In this method, when the In composition ratio is 0.3, the degree of lattice mismatch is small, and the thickness of the buffer layer is 1 μm, the electron mobility at room temperature is 8500 cm 2 / Vs.
[0005]
[Problems to be solved by the invention]
The electron mobility at room temperature of the above-described prior art has remained at 8500 cm 2 / Vs when the thickness of the buffer layer is 1 μm. That is, only the HEMT crystal lattice-matched on the GaAs substrate was obtained, and the effect of improving the electron mobility was insufficient.
[0006]
An object of the present invention is to provide a semiconductor thin film having a lattice constant parallel to the substrate crystal plane (hereinafter simply referred to as a lattice constant) different from that of the substrate crystal via a buffer layer made of a semiconductor having a thickness of 1 μm or less on the substrate crystal. An object of the present invention is to provide a lattice-mismatched stacked crystal structure in which crystals are stacked and the electron mobility at room temperature is larger than 8500 cm 2 / Vs, and a semiconductor device using the same.
[0007]
[Means for Solving the Problems]
The purpose is to configure the buffer layer by laminating a plurality of first regions and a plurality of second regions in the stacking direction, increasing the lattice constant of the first region toward the semiconductor thin film crystal in the stacking direction, The thickness of the first region is set to a thickness at which lattice strain due to lattice mismatch with the substrate crystal is relaxed, and the second region is formed on and in contact with the surface of the first region on the semiconductor thin film crystal side. This can be achieved by making the lattice constant of the second region constant in the stacking direction and making the lattice constant of the buffer layer continuous in the stacking direction.
[0008]
Here, the lattice constants of the first region and the second region are controlled by the composition ratio of the constituent elements common to the first region and the second region. The at least one first region can be larger in the vicinity of the interface with the second region than in the second region in contact with the first region.
[0009]
In the present invention, as shown in FIGS. 4 and 5, even when the thickness of the buffer layer is 1 μm or less, a buffer layer structure having two or more steps is used (here, one step is one first step). And a second region in contact therewith)), and by finding that a lattice-mismatched stacked crystal structure with an electron mobility at room temperature greater than 8500 cm 2 / Vs can be obtained. It was done.
[0010]
The reason why the electron mobility at room temperature is increased by the present invention is presumed as follows. First, in the first stage, the first region is grown to a thickness that relaxes the lattice strain accumulated therein, so that dislocation defects are generated in the first region during the formation of the first region. Next, the dislocation defects generated in the first region extend into the second region during the formation of the second region, but disappear by so-called dislocation bonding at the point where the dislocation defects meet each other. That is, dislocation defects generated in the first region are absorbed by the second region. Further, since the second region is lattice-matched with the first region, no new dislocation defect is generated in the second region. As a result, the second region acts as a substantially defect-free substrate crystal with respect to the first region in the second stage. This indicates that the second region is in the same state as the substrate crystal in the first stage. Therefore, the same action is repeated after the second stage.
[0011]
In short, the feature of the present invention is that it absorbs dislocation defects while there are few, so that the absorption efficiency of dislocation defects is good and the electron mobility can be increased.
[0012]
On the other hand, for example, in the case of one stage, since the lattice constant is changed at one time in one first region, the amount of change in the lattice constant is large, and a large number of dislocation defects are generated. Therefore, dislocation defects cannot be sufficiently absorbed by the second region.
[0013]
Further, the composition ratio of the constituent elements common to the first region and the second region, which controls the lattice constant of the first region and the second region, is set to the second region of at least one first region. In the vicinity of the interface, the buffer layer made larger than that in the second region in contact with the first region is particularly thick in a semiconductor thin film crystal such as a semiconductor laser or a bipolar transistor (about 200 nm or more), and becomes the center of operation. This is effective for an element in which carriers are minority carriers.
[0014]
The following can be inferred as an effect of this method. The relaxation of the lattice strain accompanying the increase of the lattice constant in the first region occurs little by little with the occurrence of new dislocation defects after it has occurred once, but the lattice strain remains without being completely relaxed. Therefore, when the composition ratio in the first region of the element that controls the lattice constant monotonously increases and approaches the composition ratio in the second region (see FIG. 2), The lattice constant at the interface with the second region is smaller than the lattice constant that it should originally have, and does not match the lattice constant of the second region. As a result, the possibility of the occurrence of dislocations in the second region remains. On the other hand, in the present method, the composition ratio of the element that controls the lattice constant is increased near the interface between the first region and the second region in anticipation of being smaller than the inherent lattice constant. Therefore, the lattice constants can be matched at the interface between the first region and the second region (see FIG. 8). As a result, the possibility of occurrence of dislocations in the second region can be reduced. Note that, after the composition ratio of the first region becomes larger than that of the second region, the composition ratio is continuously decreased to match that of the second region. As described above, the absorption efficiency of dislocation defects can be improved and the electron mobility can be increased, which is effective in a minority carrier device.
[0015]
In the present invention, it goes without saying that the continuity of the lattice constant between the regions constituting the buffer layer includes a deviation within 0.5%. Although the case where the carrier is an electron has been described, it goes without saying that the carrier is not limited to an electron but may be a hole. Further, by using such a lattice-mismatched stacked crystal structure and forming an active region of a semiconductor device in a semiconductor thin film crystal, it is possible to realize a semiconductor device with good characteristics.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Example 1
Hereinafter, a HEMT crystal and a HEMT device according to Example 1 of the present invention will be described with reference to FIGS.
[0017]
As shown in FIG. 1, an undoped
[0018]
Here, the In composition ratio of the InAlAs carrier supply layer and the InGaAs channel formation layer is 0.5. Further, the In composition ratio of the
[0019]
Further, for the
[0020]
Next, a HEMT device having a gate length of 1500 nm as shown in FIG. 6 was fabricated using the HEMT crystal of FIG. As the HEMT crystal, a first region having a thickness ratio of 0.2 and a buffer layer thickness of 500 nm was used. The n-type
[0021]
This device had an external transconductance of 1.3 S / mm and a cutoff frequency of 250 GHz. These values are both about twice as large as those of the prior art, and are comparable to HEMT elements formed by lattice matching on an InP substrate.
[0022]
Example 2
A semiconductor laser according to Example 2 of the present invention will be described below with reference to FIGS. As shown in FIG. 7, an n-type InGaAs buffer layer 12 (thickness: 500 nm) is sequentially formed on an n-type GaAs substrate 11, and the In composition ratio is 0.5 and the Al composition ratio is changed from 0 to 0.5. At the same time, the n-type InAlGaAs graded layer 13 (
[0023]
Next, after forming the ohmic electrode 21 on the crystal surface and the back surface of the substrate, a semiconductor laser having a broad area contact structure was completed by cutting out to a resonator length of 300 μm and a width of 200 μm.
[0024]
Here, for the n-type
[0025]
The threshold current density of this element was 500 A / cm 2 , which was the same as that of a lattice-matched semiconductor laser using an InP substrate. As described above, according to this embodiment, a semiconductor laser having characteristics equivalent to those of a lattice matching semiconductor laser using an InP substrate can be obtained by using a GaAs substrate that is cheaper than an InP substrate. Further, if an electronic device is further formed on the GaAs substrate of this embodiment and the optical device and the electronic device are integrated (OEIC), the advantages of this embodiment can be further utilized.
[0026]
【The invention's effect】
According to the present invention, even when the thickness of the buffer layer is as thin as 1 μm or less, it is possible to realize a lattice mismatched stacked crystal structure having an electron mobility higher than 8500 cm 2 / Vs at room temperature and a semiconductor device using the same.
[Brief description of the drawings]
1 is a longitudinal sectional view of a HEMT crystal HEMT crystal of Example 1 of the present invention.
FIG. 2 is a distribution diagram of the In composition ratio of the InAlAs buffer layer of Example 1 of the present invention.
FIG. 3 is a graph showing the relationship between the ratio of a continuously changing region of the In composition ratio of the InAlAs buffer layer of Example 1 of the present invention and the electron mobility of the InGaAs channel layer.
FIG. 4 is a diagram showing the relationship between the thickness of the buffer layer and the electron mobility of the InGaAs channel layer in Example 1 of the present invention.
5 is a graph showing the relationship between the number of In composition ratio steps of the buffer layer and the electron mobility of the InGaAs channel layer in Example 1 of the present invention. FIG.
FIG. 6 is a cross-sectional view of a HEMT device according to Example 1 of the present invention.
FIG. 7 is a cross-sectional view of a semiconductor laser according to the present invention.
FIG. 8 is a distribution diagram of the In composition ratio of the InGaAs buffer layer of Example 2 of the present invention.
[Explanation of symbols]
DESCRIPTION OF
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000242751A JP3616745B2 (en) | 1994-07-25 | 2000-08-04 | Manufacturing method of semiconductor device |
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