JP3616483B2 - レーダ受信機の自動利得制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、例えば入力信号レベルが広範囲に変化するレーダ受信機に用いられ、受信信号を自動的に基準データに制御する自動利得制御回路（以下，ＡＧＣ（ＡｕｔｏｍａｔｉｃＧａｉｎ Ｃｏｎｔｒｏｌ）回路）に関する。
【０００２】
【従来の技術】
一般にレーダ受信機は、図７に示されるように、地表等からの送信パルス反射波を受信するアンテナ１、パルス状の受信信号を増幅する第１増幅器２、増幅された受信信号と外部から与えられた周波数信号ＲＸ−ＣＷとを混合して中間周波に変換するミキサ３、中間周波信号を外部から与えられる所定のＳＴＣ−ＡＴＴ信号でＳＴＣ（Ｓｅｎｓｉｔｉｖｉｔｙ Ｔｉｍｅ Ｃｏｎｔｒｏｌ：感度時間制御）補正することで利得設定する可変減衰器４、中間周波信号を上記ＡＧＣ−ＡＴＴ信号により信号出力部８への基準レベルに制御する可変利得増幅器５、可変利得増幅器５の出力を信号出力部８とＡＧＣ回路２０の２系統に分波する分波器６、可変利得増幅器５の出力レベルを希望する値に保つ利得制御信号を生成するＡＧＣ回路２０、及び、入力した受信信号を画像処理装置に出力する信号出力部８を含んで構成される。可変利得増幅器５はデジタルアッテネータで実現され、利得制御信号ＡＧＣ−ＡＴＴはデータ形式で与えられるのが一般的である。
【０００３】
上記ＡＧＣ回路２０は、可変利得増幅器５の出力レベルが信号出力部８の適正入力レベルとなるように、可変利得増幅器５にゲインコントロール信号ＡＧＣ−ＡＴＴ（以下、利得制御信号）を生成出力するもので、具体的には、図８に示すように構成される。
【０００４】
図８において，パワーモニター回路３１は、受信信号を直流信号に変換する。Ａ／Ｄ（アナログ／デジタル）変換回路３２は、パワーモニタ回路３１で得られた受信信号の直流成分（以下、パワーモニタ信号と称する）について１つの受信パルス中に複数のタイミングでそのレベルをサンプルしてデジタルデータに変換する。積分回路３３は、１つのパルス中に得られたパワーモニタ信号の信号レベルを順次加算する。また、この積分回路３３は、加算回路３４及びラッチ回路３５で構成され，Ａ／Ｄ変換回路３２からのデジタルデータに変換されたパワーモニタ信号とラッチ回路３５にラッチされた１つ前のデータとを加算回路３４で加算し、その加算結果をラッチ回路３５にラッチすることで、パワーモニタ信号を順次加算していく。この積分回路３３で得られたデータはＰＲＯＭ（プログラマブル・リード・オンリー・メモリ）回路３６に送られる。
【０００５】
ＰＲＯＭ回路３６は、この加算データからパワーモニタ信号の平均パワーレベルを求め、このレベルに対応する利得制御信号を発生し、ＰＲＯＭ回路３６出力によって，ＡＧＣ制御を行う。
【０００６】
【発明が解決しようとする課題】
従来のＡＧＣ回路２０では、パワーモニタ信号、つまり、受信信号の直流成分をＡ／Ｄ変換回路３２の入力に接続しているため、環境条件（例えば周囲温度）の変化によってＤＣオフセットが生じた場合、誤差成分の大きいパワーモニタ信号をデジタル信号に変換するので、ＰＲＯＭ回路３６出力である利得制御信号は、誤差を多く含んだデータとなる。
【０００７】
さらに、Ａ／Ｄ変換回路３２は、可変利得増幅器５からのパワーモニタ信号を直接入力しているため、Ａ／Ｄ変換回路３２が有する入力アナログ信号のダイナミックレンジを越えた信号が、Ａ／Ｄ変換回路３２に入力された場合、Ａ／Ｄ変換回路３２の出力が２進数で得られたとすると、全出力ビットが”０”または”１”の飽和状態となり、可変利得制御器５の受信信号に対する利得制御が、固着状態に陥る。従って、この場合、非常に限られた範囲のパワーモニタ信号のレベルしか利得制御できないので、広範囲のレベルに変化する受信信号では、即応した利得制御機能が失われてしまい、観測信号のＳ／Ｎ劣化となる。
【０００８】
また、加算回路３４とラッチ回路３５で構成される積分回路３３に、Ａ／Ｄ変換回路３２出力であるパワーモニタ信号を入力させ積算しており、かつ積分回数も可変させられるが、この積分回数を示す信号が利得制御データを出力するＰＲＯＭ回路３６に接続されていないため、低いレベルのパワーモニタ信号でも非常に多数回積算させた場合、演算結果として求められる受信レベルは大きな値となってしまい、正しい受信レベルを検出することができない。
ＰＲＯＭ回路３６出力である利得制御信号は、ＰＲＯＭ回路３６に入力されていないため、ＰＲＯＭ回路３６では、今、受信している受信信号の信号レベル積算値のみで演算されていることになり、実際の反射波観測においては、被観測対象物のレーダ反射係数の違いにより、正しい利得制御ができない。
【０００９】
本発明の課題は、レーダ受信機において、受信レベルに大きな変動が生じた場合でも、誤差の少ない良好な画像が得られるようにしたＡＧＣ回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決する本発明のＡＧＣ回路は、レーダ受信機で受信したパルス状の受信信号のレベルを所定の利得制御信号によって制御するもので、前記受信信号を対数圧縮増幅して得た対数データの信号レベルの変化特徴を抽出する第１の手段と、前記抽出した変化特徴の平均値を表す平均対数データを生成する第２の手段と、前記生成した平均対数データと
所定の基準データとの誤差成分を打ち消すレベルの前記利得制御信号を生成する第３の手段とを備え、前記第２の手段が、前記対数データをサンプリングしてデジタルデータに変換するアナログ／デジタル変換回路、デジタル変換された前記対数データを真数データに変換する対数値／真値変換回路、変換された前記真数データをサンプリング回数に基づいて平均化する平均化手段、平均化された真数データを逆変換して平均対数データを生成する真値／対数値変換回路を含んで成ることを特徴とする。
【００１１】
前記第１の手段は、例えば、前記自動利得制御回路の利得制御範囲と同じ入力レベル範囲のダイナミックレンジを持ち、その出力値がアナログ／デジタル変換回路の入力範囲を超えないように対数圧縮する対数圧縮増幅器を含んで構成される。
【００１２】
また、前記第２の手段は、前記対数データをサンプリングしてデジタルデータに変換するアナログ／デジタル変換回路、デジタル変換された前記対数データを真数データに変換する対数値／真値変換回路、変換された前記真数データをサンプリング回数に基づいて平均化する平均化手段、平均化された真数データを逆変換して平均対数データを生成する真値／対数値変換回路を含んで構成される。
この場合、前記平均化手段は、前記受信信号の観測期間中に得られた前記真数データを順次加算するとともに、その加算結果を加算回数で除算することにより前記平均化された真数データを出力するように構成する。
【００１３】
前記第３の手段は、例えば、前記観測期間中の前記平均対数データと前記基準データとの誤差分を演算し、帰還入力された前回観測期間における利得制御信号に前記誤差分を加減算することにより、利得制御信号を生成する利得制御信号生成手段を含んで構成される。この利得制御信号生成手段は、例えば、現在の受信信号の信号レベルに対する前回の利得制御信号との関係値を記録したＲＯＭをもち、このＲＯＭ内から該当する関係値を出力するように構成される。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の一実施の形態を説明する。
図１は、図７に示したレーダ受信機に適用される本発明に係るＡＧＣ回路２０の構成例を示すものである。図１において、可変利得増幅器１０１によって信号出力部８に対する基準レベルに増幅された受信信号は、カプラ１０２によって分波された後、対数圧縮増幅器１０３に入力され、対数圧縮された信号（以下、対数データ）に変換されて出力される。この対数データは、検波器１０４により検波されて信号レベルの変化特徴を抽出される。検波された受信信号は、Ａ／Ｄコンバータ１０５に入力され、デジタル変換される。変換された受信信号は、対数値／真値変換回路１０６に入力され、真数に変換される。真数に変換された受信信号は、加算器１０７において加算される。加算器１０７の出力である受信信号の加算結果は、除算器１１２において加算回数で除算され、受信信号の平均値が出力される。受信信号の平均値は、真値／対数値変換回路１１４において対数値に変換され（以下、平均対数データ）、誤差演算回路１１６に入力される。
【００１５】
誤差演算回路１１６では、平均対数データと予め設定された基準データとのずれを演算し、フリップフロップ回路（以下、Ｆ／Ｆ）１１７にラッチされている誤差演算回路１１６出力、つまり前回の利得制御信号を誤差演算回路１１６に帰還入力し、前回の利得制御信号にこのずれ分だけ加減算して、利得制御信号を出力し、ＡＧＣ−ＡＴＴ信号として可変利得増幅器１０１に出力する。
【００１６】
以下に各部の機能をより詳しく説明する。
対数圧縮増幅器１０３は、受信信号を対数データに変換増幅するもので、対数圧縮増幅器１０３のダイナミックレンジは、ＡＧＣ回路２０に必要な利得制御範囲値をカバーする。また、対数圧縮増幅器１０３の出力は、アナログ／デジタル変換回路の入力範囲を超えないようにする。この対数圧縮増幅器１０３の出力特性の一例を図２に示す。但し、以下の説明のため、可変利得増幅器１０１の出力値が４０ｄＢ時の特性であるものとする。
【００１７】
図３は、対数圧縮増幅器１０３の入力、すなわち可変利得増幅器１０１の出力が、＋２０ｄＢから−２０ｄＢまで変化するときに、対数圧縮増幅器１０３の出力が０Ｖから４Ｖまで直線的に変化する様子を表している。検波器１０４は、対数圧縮増幅器１０３からの対数データを検波し、受信信号の振幅成分を抽出する。図２に示すように、検波器１０４の出力は、パルス状の信号である。
Ａ／Ｄコンバータ１０５は、抽出された対数データの振幅成分をデジタル値（２進数）に変換する。これによりサンプリングされた受信信号のレベルが、対数値として検出される。
【００１８】
なお、ここでＡ／Ｄコンバータ１０５に必要なビット数は、使用する対数圧縮増幅器１０３の出力電圧の変化において、ＡＧＣ回路２０に求められる利得制御精度に依存する。例えば、利得制御精度に±１ｄＢが必要な場合、１ｄＢ入力変化時における対数圧縮増幅器１０３の出力電圧変化量がＡ／Ｄコンバータ１０５で検出できる値になるように決める。図３の例では、Ａ／Ｄコンバータ１０５の基準電圧は１０Ｖであり、必要なビット数は“８”である。
【００１９】
対数値／真値変換回路１０６は、デジタル値に変換された対数データを真数（２進数）に変換する。これは、受信信号レベルを加算器１０７で加算するために、対数値として検出したデジタル値を真値に変換するものであり、例えばＲＯＭ（リードオンリーメモリ）を用いて実現される。
【００２０】
ＲＯＭ（１０６Ｒ）の入力アドレスには、Ａ／Ｄコンバータ１０５から変換されたデジタル値が入力され、入力アドレス値に対応して変換された真値が出力される。出力される真値Ｙは、入力アドレス値をＸとすると、
Ｙ＝１０Λ（Ｃ×Ｘ）
で計算される。なお記号Λは、ベキ乗を示す。また記号Ｃは、対数圧縮増幅器１０３の出力電圧の非直線性に応じて決められる値であり、ハードウエアに合わせて変更する。ＲＯＭ（１０６Ｒ）のデータ例を図４に示す。
【００２１】
図４の例では、Ａ／Ｄコンバータ１０５のアナログ入力電圧が１０Ｖまで対応し、出力は、８ビットであるから、ＲＯＭ（１０６Ｒ）の入力範囲は、“０”から“２５５”までとなる。ＲＯＭ出力値（１０進数）をＹ、ＲＯＭ入力アドレス値（１０進数）をＸとすると、出力される真値は、次の式により表される。
Ｙ＝１０Λ（Ｘ×１０ＶＯＬＴ／２５６）
【００２２】
なお、入力アドレス“１０２”以上は、対数圧縮増幅器１０３出力が４Ｖで飽和する前提であるから、ＲＯＭ出力を“９７３２”に固定させるものとする。また、入力アドレス“０”、“１０２”は、それぞれ、Ａ／Ｄコンバータ１０５の入力“０”、“４”に対応している。ＲＯＭ出力値“９７３２”を表すために必要なビット数は、最低１４ビットとなる。
【００２３】
加算器１０７は、一例として、２つの入力を持つ全加算器１０８の出力にＦ／Ｆ１０９を設け、全加算器１０８の一方の入力として、対数値／真値変換回路１０６の出力を接続し、他方の入力としてＦ／Ｆ１０９の出力を接続する。加算器１０７における加算回数は、図２に示すように、１つのパルス信号期間内にサンプリングする回数と、観測期間内の受信信号との積で決まり、図示しないレーダ受信機システムコントロール部から、サンプルトリガ信号１１１としてＦ／Ｆ１０９に入力される。なお、Ｆ／Ｆ１０９に入力されるサンプルトリガ信号１１１は、Ａ／Ｄコンバータ１０５に入力されるサンプルトリガ信号１１１と同じ周波数で、（位相がずれている？）。さらに全加算器１０８に必要なビット数は、受信パルス信号の最大レベルを最大回数加算しても全加算器１０８の桁がオーバーフローしないビット数を有する必要がある。
【００２４】
カウンタ１１０は、加算器１０７における加算回数を除算器１１２に与える。除算器１１２は、加算器１０７から出力される受信信号の信号レベルの総加算値を総加算回数で除算し、受信信号の平均値を求める。総加算回数はＦ／Ｆ１０９に入力されるトリガ信号をカウンタ１１０で計数する。なお、総加算回数を２の倍数になるよう設定した場合は、１ビットＬＳＢ側に加算器１０７の出力をシフトする操作で２で除算したことと等価になるので、除算器１１２の構造が簡略化できる。この場合、除算器１１２はｎ：１のデータセレクタを必要個数分並列に接続することで実現できる。
【００２５】
真値／対数値変換回路１１４は、除算器１１２出力である受信信号の平均値を、対数値（２進数）、つまり平均対数データに変換するものであり、例えばＲＯＭ（１１４Ｒ）を用いて実現される。ＲＯＭ（１１４Ｒ）の入力アドレスには真値である受信信号の平均値が入力される。出力される平均対数データＹは、入力アドレス値をＸとすると、
Ｙ＝１０ｌｏｇ（１０）Ｘ
で計算される。ＲＯＭ（１１４Ｒ）のデータ例を図５に示す。但し、設定される数値は、図３、４の例に従うものとする。なお、ＲＯＭ（１１４Ｒ）に入力されるデータは、図４に示される対数値／真値変換回路１０６に使用されるＲＯＭ（１０６Ｒ）から出力されるものとする。データの構造は、ＲＯＭ（１０６Ｒ）の入出力関係を逆にすればよい。例えば、図５のＲＯＭ入力アドレスが、“９７３２”の場合は、平均対数データとして“４０”を出力する。この平均対数データを表すためには、６ビットが必要である。
【００２６】
誤差演算回路１１６は、平均対数データと、可変利得増幅器１０１の出力となる基準レベルを示す対数値（以下、基準データ）との誤差量（対数）をＲＯＭ（１１６Ｒ）を用いて演算し、利得制御信号１１５を出力する。
ＲＯＭ（１１６Ｒ）の入力アドレスには平均対数データが入力され、誤差を修正した新しい利得制御信号が出力される。なおこの利得制御信号は、Ｆ／Ｆ１１７でラッチされ、誤差演算回路１１６の入力アドレス側に帰還されている。誤差演算回路１１６の出力（対数）Ｙは、平均対数データをＸ、基準データをαとすると、下記に示す条件で変化する。但し、ｄ＝｜α−Ｘ｜とする。
【００２７】
（１） （α−Ｘ＝０）の場合、
受信レベルは期待値αであり、出力Ｙは設定を変更しない。
（２） （α−Ｘ＞０）の場合、
受信レベルが期待値αより小であり、出力Ｙは、（Ｙ−ｄ）となる。
（３） （α−Ｘ＜０）の場合、
受信レベルが期待値αより大であり、出力Ｙは、（Ｙ＋ｄ）となる。
【００２８】
ＲＯＭ（１１６Ｒ）のデータ例を図６に示す。ＲＯＭ（１１６Ｒ）に入力される平均対数データは、図５から６ビットであり、また、ＲＯＭ（１１６Ｒ）の入力には、ＲＯＭ（１１６Ｒ）出力が帰還接続されているため、入力されるアドレス信号のビット数は、１２ビット必要となる。ここで、基準レベルを対数圧縮増幅器１０３の出力で４Ｖとすれば、図６に示されるデータが出力される。なお、紙面の都合で右側の数値は、省略されているが、右方向に１ずつ０まで数値が減少する。例を挙げると、ＲＯＭ（１１６Ｒ）の入力アドレスの上位６ビットに平均対数データが入力され、入力アドレスの下位６ビットに帰還接続されるＦ／Ｆ１１７の出力が入力された場合のＲＯＭ（１１６Ｒ）の出力は、平均対数データが“４０”、前回設定された利得制御信号が“４０”の場合は、図６から“４０”となり、可変利得増幅器１０１に対して出力される利得制御信号は、“４０”となる。
【００２９】
Ｆ／Ｆ１１７は、誤差演算回路１１６の出力を保持し、可変利得増幅器１０１に利得制御信号を出力するとともに、誤差演算回路１１６へ帰還入力する。 また、Ｆ／Ｆ１１７に入力されるラッチ信号１１８は、図２に示されるように、加算器１０７での必要な総加算回数が経過した後に入力される。
Ｆ／Ｆ１１７に保持された利得制御信号が、可変利得増幅器１０１に対してＡＧＣ制御を行う。
【００３０】
次に、本実施形態のＡＧＣ回路の動作を説明する。
図３に示すグラフは、可変利得増幅器１０１の出力値４０ｄＢ時の対数圧縮増幅器１０３の出力特性を示すものとする。また、設定条件として、可変利得増幅器１０１の入力が＋２０ｄＢｍから−２０ｄＢｍまで変化するものとし、Ａ／Ｄコンバータ１０５の基準電圧が１０Ｖ、出力が８ビットで表されるデジタル値となるものとする。可変利得増幅器１０１の出力を対数圧縮増幅器１０３の出力が４ＶになるようにＡＧＣ制御を行うものとし、この時、可変利得増幅器１０１の入力が＋２０ｄＢｍ以上では対数圧縮増幅器１０３出力が４Ｖ強で飽和するとする。また可変利得増幅器１０１のＡＧＣ制御に用いる利得制御信号（データ）は、６ビットとする。
【００３１】
ＲＯＭ（１０６Ｒ）に必要な出力ビット数は、最低で１４ビットとなり、ＲＯＭ（１１４Ｒ）の入力アドレスも１４ビット必要である。図４、５は、それぞれＲＯＭ（１０６Ｒ）、ＲＯＭ（１１４Ｒ）のデータ例を示す。また、図６は、ＲＯＭ（１１６Ｒ）のデータ例である。
【００３２】
以上の設定条件のときの誤差演算回路１１６の動作を説明する。
前回設定の利得制御信号が“４０”で、かつ現在の平均対数データが“４０”である場合、ＲＯＭ（１１６Ｒ）から出力される新規の利得制御信号は、図６から、上位６ビット“４０”と下位６ビット“４０”との交点、すなわち“４０”となる。レーダ受信機システムコントロール部から入力されるラッチ信号は、図２に示されるように、加算器１０７での必要な総加算回数が経過した後に入力される。このラッチ信号により、Ｆ／Ｆ１１７は、ＲＯＭ（１１６Ｒ）の出力（今回は“４０”）を保持し、可変利得増幅器１０１に利得制御信号として出力し、ＡＧＣ動作を行う。（ここで、利得制御信号の値は、減衰量として与えられるものとする。）
【００３３】
ここで観測対象が変化し、平均対数データが“３３”へ変化したとすると、前回設定された利得制御信号は“４０”であるので、図６から上位６ビット“３３”と下位６ビット“４０”との交点である“３３”が新たに選択され、ＲＯＭ（１１６Ｒ）出力となる。Ｆ／Ｆ１１７にラッチ信号が入力されると、今回選択された“３３”がＦ／Ｆ１１７にラッチされ、ＲＯＭ（１１６Ｒ）の下位６ビットに帰還入力されると同時に、このデータが利得制御信号（ＡＧＣ−ＡＴＴ）となり、可変利得増幅器１０１の利得を変化させる。このとき、可変利得増幅器１０１の減衰量が“４０”から“３３”に減少するので、受信信号のレベルがあがり、次の観測期間の平均対数データは、３３＋（４０−３３）＝４０となる。
【００３４】
この観測期間においては、平均対数データが“４０”へ変化しており、前回設定された利得制御信号は“３３”であるので、図６から上位６ビット“４０”と下位６ビット“３３”との交点である“３３”が新たに選択され、これがＲＯＭ（１１６Ｒ）出力となる。Ｆ／Ｆ１１７にラッチ信号が入力されると、今回選択された“３３”がＦ／Ｆ１１７にラッチされ、ＲＯＭ（１１６Ｒ）の下位６ビットに帰還入力されると同時に、このデータが利得制御信号（ＡＧＣ−ＡＴＴ）となり、利得制御信号が変化しないため、受信信号のレベルが変化しないのでＡＧＣ制御が安定する。この一連の動作により、誤差演算回路１１６の制御範囲内では常に可変利得増幅器１０１の出力が一定に保たれる。
【００３５】
このように、本実施形態のＡＧＣ回路では、対数圧縮増幅器１０３出力を検波器１０４で受信信号の振幅成分のみを抽出する構成とし、ＤＣオフセットの影響を排除するようにしたので、利得制御信号の誤差を低減させることが可能となる。
【００３６】
また、受信信号を対数圧縮増幅器１０３で対数圧縮し、受信信号のレベルが広範囲に変化しても、Ａ／Ｄコンバータ１０５の入力信号のダイナミックレンジを越えないようにしたので、対数圧縮増幅器１０３が飽和しないレベルにおいては、Ａ／Ｄコンバータ１０５出力値単位が（ｄＢ）となり、受信信号のレベルを瞬時に判定することが可能となる。また、利得制御が固着状態に陥ることがないので、観測信号のＳ／Ｎ比が劣化しない。
【００３７】
また、受信信号の複数回サンプリングにおいて、受信信号の積分値をサンプリング回数で除算させる機能を持たせ、平均値を求めてから利得演算を行わせているので、サンプリング回数によって演算値が大幅に変動することがなくなる。
【００３８】
また、利得制御信号を演算する誤差演算回路１１６において、２つの信号を入力させ、一方の入力は、今受信している受信レベルを作り出した前回設定の利得制御信号とし、他の入力は、前回設定の利得制御状態における現在の受信信号の平均値（平均対数データ）としたので、いかなるレーダ反射係数の被観測対象物からの受信パルス信号においても正しい利得制御ができるようになる。
【００３９】
このように、受信信号のレベル変動が激しい場合でも、観測時間の中で連続に積分、平均化されていくので観測信号にうねりが生じる問題は解決され、また、対数圧縮増幅器１０３の入力レベルのダイナミックレンジを可変利得増幅器１０１のＡＧＣ制御範囲と同じにすれば、利得制御素子の最大、または最小状態への固着は生じないので、受信レベルを適正に設定することができ、これによって、良好な画像が得られるレーダ受信機のＡＧＣ回路を提供することができる。
【００４０】
【発明の効果】
以上の説明から明らかなように、本発明によれば、レーダ受信機において、誤差の少ない良好な画像が得られる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態となるレーダ受信機のＡＧＣ回路のブロック構成図。
【図２】本実施形態のＡＧＣ回路の動作を説明するためのタイミング図。
【図３】本実施形態のＡＧＣ回路の可変利得増幅器の出力値が４０ｄＢ時の対数増幅圧縮器の特性を示す図。
【図４】対数値／真値変換回路に用いられるＲＯＭのデータ例を示す説明図。
【図５】真値／対数値変換回路に用いられるＲＯＭのデータ例を示す説明図。
【図６】誤差演算回路に用いられるＲＯＭのデータ例を示す説明図。
【図７】本発明が適用されるレーダ受信機の構成例を示すブロック図。
【図８】従来のＡＧＣ回路のブロック構成図。
【符号の説明】
１０ 自動利得制御回路（ＡＧＣ回路）
１０１ 可変利得増幅器
１０２ カプラ
１０３ 対数圧縮増幅器
１０４ 検波器
１０５ Ａ／Ｄコンバータ
１０６ 対数値／真値変換回路
１０７ 加算器
１０８ 全加算器
１０９、１１７ フリップフロップ回路（Ｆ／Ｆ）
１１０ カウンタ
１１２ 除算器
１１４ 真値／対数値変換回路
１１６ 誤差演算回路
【発明の属する技術分野】
この発明は、例えば入力信号レベルが広範囲に変化するレーダ受信機に用いられ、受信信号を自動的に基準データに制御する自動利得制御回路（以下，ＡＧＣ（ＡｕｔｏｍａｔｉｃＧａｉｎ Ｃｏｎｔｒｏｌ）回路）に関する。
【０００２】
【従来の技術】
一般にレーダ受信機は、図７に示されるように、地表等からの送信パルス反射波を受信するアンテナ１、パルス状の受信信号を増幅する第１増幅器２、増幅された受信信号と外部から与えられた周波数信号ＲＸ−ＣＷとを混合して中間周波に変換するミキサ３、中間周波信号を外部から与えられる所定のＳＴＣ−ＡＴＴ信号でＳＴＣ（Ｓｅｎｓｉｔｉｖｉｔｙ Ｔｉｍｅ Ｃｏｎｔｒｏｌ：感度時間制御）補正することで利得設定する可変減衰器４、中間周波信号を上記ＡＧＣ−ＡＴＴ信号により信号出力部８への基準レベルに制御する可変利得増幅器５、可変利得増幅器５の出力を信号出力部８とＡＧＣ回路２０の２系統に分波する分波器６、可変利得増幅器５の出力レベルを希望する値に保つ利得制御信号を生成するＡＧＣ回路２０、及び、入力した受信信号を画像処理装置に出力する信号出力部８を含んで構成される。可変利得増幅器５はデジタルアッテネータで実現され、利得制御信号ＡＧＣ−ＡＴＴはデータ形式で与えられるのが一般的である。
【０００３】
上記ＡＧＣ回路２０は、可変利得増幅器５の出力レベルが信号出力部８の適正入力レベルとなるように、可変利得増幅器５にゲインコントロール信号ＡＧＣ−ＡＴＴ（以下、利得制御信号）を生成出力するもので、具体的には、図８に示すように構成される。
【０００４】
図８において，パワーモニター回路３１は、受信信号を直流信号に変換する。Ａ／Ｄ（アナログ／デジタル）変換回路３２は、パワーモニタ回路３１で得られた受信信号の直流成分（以下、パワーモニタ信号と称する）について１つの受信パルス中に複数のタイミングでそのレベルをサンプルしてデジタルデータに変換する。積分回路３３は、１つのパルス中に得られたパワーモニタ信号の信号レベルを順次加算する。また、この積分回路３３は、加算回路３４及びラッチ回路３５で構成され，Ａ／Ｄ変換回路３２からのデジタルデータに変換されたパワーモニタ信号とラッチ回路３５にラッチされた１つ前のデータとを加算回路３４で加算し、その加算結果をラッチ回路３５にラッチすることで、パワーモニタ信号を順次加算していく。この積分回路３３で得られたデータはＰＲＯＭ（プログラマブル・リード・オンリー・メモリ）回路３６に送られる。
【０００５】
ＰＲＯＭ回路３６は、この加算データからパワーモニタ信号の平均パワーレベルを求め、このレベルに対応する利得制御信号を発生し、ＰＲＯＭ回路３６出力によって，ＡＧＣ制御を行う。
【０００６】
【発明が解決しようとする課題】
従来のＡＧＣ回路２０では、パワーモニタ信号、つまり、受信信号の直流成分をＡ／Ｄ変換回路３２の入力に接続しているため、環境条件（例えば周囲温度）の変化によってＤＣオフセットが生じた場合、誤差成分の大きいパワーモニタ信号をデジタル信号に変換するので、ＰＲＯＭ回路３６出力である利得制御信号は、誤差を多く含んだデータとなる。
【０００７】
さらに、Ａ／Ｄ変換回路３２は、可変利得増幅器５からのパワーモニタ信号を直接入力しているため、Ａ／Ｄ変換回路３２が有する入力アナログ信号のダイナミックレンジを越えた信号が、Ａ／Ｄ変換回路３２に入力された場合、Ａ／Ｄ変換回路３２の出力が２進数で得られたとすると、全出力ビットが”０”または”１”の飽和状態となり、可変利得制御器５の受信信号に対する利得制御が、固着状態に陥る。従って、この場合、非常に限られた範囲のパワーモニタ信号のレベルしか利得制御できないので、広範囲のレベルに変化する受信信号では、即応した利得制御機能が失われてしまい、観測信号のＳ／Ｎ劣化となる。
【０００８】
また、加算回路３４とラッチ回路３５で構成される積分回路３３に、Ａ／Ｄ変換回路３２出力であるパワーモニタ信号を入力させ積算しており、かつ積分回数も可変させられるが、この積分回数を示す信号が利得制御データを出力するＰＲＯＭ回路３６に接続されていないため、低いレベルのパワーモニタ信号でも非常に多数回積算させた場合、演算結果として求められる受信レベルは大きな値となってしまい、正しい受信レベルを検出することができない。
ＰＲＯＭ回路３６出力である利得制御信号は、ＰＲＯＭ回路３６に入力されていないため、ＰＲＯＭ回路３６では、今、受信している受信信号の信号レベル積算値のみで演算されていることになり、実際の反射波観測においては、被観測対象物のレーダ反射係数の違いにより、正しい利得制御ができない。
【０００９】
本発明の課題は、レーダ受信機において、受信レベルに大きな変動が生じた場合でも、誤差の少ない良好な画像が得られるようにしたＡＧＣ回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決する本発明のＡＧＣ回路は、レーダ受信機で受信したパルス状の受信信号のレベルを所定の利得制御信号によって制御するもので、前記受信信号を対数圧縮増幅して得た対数データの信号レベルの変化特徴を抽出する第１の手段と、前記抽出した変化特徴の平均値を表す平均対数データを生成する第２の手段と、前記生成した平均対数データと
所定の基準データとの誤差成分を打ち消すレベルの前記利得制御信号を生成する第３の手段とを備え、前記第２の手段が、前記対数データをサンプリングしてデジタルデータに変換するアナログ／デジタル変換回路、デジタル変換された前記対数データを真数データに変換する対数値／真値変換回路、変換された前記真数データをサンプリング回数に基づいて平均化する平均化手段、平均化された真数データを逆変換して平均対数データを生成する真値／対数値変換回路を含んで成ることを特徴とする。
【００１１】
前記第１の手段は、例えば、前記自動利得制御回路の利得制御範囲と同じ入力レベル範囲のダイナミックレンジを持ち、その出力値がアナログ／デジタル変換回路の入力範囲を超えないように対数圧縮する対数圧縮増幅器を含んで構成される。
【００１２】
また、前記第２の手段は、前記対数データをサンプリングしてデジタルデータに変換するアナログ／デジタル変換回路、デジタル変換された前記対数データを真数データに変換する対数値／真値変換回路、変換された前記真数データをサンプリング回数に基づいて平均化する平均化手段、平均化された真数データを逆変換して平均対数データを生成する真値／対数値変換回路を含んで構成される。
この場合、前記平均化手段は、前記受信信号の観測期間中に得られた前記真数データを順次加算するとともに、その加算結果を加算回数で除算することにより前記平均化された真数データを出力するように構成する。
【００１３】
前記第３の手段は、例えば、前記観測期間中の前記平均対数データと前記基準データとの誤差分を演算し、帰還入力された前回観測期間における利得制御信号に前記誤差分を加減算することにより、利得制御信号を生成する利得制御信号生成手段を含んで構成される。この利得制御信号生成手段は、例えば、現在の受信信号の信号レベルに対する前回の利得制御信号との関係値を記録したＲＯＭをもち、このＲＯＭ内から該当する関係値を出力するように構成される。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の一実施の形態を説明する。
図１は、図７に示したレーダ受信機に適用される本発明に係るＡＧＣ回路２０の構成例を示すものである。図１において、可変利得増幅器１０１によって信号出力部８に対する基準レベルに増幅された受信信号は、カプラ１０２によって分波された後、対数圧縮増幅器１０３に入力され、対数圧縮された信号（以下、対数データ）に変換されて出力される。この対数データは、検波器１０４により検波されて信号レベルの変化特徴を抽出される。検波された受信信号は、Ａ／Ｄコンバータ１０５に入力され、デジタル変換される。変換された受信信号は、対数値／真値変換回路１０６に入力され、真数に変換される。真数に変換された受信信号は、加算器１０７において加算される。加算器１０７の出力である受信信号の加算結果は、除算器１１２において加算回数で除算され、受信信号の平均値が出力される。受信信号の平均値は、真値／対数値変換回路１１４において対数値に変換され（以下、平均対数データ）、誤差演算回路１１６に入力される。
【００１５】
誤差演算回路１１６では、平均対数データと予め設定された基準データとのずれを演算し、フリップフロップ回路（以下、Ｆ／Ｆ）１１７にラッチされている誤差演算回路１１６出力、つまり前回の利得制御信号を誤差演算回路１１６に帰還入力し、前回の利得制御信号にこのずれ分だけ加減算して、利得制御信号を出力し、ＡＧＣ−ＡＴＴ信号として可変利得増幅器１０１に出力する。
【００１６】
以下に各部の機能をより詳しく説明する。
対数圧縮増幅器１０３は、受信信号を対数データに変換増幅するもので、対数圧縮増幅器１０３のダイナミックレンジは、ＡＧＣ回路２０に必要な利得制御範囲値をカバーする。また、対数圧縮増幅器１０３の出力は、アナログ／デジタル変換回路の入力範囲を超えないようにする。この対数圧縮増幅器１０３の出力特性の一例を図２に示す。但し、以下の説明のため、可変利得増幅器１０１の出力値が４０ｄＢ時の特性であるものとする。
【００１７】
図３は、対数圧縮増幅器１０３の入力、すなわち可変利得増幅器１０１の出力が、＋２０ｄＢから−２０ｄＢまで変化するときに、対数圧縮増幅器１０３の出力が０Ｖから４Ｖまで直線的に変化する様子を表している。検波器１０４は、対数圧縮増幅器１０３からの対数データを検波し、受信信号の振幅成分を抽出する。図２に示すように、検波器１０４の出力は、パルス状の信号である。
Ａ／Ｄコンバータ１０５は、抽出された対数データの振幅成分をデジタル値（２進数）に変換する。これによりサンプリングされた受信信号のレベルが、対数値として検出される。
【００１８】
なお、ここでＡ／Ｄコンバータ１０５に必要なビット数は、使用する対数圧縮増幅器１０３の出力電圧の変化において、ＡＧＣ回路２０に求められる利得制御精度に依存する。例えば、利得制御精度に±１ｄＢが必要な場合、１ｄＢ入力変化時における対数圧縮増幅器１０３の出力電圧変化量がＡ／Ｄコンバータ１０５で検出できる値になるように決める。図３の例では、Ａ／Ｄコンバータ１０５の基準電圧は１０Ｖであり、必要なビット数は“８”である。
【００１９】
対数値／真値変換回路１０６は、デジタル値に変換された対数データを真数（２進数）に変換する。これは、受信信号レベルを加算器１０７で加算するために、対数値として検出したデジタル値を真値に変換するものであり、例えばＲＯＭ（リードオンリーメモリ）を用いて実現される。
【００２０】
ＲＯＭ（１０６Ｒ）の入力アドレスには、Ａ／Ｄコンバータ１０５から変換されたデジタル値が入力され、入力アドレス値に対応して変換された真値が出力される。出力される真値Ｙは、入力アドレス値をＸとすると、
Ｙ＝１０Λ（Ｃ×Ｘ）
で計算される。なお記号Λは、ベキ乗を示す。また記号Ｃは、対数圧縮増幅器１０３の出力電圧の非直線性に応じて決められる値であり、ハードウエアに合わせて変更する。ＲＯＭ（１０６Ｒ）のデータ例を図４に示す。
【００２１】
図４の例では、Ａ／Ｄコンバータ１０５のアナログ入力電圧が１０Ｖまで対応し、出力は、８ビットであるから、ＲＯＭ（１０６Ｒ）の入力範囲は、“０”から“２５５”までとなる。ＲＯＭ出力値（１０進数）をＹ、ＲＯＭ入力アドレス値（１０進数）をＸとすると、出力される真値は、次の式により表される。
Ｙ＝１０Λ（Ｘ×１０ＶＯＬＴ／２５６）
【００２２】
なお、入力アドレス“１０２”以上は、対数圧縮増幅器１０３出力が４Ｖで飽和する前提であるから、ＲＯＭ出力を“９７３２”に固定させるものとする。また、入力アドレス“０”、“１０２”は、それぞれ、Ａ／Ｄコンバータ１０５の入力“０”、“４”に対応している。ＲＯＭ出力値“９７３２”を表すために必要なビット数は、最低１４ビットとなる。
【００２３】
加算器１０７は、一例として、２つの入力を持つ全加算器１０８の出力にＦ／Ｆ１０９を設け、全加算器１０８の一方の入力として、対数値／真値変換回路１０６の出力を接続し、他方の入力としてＦ／Ｆ１０９の出力を接続する。加算器１０７における加算回数は、図２に示すように、１つのパルス信号期間内にサンプリングする回数と、観測期間内の受信信号との積で決まり、図示しないレーダ受信機システムコントロール部から、サンプルトリガ信号１１１としてＦ／Ｆ１０９に入力される。なお、Ｆ／Ｆ１０９に入力されるサンプルトリガ信号１１１は、Ａ／Ｄコンバータ１０５に入力されるサンプルトリガ信号１１１と同じ周波数で、（位相がずれている？）。さらに全加算器１０８に必要なビット数は、受信パルス信号の最大レベルを最大回数加算しても全加算器１０８の桁がオーバーフローしないビット数を有する必要がある。
【００２４】
カウンタ１１０は、加算器１０７における加算回数を除算器１１２に与える。除算器１１２は、加算器１０７から出力される受信信号の信号レベルの総加算値を総加算回数で除算し、受信信号の平均値を求める。総加算回数はＦ／Ｆ１０９に入力されるトリガ信号をカウンタ１１０で計数する。なお、総加算回数を２の倍数になるよう設定した場合は、１ビットＬＳＢ側に加算器１０７の出力をシフトする操作で２で除算したことと等価になるので、除算器１１２の構造が簡略化できる。この場合、除算器１１２はｎ：１のデータセレクタを必要個数分並列に接続することで実現できる。
【００２５】
真値／対数値変換回路１１４は、除算器１１２出力である受信信号の平均値を、対数値（２進数）、つまり平均対数データに変換するものであり、例えばＲＯＭ（１１４Ｒ）を用いて実現される。ＲＯＭ（１１４Ｒ）の入力アドレスには真値である受信信号の平均値が入力される。出力される平均対数データＹは、入力アドレス値をＸとすると、
Ｙ＝１０ｌｏｇ（１０）Ｘ
で計算される。ＲＯＭ（１１４Ｒ）のデータ例を図５に示す。但し、設定される数値は、図３、４の例に従うものとする。なお、ＲＯＭ（１１４Ｒ）に入力されるデータは、図４に示される対数値／真値変換回路１０６に使用されるＲＯＭ（１０６Ｒ）から出力されるものとする。データの構造は、ＲＯＭ（１０６Ｒ）の入出力関係を逆にすればよい。例えば、図５のＲＯＭ入力アドレスが、“９７３２”の場合は、平均対数データとして“４０”を出力する。この平均対数データを表すためには、６ビットが必要である。
【００２６】
誤差演算回路１１６は、平均対数データと、可変利得増幅器１０１の出力となる基準レベルを示す対数値（以下、基準データ）との誤差量（対数）をＲＯＭ（１１６Ｒ）を用いて演算し、利得制御信号１１５を出力する。
ＲＯＭ（１１６Ｒ）の入力アドレスには平均対数データが入力され、誤差を修正した新しい利得制御信号が出力される。なおこの利得制御信号は、Ｆ／Ｆ１１７でラッチされ、誤差演算回路１１６の入力アドレス側に帰還されている。誤差演算回路１１６の出力（対数）Ｙは、平均対数データをＸ、基準データをαとすると、下記に示す条件で変化する。但し、ｄ＝｜α−Ｘ｜とする。
【００２７】
（１） （α−Ｘ＝０）の場合、
受信レベルは期待値αであり、出力Ｙは設定を変更しない。
（２） （α−Ｘ＞０）の場合、
受信レベルが期待値αより小であり、出力Ｙは、（Ｙ−ｄ）となる。
（３） （α−Ｘ＜０）の場合、
受信レベルが期待値αより大であり、出力Ｙは、（Ｙ＋ｄ）となる。
【００２８】
ＲＯＭ（１１６Ｒ）のデータ例を図６に示す。ＲＯＭ（１１６Ｒ）に入力される平均対数データは、図５から６ビットであり、また、ＲＯＭ（１１６Ｒ）の入力には、ＲＯＭ（１１６Ｒ）出力が帰還接続されているため、入力されるアドレス信号のビット数は、１２ビット必要となる。ここで、基準レベルを対数圧縮増幅器１０３の出力で４Ｖとすれば、図６に示されるデータが出力される。なお、紙面の都合で右側の数値は、省略されているが、右方向に１ずつ０まで数値が減少する。例を挙げると、ＲＯＭ（１１６Ｒ）の入力アドレスの上位６ビットに平均対数データが入力され、入力アドレスの下位６ビットに帰還接続されるＦ／Ｆ１１７の出力が入力された場合のＲＯＭ（１１６Ｒ）の出力は、平均対数データが“４０”、前回設定された利得制御信号が“４０”の場合は、図６から“４０”となり、可変利得増幅器１０１に対して出力される利得制御信号は、“４０”となる。
【００２９】
Ｆ／Ｆ１１７は、誤差演算回路１１６の出力を保持し、可変利得増幅器１０１に利得制御信号を出力するとともに、誤差演算回路１１６へ帰還入力する。 また、Ｆ／Ｆ１１７に入力されるラッチ信号１１８は、図２に示されるように、加算器１０７での必要な総加算回数が経過した後に入力される。
Ｆ／Ｆ１１７に保持された利得制御信号が、可変利得増幅器１０１に対してＡＧＣ制御を行う。
【００３０】
次に、本実施形態のＡＧＣ回路の動作を説明する。
図３に示すグラフは、可変利得増幅器１０１の出力値４０ｄＢ時の対数圧縮増幅器１０３の出力特性を示すものとする。また、設定条件として、可変利得増幅器１０１の入力が＋２０ｄＢｍから−２０ｄＢｍまで変化するものとし、Ａ／Ｄコンバータ１０５の基準電圧が１０Ｖ、出力が８ビットで表されるデジタル値となるものとする。可変利得増幅器１０１の出力を対数圧縮増幅器１０３の出力が４ＶになるようにＡＧＣ制御を行うものとし、この時、可変利得増幅器１０１の入力が＋２０ｄＢｍ以上では対数圧縮増幅器１０３出力が４Ｖ強で飽和するとする。また可変利得増幅器１０１のＡＧＣ制御に用いる利得制御信号（データ）は、６ビットとする。
【００３１】
ＲＯＭ（１０６Ｒ）に必要な出力ビット数は、最低で１４ビットとなり、ＲＯＭ（１１４Ｒ）の入力アドレスも１４ビット必要である。図４、５は、それぞれＲＯＭ（１０６Ｒ）、ＲＯＭ（１１４Ｒ）のデータ例を示す。また、図６は、ＲＯＭ（１１６Ｒ）のデータ例である。
【００３２】
以上の設定条件のときの誤差演算回路１１６の動作を説明する。
前回設定の利得制御信号が“４０”で、かつ現在の平均対数データが“４０”である場合、ＲＯＭ（１１６Ｒ）から出力される新規の利得制御信号は、図６から、上位６ビット“４０”と下位６ビット“４０”との交点、すなわち“４０”となる。レーダ受信機システムコントロール部から入力されるラッチ信号は、図２に示されるように、加算器１０７での必要な総加算回数が経過した後に入力される。このラッチ信号により、Ｆ／Ｆ１１７は、ＲＯＭ（１１６Ｒ）の出力（今回は“４０”）を保持し、可変利得増幅器１０１に利得制御信号として出力し、ＡＧＣ動作を行う。（ここで、利得制御信号の値は、減衰量として与えられるものとする。）
【００３３】
ここで観測対象が変化し、平均対数データが“３３”へ変化したとすると、前回設定された利得制御信号は“４０”であるので、図６から上位６ビット“３３”と下位６ビット“４０”との交点である“３３”が新たに選択され、ＲＯＭ（１１６Ｒ）出力となる。Ｆ／Ｆ１１７にラッチ信号が入力されると、今回選択された“３３”がＦ／Ｆ１１７にラッチされ、ＲＯＭ（１１６Ｒ）の下位６ビットに帰還入力されると同時に、このデータが利得制御信号（ＡＧＣ−ＡＴＴ）となり、可変利得増幅器１０１の利得を変化させる。このとき、可変利得増幅器１０１の減衰量が“４０”から“３３”に減少するので、受信信号のレベルがあがり、次の観測期間の平均対数データは、３３＋（４０−３３）＝４０となる。
【００３４】
この観測期間においては、平均対数データが“４０”へ変化しており、前回設定された利得制御信号は“３３”であるので、図６から上位６ビット“４０”と下位６ビット“３３”との交点である“３３”が新たに選択され、これがＲＯＭ（１１６Ｒ）出力となる。Ｆ／Ｆ１１７にラッチ信号が入力されると、今回選択された“３３”がＦ／Ｆ１１７にラッチされ、ＲＯＭ（１１６Ｒ）の下位６ビットに帰還入力されると同時に、このデータが利得制御信号（ＡＧＣ−ＡＴＴ）となり、利得制御信号が変化しないため、受信信号のレベルが変化しないのでＡＧＣ制御が安定する。この一連の動作により、誤差演算回路１１６の制御範囲内では常に可変利得増幅器１０１の出力が一定に保たれる。
【００３５】
このように、本実施形態のＡＧＣ回路では、対数圧縮増幅器１０３出力を検波器１０４で受信信号の振幅成分のみを抽出する構成とし、ＤＣオフセットの影響を排除するようにしたので、利得制御信号の誤差を低減させることが可能となる。
【００３６】
また、受信信号を対数圧縮増幅器１０３で対数圧縮し、受信信号のレベルが広範囲に変化しても、Ａ／Ｄコンバータ１０５の入力信号のダイナミックレンジを越えないようにしたので、対数圧縮増幅器１０３が飽和しないレベルにおいては、Ａ／Ｄコンバータ１０５出力値単位が（ｄＢ）となり、受信信号のレベルを瞬時に判定することが可能となる。また、利得制御が固着状態に陥ることがないので、観測信号のＳ／Ｎ比が劣化しない。
【００３７】
また、受信信号の複数回サンプリングにおいて、受信信号の積分値をサンプリング回数で除算させる機能を持たせ、平均値を求めてから利得演算を行わせているので、サンプリング回数によって演算値が大幅に変動することがなくなる。
【００３８】
また、利得制御信号を演算する誤差演算回路１１６において、２つの信号を入力させ、一方の入力は、今受信している受信レベルを作り出した前回設定の利得制御信号とし、他の入力は、前回設定の利得制御状態における現在の受信信号の平均値（平均対数データ）としたので、いかなるレーダ反射係数の被観測対象物からの受信パルス信号においても正しい利得制御ができるようになる。
【００３９】
このように、受信信号のレベル変動が激しい場合でも、観測時間の中で連続に積分、平均化されていくので観測信号にうねりが生じる問題は解決され、また、対数圧縮増幅器１０３の入力レベルのダイナミックレンジを可変利得増幅器１０１のＡＧＣ制御範囲と同じにすれば、利得制御素子の最大、または最小状態への固着は生じないので、受信レベルを適正に設定することができ、これによって、良好な画像が得られるレーダ受信機のＡＧＣ回路を提供することができる。
【００４０】
【発明の効果】
以上の説明から明らかなように、本発明によれば、レーダ受信機において、誤差の少ない良好な画像が得られる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態となるレーダ受信機のＡＧＣ回路のブロック構成図。
【図２】本実施形態のＡＧＣ回路の動作を説明するためのタイミング図。
【図３】本実施形態のＡＧＣ回路の可変利得増幅器の出力値が４０ｄＢ時の対数増幅圧縮器の特性を示す図。
【図４】対数値／真値変換回路に用いられるＲＯＭのデータ例を示す説明図。
【図５】真値／対数値変換回路に用いられるＲＯＭのデータ例を示す説明図。
【図６】誤差演算回路に用いられるＲＯＭのデータ例を示す説明図。
【図７】本発明が適用されるレーダ受信機の構成例を示すブロック図。
【図８】従来のＡＧＣ回路のブロック構成図。
【符号の説明】
１０ 自動利得制御回路（ＡＧＣ回路）
１０１ 可変利得増幅器
１０２ カプラ
１０３ 対数圧縮増幅器
１０４ 検波器
１０５ Ａ／Ｄコンバータ
１０６ 対数値／真値変換回路
１０７ 加算器
１０８ 全加算器
１０９、１１７ フリップフロップ回路（Ｆ／Ｆ）
１１０ カウンタ
１１２ 除算器
１１４ 真値／対数値変換回路
１１６ 誤差演算回路
Claims (4)
- レーダ受信機で受信したパルス状の受信信号のレベルを所定の利得制御信号によって制御する自動利得制御回路において、
前記受信信号を対数圧縮増幅して得た対数データの信号レベルの変化特徴を抽出する第１の手段と、
前記抽出した変化特徴の平均値を表す平均対数データを生成する第２の手段と、
前記生成した平均対数データと所定の基準データとの誤差成分を打ち消すレベルの前記利得制御信号を生成する第３の手段とを備え、
前記第２の手段が、前記対数データをサンプリングしてデジタルデータに変換するアナログ／デジタル変換回路、デジタル変換された前記対数データを真数データに変換する対数値／真値変換回路、変換された前記真数データをサンプリング回数に基づいて平均化する平均化手段、平均化された真数データを逆変換して平均対数データを生成する真値／対数値変換回路を含んで成ることを特徴とする自動利得制御回路。 - 前記平均化手段が、前記受信信号の観測期間中に得られた前記真数データを順次加算するとともに、その加算結果を加算回数で除算することにより前記平均化された真数データを出力するように構成されていることを特徴とする請求項１記載の自動利得制御回路。
- 前記第３の手段が、前記観測期間中の前記平均対数データと前記基準データとの誤差分を演算し、帰還入力された前回観測期間における利得制御信号に前記誤差分を加減算することにより、利得制御信号を生成する利得制御信号生成手段を含んで成る請求項１記載の自動利得制御回路。
- 前記利得制御信号生成手段は、現在の受信信号の信号レベルに対する前回の利得制御信号との関係値を記録したＲＯＭをもち、このＲＯＭ内から該当する関係値を出力するように構成されていることを特徴とする請求項３記載の自動利得制御回路。
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