JP3611784B2 - Semiconductor integrated circuit device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を有し、それを低い電圧で高速に動作させ得、それでいて、その半導体集積回路に低い消費電力しか伴わしめない半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、図１１を伴って次に述べる半導体集積回路装置が提案されている。
すなわち、疑似電源線Ｂと接地端子Ｅ２との間に接続され且つ信号入力端子Ｔ１及び信号出力端子Ｔ２を導出している半導体集積回路Ｍと、電源端子Ｅ１と疑似電源線Ｂとの間に接続され且つスイッチング制御信号入力端子Ｈを導出している半導体スイッチング素子Ｕとを有する半導体集積回路装置が提案されている。
この場合、半導体スイッチング素子Ｕが、ソースを電源端子Ｅ１に接続し、ドレインを疑似電源線Ｂに接続し、ゲートをスイッチング制御信号入力端子Ｈに接続しているｐチャンネル型の電界効果トランジスタＱ１でなる構成を有する。
【０００３】
以上が、従来提案されている半導体集積回路装置の構成である。
このような構成を有する従来の半導体集積回路装置によれば、電源端子Ｅ１を負極端を接地に接続している動作電源の正極端に接続し、接地端子Ｅ２を接地に接続し、スイッチング制御信号入力端子Ｈを一端を接地に接続しているスイッチング制御信号源の他端に接続している状態で、スイッチング制御信号源から２値表示で正論理の「１」及び「０」をとるスイッチング制御信号ＳＷＰを２値表示の「０」で出力させれば、その「０」の区間において、半導体スイッチング素子Ｕの電界効果トランジスタＱ１がオンの状態になり、このため、半導体集積回路Ｍに、動作電源を、電源端子Ｅ１、疑似電源線Ｂ及び接地端子Ｅ２を介して供給させている、という状態を得ることができ、また、スイッチング制御信号源からスイッチング制御信号ＳＷＰを２値表示の「１」で出力させれば、その「１」の区間において、半導体スイッチング素子Ｕの電界効果トランジスタＱ１がオフの状態になり、このため、半導体集積回路Ｍに、動作電源を供給させていない、という状態を得ることができる。
【０００４】
また、信号入力端子Ｔ１を一端を接地に接続している信号源の他端に接続し、信号出力端子Ｔ２を一端を接地に接続している負荷の他端に接続している状態で、半導体集積回路Ｍに上述したようにして動作電源を供給させている状態を得れば、信号源から２値表示で正論理の「１」及び「０」をとる入力信号Ｓ１を出力させることによって、半導体集積回路Ｍが、入力信号Ｓ１に応動し、負荷に２値表示で「１」及び「０」をとる出力信号Ｓ２を出力する、というアクティブモードを得ることができ、また、信号入力端子Ｔ１を一端を接地に接続している信号源の他端に接続し、信号出力端子Ｔ２を一端を接地に接続している負荷の他端に接続している状態で、半導体集積回路Ｍに上述したようにして動作電源を供給させていない状態を得れば、信号源から入力信号Ｓ１を出力させても、半導体集積回路Ｍが、入力信号Ｓ１に応動せず、負荷に入力信号Ｓ１に応じた出力信号Ｓ２を出力しないという、スリープモードを得ることができる。
【０００５】
そして、この場合、半導体集積回路Ｍがトラシジスタを用いて構成されているとし、そのトランジスタとして低い閾値を有するトランジスタを用いれば、動作電源として低い電圧を有する動作電源を用いることができ、それによって、半導体集積回路Ｍを低消費電力化することができる。また、いま述べたようにして半導体集積回路Ｍを低消費電力化するようにした場合、もし電源端子Ｅ１と疑似電源線Ｂとの間に接続されている半導体スイッチング素子Ｕを有さず、疑似電源線Ｂが直接的に電源端子Ｅ１に接続されているとすれば、上述したアクティブモードを得たくないとき、半導体集積回路Ｍに漏洩電流が無視し得ない値で流れて無視得ない消費電力を伴うことになるが、上述したアクティブモードを得たくないとき、スイッチング制御信号源からスイッチング制御信号ＳＷＰを２値表示の「１」で出力させることによって半導体集積回路Ｍに動作電源を供給させないようにすることができるので、上述したアクティブモードを得たくないとき、半導体集積回路Ｍに漏洩電流が無視し得ない値で流れて無視得ない消費電力を伴うというこを有効に回避することができ、それによって、半導体集積回路Ｍを低消費電力化させることができる。
【０００６】
以上のことから、上述した従来の半導体集積回路装置によれば、半導体集積回路装置としての機能を、低消費電力で得ることができる。
【０００７】
【発明が解決しようとする課題】
ところで、図１１に示す従来の半導体集積回路装置は、実際上、半導体基板を用いて構成され、そして、電源端子Ｅ１、接地端子Ｅ２、信号入力端子Ｔ１、信号出力端子Ｔ２、及びスイッチング制御信号入力端子Ｈを、図１２に示すように、半導体基板上の電極パッドＰＥ１、ＰＥ２、ＰＴ１、ＰＴ２、及びＰＨとし、電極パッドＰＥ１をリード線ＦＥ１を通じてパッケージの接続端子Ｅ１′に接続し、その接続端子Ｅ１′を動作電源に接続し、電極パッドＰＥ２をリード線ＦＥ２を通じてパッケージの接続端子Ｅ２′に接続し、その接続端子Ｅ２′を接地に接続し、電極パッドＰＴ１をリード線ＦＴ１を通じてパッケージの接続端子Ｔ１′に接続し、その接続端子Ｔ１′を信号源に接続し、電極パッドＰＴ２をリード線ＦＴ２を通じてパッケージの接続端子Ｔ２′に接続し、その接続端子Ｔ２′を負荷に接続し、電極パッドＰＨをリード線ＦＨを通じてパッケージの接続端子Ｈ″に接続し、その接続端子Ｈ″をスイッチング制御信号源に接続して、上述したアクティブモード及びスリープモードを得るべく、使用される。
【０００８】
しかしながら、この場合、図１２に示すように、リード線ＦＥ１、ＦＥ２、ＦＴ１、ＦＴ２、及びＦＨに、それぞれ等価インダクタＬＥ１、ＬＥ２、ＬＴ１、ＬＴ２、及びＬＨを伴っているとともに、電源端子Ｅ１と接続端子Ｅ２′との間、電源端子Ｅ２と接続端子Ｅ２′との間、信号入力端子Ｔ１と接続端子Ｅ２′との間、信号出力端子Ｔ２と接続端子Ｅ２′との間、及びスイッチング制御信号入力端子Ｈと接続端子Ｅ２′との間に、それぞれ等価キャパシタＣＥ１、ＣＥ２、ＣＴ１、ＣＴ２、及びＣＨが接続されている。
【０００９】
このため、上述した実際上の使用時において、外部から電磁波の照射が余儀なくされるとき、上述した等価インダクタＬＥ１、ＬＥ２、ＬＴ１、ＬＴ２、及びＬＨに、電磁波による雑音電圧（以下、電磁波雑音電圧という）ＶＥ１、ＶＥ２、ＶＴ１、ＶＴ２、及びＶＨがそれぞれ誘起し、それら電磁波雑音電圧ＶＥ１、ＶＥ２、ＶＴ１、ＶＴ２、及びＶＨが、電源端子Ｅ１、接地端子Ｅ２、信号入力端子Ｔ１、信号出力端子Ｔ２、及びスイッチング制御信号入力端子Ｈにそれぞれ与えらる。
【００１０】
そして、この場合、等価インダクタＬＥ１、ＬＥ２、ＬＴ１、ＬＴ２、及びＬＨのインダクタンスは一般にそれら間に大きな差を有していないとしても、等価キャパシタＣＥ１、ＣＥ２、ＣＴ１、ＣＴ２、及びＣＨは、等価キャパシタＣＥ１及びＣＥ２が一般に幅広の電源配線に係わる等価キャパシタであり、他の等価キャパシタＣＴ１、ＣＴ２、及びＣＨが一般に幅狭の信号配線に係わる等価キャパシタであることから、一般に、等価キャパシタＣＥ１及びＣＥ２が他の等価キャパシタＣＴ１、ＣＴ２、及びＣＨに比し格段的に大であるという関係で、それら間に大きな差を有している。
【００１１】
このため、接続端子Ｅ１′側から接地端子Ｅ１側をみた等価インダクタＬＥ１及び等価キャパシタＣＥ１によるインピーダンスが等価インダクタＬＥ１による分を以って支配的であり、また、接続端子Ｅ２′側から接地端子Ｅ２側をみた等価インダクタＬＥ２及び等価キャパシタＣＥ２によるインピーダンスが等価インダクタＬＥ２による分を以って支配的であるのに対して、接続端子Ｔ１′側から信号入力端子Ｔ１側をみた等価インダクタＬＴ１及び等価キャパシタＣＴ１によるインピーダンスが等価キャパシタＣＴ１による分を以って支配的であり、また、接続端子Ｔ１′側から信号出力端子Ｔ２側をみた等価インダクタＬＴ２及び等価キャパシタＣＴ２によるインピーダンスが等価キャパシタＣＴ２による分を以って支配的であり、さらに、接続端子Ｈ″側からスイッチング制御信号入力端子Ｈ側をみた等価インダクタＬＨ及び等価キャパシタＣＨによるインピーダンスが等価キャパシタＣＨによる分を以って支配的であるのを普通とする。
【００１２】
このようなことから、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２が図１３Ａに示すように得られるとき、電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１が、図１３Ｂに示すように、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２及び電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１とほぼ等しい位相で得られ、また、信号入力端子Ｔ１に与えられる電磁波雑音電圧ＶＴ１が、図１３Ｃに示すように、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２及び電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１に対してほぼ１８０°の位相差を有して得られ、さらに、スイッチング制御信号入力端子Ｈに与えられる電磁波雑音電圧ＶＨが、図１３Ｄに示すように、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２及び電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１に対してほぼ１８０°の位相差を有して得られる。
【００１３】
また、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２は、接地端子Ｅ２において、接地の電圧（一般に０Ｖ）に重畳され、従って、接地端子Ｅ２に、図１４においてＶＥ２′として示すような、接地の電圧に、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２が重畳されている、という電圧が得られ、そして、このとき、疑似電源線Ｂに、上述したアクティブモードにおいて、図１４においてＶＢ′として示すような、動作電源の電圧（例えば２Ｖ）に、電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１と同様に交番し且つその電磁波雑音電圧ＶＥ１とほぼ等しい位相を有する電磁波雑音電圧ＶＢが重畳されている、という電圧が得られている。
【００１４】
このため、半導体集積回路Ｍが、上述したアクティブモードにおいて、疑似電源線Ｂ及び接地端子Ｅ２間の電圧の中間電圧を閾値電圧ＶＴＨとする、その閾値電圧ＶＴＨを用いて動作するものとした場合、半導体集積回路Ｍの閾値電圧ＶＴＨが、図１４に示すような、動作電源の電圧と接地の電圧との間の中間電圧（接地電圧が０Ｖ、動作電圧が２Ｖの場合、例えば１Ｖ）に、電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１と同様に交番し且つその電磁波雑音電圧ＶＥ１とほぼ等しい位相を有する電磁波雑音電圧ＶＴＨ′が重畳されている、という電圧で得られる。
【００１５】
また、このとき、信号源からの入力信号Ｓ１が２値表示で「１」をとっていれば、信号入力端子Ｔ１に、図１４においてＶＴ１′として示すような、入力信号Ｓ１が２値表示の「１」をとっているとする、その２値表示の「１」を表している電圧に、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２に対してほぼ１８０°の位相差を有する電磁波雑音電圧ＶＴ１が重畳されている、という電圧が得られている。
【００１６】
このようなことから、図１１に示す従来の半導体集積回路装置の場合、信号入力端子Ｔ１に得られる電圧ＶＴ１′が、図１４に示すように、半導体集積回路Ｍにおける閾値電圧ＶＴＨよりも低い値をとる、というおそれを有する。
このことは、スイッチング制御信号ＳＷＰが２値表示の「０」をとり、半導体集積回路Ｍが上述したアクティブモードをとるとき、スイッチング制御信号入力端子Ｈに、図示しないが、スイッチング制御信号ＳＷＰが２値表示で「０」をとるとする、その２値表示の「１」を表している電圧に、スイッチング制御信号入力端子Ｈに与えられる電磁波雑音電圧ＶＨが重畳されている、という電圧ＶＨ′（図示せず）が得られ、そして、その電圧ＶＨ′で、その電圧ＶＨ′の電磁波雑音電圧ＶＨに対してほぼ１８０°の位相差を有する電磁波雑音電圧ＶＥ１が動作電源の電圧に重畳されている、という電圧ＶＥ１′（図示せず）が印加されている電源端子Ｅ１に接続されている半導体スイッチング素子Ｕが、そのゲート・ソース間電圧に比較的大きな変動を伴わせ、従ってソース・ドレイン間抵抗に比較的大きな変動を伴わせながら、制御され、それによって、疑似電源線Ｂに得られる電圧ＶＢ′の電磁波雑音電圧ＶＢが、比較的大きな尖頭値振幅で得られるので、なおさらであるとともに、［従来の技術］の項で述べたように、半導体集積回路Ｍを低消費電力化させるために、動作電源として低い電圧を有する電源を用い、そのことで、入力信号Ｓが２値表示の「１」をとっているとする、その２値表示の「１」を表している電圧を、いま述べた低い電圧の動作電源の電圧に応じて、低い電圧にすれば、なおさらである。
【００１７】
以上のことから、図１１に示す従来の半導体集積回路装置の場合、上述したアクティブモードにおいて、信号源からの入力信号Ｓ１が２値表示で「１」をとっているとき、信号入力端子Ｔ１における入力信号Ｓ１が２値表示で「１」をとっているとする、その２値表示の「１」を表している電圧に、信号入力端子Ｔ１に与えられる電磁波雑音電圧ＶＴ１が重畳されている、という電圧ＶＴ１′が、半導体集積回路Ｍにおける閾値電圧ＶＴＨよりも低い値をとる、というおそれを有し、このため、半導体集積回路Ｍにおける入力信号Ｓ１に対する動作に、誤動作が生じるおそれを有していた。
【００１８】
よって、本発明は、上述した誤動作が生じるおそれのない、新規な半導体集積回路装置を提案せんとするものである。
【００１９】
【課題を解決するための手段】
本願第１番目の発明による半導体集積回路装置は、疑似電源線と接地端子との間または電源端子と疑似接地線との間に接続され且つ信号入力端子及び信号出力端子を導出している半導体集積回路と、該半導体集積回路が上記疑似電源線と上記接地端子との間に接続されているか上記電源端子と上記疑似接地線との間に接続されているかに応じて上記電源端子と上記疑似電源線との間または上記接地端子と上記疑似接地線との間に接続され且つスイッチング制御信号入力端子を導出している半導体スイッチング素子とを有する半導体集積回路装置において、（ａ）上記半導体スイッチング素子が上記電源端子と上記疑似電源線との間に接続されているか上記接地端子と上記疑似接地線との間に接続されているかに応じて上記スイッチング制御信号入力端子と上記疑似電源線との間または上記スイッチング制御信号入力端子と上記疑似接地線との間に雑音伝達回路が接続され、もしくは（ｂ）上記スイッチング制御信号入力端子と上記半導体スイッチング素子との間にインバータが介挿され、且つ上記半導体スイッチング素子が上記電源端子と上記疑似電源線との間に接続されているか上記接地端子と上記疑似接地線との間に接続されているかに応じて上記スイッチング制御信号入力端子と上記疑似電源線との間または上記スイッチング制御信号入力端子と上記疑似接地線との間に雑音伝達回路が接続されている。
【００２０】
また、本願第２番目の発明による半導体集積回路装置は、疑似電源線と疑似接地線との間に接続され且つ信号入力端子及び信号出力端子を導出している半導体集積回路と、電源端子と上記疑似電源線との間に接続され且つ第１のスイッチング制御信号入力端子を導出している第１の半導体スイッチング素子と、接地端子と上記疑似接地線との間に接続され且つ第２のスイッチング制御信号入力端子を導出している第２の半導体スイッチング素子とを有する半導体集積回路装置において、（ａ）上記第１のスイッチング制御信号入力端子と上記疑似電源線との間または上記第２のスイッチング制御信号入力端子と上記疑似接地線との間に雑音伝達回路が接続され、または（ｂ）上記第１のスイッチング制御信号入力端子と上記第１の半導体スイッチング素子との間または上記第２のスイッチング制御信号入力端子と上記第２の半導体スイッチング素子との間にインバータが介挿され、且つ上記第１のスイッチング制御信号入力端子と上記疑似電源線との間または上記第２のスイッチング制御信号入力端子と上記疑似接地線との間に雑音伝達回路が接続され、もしくは（ｃ）上記第１のスイッチング制御信号入力端子と上記第１の半導体スイッチング素子との間に第１のインバータが介挿されているとともに上記第２のスイッチング制御信号入力端子と上記第２の半導体スイッチング素子との間に第２のインバータが介挿され、且つ上記第１のスイッチング制御信号入力端子と上記疑似電源線との間または上記第２のスイッチング制御信号入力端子と上記疑似接地線との間に雑音伝達回路が接続されている。
【００２１】
【発明の実施の形態１】
次に、図１を伴って、本発明による半導体集積回路装置の第１の実施の形態を述べよう。
図１において、図１１との対応部分には同一符号を付して示す。
【００２２】
図１に示す本発明による半導体集積回路装置は、図１１に示す従来の半導体集積回路装置で述べたと同様の、疑似電源線Ｂと接地端子Ｅ２との間に接続され且つ信号入力端子Ｔ１及び信号出力端子Ｔ２を導出している半導体集積回路Ｍと、電源端子Ｅ１と疑似電源線Ｂとの間に接続され且つスイッチング制御信号入力端子Ｈを導出している半導体スイッチング素子Ｕとを有する半導体集積回路装置において、スイッチング制御信号入力端子Ｈと疑似電源線Ｂとの間に雑音伝達回路Ｄが接続されている。
この場合、雑音伝達回路Ｄは、図２Ａに示すように、スイッチング制御信号入力端子Ｈと疑似電源線Ｂとの間に接続されている容量素子ＣＯで構成されているか、または、図２Ｂに示すように、スイッチング制御信号入力端子Ｈと疑似電源線Ｂとの間に他のスイッチング制御信号入力端子Ｉを導出している他のｐチャンネル型の電界効果トランジスタＱ４でなる他の半導体スイッチング素子Ｕ″を介して接続されている容量素子ＣＯ′と、入力端子を疑似電源線Ｂに接続し、出力端子を他のスイッチング制御信号入力端子Ｉに接続しているインバータＩＮＶ′とで構成されているのを可とする。
【００２３】
以上が、本発明による半導体集積回路装置の第１の実施の形態の構成である。
図１に示す本発明による半導体集積回路装置は、図１１に示す従来の半導体集積回路装置において、そのスイッチング制御信号入力端子Ｈと疑似電源線Ｂとの間に雑音伝達回路Ｄが接続されていることを除いて、図１１に示す従来の半導体集積回路装置の場合と同様の構成を有するので、詳細説明は省略するが、図１１に示す従来の半導体集積回路装置の場合と同様に、アクティブモードとスリープモードとを得ることができ、そして、この場合、半導体集積回路Ｍが低い閾値を有するトランジスタを用いて構成されているとすれば、動作電源として低い電圧を有する動作電源を用いることができ、それによって、半導体集積回路Ｍを低消費電力化することができ、また、アクティブモードを得たくないとき、半導体集積回路Ｍに漏洩電流が無視し得ない値で流れて無視し得ない消費電力を伴うということを有効に回避することができ、それによって、半導体集積回路Ｍを低消費電力化することができ、よって、図１１に示す従来の半導体集積回路装置の場合と同様に、半導体集積回路装置としての機能を、低消費電力で得ることができることは明らかである。
【００２４】
また、図１に示す本発明による半導体集積回路装置の場合、それが、上述した事項を除いて、図１１に示す従来の半導体集積回路装置の場合と同様の構成を有するので、詳細説明は省略するが、図１１に示す従来の半導体集積回路装置の場合と同様に、実際上の使用時において、外部から電磁波の照射が余儀なくされるとき、接地端子Ｅ２及び電源端子Ｅ１に、図３Ａ及びＢに示すような、図１３Ａ及びＢで上述したと同様の、互にほぼ等しい位相を有する電磁波雑音電圧ＶＥ２及びＶＥ１がそれぞれ与えられ、また、信号入力端子Ｔ１及びスイッチング制御信号入力端子Ｈに、図３Ｃ及びＤに示すような、図１３Ｃ及びＤで上述したと同様の、互にほぼ等しい位相を有するが電磁波雑音電圧ＶＥ２及びＶＥ１に対してほぼ１８０°の位相差を有する電磁波雑音電圧ＶＴ１及びＶＨがそれぞれ与えられ、よって、接地端子Ｅ２に、図４においてＶＥ２′で示すような、図１４において示したと同様の、接地の電圧に電磁波雑音電圧ＶＥ２が重畳されている、という電圧が得られ、そして、このとき、疑似電源線Ｂに、アクティブモードにおいて、図４においてＶＢ′で示すような、図１４において示したと同様の、動作電源の電圧に、電源端子Ｅ１に与えられる電磁波雑音ＶＥ１と同様に交番している電磁波雑音電圧ＶＢ″が重畳されている、という電圧が得られ、このため、半導体集積回路Ｍが、アクティブモードにおいて、疑似電源線Ｂ及び接地端子Ｅ２間の電圧の中間電圧を閾値電圧ＶＴＨとする、その閾値電圧ＶＴＨを用いて動作するものとした場合、半導体集積回路Ｍの閾値電圧ＶＴＨが、図４に示すように、図１４において示したと同様の、動作電源の電圧と接地の電圧との間の中間電圧（接地電圧が０Ｖ、動作電圧が２Ｖの場合、例えば１Ｖ）に、電源端子Ｅ１に与えられている電磁波雑音電圧ＶＥ１と同様に交番する電磁波雑音電圧ＶＴＨ′が重畳されている、という電圧で得られる。
【００２５】
ただし、この場合、疑似電源線Ｂに得られる、動作電源の電圧に電磁波雑音電圧ＶＢ″が重畳されている電圧ＶＢ′は、後述するところから明らかとなるが、その電磁波雑音電圧ＶＢ″が電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１に対して位相遅れを有していることで、動作電源の電圧に、電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１に対して位相遅れを有する電磁波雑音電圧ＶＢ″が重畳されている、というものとして得られる。また、動作電源の電圧と接地の電圧との中間電圧に電磁波雑音電圧ＶＴＨ′が重畳されている閾値電圧ＶＴＨの電磁波雑音電圧ＶＴＨ′は、後述するところから明らかとなるが、動作電源の電圧と接地の電圧との中間電圧に、図１４に示した閾値電圧ＶＴＨの電磁波雑音電圧ＶＴＨ′に比し格段的に小さな尖頭値振幅しか有していない電磁波雑音電圧ＶＴＨ′が重畳している、というものとして得られる。
【００２６】
また、このとき、信号源からの入力信号Ｓ１が２値表示で「１」をとっていれば、信号入力端子Ｔ１に、図４においてＶＴ１′として示すように、図１４に示したと同様の、入力信号Ｓ１が２値表示の「１」をとっているとする、その２値表示の「１」を表している電圧に、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２に対してほぼ１８０°の位相差を有する電磁波雑音電圧ＶＴ１が重畳されている、という電圧が得られている。
【００２７】
以上のことから、図１に示す本発明による半導体集積回路装置の場合も、図１１に示す従来の半導体集積回路装置の場合と同様に、信号入力端子Ｔ１に得られている電圧ＶＴ１′が、半導体集積回路Ｍにおける閾値電圧ＶＴＨよりも低い値をとる、というおそれを有すると考えられる。
【００２８】
しかしながら、図１に示す本発明による半導体集積回路装置の場合、スイッチング制御信号ＳＷが２値表示の「１」をとり、半導体集積回路Ｍが上述したアクティブモードをとるとき、疑似電源線Ｂに、図１４に示したと同様の、動作電源の電圧に電磁波雑音電圧ＶＢが重畳されている電圧ＶＢ′が与えられている状態で、スイッチング制御信号入力端子Ｈに与えられる電磁波雑音電圧ＶＨが、雑音伝達回路Ｄを介して位相遅れを伴って伝達されるため、疑似電源線Ｂに得られる電圧ＶＢ′が、図４に示すように、動作電源の電圧に、電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１に対して位相遅れの生じている図３Ｅに示すような電磁波雑音電圧ＶＢ″が重畳されている、というものとして得られる。
【００２９】
なお、この場合の、スイッチング制御信号入力端子Ｈに与えられる電磁波雑音電圧ＶＨの雑音伝達回路Ｄを介しての疑似電源線Ｂへの伝達は、雑音伝達回路Ｄが図２Ａに示すように構成されている場合、容量素子ＣＯを通じて行われ、雑音伝達回路Ｄが図２Ｂに示すように構成されている場合、疑似電源線Ｂに与えられる動作電源の電圧が、２値表示で「１」であるとして、インバータＩＮＶ′の入力に与えられ、そのインバータＩＮＶ′から、２値表示で「０」であるとする出力が得られ、それによって、半導体スイッチング素子Ｕ″の電界効果トランジスタＱ４がオンすることで、その電界効果トランジスタＱ４及び容量素子ＣＯ′を通じて行われる。なお、雑音伝達回路Ｄが図２Ｂに示すように構成されている場合、半導体集積回路Ｍがスリープモードをとるとき、疑似電源線Ｂには動作電源の電圧が与えられず、このため、インバータＩＮＶ′の入力に２値表示で「０」であるとする出力が与えられ、それによって、インバータＩＮＶ′から２値表示で「１」であるとする出力が得られ、よって、半導体スイッチング素子Ｕ″の電界効果トランジスタＱ４がオフするので、スイッチング制御信号入力端子Ｈと疑似電源線Ｂとの間に雑音伝達回路Ｄが接続されていることによる、半導体スイッチング素子Ｕからスイッチング制御信号入力端子Ｈに導出している線路と接地との間に接続されている等価容量の増加を、スリープモード時において防止することができ、よって、スリープモードからアクティブモードへの遷移時間を、雑音伝達回路Ｄが図２Ａに示すように構成されている場合に比し小さくすることができる。
【００３０】
このため、半導体集積回路Ｍの閾値電圧ＶＴＨが、図４に示すように、動作電源の電圧と接地の電圧との中間電圧に、図１４に示した閾値電圧ＶＴＨの電磁波雑音電圧ＶＴＨ′に比し格段的に小さな尖頭値振幅しか有していない電磁波雑音電圧ＶＴＨ′が重畳している、というものとして得られ、従って、閾値電圧ＶＴＨが小さな振幅でしか変化しない。
【００３１】
よって、図４に示す信号入力端子Ｔ１に得られる電圧ＶＴ１′及び半導体集積回路Ｍにおける閾値電圧ＶＴＨからも明らかなように、入力信号Ｓが２値表示の「１」をとっているとする、その２値表示の「１」を表している電圧を、半導体集積回路Ｍを低消費電力化させるために、動作電源として低い電圧を有する電源を用いて、その動作電源の電圧に応じてある程度低い電圧にしても、信号入力端子Ｔ１に得られる電圧ＶＴ１′が、半導体集積回路Ｍにおける閾値電圧ＶＴＨよりも低い値をとる、というおそれを有効に回避させることができる。
【００３２】
従って、図１に示す本発明による半導体集積回路装置の場合、アクティブモードにおいて、信号源からの入力信号Ｓ１が２値表示で「１」をとっているとき、信号入力端子Ｔ１における、入力信号Ｓ１が２値表示で「１」をとっているとする、その２値表示の「１」を表している電圧に、信号入力端子Ｔ１に与えられる電磁波雑音電圧ＶＴ１が重畳されている、という電圧ＶＴ１′が、半導体集積回路Ｍにおける閾値電圧ＶＴＨよりも低い値をとる、というおそれを、有効に回避することができ、このため、半導体集積回路Ｍにおける入力信号Ｓ１に対する動作に、誤動作が生じるおそれを有しない。
【００３３】
【発明の実施の形態２】
次に、図５を伴って、本発明による半導体集積回路装置の第２の実施の形態を述べよう。
図５において、図１との対応部分には同一符号を付して示す。
【００３４】
図５に示す本発明による半導体集積回路装置は、図１１に示す従来の半導体集積回路装置で述べたと同様の、疑似電源線Ｂと接地端子Ｅ２との間に接続され且つ信号入力端子Ｔ１及び信号出力端子Ｔ２を導出している半導体集積回路Ｍと、電源端子Ｅ１と疑似電源線Ｂとの間に接続され且つスイッチング制御信号入力端子Ｈを導出している半導体スイッチング素子Ｕとを有する半導体集積回路装置において、スイッチング制御信号入力端子Ｈと半導体スイッチング素子Ｕとの間にインバータＧが介挿され、且つ、図１に示す本発明による半導体集積回路装置の場合と同様に、スイッチング制御信号入力端子Ｈと疑似電源線Ｂとの間に、雑音伝達回路Ｄが接続されている。
この場合、インバータＧが、図６に示すように、電源端子Ｅ１と接地端子Ｅ２との間に、ｐチャンネル型の電界効果トランジスタＱ２とｎチャンネル型の電界効果トランジスタＱ３との直列回路が、電界効果トランジスタＱ２を電源端子Ｅ１側として接続され、電界効果トランジスタＱ２及びＱ３のゲートが互に接続されてスイッチング制御信号入力端子Ｈに接続され、電界効果トランジスタＱ２及びＱ３の接続中点が、出力端として、半導体スイッチング素子Ｕの電界効果トランジスタＱ１のゲートに接続している構成でなる。
【００３５】
また、雑音伝達回路Ｄが、図２Ａを伴って上述したように、スイッチング制御信号入力端子Ｈと疑似電源線Ｂとの間に接続されている容量素子ＣＯを有する構成でなるか、または、図２Ｂに示すように、スイッチング制御信号入力端子Ｈと疑似電源線Ｂとの間に他のスイッチング制御信号入力端子Ｉを導出しているｐチャンネル型の電界効果トランジスタＱ４でなる他の半導体スイッチング素子Ｕ′を介して接続されている容量素子ＣＯ′と、入力端子を疑似電源線Ｂに接続し、出力端子を他のスイッチング制御信号入力端子Ｉに接続しているインバータＩＮＶ′とを有する構成でなる。
【００３６】
以上が、本発明による半導体集積回路装置の第２の実施の形態の構成である。
このような構成を有する本発明による半導体集積回路装置によれば、それが、図１に示す本発明による半導体集積回路装置において、スイッチング制御信号入力端子Ｈと半導体スイッチング素子Ｕとの間にインバータＧが介挿されていることを除いて、図１に示す本発明による半導体集積回路装置の場合と同様の構成を有する
【００３７】
このような構成を有する本発明による半導体集積回路装置によれば、それが、図１１に示す従来の半導体集積回路装置の場合で述べたのに準じて、電源端子Ｅ１を負極端を接地に接続している動作電源の正極端に接続し、接地端子Ｅ２を接地に接続し、スイッチング制御信号入力端子Ｈを一端を接地に接続しているスイッチング制御信号源の他端に接続している状態で、スイッチング制御信号源から２値表示で正論理の「１」及び「０」をとるスイッチング制御信号ＳＷＰを２値表示の「１」で出力させれば、インバータＧから、２値表示で正論理の「１」及び「０」をとるスイッチング制御信号ＳＷＰ′が２値表示の「０」で得られ、その「０」の区間において、図１１に示す従来の半導体集積回路装置の場合で述べたと同様に、半導体スイッチング素子Ｕの電界効果トランジスタＱ１がオンの状態になり、このため、半導体集積回路Ｍに、動作電源を、電源端子Ｅ１、疑似電源線Ｂ及び接地端子Ｅ２を介して供給させている、という状態を得ることができ、また、図１１に示す従来の半導体集積回路装置の場合で述べたのに準じて、スイッチング制御信号源からスイッチング制御信号ＳＷＰを２値表示の「０」で出力させれば、インバータＧからスイッチング制御信号ＳＷＰ′が２値表示の「１」で得られ、その「１」の区間において、図１１に示す従来の半導体集積回路装置の場合で述べたと同様に、半導体スイッチング素子Ｕの電界効果トランジスタＱ１がオフの状態になり、このため、半導体集積回路Ｍに動作電源を供給させていない、という状態を得ることができる。
【００３８】
また、図１１に示す従来の半導体集積回路装置の場合で述べたと同様に、信号入力端子Ｔ１を一端を接地に接続している信号源の他端に接続し、信号出力端子Ｔ２を一端を接地に接続している負荷の他端に接続している状態で、半導体集積回路Ｍに上述したようにして動作電源を供給させている状態を得れば、図１１に示す従来の半導体集積回路装置の場合で述べたと同様に、信号源から２値表示で正論理の「１」及び「０」をとる入力信号Ｓ１を出力させることによって、半導体集積回路Ｍが、入力信号Ｓ１に応動し、負荷に２値表示で「１」及び「０」をとる出力信号Ｓ２を出力する、というアクティブモードを得ることができ、また、図１１に示す従来の半導体集積回路装置の場合で述べたと同様に、信号入力端子Ｔ１を一端を接地に接続している信号源の他端に接続し、信号出力端子Ｔ２を一端を接地に接続している負荷の他端にに接続している状態で、半導体集積回路Ｍに上述したようにして動作電源を供給させていない状態を得れば、図１１に示す従来の半導体集積回路装置の場合で述べたと同様に、信号源から入力信号Ｓ１を出力させても、半導体集積回路Ｍが、入力信号Ｓ１に応動せず、負荷に入力信号Ｓ１に応じた出力信号Ｓ２を出力しない、というスリープモードを得ることができる。
【００３９】
そして、この場合、図１１に示す従来の半導体集積回路装置の場合で述べたと同様に、半導体集積回路Ｍがトラシジスタを用いて構成されているとし、そのトランジスタとして低い閾値を有するトランジスタを用いれば、動作電源として低い電圧を有する動作電源を用いることができ、それによって、半導体集積回路Ｍを低消費電力化することができる。また、いま述べたようにして半導体集積回路Ｍを低消費電力化するようにした場合、図１１に示す従来の半導体集積回路装置の場合で述べたと同様に、もし電源端子Ｅ１と疑似電源線Ｂとの間に接続されている半導体スイッチング素子Ｕを有さず、疑似電源線Ｂが直接的に電源端子Ｅ１に接続されているとすれば、上述したアクティブモードを得たくないとき、半導体集積回路Ｍに漏洩電流が無視し得ない値で流れて無視得ない消費電力を伴うことになるが、上述したアクティブモードを得たくないとき、スイッチング制御信号源からスイッチング制御信号ＳＷＰを２値表示の「０」で出力させることによって半導体集積回路Ｍに動作電源を供給させないようにすることができるので、上述したアクティブモードを得たくないとき、半導体集積回路Ｍに漏洩電流が無視し得ない値で流れて無視得ない消費電力を伴うというこを有効に回避することができ、それによって、半導体集積回路Ｍを低消費電力化させることができる。
【００４０】
以上のことから、図５に示す本発明による半導体集積回路装置の場合も、図１１に示す上述した従来の半導体集積回路装置の場合と同様に、半導体集積回路装置としての機能を、低消費電力で得ることができる。
【００４１】
また、図５に示す本発明による半導体集積回路装置の場合、それが、図１に示す本発明による半導体集積回路装置において、スイッチング制御信号入力端子Ｈと半導体スイッチング素子Ｕとの間にインバータＧが介挿されていることを除いて、図１に示す本発明による半導体集積回路装置の場合と同様の構成を有するので、詳細説明は省略するが、実際上の使用時において、外部から電磁波の照射が余儀なくされるとき、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２が図３Ａ及び図１３Ａに示したと同様に得られるとき、電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１が、図３Ｂ及び図１３Ｂに示したと同様に、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２とほぼ等しい位相で得られ、また、信号入力端子Ｔ１に与えられる電磁波雑音電圧ＶＴ１が、図３Ｃ及び図１３Ｃに示したと同様に、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２及び電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１に対してほぼ１８０°の位相差を有して得られ、さらに、スイッチング制御信号入力端子Ｈに与えられる電磁波雑音電圧ＶＨが、図３Ｄ及び図１３Ｄに示したと同様に、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２及び電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１に対してほぼ１８０°の位相差を有して得られる。
【００４２】
また、接地端子Ｅ２に与えられる電磁波雑音電圧ＶＥ２は、図１１に示す従来の半導体集積回路装置の場合で述べたように、接地端子Ｅ２において、接地の電圧（一般に０Ｖ）に重畳され、従って、接地端子Ｅ２に、図１４で上述したと同様の、接地の電圧に、電磁波雑音電圧ＶＥ２が重畳されている、という電圧ＶＥ２′が得られ、そして、このとき、雑音伝達回路Ｄが省略されているとしてみるとき、疑似電源線Ｂに、上述したアクティブモードにおいて、図１４で上述したと同様の、動作電源の電圧（例えば２Ｖ）に、接地端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１と同様に交番し且つ電磁波雑音電圧ＶＥ１とほぼ等しい位相を有する電磁波雑音電圧ＶＢが重畳されている、という電圧ＶＢ′が得られている。
【００４３】
このため、雑音伝達回路Ｄが省略されているとしてみるとき、図１１に示す従来の半導体集積回路装置の場合で述べたように、半導体集積回路Ｍが、上述したアクティブモードにおいて、疑似電源線Ｂ及び接地端子Ｅ２間の電圧の中間電圧を閾値電圧ＶＴＨとする、その閾値電圧ＶＴＨを用いて動作するものとした場合、半導体集積回路Ｍの閾値電圧ＶＴＨが、図１１に示す従来の半導体集積回路装置の場合で述べたと同様に、動作電源の電圧と接地の電圧との間の中間電圧に、電源端子Ｅ１に与えられている電磁波雑音電圧ＶＥ１と同様に交番し且つその電磁波雑音電圧ＶＥ１とほぼ等しい位相を有する電磁波雑音電圧ＶＴＨ′が重畳されている、という電圧で得られる。
【００４４】
また、このとき、信号源からの入力信号Ｓ１が２値表示で「１」をとっていれば、信号入力端子Ｔ１に、図１４を伴って上述したと同様の、入力信号Ｓ１が２値表示の「１」をとっているとする、その２値表示の「１」を表している電圧に、電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１に対してほぼ１８０°の位相差を有する電磁波雑音電圧ＶＴ１が重畳されている、という電圧ＶＴ１′が得られている。
【００４５】
以上のことから、図５に示す本発明による半導体集積回路装置の場合も、図１１に示す従来の半導体集積回路装置の場合と同様に、信号入力端子Ｔ１に得られている電圧ＶＴ１′が、半導体集積回路Ｍにおける閾値電圧ＶＴＨよりも低い値をとる、というおそれを有すると考えられる。
【００４６】
しかしながら、図５に示す本発明による半導体集積回路装置の場合、スイッチング制御信号ＳＷＰが２値表示の「１」をとり、これに応じインバータＧからのスイッチング制御信号ＳＷＰ′が２値表示の「０」をとり、半導体集積回路Ｍが上述したアクティブモードをとるとき、電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１が半導体スイッチング素子Ｕの電界効果トランジスタＱ１のゲートに、インバータＧの電界効果トランジスタＱ２を通じて、電磁波雑音電圧ＶＨとして与えられ、このため、半導体スイッチング素子Ｕの電界効果トランジスタＱ１のゲートに、スイッチング制御信号ＳＷＰ′が２値表示で「０」をとるとする、その２値表示の「０」を表している電圧に、図示しないが、電源端子Ｅ１に与えられる電磁波雑音電圧ＶＥ１とほぼ等しい位相を有する電磁波雑音電圧が重畳されている、という電圧ＶＨ″が得られ、そして、その電圧ＶＨ″で、その電圧ＶＨ″の電磁波雑音電圧ＶＨ′とほぼ等しい位相差を有する電磁波雑音電圧ＶＥ１が動作電源の電圧に重畳されている、という電圧ＶＥ１′が印加されている電源端子Ｅ１に接続されている半導体スイッチング素子Ｕが、そのゲート・ソース間電圧にほとんど変動を伴わせないか伴わせるとしても小さな変動しか伴わせずに、従ってソース・ドレイン間抵抗にほとんど変動を伴わせないか伴わせるとしても小さな変動しか伴わせずに、制御され、それによって、疑似電源線Ｂに得られる電圧ＶＢ′の電磁波雑音電圧ＶＥ１が、雑音伝達回路Ｄが省略されているとしてみるとき、図１１に示す従来の半導体集積回路装置の場合に比し、格段的に小さな尖頭値振幅でしか得られないので、入力信号Ｓが２値表示の「１」をとっているとする、その２値表示の「１」を表している電圧を、半導体集積回路Ｍを低消費電力化させるために、動作電源として低い電圧を有する電源を用いて、その動作電源の電圧に応じてある程度低い電圧にしても、信号入力端子Ｔ１に得られる電圧ＶＴ１′が、半導体集積回路Ｍにおける閾値電圧ＶＴＨよりも低い値をとる、というおそれを有効に回避させることができる。
【００４７】
よって、雑音伝達回路Ｄが省略されているとしてみるとき、上述したアクティブモードにおいて、信号源からの入力信号Ｓ１が２値表示で「１」をとっているとき、信号入力端子Ｔ１における、入力信号Ｓ１が２値表示で「１」をとっているとする、その２値表示の「１」を表している電圧に、信号入力端子Ｔ１に与えられる電磁波雑音電圧ＶＴ１が重畳されている、という電圧ＶＴ１′が、半導体集積回路Ｍにおける閾値電圧ＶＴＨよりも低い値をとる、というおそれを、有効に回避することができる、というインバータＧが介挿されていることによる作用・効果を得ることができる。
【００４８】
また、図５に示す本発明による半導体集積回路装置の場合、図１に示す本発明による半導体集積回路装置で上述した、スイッチング制御信号入力端子Ｈと擬似接地線Ｂとの間に接続されている雑音伝達回路Ｄを有し、インバータＧが介挿されているとしてみるとき、図１に示す本発明による半導体集積回路装置で上述したスイッチング制御信号入力端子Ｈと擬似接地線Ｂとの間に雑音伝達回路Ｄが接続されていることによる作用・効果も得ることができる。
【００４９】
以上のことから、本発明による半導体集積回路装置の第２の実施の形態によれば、スイッチング制御信号入力端子Ｈと半導体スイッチング素子Ｕとの間にインバータＧが介挿されていることによる作用・効果と、図１に示す本発明による半導体集積回路装置で述べた、スイッチング制御信号入力端子Ｈと擬似接地線Ｂとの間に雑音伝達回路Ｄが接続されていることによる作用・効果との相乗的な作用・効果が得られる。
【００５０】
【発明の実施の形態３】
次に、図７を伴って、本発明による半導体集積回路装置の第３の実施の形態を述べよう。
図７において、図１との対応部分には同一符号を付して示す。
【００５１】
図７に示す本発明による半導体集積回路装置は、それ自体公知の、電源端子Ｅ１と疑似接地線Ｂ′との間に接続され且つ信号入力端子Ｔ１及び信号出力端子Ｔ２を導出している半導体集積回路Ｍと、疑似接地線Ｂ′と接地端子Ｅ２との間に接続され且つスイッチング制御信号入力端子Ｈ′を導出している半導体スイッチング素子Ｕ′とを有する半導体集積回路装置において、図１に示す本発明による半導体集積回路装置の場合に準じて、スイッチング制御信号入力端子Ｈ′と疑似接地線Ｂ′との間に、雑音伝達回路Ｄ′が介挿されている。
この場合、雑音伝達回路Ｄ′が、図示しないが、図２Ａを伴って上述したのに準じて、スイッチング制御信号入力端子Ｈ′と疑似接地線Ｂ′との間に接続されている容量素子を有する構成でなるか、または、図２Ｂを伴って上述したのに準じて、スイッチング制御信号入力端子Ｈ′と疑似接地線Ｂ′との間に他のスイッチング制御信号入力端子を導出しているｐチャンネル型の電界効果トランジスタでなる半導体スイッチング素子を介して接続されている容量素子と、入力端子を疑似接地線Ｂ′に接続し、出力端子を他のスイッチング制御信号入力端子に接続しているインバータとを有する構成でなる。
【００５２】
以上が、本発明による半導体集積回路装置の第３の実施の形態の構成である。
このような構成を有する本発明による半導体集積回路装置によれば、それが、図１に示す本発明による半導体集積回路装置において、その疑似電源線Ｂを疑似接地線Ｂ′に代え、これに応じ、半導体集積回路Ｍの接続を、疑似電源線Ｂと接地端子Ｅ２との間から電源端子Ｅ１と疑似接地線Ｂ′との間に代えるとともに、雑音伝達回路Ｄのスイッチング制御信号入力端子Ｈと疑似電源線Ｂとの間の接続から雑音伝達回路Ｄ′のスイッチング制御信号入力端子Ｈ′と疑似接地線Ｂ′との間に代え、また、ｐチャンネル型電界効果トランジスタＱ１でなる半導体スイッチング素子Ｕをｎチャンネル型の電界効果トランジスタＱ１′でなる半導体スイッチング素子Ｕ′に代え、その半導体スイッチング素子Ｕ′を接地端子Ｅ２と疑似接地線Ｂ′との間に接続したことを除いて、図１に示す本発明による半導体集積回路装置の場合と同様の構成を有するので、詳細説明は省略するが、図１に示す本発明による半導体集積回路装置の場合と同様に、スイッチング制御信号入力端子Ｈ′から半導体スイッチング素子Ｕ′に、図１に示す本発明による半導体集積回路装置の場合にスイッチング制御信号入力端子Ｈから半導体スイッチング素子Ｕに供給するスイッチング制御信号ＳＷＰに対して２値表示の「１」及び「０」が反転している、というスイッチング制御信号ＳＷＮを供給するようにすることで、図１に示す本発明による半導体集積回路装置の場合と同様の作用・効果が得られることは明らかである。
【００５３】
【発明の実施の形態４】
次に、図８を伴って、本発明による半導体集積回路装置の第４の実施の形態を述べよう。
図８において、図７との対応部分には同一符号を付して示す。
【００５４】
図８に示す本発明による半導体集積回路装置は、それ自体公知の、電源端子Ｅ１と疑似接地線Ｂ′との間に接続され且つ信号入力端子Ｔ１及び信号出力端子Ｔ２を導出している半導体集積回路Ｍと、疑似接地線Ｂ′と接地端子Ｅ２との間に接続され且つスイッチング制御信号入力端子Ｈ′を導出している半導体スイッチング素子Ｕ′とを有する半導体集積回路装置において、図５に示す本発明による半導体集積回路装置に準じて、スイッチング制御信号入力端子Ｈ′と半導体スイッチング素子Ｕ′との間に、図５に示す本発明による半導体集積回路装置の場合で述べたと同様のインバータＧ′が介挿され、また、図７に示す本発明による半導体集積回路装置の場合と同様に、スイッチング制御信号Ｈ′と疑似接地線Ｂ′との間に、図７に示す本発明による半導体集積回路装置の場合で述べたと同様の雑音伝達回路Ｄ′が接続されている。
【００５５】
以上が、本発明による半導体集積回路装置の第４の実施の形態の構成である。
このような構成を有する本発明による半導体集積回路装置によれば、それが、図７に示す本発明による半導体集積回路装置において、図５に示す本発明による半導体集積回路装置の場合に準じて、スイッチング制御信号入力端子Ｈ′と半導体スイッチング素子Ｕ′との間にインバータＧ′が介挿されている、という構成を有するので、詳細説明は省略するが、図７に示す本発明による半導体集積回路装置で述べた作用・効果と、図５に示す本発明による半導体集積回路装置で述べた作用・効果に準じた作用・効果との相乗的な作用・効果が得られることは明らかであろう。
【００５６】
【発明の実施の形態５】
次に、図９を伴って、本発明による半導体集積回路装置の第５の実施の形態を述べよう。
図９において、図１及び図７との対応部分には同一符号を付し、詳細説明は省略する。
【００５７】
図９に示す本発明による半導体集積回路装置は、それ自体公知の、疑似電源線Ｂと疑似接地線Ｂ′との間に接続され且つ信号入力端子Ｔ１及び信号出力端子Ｔ２を導出している半導体集積回路Ｍと、電源端子Ｅ１と疑似電源線Ｂとの間に接続され且つスイッチング制御信号入力端子Ｈを導出している半導体スイッチング素子Ｕと、接地端子Ｅ２と疑似接地線Ｂ′との間に接続され且つスイッチング制御信号入力端子Ｈ′を導出している半導体スイッチング素子Ｕ′とを有する半導体集積回路装置において、実線図示のように、図１に示す本発明による半導体集積回路装置の場合と同様に、スイッチング制御信号入力端子Ｈと疑似電源線Ｂとの間に雑音伝達回路Ｄが接続され、または、点線図示のように、図７に示す本発明による半導体集積回路装置の場合と同様に、スイッチング制御信号入力端子Ｈ′と疑似接地線Ｂ′との間に雑音伝達回路Ｄ′が接続されている。
【００５８】
以上が、本発明による半導体集積回路装置の第５の実施の形態の構成である。
このような構成を有する本発明による半導体集積回路装置によれば、それが、スイッチング制御信号入力端子Ｈと疑似電源線Ｂとの間に雑音伝達回路Ｄが接続されている場合、半導体集積回路Ｍから電源端子Ｅ１側をみた構成が図１に示す本発明による半導体集積回路装置の場合と同様であり、半導体集積回路Ｍから接地端子Ｅ２側をみた構成が図７に示す本発明による半導体集積回路装置において雑音伝達回路Ｄ′が省略されている構成と同様であり、また、スイッチング制御信号入力端子Ｈ′と疑似接地線Ｂ′との間に雑音伝達回路Ｄ′が接続されている場合、半導体集積回路Ｍから電源端子Ｅ１側をみた構成が図１に示す本発明による半導体集積回路装置において雑音伝達回路Ｄが省略されている構成と同様であり、半導体集積回路Ｍから接地端子Ｅ２側をみた構成が図７に示す本発明による半導体集積回路装置の場合と同様であるので、詳細説明は省略するが、図１に示す本発明による半導体集積回路装置で述べたと同様の作用・効果と、図７に示す本発明による半導体集積回路装置で述べたと同様の作用・効果との相乗的な作用・効果が得られることは明らかであろう。
【００５９】
【発明の実施の形態６】
次に、図１０を伴って、本発明による半導体集積回路装置の第６の実施の形態を述べよう。
図１０において、図５、図８及び図９との対応部分には同一符号を付し、詳細説明は省略する。
【００６０】
図１０に示す本発明による半導体集積回路装置は、図９に示す本発明による半導体集積回路装置において、図５に示す本発明による半導体集積回路装置の場合と同様に、スイッチング制御信号入力端子Ｈと半導体スイッチング素子Ｕとの間にインバータＧが介挿されているとともに、図８に示す本発明による半導体集積回路装置の場合と同様に、スイッチング制御信号入力端子Ｈ′と半導体スイッチング素子Ｕ′との間にインバータＧ′が介挿されている。
【００６１】
以上が、本発明による半導体集積回路装置の第６の実施の形態の構成である。
このような構成を有する本発明による半導体集積回路装置によれば、それが、図９に示す本発明による半導体集積回路装置の構成と図５に示す本発明による半導体集積回路装置の構成と図８に示す本発明による半導体集積回路装置の構成との組合せ構成を有するので、詳細説明は省略するが、図９に示す本発明による半導体集積回路装置で述べた作用・効果と、図５に示す本発明による半導体集積回路装置で述べた作用・効果と、図８に示す本発明による半導体集積回路装置で述べた作用・効果との相乗的な作用・効果が得られることは明らかであろう。
【００６２】
【発明の実施の形態７】
次に、本発明による半導体集積回路装置の第７の実施の形態を述べよう。
【００６３】
本発明による半導体集積回路装置の第７の実施の形態は、図示詳細説明は省略するが、図１０に示す本発明による半導体集積回路装置において、スイッチング制御信号入力端子Ｈと半導体スイッチング素子Ｕとの間に介挿されているインバータＧが省略され、または、スイッチング制御信号入力端子Ｈ′と半導体スイッチング素子Ｕ′との間に介挿されているインバータＧ′が省略されていることを除いて、図１０に示す本発明による半導体集積回路装置の場合と同様の構成を有する。
【００６４】
以上が、本発明による半導体集積回路装置の第７の実施の形態の構成である。
このような構成を有する本発明による半導体集積回路装置によれば、それが、上述した事項を除いて図１０に示す本発明による半導体集積回路装置の場合と同様であるので、詳細説明は省略するが、図９に示す本発明による半導体集積回路装置で述べたと同様の作用・効果と、図５に示す本発明による半導体集積回路装置、または、図８に示す本発明による半導体集積回路装置で述べたと同様の作用・効果との相乗的な作用・効果が得られることは明らかであろう。
【００６５】
【発明の実施の形態の変型・変更】
なお、上述においては、本発明による半導体集積回路装置のわずかな実施の形態を示したに留まり、例えば、インバータＧ及びＧ′、雑音伝達回路Ｄ及びＤ′を、上述した具体例とは異なる構成とし、上述した本発明による作用・効果と同様の作用・効果を得るようにすることもでき、その他、本発明の精神を脱することなしに種々の変型、変更をなし得るであろう。
【００６６】
【発明の効果】
本発明による半導体集積回路装置によれば、実際上の使用時において、外部から電磁波の照射を余儀なくされても、半導体集積回路における入力信号に対する動作に、誤動作が生じるおそれを有しない。
【図面の簡単な説明】
【図１】本発明による半導体集積回路装置の第１の実施の形態を示す接続図である。
【図２】図１に示す本発明による半導体集積回路装置に用いる雑音伝達回路の実施の形態を示す接続図である。
【図３】図１に示す本発明による半導体集積回路装置の動作の説明に供する電磁波雑音電圧を示す図である。
【図４】図１に示す本発明による半導体集積回路装置の動作の説明に供する電圧及び閾値電圧を示す図である。
【図５】本発明による半導体集積回路装置の第２の実施の形態を示す接続図である。
【図６】図５に示す本発明による半導体集積回路装置に用いるインバータの実施の形態を示す接続図である。
【図７】本発明による半導体集積回路装置の第３の実施の形態を示す接続図である。
【図８】本発明による半導体集積回路装置の第４の実施の形態を示す接続図である。
【図９】本発明による半導体集積回路装置の第５の実施の形態を示す接続図である。
【図１０】本発明による半導体集積回路装置の第６の実施の形態を示す接続図である。
【図１１】従来の半導体集積回路装置を示す接続図である。
【図１２】図１１に示す従来の半導体集積回路装置の実際上の使用時における接続状態を示す図である。
【図１３】図１１に示す従来の半導体集積回路装置の動作の説明に供する電磁波雑音電圧を示す図である。
【図１４】図１１に示す従来の半導体集積回路装置の動作の説明に供する電圧及び閾値電圧を示す図である。
【符号の説明】
Ｂ 疑似電源線
Ｂ′ 疑似接地線
Ｄ、Ｄ′ 雑音伝達回路
Ｅ１ 電源端子
Ｅ２ 接地端子
Ｇ、Ｇ′ インバータ
Ｈ、Ｈ′ スイッチング制御信号入力端子
Ｍ 半導体集積回路
Ｑ１〜Ｑ４ 電界効果トランジスタ
Ｔ１ 信号入力端子
Ｔ２ 信号出力端子
Ｕ、Ｕ′ 半導体スイッチング素子
Ｅ１′、Ｅ２′、Ｈ″、Ｔ１′、Ｔ２′ 接続端子
ＣＥ１、ＣＥ２、ＣＴ１、ＣＴ２、ＣＨ 等価キャパシタ
ＦＥ１、ＦＥ２、ＦＴ１、ＦＴ２、ＦＨ リード線
ＬＥ１、ＬＥ２、ＬＴ１、ＬＴ２、ＬＨ インダクタ
ＰＥ１、ＰＥ２、ＰＴ１、ＰＴ２、ＰＨ 電極パッド[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device which has a semiconductor integrated circuit and can be operated at a high speed with a low voltage, and yet the semiconductor integrated circuit can be accompanied only with low power consumption.
[0002]
[Prior art]
Conventionally, a semiconductor integrated circuit device described below with reference to FIG. 11 has been proposed.
That is, the semiconductor integrated circuit M connected between the pseudo power supply line B and the ground terminal E2 and leading out the signal input terminal T1 and the signal output terminal T2, and connected between the power supply terminal E1 and the pseudo power supply line B. And a semiconductor integrated circuit device having a semiconductor switching element U from which a switching control signal input terminal H is derived has been proposed.
In this case, the semiconductor switching element U is a p-channel field effect transistor Q1 having a source connected to the power supply terminal E1, a drain connected to the pseudo power supply line B, and a gate connected to the switching control signal input terminal H. It has the composition which becomes.
[0003]
The above is the configuration of the conventionally proposed semiconductor integrated circuit device.
According to the conventional semiconductor integrated circuit device having such a configuration, the power supply terminal E1 is connected to the positive terminal of the operating power supply whose negative terminal is connected to the ground, the ground terminal E2 is connected to the ground, and the switching control signal Switching control that takes positive logic “1” and “0” in binary display from the switching control signal source while the input terminal H is connected to the other end of the switching control signal source whose one end is connected to the ground. If the signal SWP is output as “0” in the binary display, the field effect transistor Q1 of the semiconductor switching element U is turned on in the “0” section, and therefore, the semiconductor integrated circuit M is operated. It is possible to obtain a state in which the power is supplied through the power supply terminal E1, the pseudo power supply line B, and the ground terminal E2, and the switching control signal from the switching control signal source. If the WP is output as “1” in the binary display, the field effect transistor Q1 of the semiconductor switching element U is turned off in the section “1”. Can be obtained.
[0004]
The signal input terminal T1 is connected to the other end of the signal source whose one end is connected to the ground, and the signal output terminal T2 is connected to the other end of the load whose one end is connected to the ground. If the state in which the operating power is supplied to the integrated circuit M as described above is obtained, the input signal S1 that takes positive logic “1” and “0” in the binary display is output from the signal source, It is possible to obtain an active mode in which the semiconductor integrated circuit M responds to the input signal S1 and outputs an output signal S2 which takes “1” and “0” in a binary display to the load, and the signal input terminal T1. Is connected to the other end of the signal source whose one end is connected to the ground, and the signal output terminal T2 is connected to the other end of the load whose one end is connected to the ground. So that the operating power supply is not supplied. Even if the input signal S1 is output from the signal source, the semiconductor integrated circuit M does not respond to the input signal S1, and the sleep mode in which the output signal S2 corresponding to the input signal S1 is not output to the load can be obtained. .
[0005]
In this case, it is assumed that the semiconductor integrated circuit M is configured by using a transistor, and if a transistor having a low threshold is used as the transistor, an operation power supply having a low voltage can be used as the operation power supply. The power consumption of the semiconductor integrated circuit M can be reduced. Further, when the semiconductor integrated circuit M is reduced in power consumption as described above, if the semiconductor switching element U is not connected between the power supply terminal E1 and the pseudo power supply line B, the pseudo Assuming that the power supply line B is directly connected to the power supply terminal E1, when it is not desired to obtain the above-described active mode, the leakage current flows through the semiconductor integrated circuit M at a value that cannot be ignored and the power consumption cannot be ignored. However, when it is not desired to obtain the above-described active mode, the switching control signal SWP is output from the switching control signal source as “1” in the binary display so that the operation power is not supplied to the semiconductor integrated circuit M. Therefore, when it is not desired to obtain the above-described active mode, the leakage current flows through the semiconductor integrated circuit M at a value that cannot be ignored and the power consumption that cannot be ignored. It is possible to effectively avoid this that accompanied thereby, it is possible to lower power consumption of semiconductor integrated circuit M.
[0006]
From the above, according to the conventional semiconductor integrated circuit device described above, the function as the semiconductor integrated circuit device can be obtained with low power consumption.
[0007]
[Problems to be solved by the invention]
Incidentally, the conventional semiconductor integrated circuit device shown in FIG. 11 is actually constituted by using a semiconductor substrate, and has a power supply terminal E1, a ground terminal E2, a signal input terminal T1, a signal output terminal T2, and a switching control signal input. As shown in FIG. 12, the terminal H is electrode pads PE1, PE2, PT1, PT2, and PH on the semiconductor substrate, and the electrode pad PE1 is connected to the connection terminal E1 ′ of the package through the lead wire FE1, and the connection terminal E1 'is connected to the operating power supply, the electrode pad PE2 is connected to the connection terminal E2' of the package through the lead wire FE2, the connection terminal E2 'is connected to the ground, and the electrode pad PT1 is connected to the connection terminal of the package through the lead wire FT1. The connection terminal T1 ′ is connected to the signal source, and the electrode pad PT2 is connected to the pad through the lead wire FT2. The connection terminal T2 'is connected to the load, the connection terminal T2' is connected to the load, the electrode pad PH is connected to the connection terminal H "of the package through the lead wire FH, and the connection terminal H" is connected to the switching control signal source. Is used to obtain the active mode and sleep mode described above.
[0008]
However, in this case, as shown in FIG. 12, the lead wires FE1, FE2, FT1, FT2, and FH are accompanied by equivalent inductors LE1, LE2, LT1, LT2, and LH, respectively, and connected to the power supply terminal E1. Between the terminal E2 ', between the power supply terminal E2 and the connection terminal E2', between the signal input terminal T1 and the connection terminal E2 ', between the signal output terminal T2 and the connection terminal E2', and the switching control signal input Equivalent capacitors CE1, CE2, CT1, CT2, and CH are connected between the terminal H and the connection terminal E2 ′, respectively.
[0009]
For this reason, when electromagnetic waves are inevitably irradiated from the outside during actual use as described above, noise voltages due to electromagnetic waves (hereinafter referred to as electromagnetic noise voltages) are applied to the above-described equivalent inductors LE1, LE2, LT1, LT2, and LH. ) VE1, VE2, VT1, VT2, and VH are induced, respectively, and the electromagnetic noise voltages VE1, VE2, VT1, VT2, and VH are the power supply terminal E1, the ground terminal E2, the signal input terminal T1, the signal output terminal T2, And the switching control signal input terminal H, respectively.
[0010]
In this case, even though the inductances of the equivalent inductors LE1, LE2, LT1, LT2, and LH generally do not have a large difference between them, the equivalent capacitors CE1, CE2, CT1, CT2, and CH Since CE1 and CE2 are generally equivalent capacitors related to wide power supply wiring and other equivalent capacitors CT1, CT2 and CH are generally equivalent capacitors related to narrow signal wiring, in general, equivalent capacitors CE1 and CE2 are There is a large difference between them because they are much larger than the other equivalent capacitors CT1, CT2, and CH.
[0011]
Therefore, the impedance of the equivalent inductor LE1 and the equivalent capacitor CE1 viewed from the connection terminal E1 ′ side to the ground terminal E1 side is dominant due to the equivalent inductor LE1, and from the connection terminal E2 ′ side to the ground terminal E2 While the impedance of the equivalent inductor LE2 and the equivalent capacitor CE2 as viewed from the side is dominant by the equivalent inductor LE2, the equivalent inductor LT1 and the equivalent capacitor as viewed from the connection terminal T1 ′ to the signal input terminal T1 side The impedance due to the equivalent capacitor CT1 is dominant due to the equivalent capacitor CT1, and the impedance due to the equivalent capacitor CT2 and the equivalent capacitor CT2 when the signal output terminal T2 side is viewed from the connection terminal T1 ′ side is less than the equivalent capacitor CT2. Is dominant, The ordinary and the impedance due to the equivalent inductor LH and equivalent capacitor CH as viewed switching control signal input terminal H side from the connection terminal H "side that is dominant drives out minute by equivalent capacitor CH.
[0012]
For this reason, when the electromagnetic noise voltage VE2 applied to the ground terminal E2 is obtained as shown in FIG. 13A, the electromagnetic noise voltage VE1 applied to the power supply terminal E1 is applied to the ground terminal E2 as shown in FIG. 13B. The electromagnetic wave noise voltage VT2 obtained with substantially the same phase as the electromagnetic wave noise voltage VE2 applied and the electromagnetic wave noise voltage VE1 applied to the power supply terminal E1, and the electromagnetic wave noise voltage VT1 applied to the signal input terminal T1 as shown in FIG. The electromagnetic wave noise voltage VE2 applied to the power supply terminal E1 and the electromagnetic wave noise voltage VE1 applied to the power supply terminal E1 are obtained with a phase difference of approximately 180 °, and the electromagnetic wave noise voltage VH applied to the switching control signal input terminal H is As shown in FIG. 13D, the electromagnetic wave noise voltage VE2 applied to the ground terminal E2 and the power supply terminal E1 are applied. Obtained have a phase difference of substantially 180 ° with respect to the electromagnetic wave noise voltage VE1 that.
[0013]
Further, the electromagnetic noise voltage VE2 applied to the ground terminal E2 is superimposed on the ground voltage (generally 0V) at the ground terminal E2. Therefore, the ground voltage as indicated by VE2 'in FIG. Is obtained by superimposing the electromagnetic wave noise voltage VE2 applied to the ground terminal E2, and at this time, the pseudo power supply line B is connected to the pseudo power supply line B in the above-described active mode as indicated by VB 'in FIG. A voltage that an electromagnetic wave noise voltage VB alternating with the electromagnetic noise voltage VE1 applied to the power supply terminal E1 and having a phase substantially equal to the electromagnetic wave noise voltage VE1 is superimposed on the voltage of the operating power supply (for example, 2V). Is obtained.
[0014]
For this reason, when the semiconductor integrated circuit M operates in the above-described active mode using the threshold voltage VTH in which the intermediate voltage between the pseudo power supply line B and the ground terminal E2 is the threshold voltage VTH, As shown in FIG. 14, the threshold voltage VTH of the semiconductor integrated circuit M is set to an intermediate voltage between the voltage of the operating power supply and the ground voltage (for example, 1 V when the ground voltage is 0 V and the operating voltage is 2 V). Similar to the electromagnetic wave noise voltage VE1 applied to the terminal E1, the electromagnetic wave noise voltage VTH ', which is alternating and has a phase substantially equal to the electromagnetic wave noise voltage VE1, is superposed.
[0015]
At this time, if the input signal S1 from the signal source is “1” in the binary display, the input signal S1 is displayed in a binary display on the signal input terminal T1, as indicated by VT1 ′ in FIG. The electromagnetic wave noise voltage VT1 having a phase difference of approximately 180 ° with respect to the electromagnetic wave noise voltage VE2 applied to the ground terminal E2 to the voltage representing the binary display “1” assuming that “1” is taken. The voltage that is superimposed is obtained.
[0016]
Therefore, in the case of the conventional semiconductor integrated circuit device shown in FIG. 11, the voltage VT1 ′ obtained at the signal input terminal T1 is lower than the threshold voltage VTH in the semiconductor integrated circuit M as shown in FIG. There is a fear of taking.
This is because the switching control signal SWP takes “0” in binary display, and when the semiconductor integrated circuit M takes the above-described active mode, the switching control signal SWP is 2 at the switching control signal input terminal H (not shown). Assuming that the value display is “0”, the voltage VH ′ (the electromagnetic wave noise voltage VH applied to the switching control signal input terminal H is superimposed on the voltage representing the binary display “1”. The electromagnetic wave noise voltage VE1 having a phase difference of approximately 180 ° with respect to the electromagnetic wave noise voltage VH of the voltage VH ′ is superimposed on the voltage of the operating power supply. The semiconductor switching element U connected to the power supply terminal E1 to which the voltage VE1 ′ (not shown) is applied is relatively large in the gate-source voltage. Therefore, the electromagnetic noise voltage VB of the voltage VB ′ obtained on the pseudo power supply line B is controlled with a relatively large peak. Since it is obtained with a value amplitude, and more particularly, as described in the section of “Prior Art”, in order to reduce the power consumption of the semiconductor integrated circuit M, a power supply having a low voltage is used as an operation power supply, Therefore, assuming that the input signal S has a binary display of “1”, the voltage representing the binary display of “1” is set according to the voltage of the low-voltage operating power supply just described. This is especially true at lower voltages.
[0017]
From the above, in the case of the conventional semiconductor integrated circuit device shown in FIG. 11, when the input signal S1 from the signal source is “1” in the binary display in the above-described active mode, the signal input terminal T1 Assuming that the input signal S1 is “1” in the binary display, the electromagnetic noise voltage VT1 applied to the signal input terminal T1 is superimposed on the voltage indicating “1” in the binary display. The voltage VT1 ′ may take a value lower than the threshold voltage VTH in the semiconductor integrated circuit M. For this reason, the operation with respect to the input signal S1 in the semiconductor integrated circuit M may have a malfunction. It was.
[0018]
Therefore, the present invention intends to propose a novel semiconductor integrated circuit device that does not cause the above-described malfunction.
[0019]
[Means for Solving the Problems]
A semiconductor integrated circuit device according to a first invention of the present application is a semiconductor integrated circuit which is connected between a pseudo power supply line and a ground terminal or between a power supply terminal and a pseudo ground line and derives a signal input terminal and a signal output terminal. And the power supply terminal and the pseudo power supply depending on whether the semiconductor integrated circuit is connected between the pseudo power supply line and the ground terminal or between the power supply terminal and the pseudo ground line. In a semiconductor integrated circuit device having a semiconductor switching element connected to a line or between the ground terminal and the pseudo-ground line and deriving a switching control signal input terminal, (a) the semiconductor switching element is The switching control signal depends on whether it is connected between the power supply terminal and the pseudo power supply line or between the ground terminal and the pseudo ground line. A noise transmission circuit is connected between the input terminal and the pseudo power supply line or between the switching control signal input terminal and the pseudo ground line, or (b) between the switching control signal input terminal and the semiconductor switching element. An inverter is interposed between the semiconductor switching element and the semiconductor switching element depending on whether the power supply terminal is connected between the pseudo power supply line or the ground terminal and the pseudo ground line. A noise transmission circuit is connected between the switching control signal input terminal and the pseudo power supply line or between the switching control signal input terminal and the pseudo ground line.
[0020]
According to a second aspect of the present invention, there is provided a semiconductor integrated circuit device comprising: a semiconductor integrated circuit connected between a pseudo power supply line and a pseudo ground line and deriving a signal input terminal and a signal output terminal; a power supply terminal; A first semiconductor switching element connected between the pseudo power supply line and leading out the first switching control signal input terminal; and a second switching control connected between the ground terminal and the pseudo ground line. In a semiconductor integrated circuit device having a second semiconductor switching element from which a signal input terminal is derived, (a) between the first switching control signal input terminal and the pseudo power supply line or the second switching control. A noise transmission circuit is connected between the signal input terminal and the pseudo ground line; or (b) the first switching control signal input terminal and the first semiconductor switch. An inverter is interposed between the switching element and the second switching control signal input terminal and the second semiconductor switching element, and the first switching control signal input terminal and the pseudo power supply line Or a noise transmission circuit is connected between the second switching control signal input terminal and the pseudo ground line, or (c) between the first switching control signal input terminal and the first semiconductor switching element. A first inverter is interposed therebetween, a second inverter is interposed between the second switching control signal input terminal and the second semiconductor switching element, and the first switching control is performed. Noise transfer circuit between the signal input terminal and the pseudo power supply line or between the second switching control signal input terminal and the pseudo ground line. There has been connected.
[0021]
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1
Next, a first embodiment of a semiconductor integrated circuit device according to the present invention will be described with reference to FIG.
In FIG. 1, parts corresponding to those in FIG.
[0022]
The semiconductor integrated circuit device according to the present invention shown in FIG. 1 is connected between the pseudo power supply line B and the ground terminal E2, and is connected to the signal input terminal T1 and the signal, as described in the conventional semiconductor integrated circuit device shown in FIG. Semiconductor integrated circuit having a semiconductor integrated circuit M leading out the output terminal T2 and a semiconductor switching element U connected between the power supply terminal E1 and the pseudo power line B and leading out the switching control signal input terminal H In the apparatus, a noise transmission circuit D is connected between the switching control signal input terminal H and the pseudo power supply line B.
In this case, as shown in FIG. 2A, the noise transfer circuit D is configured by a capacitive element CO connected between the switching control signal input terminal H and the pseudo power supply line B, or shown in FIG. 2B. As described above, another semiconductor switching element U ″ composed of another p-channel type field effect transistor Q4 leading another switching control signal input terminal I between the switching control signal input terminal H and the pseudo power supply line B. And an inverter INV ′ whose input terminal is connected to the pseudo power supply line B and whose output terminal is connected to the other switching control signal input terminal I. Is allowed.
[0023]
The above is the configuration of the first embodiment of the semiconductor integrated circuit device according to the present invention.
The semiconductor integrated circuit device according to the present invention shown in FIG. 1 has a noise transmission circuit D connected between the switching control signal input terminal H and the pseudo power supply line B in the conventional semiconductor integrated circuit device shown in FIG. 11 has the same configuration as that of the conventional semiconductor integrated circuit device shown in FIG. 11, and detailed description thereof is omitted. However, as in the case of the conventional semiconductor integrated circuit device shown in FIG. In this case, if the semiconductor integrated circuit M is configured using a transistor having a low threshold, an operating power supply having a low voltage can be used as the operating power supply. As a result, the power consumption of the semiconductor integrated circuit M can be reduced, and when the active mode is not desired, a leakage current is generated in the semiconductor integrated circuit M. It is possible to effectively avoid the fact that the power consumption that cannot be ignored and flows that cannot be ignored, thereby reducing the power consumption of the semiconductor integrated circuit M. Therefore, as shown in FIG. As in the case of the conventional semiconductor integrated circuit device, it is obvious that the function as the semiconductor integrated circuit device can be obtained with low power consumption.
[0024]
Further, in the case of the semiconductor integrated circuit device according to the present invention shown in FIG. 1, it has the same configuration as that of the conventional semiconductor integrated circuit device shown in FIG. However, as in the case of the conventional semiconductor integrated circuit device shown in FIG. 11, in actual use, when electromagnetic wave irradiation is forced from the outside, the ground terminal E2 and the power supply terminal E1 are connected to the ground terminal E2 and the power supply terminal E1, respectively. As shown in FIGS. 13A and 13B, electromagnetic noise voltages VE2 and VE1 having substantially the same phase as each other are provided, respectively, and the signal input terminal T1 and the switching control signal input terminal H are 3C and D, similar to those described above in FIGS. 13C and D, having substantially the same phase as each other, but with a phase difference of approximately 180 ° with respect to the electromagnetic noise voltages VE2 and VE1. Electromagnetic noise voltages VT1 and VH are respectively provided, and therefore, the electromagnetic noise voltage VE2 is superimposed on the ground terminal E2 as shown in FIG. 14 as shown in FIG. At this time, the pseudo power supply line B is connected to the power supply terminal E1 in the active mode to the power supply terminal E1 in the active mode, as shown in FIG. The voltage that the alternating electromagnetic noise voltage VB ″ is superimposed in the same manner as the applied electromagnetic noise VE1 is obtained. Therefore, in the active mode, the semiconductor integrated circuit M is in the pseudo power supply line B and the ground terminal E2. When the threshold voltage VTH is used as an intermediate voltage between the two voltages, the threshold of the semiconductor integrated circuit M is assumed to operate. As shown in FIG. 4, the value voltage VTH is an intermediate voltage between the voltage of the operating power supply and the ground voltage, as shown in FIG. 14 (for example, 1V when the ground voltage is 0V and the operating voltage is 2V). The electromagnetic wave noise voltage VTH ′ alternating with the electromagnetic wave noise voltage VE1 applied to the power supply terminal E1 is superimposed on the voltage.
[0025]
However, in this case, the voltage VB ′ obtained by superimposing the electromagnetic noise voltage VB ″ on the voltage of the operating power supply obtained on the pseudo power supply line B will be apparent from the description below. By having a phase lag with respect to the electromagnetic wave noise voltage VE1 applied to the terminal E1, the electromagnetic wave noise voltage VB ″ having a phase lag with respect to the electromagnetic wave noise voltage VE1 applied to the power supply terminal E1. The electromagnetic wave noise voltage VTH ′ of the threshold voltage VTH in which the electromagnetic wave noise voltage VTH ′ is superimposed on the intermediate voltage between the operating power supply voltage and the ground voltage is described later. As will be apparent, the intermediate voltage between the operating power supply voltage and the ground voltage is significantly higher than the electromagnetic wave noise voltage VTH ′ of the threshold voltage VTH shown in FIG. Peak amplitude has only electromagnetic noise voltage VTH 'is superimposed a is obtained as that.
[0026]
At this time, if the input signal S1 from the signal source is “1” in the binary display, the signal input terminal T1 is similar to that shown in FIG. 14 as indicated by VT1 ′ in FIG. Assuming that the input signal S1 has a binary display of “1”, the voltage representing the binary display of “1” is approximately 180 ° with respect to the electromagnetic wave noise voltage VE2 applied to the ground terminal E2. The voltage that the electromagnetic wave noise voltage VT1 having a phase difference is superimposed is obtained.
[0027]
From the above, in the case of the semiconductor integrated circuit device according to the present invention shown in FIG. 1, as in the case of the conventional semiconductor integrated circuit device shown in FIG. 11, the voltage VT1 ′ obtained at the signal input terminal T1 is It is considered that the semiconductor integrated circuit M may have a value lower than the threshold voltage VTH.
[0028]
However, in the case of the semiconductor integrated circuit device according to the present invention shown in FIG. 1, when the switching control signal SW takes “1” in binary display and the semiconductor integrated circuit M takes the above-described active mode, The electromagnetic wave noise voltage VH applied to the switching control signal input terminal H in the state where the voltage VB ′ in which the electromagnetic wave noise voltage VB is superimposed on the voltage of the operating power supply is applied is the same as that shown in FIG. Since the voltage VB ′ obtained on the pseudo power supply line B is transmitted through the circuit D with a phase delay, as shown in FIG. 4, the electromagnetic noise voltage VE1 applied to the power supply terminal E1 is set to the voltage of the operating power supply. As a result, the electromagnetic wave noise voltage VB ″ as shown in FIG.
[0029]
In this case, the electromagnetic noise voltage VH applied to the switching control signal input terminal H is transmitted to the pseudo power supply line B through the noise transmission circuit D as shown in FIG. 2A. If the noise transmission circuit D is configured as shown in FIG. 2B, the voltage of the operating power supply applied to the pseudo power supply line B is “1” in a binary display. The output of the inverter INV ′ is “0” in binary display, and thereby the field effect transistor Q4 of the semiconductor switching element U ″ is turned on. 2 is performed through the field effect transistor Q4 and the capacitive element CO ', and when the noise transmission circuit D is configured as shown in FIG. When the sleep mode is established, the operating power supply voltage is not applied to the pseudo power supply line B. For this reason, an output indicating “0” in binary display is applied to the input of the inverter INV ′, whereby the inverter An output that is “1” in binary display is obtained from INV ′, and therefore the field effect transistor Q4 of the semiconductor switching element U ″ is turned off, and therefore, between the switching control signal input terminal H and the pseudo power supply line B. The increase in the equivalent capacitance connected between the line leading from the semiconductor switching element U to the switching control signal input terminal H and the ground due to the noise transmission circuit D being connected to the Therefore, the noise transfer circuit D is configured as shown in FIG. 2A in the transition time from the sleep mode to the active mode. It can be reduced compared with the case where there.
[0030]
Therefore, as shown in FIG. 4, the threshold voltage VTH of the semiconductor integrated circuit M is an intermediate voltage between the voltage of the operating power supply and the ground voltage, compared with the electromagnetic wave noise voltage VTH ′ of the threshold voltage VTH shown in FIG. The electromagnetic wave noise voltage VTH ′ having a remarkably small peak amplitude is superimposed, and therefore the threshold voltage VTH changes only with a small amplitude.
[0031]
Therefore, as is apparent from the voltage VT1 ′ obtained at the signal input terminal T1 shown in FIG. 4 and the threshold voltage VTH in the semiconductor integrated circuit M, it is assumed that the input signal S takes “1” of the binary display. In order to reduce the power consumption of the semiconductor integrated circuit M, the voltage representing the binary display “1” is reduced to some extent according to the voltage of the operating power source using a power source having a low voltage as the operating power source. Even if it is a voltage, it is possible to effectively avoid the possibility that the voltage VT1 ′ obtained at the signal input terminal T1 takes a value lower than the threshold voltage VTH in the semiconductor integrated circuit M.
[0032]
Therefore, in the case of the semiconductor integrated circuit device according to the present invention shown in FIG. 1, when the input signal S1 from the signal source is “1” in the binary display in the active mode, the input signal S1 at the signal input terminal T1. Is a voltage VT1 in which an electromagnetic wave noise voltage VT1 applied to the signal input terminal T1 is superimposed on a voltage representing “1” in the binary display. It is possible to effectively avoid the risk that ′ takes a value lower than the threshold voltage VTH in the semiconductor integrated circuit M. For this reason, a malfunction may occur in the operation with respect to the input signal S1 in the semiconductor integrated circuit M. I don't have it.
[0033]
Second Embodiment of the Invention
Next, a second embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIG.
5, parts corresponding to those in FIG. 1 are denoted by the same reference numerals.
[0034]
The semiconductor integrated circuit device according to the present invention shown in FIG. 5 is connected between the pseudo power supply line B and the ground terminal E2, as described in the conventional semiconductor integrated circuit device shown in FIG. Semiconductor integrated circuit having a semiconductor integrated circuit M leading out the output terminal T2 and a semiconductor switching element U connected between the power supply terminal E1 and the pseudo power line B and leading out the switching control signal input terminal H In the device, an inverter G is inserted between the switching control signal input terminal H and the semiconductor switching element U, and the switching control signal input terminal H is similar to the case of the semiconductor integrated circuit device according to the present invention shown in FIG. And a pseudo power supply line B, a noise transmission circuit D is connected.
In this case, as shown in FIG. 6, the inverter G has a series circuit of a p-channel field effect transistor Q2 and an n-channel field effect transistor Q3 between the power supply terminal E1 and the ground terminal E2. The effect transistor Q2 is connected on the power supply terminal E1 side, the gates of the field effect transistors Q2 and Q3 are connected to each other and connected to the switching control signal input terminal H, and the connection midpoint of the field effect transistors Q2 and Q3 is the output terminal As described above, the semiconductor switching element U is connected to the gate of the field effect transistor Q1.
[0035]
Further, as described above with reference to FIG. 2A, the noise transmission circuit D has a configuration including a capacitive element CO connected between the switching control signal input terminal H and the pseudo power supply line B, or FIG. As shown in FIG. 2B, another semiconductor switching element U composed of a p-channel field effect transistor Q4 that leads out another switching control signal input terminal I between the switching control signal input terminal H and the pseudo power supply line B. ′ And a capacitor element CO ′ connected via a terminal, and an inverter INV ′ whose input terminal is connected to the pseudo power supply line B and whose output terminal is connected to another switching control signal input terminal I. .
[0036]
The above is the configuration of the second embodiment of the semiconductor integrated circuit device according to the present invention.
According to the semiconductor integrated circuit device according to the present invention having such a configuration, the inverter G between the switching control signal input terminal H and the semiconductor switching element U in the semiconductor integrated circuit device according to the present invention shown in FIG. 1 is the same as the semiconductor integrated circuit device according to the present invention shown in FIG.
[0037]
According to the semiconductor integrated circuit device of the present invention having such a configuration, the power supply terminal E1 is connected to the ground at the negative electrode terminal in accordance with the case of the conventional semiconductor integrated circuit device shown in FIG. Connected to the positive terminal of the operating power supply, the ground terminal E2 is connected to the ground, and the switching control signal input terminal H is connected to the other end of the switching control signal source having one end connected to the ground. When the switching control signal SWP which takes positive logic “1” and “0” in binary display from the switching control signal source is output as “1” in binary display, the inverter G outputs positive logic in binary display. The switching control signal SWP ′ taking “1” and “0” is obtained as “0” in binary display, and in the section of “0”, the case of the conventional semiconductor integrated circuit device shown in FIG. Similarly, semiconductor semiconductors The state in which the field effect transistor Q1 of the switching element U is turned on, and thus the semiconductor integrated circuit M is supplied with operating power via the power supply terminal E1, the pseudo power supply line B, and the ground terminal E2. According to the case of the conventional semiconductor integrated circuit device shown in FIG. 11, if the switching control signal SWP is output as “0” in the binary display from the switching control signal source. The switching control signal SWP ′ is obtained from the inverter G by “1” in binary display, and in the section “1”, the semiconductor switching element is the same as described in the case of the conventional semiconductor integrated circuit device shown in FIG. The U field effect transistor Q1 is turned off, and therefore, it is possible to obtain a state in which no operating power is supplied to the semiconductor integrated circuit M.
[0038]
Similarly to the case of the conventional semiconductor integrated circuit device shown in FIG. 11, the signal input terminal T1 is connected to the other end of the signal source having one end connected to the ground, and the signal output terminal T2 is connected to the other end. If the state in which the operating power supply is supplied to the semiconductor integrated circuit M as described above while being connected to the other end of the load connected to the conventional semiconductor integrated circuit device shown in FIG. In the same manner as described above, the semiconductor integrated circuit M responds to the input signal S1 by causing the signal source to output the input signal S1 that takes positive logic “1” and “0” in binary display, and the load is loaded. In addition, an active mode of outputting an output signal S2 that takes “1” and “0” in binary display can be obtained, and as described in the case of the conventional semiconductor integrated circuit device shown in FIG. Signal input terminal T1 is grounded at one end The semiconductor integrated circuit M operates as described above with the signal output terminal T2 connected to the other end of the load connected to the other end of the connected signal source and one end connected to the ground. If a state in which power is not supplied is obtained, the semiconductor integrated circuit M can be connected to the input signal S1 even if the input signal S1 is output from the signal source, as described in the case of the conventional semiconductor integrated circuit device shown in FIG. A sleep mode in which the output signal S2 corresponding to the input signal S1 is not output to the load without responding to S1 can be obtained.
[0039]
In this case, as described in the case of the conventional semiconductor integrated circuit device shown in FIG. 11, if the semiconductor integrated circuit M is configured using a transistor, and a transistor having a low threshold is used as the transistor, An operating power supply having a low voltage can be used as the operating power supply, whereby the power consumption of the semiconductor integrated circuit M can be reduced. Further, when the power consumption of the semiconductor integrated circuit M is reduced as described above, as in the case of the conventional semiconductor integrated circuit device shown in FIG. 11, the power supply terminal E1 and the pseudo power supply line B If the pseudo power supply line B is directly connected to the power supply terminal E1 without having the semiconductor switching element U connected between the semiconductor integrated circuit and the semiconductor integrated circuit, Although the leakage current flows through M at a value that cannot be ignored and power consumption cannot be ignored, when the above-described active mode is not desired, the switching control signal SWP is displayed from the switching control signal source in a binary display. Since it is possible to prevent the operation power from being supplied to the semiconductor integrated circuit M by outputting at “0”, when the active mode described above is not desired, the semiconductor integrated circuit M is not supplied. It is possible to effectively avoid this that accompanies the power consumption is not obtained ignored flow values not negligible leakage current in the circuit M, thereby it is possible to lower power consumption of semiconductor integrated circuit M.
[0040]
From the above, in the case of the semiconductor integrated circuit device according to the present invention shown in FIG. 5, the function as the semiconductor integrated circuit device has a low power consumption as in the case of the conventional semiconductor integrated circuit device shown in FIG. Can be obtained at
[0041]
In the case of the semiconductor integrated circuit device according to the present invention shown in FIG. 5, in the semiconductor integrated circuit device according to the present invention shown in FIG. 1, there is an inverter G between the switching control signal input terminal H and the semiconductor switching element U. Since it has the same configuration as that of the semiconductor integrated circuit device according to the present invention shown in FIG. 1 except that it is inserted, detailed description will be omitted. When the electromagnetic noise voltage VE2 applied to the ground terminal E2 is obtained in the same manner as shown in FIGS. 3A and 13A, the electromagnetic noise voltage VE1 applied to the power supply terminal E1 is shown in FIGS. 3B and 13B. In the same manner as described above, an electromagnetic wave obtained with a phase substantially equal to the electromagnetic wave noise voltage VE2 applied to the ground terminal E2 and applied to the signal input terminal T1. As shown in FIGS. 3C and 13C, the sound voltage VT1 has a phase difference of about 180 ° with respect to the electromagnetic noise voltage VE2 applied to the ground terminal E2 and the electromagnetic noise voltage VE1 applied to the power supply terminal E1. Further, the electromagnetic wave noise voltage VH applied to the switching control signal input terminal H is similarly applied to the electromagnetic wave noise voltage VE2 applied to the ground terminal E2 and the electromagnetic wave noise applied to the power supply terminal E1, as shown in FIGS. 3D and 13D. It is obtained with a phase difference of approximately 180 ° with respect to the voltage VE1.
[0042]
Further, as described in the case of the conventional semiconductor integrated circuit device shown in FIG. 11, the electromagnetic wave noise voltage VE2 applied to the ground terminal E2 is superimposed on the ground voltage (generally 0V) at the ground terminal E2, and accordingly, A voltage VE2 ′ in which the electromagnetic wave noise voltage VE2 is superimposed on the ground voltage is obtained at the ground terminal E2, as described above with reference to FIG. 14, and at this time, the noise transmission circuit D is omitted. As shown in FIG. 14, in the active mode described above, the operating power supply voltage (for example, 2 V) is switched to the pseudo power supply line B in the same manner as the electromagnetic wave noise voltage VE1 applied to the ground terminal E1. In addition, a voltage VB ′ is obtained that the electromagnetic wave noise voltage VB having a phase substantially equal to the electromagnetic wave noise voltage VE1 is superimposed.
[0043]
For this reason, when it is assumed that the noise transmission circuit D is omitted, as described in the case of the conventional semiconductor integrated circuit device shown in FIG. 11, the semiconductor integrated circuit M is connected to the pseudo power supply line B in the active mode described above. When the threshold voltage VTH is set to the threshold voltage VTH, the threshold voltage VTH of the semiconductor integrated circuit M is the conventional semiconductor integrated circuit shown in FIG. As described in the case of the device, an intermediate voltage between the voltage of the operating power supply and the ground voltage is alternated in the same manner as the electromagnetic wave noise voltage VE1 applied to the power supply terminal E1, and almost equal to the electromagnetic wave noise voltage VE1. The electromagnetic wave noise voltage VTH ′ having the same phase is obtained as a superimposed voltage.
[0044]
At this time, if the input signal S1 from the signal source is “1” in the binary display, the input signal S1 is displayed in binary on the signal input terminal T1 as described above with reference to FIG. The electromagnetic wave noise voltage having a phase difference of approximately 180 ° with respect to the electromagnetic wave noise voltage VE1 applied to the power supply terminal E1 to the voltage representing the binary display “1”. A voltage VT1 ′ that VT1 is superimposed is obtained.
[0045]
From the above, in the case of the semiconductor integrated circuit device according to the present invention shown in FIG. 5, as in the case of the conventional semiconductor integrated circuit device shown in FIG. 11, the voltage VT1 ′ obtained at the signal input terminal T1 is It is considered that the semiconductor integrated circuit M may have a value lower than the threshold voltage VTH.
[0046]
However, in the case of the semiconductor integrated circuit device according to the present invention shown in FIG. 5, the switching control signal SWP takes “1” in binary display, and the switching control signal SWP ′ from the inverter G accordingly corresponds to “0” in binary display. When the semiconductor integrated circuit M takes the active mode described above, the electromagnetic noise voltage VE1 applied to the power supply terminal E1 is applied to the gate of the field effect transistor Q1 of the semiconductor switching element U through the field effect transistor Q2 of the inverter G. The electromagnetic wave noise voltage VH is given. For this reason, it is assumed that the switching control signal SWP ′ takes “0” in the binary display at the gate of the field effect transistor Q1 of the semiconductor switching element U. Although not shown, the electromagnetic wave noise voltage V applied to the power supply terminal E1 An electromagnetic wave noise voltage having a phase substantially equal to 1 is superposed, and a voltage VH ″ is obtained, and at that voltage VH ″, an electromagnetic wave having a phase difference substantially equal to the electromagnetic wave noise voltage VH ′ of the voltage VH ″. The semiconductor switching element U connected to the power supply terminal E1 to which the voltage VE1 ′ is applied, in which the noise voltage VE1 is superimposed on the voltage of the operating power supply, causes little variation in the gate-source voltage. This is controlled with little or no variation in the resistance between the source and drain, and with little or no variation in resistance between the source and drain. When the electromagnetic wave noise voltage VE1 of the obtained voltage VB ′ is considered that the noise transmission circuit D is omitted, the conventional semiconductor integrated circuit shown in FIG. Compared with the road device, since it can be obtained only with a remarkably small peak amplitude, it is assumed that the input signal S has a binary display of “1”. In order to reduce the power consumption of the semiconductor integrated circuit M, the power supply having a low voltage is used as the operation power supply, and the voltage shown in FIG. Therefore, it is possible to effectively avoid the risk that the voltage VT1 ′ obtained in step S1 takes a value lower than the threshold voltage VTH in the semiconductor integrated circuit M.
[0047]
Therefore, when it is assumed that the noise transfer circuit D is omitted, when the input signal S1 from the signal source is “1” in the binary display in the active mode described above, the input signal at the signal input terminal T1 is Assuming that S1 is “1” in binary display, a voltage indicating that electromagnetic wave noise voltage VT1 applied to signal input terminal T1 is superimposed on voltage indicating “1” in binary display. It is possible to obtain the operation and effect due to the insertion of the inverter G that can effectively avoid the possibility that VT1 ′ takes a value lower than the threshold voltage VTH in the semiconductor integrated circuit M. .
[0048]
In the case of the semiconductor integrated circuit device according to the present invention shown in FIG. 5, it is connected between the switching control signal input terminal H and the pseudo ground line B described above in the semiconductor integrated circuit device according to the present invention shown in FIG. Assuming that the noise transfer circuit D is provided and the inverter G is inserted, the noise between the switching control signal input terminal H and the pseudo ground line B described above in the semiconductor integrated circuit device according to the present invention shown in FIG. Actions and effects due to the connection of the transmission circuit D can also be obtained.
[0049]
From the above, according to the second embodiment of the semiconductor integrated circuit device according to the present invention, the effect of the inverter G being interposed between the switching control signal input terminal H and the semiconductor switching element U The synergy between the effects and the effects and effects of the noise transmission circuit D connected between the switching control signal input terminal H and the pseudo ground line B described in the semiconductor integrated circuit device according to the present invention shown in FIG. Effects can be obtained.
[0050]
Embodiment 3 of the Invention
Next, a third embodiment of a semiconductor integrated circuit device according to the present invention will be described with reference to FIG.
In FIG. 7, parts corresponding to those in FIG.
[0051]
The semiconductor integrated circuit device according to the present invention shown in FIG. 7 is a semiconductor integrated circuit which is known per se and is connected between a power supply terminal E1 and a pseudo ground line B 'and derives a signal input terminal T1 and a signal output terminal T2. FIG. 1 shows a semiconductor integrated circuit device having a circuit M and a semiconductor switching element U ′ connected between a pseudo ground line B ′ and a ground terminal E2 and deriving a switching control signal input terminal H ′. In accordance with the semiconductor integrated circuit device according to the present invention, a noise transmission circuit D 'is interposed between the switching control signal input terminal H' and the pseudo ground line B '.
In this case, although not shown, the noise transfer circuit D ′ includes a capacitive element connected between the switching control signal input terminal H ′ and the pseudo ground line B ′ in the same manner as described above with reference to FIG. 2A. Or another switching control signal input terminal is derived between the switching control signal input terminal H ′ and the pseudo-ground line B ′ in the same manner as described above with reference to FIG. 2B. Capacitance element connected via a semiconductor switching element made of a channel type field effect transistor, an inverter having an input terminal connected to pseudo ground line B ', and an output terminal connected to another switching control signal input terminal It has the composition which has.
[0052]
The above is the configuration of the third embodiment of the semiconductor integrated circuit device according to the present invention.
According to the semiconductor integrated circuit device according to the present invention having such a configuration, in the semiconductor integrated circuit device according to the present invention shown in FIG. 1, the pseudo power supply line B is replaced with the pseudo ground line B ′. The connection of the semiconductor integrated circuit M is changed from between the pseudo power supply line B and the ground terminal E2 to between the power supply terminal E1 and the pseudo ground line B ′, and the switching control signal input terminal H of the noise transmission circuit D and the pseudo The connection with the power supply line B is replaced between the switching control signal input terminal H ′ of the noise transfer circuit D ′ and the pseudo ground line B ′, and the semiconductor switching element U formed of the p-channel field effect transistor Q1 is replaced. Instead of the semiconductor switching element U ′ composed of the n-channel field effect transistor Q1 ′, the semiconductor switching element U ′ is connected between the ground terminal E2 and the pseudo ground line B ′. Except for the connection, the semiconductor integrated circuit device has the same configuration as that of the semiconductor integrated circuit device according to the present invention shown in FIG. 1. Therefore, the detailed description is omitted, but it is the same as the semiconductor integrated circuit device according to the present invention shown in FIG. In addition, the switching control signal SWP supplied from the switching control signal input terminal H to the semiconductor switching element U in the case of the semiconductor integrated circuit device according to the present invention shown in FIG. On the other hand, by supplying the switching control signal SWN that “1” and “0” in the binary display are inverted, the same operation as in the case of the semiconductor integrated circuit device according to the present invention shown in FIG.・ It is clear that the effect is obtained.
[0053]
Embodiment 4 of the Invention
Next, a fourth embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIG.
8, parts corresponding to those in FIG. 7 are denoted by the same reference numerals.
[0054]
The semiconductor integrated circuit device according to the present invention shown in FIG. 8 is a semiconductor integrated circuit known per se and connected between a power supply terminal E1 and a pseudo ground line B 'and from which a signal input terminal T1 and a signal output terminal T2 are derived. FIG. 5 shows a semiconductor integrated circuit device having a circuit M and a semiconductor switching element U ′ connected between the pseudo ground line B ′ and the ground terminal E2 and leading to the switching control signal input terminal H ′. In accordance with the semiconductor integrated circuit device according to the present invention, an inverter G ′ similar to that described in the case of the semiconductor integrated circuit device according to the present invention shown in FIG. 5 is provided between the switching control signal input terminal H ′ and the semiconductor switching element U ′. 7 is inserted between the switching control signal H ′ and the pseudo ground line B ′ as in the case of the semiconductor integrated circuit device according to the present invention shown in FIG. Similar noise transfer circuit D and mentioned in the case of the semiconductor integrated circuit device 'are connected by the inventor.
[0055]
The above is the configuration of the fourth embodiment of the semiconductor integrated circuit device according to the present invention.
According to the semiconductor integrated circuit device according to the present invention having such a configuration, it corresponds to the semiconductor integrated circuit device according to the present invention shown in FIG. Since the inverter G ′ is interposed between the switching control signal input terminal H ′ and the semiconductor switching element U ′, the detailed description is omitted, but the semiconductor integrated circuit according to the present invention shown in FIG. It will be apparent that a synergistic action / effect is obtained between the action / effect described in the apparatus and the action / effect similar to the action / effect described in the semiconductor integrated circuit device according to the present invention shown in FIG.
[0056]
Embodiment 5 of the Invention
Next, a fifth embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIG.
9, parts corresponding to those in FIGS. 1 and 7 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0057]
The semiconductor integrated circuit device according to the present invention shown in FIG. 9 is a known semiconductor that is connected between a pseudo power supply line B and a pseudo ground line B ′ and that derives a signal input terminal T1 and a signal output terminal T2. Between the integrated circuit M, the semiconductor switching element U connected between the power supply terminal E1 and the pseudo power supply line B and leading out the switching control signal input terminal H, and between the ground terminal E2 and the pseudo ground line B ′. In a semiconductor integrated circuit device having a semiconductor switching element U ′ connected and leading to a switching control signal input terminal H ′, as shown by the solid line, it is the same as the semiconductor integrated circuit device according to the present invention shown in FIG. Further, a noise transmission circuit D is connected between the switching control signal input terminal H and the pseudo power supply line B, or, as shown by a dotted line, the semiconductor integrated circuit according to the present invention shown in FIG. As with the apparatus, noise transfer circuit D 'is connected between the' pseudo ground line B 'switching control signal input terminal H and.
[0058]
The above is the configuration of the fifth embodiment of the semiconductor integrated circuit device according to the present invention.
According to the semiconductor integrated circuit device of the present invention having such a configuration, when the noise transmission circuit D is connected between the switching control signal input terminal H and the pseudo power supply line B, the semiconductor integrated circuit M The configuration viewed from the power supply terminal E1 side is the same as that of the semiconductor integrated circuit device according to the present invention shown in FIG. 1, and the configuration viewed from the semiconductor integrated circuit M toward the ground terminal E2 side is shown in FIG. When the noise transfer circuit D ′ is omitted in the apparatus, and when the noise transfer circuit D ′ is connected between the switching control signal input terminal H ′ and the pseudo ground line B ′, the semiconductor device The configuration of the integrated circuit M viewed from the power supply terminal E1 side is the same as the configuration in which the noise transmission circuit D is omitted in the semiconductor integrated circuit device according to the present invention shown in FIG. Since the configuration viewed from the ground terminal E2 side is the same as that of the semiconductor integrated circuit device according to the present invention shown in FIG. 7, detailed description is omitted, but the same as described in the semiconductor integrated circuit device according to the present invention shown in FIG. It will be apparent that a synergistic action / effect can be obtained with the same action / effect as described in the semiconductor integrated circuit device according to the present invention shown in FIG.
[0059]
Embodiment 6 of the Invention
Next, a sixth embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIG.
10, parts corresponding to those in FIGS. 5, 8, and 9 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0060]
The semiconductor integrated circuit device according to the present invention shown in FIG. 10 is the same as that of the semiconductor integrated circuit device according to the present invention shown in FIG. An inverter G is interposed between the semiconductor switching element U and, similarly to the semiconductor integrated circuit device according to the present invention shown in FIG. 8, the switching control signal input terminal H 'and the semiconductor switching element U' An inverter G ′ is interposed between them.
[0061]
The above is the configuration of the sixth embodiment of the semiconductor integrated circuit device according to the present invention.
According to the semiconductor integrated circuit device according to the present invention having such a configuration, it includes the configuration of the semiconductor integrated circuit device according to the present invention shown in FIG. 9 and the configuration of the semiconductor integrated circuit device according to the present invention shown in FIG. 9 is combined with the configuration of the semiconductor integrated circuit device according to the present invention, and detailed description thereof is omitted. However, the operation and effect described in the semiconductor integrated circuit device according to the present invention shown in FIG. It will be apparent that a synergistic action and effect of the action and effect described in the semiconductor integrated circuit device according to the invention and the action and effect described in the semiconductor integrated circuit device according to the present invention shown in FIG. 8 can be obtained.
[0062]
Embodiment 7 of the Invention
Next, a seventh embodiment of the semiconductor integrated circuit device according to the present invention will be described.
[0063]
Although the detailed description of the seventh embodiment of the semiconductor integrated circuit device according to the present invention will be omitted, the switching control signal input terminal H and the semiconductor switching element U in the semiconductor integrated circuit device according to the present invention shown in FIG. Except that the inverter G interposed therebetween is omitted or the inverter G ′ interposed between the switching control signal input terminal H ′ and the semiconductor switching element U ′ is omitted, The semiconductor integrated circuit device according to the present invention shown in FIG. 10 has the same configuration.
[0064]
The above is the configuration of the seventh embodiment of the semiconductor integrated circuit device according to the present invention.
The semiconductor integrated circuit device according to the present invention having such a configuration is the same as that of the semiconductor integrated circuit device according to the present invention shown in FIG. However, the operation and effect similar to those described in the semiconductor integrated circuit device according to the present invention shown in FIG. 9 and the semiconductor integrated circuit device according to the present invention shown in FIG. 5 or the semiconductor integrated circuit device according to the present invention shown in FIG. It will be apparent that synergistic actions and effects similar to those described above can be obtained.
[0065]
[Modifications and Modifications of Embodiments of the Invention]
In the above description, only a few embodiments of the semiconductor integrated circuit device according to the present invention are shown. For example, the inverters G and G ′ and the noise transmission circuits D and D ′ are different from the above-described specific examples. In addition, it is possible to obtain the same operation and effect as the above-described operation and effect of the present invention, and various modifications and changes can be made without departing from the spirit of the present invention.
[0066]
【The invention's effect】
According to the semiconductor integrated circuit device of the present invention, there is no risk of malfunction in the operation with respect to the input signal in the semiconductor integrated circuit even if electromagnetic wave irradiation is forced from the outside during actual use.
[Brief description of the drawings]
FIG. 1 is a connection diagram showing a first embodiment of a semiconductor integrated circuit device according to the present invention;
2 is a connection diagram showing an embodiment of a noise transmission circuit used in the semiconductor integrated circuit device according to the present invention shown in FIG. 1. FIG.
FIG. 3 is a diagram showing an electromagnetic noise voltage used for explaining the operation of the semiconductor integrated circuit device according to the present invention shown in FIG. 1;
4 is a diagram showing a voltage and a threshold voltage for explaining the operation of the semiconductor integrated circuit device according to the present invention shown in FIG. 1; FIG.
FIG. 5 is a connection diagram showing a second embodiment of a semiconductor integrated circuit device according to the present invention;
6 is a connection diagram showing an embodiment of an inverter used in the semiconductor integrated circuit device according to the present invention shown in FIG.
FIG. 7 is a connection diagram showing a third embodiment of a semiconductor integrated circuit device according to the present invention.
FIG. 8 is a connection diagram showing a fourth embodiment of a semiconductor integrated circuit device according to the present invention.
FIG. 9 is a connection diagram showing a fifth embodiment of a semiconductor integrated circuit device according to the present invention.
FIG. 10 is a connection diagram showing a sixth embodiment of a semiconductor integrated circuit device according to the present invention;
FIG. 11 is a connection diagram showing a conventional semiconductor integrated circuit device.
12 is a diagram showing a connection state when the conventional semiconductor integrated circuit device shown in FIG. 11 is actually used;
13 is a diagram showing an electromagnetic noise voltage used for explaining the operation of the conventional semiconductor integrated circuit device shown in FIG.
14 is a diagram showing a voltage and a threshold voltage for explaining the operation of the conventional semiconductor integrated circuit device shown in FIG.
[Explanation of symbols]
B Pseudo power line
B 'pseudo ground wire
D, D 'Noise transfer circuit
E1 Power terminal
E2 Ground terminal
G, G 'inverter
H, H 'Switching control signal input terminal
M Semiconductor integrated circuit
Q1-Q4 field effect transistor
T1 signal input terminal
T2 signal output terminal
U, U 'Semiconductor switching element
E1 ′, E2 ′, H ″, T1 ′, T2 ′ connection terminals
CE1, CE2, CT1, CT2, CH Equivalent capacitor
FE1, FE2, FT1, FT2, FH Lead wire
LE1, LE2, LT1, LT2, LH Inductors
PE1, PE2, PT1, PT2, PH electrode pads

Claims (9)

疑似電源線と接地端子との間または電源端子と疑似接地線との間に接続され且つ信号入力端子及び信号出力端子を導出している半導体集積回路と、該半導体集積回路が上記疑似電源線と上記接地端子との間に接続されているか上記電源端子と上記疑似接地線との間に接続されているかに応じて上記電源端子と上記疑似電源線との間または上記接地端子と上記疑似接地線との間に接続され且つスイッチング制御信号入力端子を導出している半導体スイッチング素子とを有する半導体集積回路装置において、
上記半導体スイッチング素子が上記電源端子と上記疑似電源線との間に接続されているか上記接地端子と上記疑似接地線との間に接続されているかに応じて上記スイッチング制御信号入力端子と上記疑似電源線との間または上記スイッチング制御信号入力端子と上記疑似接地線との間に雑音伝達回路が接続されていることを特徴とする半導体集積回路装置。A semiconductor integrated circuit connected between the pseudo power supply line and the ground terminal or between the power supply terminal and the pseudo ground line and leading out the signal input terminal and the signal output terminal; and Depending on whether it is connected between the ground terminal or between the power terminal and the pseudo ground line, it is between the power terminal and the pseudo power line or between the ground terminal and the pseudo ground line. A semiconductor switching device having a semiconductor switching element connected between and deriving a switching control signal input terminal,
The switching control signal input terminal and the pseudo power supply depending on whether the semiconductor switching element is connected between the power supply terminal and the pseudo power supply line or between the ground terminal and the pseudo ground line. A semiconductor integrated circuit device, wherein a noise transmission circuit is connected between a line or between the switching control signal input terminal and the pseudo ground line. 疑似電源線と接地端子との間または電源端子と疑似接地線との間に接続され且つ信号入力端子及び信号出力端子を導出している半導体集積回路と、該半導体集積回路が上記疑似電源線と上記接地端子との間に接続されているか上記電源端子と上記疑似接地線との間に接続されているかに応じて上記電源端子と上記疑似電源線との間または上記接地端子と上記疑似接地線との間に接続され且つスイッチング制御信号入力端子を導出している半導体スイッチング素子とを有する半導体集積回路装置において、
上記スイッチング制御信号入力端子と上記半導体スイッチング素子との間にインバータが介挿され、且つ上記半導体スイッチング素子が上記電源端子と上記疑似電源線との間に接続されているか上記接地端子と上記疑似接地線との間に接続されているかに応じて上記スイッチング制御信号入力端子と上記疑似電源線との間または上記スイッチング制御信号入力端子と上記疑似接地線との間に雑音伝達回路が接続されていることを特徴とする半導体集積回路装置。A semiconductor integrated circuit connected between the pseudo power supply line and the ground terminal or between the power supply terminal and the pseudo ground line and leading out the signal input terminal and the signal output terminal; and Depending on whether it is connected between the ground terminal or between the power terminal and the pseudo ground line, it is between the power terminal and the pseudo power line or between the ground terminal and the pseudo ground line. A semiconductor switching device having a semiconductor switching element connected between and deriving a switching control signal input terminal,
An inverter is inserted between the switching control signal input terminal and the semiconductor switching element, and the semiconductor switching element is connected between the power supply terminal and the pseudo power supply line or the ground terminal and the pseudo grounding. A noise transmission circuit is connected between the switching control signal input terminal and the pseudo power supply line or between the switching control signal input terminal and the pseudo ground line, depending on whether it is connected to the line. A semiconductor integrated circuit device. 疑似電源線と疑似接地線との間に接続され且つ信号入力端子及び信号出力端子を導出している半導体集積回路と、電源端子と上記疑似電源線との間に接続され且つ第１のスイッチング制御信号入力端子を導出している第１の半導体スイッチング素子と、接地端子と上記疑似接地線との間に接続され且つ第２のスイッチング制御信号入力端子を導出している第２の半導体スイッチング素子とを有する半導体集積回路装置において、
上記第１のスイッチング制御信号入力端子と上記疑似電源線との間または上記第２のスイッチング制御信号入力端子と上記疑似接地線との間に雑音伝達回路が接続されていることを特徴とする半導体集積回路装置。A semiconductor integrated circuit connected between the pseudo power supply line and the pseudo ground line and leading out the signal input terminal and the signal output terminal, and connected between the power supply terminal and the pseudo power supply line and the first switching control A first semiconductor switching element deriving a signal input terminal, and a second semiconductor switching element connected between the ground terminal and the pseudo-ground line and deriving a second switching control signal input terminal; In a semiconductor integrated circuit device having
A semiconductor device characterized in that a noise transmission circuit is connected between the first switching control signal input terminal and the pseudo power supply line or between the second switching control signal input terminal and the pseudo ground line. Integrated circuit device. 疑似電源線と疑似接地線との間に接続され且つ信号入力端子及び信号出力端子を導出している半導体集積回路と、電源端子と上記疑似電源線との間に接続され且つ第１のスイッチング制御信号入力端子を導出している第１の半導体スイッチング素子と、接地端子と上記疑似接地線との間に接続され且つ第２のスイッチング制御信号入力端子を導出している第２の半導体スイッチング素子とを有する半導体集積回路装置において、
上記第１のスイッチング制御信号入力端子と上記第１の半導体スイッチング素子との間または上記第２のスイッチング制御信号入力端子と上記第２の半導体スイッチング素子との間にインバータが介挿され、且つ上記第１のスイッチング制御信号入力端子と上記疑似電源線との間または上記第２のスイッチング制御信号入力端子と上記疑似接地線との間に雑音伝達回路が接続されていることを特徴とする半導体集積回路装置。A semiconductor integrated circuit connected between the pseudo power supply line and the pseudo ground line and leading out the signal input terminal and the signal output terminal, and connected between the power supply terminal and the pseudo power supply line and the first switching control A first semiconductor switching element deriving a signal input terminal, and a second semiconductor switching element connected between the ground terminal and the pseudo-ground line and deriving a second switching control signal input terminal; In a semiconductor integrated circuit device having
An inverter is interposed between the first switching control signal input terminal and the first semiconductor switching element or between the second switching control signal input terminal and the second semiconductor switching element, and A semiconductor integrated circuit characterized in that a noise transmission circuit is connected between a first switching control signal input terminal and the pseudo power supply line or between the second switching control signal input terminal and the pseudo ground line. Circuit device. 疑似電源線と疑似接地線との間に接続され且つ信号入力端子及び信号出力端子を導出している半導体集積回路と、電源端子と上記疑似電源線との間に接続され且つ第１のスイッチング制御信号入力端子を導出している第１の半導体スイッチング素子と、接地端子と上記疑似接地線との間に接続され且つ第２のスイッチング制御信号入力端子を導出している第２の半導体スイッチング素子とを有する半導体集積回路装置において、
上記第１のスイッチング制御信号入力端子と上記第１の半導体スイッチング素子との間に第１のインバータが介挿されているとともに上記第２のスイッチング制御信号入力端子と上記第２の半導体スイッチング素子との間に第２のインバータが介挿され、且つ上記第１のスイッチング制御信号入力端子と上記疑似電源線との間または上記第２のスイッチング制御信号入力端子と上記疑似接地線との間に雑音伝達回路が接続されていることを特徴とする半導体集積回路装置。A semiconductor integrated circuit connected between the pseudo power supply line and the pseudo ground line and leading out the signal input terminal and the signal output terminal, and connected between the power supply terminal and the pseudo power supply line and the first switching control A first semiconductor switching element leading out a signal input terminal; a second semiconductor switching element connected between a ground terminal and the pseudo ground line and leading out a second switching control signal input terminal; In a semiconductor integrated circuit device having
A first inverter is interposed between the first switching control signal input terminal and the first semiconductor switching element, and the second switching control signal input terminal, the second semiconductor switching element, And a second inverter is interposed between the first switching control signal input terminal and the pseudo power supply line or between the second switching control signal input terminal and the pseudo ground line. A semiconductor integrated circuit device, wherein a transmission circuit is connected. 請求項１または請求項２記載の半導体集積回路装置において、
上記雑音伝達回路が、上記スイッチング制御信号入力端子と上記疑似電源線との間に接続されている容量素子を有する構成でなることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 1 or 2,
2. The semiconductor integrated circuit device according to claim 1, wherein the noise transmission circuit includes a capacitive element connected between the switching control signal input terminal and the pseudo power supply line. 請求項１または請求項２記載の半導体集積回路装置において、
上記雑音伝達回路が、上記スイッチング制御信号入力端子と上記疑似電源線との間に他のスイッチング制御信号入力端子を有する他の半導体スイッチング素子を介して接続されている容量素子と、入力端子を上記疑似電源線に接続し、出力端子を上記他のスイッチング制御信号入力端子に接続しているインバータとを有する構成でなることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 1 or 2,
The noise transfer circuit includes a capacitive element connected via another semiconductor switching element having another switching control signal input terminal between the switching control signal input terminal and the pseudo power supply line, and the input terminal as the input terminal. A semiconductor integrated circuit device comprising an inverter connected to a pseudo power supply line and having an output terminal connected to the other switching control signal input terminal. 請求項３、請求項４または請求項５記載の半導体集積回路装置において、
上記雑音伝達回路が、上記第１のスイッチング制御信号入力端子と上記疑似電源線との間に接続されているかまたは上記第２のスイッチング制御信号入力端子と上記疑似接地線との間に接続されているかに応じて上記第１のスイッチング制御信号入力端子と上記疑似電源線との間または上記第２のスイッチング制御信号入力端子と上記疑似接地線との間に接続されている容量素子を有する構成でなることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 3, 4 or 5,
The noise transfer circuit is connected between the first switching control signal input terminal and the pseudo power supply line, or connected between the second switching control signal input terminal and the pseudo ground line. Depending on whether or not, it has a capacitor element connected between the first switching control signal input terminal and the pseudo power supply line or between the second switching control signal input terminal and the pseudo ground line. A semiconductor integrated circuit device. 請求項３、請求項４または請求項５記載の半導体集積回路装置において、
上記雑音伝達回路が、上記第１のスイッチング制御信号入力端子と上記疑似電源線との間に接続されているかまたは上記第２のスイッチング制御信号入力端子と上記疑似接地線との間に接続されているかに応じて上記第１のスイッチング制御信号入力端子と上記疑似電源線との間または上記第２のスイッチング制御信号入力端子と上記疑似接地線との間に他のスイッチング制御信号入力端子を有する他の半導体スイッチング素子を介して接続されている容量素子と、入力端子を当該雑音伝達回路が上記第１のスイッチング制御信号入力端子と上記疑似電源線との間に接続されているかまたは上記第２のスイッチング制御信号入力端子と上記疑似接地線との間に接続されているかに応じて上記疑似電源線または上記疑似接地線に接続し、出力端子を上記他のスイッチング制御信号入力端子に接続しているインバータとを有する構成でなることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 3, 4 or 5,
The noise transfer circuit is connected between the first switching control signal input terminal and the pseudo power supply line, or connected between the second switching control signal input terminal and the pseudo ground line. Depending on whether there is another switching control signal input terminal between the first switching control signal input terminal and the pseudo power supply line or between the second switching control signal input terminal and the pseudo ground line. A capacitive element connected via the semiconductor switching element, and an input terminal of which the noise transmission circuit is connected between the first switching control signal input terminal and the pseudo power supply line, or the second Connected to the pseudo power line or the pseudo ground line depending on whether it is connected between the switching control signal input terminal and the pseudo ground line, and the output terminal The semiconductor integrated circuit device characterized by comprising a structure having an inverter that is connected to the other switching control signal input terminal.
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