JP3604627B2 - 高速エンコーダ及びそのエンコーディング方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はエンコーダに係り、特に高速及び低電力用高速エンコーダ及びそのエンコーディング方法に関する。
【0002】
【従来の技術】
一般にフラッシュ−タイプアナログ−デジタル変換器(以下ADCと称する)で比較器の出力は熱コードを形成する。その時エンコーダは熱コードをさらに優秀なプロセシングのために2進コードまたはBCD(binary−coded−decimal)コードに変換する。このエンコーダは映像信号、音声信号のようなアナログ信号をデジタル信号に変換する通信システムで高速及び高解像度を要求する。このエンコーダは優先順位エンコーダ及びメモリセル状のエンコーダがある。
【0003】
図1は通常的な優先順位エンコーダのブロック図である。
図1の優先順位エンコーダは、アナログ信号により発生した16ビットをLSB(Least Significant Bit)に該当する4ビット、MSB(Most Significant Bit)に該当する2ビットに変換する。
【0004】
図1を参照すれば、コード発生部110は入力される64レベルのアナログ信号を16つのビット(b0−b15)のデジタル信号に変換する。
【0005】
LSBエンコーダ100は第1、第2、第3、第4、第5エンコーダ111、112、113、114、115及び第1、第2セレクター116、117よりなされる。即ち、第1、第2、第3、第4エンコーダ111、112、113、114を各々4つのビットb0−b3、b4−b7、b8−b11、b12−b15を各々3つのビットにエンコーディングする。第5エンコーダ115は第1、第2、第3、第4エンコーダ111、112、113、114から各々出力される4ビットをLSBの2つのビットb2−b3にエンコーディングする。また第1、第2セレクター116、117は第1、第2、第3、第4エンコーダ111、112、113、114から各々出力される4ビットを各々1ビットb0及びb1にエンコーディングする。
【0006】
MSBエンコーダ122は、MSBに該当する4つのビットB0−B3を2つのビットB0−B1にエンコーディングする。
【0007】
補正部120は入力される6つのビットb0−b3、B0−B1を補正する。
【0008】
しかし、図1のような優先順位エンコーダは、ADC(Analog−Digital Converter)の出力信号を以って全ての動作を行うので大容量のバッファが必要で臨界経路が長くなる。従って図1の優先順位エンコーダは大容量のバッファ及び長い臨界経路により電力が多く使われ、デジタル信号処理時に遅延が大きくなる短所がある。
【0009】
一方、メモリセル状のエンコーダも入力ビット数の増加によって面積が大きくなりデータ経路による遅延及びノイズが発生する問題点がある。
【0010】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、使用面積を増加させないながらデータ経路を縮めることによって電流消耗及び遅延時間を低減させる高速エンコーダを提供することにある。
【0011】
本発明が解決しようとする他の技術的課題は、使用面積を増加させずにデータ経路を縮めることによって電流消耗及び遅延時間を低減させる高速エンコーディング方法を提供することにある。
【0012】
【課題を解決するための手段】
本発明の技術的課題を解決するために本発明は、アナログ−デジタル変換器の出力の熱コードをエンコーディングする高速エンコーダにおいて、直列に入力される所定ビットの熱コードを受信してその中で一つのビットをMSBに生成し残りのビットを並列に変換するスイッチ部と、前記スイッチ部で並列に入力されるビットを所定単位に分けて各々所定ビットにエンコーディングした後そのエンコーディングされたビットを前記所定単位で使用しないビットで選択して、前記スイッチ部で生成されたMSBと共に残りのLSBを発生するエンコーダとを含み、前記エンコーダは、入力される信号を所定ビット単位のブロックに分けた後各ブロックに入力される信号を所定ビットにエンコーディングするブロック部と、入力信号中前記ブロック部で使用しない信号を組合して前記ブロック部中いずれか一つを選択してエンコーディングビットを発生させる選択部と、入力信号中前記ブロック部で使用しない他の信号を組合して前記選択部で発生したエンコーディングビットと前記スイッチ部で発生したビットを除外した残りのビットを発生させるビット発生部とを含むことを特徴とする高速エンコーダである。
【0013】
本発明の他の技術的課題を解決するために本発明は、アナログ−デジタル変換器の出力の熱コードをエンコーディングするエンコーディング方法において、入力される信号を所定ビット単位のブロックに分けた後各ブロックごとに所定ビットにエンコーディングする第1過程と、入力信号中前記ブロックで使用しない信号を組合して前記ブロック中いずれか一つを選択してエンコーディングビットを発生させる第2過程と、入力信号中前記ブロック部で使用しない他の信号を組合して前記第2過程で発生したエンコーディングビットを除外した残りのビットを発生させる第3過程とを含むことを特徴とする高速エンコーディング方法である。
【0014】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態に対して詳細に説明する。
【0015】
図2は、本発明に係る高速エンコーダを示すブロック図である。図2を参照すれば、本発明に係る高速エンコーダはスイッチ部210、エンコーダ220より構成される。前記スイッチ部210は、直列に入力される総32ビットの熱コードを受信してビット1をMSBに該当するビットb6に出力し、残りのビットであるビット2〜ビット32を並列に出力する。エンコーダ220は、前記スイッチ部210から出力されるビットであるビット2〜ビット32を用いてLSBに該当するビットb1-b5を生成する。
【0016】
図3は、図2のスイッチ部の詳細図であり、前記スイッチ部は32個のラッチ301a〜332a、31個の多重化器302b〜332b、6個のインバータINV1〜INV6より構成される。
【0017】
32個のラッチ301a〜332aは、各々ビットi1〜i32と副ビットi1b〜i32bを各々二つの入力端子in1及びin1bに入力し、各々ビットi1〜i32及び副ビットi1b〜i32bをラッチして二つの出力端子data及びdatabに出力する。前記31個の多重化器302b〜332bは、前記第1のラッチ301aの二つの出力端子data、databで発生する制御信号c1、c1bを該当入力端子in及びinbに入力し、その制御信号c1、c1bに従って残りのラッチ302a〜332aの二つの出力端子data、databで発生する各信号を該当入力端子data及びdatabに入力して多重化されたデータout2〜out32として出力する。
【0018】
図3を参照すれば、先ず第1のラッチ301aは第1のビット信号i1を受信して多重化器302b〜332bを制御するための二つの制御信号c1、c1bとMSBに該当するビットb6を発生させる。残りのラッチ302a〜332aは各々に入力されるビットi2〜i32をラッチングし、特にビットスイッチングに必要な電力を低減させるためにゼロ復帰信号を非ゼロ復帰信号に変換する。
【0019】
そして多重化器302b〜332bは、第1のラッチ301aで発生する制御信号c1、c1bにより32ビットを出力する。即ち、第1のラッチ301aに入力されるビットi1が"ハイ"の区間で多重化器302b〜332bはラッチ302a〜332aに受信された信号i2-i32をそのまま出力する。そして第1のラッチ301aに入力されるビットi1が"ロー"の区間で多重化器302b〜332bはラッチ302a〜332aに受信された副信号i2b-i32bを出力する。またインバータINV1〜INV6は、多重化器302b〜332bの選択端子in、inbに印加される制御信号c1、c1bを二つの部分に区分してバッファリングする。
【0020】
図4は、図3の第1のラッチ301aの詳細回路図である。図4のラッチ301aは入力部410と出力部420とより構成される。入力部410は、入力ビットi1に応答して第1インバータINV1の出力信号をノードaに伝達するNチャンネルMOSトランジスタN3、入力ビットi1に応答して第2インバータINV2の出力信号をノードbに伝達するNチャンネルMOSトランジスタN4、入力ビットi1bに応答して第2インバータINV2の出力信号をノードbに伝達するNチャンネルMOSトランジスタN5、入力ビットi1bに応答して第1インバータINV1の出力信号をノードaに伝達するNチャンネルMOSトランジスタN6よりなされる。前記出力部420は一端がノードaに連結され、他端が出力端子databに連結され、ゲートが出力端子dataに連結されるPチャンネルMOSトランジスタP0、一端がノードbに連結され、他端が出力端子dataに連結され、ゲートが出力端子databに連結されるPチャンネルMOSトランジスタP3、ノードaと出力端子dataとの間に連結された第3インバータINV3、ノードbと出力端子databとの間に連結された第4インバータINV4よりなされる。
【0021】
図4を参照すれば、出力部420は他のラッチ302a〜332aを制御するデータを出力する。即ち、出力部420は第1のビットi1が"ハイ"区間であれば受信された信号i2-i32をそのまま出力し、"ロー"区間であれば残りのラッチ302a〜332aの信号i2b-i32bを出力する。
【0022】
図5は、図2のエンコーダ220の詳細図であり、入力信号i2〜i32またはib2〜ib32を一定ビット単位でブロック化した第1、第2、第3、第4ブロック510、520、530、540、第1、第2、第3、第4ブロック510、520、530、540を選択するLSB選択部550、LSB選択部550の制御信号によって第1、第2、第3、第4ブロック510、520、530、540中いずれか一つを出力するスイッチング部560、ビットb4を発生させるB4発生部570、ビットb5を発生させるB5発生部580、スイッチング部560とB4発生部570とB5発生部580と前端から出力されるエンコーディングビットb1−b6をラッチするDフリップ−フロップ590より備わる。
【0023】
図5を参照すれば、第1、第2、第3、第4ブロック510、520、530、540は、入力信号を各々2ビット乃至8ビットi2〜i8、10ビット乃至16ビットi10〜i16、18ビット〜24ビットi18〜i24、26ビット〜32ビットi26〜i32単位に分けて各々3ビットb1〜b3にエンコーディングする。
【0024】
スイッチング部560は、第1ブロック510乃至第4ブロック540から選択されたそれぞれの3つのビットb1−b3をLSB選択部550に発生する制御信号によってDフリップ−フロップ590に伝達する。
【0025】
LSB選択部550は、入力信号i2〜i32中で第1ブロック510乃至第4ブロック540で使用しない入力信号i9、i17、i25を組合して第1ブロック510乃至第4ブロック540中いずれか一つを選択する制御信号を生成する。
【0026】
B4発生部570は、入力信号i2〜i32中で第1ブロック510乃至第4ブロック540で使用しない入力信号i9、i25でビットb4を発生させる。
【0027】
B5発生部580は、入力信号i2〜i32中で第1ブロック510乃至第4ブロック540で使用しない入力信号i17、i25でビットb5を発生させる。
【0028】
ここで第1ブロック510乃至第4ブロック540は3回の多重化を経た時間がかかり、LSB選択部550は約2回の多重化を経た時間だけかかるので遅延時間の影響をほとんど受けなくなる。
【0029】
Dフリップ−フロップ590は、B4発生部570及びB5発生部580から出力されるビットb4及びb5及びスイッチング部560から出力されるビットb1〜b3及びスイッチ部210で発生するビットb6をラッチする。
【0030】
【発明の効果】
前述したように本発明の高速エンコーダは、チップ内占有面積を増加させないながらデータ経路を縮めることによって電流消耗及び遅延時間を低減させることができ、またラッチを用いてゼロ復帰信号を非ゼロ復帰信号に変換することによってクロックスイッチングによる電力消耗が低減する利点がある。
【図面の簡単な説明】
【図1】通常的な優先順位エンコーダのブロック図である。
【図2】本発明に係る高速エンコーダを示すブロック図である。
【図3】図2のスイッチ部の詳細図である。
【図4】図3のラッチ部の詳細回路図である。
【図5】図2のエンコーダの詳細図である。
【符号の説明】
210 スイッチ部
220 エンコーダ
301a〜332a ラッチ
302b〜332b 多重化器
410 入力部
420 出力部
510、520、530、540 第1、第2、第3、第4ブロック
550 LSB選択部
560 スイッチング部
570 B4発生部
580 B5発生部
590 Dフリップ−フロップ
c1、c1b 制御信号
INV1〜INV6 インバータ
i1〜i32 入力ビット
i1b〜i32b 副ビット
N3、N4、N5、N6 NチャンネルMOSトランジスタ
out2〜out32 多重化されたデータ
P0、P3 PチャンネルMOSトランジスタP0
Claims (2)
- 高速エンコーダにおいて、
直列に入力される所定ビットの熱コードを受信してその中の第1ビットをMSBに生成し残りのビットを並列に出力するスイッチ部と、
前記スイッチ部で並列に入力されるビットを所定単位に分けて各々所定ビットにエンコーディングした後そのエンコーディングされたビットを前記所定単位で使用しないビットで選択して、前記スイッチ部で生成されたMSBと共に残りのLSBを発生するエンコーダとを含む高速エンコーダ。 - 高速エンコーディング方法において、
直列に入力される所定ビットの熱コードを受信してその中の第1ビットを MSB に生成し残りのビットを並列に出力する第1過程と、
前記第1過程で並列に入力されるビットを所定単位に分けて各々所定ビットにエンコーディングした後そのエンコーディングされたビットを前記所定単位で使用しないビットで選択して、前記第1過程で生成された MSB と共に残りの LSB を発生する第2過程とを含む高速エンコーディング方法。
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