JP3602425B2 - シャントレギュレータ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はシャントレギュレータ回路に関し、特に２種類以上の電源電圧を必要とするＬＳＩに内蔵され低電圧検出機能を有するシャントレギュレータ回路に関する。
【０００２】
【従来の技術】
この種のシャントレギュレータ回路は、例えば、２次側電源を２系統有し双方の電源電圧を監視し、低電圧信号出力機能とバックアップ切換信号出力機能を有するものが広く用いられている。
【０００３】
近年、大規模半導体集積回路（ＬＳＩ）を構成するトランジスタ等の素子の微細化、高速化に伴い、ＬＳＩ内部の論理回路の電源電圧は急速に低電圧化の傾向にある。しかし、アナログ回路部や他の外部回路とのインタフェース用の入力／出力回路（Ｉ／Ｏ）は、アナログ回路の動作限界や、ＬＳＩのアプリケーションの電源電圧の制約から、内部の論理回路とは異なる電源電圧を用いる場合が多く、これらの要求を満足させるため、ＬＳＩ内部へ供給する２次電源として２種類以上の電源電圧の供給が必要となる。
【０００４】
従って１次電源として、現在論理回路用として広く用いられている、例えば５Ｖの供給を受け、２次電源として、例えば３．３Ｖを出力するため、電圧変換回路としてシャントレギュレータ回路を用いる。
【０００５】
また、低電圧検出機能は、上記のようにして生成した２次電源を監視し、２次電源電圧が何らかの原因で低下した場合、この低下を検出して警報である低電圧信号を出力する。
【０００６】
一般的な従来の第１のシャントレギュレータ回路の一系統分を回路図で示す図７を参照すると、この従来の第１のシャントレギュレータ回路は、１次電源ＶＩＮの供給を受け２次電源ＶＲＥＧを負荷Ｌ１に供給するレギュレータ部１０１と、上記低電圧検出機能であり低電圧信号ＶＬを出力する低電圧検出部１０２とを備える。
【０００７】
レギュレータ部１０１は、一端を１次電源ＶＩＮに接続し他端から電圧制御された電圧Ｖｒｅｇの２次電源ＶＲＥＧを出力する電源端子ＴＤ１に接続した電圧降下用のシャント抵抗Ｒ１０６と、一端を抵抗Ｒ１０６の他端に接続した抵抗Ｒ１２と、一端を抵抗Ｒ１２の他端に他端を接地Ｇにそれぞれ接続した抵抗Ｒ１１と、基準電圧ＶＲＥＦを出力する基準電圧回路ＶＲ１と、非反転入力端を抵抗Ｒ１１，Ｒ１２の共通接続端であるノードＡ１に反転入力端を基準電圧回路ＶＲ１の出力端にそれぞれ接続したオペレーショナルアンプ（以下オペアンプ）から成る増幅器ＯＰ１０１と、ベースを増幅器ＯＰ１０１の出力端にエミッタを接地Ｇにコレクタを抵抗Ｒ１０６の他端と他端を接地に接続した負荷Ｌ１の一端にそれぞれ接続したＮＰＮバイポーラ型のトランジスタＱ１０１とを備える。
【０００８】
低電圧検出部１０２は、一端を抵抗Ｒ１０６の他端に接続した抵抗Ｒ１３と、一端を抵抗Ｒ１３の他端に接続した抵抗Ｒ１４と、一端を抵抗Ｒ１４の他端に他端を接地にそれぞれ接続した抵抗Ｒ１５と、反転入力端を抵抗Ｒ１３とＲ１４との共通接続端であるノードＡ１０１に非反転入力端を基準電圧回路の出力端にそれぞれ接続したコンパレータＣＰ１１と、ドレインを抵抗Ｒ１４とＲ１５との共通接続端にソースを接地にゲートをコンパレータＣＰ１１の出力端にそれぞれ接続したＮチャネルＭＯＳ型のトランジスタＭ１１と、入力端をコンパレータＣＰ１１の出力端に接続し出力端を低電圧信号出力端子ＴＬ１に接続したインバータＩＶ１とを備える。
【０００９】
次に、図７を参照して、従来の第１のシャントレギュレータ回路の動作について説明すると、レギュレータ部１０１は、１次側の電源ＶＩＮが供給されると２次側には、次式の電圧Ｖｒｅｇの電源ＶＲＥＧが発生する。
【００１０】
Ｖｒｅｇ＝ＶＲＥＦ×（１＋Ｒ１２／Ｒ１１）・・・・・・・・・・（１）
シャント抵抗Ｒ１０６は、負荷電流ＩＬとすると、次式以下の抵抗値に設定する必要があり、ＶＩＮが低下する場合を考慮すると、かなり小さい値に設定しておく必要がある。
【００１１】
Ｒ１０６＝（ＶＩＮ−Ｖｒｅｇ）／ＩＬ・・・・・・・・・・・・・（２）
シャント抵抗Ｒ１０６を流れる電流ＩＳは、制御用のトランジスタＱ１１を経由して接地に流れる電流である余剰電流をＩＹとすると、次式で表される。
【００１２】
ＩＳ＝ＩＬ＋ＩＹ＝（ＶＩＮ−Ｖｒｅｇ）／Ｒ１０６・・・・・・・（３）
ＩＹ＝ＩＳ−ＩＬ＝（ＶＩＮ−Ｖｒｅｇ）／Ｒ１０６−ＩＬ・・・・（４）
式（４）より、制御範囲ＶＩＮ−Ｖｒｅｇを大きくすると余剰電流ＩＹが大きくなることが分かる。
【００１３】
余剰電流ＩＹは、制御用のトランジスタＱ１０１で吸収されるがこの電流は無駄に消費され、消費電流の増大要因となるため、電池で駆動するような低消費電力を目的とするアプリケーションには適さない。
【００１４】
低電圧検出部１０２は、コンパレータＣＰ１１が抵抗Ｒ１３，Ｒ１４の共通接続点であるノードＡ１０１の電圧を基準電圧ＶＲＥＦと比較し、ノードＡ１０１の電圧が基準電圧ＶＲＥＦより低下した場合インバータＩＶ１を経由して端子ＴＬ１に低電圧信号ＶＬを出力する。
【００１５】
トランジスタＭ１１抵抗Ｒ１４，Ｒ１５はコンパレータＣＰ１１に所定のヒステリシス特性を付加するためのヒステリシス付加用の帰還回路を構成する。
【００１６】
上記問題を緩和し、低消費電力化を図った従来の第２のシャントレギュレータ回路の一系統分を図７と共通の構成要素には共通の参照文字／数字を付して同様に回路図で示す図８を参照すると、この図に示す従来の第２のシャントレギュレータ回路の前述の従来の第１のシャントレギュレータ回路との相違点は、レギュレータ部１０１の代わりに、一端を１次電源ＶＩＮに接続し他端をトランジスタＱ１１のコレクタに接続した抵抗Ｒ１６と、シャント抵抗Ｒ１０６の代わりにエミッタを１次電源ＶＩＮにベースを抵抗Ｒ１６の他端とトランジスタＱ１１のコレクタとの共通接続点にコレクタを負荷Ｌ１の一端と抵抗Ｒ１２，Ｒ１３の共通接続点にそれぞれ接続したＰＮＰバイポーラ 型のトランジスタＱ１２と、増幅器ＯＰ１０１の代わりに反転入力端を抵抗Ｒ１１，Ｒ１２の共通接続端であるノードＡ１に非反転入力端を基準電圧回路ＶＲ１の出力端にそれぞれ接続したオペアンプから成る増幅器ＯＰ１１と、一端を１次電源ＶＩＮに他端に後述の抵抗Ｒ１７の一端に接続した起動用のスイッチＳＷ１と、一端をスイッチＳＷ１の他端に他端を増幅器ＯＰ１１の出力端にそれぞれ接続した抵抗Ｒ１７と、一端を抵抗Ｒ１７の他端と増幅器ＯＰ１１の出力端との共通接続点に他端を接地にそれぞれ接続した抵抗Ｒ１８とを備えるレギュレータ部１０１Ａを備えることである。
【００１７】
この従来の第２のシャントレギュレータ回路は、レギュレータ部１０１Ａが、シャント抵抗Ｒ１０６の代わりに制御用のトランジスタＱ１１の出力する帰還信号により制御される電圧降下用のトランジスタＱ１２を用いて電圧制御を行うため、余剰電流はトランジスタＱ１２の制御に必要なトランジスタＱ１１の電流、すなわち、トランジスタＱ１２の電流利得ＧＩ分の１のみとなり少ない。しかし、電源投入のみによる自動起動は不可能なため、スイッチＳＷ１、抵抗Ｒ１７、Ｒ１８から成る起動回路を設ける必要がある。
【００１８】
従って２種類以上の２次電源電圧を発生させる場合は、同様の回路を２組以上（複数）設けることになる。
【００１９】
この場合、一般に、低電圧信号ＶＬを、そのまま、冗長系に切り換えるためのバックアップ切換信号として用いる。
【００２０】
ところが、この従来の第２のシャントレギュレータ回路では、複数のレギュレータ回路をＬＳＩに内蔵する場合は、これら複数のレギュレータ回路の各々の起動タイミングを正確に制御する必要があり、起動が複雑になる他、起動時のタイミング不具合によりアプリケーション対象システムの誤動作や暴走を起こす。
【００２１】
その理由は、ＣＰＵを内蔵するＬＳＩで、内部回路が低電圧（例えば２．５Ｖ）Ｉ／Ｏ部が高電圧（例えば３．３Ｖ）の２種類の２次電圧で駆動される場合、低電圧側２．５Ｖより高電圧側３．３Ｖが遅れて立ち上がるとＣＰＵが正常に初期化されずシステムが暴走することがある。
【００２２】
また、帰還ループの利得が高いため、外部から遮断信号を受けレギュレータ回路が遮断状態になっても、遮断時には遮断信号自体が不安定になるため遮断が解除される場合が生じ得る。この時にレギュレータ回路が動作可能であれば、再び起動し、２次電源が立ち下がらなくなるという問題がある。
【００２３】
さらには、複数のレギュレータ回路及び対応の低電圧検出回路をＬＳＩに内蔵すると各々独立に帰還抵抗、低電圧検出抵抗を設けることになる。このため抵抗数の増加に伴う回路面積の増大や、帰還抵抗及び低電圧検出抵抗に流れる電流が増加することによる消費電流の増大という問題もある。
【００２４】
またさらに、バックアップ切換信号の論理を低電圧信号と同一論理を用いるとシステムのリセット解除と同期して解除されるためデータ保持の観点からも問題がある。
【００２５】
【発明が解決しようとする課題】
上述した従来の第１のシャントレギュレータ回路は、シャント抵抗に負荷電流と制御用のトランジスタを経由して流れる余剰電流との合計が流れ、余剰電流は、制御用のトランジスタで吸収されるがこの電流は無駄に消費され、消費電流の増大要因となるため、電池で駆動するような低消費電力を目的とするアプリケーションには不適当であるという欠点があった。
【００２６】
上記欠点の緩和を図った従来の第２のシャントレギュレータ回路は、２種以上の２次電源に対応する複数のレギュレータ回路をＬＳＩに内蔵する場合、これら複数のレギュレータ回路の各々の起動タイミングを正確に制御する必要があり、起動が複雑になる他、起動時のタイミング不具合によりアプリケーション対象システムの誤動作や暴走を起こすという欠点があった。また、帰還ループの利得が高いため、外部から遮断信号を受けレギュレータ回路が遮断状態になっても、遮断時における遮断信号自体の不安定性により遮断が解除された場合に再度起動し、２次電源が立ち下がらなくなるという欠点があった。さらに、これら複数のレギュレータ回路及び対応する低電圧検出回路の各々は独立に帰還抵抗、低電圧検出抵抗を備えることにより、抵抗数の増加に伴い回路面積が増大し、帰還抵抗及び低電圧検出抵抗に流れる電流の増加により消費電流が増大するという欠点があった。
【００２７】
本発明の目的は、２種類以上の電源電圧を必要とするＬＳＩに内蔵するレギュレータ回路で低電圧検出機能付きシャントレギュレータにおいて、一つの起動用ＳＷ１を用いて起動時のタイミングずれをなくし、抵抗数の削減と消費電流の低減を図ったシャントレギュレータ回路を提供することにある。
【００２８】
本発明の他の目的は、２次電源が遮断時、遮断信号が不安定になっても再び２次電源が立ち上がらないシャントレギュレータ回路を提供することにある。
【００２９】
【課題を解決するための手段】
請求項１記載の発明のシャントレギュレータ回路は、２種類以上の電源電圧を必要とするＬＳＩに内蔵され、１次電源の供給を受け安定化した第１及び第２の２次電源をそれぞれ出力する第１及び第２のレギュレータ部と、前記第１及び第２の２次電源の各々の第１及び第２の電圧を監視し、前記第１及び第２の電圧が予め定めた電圧以下になると警報のための第１及び第２の低電圧信号をそれぞれ出力する第１及び第２の低電圧信号検出部とを備えるシャントレギュレータ回路において、前記第１及び第２のレギュレータ部に供給する基準電圧を発生する基準電圧回路と、前記第１及び第２の低電圧信号の論理演算を行い統合低電圧信号を出力する論理回路と、入力端が前記１次電源に接続された起動用のスイッチと、各々のアノードが前記スイッチの出力端に接続された相互干渉防止用の第１及び第２のダイオードとを備え、前記第１及び第２のレギュレータ部の各々が、一端を前記１次電源に接続し他端を後述の第１のバイポーラトランジスタのコレクタに接続した第１の抵抗と、エミッタを前記１次電源にベースを前記第１の抵抗の他端と前記第１のバイポーラトランジスタのコレクタとの共通接続点にコレクタを他端が接地された負荷の一端にそれぞれ接続した第１接合型の第２のバイポーラトランジスタと、一端を前記第２のバイポーラトランジスタのコレクタに接続した第２の抵抗と、一端を前記第２の抵抗の他端に他端を接地にそれぞれ接続した第３の抵抗と、反転入力端を前記第２，第３の抵抗の共通接続端である第１のノードに非反転入力端を前記基準電圧回路の出力端にそれぞれ接続した増幅器と、ベースを前記増幅器の出力端にエミッタを接地にコレクタを前記第１の抵抗の他端にそれぞれ接続した第２接合型の前記第１のバイポーラトランジスタとを備え、前記第１及び第２の低電圧検出部が、一端を前記増幅器の非反転入力端に接続した第４の抵抗と、一端を前記第４の抵抗の他端に接続した第５の抵抗と、一端を前記第５の抵抗の他端に他端を接地にそれぞれ接続した第６の抵抗と、非反転入力端を前記第５及び第６の抵抗の共通接続端に反転入力端を前記第２，第３の抵抗の共通接続端である第２のノードにそれぞれ接続した第１のコンパレータと、ドレインを前記第４，第５の抵抗の共通接続端にソースを前記第５，第６の抵抗の共通接続端にゲートを前記第１のコンパレータの出力端にそれぞれ接続した第１導電型の第１のＭＯＳトランジスタとを備えて構成されている。
【００３０】
また、請求項２記載の発明は、請求項１記載のシャントレギュレータ回路において、外部から供給を受けた遮断信号を検出し遮断検出信号を出力する遮断信号検出回路を備え、前記第１及び第２のレギュレータ部の各々が、前記増幅器の出力端と前記第１のバイポーラトランジスタのベースとの間に前記遮断検出信号の供給に応じて前記増幅器の出力信号を遮断する出力遮断回路を備えて構成されている。
【００３１】
また、請求項３記載の発明は、請求項２記載のシャントレギュレータ回路において、前記遮断信号検出回路が、ソースを２次電源に接続しゲートに前記遮断信号の供給を受けドレインから前記遮断検出信号を出力する第１導電型の第１のＭＯＳトランジスタと、ソースを前記２次電源にゲートを前記第１のＭＯＳトランジスタのドレインにそれぞれ接続した第１導電型の第２のＭＯＳトランジスタと、反転入力端を前記第２のＭＯＳトランジスタのドレインに非反転入力端に基準電圧の供給を受け出力端を前記第２のトランジスタのゲート及び前記第１のトランジスタのドレインに接続して前記遮断検出信号を出力するコンパレータと、一端を前記２次電源に他端を前記第２のＭＯＳトランジスタのドレインにそれぞれ接続した第１の抵抗と、一端を前記第１の抵抗の他端に他端を接地にそれぞれ接続した第２の抵抗と、一端を前記第２の電源に他端を前記第２のＭＯＳトランジスタのゲートにそれぞれ接続した第３の抵抗とを備え、前記出力遮断回路が、ドレインを前記増幅器の出力端にソースを接地にそれぞれ接続しゲートに前記遮断検出信号の供給を受ける第２導電型の第３のＭＯＳトランジスタと、ドレインを前記第２の電源にゲートを前記増幅器の出力端にソースを前記第１のバイポーラトランジスタのベースにそれぞれ接続した第２導電型の第４のＭＯＳトランジスタと、一端を前記第４のＭＯＳトランジスタのソースに接続し他端を接地した定電流源とを備えて構成されている。
【００３２】
また、請求項４記載の発明は、請求項１記載のシャントレギュレータ回路において、前記ＬＳＩのデータバックアップ用のＲＡＭを有し、このＲＡＭの電源を生成したリセット信号とバックアップ解除信号に基づき外部のバックアップ電源から前記２次電源に切り換えるためのバックアップ切換信号を出力するバックアップ切換回路と、第１の時定数抵抗と第１の時定数コンデンサから成り前記リセット信号を生成する第１の時定数回路と、第２の時定数抵抗と第２の時定数コンデンサから成り前記バックアップ解除信号を生成する第２の時定数回路とを備えて構成されている。
【００３３】
また、請求項５記載の発明は、請求項４記載のシャントレギュレータ回路において、前記バックアップ切換回路が、入力端を一端が前記２次電源に接続された前記第１の時定数抵抗の他端に接続したインバータと、ドレインを一端が前記２次電源に接続された前記第２の時定数抵抗の他端にゲートを前記インバータの出力端にソースを接地にそれぞれ接続した第２導電型のＭＯＳトランジスタと、一方の入力端に前記２次電源の低下を警報するための低電圧信号の供給を受け他方の入力端を前記ＭＯＳトランジスタのドレインに接続し出力端から前記バックアップ切換信号を出力するＡＮＤ回路とを備えて構成されている。
【００３８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００３９】
本実施の形態のシャントレギュレータ回路は２種類以上の電源電圧を必要とするＬＳＩに内蔵され、安定化した第１及び第２の２次電源をそれぞれ出力する第１及び第２のレギュレータ部と、これら第１及び第２の２次電源の各々の第１及び第２の電圧を監視し、前記第１及び第２の電圧が予め定めた電圧以下になると警報のための第１及び第２の低電圧信号をそれぞれ出力する第１及び第２の低電圧信号検出部とを備えるシャントレギュレータ回路において、上記第１のレギュレータ部の電圧制御用の帰還回路の一部を構成し上記第１の２次電圧を予め定めた第１の電圧に分圧するための第１の帰還用抵抗と上記第１の低電圧信号検出部への第１の入力電圧生成のため上記第１の２次電圧を分圧するための第１の分電圧抵抗とを兼用し、上記第２のレギュレータ部の電圧制御用の帰還回路の一部を構成し上記第２の２次電圧を予め定めた第２の電圧に分圧するための第２の帰還用抵抗と上記第２の低電圧信号検出部への第２の入力電圧生成のため上記第２の２次電圧を分圧するための第２の分電圧抵抗とを兼用することと、第１及び第２のレギュレータ部の各々を同時に起動するための１つの起動用スイッチを備え、第１及び第２のレギュレータ部の起動タイミングのずれの発生を抑圧することとを特徴とするものである。
【００４０】
レギュレータ回路の起動は１つ起動用ＳＷを用いて行うため、各々の電源の起動がほぼ同時に行われる。従って、起動時のタイミングずれが起きなくアプリケーション対象システムの誤動作や暴走が回避できるという特徴をもつ。
【００４１】
また、シャントレギュレータの帰還抵抗を低電圧検出用抵抗と兼用することにより、抵抗数の削減と低電圧検出抵抗に流れる電流の削減ができるという特徴がある。
【００４２】
また、低電圧検出部は、基準電圧側にヒステリシス特性付加用の帰還を行うことにより、２次電源電圧の変動によるヒステリシス特性の変動がない。
【００４３】
また、レギュレータ回路の帰還抵抗と低電圧検出抵抗とを兼用しているため専用の低電圧検出抵抗が不要となる。
【００４４】
次に、本発明の実施の形態を図８と共通の構成要素には共通の参照文字／数字を付して同様に回路図で示す図１を参照すると、この図に示す本実施の形態のシャントレギュレータ回路は、それぞれ１次電源ＶＩＮの供給を受け電圧Ｖｒｅｇ１，Ｖｒｅｇ２の２次電源ＶＲＥＧ１，ＶＲＥＧ２を負荷Ｌ１，Ｌ２に供給するとともに低電圧信号ＶＬ１，ＶＬ２をそれぞれ出力する同一構成の２組のレギュレータ回路１，２と、基準電圧ＶＲＥＦを発生する基準電圧回路ＶＲ１と、低電圧信号ＶＬ１，ＶＬ２の否定論理積演算を行い低電圧信号ＶＬを出力するＮＡＮＤ回路ＮＡ１と、入力端が１次電源ＶＩＮに接続された起動用のスイッチＳＷ１と、各々のアノードがスイッチＳＷ１の出力端に接続された相互干渉防止用のダイオードＤ１，Ｄ２とを備える。
【００４５】
レギュレータ回路１は、１次電源ＶＩＮの供給を受け電圧Ｖｒｅｇ１の２次電源ＶＲＥＧ１を負荷Ｌ１に供給するレギュレータ部１１と、２次電源電圧Ｖｒｅｇ１を監視し、電圧Ｖｒｅｇ１が何らかの原因で低下した場合、この低下を検出して警報である低電圧信号ＶＬ１を出力する低電圧検出機能である低電圧検出部１２とを備える。
【００４６】
レギュレータ部１１は、一端を１次電源ＶＩＮに接続し他端を後述のトランジスタＱ１１のコレクタに接続した抵抗Ｒ１６と、エミッタを１次電源ＶＩＮにベースを抵抗Ｒ１６の他端とトランジスタＱ１１のコレクタとの共通接続点にコレクタを他端が接地された負荷Ｌ１の一端にそれぞれ接続したＰＮＰバイポーラ 型のトランジスタＱ１２と、一端をトランジスタＱ１２のコレクタに接続した抵抗Ｒ１２と、一端を抵抗Ｒ１２の他端に他端を接地にそれぞれ接続した抵抗Ｒ１１と、反転入力端を抵抗Ｒ１１，Ｒ１２の共通接続端であるノードＡ１に非反転入力端を基準電圧回路ＶＲ１の出力端にそれぞれ接続したオペレーショナルアンプ（以下オペアンプ）から成る増幅器ＯＰ１１と、ベースを増幅器ＯＰ１１の出力端にエミッタを接地にコレクタを抵抗Ｒ１６の他端にそれぞれ接続したＮＰＮバイポーラ型のトランジスタＱ１１とを備える。
【００４７】
低電圧検出部１２は、一端を増幅器ＯＰ１１の非反転入力端に接続した抵抗Ｒ１３と、一端を抵抗Ｒ１３の他端に接続した抵抗Ｒ１４と、一端を抵抗Ｒ１４の他端に他端を接地にそれぞれ接続した抵抗Ｒ１５と、非反転入力端を抵抗Ｒ１４とＲ１５との共通接続端に反転入力端を抵抗Ｒ１１，Ｒ１２の共通接続端であるノードＡ１に接続したコンパレータＣＰ１１と、ドレインを抵抗Ｒ１３とＲ１４との共通接続端にソースを抵抗Ｒ１４とＲ１５との共通接続端にゲートをコンパレータＣＰ１１の出力端にそれぞれ接続したＮチャネルＭＯＳ型のトランジスタＭ１１とを備える。
【００４８】
トランジスタＭ１１と抵抗Ｒ１４，Ｒ１５から成る帰還回路はコンパレータＣＰ１１にヒステリシス特性を付加するためのものである。
【００４９】
レギュレータ回路２は、１次電源ＶＩＮの供給を受け電圧Ｖｒｅｇ２の２次電源ＶＲＥＧ２を負荷Ｌ２に供給するレギュレータ部２１と、２次電源電圧Ｖｒｅｇ２を監視し、電圧Ｖｒｅｇ２が何らかの原因で低下した場合、この低下を検出して警報である低電圧信号ＶＬ２を出力する低電圧検出部２２とを備える。
【００５０】
レギュレータ部２１は、一端を１次電源ＶＩＮに接続し他端を後述のトランジスタＱ２１のコレクタに接続した抵抗Ｒ２６と、エミッタを１次電源ＶＩＮにベースを抵抗Ｒ２６の他端とトランジスタＱ２１のコレクタとの共通接続点にコレクタを他端が接地された負荷Ｌ２の一端にそれぞれ接続したＰＮＰバイポーラ 型のトランジスタＱ２２と、一端をトランジスタＱ２２のコレクタに接続した抵抗Ｒ２２と、一端を抵抗Ｒ２２の他端に他端を接地にそれぞれ接続した抵抗Ｒ２１と、反転入力端を抵抗Ｒ２１，Ｒ２２の共通接続端であるノードＡ２に非反転入力端を基準電圧回路ＶＲ１の出力端にそれぞれ接続したオペアンプから成る増幅器ＯＰ２１と、ベースを増幅器ＯＰ２１の出力端にエミッタを接地にコレクタを抵抗Ｒ２６の他端にそれぞれ接続したＮＰＮバイポーラ型のトランジスタＱ２１とを備える。
【００５１】
低電圧検出部２２は、一端を増幅器ＯＰ２１の非反転入力端に接続した抵抗Ｒ２３と、一端を抵抗Ｒ２３の他端に接続した抵抗Ｒ２４と、一端を抵抗Ｒ２４の他端に他端を接地にそれぞれ接続した抵抗Ｒ２５と、非反転入力端を抵抗Ｒ２４とＲ２５との共通接続端に反転入力端を抵抗Ｒ２１，Ｒ２２の共通接続端であるノードＡ２に接続したコンパレータＣＰ２１と、ドレインを抵抗Ｒ２３とＲ２４との共通接続端にソースを抵抗Ｒ２４とＲ２５との共通接続端にゲートをコンパレータＣＰ２１の出力端にそれぞれ接続したＮチャネルＭＯＳ型のトランジスタＭ２１とを備える。
【００５２】
トランジスタＭ２１と抵抗Ｒ２４，Ｒ２５から成る帰還回路はコンパレータＣＰ２１にヒステリシス特性を付加するためのものである。
【００５３】
次に、図１及び各信号波形をタイムチャートで示す図２を参照して本実施の形態の動作について説明する。以下、説明の便宜上、２つの同一構成のレギュレータ回路１，２のうち、代表としてレギュレータ回路１の動作について説明し、必要がある場合レギュレータ回路２の動作についても説明する。
【００５４】
まず、電源ＶＩＮが供給された初期状態では、レギュレータ部１１の制御用のトランジスタＱ１１が遮断状態であり、従って電圧降下用のトランジスタＱ１２のベースには、トランジスタＱ１１の遮断状態に対応して抵抗Ｒ１６での電圧降下はなくそのまま電源ＶＩＮが印加され、このトランジスタＱ１２も遮断状態となっている。
【００５５】
次に、起動用のスイッチＳＷ１をオンすると、ノードＡ３に１次電源ＶＩＮの電圧（以下電源ＶＩＮ）が供給され、これによりトランジスタＱ１１のベースに電源ＶＩＮと抵抗Ｒ１７，Ｒ１８の比で決まる分電圧が供給され、これまで遮断状態であったトランジスタＱ１１は動作状態となる。これにより、抵抗Ｒ１６にトランジスタＱ１１のコレクタ電流対応の電圧降下が生じ、トランジスタＱ１２のベース電圧が低下することにより電流が流れ２次電源ＶＲＥＧ１が発生する。ノードＡ１には、電源ＶＲＥＧ１の電圧Ｖｒｅｇ１と抵抗Ｒ１２，Ｒ１１の比で決まる分電圧が生じ増幅器ＯＰ１１の反転入力端子に印加される。ここで、説明の便宜上、抵抗Ｒ１２をレギュレータ部１１の帰還用抵抗と呼ぶ。
【００５６】
増幅器ＯＰ１１は、非反転入力端に供給を受けた基準電圧とノードＡ１の電圧ＶＡ１との差電圧を増幅し、その出力信号をトランジスタＱ１１のベースに供給する。
【００５７】
トランジスタＱ１１は供給を受けた増幅器ＯＰ１１の出力信号に応じてコレクタ電流を増減し、その結果のコレクタ電圧の変化をトランジスタＱ１２のベースにベース電流の変化として伝える。
【００５８】
すなわち、増幅器ＯＰ１１の出力信号が大きくなりトランジスタＱ１１のコレクタ電流が増加すると、抵抗Ｒ１６によりコレクタ電圧が低下し、ＰＮＰ型のトランジスタＱ１２のベースエッミタ電圧が増加することにより、このトランジスタＱ１２のベース電流が増加する。逆に、増幅器ＯＰ１１の出力信号が小さくなりトランジスタＱ１１のコレクタ電流が低減すると、トランジスタＱ１２のベース電流が低減する。
【００５９】
トランジスタＱ１２は、上記ベース電流の増減に従い出力電流を増減し、電圧Ｖｒｅｇ１を加減する。このように、増幅器ＯＰ１１、トランジスタＱ１１、抵抗Ｒ１６、トランジスタＱ１２、抵抗Ｒ１２，Ｒ１１は電圧制御用の帰還回路を構成する。従って、増幅器ＯＰ１１の反転入力端の電圧である電圧ＶＡ１が非反転入力端の電圧である基準電圧ＶＲ１と同一となると、この電圧制御動作が安定し、一定電圧Ｖｒｅｇ１の電源ＶＲＥＧ１を出力し、負荷Ｌ１に供給する。
【００６０】
レギュレータ回路２のレギュレータ部２１も同様の動作を行い、電圧Ｖｒｅｇ２の電源ＶＲＥＧ２を出力し、負荷Ｌ２に供給する。
【００６１】
上述したように、ノードＡ１の電圧ＶＡ１と基準電圧ＶＲＥＦとが同一のとき電圧Ｖｒｅｇ１を出力するので、次式が成立する。
【００６２】
ＶＡ１＝Ｒ１２／（Ｒ１１＋Ｒ１２）＝ＶＲＥＦ・・・・・・・・・（５）
ＶＡ１／Ｒ１１＝ＶＲＥＦ／（Ｒ１３＋Ｒ１４＋Ｒ１５）・・・・・・（６）
（６）式に（５）式を適用すると、次式のようになる。
【００６３】
Ｒ１１＝（Ｒ１３＋Ｒ１４＋Ｒ１５）・・・・・・・・・・・・・・・（７）
電源ＶＲＥＧ１の電圧Ｖｒｅｇは次式で表される。
【００６４】
Ｖｒｅｇ１＝ＶＲＥＦ１×｛（Ｒ１２＋Ｒ１１）／Ｒ１１｝＝ＶＲＥＦ×｛１＋Ｒ１２／（Ｒ１３＋Ｒ１４＋Ｒ１５）｝・・・・・・・・・・・・・・（８）
同様に、電源ＶＲＥＧ２の電圧Ｖｒｅｇ２は次式で表される。
【００６５】
Ｖｒｅｇ２＝ＶＲＥＦ×｛１＋Ｒ２２／（Ｒ２３＋Ｒ２４＋Ｒ２５）｝・（９）
また、これらレギュレータ部１１及び２１の起動は、一つの起動用のスイッチＳＷ１を用いて行うため同時に行われる。
【００６６】
低電圧検出部１２は、コンパレータＣＰ１１の反転端子に供給されるノードＡ１の電圧ＶＡ１を監視し、電圧ＶＡ１がコンパレータＣＰ１１の非反転端子の次式で表される電圧ＶＭ１より低下すると低電圧として検出し低電圧信号ＶＬ１を出力する。
ＶＭ１＝ＶＲＥＦ×（Ｒ１５）／（Ｒ１３＋Ｒ１４＋Ｒ１５）・（１０）
トランジスタＭ１１と抵抗Ｒ１４，Ｒ１５から成る帰還回路は、コンパレータＣＰ１１に所定のヒステリシス特性を付加する。
【００６７】
正常状態では、帰還抵抗Ｒ１２と抵抗Ｒ１１との分電圧である電圧ＶＡ１が電圧ＶＭ１より高く、コンパレータＣＰ１１は低電圧信号ＶＬ１としてＬレベルを出力している。また、トランジスタＭ１１は遮断状態となっている。
【００６８】
電圧ＶＡ１が低下し、電圧ＶＭ１より低くなると、コンパレータＣＰ１１は遷移しＨレベルを低電圧信号ＶＬ１として出力する。
【００６９】
このとき正常時には遮断しているトランジスタＭ１１が導通し、抵抗Ｒ１４が短絡状態となる。この結果、電圧ＶＭ１が上昇する。
ＶＭ１ｌ＝ＶＲＥＦ×（Ｒ１５）／（Ｒ１３＋Ｒ１５）・・・・・・・（１１）
従って、コンパレータＣＰ１１は電圧ＶＡ１が上昇してもこの新たな電圧ＶＭ１１を超えるまでは低電圧信号ＶＬ１としてＨレベルを出力し続ける。すなわち、コンパレータＣＰ１１の非反転端子の電圧ＶＭ１を実効的に増加させることにより、電圧ＶＡ１が上昇しても低電圧信号ＶＬ１のレベルが反転しないよう保持するヒステリシス特性を有する。
【００７０】
このように、コンパレータＣＰ１１の基準電源の入力端にヒステリシス特性を持たせることによりヒステリシス特性（電圧）が一定し、電源電圧低下時におけるヒステリシス特性変動を防止して安定動作を実現する。
【００７１】
同様に、低電圧検出部２２は、コンパレータＣＰ２１の反転端子に供給されるノードＡ２の電圧ＶＡ２を監視し、電圧ＶＡ２がコンパレータＣＰ２１の非反転端子の電圧ＶＭ１より低下すると低電圧として検出しＨレベルの低電圧信号ＶＬ２を出力する。
【００７２】
ＮＡＮＤ回路ＮＡ１はレギュレータ回路１，２の各々の低電圧検出部１２，２２の出力する低電圧信号ＶＬ１，ＶＬ２を否定論理積演算し、低電圧信号ＶＬを出力する。
【００７３】
レギュレータ回路１，２の各々の出力する電源ＶＲＥＧ１，ＶＲＥＧ２の電圧Ｖｒｅｇ１，Ｖｒｅｇ２が正常の場合は、低電圧信号ＶＬ１，ＶＬ２は両方ともＬレベルであり、低電圧信号ＶＬとしてＨレベルを出力する。電圧Ｖｒｅｇ１，Ｖｒｅｇ２のいずれか一方でも低下した場合、すなわち、低電圧信号ＶＬ１，ＶＬ２のいずれか一方でもＨレベルの場合は、低電圧信号ＶＬとしてＬレベルを出力する。
【００７４】
このように、本実施の形態のシャントレギュレータ回路は、レギュレータ回路１及び２の起動は、一つの起動用のスイッチＳＷ１を用いて行うため同時に行われので、起動タイミングのずれ等の不具合が発生しない。
【００７５】
また、低電圧検出用の分電圧抵抗をシャントレギュレータの帰還用の抵抗Ｒ１２と兼用しているため抵抗数が削減されるとともに、抵抗に流れる電流も低減される。
【００７６】
さらに、低電圧検出用の分電圧抵抗をシャントレギュレータの帰還用抵抗Ｒ１２と兼用しているため、低電圧検出電圧である検出点ノードＡ１，Ａ２の各々の電圧ＶＡ１，ＶＡ２は２次電源電圧Ｖｒｅｇ１，Ｖｒｅｇ２のサンプル電圧であるので、抵抗値の相対的なずれが生じてもこれら電源電圧Ｖｒｅｇ１，Ｖｒｅｇ２と低電圧検出電圧とが逆転することは起こり得ない。
【００７７】
また、さらに、コンパレータＣＰ１１の基準電源の入力端にヒステリシス特性を持たせることにより一定のヒステリシス特性（電圧）が得られ、電圧Ｖｒｅｇ電圧低下時におけるヒステリシス特性の変動を防止して安定動作を実現する。
【００７８】
次に、本発明の第２の実施の形態を図１と共通の構成要素には共通の参照文字／数字を付して同様に回路図で示す図３を参照すると、この図に示す本実施の形態の前述の第１の実施の形態との相違点は、遮断信号ＯＦＦＢの入力を検出し遮断検出信号ＳＤを出力する遮断信号検出回路３を備え、レギュレータ回路１，２の代わりに増幅器ＯＰ１１，ＯＰ２１の各々の出力端とトランジスタＱ１１，Ｑ２１の各々のベースとの間に挿入され出力端遮断検出信号ＳＤの供給に応答して増幅器ＯＰ１１，ＯＰ２１の出力を遮断する出力遮断器１３，２３をそれぞれ付加したレギュレータ部１１Ａ，２１Ａをそれぞれ備えるレギュレータ回路１Ａ，２Ａを備えるとともに、２次電源ＶＲＥＧ１，ＶＲＥＧ２の各々と接地間に挿入したツェナーダイオードＺ１，Ｚ２を備えることである。
【００７９】
遮断信号検出回路３は、ソースを電源ＶＲＥＧ２に接続しゲートに遮断信号ＯＦＦＢの供給を受けドレインから遮断検出信号ＳＤを出力するＰチャネルＭＯＳ型のトランジスタＭ３２と、ソースを電源ＶＲＥＧ２にゲートをトランジスタＭ３２のドレインにそれぞれ接続したＰチャネルＭＯＳ型のトランジスタＭ３１と、反転入力端をトランジスタＭ３１のドレインに非反転入力端に基準電圧ＶＲＥＦの供給を受け出力端をトランジスタＭ３１のゲート及びトランジスタＭ３２のドレインに接続して遮断検出信号ＳＤを出力するコンパレータＣＰ３１と、一端を電源ＶＲＥＧ２に他端をトランジスタＭ３１のドレインにそれぞれ接続した抵抗Ｒ３１と、一端を抵抗Ｒ３１の他端に他端を接地にそれぞれ接続した抵抗Ｒ３２と、一端を電源ＶＲＥＧ２に他端をトランジスタＭ３１のゲートにそれぞれ接続した抵抗Ｒ３３とを備える。
【００８０】
出力遮断器１３は、ドレインを増幅器ＯＰ１１の出力端にソースを接地にそれぞれ接続しゲートに遮断検出信号ＳＤの供給を受けるＮチャネルＭＯＳ型のトランジスタＭ１２と、ドレインを電源ＶＲＥＧ２にゲートを増幅器ＯＰ１１の出力端にソースをトランジスタＱ１１のベースにそれぞれ接続したＮチャネルＭＯＳ型のトランジスタＭ１３と、一端をトランジスタＭ１３のソースに接続し他端を接地した定電流源Ｉ１１とを備える。
【００８１】
出力遮断器２３は、ドレインを増幅器ＯＰ２１の出力端にソースを接地にそれぞれ接続しゲートに遮断検出信号ＳＤの供給を受けるＮチャネルＭＯＳ型のトランジスタＭ２２と、ドレインを電源ＶＲＥＧ２にゲートを増幅器ＯＰ２１の出力端にソースをトランジスタＱ２１のベースにそれぞれ接続したＮチャネルＭＯＳ型のトランジスタＭ２３と、一端をトランジスタＭ２３のソースに他端を接地した定電流源Ｉ２１とを備える。
【００８２】
図３及び各信号波形をタイムチャートで示す図４を参照して本実施の形態の動作について説明する。以下、説明の便宜上、２つの同一構成のレギュレータ回路１Ａ，２Ａのうち、代表としてレギュレータ回路２Ａの動作について説明し、必要がある場合レギュレータ回路１Ａの動作についても説明する。
【００８３】
遮断信号検出回路３のコンパレータＣＰ３１は、起動時における２次電源ＶＲＥＧ１，ＶＲＥＧ２の立ち上がりを検出するための立ち上がり検出用コンパレータであり、抵抗Ｒ３１，Ｒ３２とトランジスタＭ３１は２次電源ＶＲＥＧ２に付加したヒステリシス回路である。
【００８４】
まず、起動時には、立ち上がり検出用のコンパレータＣＰ３１が２次電源ＶＲＥＧ２の電圧Ｖｒｅｇ２の立ち上がりを検出するまでレギュレータ部１１Ａ，２１Ａの帰還を遮断する必要があるため、出力遮断器１３，２３の各々への遮断検出信号ＳＤをクランプ抵抗Ｒ３３で２次電源ＶＲＥＧ２にクランプする。これにより、出力遮断器１３，２３の各々のトランジスタＭ１２，Ｍ２２を導通させ増幅器ＯＰ１１，ＯＰ２１の各々の出力端を接地に短絡することにより、これら増幅器ＯＰ１１，ＯＰ２１の出力を遮断している。
【００８５】
コンパレータＣＰ３１のスレッシュホールド（しきい値）電圧ＶＴＨは、次式で表される。
【００８６】
ＶＴＨ＝ＶＲＥＦ×（１＋Ｒ３１／Ｒ３２）＝Ｖｒｅｇ２・・・・・（１２）
従って、起動時には、しきい値電圧ＶＴＨ＝Ｖｒｅｇ２となるまで、増幅器ＯＰ１１，ＯＰ２１の出力は遮断され電圧制御のための帰還回路は動作しない。
【００８７】
そのため２次側電圧が一瞬上昇するので、２次側電源ＶＲＥＧ１，ＶＲＥＧ２の各々にクランプ用のツェナーダイオードＺ１，Ｚ２を接続し、過剰な電圧上昇を抑える。
【００８８】
次に、図４を再度参照して本実施の形態の遮断信号ＯＦＦＢの入力時における遮断動作について説明すると、まず、遮断検出回路３は、Ｌレベルの遮断信号ＯＦＦＢの供給に応答してトランジスタＭ３２が導通し、Ｈレベルの遮断検出信号ＳＤを出力し、出力遮断器２３，１３に供給する。出力遮断器２３，１３のトランジスタＭ２２，Ｍ１２は遮断検出信号ＳＤのＨレベルに応じて導通するとともにトランジスタＭ２３，Ｍ１３は遮断状態となり、トランジスタ増幅器ＯＰ２１，ＯＰ１１の出力を遮断する。その結果、２次側電源ＶＲＥＧ２，ＶＲＥＧ１の電圧ＶＲｅｇ２，Ｖｒｅｇ１は下降し始める。
【００８９】
電圧ＶＲｅｇ２，Ｖｒｅｇ１が低下し低電圧検出部２２，１２の低電圧検出電圧以下になると、低電圧検出部２２，１２の各々のコンパレータＣＰ２１、ＣＰ１１が動作して各々の低電圧信号ＶＬ２，ＶＬ１がＨレベルとなり、その結果総合の低電圧信号ＶＬはＨレベルからＬレベルに変化する。
【００９０】
この時点で、シャントレギュレータ回路全体は初期状態になり、遮断信号ＯＦＦＢをＨレベルに反転すると、遮断状態は解除される。しかし、上記のように、立ち上がり検出用のコンパレータＣＰ３１は、しきい値電圧ＶＴＨを電圧Ｖｒｅｇ２に設定しているため、このコンパレータＣＰ３１は、電源ＶＲＥＧ２が電圧Ｖｒｅｇ２に達するまでの立ち上がり期間の間は立ち上がり状態を検出せず、遮断信号ＳＤとしてＨレベルを出力している。従って、出力遮断器２３，１３は増幅器ＯＰ２１，ＯＰ１１の出力遮断を継続するため２次電源ＶＲＥＧ２，ＶＲＥＧ１の電圧Ｖｒｅｇ２，Ｖｒｅｇ１は上昇せず、遮断状態を保持する。
【００９１】
遮断検出回路のトランジスタＭ３１は、遮断信号ＯＦＦＢがＨレベルに反転したとき導通し抵抗Ｒ３１を短絡する。このため、この時点でコンパレータＣＰ３１のしきい値電圧ＶＴＨは基準電圧ＶＲＥＦに設定される。
【００９２】
ここで、もし、コンパレータＣＰ３１のしきい値電圧ＶＴＨが低く設定されている場合に、シャントレギュレータ回路が初期状態になり、この状態で遮断が解除された時は、コンパレータＣＰ３１は立ち上がり状態を認識し、出力は破線で示すようにＬレベルを出力する。起動状態になると増幅器ＯＰ２１，ＯＰ１１の出力信号がトランジスタＱ２１，Ｑ１１に供給されるため電圧制御用の帰還回路が動作し、電圧Ｖｒｅｇ２，Ｖｒｅｇ１は破線のように再び起動するという不安定動作を行う。
【００９３】
本実施の形態では、上述のように、コンパレータＣＰ３１のしきい値電圧ＶＴＨを起動時にはＶＴＨ＝Ｖｒｅｇ２に設定して、２次電圧Ｖｒｅｇ２がＶＴＨを超えるまで帰還回路を動作させず、起動後は、しきい値電圧ＶＴＨを基準電圧ＶＲＥＦまで引き下げることにより、シャントレギュレータ回路は２次電圧Ｖｒｅｇ２が一度立ち上がると安定に動作する。
【００９４】
Ｌレベルの遮断信号ＯＦＦＢが入力され遮断状態になれば、トランジスタＭ３１は遮断し、コンパレータＣＰ３１のしきい値電圧ＶＴＨは電圧Ｖｒｅｇ２に上昇するため、遮断信号が不安定になっても再起動しない。
【００９５】
次に、データバックアップ用のＲＡＭを有するＬＳＩのシャントレギュレータ回路に適用する本発明の第３の実施の形態を図３と共通の構成要素には共通の参照文字／数字を付して同様に回路図で示す図５を参照すると、この図に示す本実施の形態の前述の第２の実施の形態との相違点は、このシャントレギュレータ回路を持つＬＳＩのデータバックアップ用のＲＡＭの電源を、生成したリセット信号ＲＢとバックアップ解除信号ＢＲに基づき外部のバックアップ電源から電源ＶＲＥＧ１に切り換えるためのバックアップ切換信号ＢＵＢを出力するバックアップ切換回路４を備えるとともに、その外部回路としてリセット信号ＲＢとバックアップ解除信号ＢＲを生成するためのそれぞれの一端を電源ＶＲＥＧ１に接続した抵抗Ｒ１，Ｒ２と、それぞれの一端を抵抗Ｒ１，Ｒ２の各々の他端に接続しそれぞれの他端を接地に接続したコンデンサＣ１，Ｃ２と、ＮＡＮＤ回路ＮＡ１の出力端に低電圧信号ＶＬのバッファリング用のバッファＢ１とを備えることである。抵抗Ｒ１とコンデンサＣ１との共通接続点はリセット信号ＲＢを、抵抗Ｒ２とコンデンサＣ２との共通接続点はバックアップ解除信号ＢＲをそれぞれ生成する。
【００９６】
バックアップ切換回路４は、入力端を抵抗Ｒ１の他端に接続したインバータＩ４１と、ドレインを抵抗Ｒ２の他端にゲートをインバータＩ１の出力端にソースを接地にそれぞれ接続したＮチャネルＭＯＳ型のトランジスタＭ４１と、一方の入力端をＮＡＮＤ回路ＮＡ１の出力端に他方の入力端をトランジスタＭ４１のドレインにそれぞれ接続し出力端からバックアップ切換信号ＢＵＢを出力するＡＮＤ回路Ａ４１とを備える。
【００９７】
一般に、この種のシャントレギュレータ回路を含むＬＳＩ（以下システム）のデータバックアップ用のＲＡＭは、まず、バックアップ切換信号により、シャントレギュレータ回路の起動時は外部のバックアップ用電源を用いて動作し、シャントレギュレータ回路が立ち上がって２次電源が安定してからバックアップ切換信号を解除してバックアップ用電源からシャントレギュレータ回路の２次電源に切り換える。
【００９８】
バックアップ切換信号の論理レベルを低電圧信号と同一にすると、システムのリセットの解除と同期してバックアップ切換信号も解除されるため、データバックアップ用ＲＡＭの電源が不安定となりデータが保持されなくなる。
【００９９】
本実施の形態では、独立したリセット信号ＲＢとバックアップ解除信号ＢＲを設定し、外付け素子である抵抗Ｒ１，コンデンサＣ１及び抵抗Ｒ２，コンデンサＣ２の各々の時定数でもってこれらリセット信号ＲＢ及びバックアップ解除信号信号ＢＲが動作する。
【０１００】
ここで、バックアップ解除信号ＢＲは、リセット信号ＲＢの解除後に充電されるように設定している。
【０１０１】
ＡＮＤ回路Ａ４１はバックアップ解除信号ＢＲと低電圧信号ＶＬとを入力しそれらの論理積演算（ＡＮＤ）を行いバックアップ切換信号ＢＵＢを出力する。
【０１０２】
また、バッファＢ１は、バックアップ切換信号ＢＵＢと低電圧信号ＶＬの同期をとるためのものである。
【０１０３】
図５及び各信号波形をタイムチャートで示す図６を参照して本実施の形態の動作について説明すると、まず、起動時は、コンデンサＣ１に抵抗Ｒ１を経由して電圧Ｖｒｅｇ１が充電されリセット信号ＲＢの電圧が上昇し、リセット信号ＲＢがＩ点の電圧に達するとリセットが解除される。
【０１０４】
リセットが解除されるとバックアップ解除信号ＢＲは抵抗Ｒ２を経由してコンデンサＣ２によって充電される。
【０１０５】
２次電圧Ｖｒｅｇ１／Ｖｒｅｇ２が上昇し、Ｈ点の電圧に到達すると、低電圧信号ＶＬは、Ｈレベルに遷移する。
【０１０６】
一方、バックアップ解除信号ＢＲが上昇し、Ｊ点の電圧に達すると、低電圧信号ＶＬとのＡＮＤによりバックアップ切換信号ＢＵＢがＨレベルに遷移する。
【０１０７】
低電圧検出部１２，２２での低電圧検出時は、低電圧信号ＶＬと同時にバックアップ切換信号ＢＵＢは遮断される。
【０１０８】
したがって、起動時は、レギュレータ部１１，２１の２次電源ＶＲＥＧ１，ＶＲＥＧ２が完全に立ち上がってからバックアップ用のＲＡＭの電源をバックアップ電源から２次電源ＶＲＥＧ１，ＶＲＥＧ２に切換える。
【０１０９】
また、低電圧検出時は、２次電源ＶＲＥＧ１，ＶＲＥＧ２が立ち下がる前にバックアップ電源に切換える。
【０１１０】
これにより、データバックアップ用ＲＡＭの電源が安定に供給される。
【０１１１】
【発明の効果】
以上説明したように、本発明のシャントレギュレータ回路は、第１及び第２のレギュレータ部の各々の電圧制御用の帰還回路の一部を構成し２次電圧を予め定めた第１の電圧に分圧するための帰還用抵抗と低電圧信号検出部への入力電圧生成のため２次電圧を分圧するための分電圧抵抗とを兼用することにより、抵抗数及び抵抗に流れる電流を低減するとともに、低電圧検出電圧は２次電源電圧のサンプル電圧そのものであるので、抵抗値の相対的なずれが生じてもこれら電源電圧と低電圧検出電圧とが逆転することは起こり得ないという効果がある。
【０１１２】
また、第１及び第２のレギュレータ部の各々を同時に起動するための１つの起動用スイッチを備えることにより、複数のレギュレータ回路の起動は、一つの起動用のスイッチを用いて行うため同時に行われことにより、起動タイミングのずれ等の不具合が発生しないという効果がある。
【０１１３】
またさらに、コンパレータの基準電源の入力端にヒステリシス特性付加回路を備えることにより一定のヒステリシス特性（電圧）が得られ、出力電圧の低下時におけるヒステリシス特性の変動を防止して安定動作が実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明のシャントレギュレータ回路の第１の実施の形態を示す回路図である。
【図２】本実施の形態のシャントレギュレータ回路における動作の一例を示すタイムチャートである。
【図３】本発明のシャントレギュレータ回路の第２の実施の形態を示す回路図である。
【図４】本実施の形態のシャントレギュレータ回路における動作の一例を示すタイムチャートである。
【図５】本発明のシャントレギュレータ回路の第３の実施の形態を示す回路図である。
【図６】本実施の形態のシャントレギュレータ回路における動作の一例を示すタイムチャートである。
【図７】従来の第１のシャントレギュレータ回路の一例を示す回路図である。
【図８】従来の第２のシャントレギュレータ回路の一例を示す回路図である。
【符号の説明】
１，２ レギュレータ回路
３ 遮断信号検出回路
４ バックアップ切換回路
１１，２１，１０１，１０１Ａ レギュレータ部
１２，２２，１０２ 低電圧検出部
Ａ４１ ＡＮＤ回路
Ｂ１ バッファ
Ｃ１，Ｃ２ コンデンサ
ＣＰ１１，ＣＰ２１，ＣＰ３１ コンパレータ
Ｄ１，Ｄ２ ダイオード
Ｉ４１ インバータ
Ｌ１，Ｌ２ 負荷
ＮＡ１ ＮＡＮＤ回路
ＯＰ１１，ＯＰ１０１ 増幅器
Ｍ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ４１，Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２ トランジスタ
Ｒ１，Ｒ２，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１６，Ｒ１７，Ｒ１８，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５，Ｒ２６，Ｒ２７，Ｒ２８，Ｒ３１，Ｒ３２，Ｒ３３ 抵抗
ＶＲ１ 基準電圧回路
Ｚ１，Ｚ２ ツェナーダイオード
【発明の属する技術分野】
本発明はシャントレギュレータ回路に関し、特に２種類以上の電源電圧を必要とするＬＳＩに内蔵され低電圧検出機能を有するシャントレギュレータ回路に関する。
【０００２】
【従来の技術】
この種のシャントレギュレータ回路は、例えば、２次側電源を２系統有し双方の電源電圧を監視し、低電圧信号出力機能とバックアップ切換信号出力機能を有するものが広く用いられている。
【０００３】
近年、大規模半導体集積回路（ＬＳＩ）を構成するトランジスタ等の素子の微細化、高速化に伴い、ＬＳＩ内部の論理回路の電源電圧は急速に低電圧化の傾向にある。しかし、アナログ回路部や他の外部回路とのインタフェース用の入力／出力回路（Ｉ／Ｏ）は、アナログ回路の動作限界や、ＬＳＩのアプリケーションの電源電圧の制約から、内部の論理回路とは異なる電源電圧を用いる場合が多く、これらの要求を満足させるため、ＬＳＩ内部へ供給する２次電源として２種類以上の電源電圧の供給が必要となる。
【０００４】
従って１次電源として、現在論理回路用として広く用いられている、例えば５Ｖの供給を受け、２次電源として、例えば３．３Ｖを出力するため、電圧変換回路としてシャントレギュレータ回路を用いる。
【０００５】
また、低電圧検出機能は、上記のようにして生成した２次電源を監視し、２次電源電圧が何らかの原因で低下した場合、この低下を検出して警報である低電圧信号を出力する。
【０００６】
一般的な従来の第１のシャントレギュレータ回路の一系統分を回路図で示す図７を参照すると、この従来の第１のシャントレギュレータ回路は、１次電源ＶＩＮの供給を受け２次電源ＶＲＥＧを負荷Ｌ１に供給するレギュレータ部１０１と、上記低電圧検出機能であり低電圧信号ＶＬを出力する低電圧検出部１０２とを備える。
【０００７】
レギュレータ部１０１は、一端を１次電源ＶＩＮに接続し他端から電圧制御された電圧Ｖｒｅｇの２次電源ＶＲＥＧを出力する電源端子ＴＤ１に接続した電圧降下用のシャント抵抗Ｒ１０６と、一端を抵抗Ｒ１０６の他端に接続した抵抗Ｒ１２と、一端を抵抗Ｒ１２の他端に他端を接地Ｇにそれぞれ接続した抵抗Ｒ１１と、基準電圧ＶＲＥＦを出力する基準電圧回路ＶＲ１と、非反転入力端を抵抗Ｒ１１，Ｒ１２の共通接続端であるノードＡ１に反転入力端を基準電圧回路ＶＲ１の出力端にそれぞれ接続したオペレーショナルアンプ（以下オペアンプ）から成る増幅器ＯＰ１０１と、ベースを増幅器ＯＰ１０１の出力端にエミッタを接地Ｇにコレクタを抵抗Ｒ１０６の他端と他端を接地に接続した負荷Ｌ１の一端にそれぞれ接続したＮＰＮバイポーラ型のトランジスタＱ１０１とを備える。
【０００８】
低電圧検出部１０２は、一端を抵抗Ｒ１０６の他端に接続した抵抗Ｒ１３と、一端を抵抗Ｒ１３の他端に接続した抵抗Ｒ１４と、一端を抵抗Ｒ１４の他端に他端を接地にそれぞれ接続した抵抗Ｒ１５と、反転入力端を抵抗Ｒ１３とＲ１４との共通接続端であるノードＡ１０１に非反転入力端を基準電圧回路の出力端にそれぞれ接続したコンパレータＣＰ１１と、ドレインを抵抗Ｒ１４とＲ１５との共通接続端にソースを接地にゲートをコンパレータＣＰ１１の出力端にそれぞれ接続したＮチャネルＭＯＳ型のトランジスタＭ１１と、入力端をコンパレータＣＰ１１の出力端に接続し出力端を低電圧信号出力端子ＴＬ１に接続したインバータＩＶ１とを備える。
【０００９】
次に、図７を参照して、従来の第１のシャントレギュレータ回路の動作について説明すると、レギュレータ部１０１は、１次側の電源ＶＩＮが供給されると２次側には、次式の電圧Ｖｒｅｇの電源ＶＲＥＧが発生する。
【００１０】
Ｖｒｅｇ＝ＶＲＥＦ×（１＋Ｒ１２／Ｒ１１）・・・・・・・・・・（１）
シャント抵抗Ｒ１０６は、負荷電流ＩＬとすると、次式以下の抵抗値に設定する必要があり、ＶＩＮが低下する場合を考慮すると、かなり小さい値に設定しておく必要がある。
【００１１】
Ｒ１０６＝（ＶＩＮ−Ｖｒｅｇ）／ＩＬ・・・・・・・・・・・・・（２）
シャント抵抗Ｒ１０６を流れる電流ＩＳは、制御用のトランジスタＱ１１を経由して接地に流れる電流である余剰電流をＩＹとすると、次式で表される。
【００１２】
ＩＳ＝ＩＬ＋ＩＹ＝（ＶＩＮ−Ｖｒｅｇ）／Ｒ１０６・・・・・・・（３）
ＩＹ＝ＩＳ−ＩＬ＝（ＶＩＮ−Ｖｒｅｇ）／Ｒ１０６−ＩＬ・・・・（４）
式（４）より、制御範囲ＶＩＮ−Ｖｒｅｇを大きくすると余剰電流ＩＹが大きくなることが分かる。
【００１３】
余剰電流ＩＹは、制御用のトランジスタＱ１０１で吸収されるがこの電流は無駄に消費され、消費電流の増大要因となるため、電池で駆動するような低消費電力を目的とするアプリケーションには適さない。
【００１４】
低電圧検出部１０２は、コンパレータＣＰ１１が抵抗Ｒ１３，Ｒ１４の共通接続点であるノードＡ１０１の電圧を基準電圧ＶＲＥＦと比較し、ノードＡ１０１の電圧が基準電圧ＶＲＥＦより低下した場合インバータＩＶ１を経由して端子ＴＬ１に低電圧信号ＶＬを出力する。
【００１５】
トランジスタＭ１１抵抗Ｒ１４，Ｒ１５はコンパレータＣＰ１１に所定のヒステリシス特性を付加するためのヒステリシス付加用の帰還回路を構成する。
【００１６】
上記問題を緩和し、低消費電力化を図った従来の第２のシャントレギュレータ回路の一系統分を図７と共通の構成要素には共通の参照文字／数字を付して同様に回路図で示す図８を参照すると、この図に示す従来の第２のシャントレギュレータ回路の前述の従来の第１のシャントレギュレータ回路との相違点は、レギュレータ部１０１の代わりに、一端を１次電源ＶＩＮに接続し他端をトランジスタＱ１１のコレクタに接続した抵抗Ｒ１６と、シャント抵抗Ｒ１０６の代わりにエミッタを１次電源ＶＩＮにベースを抵抗Ｒ１６の他端とトランジスタＱ１１のコレクタとの共通接続点にコレクタを負荷Ｌ１の一端と抵抗Ｒ１２，Ｒ１３の共通接続点にそれぞれ接続したＰＮＰバイポーラ 型のトランジスタＱ１２と、増幅器ＯＰ１０１の代わりに反転入力端を抵抗Ｒ１１，Ｒ１２の共通接続端であるノードＡ１に非反転入力端を基準電圧回路ＶＲ１の出力端にそれぞれ接続したオペアンプから成る増幅器ＯＰ１１と、一端を１次電源ＶＩＮに他端に後述の抵抗Ｒ１７の一端に接続した起動用のスイッチＳＷ１と、一端をスイッチＳＷ１の他端に他端を増幅器ＯＰ１１の出力端にそれぞれ接続した抵抗Ｒ１７と、一端を抵抗Ｒ１７の他端と増幅器ＯＰ１１の出力端との共通接続点に他端を接地にそれぞれ接続した抵抗Ｒ１８とを備えるレギュレータ部１０１Ａを備えることである。
【００１７】
この従来の第２のシャントレギュレータ回路は、レギュレータ部１０１Ａが、シャント抵抗Ｒ１０６の代わりに制御用のトランジスタＱ１１の出力する帰還信号により制御される電圧降下用のトランジスタＱ１２を用いて電圧制御を行うため、余剰電流はトランジスタＱ１２の制御に必要なトランジスタＱ１１の電流、すなわち、トランジスタＱ１２の電流利得ＧＩ分の１のみとなり少ない。しかし、電源投入のみによる自動起動は不可能なため、スイッチＳＷ１、抵抗Ｒ１７、Ｒ１８から成る起動回路を設ける必要がある。
【００１８】
従って２種類以上の２次電源電圧を発生させる場合は、同様の回路を２組以上（複数）設けることになる。
【００１９】
この場合、一般に、低電圧信号ＶＬを、そのまま、冗長系に切り換えるためのバックアップ切換信号として用いる。
【００２０】
ところが、この従来の第２のシャントレギュレータ回路では、複数のレギュレータ回路をＬＳＩに内蔵する場合は、これら複数のレギュレータ回路の各々の起動タイミングを正確に制御する必要があり、起動が複雑になる他、起動時のタイミング不具合によりアプリケーション対象システムの誤動作や暴走を起こす。
【００２１】
その理由は、ＣＰＵを内蔵するＬＳＩで、内部回路が低電圧（例えば２．５Ｖ）Ｉ／Ｏ部が高電圧（例えば３．３Ｖ）の２種類の２次電圧で駆動される場合、低電圧側２．５Ｖより高電圧側３．３Ｖが遅れて立ち上がるとＣＰＵが正常に初期化されずシステムが暴走することがある。
【００２２】
また、帰還ループの利得が高いため、外部から遮断信号を受けレギュレータ回路が遮断状態になっても、遮断時には遮断信号自体が不安定になるため遮断が解除される場合が生じ得る。この時にレギュレータ回路が動作可能であれば、再び起動し、２次電源が立ち下がらなくなるという問題がある。
【００２３】
さらには、複数のレギュレータ回路及び対応の低電圧検出回路をＬＳＩに内蔵すると各々独立に帰還抵抗、低電圧検出抵抗を設けることになる。このため抵抗数の増加に伴う回路面積の増大や、帰還抵抗及び低電圧検出抵抗に流れる電流が増加することによる消費電流の増大という問題もある。
【００２４】
またさらに、バックアップ切換信号の論理を低電圧信号と同一論理を用いるとシステムのリセット解除と同期して解除されるためデータ保持の観点からも問題がある。
【００２５】
【発明が解決しようとする課題】
上述した従来の第１のシャントレギュレータ回路は、シャント抵抗に負荷電流と制御用のトランジスタを経由して流れる余剰電流との合計が流れ、余剰電流は、制御用のトランジスタで吸収されるがこの電流は無駄に消費され、消費電流の増大要因となるため、電池で駆動するような低消費電力を目的とするアプリケーションには不適当であるという欠点があった。
【００２６】
上記欠点の緩和を図った従来の第２のシャントレギュレータ回路は、２種以上の２次電源に対応する複数のレギュレータ回路をＬＳＩに内蔵する場合、これら複数のレギュレータ回路の各々の起動タイミングを正確に制御する必要があり、起動が複雑になる他、起動時のタイミング不具合によりアプリケーション対象システムの誤動作や暴走を起こすという欠点があった。また、帰還ループの利得が高いため、外部から遮断信号を受けレギュレータ回路が遮断状態になっても、遮断時における遮断信号自体の不安定性により遮断が解除された場合に再度起動し、２次電源が立ち下がらなくなるという欠点があった。さらに、これら複数のレギュレータ回路及び対応する低電圧検出回路の各々は独立に帰還抵抗、低電圧検出抵抗を備えることにより、抵抗数の増加に伴い回路面積が増大し、帰還抵抗及び低電圧検出抵抗に流れる電流の増加により消費電流が増大するという欠点があった。
【００２７】
本発明の目的は、２種類以上の電源電圧を必要とするＬＳＩに内蔵するレギュレータ回路で低電圧検出機能付きシャントレギュレータにおいて、一つの起動用ＳＷ１を用いて起動時のタイミングずれをなくし、抵抗数の削減と消費電流の低減を図ったシャントレギュレータ回路を提供することにある。
【００２８】
本発明の他の目的は、２次電源が遮断時、遮断信号が不安定になっても再び２次電源が立ち上がらないシャントレギュレータ回路を提供することにある。
【００２９】
【課題を解決するための手段】
請求項１記載の発明のシャントレギュレータ回路は、２種類以上の電源電圧を必要とするＬＳＩに内蔵され、１次電源の供給を受け安定化した第１及び第２の２次電源をそれぞれ出力する第１及び第２のレギュレータ部と、前記第１及び第２の２次電源の各々の第１及び第２の電圧を監視し、前記第１及び第２の電圧が予め定めた電圧以下になると警報のための第１及び第２の低電圧信号をそれぞれ出力する第１及び第２の低電圧信号検出部とを備えるシャントレギュレータ回路において、前記第１及び第２のレギュレータ部に供給する基準電圧を発生する基準電圧回路と、前記第１及び第２の低電圧信号の論理演算を行い統合低電圧信号を出力する論理回路と、入力端が前記１次電源に接続された起動用のスイッチと、各々のアノードが前記スイッチの出力端に接続された相互干渉防止用の第１及び第２のダイオードとを備え、前記第１及び第２のレギュレータ部の各々が、一端を前記１次電源に接続し他端を後述の第１のバイポーラトランジスタのコレクタに接続した第１の抵抗と、エミッタを前記１次電源にベースを前記第１の抵抗の他端と前記第１のバイポーラトランジスタのコレクタとの共通接続点にコレクタを他端が接地された負荷の一端にそれぞれ接続した第１接合型の第２のバイポーラトランジスタと、一端を前記第２のバイポーラトランジスタのコレクタに接続した第２の抵抗と、一端を前記第２の抵抗の他端に他端を接地にそれぞれ接続した第３の抵抗と、反転入力端を前記第２，第３の抵抗の共通接続端である第１のノードに非反転入力端を前記基準電圧回路の出力端にそれぞれ接続した増幅器と、ベースを前記増幅器の出力端にエミッタを接地にコレクタを前記第１の抵抗の他端にそれぞれ接続した第２接合型の前記第１のバイポーラトランジスタとを備え、前記第１及び第２の低電圧検出部が、一端を前記増幅器の非反転入力端に接続した第４の抵抗と、一端を前記第４の抵抗の他端に接続した第５の抵抗と、一端を前記第５の抵抗の他端に他端を接地にそれぞれ接続した第６の抵抗と、非反転入力端を前記第５及び第６の抵抗の共通接続端に反転入力端を前記第２，第３の抵抗の共通接続端である第２のノードにそれぞれ接続した第１のコンパレータと、ドレインを前記第４，第５の抵抗の共通接続端にソースを前記第５，第６の抵抗の共通接続端にゲートを前記第１のコンパレータの出力端にそれぞれ接続した第１導電型の第１のＭＯＳトランジスタとを備えて構成されている。
【００３０】
また、請求項２記載の発明は、請求項１記載のシャントレギュレータ回路において、外部から供給を受けた遮断信号を検出し遮断検出信号を出力する遮断信号検出回路を備え、前記第１及び第２のレギュレータ部の各々が、前記増幅器の出力端と前記第１のバイポーラトランジスタのベースとの間に前記遮断検出信号の供給に応じて前記増幅器の出力信号を遮断する出力遮断回路を備えて構成されている。
【００３１】
また、請求項３記載の発明は、請求項２記載のシャントレギュレータ回路において、前記遮断信号検出回路が、ソースを２次電源に接続しゲートに前記遮断信号の供給を受けドレインから前記遮断検出信号を出力する第１導電型の第１のＭＯＳトランジスタと、ソースを前記２次電源にゲートを前記第１のＭＯＳトランジスタのドレインにそれぞれ接続した第１導電型の第２のＭＯＳトランジスタと、反転入力端を前記第２のＭＯＳトランジスタのドレインに非反転入力端に基準電圧の供給を受け出力端を前記第２のトランジスタのゲート及び前記第１のトランジスタのドレインに接続して前記遮断検出信号を出力するコンパレータと、一端を前記２次電源に他端を前記第２のＭＯＳトランジスタのドレインにそれぞれ接続した第１の抵抗と、一端を前記第１の抵抗の他端に他端を接地にそれぞれ接続した第２の抵抗と、一端を前記第２の電源に他端を前記第２のＭＯＳトランジスタのゲートにそれぞれ接続した第３の抵抗とを備え、前記出力遮断回路が、ドレインを前記増幅器の出力端にソースを接地にそれぞれ接続しゲートに前記遮断検出信号の供給を受ける第２導電型の第３のＭＯＳトランジスタと、ドレインを前記第２の電源にゲートを前記増幅器の出力端にソースを前記第１のバイポーラトランジスタのベースにそれぞれ接続した第２導電型の第４のＭＯＳトランジスタと、一端を前記第４のＭＯＳトランジスタのソースに接続し他端を接地した定電流源とを備えて構成されている。
【００３２】
また、請求項４記載の発明は、請求項１記載のシャントレギュレータ回路において、前記ＬＳＩのデータバックアップ用のＲＡＭを有し、このＲＡＭの電源を生成したリセット信号とバックアップ解除信号に基づき外部のバックアップ電源から前記２次電源に切り換えるためのバックアップ切換信号を出力するバックアップ切換回路と、第１の時定数抵抗と第１の時定数コンデンサから成り前記リセット信号を生成する第１の時定数回路と、第２の時定数抵抗と第２の時定数コンデンサから成り前記バックアップ解除信号を生成する第２の時定数回路とを備えて構成されている。
【００３３】
また、請求項５記載の発明は、請求項４記載のシャントレギュレータ回路において、前記バックアップ切換回路が、入力端を一端が前記２次電源に接続された前記第１の時定数抵抗の他端に接続したインバータと、ドレインを一端が前記２次電源に接続された前記第２の時定数抵抗の他端にゲートを前記インバータの出力端にソースを接地にそれぞれ接続した第２導電型のＭＯＳトランジスタと、一方の入力端に前記２次電源の低下を警報するための低電圧信号の供給を受け他方の入力端を前記ＭＯＳトランジスタのドレインに接続し出力端から前記バックアップ切換信号を出力するＡＮＤ回路とを備えて構成されている。
【００３８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００３９】
本実施の形態のシャントレギュレータ回路は２種類以上の電源電圧を必要とするＬＳＩに内蔵され、安定化した第１及び第２の２次電源をそれぞれ出力する第１及び第２のレギュレータ部と、これら第１及び第２の２次電源の各々の第１及び第２の電圧を監視し、前記第１及び第２の電圧が予め定めた電圧以下になると警報のための第１及び第２の低電圧信号をそれぞれ出力する第１及び第２の低電圧信号検出部とを備えるシャントレギュレータ回路において、上記第１のレギュレータ部の電圧制御用の帰還回路の一部を構成し上記第１の２次電圧を予め定めた第１の電圧に分圧するための第１の帰還用抵抗と上記第１の低電圧信号検出部への第１の入力電圧生成のため上記第１の２次電圧を分圧するための第１の分電圧抵抗とを兼用し、上記第２のレギュレータ部の電圧制御用の帰還回路の一部を構成し上記第２の２次電圧を予め定めた第２の電圧に分圧するための第２の帰還用抵抗と上記第２の低電圧信号検出部への第２の入力電圧生成のため上記第２の２次電圧を分圧するための第２の分電圧抵抗とを兼用することと、第１及び第２のレギュレータ部の各々を同時に起動するための１つの起動用スイッチを備え、第１及び第２のレギュレータ部の起動タイミングのずれの発生を抑圧することとを特徴とするものである。
【００４０】
レギュレータ回路の起動は１つ起動用ＳＷを用いて行うため、各々の電源の起動がほぼ同時に行われる。従って、起動時のタイミングずれが起きなくアプリケーション対象システムの誤動作や暴走が回避できるという特徴をもつ。
【００４１】
また、シャントレギュレータの帰還抵抗を低電圧検出用抵抗と兼用することにより、抵抗数の削減と低電圧検出抵抗に流れる電流の削減ができるという特徴がある。
【００４２】
また、低電圧検出部は、基準電圧側にヒステリシス特性付加用の帰還を行うことにより、２次電源電圧の変動によるヒステリシス特性の変動がない。
【００４３】
また、レギュレータ回路の帰還抵抗と低電圧検出抵抗とを兼用しているため専用の低電圧検出抵抗が不要となる。
【００４４】
次に、本発明の実施の形態を図８と共通の構成要素には共通の参照文字／数字を付して同様に回路図で示す図１を参照すると、この図に示す本実施の形態のシャントレギュレータ回路は、それぞれ１次電源ＶＩＮの供給を受け電圧Ｖｒｅｇ１，Ｖｒｅｇ２の２次電源ＶＲＥＧ１，ＶＲＥＧ２を負荷Ｌ１，Ｌ２に供給するとともに低電圧信号ＶＬ１，ＶＬ２をそれぞれ出力する同一構成の２組のレギュレータ回路１，２と、基準電圧ＶＲＥＦを発生する基準電圧回路ＶＲ１と、低電圧信号ＶＬ１，ＶＬ２の否定論理積演算を行い低電圧信号ＶＬを出力するＮＡＮＤ回路ＮＡ１と、入力端が１次電源ＶＩＮに接続された起動用のスイッチＳＷ１と、各々のアノードがスイッチＳＷ１の出力端に接続された相互干渉防止用のダイオードＤ１，Ｄ２とを備える。
【００４５】
レギュレータ回路１は、１次電源ＶＩＮの供給を受け電圧Ｖｒｅｇ１の２次電源ＶＲＥＧ１を負荷Ｌ１に供給するレギュレータ部１１と、２次電源電圧Ｖｒｅｇ１を監視し、電圧Ｖｒｅｇ１が何らかの原因で低下した場合、この低下を検出して警報である低電圧信号ＶＬ１を出力する低電圧検出機能である低電圧検出部１２とを備える。
【００４６】
レギュレータ部１１は、一端を１次電源ＶＩＮに接続し他端を後述のトランジスタＱ１１のコレクタに接続した抵抗Ｒ１６と、エミッタを１次電源ＶＩＮにベースを抵抗Ｒ１６の他端とトランジスタＱ１１のコレクタとの共通接続点にコレクタを他端が接地された負荷Ｌ１の一端にそれぞれ接続したＰＮＰバイポーラ 型のトランジスタＱ１２と、一端をトランジスタＱ１２のコレクタに接続した抵抗Ｒ１２と、一端を抵抗Ｒ１２の他端に他端を接地にそれぞれ接続した抵抗Ｒ１１と、反転入力端を抵抗Ｒ１１，Ｒ１２の共通接続端であるノードＡ１に非反転入力端を基準電圧回路ＶＲ１の出力端にそれぞれ接続したオペレーショナルアンプ（以下オペアンプ）から成る増幅器ＯＰ１１と、ベースを増幅器ＯＰ１１の出力端にエミッタを接地にコレクタを抵抗Ｒ１６の他端にそれぞれ接続したＮＰＮバイポーラ型のトランジスタＱ１１とを備える。
【００４７】
低電圧検出部１２は、一端を増幅器ＯＰ１１の非反転入力端に接続した抵抗Ｒ１３と、一端を抵抗Ｒ１３の他端に接続した抵抗Ｒ１４と、一端を抵抗Ｒ１４の他端に他端を接地にそれぞれ接続した抵抗Ｒ１５と、非反転入力端を抵抗Ｒ１４とＲ１５との共通接続端に反転入力端を抵抗Ｒ１１，Ｒ１２の共通接続端であるノードＡ１に接続したコンパレータＣＰ１１と、ドレインを抵抗Ｒ１３とＲ１４との共通接続端にソースを抵抗Ｒ１４とＲ１５との共通接続端にゲートをコンパレータＣＰ１１の出力端にそれぞれ接続したＮチャネルＭＯＳ型のトランジスタＭ１１とを備える。
【００４８】
トランジスタＭ１１と抵抗Ｒ１４，Ｒ１５から成る帰還回路はコンパレータＣＰ１１にヒステリシス特性を付加するためのものである。
【００４９】
レギュレータ回路２は、１次電源ＶＩＮの供給を受け電圧Ｖｒｅｇ２の２次電源ＶＲＥＧ２を負荷Ｌ２に供給するレギュレータ部２１と、２次電源電圧Ｖｒｅｇ２を監視し、電圧Ｖｒｅｇ２が何らかの原因で低下した場合、この低下を検出して警報である低電圧信号ＶＬ２を出力する低電圧検出部２２とを備える。
【００５０】
レギュレータ部２１は、一端を１次電源ＶＩＮに接続し他端を後述のトランジスタＱ２１のコレクタに接続した抵抗Ｒ２６と、エミッタを１次電源ＶＩＮにベースを抵抗Ｒ２６の他端とトランジスタＱ２１のコレクタとの共通接続点にコレクタを他端が接地された負荷Ｌ２の一端にそれぞれ接続したＰＮＰバイポーラ 型のトランジスタＱ２２と、一端をトランジスタＱ２２のコレクタに接続した抵抗Ｒ２２と、一端を抵抗Ｒ２２の他端に他端を接地にそれぞれ接続した抵抗Ｒ２１と、反転入力端を抵抗Ｒ２１，Ｒ２２の共通接続端であるノードＡ２に非反転入力端を基準電圧回路ＶＲ１の出力端にそれぞれ接続したオペアンプから成る増幅器ＯＰ２１と、ベースを増幅器ＯＰ２１の出力端にエミッタを接地にコレクタを抵抗Ｒ２６の他端にそれぞれ接続したＮＰＮバイポーラ型のトランジスタＱ２１とを備える。
【００５１】
低電圧検出部２２は、一端を増幅器ＯＰ２１の非反転入力端に接続した抵抗Ｒ２３と、一端を抵抗Ｒ２３の他端に接続した抵抗Ｒ２４と、一端を抵抗Ｒ２４の他端に他端を接地にそれぞれ接続した抵抗Ｒ２５と、非反転入力端を抵抗Ｒ２４とＲ２５との共通接続端に反転入力端を抵抗Ｒ２１，Ｒ２２の共通接続端であるノードＡ２に接続したコンパレータＣＰ２１と、ドレインを抵抗Ｒ２３とＲ２４との共通接続端にソースを抵抗Ｒ２４とＲ２５との共通接続端にゲートをコンパレータＣＰ２１の出力端にそれぞれ接続したＮチャネルＭＯＳ型のトランジスタＭ２１とを備える。
【００５２】
トランジスタＭ２１と抵抗Ｒ２４，Ｒ２５から成る帰還回路はコンパレータＣＰ２１にヒステリシス特性を付加するためのものである。
【００５３】
次に、図１及び各信号波形をタイムチャートで示す図２を参照して本実施の形態の動作について説明する。以下、説明の便宜上、２つの同一構成のレギュレータ回路１，２のうち、代表としてレギュレータ回路１の動作について説明し、必要がある場合レギュレータ回路２の動作についても説明する。
【００５４】
まず、電源ＶＩＮが供給された初期状態では、レギュレータ部１１の制御用のトランジスタＱ１１が遮断状態であり、従って電圧降下用のトランジスタＱ１２のベースには、トランジスタＱ１１の遮断状態に対応して抵抗Ｒ１６での電圧降下はなくそのまま電源ＶＩＮが印加され、このトランジスタＱ１２も遮断状態となっている。
【００５５】
次に、起動用のスイッチＳＷ１をオンすると、ノードＡ３に１次電源ＶＩＮの電圧（以下電源ＶＩＮ）が供給され、これによりトランジスタＱ１１のベースに電源ＶＩＮと抵抗Ｒ１７，Ｒ１８の比で決まる分電圧が供給され、これまで遮断状態であったトランジスタＱ１１は動作状態となる。これにより、抵抗Ｒ１６にトランジスタＱ１１のコレクタ電流対応の電圧降下が生じ、トランジスタＱ１２のベース電圧が低下することにより電流が流れ２次電源ＶＲＥＧ１が発生する。ノードＡ１には、電源ＶＲＥＧ１の電圧Ｖｒｅｇ１と抵抗Ｒ１２，Ｒ１１の比で決まる分電圧が生じ増幅器ＯＰ１１の反転入力端子に印加される。ここで、説明の便宜上、抵抗Ｒ１２をレギュレータ部１１の帰還用抵抗と呼ぶ。
【００５６】
増幅器ＯＰ１１は、非反転入力端に供給を受けた基準電圧とノードＡ１の電圧ＶＡ１との差電圧を増幅し、その出力信号をトランジスタＱ１１のベースに供給する。
【００５７】
トランジスタＱ１１は供給を受けた増幅器ＯＰ１１の出力信号に応じてコレクタ電流を増減し、その結果のコレクタ電圧の変化をトランジスタＱ１２のベースにベース電流の変化として伝える。
【００５８】
すなわち、増幅器ＯＰ１１の出力信号が大きくなりトランジスタＱ１１のコレクタ電流が増加すると、抵抗Ｒ１６によりコレクタ電圧が低下し、ＰＮＰ型のトランジスタＱ１２のベースエッミタ電圧が増加することにより、このトランジスタＱ１２のベース電流が増加する。逆に、増幅器ＯＰ１１の出力信号が小さくなりトランジスタＱ１１のコレクタ電流が低減すると、トランジスタＱ１２のベース電流が低減する。
【００５９】
トランジスタＱ１２は、上記ベース電流の増減に従い出力電流を増減し、電圧Ｖｒｅｇ１を加減する。このように、増幅器ＯＰ１１、トランジスタＱ１１、抵抗Ｒ１６、トランジスタＱ１２、抵抗Ｒ１２，Ｒ１１は電圧制御用の帰還回路を構成する。従って、増幅器ＯＰ１１の反転入力端の電圧である電圧ＶＡ１が非反転入力端の電圧である基準電圧ＶＲ１と同一となると、この電圧制御動作が安定し、一定電圧Ｖｒｅｇ１の電源ＶＲＥＧ１を出力し、負荷Ｌ１に供給する。
【００６０】
レギュレータ回路２のレギュレータ部２１も同様の動作を行い、電圧Ｖｒｅｇ２の電源ＶＲＥＧ２を出力し、負荷Ｌ２に供給する。
【００６１】
上述したように、ノードＡ１の電圧ＶＡ１と基準電圧ＶＲＥＦとが同一のとき電圧Ｖｒｅｇ１を出力するので、次式が成立する。
【００６２】
ＶＡ１＝Ｒ１２／（Ｒ１１＋Ｒ１２）＝ＶＲＥＦ・・・・・・・・・（５）
ＶＡ１／Ｒ１１＝ＶＲＥＦ／（Ｒ１３＋Ｒ１４＋Ｒ１５）・・・・・・（６）
（６）式に（５）式を適用すると、次式のようになる。
【００６３】
Ｒ１１＝（Ｒ１３＋Ｒ１４＋Ｒ１５）・・・・・・・・・・・・・・・（７）
電源ＶＲＥＧ１の電圧Ｖｒｅｇは次式で表される。
【００６４】
Ｖｒｅｇ１＝ＶＲＥＦ１×｛（Ｒ１２＋Ｒ１１）／Ｒ１１｝＝ＶＲＥＦ×｛１＋Ｒ１２／（Ｒ１３＋Ｒ１４＋Ｒ１５）｝・・・・・・・・・・・・・・（８）
同様に、電源ＶＲＥＧ２の電圧Ｖｒｅｇ２は次式で表される。
【００６５】
Ｖｒｅｇ２＝ＶＲＥＦ×｛１＋Ｒ２２／（Ｒ２３＋Ｒ２４＋Ｒ２５）｝・（９）
また、これらレギュレータ部１１及び２１の起動は、一つの起動用のスイッチＳＷ１を用いて行うため同時に行われる。
【００６６】
低電圧検出部１２は、コンパレータＣＰ１１の反転端子に供給されるノードＡ１の電圧ＶＡ１を監視し、電圧ＶＡ１がコンパレータＣＰ１１の非反転端子の次式で表される電圧ＶＭ１より低下すると低電圧として検出し低電圧信号ＶＬ１を出力する。
ＶＭ１＝ＶＲＥＦ×（Ｒ１５）／（Ｒ１３＋Ｒ１４＋Ｒ１５）・（１０）
トランジスタＭ１１と抵抗Ｒ１４，Ｒ１５から成る帰還回路は、コンパレータＣＰ１１に所定のヒステリシス特性を付加する。
【００６７】
正常状態では、帰還抵抗Ｒ１２と抵抗Ｒ１１との分電圧である電圧ＶＡ１が電圧ＶＭ１より高く、コンパレータＣＰ１１は低電圧信号ＶＬ１としてＬレベルを出力している。また、トランジスタＭ１１は遮断状態となっている。
【００６８】
電圧ＶＡ１が低下し、電圧ＶＭ１より低くなると、コンパレータＣＰ１１は遷移しＨレベルを低電圧信号ＶＬ１として出力する。
【００６９】
このとき正常時には遮断しているトランジスタＭ１１が導通し、抵抗Ｒ１４が短絡状態となる。この結果、電圧ＶＭ１が上昇する。
ＶＭ１ｌ＝ＶＲＥＦ×（Ｒ１５）／（Ｒ１３＋Ｒ１５）・・・・・・・（１１）
従って、コンパレータＣＰ１１は電圧ＶＡ１が上昇してもこの新たな電圧ＶＭ１１を超えるまでは低電圧信号ＶＬ１としてＨレベルを出力し続ける。すなわち、コンパレータＣＰ１１の非反転端子の電圧ＶＭ１を実効的に増加させることにより、電圧ＶＡ１が上昇しても低電圧信号ＶＬ１のレベルが反転しないよう保持するヒステリシス特性を有する。
【００７０】
このように、コンパレータＣＰ１１の基準電源の入力端にヒステリシス特性を持たせることによりヒステリシス特性（電圧）が一定し、電源電圧低下時におけるヒステリシス特性変動を防止して安定動作を実現する。
【００７１】
同様に、低電圧検出部２２は、コンパレータＣＰ２１の反転端子に供給されるノードＡ２の電圧ＶＡ２を監視し、電圧ＶＡ２がコンパレータＣＰ２１の非反転端子の電圧ＶＭ１より低下すると低電圧として検出しＨレベルの低電圧信号ＶＬ２を出力する。
【００７２】
ＮＡＮＤ回路ＮＡ１はレギュレータ回路１，２の各々の低電圧検出部１２，２２の出力する低電圧信号ＶＬ１，ＶＬ２を否定論理積演算し、低電圧信号ＶＬを出力する。
【００７３】
レギュレータ回路１，２の各々の出力する電源ＶＲＥＧ１，ＶＲＥＧ２の電圧Ｖｒｅｇ１，Ｖｒｅｇ２が正常の場合は、低電圧信号ＶＬ１，ＶＬ２は両方ともＬレベルであり、低電圧信号ＶＬとしてＨレベルを出力する。電圧Ｖｒｅｇ１，Ｖｒｅｇ２のいずれか一方でも低下した場合、すなわち、低電圧信号ＶＬ１，ＶＬ２のいずれか一方でもＨレベルの場合は、低電圧信号ＶＬとしてＬレベルを出力する。
【００７４】
このように、本実施の形態のシャントレギュレータ回路は、レギュレータ回路１及び２の起動は、一つの起動用のスイッチＳＷ１を用いて行うため同時に行われので、起動タイミングのずれ等の不具合が発生しない。
【００７５】
また、低電圧検出用の分電圧抵抗をシャントレギュレータの帰還用の抵抗Ｒ１２と兼用しているため抵抗数が削減されるとともに、抵抗に流れる電流も低減される。
【００７６】
さらに、低電圧検出用の分電圧抵抗をシャントレギュレータの帰還用抵抗Ｒ１２と兼用しているため、低電圧検出電圧である検出点ノードＡ１，Ａ２の各々の電圧ＶＡ１，ＶＡ２は２次電源電圧Ｖｒｅｇ１，Ｖｒｅｇ２のサンプル電圧であるので、抵抗値の相対的なずれが生じてもこれら電源電圧Ｖｒｅｇ１，Ｖｒｅｇ２と低電圧検出電圧とが逆転することは起こり得ない。
【００７７】
また、さらに、コンパレータＣＰ１１の基準電源の入力端にヒステリシス特性を持たせることにより一定のヒステリシス特性（電圧）が得られ、電圧Ｖｒｅｇ電圧低下時におけるヒステリシス特性の変動を防止して安定動作を実現する。
【００７８】
次に、本発明の第２の実施の形態を図１と共通の構成要素には共通の参照文字／数字を付して同様に回路図で示す図３を参照すると、この図に示す本実施の形態の前述の第１の実施の形態との相違点は、遮断信号ＯＦＦＢの入力を検出し遮断検出信号ＳＤを出力する遮断信号検出回路３を備え、レギュレータ回路１，２の代わりに増幅器ＯＰ１１，ＯＰ２１の各々の出力端とトランジスタＱ１１，Ｑ２１の各々のベースとの間に挿入され出力端遮断検出信号ＳＤの供給に応答して増幅器ＯＰ１１，ＯＰ２１の出力を遮断する出力遮断器１３，２３をそれぞれ付加したレギュレータ部１１Ａ，２１Ａをそれぞれ備えるレギュレータ回路１Ａ，２Ａを備えるとともに、２次電源ＶＲＥＧ１，ＶＲＥＧ２の各々と接地間に挿入したツェナーダイオードＺ１，Ｚ２を備えることである。
【００７９】
遮断信号検出回路３は、ソースを電源ＶＲＥＧ２に接続しゲートに遮断信号ＯＦＦＢの供給を受けドレインから遮断検出信号ＳＤを出力するＰチャネルＭＯＳ型のトランジスタＭ３２と、ソースを電源ＶＲＥＧ２にゲートをトランジスタＭ３２のドレインにそれぞれ接続したＰチャネルＭＯＳ型のトランジスタＭ３１と、反転入力端をトランジスタＭ３１のドレインに非反転入力端に基準電圧ＶＲＥＦの供給を受け出力端をトランジスタＭ３１のゲート及びトランジスタＭ３２のドレインに接続して遮断検出信号ＳＤを出力するコンパレータＣＰ３１と、一端を電源ＶＲＥＧ２に他端をトランジスタＭ３１のドレインにそれぞれ接続した抵抗Ｒ３１と、一端を抵抗Ｒ３１の他端に他端を接地にそれぞれ接続した抵抗Ｒ３２と、一端を電源ＶＲＥＧ２に他端をトランジスタＭ３１のゲートにそれぞれ接続した抵抗Ｒ３３とを備える。
【００８０】
出力遮断器１３は、ドレインを増幅器ＯＰ１１の出力端にソースを接地にそれぞれ接続しゲートに遮断検出信号ＳＤの供給を受けるＮチャネルＭＯＳ型のトランジスタＭ１２と、ドレインを電源ＶＲＥＧ２にゲートを増幅器ＯＰ１１の出力端にソースをトランジスタＱ１１のベースにそれぞれ接続したＮチャネルＭＯＳ型のトランジスタＭ１３と、一端をトランジスタＭ１３のソースに接続し他端を接地した定電流源Ｉ１１とを備える。
【００８１】
出力遮断器２３は、ドレインを増幅器ＯＰ２１の出力端にソースを接地にそれぞれ接続しゲートに遮断検出信号ＳＤの供給を受けるＮチャネルＭＯＳ型のトランジスタＭ２２と、ドレインを電源ＶＲＥＧ２にゲートを増幅器ＯＰ２１の出力端にソースをトランジスタＱ２１のベースにそれぞれ接続したＮチャネルＭＯＳ型のトランジスタＭ２３と、一端をトランジスタＭ２３のソースに他端を接地した定電流源Ｉ２１とを備える。
【００８２】
図３及び各信号波形をタイムチャートで示す図４を参照して本実施の形態の動作について説明する。以下、説明の便宜上、２つの同一構成のレギュレータ回路１Ａ，２Ａのうち、代表としてレギュレータ回路２Ａの動作について説明し、必要がある場合レギュレータ回路１Ａの動作についても説明する。
【００８３】
遮断信号検出回路３のコンパレータＣＰ３１は、起動時における２次電源ＶＲＥＧ１，ＶＲＥＧ２の立ち上がりを検出するための立ち上がり検出用コンパレータであり、抵抗Ｒ３１，Ｒ３２とトランジスタＭ３１は２次電源ＶＲＥＧ２に付加したヒステリシス回路である。
【００８４】
まず、起動時には、立ち上がり検出用のコンパレータＣＰ３１が２次電源ＶＲＥＧ２の電圧Ｖｒｅｇ２の立ち上がりを検出するまでレギュレータ部１１Ａ，２１Ａの帰還を遮断する必要があるため、出力遮断器１３，２３の各々への遮断検出信号ＳＤをクランプ抵抗Ｒ３３で２次電源ＶＲＥＧ２にクランプする。これにより、出力遮断器１３，２３の各々のトランジスタＭ１２，Ｍ２２を導通させ増幅器ＯＰ１１，ＯＰ２１の各々の出力端を接地に短絡することにより、これら増幅器ＯＰ１１，ＯＰ２１の出力を遮断している。
【００８５】
コンパレータＣＰ３１のスレッシュホールド（しきい値）電圧ＶＴＨは、次式で表される。
【００８６】
ＶＴＨ＝ＶＲＥＦ×（１＋Ｒ３１／Ｒ３２）＝Ｖｒｅｇ２・・・・・（１２）
従って、起動時には、しきい値電圧ＶＴＨ＝Ｖｒｅｇ２となるまで、増幅器ＯＰ１１，ＯＰ２１の出力は遮断され電圧制御のための帰還回路は動作しない。
【００８７】
そのため２次側電圧が一瞬上昇するので、２次側電源ＶＲＥＧ１，ＶＲＥＧ２の各々にクランプ用のツェナーダイオードＺ１，Ｚ２を接続し、過剰な電圧上昇を抑える。
【００８８】
次に、図４を再度参照して本実施の形態の遮断信号ＯＦＦＢの入力時における遮断動作について説明すると、まず、遮断検出回路３は、Ｌレベルの遮断信号ＯＦＦＢの供給に応答してトランジスタＭ３２が導通し、Ｈレベルの遮断検出信号ＳＤを出力し、出力遮断器２３，１３に供給する。出力遮断器２３，１３のトランジスタＭ２２，Ｍ１２は遮断検出信号ＳＤのＨレベルに応じて導通するとともにトランジスタＭ２３，Ｍ１３は遮断状態となり、トランジスタ増幅器ＯＰ２１，ＯＰ１１の出力を遮断する。その結果、２次側電源ＶＲＥＧ２，ＶＲＥＧ１の電圧ＶＲｅｇ２，Ｖｒｅｇ１は下降し始める。
【００８９】
電圧ＶＲｅｇ２，Ｖｒｅｇ１が低下し低電圧検出部２２，１２の低電圧検出電圧以下になると、低電圧検出部２２，１２の各々のコンパレータＣＰ２１、ＣＰ１１が動作して各々の低電圧信号ＶＬ２，ＶＬ１がＨレベルとなり、その結果総合の低電圧信号ＶＬはＨレベルからＬレベルに変化する。
【００９０】
この時点で、シャントレギュレータ回路全体は初期状態になり、遮断信号ＯＦＦＢをＨレベルに反転すると、遮断状態は解除される。しかし、上記のように、立ち上がり検出用のコンパレータＣＰ３１は、しきい値電圧ＶＴＨを電圧Ｖｒｅｇ２に設定しているため、このコンパレータＣＰ３１は、電源ＶＲＥＧ２が電圧Ｖｒｅｇ２に達するまでの立ち上がり期間の間は立ち上がり状態を検出せず、遮断信号ＳＤとしてＨレベルを出力している。従って、出力遮断器２３，１３は増幅器ＯＰ２１，ＯＰ１１の出力遮断を継続するため２次電源ＶＲＥＧ２，ＶＲＥＧ１の電圧Ｖｒｅｇ２，Ｖｒｅｇ１は上昇せず、遮断状態を保持する。
【００９１】
遮断検出回路のトランジスタＭ３１は、遮断信号ＯＦＦＢがＨレベルに反転したとき導通し抵抗Ｒ３１を短絡する。このため、この時点でコンパレータＣＰ３１のしきい値電圧ＶＴＨは基準電圧ＶＲＥＦに設定される。
【００９２】
ここで、もし、コンパレータＣＰ３１のしきい値電圧ＶＴＨが低く設定されている場合に、シャントレギュレータ回路が初期状態になり、この状態で遮断が解除された時は、コンパレータＣＰ３１は立ち上がり状態を認識し、出力は破線で示すようにＬレベルを出力する。起動状態になると増幅器ＯＰ２１，ＯＰ１１の出力信号がトランジスタＱ２１，Ｑ１１に供給されるため電圧制御用の帰還回路が動作し、電圧Ｖｒｅｇ２，Ｖｒｅｇ１は破線のように再び起動するという不安定動作を行う。
【００９３】
本実施の形態では、上述のように、コンパレータＣＰ３１のしきい値電圧ＶＴＨを起動時にはＶＴＨ＝Ｖｒｅｇ２に設定して、２次電圧Ｖｒｅｇ２がＶＴＨを超えるまで帰還回路を動作させず、起動後は、しきい値電圧ＶＴＨを基準電圧ＶＲＥＦまで引き下げることにより、シャントレギュレータ回路は２次電圧Ｖｒｅｇ２が一度立ち上がると安定に動作する。
【００９４】
Ｌレベルの遮断信号ＯＦＦＢが入力され遮断状態になれば、トランジスタＭ３１は遮断し、コンパレータＣＰ３１のしきい値電圧ＶＴＨは電圧Ｖｒｅｇ２に上昇するため、遮断信号が不安定になっても再起動しない。
【００９５】
次に、データバックアップ用のＲＡＭを有するＬＳＩのシャントレギュレータ回路に適用する本発明の第３の実施の形態を図３と共通の構成要素には共通の参照文字／数字を付して同様に回路図で示す図５を参照すると、この図に示す本実施の形態の前述の第２の実施の形態との相違点は、このシャントレギュレータ回路を持つＬＳＩのデータバックアップ用のＲＡＭの電源を、生成したリセット信号ＲＢとバックアップ解除信号ＢＲに基づき外部のバックアップ電源から電源ＶＲＥＧ１に切り換えるためのバックアップ切換信号ＢＵＢを出力するバックアップ切換回路４を備えるとともに、その外部回路としてリセット信号ＲＢとバックアップ解除信号ＢＲを生成するためのそれぞれの一端を電源ＶＲＥＧ１に接続した抵抗Ｒ１，Ｒ２と、それぞれの一端を抵抗Ｒ１，Ｒ２の各々の他端に接続しそれぞれの他端を接地に接続したコンデンサＣ１，Ｃ２と、ＮＡＮＤ回路ＮＡ１の出力端に低電圧信号ＶＬのバッファリング用のバッファＢ１とを備えることである。抵抗Ｒ１とコンデンサＣ１との共通接続点はリセット信号ＲＢを、抵抗Ｒ２とコンデンサＣ２との共通接続点はバックアップ解除信号ＢＲをそれぞれ生成する。
【００９６】
バックアップ切換回路４は、入力端を抵抗Ｒ１の他端に接続したインバータＩ４１と、ドレインを抵抗Ｒ２の他端にゲートをインバータＩ１の出力端にソースを接地にそれぞれ接続したＮチャネルＭＯＳ型のトランジスタＭ４１と、一方の入力端をＮＡＮＤ回路ＮＡ１の出力端に他方の入力端をトランジスタＭ４１のドレインにそれぞれ接続し出力端からバックアップ切換信号ＢＵＢを出力するＡＮＤ回路Ａ４１とを備える。
【００９７】
一般に、この種のシャントレギュレータ回路を含むＬＳＩ（以下システム）のデータバックアップ用のＲＡＭは、まず、バックアップ切換信号により、シャントレギュレータ回路の起動時は外部のバックアップ用電源を用いて動作し、シャントレギュレータ回路が立ち上がって２次電源が安定してからバックアップ切換信号を解除してバックアップ用電源からシャントレギュレータ回路の２次電源に切り換える。
【００９８】
バックアップ切換信号の論理レベルを低電圧信号と同一にすると、システムのリセットの解除と同期してバックアップ切換信号も解除されるため、データバックアップ用ＲＡＭの電源が不安定となりデータが保持されなくなる。
【００９９】
本実施の形態では、独立したリセット信号ＲＢとバックアップ解除信号ＢＲを設定し、外付け素子である抵抗Ｒ１，コンデンサＣ１及び抵抗Ｒ２，コンデンサＣ２の各々の時定数でもってこれらリセット信号ＲＢ及びバックアップ解除信号信号ＢＲが動作する。
【０１００】
ここで、バックアップ解除信号ＢＲは、リセット信号ＲＢの解除後に充電されるように設定している。
【０１０１】
ＡＮＤ回路Ａ４１はバックアップ解除信号ＢＲと低電圧信号ＶＬとを入力しそれらの論理積演算（ＡＮＤ）を行いバックアップ切換信号ＢＵＢを出力する。
【０１０２】
また、バッファＢ１は、バックアップ切換信号ＢＵＢと低電圧信号ＶＬの同期をとるためのものである。
【０１０３】
図５及び各信号波形をタイムチャートで示す図６を参照して本実施の形態の動作について説明すると、まず、起動時は、コンデンサＣ１に抵抗Ｒ１を経由して電圧Ｖｒｅｇ１が充電されリセット信号ＲＢの電圧が上昇し、リセット信号ＲＢがＩ点の電圧に達するとリセットが解除される。
【０１０４】
リセットが解除されるとバックアップ解除信号ＢＲは抵抗Ｒ２を経由してコンデンサＣ２によって充電される。
【０１０５】
２次電圧Ｖｒｅｇ１／Ｖｒｅｇ２が上昇し、Ｈ点の電圧に到達すると、低電圧信号ＶＬは、Ｈレベルに遷移する。
【０１０６】
一方、バックアップ解除信号ＢＲが上昇し、Ｊ点の電圧に達すると、低電圧信号ＶＬとのＡＮＤによりバックアップ切換信号ＢＵＢがＨレベルに遷移する。
【０１０７】
低電圧検出部１２，２２での低電圧検出時は、低電圧信号ＶＬと同時にバックアップ切換信号ＢＵＢは遮断される。
【０１０８】
したがって、起動時は、レギュレータ部１１，２１の２次電源ＶＲＥＧ１，ＶＲＥＧ２が完全に立ち上がってからバックアップ用のＲＡＭの電源をバックアップ電源から２次電源ＶＲＥＧ１，ＶＲＥＧ２に切換える。
【０１０９】
また、低電圧検出時は、２次電源ＶＲＥＧ１，ＶＲＥＧ２が立ち下がる前にバックアップ電源に切換える。
【０１１０】
これにより、データバックアップ用ＲＡＭの電源が安定に供給される。
【０１１１】
【発明の効果】
以上説明したように、本発明のシャントレギュレータ回路は、第１及び第２のレギュレータ部の各々の電圧制御用の帰還回路の一部を構成し２次電圧を予め定めた第１の電圧に分圧するための帰還用抵抗と低電圧信号検出部への入力電圧生成のため２次電圧を分圧するための分電圧抵抗とを兼用することにより、抵抗数及び抵抗に流れる電流を低減するとともに、低電圧検出電圧は２次電源電圧のサンプル電圧そのものであるので、抵抗値の相対的なずれが生じてもこれら電源電圧と低電圧検出電圧とが逆転することは起こり得ないという効果がある。
【０１１２】
また、第１及び第２のレギュレータ部の各々を同時に起動するための１つの起動用スイッチを備えることにより、複数のレギュレータ回路の起動は、一つの起動用のスイッチを用いて行うため同時に行われことにより、起動タイミングのずれ等の不具合が発生しないという効果がある。
【０１１３】
またさらに、コンパレータの基準電源の入力端にヒステリシス特性付加回路を備えることにより一定のヒステリシス特性（電圧）が得られ、出力電圧の低下時におけるヒステリシス特性の変動を防止して安定動作が実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明のシャントレギュレータ回路の第１の実施の形態を示す回路図である。
【図２】本実施の形態のシャントレギュレータ回路における動作の一例を示すタイムチャートである。
【図３】本発明のシャントレギュレータ回路の第２の実施の形態を示す回路図である。
【図４】本実施の形態のシャントレギュレータ回路における動作の一例を示すタイムチャートである。
【図５】本発明のシャントレギュレータ回路の第３の実施の形態を示す回路図である。
【図６】本実施の形態のシャントレギュレータ回路における動作の一例を示すタイムチャートである。
【図７】従来の第１のシャントレギュレータ回路の一例を示す回路図である。
【図８】従来の第２のシャントレギュレータ回路の一例を示す回路図である。
【符号の説明】
１，２ レギュレータ回路
３ 遮断信号検出回路
４ バックアップ切換回路
１１，２１，１０１，１０１Ａ レギュレータ部
１２，２２，１０２ 低電圧検出部
Ａ４１ ＡＮＤ回路
Ｂ１ バッファ
Ｃ１，Ｃ２ コンデンサ
ＣＰ１１，ＣＰ２１，ＣＰ３１ コンパレータ
Ｄ１，Ｄ２ ダイオード
Ｉ４１ インバータ
Ｌ１，Ｌ２ 負荷
ＮＡ１ ＮＡＮＤ回路
ＯＰ１１，ＯＰ１０１ 増幅器
Ｍ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ４１，Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２ トランジスタ
Ｒ１，Ｒ２，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１６，Ｒ１７，Ｒ１８，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５，Ｒ２６，Ｒ２７，Ｒ２８，Ｒ３１，Ｒ３２，Ｒ３３ 抵抗
ＶＲ１ 基準電圧回路
Ｚ１，Ｚ２ ツェナーダイオード
Claims (5)
- ２種類以上の電源電圧を必要とするＬＳＩに内蔵され、１次電源の供給を受け安定化した第１及び第２の２次電源をそれぞれ出力する第１及び第２のレギュレータ部と、前記第１及び第２の２次電源の各々の第１及び第２の電圧を監視し、前記第１及び第２の電圧が予め定めた電圧以下になると警報のための第１及び第２の低電圧信号をそれぞれ出力する第１及び第２の低電圧信号検出部とを備えるシャントレギュレータ回路において、
前記第１及び第２のレギュレータ部に供給する基準電圧を発生する基準電圧回路と、
前記第１及び第２の低電圧信号の論理演算を行い統合低電圧信号を出力する論理回路と、
入力端が前記１次電源に接続された起動用のスイッチと、
各々のアノードが前記スイッチの出力端に接続された相互干渉防止用の第１及び第２のダイオードとを備え、
前記第１及び第２のレギュレータ部の各々が、一端を前記１次電源に接続し他端を後述の第１のバイポーラトランジスタのコレクタに接続した第１の抵抗と、エミッタを前記１次電源にベースを前記第１の抵抗の他端と前記第１のバイポーラトランジスタのコレクタとの共通接続点にコレクタを他端が接地された負荷の一端にそれぞれ接続した第１接合型の第２のバイポーラトランジスタと、
一端を前記第２のバイポーラトランジスタのコレクタに接続した第２の抵抗と、
一端を前記第２の抵抗の他端に他端を接地にそれぞれ接続した第３の抵抗と、
反転入力端を前記第２，第３の抵抗の共通接続端である第１のノードに非反転入力端を前記基準電圧回路の出力端にそれぞれ接続した増幅器と、
ベースを前記増幅器の出力端にエミッタを接地にコレクタを前記第１の抵抗の他端にそれぞれ接続した第２接合型の前記第１のバイポーラトランジスタとを備え、
前記第１及び第２の低電圧検出部が、一端を前記増幅器の非反転入力端に接続した第４の抵抗と、
一端を前記第４の抵抗の他端に接続した第５の抵抗と、
一端を前記第５の抵抗の他端に他端を接地にそれぞれ接続した第６の抵抗と、
非反転入力端を前記第５及び第６の抵抗の共通接続端に反転入力端を前記第２，第３の抵抗の共通接続端である第２のノードにそれぞれ接続した第１のコンパレータと、
ドレインを前記第４，第５の抵抗の共通接続端にソースを前記第５，第６の抵抗の共通接続端にゲートを前記第１のコンパレータの出力端にそれぞれ接続した第１導電型の第１のＭＯＳトランジスタとを備えることを特徴とするシャントレギュレータ回路。 - 外部から供給を受けた遮断信号を検出し遮断検出信号を出力する遮断信号検出回路を備え、
前記第１及び第２のレギュレータ部の各々が、前記増幅器の出力端と前記第１のバイポーラトランジスタのベースとの間に前記遮断検出信号の供給に応じて前記増幅器の出力信号を遮断する出力遮断回路を備えることを特徴とする請求項１記載のシャントレギュレータ回路。 - 前記遮断信号検出回路が、ソースを２次電源に接続しゲートに前記遮断信号の供給を受けドレインから前記遮断検出信号を出力する第１導電型の第１のＭＯＳトランジスタと、
ソースを前記２次電源にゲートを前記第１のＭＯＳトランジスタのドレインにそれぞれ接続した第１導電型の第２のＭＯＳトランジスタと、
反転入力端を前記第２のＭＯＳトランジスタのドレインに非反転入力端に基準電圧の供給を受け出力端を前記第２のトランジスタのゲート及び前記第１のトランジスタのドレインに接続して前記遮断検出信号を出力するコンパレータと、
一端を前記２次電源に他端を前記第２のＭＯＳトランジスタのドレインにそれぞれ接続
した第１の抵抗と、
一端を前記第１の抵抗の他端に他端を接地にそれぞれ接続した第２の抵抗と、
一端を前記第２の電源に他端を前記第２のＭＯＳトランジスタのゲートにそれぞれ接続
した第３の抵抗とを備え、
前記出力遮断回路が、ドレインを前記増幅器の出力端にソースを接地にそれぞれ接続しゲートに前記遮断検出信号の供給を受ける第２導電型の第３のＭＯＳトランジスタと、
ドレインを前記第２の電源にゲートを前記増幅器の出力端にソースを前記第１のバイポーラトランジスタのベースにそれぞれ接続した第２導電型の第４のＭＯＳトランジスタと、
一端を前記第４のＭＯＳトランジスタのソースに接続し他端を接地した定電流源とを備えることを特徴とする請求項２記載のシャントレギュレータ回路。 - 前記ＬＳＩのデータバックアップ用のＲＡＭを有し、このＲＡＭの電源を生成したリセット信号とバックアップ解除信号に基づき外部のバックアップ電源から前記２次電源に切り換えるためのバックアップ切換信号を出力するバックアップ切換回路と、
第１の時定数抵抗と第１の時定数コンデンサから成り前記リセット信号を生成する第１の時定数回路と、
第２の時定数抵抗と第２の時定数コンデンサから成り前記バックアップ解除信号を生成する第２の時定数回路とを備えることを特徴とする請求項１記載のシャントレギュレータ
回路。 - 前記バックアップ切換回路が、入力端を一端が前記２次電源に接続された前記第１の時定数抵抗の他端に接続したインバータと、
ドレインを一端が前記２次電源に接続された前記第２の時定数抵抗の他端にゲートを前記インバータの出力端にソースを接地にそれぞれ接続した第２導電型のＭＯＳトランジスタと、
一方の入力端に前記２次電源の低下を警報するための低電圧信号の供給を受け他方の入力端を前記ＭＯＳトランジスタのドレインに接続し出力端から前記バックアップ切換信号を出力するＡＮＤ回路とを備えることを特徴とする請求項４記載のシャントレギュレータ回路。
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