JP3592143B2

JP3592143B2 - Frame synchronization detection circuit

Info

Publication number: JP3592143B2
Application number: JP20759099A
Authority: JP
Inventors: 典生鈴木
Original assignee: 日本電気エンジニアリング株式会社
Priority date: 1999-07-22
Filing date: 1999-07-22
Publication date: 2004-11-24
Anticipated expiration: 2019-07-22
Also published as: JP2001036514A

Description

【０００１】
【発明の属する技術分野】
本発明はシリアルデータ伝送におけるフレーム同期引込処理を行うフレーム同期検出回路に関する。
【０００２】
【従来の技術】
ＣＣＩＴＴ／Ｈ２６１勧告に基づくＴＶ会議等のオーディオビジュアル（ＡＶ）サービス用符号化方式では、端末の伝送するＣＨ速度は６４Ｋｂｐｓを基本とし、そのＰ倍のビットレートとしている。６４Ｋｂｐｓの基本レートのフレーム構成は、８Ｋ周期のフレームで８ビット×８０オクテットとなっている。この中で、ビット番号（ｉ）の第８番目で、オクテット番号（ｋ）が第１〜第８がフレーム同期信号ＦＡＳ（ＦｒａｍｅＡｌｉｇｎｍｅｎｔＳｉｇｎａｌ）で、更に偶数（０）と奇数（１）の２フレームでＨ２２１のフレームを構成する。また、１６フレーム（０〜１５）で１マルチフレームを構成する。
【０００３】
図１４は、４．１Ｍ（４．０９６Ｍ）のシリアル信号の８Ｋフレーム構成のビット列の説明図である。即ち、８Ｋのフレームにおける８ビット毎のタイムスロット番号（ｊ）が第１〜第４迄の並びを示す。各タイムスロット（ＴＳ１〜ＴＳ６４）は、６４Ｋｂｐｓの伝送レートとなり、基本ＣＨの速度となる。ＣＨの速度が６４Ｋｂｐｓの場合、各タイムスロット（ＴＳ）は多重化されたＣＨ（ＣＨ１〜ＣＨ６４）を示すことになる。以下、１ＣＨの速度が６４Ｋの場合として説明し、ＣＨとＴＳとは同じとする。
【０００４】
図１５には、１．５Ｍに６４ＫのＣＨが２４ＣＨ多重化されたときのＨ２２１のフレームにおける各ＣＨ（ＴＳ）のビットの並びを示す。ＣＨ１は正規の並びである。第８ビット目の第１〜第１６迄のオクテット番号（ｋ）に、ＦＡＳ及びＢＡＳ（Ｂｉｔ−ｒａｔｅＡｌｌｏｃａｔｉｏｎＳｉｇｎａｌ）の信号が多重化されている。ＣＨ２４の表示は、伝送の途中でこのＣＨ（ＴＳ）についてデータ遅延が発生して、ビット番号で４とオクテット番号で３だけ位置がずれた場合について示している。
【０００５】
Ｈ２２１の同期パターンは、偶数フレームのＦＡＳの第２ビットから第８ビット（ＦＡＳの１ワードは「Ｘ００１１０１１」）及び奇数フレームのＦＡＳの第２ビット（ＦＡＳの１ワードは「Ｘ１ＸＸＸＸＸＸ」）の２フレームによりフレーム同期パターンが構成されている。
【０００６】
この勧告に基づくＴＶ会議装置を用いて多地点会議を行う場合には、多地点制御装置（ＭＣＵ）では、各地点からの信号を受けて音声の合成や画面の切替等を行う。しかし、各端末からの信号に対してＨ２２１のフレーム同期をとってから信号を分離して処理する必要がある。端末が例えば６４Ｋｂｐｓで符号化した場合、ＩＳＤＮ回線等を経由して信号がＭＣＵの設置地点へ送られて来る。ＩＳＤＮ回線が１．５Ｍの場合、途中の交換局で多重化できれば、１．５Ｍの回線にもＣＨが６４Ｋのレートで、２４ＣＨの信号が多重化されてＭＣＵへ伝送されて来る。１．５Ｍが３本では、７２ＣＨとなり、シリアルデータとしては４．６Ｍｂｐｓの速度となる。ＭＣＵの制御処理を時間遅れなく行うには、複数（例えば６４地点）の参加地点について会議設定が迅速に行えるように、フレーム位相が異なる各ＣＨフレーム同期を全ＣＨ（６４ＣＨ）分について可及的速やかに各フレーム同期の確立が必要になる。
【０００７】
以下従来のフレーム同期検出回路におけるサーチ時間の短縮方法を説明する。例えば、特開昭６３−９８２３７号公報の「同期検出回路」では、１フレーム周期分の各ビットの検出状態（１ビット）を保存できるメモリを設け、各フレーム毎に変化する同期ビットと入力ビットと入力データをビット毎に比較して、比較結果をメモリに保存する。次のフレームでは、フレームの同期ビットとの判定結果と、メモリに書込んだ１フレーム前の判定結果を読出したものとから判定し、その判定結果をメモリに書込む。これを更に順次繰返して、結果的に同期パターンと一致する位置だけがメモリ上に示されるので、その場所が同期の場所であることが判る。この方法では、ビット毎の引込み過程の情報をメモリに書込むことにより、全ビットに対するサーチが並行して行え、検出時間も短縮できる。
【０００８】
また、特開平５−１７５９５４号公報には「シリアルデータのフレーム同期検出回路」を開示している。このフレーム同期検出回路では、１フレーム分の各ビットの検出状態（複数ビット）を保存できるメモリを用意する。フレームパターンとの一致検出部の比較を行って、その検出結果とメモリに記憶された１フレーム前の情報とから新たな情報を、一致回数、不一致回数、同期確立情報として更新してメモリに書込む。これにより、全ビットに対するサーチ結果を保存しておき、全サーチの検出を行い、検出時間を短縮する。この構成のブロック図を図１６に示す。
【０００９】
図１６のシリアルデータのフレーム同期検出回路は、シリアルデータが入力されるパターン一致検出部１６１、フレーム検出カウンタ部１６２及びフレーム情報記憶部１６３より構成される。パターン一致検出部１６１は、シリアルデータと同期パターンとを比較して、一致及び不一致信号をフレーム検出カウンタ部１６２に対して出力する。フレーム検出カウンタ部１６２は、一致及び不一致の値のカウント（計数）を行う。カウント前の値は、フレーム情報記憶部１６３から供給される１フレーム前のフレーム情報、即ち一致及び不一致の値である。このフレーム情報を基に、一致及び不一致のカウントを行い、得られた一致カウンタ値、確立結果をフレーム情報記憶部１６３に供給する。フレーム情報記憶部１６３では、供給された一致カウンタ値及び不一致カウンタ値をメモリの所定アドレスに書込み、１フレーム後に読出す。フレーム毎に全ビットのパターン一致／不一致情報を記憶することにより、フレーム同期引込み時間を短縮する。
【００１０】
更に、関連する従来技術が、特開平８−３０７４０４号公報の「フレーム同期方法及びフレーム同期装置」及び特開平９−８７９２号公報の「フレーム同期方法及びフレーム同期回路」に開示されている。
【００１１】
【発明が解決しようとする課題】
上述した従来技術では、一致／不一致情報をフレーム毎に全ビットについて記憶部に記憶する為に、多重化するＣＨ数が増加し、シリアルデータの速度が高速となった場合に、記憶する為のメモリ容量が大きくなるという欠点があった。また、一致／不一致情報をシリアルクロックデータ毎に判定してメモリに書込む為に、シリアルクロックが高速になると、それに比例して高速でメモリにアクセスする必要があり、高速アクセスのメモリを使用するか、複数相に展開してアクセス時間を短縮する必要が生じ、その為にメモリが増加し高価になるという問題があった。
【００１２】
本発明の目的は、サーチ速度を全ビット同時サーチに比して、できる限り落さずに逐次ビットシフトのサーチ方式よりは高速にサーチでき、メモリ容量を少なく且つ低速アクセスのメモリを使用して構成可能なフレーム同期検出回路を提供することである。
【００１３】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるフレーム同期検出回路は、次のような特徴的な構成を採用している。
【００１４】
（１）フレーム同期が分散して含まれ且つデータＣＨが多重化されたシリアルデータからフレーム同期パターンが順番に並ぶような信号の並びに直列並列変換し、複数の位相で同期検出する同期パターンより長いビットの並列信号を出力する直並列変換部と、
前記並列信号をブロック毎に区切り、ブロック並列信号につき同期パターンの一致の有無の検出を行い、同期パターンの有無と同期検出されたパターンの先頭位置を示す情報を出力するパターン検出部と、
検索ブロック毎の判定情報を記憶する情報記憶部と、
前記パターン検出部で得た検出情報及び前期情報記憶部から読出した１フレーム前の判定情報を用い、フレーム同期の引込み状態の判定処理を前記検索ブロック毎に行い、同期の引込み状態及び同期の位置情報を次の判定情報として出力するフレーム検出処理部とを備えるフレーム同期検出回路。
【００１５】
（２）前記直並列変換部として、入力シリアルデータをパラレル変換してワード毎にメモリに書込む手段と、ワードの順番がオクテット番号順になるよう前期メモリから読出してレジスタファイルに蓄える手段と、並び替えを行いオクテット番号順に並列に並んだ信号を前記レジスタファイルから出力する手段とを有する上記（１）のフレーム同期検出回路。
【００１６】
（３）前記レジスタファイルに蓄える１ブロックのデータを基に同期検出処理が行える範囲を１検索ブロックとし、前記フレーム検出処理部で前記検索ブロック毎に引込み判定を行って、引込み状態情報と位置情報とから成る判定情報を出力し、前記情報記憶部で検索ブロック毎に記憶する上記（２）のフレーム同期検出回路。
【００１７】
（４）前記フレーム同期パターンが順番に並ぶオクテット番号順の方向に対して１つの情報記憶アドレスを有し、前記判定情報中の前記位置情報は、引込み判定状態にある同期検出位置がフレームのオクテット番号のどの位置にあるかを示す信号を前記位置情報として含む判定情報を記憶する記憶手段を有する上記（１）のフレーム同期検出回路。
【００１８】
（５）前記情報記憶部は、タイムスロット毎に情報記憶のアドレスを持ち、前記判定情報中の前期位置情報としては、引込み判定状態にある同期検出位置が前記タイムスロットのどの位置にあるかを示す信号を位置情報として含む判定情報を記憶する上記（１）のフレーム同期検出回路。
【００１９】
（６）フレーム同期が分散して含まれ且つデータCHが多重化されたシリアルデータからフレーム同期パターンが順番に並列に並ぶように出力する直並列変換部と、
該直並列変換部からの並列信号を所定タイミングで取込むレジスタと、
該レジスタからの並列信号から同期パターンを検出し、同期パターンの有無及び同期検出されたパターンの先頭位置を示す情報を出力するパターン検出部と、
位置情報及び引込み状態情報から成る判定情報を記憶する情報記憶部と、
前記パターン検出部で得た検出情報及び前期情報記憶部から読出した前記判定情報を用いてフレーム検出の判定処理を行い、更新した判定情報を前記情報記憶部に出力するフレーム検出処理部と、
シリアルクロック毎に出力される並列信号から、ビット番号とオクテット番号を加算した値が所定関係になるようにレジスタに取込む手段と、
を備えるフレーム同期検出回路。
【００２０】
（７）前記直並列変換部は、シフトレジスタとして動作するメモリとレジスタとにより構成される上記（６）のフレーム同期検出回路。
【００２２】
【発明の実施の形態】
以下、本発明によるフレーム同期検出回路の好適実施形態例を添付図を参照して詳細に説明する。
【００２３】
先ず図１は、本発明によるフレーム同期検出回路の第１実施形態例のブロック図である。このフレーム同期検出回路１０は、シリアルデータが入力される直並列変換部１、レジスタ（Ｄ）２、パターン検出部３、フレーム検出処理部４、情報記憶部５及びパルス発生器（ＰＧ）６より構成される。
【００２４】
直並列変換部１は、１ワード８ビットのメモリを含み、シリアルデータを、それに含まれる同期ビットが連続した同期パターンとして検出できるように、ＣＨのデータがオクテット番号順に並ぶようにシリアル−パラレルデータ変換を行う。ここで、シリアルデータは、１ＣＨが６４Ｋｂｐｓの速度で、６４ＣＨが多重化されている場合には、シリアルデータの速度は約４．１Ｍｂｐｓとなる。図１４に、そのデータ並びとタイムスロット（基本ＣＨ）の関係を示す。
【００２５】
シリアル入力データＸの並びをＨ２２１の１フレームの信号の多重化信号としてＸ（ｉ，ｊ，ｋ）で示すと、ｉ＝１〜８（ビット番号）、ｊ＝１〜１６（ＣＨ番号）及びｋ＝１〜８０（オクテット番号）と表せる。１フレーム蓄えて変換する場合、変換部のメモリの大きさは、６４×８０ワードの大きさのアドレスが必要となる。Ｈ２２１は、ＦＡＳの７ビットと＋１ビットの同期パターンで、２フレームでフレーム同期を構成している。ここでは、説明を簡単にする為に、ＦＡＳが８ビットの同期パターンを持ち、８０オクテットで１フレームで同期が構成されていると仮定する。尚、パターン検出を行う検索ブロックの決め方によっては、せいぜい１６オクテットの数倍程度の範囲、従って６４×１６ワードの数倍のアドレスがあればよい。入力シリアルデータＸ（ｉ，ｊ，ｋ）が、８ビットを１ワードとしてメモリに書込むと、書込ワードデータがＸＷ（ｊ，ｋ）、パラレル変換後のオクテット順出力の１６ビットのワードデータは、ＸＤ（ｉ，ｊ，ｋ／８）でアドレスが関連付けられる。
【００２６】
パルス発生器６は、シリアルクロックを１／８分周して得たクロックと必要なタイミング信号と各部の動作に必要な制御信号を各部へ供給する。直並列変換部１は、１／８周期毎にオクテット方向に番号（ｋ）が連続する２ワード（１〜１６オクテットの１６ビット）のデータを読出してレジスタ２に供給する。ブロック並列信号は、オクテット順に並んだ１６ビットの信号となる。
【００２７】
レジスタ２は、直並列変換部１の出力のタイミングをとり直してパターン検出部３へ供給する。直並列変換部１から読出した信号のままで後段のパターン検出部３での処理が十分間に合う場合には、レジスタ２を省略してもよい。パターン検出部３は、同期パターンが８ビットであるので、検索ブロックも８ビットの範囲とし、オクテット番号が１〜８、位相は０〜７迄ずらした８回路を並列に有する。即ち、検出回路では、第１〜第８オクテット迄の８ビット、第２〜第９オクテット迄の８ビット、……、第８〜第１５オクテット迄の８ビットに対して各々８ビットの同期パターンと一致するか否かを判定する。一致するか否かの一致情報の外に、一致した場合には、一致した同期パターンの先頭のオクテット位置を示す番号（位相情報）を求める。フレーム同期パターンが８ビットの場合、並列の８つの検出回路で、一致するのは１か所であるので、検出情報としては一致情報（１ビット）と位相情報（３ビット）あればよく、これを検出情報としてフレーム検出処理部４へ供給する。
【００２８】
フレーム検出処理部４は、情報記憶部５から同じ位置の前フレームの引込み判定状態を示す判定情報を読出し、パターン検出部３からの検出情報と、読出した判定情報から引き込み状態の判定を行う。これにより、新たな判定情報を発生させ、これを情報記憶部５に供給する。判定情報としては、引込み確立を示す確立情報、引込み状態を示す状態情報、同期が検出された位置を示す位相情報が必要である。引込み判定を前方３段、後方２段で行う場合には、引込みの遷移状態を示す状態情報（２ビット）、引込み確立を示す確立情報（１ビット）、先頭位置を示す位相情報（３ビット）の計６ビットの判定情報が記憶部に記憶される。
【００２９】
情報記憶部５の情報メモリＩＭは、１ワードのデータとして８ビット又は１６ビットあればよく、アドレスの大きさは、検索方式にもよるがワード単位の全ビット同時検索の場合には、一番容量が大きいが、６４×８０ワードの容量となる。（しかし、従来技術では、この８倍のアドレスが必要であった。）その他の情報として、複数ＣＨが引込み状態に入った場合の優先付けを行う為に、各ＣＨが引込み状態に入っているか否かを示す情報が必要である。番号ｊのＣＨがフレーム引込み状態を示す情報を、フレーム同期状態情報メモリＦＦ（ｊ）に記憶することにすると、ｊは６４のサイズとなる。これも情報記憶部５で記憶することにする。
【００３０】
次に、図２を参照して、図１中の直並列変換部１の具体的構成例を説明する。この直並列変換部１は、直並列（Ｓ／Ｐ）変換器２１、メモリ２２、レジスタファイル２３及び制御回路２４から構成される。Ｓ／Ｐ変換器２１は、シリアルデータＸ（例えば６４Ｋ×６４ＣＨ＝４．１Ｍｂｐｓのシリアルデータ）をＣＨ毎に８ビットのデータが１ワードの信号ＸＷになるようにパラレル変換してメモリ２２に書込む。制御回路２４は、書込み側のアドレスを１ＣＨから６４ＣＨまで順に、更にオクテット番号が１〜８０迄順に書込むようにアドレスを制御する。読出しは、或るＣＨ番号に対してオクテット番号のアドレスが１〜１６迄に対応するアドレスのデータを順次読出して、レジスタファイル２３に書込む。メモリ２２は、８ワード（６４ビット）書込まれる間に１６ワード（１２８ビット）読み出す。ＣＨ番号が１〜６４迄の場合について、各々１６ワード毎の読出し処理を終えたら、次に再度１ＣＨ番号に戻るが、今度はオクテット番号が９〜２７のアドレスのデータが読出されるようにアドレスを制御する。
【００３１】
メモリ２２で並び替えが行われるので、書込みと読出しの番号が同じ時があると、追越し／追抜きが発生して、データの不連続が発生する可能性がある。そこで、追越し／追抜きが発生しないように、書込みのオクテット番号と読出しのオクテット番号は、最初に１６以上ずらせて開始する。レジスタファイル２３は、６４ビットのレジスタファイル２組から構成され、６４ビットのレジスタは、８ビット（ビット番号１〜８）×１６ワード（オクテット番号１〜１６）で書込まれたデータＸＷを８ワード（ビット番号１〜８）×１６ビット（オクテット番号１〜１６）の並びに変換した信号ＸＤに変換して出力する。即ち、レジスタファイル２３の出力にはシリアルデータＸの１／８の周期でオクテット番号順に並んだ１６ビットのデータが１ワードとしてビット番号の若い順にワード毎に出力される。
【００３２】
次に、図３を参照して、図１中のパターン検出部３の具体的構成例を説明する。このパターン検出部３は、論理回路３１とデコーダ３２より構成される。論理回路３１は、入力１６ビットのオクテット番号順に並んだブロック並列信号を、上から順番に１ビットずつシフトして、各々８ビットずつ取出し、各８ビットと８ビットの同期パターンと一致するか否かを比較する。パターンが０のビットは反転した信号とし、１のビットはそのままの信号で、これら８信号の論理積をとれば、入力信号が同期パターンと一致したときは論理積は１となる。もし、一致しなければ０となる。位相の異なる８組の比較回路の出力は、デコーダ３２へ供給される。デコーダ３２は、８ビットの比較出力信号をオクテット番号ｋ（１〜８）の位置を示す３ビットの位置信号（位相情報）ｎ（又はｋ＊）に変換して出力する。一致がない場合の位置信号ｎの値は０とする。また、検索ブロック内での一致の有無（同期検出の有無）を示す１ビットの一致信号ＳＤ（一致のとき１、不一致のとき０）を出力する。
【００３３】
図４は、図１中のフレーム検出処理部４の詳細ブロック図を示す。このフレーム検出処理部４は、状態判定回路４１とフレームタイミング回路４２より構成される。状態判定回路４１には、パターン検出部３から位置信号ｎと一致信号ＳＤが供給され、情報記憶部５から前フレームの検索情報として位置信号Ｎ、同期確立信号ＦＥ及び状態信号Ｐｎが読出されて供給される。また、情報記憶部５からフレーム同期状態信号ＦＦも読出されて状態判定回路４１に供給される。状態判定回路４１は、これらの入力から図５に示す判定を行い、位置信号Ｎ、同期確立信号ＦＥ、状態信号Ｐｎ及びフレーム同期状態信号ＦＦを出力する。
【００３４】
図５の状態信号Ｐｎの設定は、前方３段後方２段の保護の場合である。引込み状態になる場合、Ｐｎの値は、同期の検出（ＳＤ＝１）が連続して発生すると、０、１、２と増加する。連続して同期が検出されなければ、引込み状態はリセット（Ｐｎ＝０）される。２回連続して検出されたとき（Ｐｎ＝２）、ＦＥ＝０であれば、同期確立と判定し、ＦＥ＝１及びＰｎ＝３に設定する。同期確立状態から同期外れ（ＳＤ＝０）が発生すると、Ｐｎの値を１ずつ下げる。途中で同期検出（ＳＤ＝１）があると、Ｐｎ＝３に再設定する。同期外れが３回連続して発生し、Ｐｎ＝０となると、同期確立が崩れたと判定してＦＥ＝０、ＦＦ＝０に設定する。フレーム同期状態信号ＦＦ（ｊ）は、各ＣＨに１ビットあり、ＣＨがｊの確立信号ＦＥ（ｉ，ｊ，ｋｘ）が１又は０に変化したとき、ＦＥ（ｊ）を１又は０に書換えが行われる。
【００３５】
フレームタイミング回路４２には、直並列変換部１へ供給されるデータＸ（ｉ，ｊ，ｋ）のアドレスと、パターン検出時のアドレス（ｉ，ｊ，ｋ／８）及び位置信号Ｎと同期確立信号ＦＥが供給される。同期確立状態信号ＦＥが１となったとき、フレーム同期が確立されたことになり、その位置は、パターン検出時のアドレスが（ｉ，ｊ，ｋｘ）の場合には、入力データのＸ（ｉ，ｊ，Ｎ＋８＊ｋｘ）に相当するアドレスの場所がフレーム同期の先頭となる。直並列変換処理等で入力されるデータのフレーム位相と検出されたフレーム同期の位置は、変換方法に依存してアドレスがずれるので、入力信号に対応したフレームパルスを出すには、両者の差を補正して出力する。
【００３６】
次に、図６を参照して本発明によるフレーム同期検出回路の第２実施形態例を説明する。このフレーム同期検出回路６０は、シリアルクロックの１／６４の周期毎に検出判定処理を行う（図１のフレーム同期検出回路１０では、直並列変換部１から出力されるオクテット順の１６ビットのデータが、シリアルクロックの１／８の周期毎に出力され、フレーム検出も１／８周期で行う場合を示した）。
【００３７】
このフレーム同期検出回路６０は、シリアルデータＸが入力される直並列変換部６１、レジスタ６２、パターン検出部６３、フレーム検出処理部６４、情報記憶部６５及び制御回路６６より構成される。制御回路６６は、図１及び図２に示すパルス発生器６及び制御回路２４の両機能を有する。
【００３８】
直並列変換部６１は、シリアルデータＸをオクテット順に（１〜１６の番号の１６ビット）並び替えし、ブロック並列信号として、オクテット順に並んだ１ワード１６ビットの信号ＸＤをレジスタ６２に供給する。オクテット順の信号は、シリアルクロックの１／６４周期毎に８ワード分のブロック並列信号がシリアルクロックの速度で８タイムスロット分バースト的に高速のクロックで出力される。レジスタ６２は、直並列変換部６１からの信号ＸＤのタイミングをとり直す為のシリアルデータの速度のクロックで動作するレジスタである。
【００３９】
パターン検出部６３は、位相をずらした８組のパターン検出器であり、バースト的に読出された１ワード１６ビットのブロック並列信号ＸＤに同期パターンがあるか否かを検出する。同期パターンが検出された場合には、オクテット位置ｋ＊と、ビット位置ｉ＊を示す位置信号と、同期信号ありを示すＳＤを１として出力する。位置信号は、８ビット×８オクテットで示される判定ブロック内の信号で、どの位置に同期パターンの先頭が検出されたかを示す。擬似同期で２か所以上で検出されても、パターン検出部６３は検出された信号をそのままフレーム検出処理部６４へ送る。
【００４０】
フレーム検出処理部６４は、情報記憶部６５から同じ判定ブロックに該当する情報が記憶されたメモリアドレスから、前のフレームの引込み判定状態を示す判定情報を読出し、パターン検出部６３からの検出情報とこの読出された判定情報から引込み状態の判定を行う。これにより、新たな判定情報を発生し、これを情報記憶部６５に供給する。判定情報としては、引込み確立を示す同期確立情報、引込み状態を示す状態情報、同期が検出された位置を示す位相情報が必要である。８ビット×８オクテットのブロックで１つの判定処理を行う為に、処理ブロックの同期検出の位置を示す為、オクテット位置ｋ＊に３ビット、ビット位置ｉ＊に３ビットの合計６ビットが位置情報として必要である。
【００４１】
引込み状態判定では、１フレーム前の同じ位置で検出されたかを最初に判定し、同じ位置で同期検出されているか又は引込みが外れない状態の範囲では、前回の位置情報における引込み判定を行う。別の位置で同期が検出され且つ前回検出された位置の引込み外れ状態が確定する場合には、前回の位置情報より後の位置で最初に同期が検出された場所を新たな位置情報として同期引込み状態の判定を行う。８ビット×８オクテットのブロックで処理し、引込み判定を前方３段後方２段で行う場合には、引込みの遷移状態を示す状態情報（２ビット）、引込み確立を示す同期確立情報（１ビット）及び同期先頭位置を示す位置情報（６ビット）の合計９ビットの判定情報が情報記憶部６５に記憶される。情報記憶部６５の情報メモリＩＭは、１ワード１６ビットで、アドレスの大きさは６４×８０／８＝６４０ワードである。
【００４２】
次に図７は本発明によるフレーム同期検出回路の第３実施形態例のブロック図を示す。このフレーム同期検出回路７０は、オクテット方向を１つの大きなブロックと考えて同期引込みの判定処理を行うことを特徴とする。このフレーム同期検出回路７０は、直並列変換部７１、パターン検出部７３、フレーム検出処理部７４、情報記憶部７５及びパルス発生器７６より構成される。また、直並列変換部７１は、Ｓ／Ｐ変換期７１ａ、メモリ７１ｂ、レジスタファイル７１ｃおよび制御回路７１ｄを含んでいる。
【００４３】
シリアルデータＸは、直並列変換部７１のＳ／Ｐ変換機７１ａで８ビットのパラレル信号に変換され、８ビットを１ワードとしてメモリ７１ｂに書込まれる。メモリ７１ｂからは、オクテット順に１６ワードが読出されてレジスタファイル７１ｃに供給される。このレジスタファイル７１ｃは、８ビット（ビット番号）×１６ワード（オクテット番号）の信号を並び替え、１６ビット（オクテット番号）×８ワード（ビット番号）の信号として、オクテット順に並んだ１６ビットの信号（ブロック並列信号）を出力する。
【００４４】
パターン検出部７３では、ブロック並列信号から同期パターンの有無を検出する。同期検出の有無を示す信号ＳＤと、１６ビットの信号ブロックのどの位置で同期の先頭が検出されたかを示す位置信号ｋ＊とを出力する。フレーム検出処理部７４では、同期検出された情報ＳＤ及びｋ＊からフレーム同期引込み判定を行う。情報記憶部７５に記憶するメモリ容量を少なくする為に、オクテット番号方向には１アドレスのメモリしか持たないで、前回同期が検出されたオクテット番号（ｋ）の位置情報を情報としてメモリに記憶する方法をとる。ビット番号（ｉ）及びＣＨ番号（ｊ）のメモリアドレスは、同期検出が行われるビット番号、ＣＨ番号の位置に対応するアドレスのメモリの情報を読出し、位置情報が現在検出しているオクテット位置と一致するか判定する。オクテット位置が一致する場合には、同期検出の有無に従って同期引込み状態の判定を行う。同期引込み外れの状態が確立した場合には、そのオクテット番号以降で最初の同期検出が行われた場所を新たな検出位置として位置情報を記憶し、引込み状態の判定を行う。オクテットの位置が一致しないときは、通常何の処理も行わない。
【００４５】
現在検出しているブロックのオクテット番号の位置は、制御回路７１ｄで制御するメモリ７１ｂのアドレスにおいて、処理ブロックの先頭のオクテット番号の位置ｋ８から与えられる。処理ブロックが８オクテットであるので、読出す処理ブロックの先頭アドレスｋ８は、８ずつ飛んだ値（即ち８の整数倍）となる。従って、同期検出しているブロックの同期検出されたオクテット番号位置ｋは、処理ブロックの位置（ｋ８）とブロック内の位置を示す３ビット（ｋ＊）の信号を加算した値で求められる。
【００４６】
次に、図８は本発明によるフレーム同期検出回路の第４実施形態例のブロック図である。このフレーム同期検出回路８０は、ＣＨ単位のオクテット方向を１つの大きなブロックと考えて同期引込みの判定処理を行うことを特徴とする。このフレーム同期検出回路８０は、直並列変換部８１、パターン検出部８３、フレーム検出処理部８４、情報記憶部８５及びパルス発生器８６より構成される。また、直並列変換部８１はＳ／Ｐ変換器８１ａ、メモリ８１ｂ、レジスタファイル８１ｃ及び制御回路８１ｄを含んでいる。この直並列変換部８１は、図７の直並列変換部７１と実質的に同じ構成及び機能を有し、同様に動作する。レジスタファイル８１ｃは、制御回路８１ｄの制御信号によって１６ビット×８ワードの信号を周期的に読出すのではなく、バースト的に読出す。パターン検出部８３では、同期パターンの一致の有無ＳＤと、検出されたオクテット番号ｋ＊と、ビット番号ｉ＊の位置を１ワード毎に出力してフレーム検出処理部８４へ供給する。
【００４７】
フレーム検出処理部８４は、８ビット番号ｘ８オクテット番号を１つの処理ブロックとして引込み状態判定を行う。情報記憶部８５に記憶するメモリ容量を低減する為に、ＣＨ単位のオクテット番号方向には１アドレスのメモリしか持たないので、同期が検出されたビット番号（ｉ）位置とオクテット番号（ｋ）位置の情報を位置情報としてメモリ（情報記憶部８５）に記憶する方法をとる。ＣＨ番号（ｊ）のメモリアドレスは、同期検出が行われるＣＨ番号の位置に対応するアドレスのメモリの情報を読出し、位置情報が現在検出している処理ブロックのビット番号とオクテット番号の位置と一致するか判定する。オクテットの位置が一致する場合には、同期検出の有無に従って同期引込み状態の判定を行う。同期引込み外れの状態が確立した場合には、その位置情報より後ろの位置で最初の同期検出が行われた場所を新たな検出位置として位置情報を記憶し、引込み状態の判定を行う。オクテットの位置が一致しないときは、何の処理も行わない。
【００４８】
レジスタファイル８１ｃからの８ワードの読出しをシリアルクロックの速度でバースト的に８ワードを連続して読出せば、レジスタファイル８１ｃは１組で足りる。このとき、パターン検出部８３は、論理回路であるので、シリアルクロックの速度で十分動作可能である。
【００４９】
次に、図９は本発明によるフレーム同期検出回路の第５実施形態例のブロック図である。このフレーム同期検出回路９０は、シリアルデータが入力される直並列変換部９１、レジスタ９２、パターン検出部９３、フレーム検出処理部９４、情報記憶部９５及び制御回路９６より構成される。
【００５０】
直並列変換部９１は、シリアルデータＸをパラレル変換してオクテット番号順に並列に並んだ１６ビットの信号ＸＤをレジスタ９２に対して出力する。レジスタ９２は、シリアルクロックの１／８の速度で適当なタイミングにパラレルのデータ信号を取り込み１６ビットのブロック並列信号としてパターン検出部９３に出力する。パターン検出部９３は、ブロック並列信号から同期パターンの有無を検出し、同期の有無を示す信号ＳＤと、同期パターンが検出されたパターンの先頭の位置を示す位置信号ｋ＊を出力する。複数場所で同期パターンが検出された場合には、複数の位置情報を出力する。制御回路９６は、レジスタ９２でブロック並列記号が取込まれるときのブロック並列信号の先頭のオクテット番号の位置情報ｋ８をフレーム検出処理部９４へ供給する。フレーム検出処理部９４は、同期検出された情報ＳＤ、ｋ＊及びブロックのオクテット位置情報ｋ８からフレーム同期引込み判定を行う。
【００５１】
フレーム検出部９４の判定処理は、同期並列でなく、順次シフト方式で、オクテット方向を１つの大きなブロックと考えて同期引込みの判定処理を行う。換言すると、情報記憶部９５に記憶するメモリ容量を減少する為に、オクテット番号方向には１アドレスのメモリしか持たず、前回同期が検出されたオクテット番号（ｋ）の位置情報を情報として記憶する方法をとる。同期検出が行われるビット番号（ｉ）及びＣＨ番号（ｊ）の位置に対応するアドレスのメモリ情報を読出し、位置情報が現在検出しているオクテット位置と一致するか判定する。オクテットの位置が一致する場合には、同期検出の有無に従って同期引込み状態の判定を行う。同期の引込み外れ状態が確立した場合には、そのオクテット番号以降で（同じブロック並列信号内も含む）最初の同期検出が行われた場所を新たな検出位置として位置情報と記憶し、再び引込み状態の判定を行う。オクテット番号の位置がメモリから読出された位置情報と一致しないときは、通常いかなる処理も行わない。
【００５２】
図１０は、図９に示す本発明によるフレーム同期検出回路の第５実施形態例における直並列変換部９１の具体的構成例を示す。この直並列変換部９１は、メモリ１０１及びレジスタ１０２より構成される。メモリ１０１はシフトレジスタを構成する。入力シリアルデータＸ（ｉ，ｊ，ｋ）は、出力に供給されると共にメモリ１０１の上位ビットに供給され書込まれる。メモリ１０１は、１ワード１６ビットで、各ビットはビット番号（８）×ＣＨ番号（６４）のサイズ、即ち８×６４＝５１２ワードのアドレスの深さを有する．
【００５３】
メモリ１０１は、シリアルクロックの同期でＲ（読出し）とＷ（書込み）の２つのタイミングで動作を行う。指定されたアドレスに対して、先のタイミングに読出し、次のタイミングでメモリに書込む。メモリ１０１の各ビットの出力信号は、レジスタ１０２に供給され、レジスタ１０２の出力は１ビットずつずらしてメモリ１０１の入力ビットに供給する。レジスタ１０２の各ビット出力には、各ビット入力から５１２ビット送れた信号、換言すると１オクテット周期前の信号が出力される。即ち、入力シリアルデータがＸ（ｉ，ｊ，ｋ）の信号のとき、その出力にはＸ（ｉ，ｊ，ｋ−１）の信号が得られる。信号は順にシフトされ、出力にはオクテット番号順に並んだ１６ビットの信号が得られる。
【００５４】
図１１は、シリアルデータを並列データに配列してからブロック並列データとしてレジスタ１０２への取込み位置を示す。フレーム同期検出の処理時間がバースト的でなく、できる限り処理時間が均一になるようにブロック並列信号の取込みを制御する。本発明による好適実施形態例では、図１１に示す如く、ビット番号ｉとオクテット番号ｋが与えられるとき、ｉ＋ｋを８で割った値の余り（モジュロ値）が一定値（１）となるように取込み位相を選択する。図１１中の○印でＣＨ１の場所をビット番号ｉとオクテット番号ｋ（ｉ，ｋ）の位置で示すと、（８，１）、（７，２）、……のアドレスで取込まれることがわかる。これにより、同一オクテット番号は１／８で間引き、オクテット番号が変わるときには、１／７に、オクテット番号が８の整数倍で変わるときは１／１５の周期で並列データの取込みを行う。その結果、処理時間はシリアルデータの約１／７の周期の速度があればよく、低速の処理が可能となる。
【００５５】
Ｈ２２１の正式なフレームは２フレームから成り、初めの偶数フレームのＦＡＳ部の中の７ビットの同期パターンと、次の奇数フレームのＦＡＳ部の中の１ビットの同期パターンがはめ込まれているので、実際に検出を行う場合には、フレーム毎に交互に同期パターンを切替える必要がある。また、同期の判定も初めての７ビット及び次の１ビットの両方の同期パターンが連続して検出されて、初めて１つのフレーム同期が検出されたことにして判定する必要がある。判定の仕方によっては、フレームの検出が偶数か奇数かを示す情報を判定情報として記憶しておくことが必要となる。
【００５６】
並列データが１６ビットであると、検索ブロックは８ビットの範囲が行えるが、同期パターンが７ビットの場合、検索ブロックが８ビットと広い場合、２つ以上の擬似同期が検出される可能性がある。しかし、先に検出された同期位置で、先ず同期引込み状態判定を行い、途中で引込み状態の外れが確認されると、そのとき新たに同期検出されている次の位置のついて同様に引込み判定を行うようにする。これにより、擬似同期に引込まれることなく同期検出が行われる。
【００５７】
Ｈ２２１の場合には、端末の伝送速度はｐ×６４Ｋｂｐｓで設定でき、これを１ＣＨとすると、６４Ｋｂｐｓのタイムスロット単位ではフレーム同期がなく、検出されない部分（タイムスロット）がある。これらを区別なく６４Ｋｂｐｓのタイムスロット単位で処理すると、ｊのタイムスロットの中で複数のタイムスロットで構成された１ＣＨの先頭のタイムスロットには同期が含まれることになり、ここで同期検出が行われる。各ＣＨの先頭のタイムスロットがｊのアドレスのいずれに該当するかが判れば、同期位置が判るので、該当部分の結果から判定でき、ＣＨの伝送速度で判定方法を区別しなくとも同様な手順で同期検出は可能である。
【００５８】
上述の如く、本発明のフレーム同期検出回路によると、同期パターンの検出をビット毎に行うのではなく、あるデータ範囲でまとめて並列的に検出する。その検出したブロック毎に判定を行って判定情報をメモリに記憶することにより、メモリへのアクセス周期を長くする。例えば、フレーム同期パターンがｎｐ＝８ビットでパターン一致を並列的に検索する範囲の検索ブロックはｎｂ＝８ビットとすると、検索処理に必要なデータのブロックの長さは（ｎｂ＋ｎｐ−１）＝１５ビット必要である。しかし、判定はｎｂの検索ブロックの範囲で１つの判定結果を出すので、判定情報の記憶容量は１／ｎｂに少なくできる。また、メモリへのアクセスもシリアルクロックの速度の１／ｎｂでよいことになる。但し、処理ブロックのデータは、ｎｂではなく（ｎｂ＋ｎｐ−１）の長さが必要になる。ｎｂ＝８、ｎｐ＝８とした場合、メモリのアクセスを８ビットのワード単位で行えば、１５ビットのデータを読む時間は２倍（１５＜８×２）が必要であるが、ワード単位でアクセスするので、アクセス時間はその１／８でよい。これにより、メモリのアクセス時間を低速にすることができる。
【００５９】
このことを図１２を参照して説明する。位相番号丸囲み１では、検出結果はデータに依存し不明である。位相番号丸囲み２から丸囲み８では不一致である。位相番号丸囲み９で一致する。位相番号丸囲み１０から丸囲み１６までは不一致であり、位相番号丸囲み１７で不明（？）となる。即ち、丸囲み９の位相で一致するが、丸囲み９の前後７ビットの範囲では一致は起こらない。位相番号丸囲み１と丸囲み１７では一致する可能性がある。このように、８ビットの同期パターンをオクテット番号順に位相をずらして比較すると、８ビットの検索ブロック範囲では、せいぜい１回しか一致しないことが判る。そこで、情報記憶部には、同期検出されたオクテット番号の位相情報と、同期検出状態情報と、同期確立情報を判定情報として記憶することにするが、読出し及び書込みは１ワード周期単位又は８ワード周期ですればよい。即ち、メモリのアドレス容量は、従来の１／８又は１／６４ですみ、アクセス速度も遅くてよくなる。
【００６０】
以上、本発明によるフレーム同期検出回路の種々の実施形態例の構成及び動作を説明した。しかし、本発明はこれら特定例のみに限定されるべきではなく、種々の変形変更が可能であることが当業者には容易に理解できよう。例えばフレーム構成は上述したＨ２２１のフレーム構成以外であってもよい。また、Ｈ２２１でフレーム同期ワードが順番に並ぶオクテット周期の意味も、一般的にはフレームパターンが順番に並ぶ周期を意味する。
【００６１】
【発明の効果】
上述の説明から理解される如く、本発明のフレーム同期検出回路によると、以下の如き種々の顕著な効果を有する。
【００６２】
先ず検索ブロック毎に判定情報を情報記憶部に記憶すればよいので、情報記憶部のメモリ容量が検索ブロックの大きさに反比例して減少できる。その理由は、フレーム同期パターンのビット数を検索ブロックとしても、検索ブロックの範囲のどの位置で同期パターンが検出されたかを示す位置情報を判定情報と共に情報記憶部に記憶しておくので、次のフレームで引込み判定する位置が確認できる為である。
【００６３】
次に、メモリのアクセス時間を低速にできる。メモリのアクセスをワード単位に行うことにより、アクセス速度が低いメモリで同期検出が行える。従って、多重化を多くして、シリアルデータの速度を高速にしても、ワード単位の速度は余り高速にならないので、特別高速のメモリを必要とせず、簡単且つ低消費電力の回路で同期検出が可能である。
【００６４】
また、シフトレジスタ的なシリアルパラレル変換の場合でも、ブロック並列信号を得る周期を略均一になるように取込みタイミングが調節でき、検出処理の時間及びメモリのアクセス時間の余裕を平均で検索ブロック長倍大きくとれる。オクテット方向を１つの検索ブロックと考えれば、更にメモリ容量が少なくできる。
【図面の簡単な説明】
【図１】本発明によるフレーム同期検出回路の第１実施形態例のブロック図である。
【図２】図１中の直並列変換部の具体的構成例である。
【図３】図１中のパターン検出部の具体的構成例である。
【図４】図１中のフレーム検出処理部の具体的構成例である。
【図５】図４中の状態判定回路の判定状態説明図である。
【図６】本発明によるフレーム同期検出回路の第２実施形態例のブロック図である。
【図７】本発明によるフレーム同期検出回路の第３実施形態例のブロック図である。
【図８】本発明によるフレーム同期検出回路の第４実施形態例のブロック図である。
【図９】本発明によるフレーム同期検出回路の第５実施形態例のブロック図である。
【図１０】図９中の直並列変換部の具体的構成例である。
【図１１】図９のフレーム同期検出回路のブロック並列信号の取込みタイミングを示す図である。
【図１２】フレーム同期パターンと入力データの一致間隔を示す図である。
【図１３】Ｔ１の８ＫフレームでのＣＨとビット列の説明図である。
【図１４】４．１Ｍｂｐｓのシリアル信号の８Ｋフレーム構成のビット列を説明する図である。
【図１５】６４ＫのＣＨが２４ＣＨ多重化された場合のＨ２２１のフレーム構成の説明図である。
【図１６】従来のフレーム同期検出回路のブロック図である。
【符号の説明】
１、６１、７１、８１、９１直並列変換部
２、６２、９２、１０２レジスタ
３、６３、７３、８３、９３パターン検出部
４、６４、７４、８４、９４フレーム検出処理部
５、６５、７５、８５、９５情報記憶部
１０、６０、７０、８０、９０フレーム同期検出回路
２１直並列（Ｓ／Ｐ）変換器
２２、１０１メモリ
２３レジスタファイル[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a frame synchronization detection circuit that performs a frame synchronization pull-in process in serial data transmission.
[0002]
[Prior art]
In the coding scheme for audiovisual (AV) services such as TV conferences based on the CCITT / H261 recommendation, the terminal transmits a CH at a basic rate of 64 Kbps and has a P-times bit rate. The frame configuration of the basic rate of 64 Kbps is a frame having an 8K cycle and has 8 bits × 80 octets. Among them, the octet number (k) is the eighth bit number (i), the first to eighth bits are the frame synchronization signal FAS (Frame Alignment Signal), and the even number (0) and the odd number (1) are two. The frame constitutes the H221 frame. Also, one multi-frame is composed of 16 frames (0 to 15).
[0003]
FIG. 14 is an explanatory diagram of a bit string of an 8K frame configuration of a 4.1M (4.096M) serial signal. That is, the time slot numbers (j) of every 8 bits in the 8K frame indicate the first to fourth rows. Each time slot (TS1 to TS64) has a transmission rate of 64 Kbps, which is the speed of the basic CH. When the CH speed is 64 Kbps, each time slot (TS) indicates a multiplexed CH (CH1 to CH64). Hereinafter, the case where the speed of one CH is 64K will be described, and the CH and the TS will be the same.
[0004]
FIG. 15 shows an arrangement of bits of each CH (TS) in an H221 frame when 64 CHs are multiplexed with 24 CHs in 1.5M. CH1 is a regular sequence. FAS and BAS (Bit-rate Allocation Signal) signals are multiplexed on the eighth to octet numbers (k) of the first to sixteenth bits. The indication of CH24 shows a case where a data delay occurs for this CH (TS) during transmission, and the position is shifted by 4 in bit number and 3 in octet number.
[0005]
The synchronization pattern of H221 is composed of two frames from the second bit to the eighth bit of the FAS of the even frame (one word of the FAS is “X0011011”) and the second bit of the FAS of the odd frame (one word of the FAS is “X1XXXXXX”). Form a frame synchronization pattern.
[0006]
When a multi-point conference is performed using a TV conference apparatus based on this recommendation, the multi-point control unit (MCU) receives signals from each point and performs voice synthesis and screen switching. However, it is necessary to separate and process the signal from each terminal after synchronizing the signal of H221 with H221. When the terminal performs encoding at, for example, 64 Kbps, a signal is transmitted to an MCU installation point via an ISDN line or the like. If the ISDN line is 1.5M, and if multiplexing can be performed at an intermediate switching center, 24CH signals are multiplexed at a rate of 64K on the 1.5M line and transmitted to the MCU. If three 1.5M channels are used, the number of channels is 72CH, and the serial data has a speed of 4.6Mbps. In order to perform MCU control processing without time delay, each CH frame synchronization with a different frame phase is performed for all CHs (64 CHs) so that a conference setting can be quickly performed for a plurality of (for example, 64) participating points. It is necessary to quickly establish frame synchronization.
[0007]
Hereinafter, a method for shortening the search time in the conventional frame synchronization detection circuit will be described. For example, Japanese Patent Application Laid-Open No. 63-98237 discloses a "synchronization detection circuit" in which a memory capable of storing a detection state (1 bit) of each bit for one frame period is provided. And input data are compared bit by bit, and the comparison result is stored in the memory. In the next frame, a determination is made based on the determination result of the synchronization bit of the frame and the determination result of the previous frame written in the memory and the determination result is written in the memory. This is further sequentially repeated, and as a result, only the position that matches the synchronization pattern is indicated on the memory, so that the position is found to be the synchronization position. In this method, by writing the information of the pull-in process for each bit into the memory, the search for all bits can be performed in parallel and the detection time can be reduced.
[0008]
Japanese Patent Application Laid-Open No. 5-175954 discloses a "frame synchronization detection circuit for serial data". In this frame synchronization detection circuit, a memory capable of storing a detection state (a plurality of bits) of each bit for one frame is prepared. The match detection unit compares the frame pattern with the information and updates the new information as the number of matches, the number of mismatches, and the synchronization establishment information from the detection result and the information of one frame before stored in the memory. Put in. As a result, search results for all bits are stored, and all searches are detected, thereby shortening the detection time. FIG. 16 shows a block diagram of this configuration.
[0009]
The serial data frame synchronization detection circuit in FIG. 16 includes a pattern match detection unit 161 to which serial data is input, a frame detection counter unit 162, and a frame information storage unit 163. The pattern match detection unit 161 compares the serial data with the synchronization pattern, and outputs a match / mismatch signal to the frame detection counter unit 162. The frame detection counter 162 counts the value of the coincidence and the value of the non-coincidence. The value before the count is the frame information of the previous frame supplied from the frame information storage unit 163, that is, the value of the match and the value of the mismatch. Based on the frame information, matching and non-matching are counted, and the obtained matching counter value and the establishment result are supplied to the frame information storage unit 163. The frame information storage unit 163 writes the supplied coincidence counter value and non-coincidence counter value to a predetermined address of the memory, and reads the frame after one frame. By storing pattern match / mismatch information of all bits for each frame, the frame synchronization pull-in time is reduced.
[0010]
Further, related prior arts are disclosed in "Frame Synchronization Method and Frame Synchronization Device" of JP-A-8-307404 and "Frame Synchronization Method and Frame Synchronization Circuit" of JP-A-9-8792.
[0011]
[Problems to be solved by the invention]
In the prior art described above, since the match / mismatch information is stored in the storage unit for all bits for each frame, the number of CHs to be multiplexed is increased, and when the speed of serial data is increased, the storage is performed. There is a disadvantage that the memory capacity is increased. Also, in order to determine the match / mismatch information for each serial clock data and write the same in the memory, when the serial clock becomes faster, it is necessary to access the memory in proportion to the speed, and use a memory with high access speed. Alternatively, there is a need to reduce the access time by developing the data into a plurality of phases, which causes a problem that the memory increases and the cost increases.
[0012]
An object of the present invention is to perform a search faster than a sequential bit shift search method without lowering the search speed as much as possible in comparison with an all-bit simultaneous search, to reduce the memory capacity and to use a low-speed access memory. A configurable frame synchronization detection circuit is provided.
[0013]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the frame synchronization detecting circuit according to the present invention employs the following characteristic configuration.
[0014]
(1) A signal in which the frame synchronization pattern is arranged in order from serial data in which frame synchronization is included in a dispersed manner and the data CH is multiplexed, and serial-to-parallel conversion is performed. A serial-to-parallel converter that outputs a bit parallel signal;
A pattern detection unit that separates the parallel signal into blocks, detects whether or not there is a synchronization pattern match for the block parallel signal, and outputs information indicating the presence or absence of a synchronization pattern and the start position of the synchronization detected pattern,
An information storage unit that stores determination information for each search block,
Using the detection information obtained by the pattern detection unit and the determination information of one frame before read from the previous information storage unit, a determination process of a pull-in state of frame synchronization is performed for each of the search blocks, and a pull-in state and a synchronization position of the synchronization are performed. A frame synchronization detection circuit comprising: a frame detection processing unit that outputs information as next determination information.
[0015]
(2) As the serial-parallel conversion unit, means for parallel-converting the input serial data and writing it to the memory for each word, means for reading from the memory and storing it in a register file so that the order of words is in the order of octet numbers, A frame synchronization detection circuit according to the above (1), further comprising means for performing, from the register file, signals which are arranged in parallel in the order of octet numbers.
[0016]
(3) A range in which synchronization detection processing can be performed based on one block of data stored in the register file is defined as one search block, and the frame detection processing unit performs a pull-in determination for each of the search blocks to obtain pull-in state information and position information. The frame synchronization detection circuit according to the above (2), which outputs the determination information consisting of:
[0017]
(4) One information storage address is provided in the direction of the octet number in which the frame synchronization patterns are arranged in order, and the position information in the determination information indicates that the synchronization detection position in the pull-in determination state is the octet of the frame. The frame synchronization detection circuit according to the above (1), further comprising storage means for storing determination information including a signal indicating which position of the number is present as the position information.
[0018]
(5) The information storage unit has an information storage address for each time slot, and as the first position information in the determination information, which position in the time slot the synchronization detection position in the pull-in determination state is located. The frame synchronization detection circuit according to (1), which stores determination information including a signal indicating the position as position information.
[0019]
(6) a serial-to-parallel conversion unit that outputs the frame synchronization patterns in order from the serial data in which the frame synchronization is dispersedly included and the data CH is multiplexed,
A register for capturing a parallel signal from the serial-parallel conversion unit at a predetermined timing;
A pattern detection unit that detects a synchronization pattern from a parallel signal from the register, and outputs information indicating the presence or absence of the synchronization pattern and the start position of the synchronization-detected pattern;
An information storage unit that stores determination information including position information and retracted state information;
A frame detection processing unit that performs a frame detection determination process using the detection information obtained by the pattern detection unit and the determination information read from the previous information storage unit, and outputs updated determination information to the information storage unit;,
Means for taking in a register such that a value obtained by adding a bit number and an octet number from a parallel signal output for each serial clock has a predetermined relationship;
A frame synchronization detection circuit comprising:
[0020]
(7)The serial-parallel conversion unit includes a memory that operates as a shift register and a register.The frame synchronization detection circuit according to (6).
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of a frame synchronization detecting circuit according to the present invention will be described in detail with reference to the accompanying drawings.
[0023]
FIG. 1 is a block diagram of a first embodiment of a frame synchronization detecting circuit according to the present invention. The frame synchronization detection circuit 10 is provided with a serial / parallel conversion unit 1 to which serial data is input, a register (D) 2, a pattern detection unit 3, a frame detection processing unit 4, an information storage unit 5, and a pulse generator (PG) 6. Be composed.
[0024]
The serial-parallel conversion unit 1 includes a memory of 8 bits per word, and serial-parallel data such that CH data is arranged in the order of octet numbers so that serial data can be detected as a continuous synchronization pattern. Perform the conversion. Here, the serial data has a speed of 64 Kbps for 1CH, and when 64CHs are multiplexed, the speed of the serial data is about 4.1 Mbps. FIG. 14 shows the relationship between the data arrangement and the time slot (basic CH).
[0025]
When the arrangement of the serial input data X is represented by X (i, j, k) as a multiplexed signal of one frame signal of H221, i = 1 to 8 (bit number), j = 1 to 16 (CH number), and k = 1 to 80 (octet number). When one frame is stored and converted, an address having a size of 64 × 80 words is required for the memory of the conversion unit. H221 is a synchronization pattern of 7 bits and +1 bit of FAS, and forms frame synchronization by 2 frames. Here, for simplicity of description, it is assumed that the FAS has an 8-bit synchronization pattern, and that synchronization is configured in one frame with 80 octets. Note that, depending on how to determine a search block for performing pattern detection, it is sufficient that the address has a range of at most several times 16 octets, that is, several times 64 × 16 words. When the input serial data X (i, j, k) is written into the memory with 8 bits as one word, the write word data is XW (j, k), and the 16-bit word data of octet order output after parallel conversion Is associated with an address by XD (i, j, k / 8).
[0026]
The pulse generator 6 supplies a clock obtained by dividing the serial clock by ８, a necessary timing signal, and a control signal necessary for the operation of each unit to each unit. The serial-parallel conversion unit 1 reads out data of two words (16 bits of 1 to 16 octets) in which the number (k) continues in the octet direction every ８ cycle and supplies the data to the register 2. The block parallel signal is a 16-bit signal arranged in octet order.
[0027]
The register 2 resets the output timing of the serial-parallel converter 1 and supplies the output to the pattern detector 3. The register 2 may be omitted if the processing performed by the pattern detection unit 3 at the subsequent stage can be performed in time with the signal read from the serial-parallel conversion unit 1 as it is. Since the synchronization pattern is 8 bits, the pattern detection unit 3 also has a search block in the range of 8 bits, and has 8 circuits in parallel with octet numbers 1 to 8 and phases shifted from 0 to 7. That is, in the detection circuit, an 8-bit synchronization pattern is used for each of the 8 bits of the first to eighth octets, the 8 bits of the second to ninth octets,..., The 8 bits of the eighth to 15th octets. It is determined whether or not they match. In addition to the coincidence information indicating whether or not they coincide, if they coincide, a number (phase information) indicating the first octet position of the coincident synchronization pattern is obtained. In the case where the frame synchronization pattern is 8 bits, the coincidence is only one place in the eight parallel detection circuits, so that the coincidence information (1 bit) and the phase information (3 bits) are required as the detection information. Is supplied to the frame detection processing unit 4 as detection information.
[0028]
The frame detection processing unit 4 reads the determination information indicating the pull-in determination state of the previous frame at the same position from the information storage unit 5, and determines the pull-in state from the detection information from the pattern detection unit 3 and the read determination information. Thereby, new determination information is generated and supplied to the information storage unit 5. As the determination information, establishment information indicating the establishment of the pull-in, state information indicating the pull-in state, and phase information indicating the position where the synchronization is detected are required. When the pull-in determination is performed in three forward steps and two backward steps, state information (2 bits) indicating a transition state of pull-in, establishment information (1 bit) indicating pull-in establishment, and phase information (3 bits) indicating a head position. Is stored in the storage unit.
[0029]
The information memory IM of the information storage unit 5 has only to have 8 bits or 16 bits as 1-word data, and the size of the address depends on the search method. Although the capacity is large, the capacity is 64 × 80 words. (However, in the prior art, eight times this address was required.) As other information, in order to give priority to a case where a plurality of CHs enter the retracted state, whether each CH is in the retracted state. Information indicating whether or not it is necessary is required. If information indicating that the channel of the number j indicates the frame pull-in state is stored in the frame synchronization state information memory FF (j), j has a size of 64. This is also stored in the information storage unit 5.
[0030]
Next, a specific configuration example of the serial-parallel conversion unit 1 in FIG. 1 will be described with reference to FIG. The serial / parallel converter 1 includes a serial / parallel (S / P) converter 21, a memory 22, a register file 23, and a control circuit 24. The S / P converter 21 converts the serial data X (for example, 64K × 64CH = 4.1 Mbps serial data) into parallel so that 8-bit data becomes a one-word signal XW for each CH, and writes the converted data into the memory 22. Put in. The control circuit 24 controls the address so that the write-side address is written in order from 1CH to 64CH, and further the octet number is written in order from 1 to 80. For reading, data of addresses corresponding to octet numbers 1 to 16 corresponding to a certain CH number are sequentially read and written to the register file 23. The memory 22 reads 16 words (128 bits) while 8 words (64 bits) are written. When the reading process for each of 16 words is completed for each of the CH numbers 1 to 64, the process returns to the 1 CH number again, but this time, the address is set so that the data of the address having the octet number of 9 to 27 is read. Control.
[0031]
Since the rearrangement is performed in the memory 22, if there is a case where the write and read numbers are the same, there is a possibility that overtaking / overtaking occurs and data discontinuity occurs. Therefore, the octet number for writing and the octet number for reading are first shifted from each other by 16 or more so that overtaking / overtaking does not occur. The register file 23 is composed of two sets of 64-bit register files. The 64-bit register stores 8 bits of data XW written in 8 bits (bit numbers 1 to 8) × 16 words (octet numbers 1 to 16). The signal XD is converted into a sequence of words (bit numbers 1 to 8) × 16 bits (octet numbers 1 to 16) and output. That is, 16-bit data arranged in the order of octet number at a cycle of 1/8 of the serial data X is output as one word to the output of the register file 23 for each word in ascending order of the bit number.
[0032]
Next, a specific configuration example of the pattern detection unit 3 in FIG. 1 will be described with reference to FIG. The pattern detection unit 3 includes a logic circuit 31 and a decoder 32. The logic circuit 31 shifts the block parallel signals arranged in the order of the octet number of the input 16 bits by 1 bit at a time from the top, takes out 8 bits each, and determines whether each of the 8 bits and the 8 bit synchronization pattern match. And compare. Bits with a pattern of 0 are inverted signals, and bits of 1 are signals as they are. If the logical product of these eight signals is obtained, the logical product becomes 1 when the input signal matches the synchronous pattern. If they do not match, it becomes 0. The outputs of the eight sets of comparison circuits having different phases are supplied to the decoder 32. The decoder 32 converts the 8-bit comparison output signal into a 3-bit position signal (phase information) n (or k *) indicating the position of the octet number k (1 to 8) and outputs it. If there is no match, the value of the position signal n is set to 0. Also, it outputs a 1-bit match signal SD (1 when there is a match, 0 when there is no match) indicating the presence or absence of a match (the presence or absence of synchronization detection) in the search block.
[0033]
FIG. 4 is a detailed block diagram of the frame detection processing unit 4 in FIG. The frame detection processing unit 4 includes a state determination circuit 41 and a frame timing circuit 42. The state determination circuit 41 is supplied with the position signal n and the coincidence signal SD from the pattern detection unit 3, and reads out the position signal N, the synchronization establishment signal FE, and the state signal Pn from the information storage unit 5 as search information of the previous frame. Supplied. Further, the frame synchronization state signal FF is also read from the information storage unit 5 and supplied to the state determination circuit 41. The state determination circuit 41 performs the determination shown in FIG. 5 from these inputs, and outputs a position signal N, a synchronization establishment signal FE, a state signal Pn, and a frame synchronization state signal FF.
[0034]
The setting of the state signal Pn in FIG. 5 is for the case of three forward stages and two backward stages. In the retracted state, the value of Pn increases to 0, 1, and 2 when synchronization detection (SD = 1) occurs continuously. If synchronization is not continuously detected, the pull-in state is reset (Pn = 0). When two consecutive detections are performed (Pn = 2), if FE = 0, it is determined that synchronization has been established, and FE = 1 and Pn = 3 are set. When synchronization is lost (SD = 0) from the synchronization establishment state, the value of Pn is decreased by one. If there is synchronization detection (SD = 1) on the way, Pn = 3 is reset. When the out-of-synchronization occurs three times consecutively and Pn = 0, it is determined that the synchronization has been broken, and FE = 0 and FF = 0 are set. The frame synchronization state signal FF (j) has one bit for each CH. When the establishment signal FE (i, j, kx) of the CH changes to 1 or 0, FE (j) is rewritten to 1 or 0. Is performed.
[0035]
The frame timing circuit 42 establishes synchronization with the address of the data X (i, j, k) supplied to the serial-parallel conversion unit 1, the address (i, j, k / 8) and the position signal N at the time of pattern detection. A signal FE is provided. When the synchronization establishment state signal FE becomes 1, frame synchronization has been established. If the address at the time of pattern detection is (i, j, kx), the position is X (i) of the input data. , J, N + 8 * kx) is the beginning of the frame synchronization. Since the address of the frame phase of the data input in the serial-parallel conversion processing and the position of the detected frame synchronization are shifted depending on the conversion method, in order to output a frame pulse corresponding to the input signal, the difference between the two is required. Correct and output.
[0036]
Next, a second embodiment of the frame synchronization detecting circuit according to the present invention will be described with reference to FIG. The frame synchronization detection circuit 60 performs a detection determination process for each 1/64 cycle of the serial clock (in the frame synchronization detection circuit 10 of FIG. 1, 16-bit data in octet order output from the serial-parallel conversion unit 1). Is output every ８ cycle of the serial clock, and frame detection is also performed in １／ cycle.)
[0037]
The frame synchronization detection circuit 60 includes a serial / parallel conversion unit 61 to which serial data X is input, a register 62, a pattern detection unit 63, a frame detection processing unit 64, an information storage unit 65, and a control circuit 66. The control circuit 66 has both functions of the pulse generator 6 and the control circuit 24 shown in FIGS.
[0038]
The serial-parallel conversion unit 61 rearranges the serial data X in octet order (16 bits of numbers 1 to 16) and supplies the register 62 with a one-word 16-bit signal XD arranged in octet order as a block parallel signal. The octet-ordered signal is such that a block parallel signal of 8 words is output at a burst rate of 8 time slots at a speed of the serial clock at a clock speed of 1/64 cycle of the serial clock. The register 62 is a register that operates with a clock having a serial data speed for re-timing the signal XD from the serial-parallel conversion unit 61.
[0039]
The pattern detector 63 is a set of eight pattern detectors shifted in phase, and detects whether or not there is a synchronization pattern in the 16-bit block parallel signal XD of one word read in a burst. When the synchronization pattern is detected, the octet position k *, the position signal indicating the bit position i *, and the SD indicating the presence of the synchronization signal are output as 1. The position signal is a signal in the determination block represented by 8 bits × 8 octets, and indicates at which position the head of the synchronization pattern is detected. Even if it is detected at two or more places in the pseudo synchronization, the pattern detection unit 63 sends the detected signal to the frame detection processing unit 64 as it is.
[0040]
The frame detection processing unit 64 reads the determination information indicating the pull-in determination state of the previous frame from the memory address where the information corresponding to the same determination block is stored from the information storage unit 65, and reads the detection information from the pattern detection unit 63 The state of the pull-in state is determined from the read determination information. Thus, new determination information is generated and supplied to the information storage unit 65. As the determination information, synchronization establishment information indicating the establishment of the pull-in, state information indicating the pull-in state, and phase information indicating the position where the synchronization is detected are required. In order to perform one determination process in a block of 8 bits × 8 octets, a total of 6 bits including 3 bits at an octet position k * and 3 bits at a bit position i * to indicate a position of synchronization detection of a processing block. Is necessary.
[0041]
In the pull-in state determination, it is first determined whether or not the detection is performed at the same position one frame before, and in a range where the synchronization is detected at the same position or the pull-in is not released, the pull-in determination based on the previous position information is performed. If the synchronization is detected at another position and the pull-out state of the previously detected position is determined, the position where synchronization is first detected at the position after the previous position information is synchronized as new position information. Determine the status. When processing is performed in a block of 8 bits × 8 octets, and the pull-in determination is performed in three forward stages and two backward stages, state information (2 bits) indicating a transition state of the pull-in and synchronization establishment information (1 bit) indicating the pull-in establishment. The information storage unit 65 stores a total of 9 bits of determination information including the position information (6 bits) indicating the synchronization start position. The information memory IM of the information storage unit 65 has 16 bits per word, and the size of the address is 64 × 80/8 = 640 words.
[0042]
FIG. 7 is a block diagram showing a third embodiment of the frame synchronization detecting circuit according to the present invention. The frame synchronization detection circuit 70 is characterized in that it performs synchronization pull-in determination processing by considering the octet direction as one large block. The frame synchronization detection circuit 70 includes a serial-parallel conversion unit 71, a pattern detection unit 73, a frame detection processing unit 74, an information storage unit 75, and a pulse generator 76. The serial-parallel converter 71 includes an S / P conversion stage 71a, a memory 71b, a register file 71c, and a control circuit 71d.
[0043]
The serial data X is converted into an 8-bit parallel signal by the S / P converter 71a of the serial-parallel converter 71, and is written into the memory 71b with 8 bits as one word. Sixteen words are read from the memory 71b in octet order and supplied to the register file 71c. The register file 71c rearranges the signal of 8 bits (bit number) × 16 words (octet number), and converts the signal of 16 bits (octet number) × 8 words (bit number) into 16-bit signals arranged in octet order. (Block parallel signal).
[0044]
The pattern detector 73 detects the presence or absence of a synchronization pattern from the block parallel signal. A signal SD indicating the presence or absence of synchronization detection and a position signal k * indicating at which position in the 16-bit signal block the start of synchronization has been detected are output. The frame detection processing unit 74 makes a frame synchronization pull-in determination based on the information SD and k * that have been synchronously detected. In order to reduce the memory capacity to be stored in the information storage unit 75, only one address memory is provided in the octet number direction, and the position information of the octet number (k) at which synchronization was previously detected is stored in the memory as information. Take the way. The memory address of the bit number (i) and the memory number of the CH number (j) are read from the memory information of the address corresponding to the position of the bit number and the CH number for which the synchronization detection is performed, and the octet position where the position information is currently detected. Determine whether they match. If the octet positions match, the synchronization pull-in state is determined according to the presence or absence of synchronization detection. When the state of synchronization failure has been established, the position where the first synchronization detection has been performed after the octet number is stored as a new detection position, and position information is stored, and the state of the synchronization is determined. If the octet positions do not match, no processing is normally performed.
[0045]
The position of the octet number of the currently detected block is given from the position k8 of the first octet number of the processing block in the address of the memory 71b controlled by the control circuit 71d. Since the processing block is 8 octets, the start address k8 of the processing block to be read is a value skipped by 8 (ie, an integral multiple of 8). Therefore, the octet number position k of the block whose synchronization is detected is obtained by adding the position of the processing block (k8) and the 3-bit (k *) signal indicating the position in the block.
[0046]
Next, FIG. 8 is a block diagram of a fourth embodiment of the frame synchronization detecting circuit according to the present invention. The frame synchronization detection circuit 80 performs a synchronization pull-in determination process by regarding the octet direction of each CH as one large block. The frame synchronization detection circuit 80 includes a serial-parallel conversion unit 81, a pattern detection unit 83, a frame detection processing unit 84, an information storage unit 85, and a pulse generator 86. The serial-parallel converter 81 includes an S / P converter 81a, a memory 81b, a register file 81c, and a control circuit 81d. This serial-to-parallel converter 81 has substantially the same configuration and function as the serial-to-parallel converter 71 of FIG. 7 and operates similarly. The register file 81c does not periodically read out a signal of 16 bits × 8 words but reads out the signal in bursts by the control signal of the control circuit 81d. The pattern detection unit 83 outputs the presence / absence SD of the coincidence of the synchronization pattern, the detected octet number k *, and the position of the bit number i * for each word, and supplies them to the frame detection processing unit 84.
[0047]
The frame detection processing unit 84 performs the pull-in state determination using the 8-bit number x 8 octet number as one processing block. In order to reduce the memory capacity to be stored in the information storage unit 85, only one address memory is provided in the octet number direction in CH units, so that the bit number (i) position and the octet number (k) position where synchronization is detected Is stored in a memory (information storage unit 85) as position information. For the memory address of the CH number (j), the information of the memory at the address corresponding to the position of the CH number at which the synchronization detection is performed is read, and the position information matches the bit number and the octet number of the currently detected processing block. It is determined whether to do. If the octet positions match, the synchronization pull-in state is determined according to the presence or absence of synchronization detection. When the state of the synchronization pull-out is established, the position after the position information where the first synchronization detection is performed is stored as a new detection position, and the pull-in state is determined. If the octet positions do not match, no processing is performed.
[0048]
If eight words are read continuously from the register file 81c in a burst manner at the speed of the serial clock, one set of the register file 81c is sufficient. At this time, since the pattern detection unit 83 is a logic circuit, it can operate sufficiently at the speed of the serial clock.
[0049]
Next, FIG. 9 is a block diagram of a fifth embodiment of the frame synchronization detecting circuit according to the present invention. The frame synchronization detection circuit 90 includes a serial / parallel conversion unit 91 to which serial data is input, a register 92, a pattern detection unit 93, a frame detection processing unit 94, an information storage unit 95, and a control circuit 96.
[0050]
The serial-parallel conversion unit 91 converts the serial data X into parallel and outputs to the register 92 a 16-bit signal XD arranged in parallel in octet number order. The register 92 takes in a parallel data signal at an appropriate timing at 1/8 the speed of the serial clock and outputs it to the pattern detection unit 93 as a 16-bit block parallel signal. The pattern detection unit 93 detects the presence or absence of a synchronization pattern from the block parallel signal, and outputs a signal SD indicating the presence or absence of synchronization and a position signal k * indicating a head position of the pattern in which the synchronization pattern is detected. When a synchronization pattern is detected at a plurality of locations, a plurality of pieces of position information are output. The control circuit 96 supplies the frame detection processing unit 94 with the position information k8 of the first octet number of the block parallel signal when the register 92 takes in the block parallel symbol. The frame detection processing unit 94 makes a frame synchronization pull-in determination from the synchronously detected information SD, k * and the octet position information k8 of the block.
[0051]
The determination process of the frame detection unit 94 performs the synchronization pull-in determination process by considering the octet direction as one large block, not by synchronous parallel but by a sequential shift method. In other words, in order to reduce the memory capacity to be stored in the information storage unit 95, only one address memory is provided in the octet number direction, and the position information of the octet number (k) at which the previous synchronization was detected is stored as information. Take the way. The memory information of the address corresponding to the position of the bit number (i) and the CH number (j) where the synchronization is detected is read, and it is determined whether or not the position information matches the currently detected octet position. If the octet positions match, the synchronization pull-in state is determined according to the presence or absence of synchronization detection. When the synchronization loss state is established, the location where the first synchronization detection is performed after the octet number (including the same block parallel signal) is stored as position information as a new detection position, and the locking state is returned again. Is determined. When the position of the octet number does not match the position information read from the memory, no processing is normally performed.
[0052]
FIG. 10 shows a specific configuration example of the serial-parallel conversion section 91 in the fifth embodiment of the frame synchronization detection circuit according to the present invention shown in FIG. The serial-parallel conversion unit 91 includes a memory 101 and a register 102. The memory 101 forms a shift register. The input serial data X (i, j, k) is supplied to the output and supplied to the upper bits of the memory 101 to be written. The memory 101 has 16 bits per word, and each bit has a size of bit number (8) × CH number (64), that is, an address depth of 8 × 64 = 512 words.
[0053]
The memory 101 operates at two timings of R (read) and W (write) in synchronization with a serial clock. The specified address is read at the previous timing and written to the memory at the next timing. The output signal of each bit of the memory 101 is supplied to the register 102, and the output of the register 102 is supplied to the input bit of the memory 101 by shifting one bit at a time. To each bit output of the register 102, a signal transmitted by 512 bits from each bit input, in other words, a signal one octet cycle before is output. That is, when the input serial data is a signal of X (i, j, k), a signal of X (i, j, k-1) is obtained at its output. The signals are sequentially shifted, and a 16-bit signal arranged in octet number order is obtained at the output.
[0054]
FIG. 11 shows a position where serial data is arranged in parallel data and then taken into the register 102 as block parallel data. The acquisition of block parallel signals is controlled so that the processing time for frame synchronization detection is not bursty and the processing time is as uniform as possible. In the preferred embodiment of the present invention, as shown in FIG. 11, when a bit number i and an octet number k are given, a remainder (modulo value) obtained by dividing i + k by 8 is a constant value (1). Select the acquisition phase. If the location of CH1 is indicated by the position of bit number i and octet number k (i, k) by the mark 図 in FIG. 11, the location is taken in at the address of (8, 1), (7, 2),. I understand. As a result, the same octet number is thinned out by 1/8, and parallel data is fetched at 1/7 when the octet number changes, and at 1/15 cycle when the octet number changes by an integral multiple of 8. As a result, the processing time only needs to be about 1/7 of the speed of the serial data, and low-speed processing is possible.
[0055]
Since the formal frame of H221 is composed of two frames, the 7-bit synchronization pattern in the FAS part of the first even-numbered frame and the 1-bit synchronization pattern in the FAS part of the next odd-numbered frame are inserted. When actually performing detection, it is necessary to alternately switch the synchronization pattern for each frame. Also, it is necessary to determine the synchronization based on the fact that one frame synchronization is detected for the first time after both the first seven bits and the next one bit of the synchronization pattern are continuously detected. Depending on the determination method, it is necessary to store information indicating whether the detection of the frame is even or odd as determination information.
[0056]
If the parallel data is 16 bits, the search block can have a range of 8 bits. However, if the synchronization pattern is 7 bits, and if the search block is as wide as 8 bits, there is a possibility that two or more pseudo-syncs will be detected. is there. However, at the previously detected synchronization position, first, the synchronization pull-in state is determined, and if the pull-out state is confirmed in the middle, the pull-in determination is similarly performed for the next position newly detected at that time. To do. Thereby, synchronization detection is performed without being pulled into pseudo synchronization.
[0057]
In the case of H221, the transmission rate of the terminal can be set at p × 64 Kbps. If this is 1CH, there is no frame synchronization in the time slot unit of 64 Kbps, and there is a part (time slot) that is not detected. If these are processed in units of 64 Kbps time slots without distinction, synchronization is included in the first time slot of 1CH composed of a plurality of time slots among the time slots of j, and synchronization detection is performed here. Is If the first time slot of each CH corresponds to any of the addresses of j, the synchronization position can be determined, so that the determination can be made from the result of the corresponding part, and the same procedure can be performed without discriminating the determination method based on the transmission rate of the CH. Can detect synchronization.
[0058]
As described above, according to the frame synchronization detection circuit of the present invention, the synchronization pattern is not detected for each bit, but is detected collectively in a certain data range in parallel. By making a determination for each detected block and storing the determination information in the memory, the access cycle to the memory is lengthened. For example, assuming that the frame synchronization pattern is np = 8 bits and the search block in the range in which pattern matching is searched in parallel is nb = 8 bits, the data block length required for the search processing is (nb + np-1) = 15. A bit is needed. However, since one decision is made in the range of nb search blocks, the storage capacity of the decision information can be reduced to 1 / nb. Also, the access to the memory may be 1 / nb of the serial clock speed. However, the data of the processing block requires a length of (nb + np-1) instead of nb. When nb = 8 and np = 8, if the memory is accessed in units of 8-bit words, the time required to read 15-bit data is doubled (15 <8 × 2). Since access is made, the access time may be １／ of that time. Thereby, the access time of the memory can be reduced.
[0059]
This will be described with reference to FIG. In phase number circle 1, the detection result depends on the data and is unknown. In phase number circles 2 to 8, there is no match. The phase numbers are matched by circles 9. The phase number circles 10 to 16 are inconsistent, and the phase number circle 17 is unknown (?). That is, although the phases match in the circle 9, no match occurs in the range of 7 bits before and after the circle 9. There is a possibility that the phase number circle 1 and the circle 17 coincide. As described above, when the 8-bit synchronization pattern is compared with the phase shifted in the order of the octet number, it can be seen that the pattern matches at most once in the 8-bit search block range. Therefore, the information storage unit stores the phase information of the octet number for which synchronization has been detected, the synchronization detection state information, and the synchronization establishment information as determination information. Reading and writing are performed in units of one word cycle or eight words. It should just be a cycle. That is, the address capacity of the memory is only 1/8 or 1/64 of the conventional memory, and the access speed becomes slow.
[0060]
The configurations and operations of the various embodiments of the frame synchronization detection circuit according to the present invention have been described above. However, the present invention should not be limited to only these specific examples, and those skilled in the art can easily understand that various modifications can be made. For example, the frame configuration may be other than the above-mentioned H221 frame configuration. Also, the meaning of the octet cycle in which the frame synchronization words are arranged in order in H221 generally means the cycle in which the frame patterns are arranged in order.
[0061]
【The invention's effect】
As will be understood from the above description, the frame synchronization detecting circuit according to the present invention has various remarkable effects as follows.
[0062]
First, since the determination information only needs to be stored in the information storage unit for each search block, the memory capacity of the information storage unit can be reduced in inverse proportion to the size of the search block. The reason is that even if the number of bits of the frame synchronization pattern is used as a search block, position information indicating at which position in the range of the search block the synchronization pattern is detected is stored in the information storage unit together with the determination information. This is because the position where the pull-in is determined can be confirmed in the frame.
[0063]
Second, the memory access time can be reduced. By performing memory access in units of words, synchronization detection can be performed with a memory having a low access speed. Therefore, even if the speed of serial data is increased by increasing the number of multiplexes, the speed in word units does not become so high. Therefore, no special high-speed memory is required, and synchronization can be detected by a simple and low power consumption circuit. It is possible.
[0064]
In addition, even in the case of serial-parallel conversion like a shift register, the acquisition timing can be adjusted so that the cycle of obtaining the block parallel signal becomes substantially uniform, and the detection processing time and the margin of the memory access time are multiplied by the search block length on average. I can take it big. If the octet direction is considered as one search block, the memory capacity can be further reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram of a first embodiment of a frame synchronization detection circuit according to the present invention.
FIG. 2 is a specific configuration example of a serial-parallel conversion unit in FIG. 1;
FIG. 3 is a specific configuration example of a pattern detection unit in FIG. 1;
FIG. 4 is a specific configuration example of a frame detection processing unit in FIG. 1;
FIG. 5 is an explanatory diagram of a judgment state of a state judgment circuit in FIG. 4;
FIG. 6 is a block diagram of a second embodiment of the frame synchronization detecting circuit according to the present invention.
FIG. 7 is a block diagram of a third embodiment of a frame synchronization detection circuit according to the present invention.
FIG. 8 is a block diagram of a fourth embodiment of a frame synchronization detection circuit according to the present invention.
FIG. 9 is a block diagram of a fifth embodiment of a frame synchronization detection circuit according to the present invention.
FIG. 10 is a specific configuration example of a serial-parallel conversion unit in FIG. 9;
FIG. 11 is a diagram showing the timing of capturing a block parallel signal by the frame synchronization detection circuit of FIG. 9;
FIG. 12 is a diagram illustrating a matching interval between a frame synchronization pattern and input data.
FIG. 13 is an explanatory diagram of a CH and a bit string in an 8K frame of T1.
FIG. 14 is a diagram illustrating an 8K frame configuration bit string of a 4.1 Mbps serial signal.
FIG. 15 is an explanatory diagram of a frame configuration of H221 when 64K CHs are multiplexed with 24CHs.
FIG. 16 is a block diagram of a conventional frame synchronization detection circuit.
[Explanation of symbols]
1, 61, 71, 81, 91 serial-parallel conversion unit
2, 62, 92, 102 registers
3, 63, 73, 83, 93 pattern detector
4, 64, 74, 84, 94 frame detection processing unit
5, 65, 75, 85, 95 Information storage unit
10, 60, 70, 80, 90 frame synchronization detection circuit
21 Series-parallel (S / P) converter
22, 101 memory
23 Register file

Claims

From the serial data in which the frame synchronization is included in a dispersed manner and the data CHs are multiplexed, a signal in which the frame synchronization pattern is arranged in order is serially / parallel-converted, and the parallelism of bits longer than the synchronization pattern for detecting the synchronization in a plurality of phases is performed. A serial-parallel converter for outputting a signal,
A pattern detection unit that separates the parallel signal into blocks, detects whether or not there is a synchronization pattern match for the block parallel signal, and outputs information indicating the presence or absence of a synchronization pattern and the start position of the synchronization detected pattern,
An information storage unit that stores determination information for each search block,
Using the detection information obtained by the pattern detection unit and the determination information of one frame before read from the previous information storage unit, a determination process of a pull-in state of frame synchronization is performed for each of the search blocks, and a pull-in state and a synchronization position of the synchronization are performed. A frame detection processing unit that outputs information as next determination information.

As the serial-parallel conversion unit, means for parallel-converting the input serial data and writing it to the memory for each word, and means for reading from the memory and storing it in the register file so that the order of the words is in the order of octet number are rearranged. 2. The frame synchronization detecting circuit according to claim 1, further comprising means for outputting, from the register file, signals arranged in parallel in octet number order.

A range in which synchronization detection processing can be performed based on one block of data stored in the register file is defined as one search block, and the frame detection processing unit performs a pull-in determination for each search block, and includes pull-in state information and position information. The frame synchronization detecting circuit according to claim 2, wherein the determination information is output and stored in the information storage unit for each search block.

The frame synchronization pattern has one information storage address in the direction of the octet numbers in order, and the position information in the determination information indicates that the synchronization detection position in the pull-in determination state is one of the octet numbers of the frame. 2. The frame synchronization detecting circuit according to claim 1, further comprising a storage unit configured to store determination information including a signal indicating a position as the position information.

The information storage unit has an information storage address for each time slot, and as the first position information in the determination information, a signal indicating which position of the time slot the synchronization detection position in the pull-in determination state is located. The frame synchronization detection circuit according to claim 1, wherein the frame synchronization detection circuit stores determination information included as position information.

A serial-to-parallel conversion unit that outputs so that frame synchronization patterns are sequentially arranged in parallel from serial data in which frame synchronization is included in a dispersed manner and data CHs are multiplexed;
A register for capturing a parallel signal from the serial-parallel conversion unit at a predetermined timing;
A pattern detection unit that detects a synchronization pattern from a parallel signal from the register, and outputs information indicating the presence or absence of the synchronization pattern and the start position of the synchronization-detected pattern;
An information storage unit that stores determination information including position information and retracted state information;
A frame detection processing unit that performs a frame detection determination process using the detection information obtained by the pattern detection unit and the determination information read from the previous information storage unit, and outputs updated determination information to the information storage unit ;
Means for taking in a register such that a value obtained by adding a bit number and an octet number from a parallel signal output for each serial clock has a predetermined relationship;
A frame synchronization detection circuit comprising:

The serial-parallel conversion unit, a frame synchronization detecting circuit according to claim 6, characterized in that it is constituted by a memory and a register which operates as a shift register.