JP3829702B2

JP3829702B2 - Frame synchronization apparatus and method

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Publication number: JP3829702B2
Application number: JP2001365227A
Authority: JP
Inventors: 康弘藤木
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2001-11-29
Filing date: 2001-11-29
Publication date: 2006-10-04
Anticipated expiration: 2021-11-29
Also published as: JP2003169044A

Description

【０００１】
【発明の属する技術分野】
本発明は、所定ビット長のフレームから特定の同期パターンを検出してフレーム同期を確立するフレーム同期装置及び方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
周知のように、デジタル通信では所定ビット長のフレーム単位で通信が行われる。各フレームには特定ビット列からなる同期パターンが挿入され、受信側では、送信側から順次受信される各フレームの同期パターンを検出することによりフレーム同期を確立して通信情報を再生する。上記フレームは各ビットが時系列的に配置されたシリアル信号として送信側から受信側に伝送（シリアル伝送）されるが、受信側では、このシリアル信号を所定ビット幅のパラレル信号に変換（パラレル変換）し、このパラレル信号に同期パターン検出処理を施すことによりフレーム同期を確立する。例えば、特開平５−１１０５５５号公報には、このようなフレーム同期用のフレーム同期回路の構成例が開示されている。
【０００３】
ところで、通常のビットレートよりも高いビットレートのフレームについて、そのフレーム同期処理を行う場合、▲１▼並列処理する上記ビット幅を従来のままとして動作周波数を従来よりも上げる方法と、▲２▼動作周波数を従来のままとし、ビット幅を増大させる方法とが基本的に考えられる。しかし、方法▲１▼を採用する場合、高速動作の集積回路を開発する必要があるため、コスト高となる。これに対して、方法▲２▼を採用する場合には、従来から使用していたフレーム同期専用の集積回路をそのままでは使用することができなくなるために、方法▲１▼のように高速動作は要求されないものの、新たな仕組みを考える必要がある。
【０００４】
本発明は、上述する問題点に鑑みてなされたもので、既存のフレーム同期専用集積回路を複数使用して従来よりも高ビットレートのフレーム同期処理を実現することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明では、フレーム同期装置に係わる第１の手段として、受信フレームを所定ビット幅の受信ビット列にシリアル／パラレル変換して並列処理することによりフレーム同期を確立するフレーム同期装置において、前記受信ビット列を所定手順で分割して複数の分割受信ビット列を生成する分割受信ビット列生成手段と、規定の同期パターンを前記所定手順と同様に分割することにより前記分割受信ビット列と同数の分割同期パターンを生成する分割同期パターン生成手段と、各分割受信ビット列に対応して設けられ、当該各分割受信ビット列を全ての分割同期パターンと並列に比較照合することにより各分割受信ビット列中に何れかの分割同期パターンに相当する受信分割同期ビット列を検出し、当該受信分割同期ビット列が検出された場合には、各分割受信ビット列の中から受信分割同期ビット列以降のビット列を出力ビット列として各々出力する複数の分割型同期検出部と、該各分割型同期検出部で検出された受信分割同期ビット列がどの分割同期パターンに対応するかを示す受信分割同期ビット列の種別情報に基づいて、各分割型同期検出部から入力された出力ビット列を前記所定手順の逆手順で合成して受信データ列として外部に出力する受信データ列合成手段とを具備するという手段を採用する。
【０００６】
また、フレーム同期装置に係わる第２の手段として、上記第１の手段において、分割受信ビット列生成手段は、受信ビット列を４つの分割受信ビット列に分割し、また、分割型同期検出部は、４個設けられ、５１２ビットのビット幅の受信ビット列のうち１２８ビット（＝５１２÷４）を各分割同期パターンと並列に比較照合するという手段を採用する。
【０００７】
フレーム同期装置に係わる第３の手段として、上記第２の手段において、分割同期パターン生成手段は、１２８ビットからなる同期パターンを３２ビットからなる４つの分割同期パターンに分割するという手段を採用する。
【０００８】
一方、本発明では、フレーム同期方法に係わる第１の手段として、受信フレームを所定ビット幅の受信ビット列にシリアル／パラレル変換して並列処理することによりフレーム同期を確立するフレーム同期方法において、前記受信ビット列を所定手順で複数の分割受信ビット列に分割する行程と、規定の同期パターンを前記所定手順と同様に前記分割受信ビット列と同数の分割同期パターンに分割する行程と、前記各分割受信ビット列を全ての分割同期パターンと並列にそれぞれ比較照合することにより各分割受信ビット列（Ｘ1〜Ｘ4）中に何れかの分割同期パターンに相当する受信分割同期ビット列を検出し、当該受信分割同期ビット列が検出された場合には、各分割受信ビット列の中から受信分割同期ビット列以降のビット列を出力ビット列として各々出力する行程と、各々に検出された受信分割同期ビット列がどの分割同期パターンに対応するかを示す受信分割同期ビット列の種別情報に基づいて、分割受信ビット列に対応する各出力ビット列を前記所定手順の逆手順で合成して受信データ列として出力する行程とを有する手段を採用する。
【０００９】
また、フレーム同期方法に係わる第２の手段として、上記第１の手段において、受信ビット列を４つの分割受信ビット列に分割し、かつ、５１２ビットのビット幅の受信ビット列のうち１２８ビット（＝５１２÷４）を各分割同期パターンと並列に比較照合するという手段を採用する。
【００１０】
フレーム同期方法に係わる第３の手段として、上記第２の手段において、１２８ビットからなる同期パターンを３２ビットからなる４つの分割同期パターンに分割するという手段を採用する。
【００１１】
【発明の実施の形態】
以下、図面を参照して、本発明に係わるフレーム同期装置及び方法の一実施形態について説明する。
【００１２】
なお、本フレーム同期装置は、３９．８１３（Gbps）の伝送ビットレートで送受信されるフレームを５１２ビット単位の受信ビット列にシリアル／パラレル変換することにより、受信ビット列を７７．７６ＭＨｚの基準クロックで５１２ビットずつ並列処理してフレーム同期を確立するものである。後述するように、本フレーム同期装置では、受信ビット列を７７．７６ＭＨｚの基準クロックで１２８ビットずつ並列処理する既存のフレーム同期専用集積回路を合計で１６個用いることにより、５１２ビット並列処理つまり１２８並列処理に対して４倍のビット幅の並列処理を実現している。
【００１３】
図１は、本実施形態の全体構成図である。この図において、符号１は入力並替部（分割受信ビット列生成手段）、２は同期パターン供給部（分割同期パターン生成手段）、３はタイミング発生回路、４Ａ〜４Ｄは分割型同期検出部、５は出力並替部（受信データ列合成手段）、６，７はＡＮＤゲート、８はフリップフロップ（ＦＦ）、９は保護回路、１０はＮＯＴゲート（インバータ）である。
【００１４】
本実施形態では、４つの分割型同期検出部４Ａ〜４Ｄによって５１２ビットずつ並列処理するものでり、入力並替部１は、受信ビット列を先頭から４つ置きに選択することにより４つの分割受信ビット列Ｘ1〜Ｘ4を生成し、第１の分割受信ビット列Ｘ1を分割型同期検出部４Ａに、第２の分割受信ビット列Ｘ2を分割型同期検出部４Ｂに、第３の分割受信ビット列Ｘ3を分割型同期検出部４Ｃに、また第４の分割受信ビット列Ｘ4を分割型同期検出部４Ｄにそれぞれ供給する。
【００１５】
同期パターン供給部２は、１２８ビットからなる規定の同期パターン（フレーム中に含まれる同期専用ビット列に対する期待値ビット列）を３２ビットずつ４分割した分割同期パターン▲１▼〜▲４▼を生成して各分割型同期検出部４Ａ〜４Ｄに並列供給する。タイミング発生回路３は、各分割型同期検出部４Ａ〜４Ｄが上記分割同期パターン▲１▼〜▲４▼の何れかを検出したときに出力する同期パターン検出信号ｓ1〜ｓ4を入力とし、当該同期パターン検出信号ｓ1〜ｓ4に同期した比較タイミング信号ｔを各分割型同期検出部４Ａ〜４Ｄ並びにフリップフロップ８に供給する。
【００１６】
各分割型同期検出部４Ａ〜４Ｄは、上記入力並替部１から各々入力された分割受信ビット列Ｘ1〜Ｘ4と同期パターン供給部２から供給された分割同期パターン▲１▼〜▲４▼とを比較タイミング信号ｔに同期して比較照合することにより、各分割受信ビット列Ｘ1〜Ｘ4の中から分割同期パターン▲１▼〜▲４▼と一致する同期専用ビット列（受信同期パターン）を照合すると共に、当該検出結果に基づいて分割受信ビット列Ｘ1〜Ｘ4を並び替え処理することにより受信同期パターンを先頭とする分割受信ビット列Ｘ1〜Ｘ4を出力並替部５にそれぞれ出力する。
【００１７】
なお、各分割型同期検出部４Ａ〜４Ｄは同一構成を有する。したがって、以下では分割型同期検出部４Ａを例に取って、各分割型同期検出部４Ａ〜４Ｄの詳細構成について説明する。
【００１８】
図２は、分割型同期検出部４Ａの詳細構成を示すブロック図である。この図に示すように、分割型同期検出部４Ａは、４つの従来回路部ａ1〜ａ4、セレクタｂ、ＯＲゲートｃ，ｄから構成されている。各従来回路部ａ1〜ａ4は、各分割同期パターン▲１▼〜▲４▼に対応して各々設けられており、このうち従来回路部ａ1には第１の分割同期パターン▲１▼が、従来回路部ａ2には第２の分割同期パターン▲２▼が、従来回路部ａ3には第３の分割同期パターン▲３▼が、そして従来回路部ａ4には第４の分割同期パターン▲４▼がそれぞれ入力される。また、各従来回路部ａ1〜ａ4には、第１の分割受信ビット列Ｘ1、つまり１２８ビットからなる入力受信ビット列ＩＤ[1]〜ＩＤ[128]が共通に入力される。
【００１９】
従来回路部ａ1は、同期パターン検出部ｅ1、フリップフロップｆ1、ビット並替部ｇ1及び同期パターン比較部ｈ1から構成されてた既存のフレーム同期専用集積回路である。また、他の従来回路部ａ2〜ａ4も、従来回路部ａ1と同様に既存のフレーム同期専用集積回路である。従来回路部ａ1において、同期パターン検出部ｅ1は、第１の分割同期パターン▲１▼と第１の分割受信ビット列Ｘ1とを比較照合することにより、第１の分割受信ビット列Ｘ1中に第１の分割同期パターン▲１▼が検出されたことを示す分割同期パターン▲１▼検出信号ｓ11を出力すると共に、当該検出された第１の分割同期パターン▲１▼に一致する受信分割同期ビット列の先頭ビットＩＤ[1]からのビットずれ値をフリップフロップｆ1に出力する。
【００２０】
ここで、同期パターン検出部ｅ1は、ビット幅が１２８ビットの第１の分割受信ビット列Ｘ1とビット幅が３２ビットの第１の分割同期パターン▲１▼とを比較照合して第１の分割受信ビット列Ｘ1中に第１の分割同期パターン▲１▼と同一の受信分割同期ビット列が存在するか否かを高速に検出するために、第１の分割受信ビット列Ｘ1を順次ビットシフトしたビット列を第１の分割同期パターン▲１▼と並列に比較する複数（９６個（＝128-32））の比較器を備えている。
【００２１】
フリップフロップｆ1は、上記ビットずれ値を分割同期パターン▲１▼検出信号ｓ11をトリガにしてビット並替部ｇ1に供給する。ビット並替部ｇ1は、上記ずれ値に基づいて入力受信ビット列ＩＤ[1]〜ＩＤ[128]の中から第１の分割同期パターン▲１▼に相当する受信分割同期ビット列よりも前のビット列を破棄し、受信分割同期ビット列を先頭とする受信ビット列をセレクタｂ及び同期パターン比較部ｈ1に出力する。同期パターン比較部ｈ1は、このようにしてビット並替部ｇ1から入力されたビット列を第１の分割同期パターン▲１▼と比較照合し、その結果を分割同期パターン▲１▼比較信号ｐ11としてＯＲゲートｄに出力する。
【００２２】
なお、他の従来回路部ａ2〜ａ4のうち、従来回路部ａ2は、第２の分割同期パターン▲２▼と第１の分割受信ビット列Ｘ1とに基づいて従来回路部ａ1と同様の処理を行い、従来回路部ａ3は、第３の分割同期パターン▲３▼と第１の分割受信ビット列Ｘ1とに基づいて従来回路部ａ1と同様の処理を行い、また従来回路部ａ4は、第４の分割同期パターン▲４▼と第１の分割受信ビット列Ｘ1とに基づいて上述した従来回路部ａ1と同様の処理を行う。
【００２３】
セレクタｂは、上記分割同期パターン▲１▼検出信号ｓ11、分割同期パターン▲２▼検出信号ｓ12、分割同期パターン▲３▼検出信号ｓ13及び分割同期パターン▲４▼検出信号ｓ14をトリガにして各従来回路部ａ1〜ａ4から出力された受信ビット列の何れかを選択し、出力ビット列Ｑ[1]〜Ｑ[128]として出力並替部５に出力する。ＯＲゲートｃは、従来回路部ａ1から出力される分割同期パターン▲１▼検出信号ｓ11及び、従来回路部ａ2から出力される分割同期パターン▲２▼検出信号ｓ12、従来回路部ａ3から出力される分割同期パターン▲３▼検出信号ｓ13、従来回路部ａ4から出力される分割同期パターン▲４▼検出信号ｓ14の論理和を取り、その結果を分割同期パターン検出信号ｓ1としてＡＮＤゲート６に出力する。
【００２４】
ＯＲゲートｄは、従来回路部ａ1から出力される上記分割同期パターン▲１▼比較信号ｐ11及び、従来回路部ａ2から出力される分割同期パターン▲２▼比較信号ｐ12、従来回路部ａ3から出力される分割同期パターン▲３▼比較信号ｐ13、従来回路部ａ4から出力される分割同期パターン▲４▼比較信号ｐ14の論理和を取り、その結果を分割同期パターン比較信号ｐ1としてＡＮＤゲート７に出力する。
【００２５】
図１に戻ってさらに説明すると、出力並替部５は、各分割型同期検出部４Ａ〜４Ｄから入力された出力ビット列Ｑ[1]〜Ｑ[128]に対して、入力並替部１とは逆の並べ替え処理を行うことにより受信データ列Ｄ[1]〜Ｄ[512]を出力する。ＡＮＤゲート６は、分割型同期検出部４Ａから入力される分割同期パターン検出信号ｓ1、分割型同期検出部４Ｂから入力される分割同期パターン検出信号ｓ2、分割型同期検出部４Ｃから入力される分割同期パターン検出信号ｓ3及び分割型同期検出部４Ｄから入力される分割同期パターン検出信号ｓ4の論理積を取り、その結果をタイミング発生回路３に出力する。
【００２６】
一方、ＡＮＤゲート６は、分割型同期検出部４Ａから入力される分割同期パターン比較信号ｐ1、分割型同期検出部４Ｂから入力される分割同期パターン比較信号ｐ2、分割型同期検出部４Ｃから入力される分割同期パターン比較信号ｐ3及び分割型同期検出部４Ｄから入力される分割同期パターン比較信号ｐ4の論理積を取り、その結果（比較論理積信号）を保護回路９のデータ端子に出力する。フリップフロップ８は、タイミング発生回路３から入力された比較タイミング信号ｔを動機パターンの照合に要するクロック分だけ遅延させて保護回路９のクロック端子に出力する。
【００２７】
保護回路９は、比較タイミング信号ｔに同期してデータ端子に入力された比較論理積信号の状態（Ｌ／Ｈ）を判定し、その判定結果を同期信号として外部に出力する。ＮＯＴゲート１０は、この同期信号を位相反転して同期はずれ信号として各分割型同期検出部４Ａ〜４Ｄにフードバックする。この同期はずれ信号は、各分割型同期検出部４Ａ〜４Ｄ内の同期パターン検出部にそれぞれ供給され、各分割同期パターン▲１▼〜▲４▼と入力受信ビット列ＩＤ[1]〜ＩＤ[128]との比較照合動作の制御に用いられる。すなわち、各分割型同期検出部４Ａ〜４Ｄの同期パターン検出部は、一端フレーム同期が確立されると比較照合処理を停止するが、上記同期はずれ信号が入力されると、フレーム同期を再度確立すべく比較照合処理を再開する。
【００２８】
次に、このように構成された本フレーム同期装置の動作について、図３〜図６を参照して詳しく説明する。
【００２９】
まず最初に、図３は、本フレーム同期装置のビット相関図であり、入力並替部１及び出力並替部５の動作を説明するためのものである。本フレーム同期装置は、４つの分割型同期検出部４Ａ〜４Ｄを用いて既存のフレーム同期装置の並列処理ビット数（１２８ビット）に対して４倍のビット幅（５１２ビット）毎に受信ビット列を並列処理するように構成されており、入力並替部１は、図示するように、受信ビット列を先頭ビットから分割型同期検出部４Ａ→分割型同期検出部４Ｂ→分割型同期検出部４Ｃ→分割型同期検出部４Ｄの順序で繰り返し割り当てることにより、受信ビット列を４分割して分割受信ビット列Ｘ1〜Ｘ4を生成する。
【００３０】
すなわち、入力並替部１は、一般式として｛４（ｋ−ｎ）＋１｝で示される分割受信ビット列Ｘ1を分割型同期検出部４Ａに、｛４（ｋ−ｎ）＋２｝で示される分割受信ビット列Ｘ2を分割型同期検出部４Ｂに、｛４（ｋ−ｎ）＋３｝で示される分割受信ビット列Ｘ3を分割型同期検出部４Ｃに、また｛４（ｋ−ｎ）＋４｝で示される分割受信ビット列Ｘ4を分割型同期検出部４Ｄにそれぞれ供給する。ここで、ｋは、各分割型同期検出部４Ａ〜４Ｄ並列処理するビット数に相当する変数であり、本実施形態の場合１２８（ビット）である。また、ｎはｋ以下の自然数である。
【００３１】
この結果、分割型同期検出部４Ａには、受信ビット列の第1，5，9，……，509ビットつまりＩＤ[1]，ＩＤ[5]，ＩＤ[9]，……ＩＤ[509]が入力され、分割型同期検出部４Ｂには第2，6，10，……510ビットつまりＩＤ[2]，ＩＤ[6]，ＩＤ[10]，……ＩＤ[510]が入力され、分割型同期検出部４Ｃには第3，7，11，……511ビットつまりＩＤ[3]，ＩＤ[7]，ＩＤ[11]，……ＩＤ[511]が入力され、また分割型同期検出部４Ｄには第4，8，12，……512ビットつまりＩＤ[4]，ＩＤ[8]，ＩＤ[12]，……ＩＤ[512]が入力される。
【００３２】
続いて、図４は、同期パターン供給部２による分割同期パターン▲１▼〜▲４▼の生成処理について説明する。図４に示すように、同期パターンは予め規定された１２８ビット（32×4）から構成されていると共に、８ビットずつが構成単位α〜ωとしてブロック化されている。同期パターン供給部２は、このような規定の同期パターンについて、上記入力並替部１と同様の考え方で、先頭ビットから４つ置きに各基本単位α〜ωの先頭ビットから第１の分割同期パターン▲１▼→第２の分割同期パターン▲２▼→第３の分割同期パターン▲３▼→第４の分割同期パターン▲４▼の順序で繰り返し割り当てる。
【００３３】
この結果、第１の分割同期パターン▲１▼は、各ブロックα〜ωの第１ビット及び第５ビットから構成され、第２の分割同期パターン▲２▼は、各ブロックα〜ωの第２ビット及び第６ビットから構成され、第３の分割同期パターン▲３▼は、各ブロックα〜ωの第３ビット及び第７ビットから構成され、第４の分割同期パターン▲４▼は、各ブロックα〜ωの第４ビット及び第８ビットから構成される。すなわち、各分割同期パターン▲１▼〜▲４▼は、各分割型同期検出部４Ａ〜４Ｄに各々入力される分割受信ビット列Ｘ1〜Ｘ4と同様に先頭ビットから４つ置きに選択された各ビットからなるビット列として分割型同期検出部４Ａ〜４Ｄ（正確には同期パターン検出部ｅ1〜ｅ4及び同期パターン比較部ｈ1〜ｈ4）にそれぞれ入力される（図２参照）。
【００３４】
ここで、分割型同期検出部４Ａ〜４Ｄは、このように入力並替部１から入力された各分割受信ビット列Ｘ1〜Ｘ4及び各分割同期パターン▲１▼〜▲４▼に対して同様に動作するので、以下では代表として分割型同期検出部４Ａの動作を説明する。
【００３５】
分割型同期検出部４Ａ内の同期パターン検出部ｅ1は、１２８ビットからなる第１の分割受信ビット列Ｘ1と３２ビットからなる第１の分割同期パターン▲１▼とを比較照合し、第１の分割受信ビット列Ｘ1中に第１の分割同期パターン▲１▼ど同一の受信同期パターンが検出されると、１クロック幅に相当するパルス幅の分割同期パターン▲１▼検出信号ｓ11をフリップフロップｆ1及びＯＲゲートｃに出力すると共に、第１の分割受信ビット列Ｘ1中に検出された受信同期パターンの分割受信ビット列Ｘ1の先頭ビットからのずれをビットずれ値としてフリップフロップｆ1に出力する。
【００３６】
この結果、フリップフロップｆ1からビットずれ値が分割同期パターン▲１▼検出信号ｓ11をトリガにしてビット並替部ｇ1に供給され、ビット並替部ｇ1では、分割受信ビット列Ｘ1の中から受信同期パターンの先頭ビット以降のビット列がセレクタｂ及び同期パターン比較部ｈ1に出力される。同期パターン比較部ｈ1は、このようにビット並替部ｇ1から入力された分割受信ビット列を比較タイミング信号ｔをトリガにして第１の分割同期パターン▲１▼と再度比較照合し、当該第１の分割同期パターン▲１▼が検出された場合には、１クロック幅に相当するパルス幅の分割同期パターン▲１▼比較信号ｐ11をＯＲゲートｄに出力する。
【００３７】
このような従来回路部ａ1による第１の分割受信ビット列Ｘ1と第１の分割同期パターン▲１▼とに関する処理に対して、従来回路部ａ2は、第１の分割受信ビット列Ｘ1と第２の分割同期パターン▲２▼とに関する処理を行い、第１の分割受信ビット列Ｘ1の中から第２の分割同期パターン▲２▼の先頭ビット以降のビット列をセレクタｂに出力し、さらに分割同期パターン▲２▼検出信号ｓ12をＯＲゲートｃに出力すると共に、分割同期パターン▲２▼比較信号ｐ12をＯＲゲートｄに出力する。
【００３８】
また、従来回路部ａ3は、第１の分割受信ビット列Ｘ1と第３の分割同期パターン▲３▼とに関する処理を行い、第１の分割受信ビット列Ｘ1の中から第３の分割同期パターン▲３▼の先頭ビット以降のビット列をセレクタｂに出力し、さらに分割同期パターン▲３▼検出信号ｓ13をＯＲゲートｃに出力すると共に、分割同期パターン▲３▼比較信号ｐ13をＯＲゲートｄに出力する。従来回路部ａ4は、第１の分割受信ビット列Ｘ1と第４の分割同期パターン▲４▼とに関する処理を行い、第１の分割受信ビット列Ｘ1の中から第４の分割同期パターン▲４▼の先頭ビット以降のビット列をセレクタｂに出力し、さらに分割同期パターン▲４▼検出信号ｓ14をＯＲゲートｃに出力すると共に、分割同期パターン▲４▼比較信号ｐ14をＯＲゲートｄに出力する。
【００３９】
ＯＲゲートｃは、上記分割同期パターン▲１▼検出信号ｓ11、分割同期パターン▲２▼検出信号ｓ12、分割同期パターン▲３▼検出信号ｓ13及び分割同期パターン▲４▼検出信号ｓ14の論理和を取ることにより、従来回路部ａ1〜ａ4の何れかで分割同期パターン▲１▼〜▲４▼の何れかが検出された場合には、分割同期パターン検出信号ｓ1をＡＮＤゲート６に出力する。そして、セレクタｂは、分割同期パターン▲１▼〜▲４▼の何れかを検出した従来回路部から出力された分割受信ビット列を選択し、出力ビット列Ｑ[1]〜Ｑ[128]として出力する。
【００４０】
また、ＯＲゲートｄは、分割同期パターン▲１▼比較信号ｐ11、分割同期パターン▲２▼比較信号ｐ12、分割同期パターン▲３▼比較信号ｐ13及び分割同期パターン▲４▼比較信号ｐ14の論理和を取ることにより、従来回路部ａ1〜ａ4の何れかで分割同期パターン▲１▼〜▲４▼の何れかの検出が確認された場合には、分割同期パターン比較信号ｐ1をＡＮＤゲート７に出力する。
【００４１】
このような第１の分割受信ビット列Ｘ1に対する分割型同期検出部４Ａの処理に対して、分割型同期検出部４Ｂは、第２の分割受信ビット列Ｘ2に対して上記分割型同期検出部４Ａと同様の処理を行い、分割型同期検出部４Ｃは、第３の分割受信ビット列Ｘ3に対して分割型同期検出部４Ａと同様の処理を行い、分割型同期検出部４Ｄは、第４の分割受信ビット列Ｘ4に対して分割型同期検出部４Ａと同様の処理を行う。
【００４２】
また、全ての分割型同期検出部４Ａ〜４Ｄは、第１の分割同期パターン▲１▼に対応する受信同期ビット列を検出したことを示す分割同期パターン▲１▼検出信号ｓ11〜ｓ41を出力並替部５に対して出力するので、出力並替部５は、この分割同期パターン▲１▼検出信号ｓ11〜ｓ41に基づいて分割型同期検出部４Ａ〜４Ｄからそれぞれ入力された各出力ビット列Ｑ[1]〜Ｑ[128]を並び替え、さらに当該各出力ビット列Ｑ[1]〜Ｑ[128]の各ビットを上述した入力並替部１とは逆の手順で並び替えて受信データ列を再生する。
【００４３】
本実施形態では、入力並替部１は、上述したように受信ビット列を先頭ビットから分割型同期検出部４Ａ→分割型同期検出部４Ｂ→分割型同期検出部４Ｃ→分割型同期検出部４Ｄの順番で順次繰り返して割り当てることにより分割受信ビット列Ｘ1〜Ｘ4を生成するので、例えば分割型同期検出部４Ｂで第１の分割同期パターン▲１▼が検出された場合には、当該分割型同期検出部４Ｂの次の順番に該当する分割型同期検出部４Ｃでは第２の分割同期パターン▲２▼が、さらに次の順番に該当する分割型同期検出部４Ｄでは第３の分割同期パターン▲３▼が、次の順番に該当する分割型同期検出部４Ａでは第４の分割同期パターン▲４▼が検出される。すなわち、どの分割型同期検出部でどの分割同期パターンが検出されたかが分かれば、受信ビット列の分割時のビット割り当て順序に従って受信データ列を再生することができる。
【００４４】
一例として、分割型同期検出部４Ｂから分割同期パターン▲１▼検出信号ｓ21が入力されると、入力並替部１は、当該分割型同期検出部４Ｂの出力ビット列Ｑ[1]〜Ｑ[128]を第１順位とし、分割型同期検出部４Ｃの出力ビット列Ｑ[1]〜Ｑ[128]を第２順位、分割型同期検出部４Ｄの出力ビット列Ｑ[1]〜Ｑ[128]を第３順位、さらに分割型同期検出部４Ａの出力ビット列Ｑ[1]〜Ｑ[128]を第４順位として、第１順位の出力ビット列Ｑ[1]〜Ｑ[128]の間に下位順位の出力ビット列Ｑ[1]〜Ｑ[128]の各ビットを１ビットずつ挿入することにより受信データ列を再構成する。
【００４５】
そして、この結果として、ＡＮＤゲート６には、分割同期パターン検出信号ｓ1に加えて、分割型同期検出部４Ｂの分割同期パターン検出信号ｓ2、分割型同期検出部４Ｃの分割同期パターン検出信号ｓ3及び分割型同期検出部４Ｄの分割同期パターン検出信号ｓ4がそれぞれ入力される。ＡＮＤゲート６は、これら各入力信号の論理積を取ることにより、図５に示すように、全ての分割型同期検出部４Ａ〜４Ｄから分割同期パターン検出信号ｓ1〜ｓ4が入力された場合にのみ、同期パターン検出信号ｓをタイミング発生回路３に出力する。
【００４６】
一方、ＡＮＤゲート７には、分割同期パターン比較信号ｐ1に加えて、分割型同期検出部４Ｂの分割同期パターン比較信号ｐ2、分割型同期検出部４Ｃの分割同期パターン比較信号ｐ3及び分割型同期検出部４Ｄの分割同期パターン比較信号ｐ4がそれぞれ入力される。ＡＮＤゲート７は、これら各入力信号の論理積を取ることにより、図５に示すように、全ての分割型同期検出部４Ａ〜４Ｄから分割同期パターン比較信号ｐ1〜ｐ4が入力された場合にのみ、同期パターン比較信号ｐを保護回路９に出力する。そして、この場合、保護回路９は、同期パターン比較信号ｐの状態変化をフリップフロップ８から入力される比較タイミング信号ｔに同期してラッチすることにより同期信号を出力する。
【００４７】
なお、図５では、過去のフレームにおいて同期パターンが検出されてフレーム同期が確立されていた場合において、フレーム１で同期パターンが検出されず同期パターン比較信号ｐが保護回路９に入力されなかった状態を示している。この状態は、フレーム１においてフレーム同期がはずれた状態であり、保護回路９から出力される同期信号は「Ｈ（ハイ）」レベルから「Ｌ（ロー）」レベルに遷移し、この同期信号がＮＯＴゲート１０を介して各分割型同期検出部４Ａ〜４Ｄに供給されることにより、当該各分割型同期検出部４Ａ〜４Ｄは同期パターンの検出処理を再開する。
【００４８】
この結果、次のフレーム２で同期パターンが検出されてＡＮＤゲート６から同期パターン検出信号ｓが出力されると、この同期パターン検出信号ｓによってタイミング発生回路３はリセットされ、比較タイミング信号ｔの位置が当該同期パターン検出信号ｓのタイミングつまり新たに同期パターンが検出されたタイミングに修正される。そして、当該フレーム２以降のフレーム３，４において同期パターン比較信号ｐが連続して保護回路９に入力されると、同期信号は「Ｌ（ロー）」レベルから「Ｈ（ハイ）」レベルに遷移してフレーム同期の確立状態に復帰する。
【００４９】
本実施形態によれば、１２８ビット並列処理用の従来回路部ａ1〜ａ4を各分割型同期検出部４Ａ〜４Ｄについて各々４つ用いることにより、つまり既存のフレーム同期専用集積回路を１６個用いることにより、５１２ビット並列処理用のフレーム同期装置を実現することができる。
【００５０】
なお、本発明は、このような５１２ビット並列処理用のフレーム同期装置に限定されることなく、他のビット幅の並列処理用フレーム同期装置に適用することが可能である。また、従来回路部ａ1〜ａ4としては、１２８ビット並列処理用の集積回路に限定されることなく他のビット幅の集積回路を用いても良い。したがって、分割型同期検出部４Ａ〜４Ｄの個数も４個に限定されるものではない。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、既存のフレーム同期専用集積回路を複数個用いることにより既存よりもさらに多ビット幅の並列同期処理を行うので、従来よりも高ビットレートのフレーム同期処理を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態の全体構成を示すブロック図である。
【図２】本発明の一実施形態における分割型同期検出部の構成を示すブロック図である
【図３】本発明の一実施形態における受信ビット列のビット相関図である。
【図４】本発明の一実施形態における分割同期パターンの生成処理を示す概念図である。
【図５】本発明の一実施形態の動作を示すタイミングチャートである。
【符号の説明】
１……入力並替部（分割受信ビット列生成手段）
２……同期パターン供給部（分割同期パターン生成手段）
３……タイミング発生回路
４Ａ〜４Ｄ……分割型同期検出部
５……出力並替部（受信データ列合成手段）
６，７……ＡＮＤゲート
８……フリップフロップ（ＦＦ）
９……保護回路
１０……ＮＯＴゲート
ａ1〜ａ4……従来回路部
ｂ……セレクタ
ｃ，ｄ……ＯＲゲート[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a frame synchronization apparatus and method for establishing a frame synchronization by detecting a specific synchronization pattern from a frame having a predetermined bit length.
[0002]
[Prior art and problems to be solved by the invention]
As is well known, in digital communication, communication is performed in units of frames having a predetermined bit length. A synchronization pattern consisting of a specific bit string is inserted into each frame, and the reception side establishes frame synchronization by detecting the synchronization pattern of each frame received sequentially from the transmission side, and reproduces communication information. The frame is transmitted as a serial signal in which each bit is arranged in time series from the transmission side to the reception side (serial transmission). On the reception side, this serial signal is converted into a parallel signal having a predetermined bit width (parallel conversion). The frame synchronization is established by subjecting the parallel signal to a synchronization pattern detection process. For example, Japanese Patent Laid-Open No. 5-110555 discloses a configuration example of such a frame synchronization circuit for frame synchronization.
[0003]
By the way, when performing frame synchronization processing on a frame having a bit rate higher than the normal bit rate, (1) a method of increasing the operating frequency from the conventional level while maintaining the bit width to be processed in parallel, and (2) A method of increasing the bit width while keeping the operating frequency as conventional is basically considered. However, when the method {circle around (1)} is adopted, it is necessary to develop an integrated circuit that operates at a high speed, which increases the cost. On the other hand, when the method (2) is adopted, since the integrated circuit dedicated for frame synchronization that has been used conventionally cannot be used as it is, the high-speed operation as in the method (1) is not possible. Although not required, it is necessary to consider a new mechanism.
[0004]
The present invention has been made in view of the above-described problems, and an object of the present invention is to realize a frame synchronization process at a higher bit rate than before by using a plurality of existing integrated circuits for frame synchronization.
[0005]
[Means for Solving the Problems]
In order to achieve the above object, in the present invention, as a first means related to a frame synchronization apparatus, a frame for establishing frame synchronization by serially / parallel-converting a received frame into a received bit string having a predetermined bit width and performing parallel processing. In the synchronization device, divided reception bit string generating means for dividing the received bit string by a predetermined procedure to generate a plurality of divided reception bit strings, and the same number as the divided reception bit string by dividing a predetermined synchronization pattern in the same manner as the predetermined procedure The divided synchronization pattern generating means for generating a divided synchronization pattern of each of the divided received bit strings is provided corresponding to each divided received bit string, and each divided received bit string is compared and collated in parallel with all the divided synchronized bit patterns in each divided received bit string. A reception division synchronization bit string corresponding to any division synchronization pattern is detected and the reception division is performed. When the initial bit sequence is detected, a plurality of division type synchronization detection units that output the bit sequence after the reception division synchronization bit sequence as an output bit sequence from each division reception bit sequence and the respective division type synchronization detection units detect Based on the type information of the received division synchronization bit string indicating which division synchronization pattern the received division synchronization bit string corresponds to, the output bit string input from each division type synchronization detection unit is synthesized in the reverse procedure of the predetermined procedure. A means is provided which comprises reception data string synthesizing means for outputting to the outside as a reception data string.
[0006]
Further, as a second means related to the frame synchronization apparatus, in the first means, the divided reception bit string generating means divides the reception bit string into four divided reception bit strings, and the divided type synchronization detection unit includes four pieces. Provided is a means of comparing and collating 128 bits (= 512 ÷ 4) of the received bit string having a bit width of 512 bits in parallel with each divided synchronization pattern.
[0007]
As a third means related to the frame synchronization apparatus, in the second means, the division synchronization pattern generation means employs means for dividing the 128-bit synchronization pattern into four 32-bit synchronization patterns.
[0008]
On the other hand, in the present invention, as a first means related to the frame synchronization method, in the frame synchronization method of establishing frame synchronization by serially / parallel converting a received frame into a received bit string having a predetermined bit width and performing parallel processing, the reception A process of dividing a bit string into a plurality of divided reception bit strings in a predetermined procedure; a process of dividing a prescribed synchronization pattern into the same number of divided synchronization patterns as the divided reception bit string in the same manner as the predetermined procedure; and all the divided reception bit strings By comparing and collating with each of the divided synchronization patterns in parallel, a received divided synchronization bit string corresponding to any divided synchronization pattern is detected in each divided received bit string (X1 to X4), and the received divided synchronization bit string is detected. In this case, the bit string after the reception divided synchronization bit string is output from the divided reception bit strings. Each output bit string corresponding to the divided reception bit string is based on the process of outputting each as a column and the type information of the reception division synchronization bit string indicating which division synchronization pattern the detected reception division synchronization bit string corresponds to. A process having a process of synthesizing by a reverse procedure of a predetermined procedure and outputting as a received data string is adopted.
[0009]
As a second means related to the frame synchronization method, in the first means, the received bit string is divided into four divided received bit strings, and 128 bits (= 512 ÷ 512 ÷ 4) of the received bit string having a bit width of 512 bits. A method of comparing and collating 4) with each divided synchronization pattern in parallel is adopted.
[0010]
As a third means related to the frame synchronization method, a means of dividing the 128-bit synchronization pattern into four 32-bit synchronization patterns in the second means is adopted.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of a frame synchronization apparatus and method according to the present invention will be described with reference to the drawings.
[0012]
This frame synchronizer serially / parallel converts a frame transmitted / received at a transmission bit rate of 39.813 (Gbps) into a received bit string in 512-bit units, whereby the received bit string is 512 with a reference clock of 77.76 MHz. Frame synchronization is established by performing bitwise parallel processing. As will be described later, in this frame synchronization apparatus, a total of 16 existing integrated circuits for frame synchronization that process a received bit string 128 bits at a time with a reference clock of 77.76 MHz are used in total, thereby providing 512-bit parallel processing, that is, 128 parallel processing. Parallel processing with a bit width four times that of processing is realized.
[0013]
FIG. 1 is an overall configuration diagram of the present embodiment. In this figure, reference numeral 1 is an input rearrangement unit (divided reception bit string generation unit), 2 is a synchronization pattern supply unit (division synchronization pattern generation unit), 3 is a timing generation circuit, 4A to 4D are division type synchronization detection units, 5 Is an output rearrangement unit (reception data string synthesizing means), 6 and 7 are AND gates, 8 is a flip-flop (FF), 9 is a protection circuit, and 10 is a NOT gate (inverter).
[0014]
In the present embodiment, 512 divided bits are processed in parallel by the four divided synchronization detectors 4A to 4D, and the input reordering unit 1 selects four received bit strings from the top to receive four divided receptions. Bit strings X1 to X4 are generated, the first divided reception bit string X1 is divided into the divisional synchronization detection unit 4A, the second divided reception bit string X2 is divided into the divisional synchronization detection unit 4B, and the third divided reception bit string X3 is divided into the division type The synchronization detection unit 4C and the fourth divided reception bit string X4 are supplied to the division type synchronization detection unit 4D, respectively.
[0015]
The synchronization pattern supply unit 2 generates divided synchronization patterns {circle around (1)} to {circle around (4)} obtained by dividing a predetermined synchronization pattern of 128 bits (an expected value bit string for a dedicated synchronization bit string included in a frame) into four 32 bits. The signals are supplied in parallel to each of the divided synchronization detection units 4A to 4D. The timing generation circuit 3 receives the synchronization pattern detection signals s1 to s4 output when each of the divided synchronization detection units 4A to 4D detects any one of the divided synchronization patterns {circle around (1)} to {circle around (4)}. The comparison timing signal t synchronized with the pattern detection signals s1 to s4 is supplied to each of the divided synchronization detection units 4A to 4D and the flip-flop 8.
[0016]
Each of the divided synchronization detection units 4A to 4D receives the divided reception bit strings X1 to X4 respectively input from the input rearrangement unit 1 and the divided synchronization patterns (1) to (4) supplied from the synchronization pattern supply unit 2. By comparing and collating in synchronization with the comparison timing signal t, the synchronization dedicated bit string (reception synchronization pattern) matching the divided synchronization patterns (1) to (4) is collated from among the divided reception bit strings X1 to X4. Based on the detection result, the divided reception bit sequences X1 to X4 are rearranged to output the divided reception bit sequences X1 to X4 starting from the reception synchronization pattern to the output rearrangement unit 5, respectively.
[0017]
In addition, each division | segmentation type | mold synchronous detection part 4A-4D has the same structure. Therefore, the detailed configuration of each of the divided synchronization detection units 4A to 4D will be described below by taking the divided synchronization detection unit 4A as an example.
[0018]
FIG. 2 is a block diagram showing a detailed configuration of the split synchronization detecting unit 4A. As shown in this figure, the divided synchronization detecting unit 4A is composed of four conventional circuit units a1 to a4, a selector b, and OR gates c and d. Each of the conventional circuit portions a1 to a4 is provided corresponding to each of the divided synchronization patterns {circle around (1)} to {circle around (4)}. Among them, the first divided synchronization pattern {circle around (1)} is provided on the conventional circuit portion a1. The circuit part a2 has the second divided synchronization pattern (2), the conventional circuit part a3 has the third divided synchronization pattern (3), and the conventional circuit part a4 has the fourth divided synchronization pattern (4). Each is entered. Further, the first divided reception bit string X1, that is, the input reception bit string ID [1] to ID [128] consisting of 128 bits, is commonly input to the conventional circuit portions a1 to a4.
[0019]
The conventional circuit unit a1 is an existing integrated circuit dedicated to frame synchronization, which includes a synchronization pattern detection unit e1, a flip-flop f1, a bit rearrangement unit g1, and a synchronization pattern comparison unit h1. The other conventional circuit portions a2 to a4 are also existing frame synchronization dedicated integrated circuits, similarly to the conventional circuit portion a1. In the conventional circuit section a1, the synchronization pattern detection section e1 compares the first divided synchronization pattern {circle around (1)} with the first divided reception bit string X1, thereby comparing the first divided reception bit string X1 with the first divided reception bit string X1. The division synchronization pattern (1) indicating that the division synchronization pattern (1) has been detected is output, and the first bit of the received division synchronization bit string that matches the detected first division synchronization pattern (1) The bit shift value from ID [1] is output to flip-flop f1.
[0020]
Here, the synchronization pattern detection unit e1 compares and collates the first divided reception bit string X1 having a bit width of 128 bits with the first divided synchronization pattern (1) having a bit width of 32 bits. In order to detect at high speed whether or not there is a reception divided synchronization bit string identical to the first divided synchronization pattern {circle around (1)} in the bit string X1, a bit string obtained by sequentially bit-shifting the first divided reception bit string X1 A plurality of (96 (= 128−32)) comparators for comparison in parallel with the divided synchronization pattern {circle around (1)}.
[0021]
The flip-flop f1 supplies the bit shift value to the bit rearrangement unit g1 using the division synchronization pattern (1) detection signal s11 as a trigger. The bit rearrangement unit g1 selects a bit string before the reception divided synchronization bit string corresponding to the first divided synchronization pattern (1) from the input reception bit strings ID [1] to ID [128] based on the deviation value. The received bit string starting from the reception divided synchronization bit string is output to the selector b and the synchronization pattern comparison unit h1. The synchronization pattern comparison unit h1 compares and collates the bit string input from the bit rearrangement unit g1 with the first divided synchronization pattern (1), and ORs the result as the divided synchronization pattern (1) comparison signal p11. Output to gate d.
[0022]
Of the other conventional circuit units a2 to a4, the conventional circuit unit a2 performs the same processing as the conventional circuit unit a1 based on the second divided synchronization pattern (2) and the first divided reception bit string X1. The conventional circuit section a3 performs the same processing as the conventional circuit section a1 based on the third divided synchronization pattern (3) and the first divided reception bit string X1, and the conventional circuit section a4 Based on the synchronization pattern (4) and the first divided reception bit string X1, the same processing as that of the conventional circuit section a1 described above is performed.
[0023]
The selector b uses the divided synchronization pattern (1) detection signal s11, the divided synchronization pattern (2) detection signal s12, the divided synchronization pattern (3) detection signal s13, and the divided synchronization pattern (4) detection signal s14 as a trigger. Any one of the received bit strings output from the circuit units a1 to a4 is selected and output to the output rearrangement unit 5 as output bit strings Q [1] to Q [128]. The OR gate c outputs a divided synchronization pattern {circle around (1)} detection signal s11 output from the conventional circuit portion a1, a divided synchronization pattern {circle around (2)} detection signal s12 output from the conventional circuit portion a2, and a conventional circuit portion a3. The logical sum of the divided synchronization pattern {circle around (3)} detection signal s13 and the divided synchronization pattern {circle around (4)} detection signal s14 output from the conventional circuit part a4 is taken and the result is output to the AND gate 6 as the divided synchronization pattern detection signal s1.
[0024]
The OR gate d is output from the divided synchronization pattern (1) comparison signal p11 output from the conventional circuit section a1, and the divided synchronization pattern (2) comparison signal p12 output from the conventional circuit section a2, and from the conventional circuit section a3. The divided synchronization pattern {circle around (3)} is compared with the comparison signal p13 and the divided synchronization pattern {circle around (4)} output from the conventional circuit part a4, and the result is output to the AND gate 7 as the divided synchronization pattern comparison signal p1. .
[0025]
Returning to FIG. 1 and further explaining, the output rearrangement unit 5 is connected to the input rearrangement unit 1 with respect to the output bit strings Q [1] to Q [128] input from the divided synchronization detection units 4A to 4D. Performs a reverse rearrangement process to output received data strings D [1] to D [512]. The AND gate 6 includes a divided synchronization pattern detection signal s1 input from the divided synchronization detection unit 4A, a divided synchronization pattern detection signal s2 input from the divided synchronization detection unit 4B, and a division input from the divided synchronization detection unit 4C. The logical product of the synchronization pattern detection signal s3 and the divided synchronization pattern detection signal s4 input from the divided synchronization detection unit 4D is taken, and the result is output to the timing generation circuit 3.
[0026]
On the other hand, the AND gate 6 receives the divided synchronization pattern comparison signal p1 input from the divided synchronization detector 4A, the divided synchronization pattern comparison signal p2 input from the divided synchronization detector 4B, and the divided synchronization detector 4C. The logical product of the divided synchronization pattern comparison signal p3 and the divided synchronization pattern comparison signal p4 input from the divided synchronization detector 4D is taken, and the result (comparison logical product signal) is output to the data terminal of the protection circuit 9. The flip-flop 8 delays the comparison timing signal t input from the timing generation circuit 3 by the clock required for collation of the motivation pattern and outputs the delayed signal to the clock terminal of the protection circuit 9.
[0027]
The protection circuit 9 determines the state (L / H) of the comparison AND signal input to the data terminal in synchronization with the comparison timing signal t, and outputs the determination result to the outside as a synchronization signal. The NOT gate 10 inverts the phase of this synchronization signal and feeds it back to each of the divided synchronization detection units 4A to 4D as an out-of-synchronization signal. This out-of-synchronization signal is supplied to each of the synchronization pattern detection units in each of the divided type synchronization detection units 4A to 4D, and each of the divided synchronization patterns (1) to (4) and the input received bit string ID [1] to ID [128]. It is used to control the comparison and collation operation. That is, the synchronization pattern detection units of the divided type synchronization detection units 4A to 4D stop the comparison and collation processing once the frame synchronization is established, but reestablish the frame synchronization when the out-of-synchronization signal is input. The comparison and collation process is restarted as possible.
[0028]
Next, the operation of the present frame synchronizer configured as described above will be described in detail with reference to FIGS.
[0029]
First, FIG. 3 is a bit correlation diagram of the present frame synchronizer, and is for explaining operations of the input rearrangement unit 1 and the output rearrangement unit 5. This frame synchronizer uses four divided synchronization detectors 4A to 4D to generate a received bit string for each bit width (512 bits) that is four times the number of parallel processing bits (128 bits) of an existing frame synchronizer. The input rearrangement unit 1 is configured to perform parallel processing. As shown in the figure, the input rearrangement unit 1 divides the received bit string from the first bit into the divided synchronization detection unit 4A → the divided synchronization detection unit 4B → the divided synchronization detection unit 4C → division. By repeatedly assigning in the order of the type synchronization detector 4D, the received bit string is divided into four to generate divided received bit strings X1 to X4.
[0030]
That is, the input rearrangement unit 1 uses the divided reception bit string X1 represented by {4 (k−n) +1} as a general expression to the divided synchronization detection unit 4A and the division represented by {4 (k−n) +2}. The received bit string X2 is indicated by the divided synchronization detector 4B, and the divided received bit string X3 indicated by {4 (kn) +3} is indicated by the divided synchronization detector 4C and indicated by {4 (kn) +4}. The divided reception bit string X4 is supplied to the divided synchronization detection unit 4D. Here, k is a variable corresponding to the number of bits to be processed in parallel by each of the divided synchronization detection units 4A to 4D, and is 128 (bits) in the present embodiment. N is a natural number of k or less.
[0031]
As a result, the divided synchronization detection unit 4A receives the first, fifth, ninth,..., 509 bits of the received bit string, that is, ID [1], ID [5], ID [9],. Then, the second, sixth, tenth,... 510 bits, that is, ID [2], ID [6], ID [10],. The third, seventh, eleventh,... 511 bits, that is, ID [3], ID [7], ID [11],... ID [511], are input to the synchronization detection unit 4C, and the division type synchronization detection unit 4D. 4th, 8th, 12th,..., 512 bits, that is, ID [4], ID [8], ID [12],.
[0032]
Next, FIG. 4 explains the generation processing of the divided synchronization patterns {circle around (1)} to {circle around (4)} by the synchronization pattern supply unit 2. As shown in FIG. 4, the synchronization pattern is composed of 128 bits (32 × 4) defined in advance, and each 8 bits are blocked as structural units α to ω. The synchronization pattern supply unit 2 performs the first divided synchronization from the first bit of each basic unit α to ω with respect to such a prescribed synchronization pattern in the same way as the input rearrangement unit 1 every four bits from the first bit. The pattern is repeatedly assigned in the order of pattern (1) → second divided synchronization pattern (2) → third divided synchronization pattern (3) → fourth divided synchronization pattern (4).
[0033]
As a result, the first division synchronization pattern {circle around (1)} is composed of the first bit and the fifth bit of each block α to ω, and the second division synchronization pattern {circle around (2)} is the second bit of each block α to ω. The third divided synchronization pattern (3) is composed of the third bit and the seventh bit of each block α to ω, and the fourth divided synchronization pattern (4) is composed of each block. It is composed of fourth and eighth bits α to ω. That is, each of the divided synchronization patterns {circle around (1)} to {circle around (4)} is selected for every four bits selected from the first bit in the same manner as the divided received bit sequences X1 to X4 inputted to the divided type synchronization detectors 4A to 4D, respectively. Are input to the divided synchronization detection units 4A to 4D (more precisely, the synchronization pattern detection units e1 to e4 and the synchronization pattern comparison units h1 to h4), respectively (see FIG. 2).
[0034]
Here, the divided synchronization detectors 4A to 4D operate in the same manner with respect to the divided received bit strings X1 to X4 and the divided synchronous patterns (1) to (4) input from the input rearrangement unit 1 in this way. Therefore, hereinafter, the operation of the split type synchronization detecting unit 4A will be described as a representative.
[0035]
The synchronization pattern detection unit e1 in the division type synchronization detection unit 4A compares and collates the first divided reception bit string X1 consisting of 128 bits with the first division synchronization pattern (1) consisting of 32 bits, and the first division When the same received synchronization pattern is detected in the received bit string X1, the divided synchronization pattern (1) having a pulse width corresponding to one clock width is detected by the flip-flop f1 and the OR. While outputting to the gate c, the deviation from the first bit of the divided reception bit string X1 of the reception synchronization pattern detected in the first divided reception bit string X1 is outputted to the flip-flop f1 as a bit deviation value.
[0036]
As a result, the bit shift value is supplied from the flip-flop f1 to the bit rearrangement unit g1 with the detection signal s11 as a trigger, and the bit rearrangement unit g1 receives the reception synchronization pattern from the divided reception bit string X1. A bit string after the first bit is output to the selector b and the synchronization pattern comparison unit h1. The synchronization pattern comparison unit h1 compares the divided reception bit string input from the bit rearrangement unit g1 in this way with the first division synchronization pattern {circle around (1)} using the comparison timing signal t as a trigger, and performs the first comparison. When the division synchronization pattern (1) is detected, the division synchronization pattern (1) comparison signal p11 having a pulse width corresponding to one clock width is output to the OR gate d.
[0037]
In contrast to the processing related to the first divided reception bit string X1 and the first divided synchronization pattern (1) by the conventional circuit section a1, the conventional circuit section a2 includes the first divided reception bit string X1 and the second divided bit pattern X1. A process related to the synchronization pattern {circle over (2)} is performed, and the bit string after the first bit of the second divided synchronization pattern {circle around (2)} is output to the selector b from the first divided reception bit string X1, and further the divided synchronization pattern {circle around (2)}. The detection signal s12 is output to the OR gate c, and the divided synchronization pattern (2) comparison signal p12 is output to the OR gate d.
[0038]
Further, the conventional circuit unit a3 performs processing relating to the first divided reception bit string X1 and the third divided synchronization pattern (3), and the third divided synchronization pattern (3) from the first divided reception bit string X1. Is output to the selector b, and the divided synchronization pattern (3) detection signal s13 is output to the OR gate c, and the divided synchronization pattern (3) comparison signal p13 is output to the OR gate d. The conventional circuit section a4 performs processing relating to the first divided reception bit string X1 and the fourth divided synchronization pattern (4), and starts the fourth divided synchronization pattern (4) from the first divided reception bit string X1. The bit string after the bit is output to the selector b, the divided synchronization pattern (4) detection signal s14 is output to the OR gate c, and the divided synchronization pattern (4) comparison signal p14 is output to the OR gate d.
[0039]
The OR gate c takes the logical sum of the divided synchronization pattern (1) detection signal s11, divided synchronization pattern (2) detection signal s12, divided synchronization pattern (3) detection signal s13, and divided synchronization pattern (4) detection signal s14. As a result, when any of the divided synchronization patterns {circle around (1)} to {circle around (4)} is detected in any one of the conventional circuit portions a1 to a4, the divided synchronization pattern detection signal s1 is output to the AND gate 6. Then, the selector b selects the divided reception bit string output from the conventional circuit unit that has detected any of the divided synchronization patterns (1) to (4), and outputs it as output bit strings Q [1] to Q [128]. .
[0040]
Also, the OR gate d calculates the logical sum of the divided synchronization pattern (1) comparison signal p11, divided synchronization pattern (2) comparison signal p12, divided synchronization pattern (3) comparison signal p13 and divided synchronization pattern (4) comparison signal p14. Thus, if any of the divided synchronization patterns {circle around (1)} to {circle around (4)} is confirmed in any of the conventional circuit portions a1 to a4, the divided synchronization pattern comparison signal p1 is output to the AND gate 7. .
[0041]
In contrast to the processing of the split type synchronization detecting unit 4A for the first split received bit string X1, the split type sync detecting unit 4B is similar to the split type sync detecting unit 4A for the second split received bit string X2. The division type synchronization detection unit 4C performs the same processing as the division type synchronization detection unit 4A on the third division reception bit sequence X3, and the division type synchronization detection unit 4D performs the fourth division reception bit sequence. The same processing as that of the split type synchronization detecting unit 4A is performed on X4.
[0042]
Further, all the divided synchronization detectors 4A to 4D output rearranged divided synchronization patterns {circle around (1)} detection signals s11 to s41 indicating that the received synchronization bit string corresponding to the first divided synchronization pattern {circle around (1)} has been detected. The output rearrangement unit 5 outputs each of the output bit strings Q [1 input from the divided synchronization detection units 4A to 4D based on the divided synchronization pattern (1) detection signals s11 to s41. ] To Q [128] are rearranged, and further, the respective bits of the output bit strings Q [1] to Q [128] are rearranged in the reverse procedure of the input rearrangement unit 1 to reproduce the received data string. .
[0043]
In the present embodiment, as described above, the input rearrangement unit 1 converts the received bit string from the first bit to the divided synchronization detection unit 4A → the divided synchronization detection unit 4B → the divided synchronization detection unit 4C → the divided synchronization detection unit 4D. Since the divided reception bit strings X1 to X4 are generated by sequentially and repeatedly assigning in order, for example, when the first divided synchronization pattern (1) is detected by the divided type synchronization detecting unit 4B, the divided type synchronization detecting unit concerned In the divided synchronization detection unit 4C corresponding to the next order of 4B, the second divided synchronization pattern (2) is obtained, and in the divided synchronization detection unit 4D corresponding to the next order, the third divided synchronization pattern (3) is obtained. In the divided synchronization detection unit 4A corresponding to the next order, the fourth divided synchronization pattern (4) is detected. That is, if it is known which division synchronization pattern is detected by which division type synchronization detection unit, it is possible to reproduce the reception data string according to the bit allocation order at the time of division of the reception bit string.
[0044]
As an example, when the divided synchronization pattern {circle around (1)} detection signal s21 is input from the divided synchronization detection unit 4B, the input rearrangement unit 1 outputs the output bit strings Q [1] to Q [128 of the divided synchronization detection unit 4B. ] Is the first rank, the output bit string Q [1] to Q [128] of the divided synchronization detector 4C is the second rank, and the output bit string Q [1] to Q [128] of the divided synchronization detector 4D is the second rank. The output bit strings Q [1] to Q [128] of the three ranks and the divided synchronization detector 4A are set to the fourth rank, and the lower rank outputs between the output bit strings Q [1] to Q [128] of the first rank. The received data string is reconstructed by inserting each bit of the bit strings Q [1] to Q [128] one bit at a time.
[0045]
As a result, in addition to the divided synchronization pattern detection signal s1, the AND gate 6 has a divided synchronization pattern detection signal s2 from the divided synchronization detection unit 4B, a divided synchronization pattern detection signal s3 from the divided synchronization detection unit 4C, and The division synchronization pattern detection signal s4 of the division type synchronization detection unit 4D is input. The AND gate 6 calculates the logical product of these input signals, and as shown in FIG. 5, only when the divided synchronization pattern detection signals s1 to s4 are input from all the divided synchronization detection units 4A to 4D. The synchronization pattern detection signal s is output to the timing generation circuit 3.
[0046]
On the other hand, in addition to the divided synchronization pattern comparison signal p1, the AND gate 7 has a divided synchronization pattern comparison signal p2 from the divided synchronization detector 4B, a divided synchronization pattern comparison signal p3 from the divided synchronization detector 4C, and a divided synchronization detection. The division synchronization pattern comparison signal p4 of the part 4D is input. The AND gate 7 calculates the logical product of these input signals, and as shown in FIG. 5, only when the divided synchronization pattern comparison signals p1 to p4 are input from all the divided synchronization detectors 4A to 4D. The synchronization pattern comparison signal p is output to the protection circuit 9. In this case, the protection circuit 9 outputs a synchronization signal by latching the state change of the synchronization pattern comparison signal p in synchronization with the comparison timing signal t input from the flip-flop 8.
[0047]
In FIG. 5, when the synchronization pattern is detected in the past frame and the frame synchronization is established, the synchronization pattern is not detected in frame 1 and the synchronization pattern comparison signal p is not input to the protection circuit 9. Is shown. This state is a state in which the frame synchronization is lost in the frame 1, and the synchronization signal output from the protection circuit 9 transits from the “H (high)” level to the “L (low)” level, and this synchronization signal is NOT. By being supplied to each of the divisional synchronization detection units 4A to 4D via the gate 10, each of the divisional synchronization detection units 4A to 4D restarts the synchronization pattern detection process.
[0048]
As a result, when the synchronization pattern is detected in the next frame 2 and the synchronization pattern detection signal s is output from the AND gate 6, the timing generation circuit 3 is reset by the synchronization pattern detection signal s, and the position of the comparison timing signal t Is corrected to the timing of the synchronization pattern detection signal s, that is, the timing at which a new synchronization pattern is detected. When the synchronization pattern comparison signal p is continuously input to the protection circuit 9 in the frames 3 and 4 after the frame 2, the synchronization signal transitions from the “L (low)” level to the “H (high)” level. The frame synchronization is restored.
[0049]
According to the present embodiment, four conventional circuit units a1 to a4 for 128-bit parallel processing are used for each of the divided synchronization detection units 4A to 4D, that is, 16 existing integrated circuits for frame synchronization are used. Thus, a frame synchronization apparatus for 512-bit parallel processing can be realized.
[0050]
The present invention is not limited to such a 512-bit parallel processing frame synchronizer, but can be applied to parallel processing frame synchronizers of other bit widths. Further, the conventional circuit portions a1 to a4 are not limited to the 128-bit parallel processing integrated circuit, and other bit width integrated circuits may be used. Therefore, the number of the divided synchronization detection units 4A to 4D is not limited to four.
[0051]
【The invention's effect】
As described above, according to the present invention, by using a plurality of existing integrated circuits dedicated to frame synchronization, parallel synchronization processing with a bit width larger than that of the existing one is performed. Can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of an embodiment of the present invention.
FIG. 2 is a block diagram illustrating a configuration of a split type synchronization detecting unit according to an embodiment of the present invention.
FIG. 3 is a bit correlation diagram of a received bit string in an embodiment of the present invention.
FIG. 4 is a conceptual diagram showing a division synchronization pattern generation process in an embodiment of the present invention.
FIG. 5 is a timing chart showing the operation of an embodiment of the present invention.
[Explanation of symbols]
1 …… Input rearrangement unit (divided reception bit string generation means)
2 ... Synchronization pattern supply unit (division synchronization pattern generation means)
3 Timing generation circuit
4A to 4D: Split-type synchronization detector
5 ... Output rearrangement unit (reception data string synthesis means)
6,7 …… AND gate
8. Flip-flop (FF)
9 …… Protection circuit
10 …… NOT gate
a1 ～ a4 …… Conventional circuit part
b …… Selector
c, d …… OR gate

Claims

A frame synchronization device that establishes frame synchronization by serially / parallel-converting a received frame into a received bit string having a predetermined bit width and performing parallel processing,
Divided reception bit string generation means (1) for dividing the reception bit string by a predetermined procedure to generate a plurality of divided reception bit strings (X1 to X4);
Division synchronization pattern generation means (2) for generating the same number of division synchronization patterns ((1) to (4)) as the divided reception bit strings (X1 to X4) by dividing a prescribed synchronization pattern in the same manner as the predetermined procedure. When,
Each divided received bit string (X1 to X4) is provided corresponding to each divided received bit string (X1 to X4), and each divided received bit string (X1 to X4) is compared and collated in parallel with all divided synchronization patterns ((1) to (4)). In the divided reception bit string (X1 to X4), a reception division synchronization bit string corresponding to any one of the division synchronization patterns (1) to (4) is detected, and when the reception division synchronization bit string is detected, A plurality of divided synchronization detectors (4A to 4D) for outputting, as output bit strings, bit strings subsequent to the reception divided synchronization bit string from among the divided reception bit strings (X1 to X4);
Based on the type information of the received division synchronization bit sequence indicating which division synchronization pattern the received division synchronization bit sequence detected by each of the division type synchronization detection units (4A to 4D) corresponds to, each division type synchronization detection unit (4A 4D), a received data sequence synthesizing means (5) for synthesizing the output bit sequence inputted from 4D) in the reverse procedure of the predetermined procedure and outputting it as a received data sequence to the outside.

The divided received bit string generation means (1) divides the received bit string into four divided received bit strings (X1 to X4), and four divided synchronization detectors (4A to 4D) are provided, and 512 bit bits are provided. 2. The frame synchronization apparatus according to claim 1, wherein 128 bits (= 512/4) of the received bit string having a width are compared and collated in parallel with each of the divided synchronization patterns ((1) to (4)).

3. The frame synchronization according to claim 2, wherein the divided synchronization pattern generation means (2) divides the 128-bit synchronization pattern into four 32-bit synchronization patterns (1) to (4). apparatus.

A frame synchronization method for establishing frame synchronization by serially / parallel-converting a received frame into a received bit string having a predetermined bit width and performing parallel processing,
Dividing the received bit string into a plurality of divided received bit strings (X1 to X4) according to a predetermined procedure;
Dividing the prescribed synchronization pattern into the same number of divided synchronization patterns (1) to (4) as the divided reception bit strings (X1 to X4) in the same manner as the predetermined procedure;
Each of the divided reception bit strings (X1 to X4) is compared and collated in parallel with all of the divided synchronization patterns ((1) to (4)), so that any divided synchronization is included in each divided reception bit string (X1 to X4). When a reception division synchronization bit string corresponding to the pattern ((1) to (4)) is detected and the reception division synchronization bit string is detected, the reception division synchronization bit string is selected from the divided reception bit strings (X1 to X4). A process of outputting each subsequent bit string as an output bit string;
Based on the received divided synchronization bit string type information indicating which divided synchronization pattern corresponds to each detected received divided synchronization bit string, the output bit strings corresponding to the divided received bit strings (X1 to X4) are And a step of synthesizing in a reverse procedure and outputting as a received data string.

The received bit string is divided into four divided received bit strings (X1 to X4), and 128 bits (= 512 ÷ 4) of the received bit string having a bit width of 512 bits are divided into the divided synchronization patterns (1) to (4). 5. The frame synchronization method according to claim 4, wherein comparison and collation are performed in parallel with each other.

6. The frame synchronization method according to claim 5, wherein the 128-bit synchronization pattern is divided into four 32-bit synchronization patterns (1) to (4).