JP3829702B2 - Frame synchronization apparatus and method - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、所定ビット長のフレームから特定の同期パターンを検出してフレーム同期を確立するフレーム同期装置及び方法に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】
周知のように、デジタル通信では所定ビット長のフレーム単位で通信が行われる。各フレームには特定ビット列からなる同期パターンが挿入され、受信側では、送信側から順次受信される各フレームの同期パターンを検出することによりフレーム同期を確立して通信情報を再生する。上記フレームは各ビットが時系列的に配置されたシリアル信号として送信側から受信側に伝送(シリアル伝送)されるが、受信側では、このシリアル信号を所定ビット幅のパラレル信号に変換(パラレル変換)し、このパラレル信号に同期パターン検出処理を施すことによりフレーム同期を確立する。例えば、特開平5−110555号公報には、このようなフレーム同期用のフレーム同期回路の構成例が開示されている。
【0003】
ところで、通常のビットレートよりも高いビットレートのフレームについて、そのフレーム同期処理を行う場合、▲1▼並列処理する上記ビット幅を従来のままとして動作周波数を従来よりも上げる方法と、▲2▼動作周波数を従来のままとし、ビット幅を増大させる方法とが基本的に考えられる。しかし、方法▲1▼を採用する場合、高速動作の集積回路を開発する必要があるため、コスト高となる。これに対して、方法▲2▼を採用する場合には、従来から使用していたフレーム同期専用の集積回路をそのままでは使用することができなくなるために、方法▲1▼のように高速動作は要求されないものの、新たな仕組みを考える必要がある。
【0004】
本発明は、上述する問題点に鑑みてなされたもので、既存のフレーム同期専用集積回路を複数使用して従来よりも高ビットレートのフレーム同期処理を実現することを目的とする。
【0005】
【課題を解決するための手段】
上記目的を達成するために、本発明では、フレーム同期装置に係わる第1の手段として、受信フレームを所定ビット幅の受信ビット列にシリアル/パラレル変換して並列処理することによりフレーム同期を確立するフレーム同期装置において、前記受信ビット列を所定手順で分割して複数の分割受信ビット列を生成する分割受信ビット列生成手段と、規定の同期パターンを前記所定手順と同様に分割することにより前記分割受信ビット列と同数の分割同期パターンを生成する分割同期パターン生成手段と、各分割受信ビット列に対応して設けられ、当該各分割受信ビット列を全ての分割同期パターンと並列に比較照合することにより各分割受信ビット列中に何れかの分割同期パターンに相当する受信分割同期ビット列を検出し、当該受信分割同期ビット列が検出された場合には、各分割受信ビット列の中から受信分割同期ビット列以降のビット列を出力ビット列として各々出力する複数の分割型同期検出部と、該各分割型同期検出部で検出された受信分割同期ビット列がどの分割同期パターンに対応するかを示す受信分割同期ビット列の種別情報に基づいて、各分割型同期検出部から入力された出力ビット列を前記所定手順の逆手順で合成して受信データ列として外部に出力する受信データ列合成手段とを具備するという手段を採用する。
【0006】
また、フレーム同期装置に係わる第2の手段として、上記第1の手段において、分割受信ビット列生成手段は、受信ビット列を4つの分割受信ビット列に分割し、また、分割型同期検出部は、4個設けられ、512ビットのビット幅の受信ビット列のうち128ビット(=512÷4)を各分割同期パターンと並列に比較照合するという手段を採用する。
【0007】
フレーム同期装置に係わる第3の手段として、上記第2の手段において、分割同期パターン生成手段は、128ビットからなる同期パターンを32ビットからなる4つの分割同期パターンに分割するという手段を採用する。
【0008】
一方、本発明では、フレーム同期方法に係わる第1の手段として、受信フレームを所定ビット幅の受信ビット列にシリアル/パラレル変換して並列処理することによりフレーム同期を確立するフレーム同期方法において、前記受信ビット列を所定手順で複数の分割受信ビット列に分割する行程と、規定の同期パターンを前記所定手順と同様に前記分割受信ビット列と同数の分割同期パターンに分割する行程と、前記各分割受信ビット列を全ての分割同期パターンと並列にそれぞれ比較照合することにより各分割受信ビット列(X1〜X4)中に何れかの分割同期パターンに相当する受信分割同期ビット列を検出し、当該受信分割同期ビット列が検出された場合には、各分割受信ビット列の中から受信分割同期ビット列以降のビット列を出力ビット列として各々出力する行程と、各々に検出された受信分割同期ビット列がどの分割同期パターンに対応するかを示す受信分割同期ビット列の種別情報に基づいて、分割受信ビット列に対応する各出力ビット列を前記所定手順の逆手順で合成して受信データ列として出力する行程とを有する手段を採用する。
【0009】
また、フレーム同期方法に係わる第2の手段として、上記第1の手段において、受信ビット列を4つの分割受信ビット列に分割し、かつ、512ビットのビット幅の受信ビット列のうち128ビット(=512÷4)を各分割同期パターンと並列に比較照合するという手段を採用する。
【0010】
フレーム同期方法に係わる第3の手段として、上記第2の手段において、128ビットからなる同期パターンを32ビットからなる4つの分割同期パターンに分割するという手段を採用する。
【0011】
【発明の実施の形態】
以下、図面を参照して、本発明に係わるフレーム同期装置及び方法の一実施形態について説明する。
【0012】
なお、本フレーム同期装置は、39.813(Gbps)の伝送ビットレートで送受信されるフレームを512ビット単位の受信ビット列にシリアル/パラレル変換することにより、受信ビット列を77.76MHzの基準クロックで512ビットずつ並列処理してフレーム同期を確立するものである。後述するように、本フレーム同期装置では、受信ビット列を77.76MHzの基準クロックで128ビットずつ並列処理する既存のフレーム同期専用集積回路を合計で16個用いることにより、512ビット並列処理つまり128並列処理に対して4倍のビット幅の並列処理を実現している。
【0013】
図1は、本実施形態の全体構成図である。この図において、符号1は入力並替部(分割受信ビット列生成手段)、2は同期パターン供給部(分割同期パターン生成手段)、3はタイミング発生回路、4A〜4Dは分割型同期検出部、5は出力並替部(受信データ列合成手段)、6,7はANDゲート、8はフリップフロップ(FF)、9は保護回路、10はNOTゲート(インバータ)である。
【0014】
本実施形態では、4つの分割型同期検出部4A〜4Dによって512ビットずつ並列処理するものでり、入力並替部1は、受信ビット列を先頭から4つ置きに選択することにより4つの分割受信ビット列X1〜X4を生成し、第1の分割受信ビット列X1を分割型同期検出部4Aに、第2の分割受信ビット列X2を分割型同期検出部4Bに、第3の分割受信ビット列X3を分割型同期検出部4Cに、また第4の分割受信ビット列X4を分割型同期検出部4Dにそれぞれ供給する。
【0015】
同期パターン供給部2は、128ビットからなる規定の同期パターン(フレーム中に含まれる同期専用ビット列に対する期待値ビット列)を32ビットずつ4分割した分割同期パターン▲1▼〜▲4▼を生成して各分割型同期検出部4A〜4Dに並列供給する。タイミング発生回路3は、各分割型同期検出部4A〜4Dが上記分割同期パターン▲1▼〜▲4▼の何れかを検出したときに出力する同期パターン検出信号s1〜s4を入力とし、当該同期パターン検出信号s1〜s4に同期した比較タイミング信号tを各分割型同期検出部4A〜4D並びにフリップフロップ8に供給する。
【0016】
各分割型同期検出部4A〜4Dは、上記入力並替部1から各々入力された分割受信ビット列X1〜X4と同期パターン供給部2から供給された分割同期パターン▲1▼〜▲4▼とを比較タイミング信号tに同期して比較照合することにより、各分割受信ビット列X1〜X4の中から分割同期パターン▲1▼〜▲4▼と一致する同期専用ビット列(受信同期パターン)を照合すると共に、当該検出結果に基づいて分割受信ビット列X1〜X4を並び替え処理することにより受信同期パターンを先頭とする分割受信ビット列X1〜X4を出力並替部5にそれぞれ出力する。
【0017】
なお、各分割型同期検出部4A〜4Dは同一構成を有する。したがって、以下では分割型同期検出部4Aを例に取って、各分割型同期検出部4A〜4Dの詳細構成について説明する。
【0018】
図2は、分割型同期検出部4Aの詳細構成を示すブロック図である。この図に示すように、分割型同期検出部4Aは、4つの従来回路部a1〜a4、セレクタb、ORゲートc,dから構成されている。各従来回路部a1〜a4は、各分割同期パターン▲1▼〜▲4▼に対応して各々設けられており、このうち従来回路部a1には第1の分割同期パターン▲1▼が、従来回路部a2には第2の分割同期パターン▲2▼が、従来回路部a3には第3の分割同期パターン▲3▼が、そして従来回路部a4には第4の分割同期パターン▲4▼がそれぞれ入力される。また、各従来回路部a1〜a4には、第1の分割受信ビット列X1、つまり128ビットからなる入力受信ビット列ID[1]〜ID[128]が共通に入力される。
【0019】
従来回路部a1は、同期パターン検出部e1、フリップフロップf1、ビット並替部g1及び同期パターン比較部h1から構成されてた既存のフレーム同期専用集積回路である。また、他の従来回路部a2〜a4も、従来回路部a1と同様に既存のフレーム同期専用集積回路である。従来回路部a1において、同期パターン検出部e1は、第1の分割同期パターン▲1▼と第1の分割受信ビット列X1とを比較照合することにより、第1の分割受信ビット列X1中に第1の分割同期パターン▲1▼が検出されたことを示す分割同期パターン▲1▼検出信号s11を出力すると共に、当該検出された第1の分割同期パターン▲1▼に一致する受信分割同期ビット列の先頭ビットID[1]からのビットずれ値をフリップフロップf1に出力する。
【0020】
ここで、同期パターン検出部e1は、ビット幅が128ビットの第1の分割受信ビット列X1とビット幅が32ビットの第1の分割同期パターン▲1▼とを比較照合して第1の分割受信ビット列X1中に第1の分割同期パターン▲1▼と同一の受信分割同期ビット列が存在するか否かを高速に検出するために、第1の分割受信ビット列X1を順次ビットシフトしたビット列を第1の分割同期パターン▲1▼と並列に比較する複数(96個(=128-32))の比較器を備えている。
【0021】
フリップフロップf1は、上記ビットずれ値を分割同期パターン▲1▼検出信号s11をトリガにしてビット並替部g1に供給する。ビット並替部g1は、上記ずれ値に基づいて入力受信ビット列ID[1]〜ID[128]の中から第1の分割同期パターン▲1▼に相当する受信分割同期ビット列よりも前のビット列を破棄し、受信分割同期ビット列を先頭とする受信ビット列をセレクタb及び同期パターン比較部h1に出力する。同期パターン比較部h1は、このようにしてビット並替部g1から入力されたビット列を第1の分割同期パターン▲1▼と比較照合し、その結果を分割同期パターン▲1▼比較信号p11としてORゲートdに出力する。
【0022】
なお、他の従来回路部a2〜a4のうち、従来回路部a2は、第2の分割同期パターン▲2▼と第1の分割受信ビット列X1とに基づいて従来回路部a1と同様の処理を行い、従来回路部a3は、第3の分割同期パターン▲3▼と第1の分割受信ビット列X1とに基づいて従来回路部a1と同様の処理を行い、また従来回路部a4は、第4の分割同期パターン▲4▼と第1の分割受信ビット列X1とに基づいて上述した従来回路部a1と同様の処理を行う。
【0023】
セレクタbは、上記分割同期パターン▲1▼検出信号s11、分割同期パターン▲2▼検出信号s12、分割同期パターン▲3▼検出信号s13及び分割同期パターン▲4▼検出信号s14をトリガにして各従来回路部a1〜a4から出力された受信ビット列の何れかを選択し、出力ビット列Q[1]〜Q[128]として出力並替部5に出力する。ORゲートcは、従来回路部a1から出力される分割同期パターン▲1▼検出信号s11及び、従来回路部a2から出力される分割同期パターン▲2▼検出信号s12、従来回路部a3から出力される分割同期パターン▲3▼検出信号s13、従来回路部a4から出力される分割同期パターン▲4▼検出信号s14の論理和を取り、その結果を分割同期パターン検出信号s1としてANDゲート6に出力する。
【0024】
ORゲートdは、従来回路部a1から出力される上記分割同期パターン▲1▼比較信号p11及び、従来回路部a2から出力される分割同期パターン▲2▼比較信号p12、従来回路部a3から出力される分割同期パターン▲3▼比較信号p13、従来回路部a4から出力される分割同期パターン▲4▼比較信号p14の論理和を取り、その結果を分割同期パターン比較信号p1としてANDゲート7に出力する。
【0025】
図1に戻ってさらに説明すると、出力並替部5は、各分割型同期検出部4A〜4Dから入力された出力ビット列Q[1]〜Q[128]に対して、入力並替部1とは逆の並べ替え処理を行うことにより受信データ列D[1]〜D[512]を出力する。ANDゲート6は、分割型同期検出部4Aから入力される分割同期パターン検出信号s1、分割型同期検出部4Bから入力される分割同期パターン検出信号s2、分割型同期検出部4Cから入力される分割同期パターン検出信号s3及び分割型同期検出部4Dから入力される分割同期パターン検出信号s4の論理積を取り、その結果をタイミング発生回路3に出力する。
【0026】
一方、ANDゲート6は、分割型同期検出部4Aから入力される分割同期パターン比較信号p1、分割型同期検出部4Bから入力される分割同期パターン比較信号p2、分割型同期検出部4Cから入力される分割同期パターン比較信号p3及び分割型同期検出部4Dから入力される分割同期パターン比較信号p4の論理積を取り、その結果(比較論理積信号)を保護回路9のデータ端子に出力する。フリップフロップ8は、タイミング発生回路3から入力された比較タイミング信号tを動機パターンの照合に要するクロック分だけ遅延させて保護回路9のクロック端子に出力する。
【0027】
保護回路9は、比較タイミング信号tに同期してデータ端子に入力された比較論理積信号の状態(L/H)を判定し、その判定結果を同期信号として外部に出力する。NOTゲート10は、この同期信号を位相反転して同期はずれ信号として各分割型同期検出部4A〜4Dにフードバックする。この同期はずれ信号は、各分割型同期検出部4A〜4D内の同期パターン検出部にそれぞれ供給され、各分割同期パターン▲1▼〜▲4▼と入力受信ビット列ID[1]〜ID[128]との比較照合動作の制御に用いられる。すなわち、各分割型同期検出部4A〜4Dの同期パターン検出部は、一端フレーム同期が確立されると比較照合処理を停止するが、上記同期はずれ信号が入力されると、フレーム同期を再度確立すべく比較照合処理を再開する。
【0028】
次に、このように構成された本フレーム同期装置の動作について、図3〜図6を参照して詳しく説明する。
【0029】
まず最初に、図3は、本フレーム同期装置のビット相関図であり、入力並替部1及び出力並替部5の動作を説明するためのものである。本フレーム同期装置は、4つの分割型同期検出部4A〜4Dを用いて既存のフレーム同期装置の並列処理ビット数(128ビット)に対して4倍のビット幅(512ビット)毎に受信ビット列を並列処理するように構成されており、入力並替部1は、図示するように、受信ビット列を先頭ビットから分割型同期検出部4A→分割型同期検出部4B→分割型同期検出部4C→分割型同期検出部4Dの順序で繰り返し割り当てることにより、受信ビット列を4分割して分割受信ビット列X1〜X4を生成する。
【0030】
すなわち、入力並替部1は、一般式として{4(k−n)+1}で示される分割受信ビット列X1を分割型同期検出部4Aに、{4(k−n)+2}で示される分割受信ビット列X2を分割型同期検出部4Bに、{4(k−n)+3}で示される分割受信ビット列X3を分割型同期検出部4Cに、また{4(k−n)+4}で示される分割受信ビット列X4を分割型同期検出部4Dにそれぞれ供給する。ここで、kは、各分割型同期検出部4A〜4D並列処理するビット数に相当する変数であり、本実施形態の場合128(ビット)である。また、nはk以下の自然数である。
【0031】
この結果、分割型同期検出部4Aには、受信ビット列の第1,5,9,……,509ビットつまりID[1],ID[5],ID[9],……ID[509]が入力され、分割型同期検出部4Bには第2,6,10,……510ビットつまりID[2],ID[6],ID[10],……ID[510]が入力され、分割型同期検出部4Cには第3,7,11,……511ビットつまりID[3],ID[7],ID[11],……ID[511]が入力され、また分割型同期検出部4Dには第4,8,12,……512ビットつまりID[4],ID[8],ID[12],……ID[512]が入力される。
【0032】
続いて、図4は、同期パターン供給部2による分割同期パターン▲1▼〜▲4▼の生成処理について説明する。図4に示すように、同期パターンは予め規定された128ビット(32×4)から構成されていると共に、8ビットずつが構成単位α〜ωとしてブロック化されている。同期パターン供給部2は、このような規定の同期パターンについて、上記入力並替部1と同様の考え方で、先頭ビットから4つ置きに各基本単位α〜ωの先頭ビットから第1の分割同期パターン▲1▼→第2の分割同期パターン▲2▼→第3の分割同期パターン▲3▼→第4の分割同期パターン▲4▼の順序で繰り返し割り当てる。
【0033】
この結果、第1の分割同期パターン▲1▼は、各ブロックα〜ωの第1ビット及び第5ビットから構成され、第2の分割同期パターン▲2▼は、各ブロックα〜ωの第2ビット及び第6ビットから構成され、第3の分割同期パターン▲3▼は、各ブロックα〜ωの第3ビット及び第7ビットから構成され、第4の分割同期パターン▲4▼は、各ブロックα〜ωの第4ビット及び第8ビットから構成される。すなわち、各分割同期パターン▲1▼〜▲4▼は、各分割型同期検出部4A〜4Dに各々入力される分割受信ビット列X1〜X4と同様に先頭ビットから4つ置きに選択された各ビットからなるビット列として分割型同期検出部4A〜4D(正確には同期パターン検出部e1〜e4及び同期パターン比較部h1〜h4)にそれぞれ入力される(図2参照)。
【0034】
ここで、分割型同期検出部4A〜4Dは、このように入力並替部1から入力された各分割受信ビット列X1〜X4及び各分割同期パターン▲1▼〜▲4▼に対して同様に動作するので、以下では代表として分割型同期検出部4Aの動作を説明する。
【0035】
分割型同期検出部4A内の同期パターン検出部e1は、128ビットからなる第1の分割受信ビット列X1と32ビットからなる第1の分割同期パターン▲1▼とを比較照合し、第1の分割受信ビット列X1中に第1の分割同期パターン▲1▼ど同一の受信同期パターンが検出されると、1クロック幅に相当するパルス幅の分割同期パターン▲1▼検出信号s11をフリップフロップf1及びORゲートcに出力すると共に、第1の分割受信ビット列X1中に検出された受信同期パターンの分割受信ビット列X1の先頭ビットからのずれをビットずれ値としてフリップフロップf1に出力する。
【0036】
この結果、フリップフロップf1からビットずれ値が分割同期パターン▲1▼検出信号s11をトリガにしてビット並替部g1に供給され、ビット並替部g1では、分割受信ビット列X1の中から受信同期パターンの先頭ビット以降のビット列がセレクタb及び同期パターン比較部h1に出力される。同期パターン比較部h1は、このようにビット並替部g1から入力された分割受信ビット列を比較タイミング信号tをトリガにして第1の分割同期パターン▲1▼と再度比較照合し、当該第1の分割同期パターン▲1▼が検出された場合には、1クロック幅に相当するパルス幅の分割同期パターン▲1▼比較信号p11をORゲートdに出力する。
【0037】
このような従来回路部a1による第1の分割受信ビット列X1と第1の分割同期パターン▲1▼とに関する処理に対して、従来回路部a2は、第1の分割受信ビット列X1と第2の分割同期パターン▲2▼とに関する処理を行い、第1の分割受信ビット列X1の中から第2の分割同期パターン▲2▼の先頭ビット以降のビット列をセレクタbに出力し、さらに分割同期パターン▲2▼検出信号s12をORゲートcに出力すると共に、分割同期パターン▲2▼比較信号p12をORゲートdに出力する。
【0038】
また、従来回路部a3は、第1の分割受信ビット列X1と第3の分割同期パターン▲3▼とに関する処理を行い、第1の分割受信ビット列X1の中から第3の分割同期パターン▲3▼の先頭ビット以降のビット列をセレクタbに出力し、さらに分割同期パターン▲3▼検出信号s13をORゲートcに出力すると共に、分割同期パターン▲3▼比較信号p13をORゲートdに出力する。従来回路部a4は、第1の分割受信ビット列X1と第4の分割同期パターン▲4▼とに関する処理を行い、第1の分割受信ビット列X1の中から第4の分割同期パターン▲4▼の先頭ビット以降のビット列をセレクタbに出力し、さらに分割同期パターン▲4▼検出信号s14をORゲートcに出力すると共に、分割同期パターン▲4▼比較信号p14をORゲートdに出力する。
【0039】
ORゲートcは、上記分割同期パターン▲1▼検出信号s11、分割同期パターン▲2▼検出信号s12、分割同期パターン▲3▼検出信号s13及び分割同期パターン▲4▼検出信号s14の論理和を取ることにより、従来回路部a1〜a4の何れかで分割同期パターン▲1▼〜▲4▼の何れかが検出された場合には、分割同期パターン検出信号s1をANDゲート6に出力する。そして、セレクタbは、分割同期パターン▲1▼〜▲4▼の何れかを検出した従来回路部から出力された分割受信ビット列を選択し、出力ビット列Q[1]〜Q[128]として出力する。
【0040】
また、ORゲートdは、分割同期パターン▲1▼比較信号p11、分割同期パターン▲2▼比較信号p12、分割同期パターン▲3▼比較信号p13及び分割同期パターン▲4▼比較信号p14の論理和を取ることにより、従来回路部a1〜a4の何れかで分割同期パターン▲1▼〜▲4▼の何れかの検出が確認された場合には、分割同期パターン比較信号p1をANDゲート7に出力する。
【0041】
このような第1の分割受信ビット列X1に対する分割型同期検出部4Aの処理に対して、分割型同期検出部4Bは、第2の分割受信ビット列X2に対して上記分割型同期検出部4Aと同様の処理を行い、分割型同期検出部4Cは、第3の分割受信ビット列X3に対して分割型同期検出部4Aと同様の処理を行い、分割型同期検出部4Dは、第4の分割受信ビット列X4に対して分割型同期検出部4Aと同様の処理を行う。
【0042】
また、全ての分割型同期検出部4A〜4Dは、第1の分割同期パターン▲1▼に対応する受信同期ビット列を検出したことを示す分割同期パターン▲1▼検出信号s11〜s41を出力並替部5に対して出力するので、出力並替部5は、この分割同期パターン▲1▼検出信号s11〜s41に基づいて分割型同期検出部4A〜4Dからそれぞれ入力された各出力ビット列Q[1]〜Q[128]を並び替え、さらに当該各出力ビット列Q[1]〜Q[128]の各ビットを上述した入力並替部1とは逆の手順で並び替えて受信データ列を再生する。
【0043】
本実施形態では、入力並替部1は、上述したように受信ビット列を先頭ビットから分割型同期検出部4A→分割型同期検出部4B→分割型同期検出部4C→分割型同期検出部4Dの順番で順次繰り返して割り当てることにより分割受信ビット列X1〜X4を生成するので、例えば分割型同期検出部4Bで第1の分割同期パターン▲1▼が検出された場合には、当該分割型同期検出部4Bの次の順番に該当する分割型同期検出部4Cでは第2の分割同期パターン▲2▼が、さらに次の順番に該当する分割型同期検出部4Dでは第3の分割同期パターン▲3▼が、次の順番に該当する分割型同期検出部4Aでは第4の分割同期パターン▲4▼が検出される。すなわち、どの分割型同期検出部でどの分割同期パターンが検出されたかが分かれば、受信ビット列の分割時のビット割り当て順序に従って受信データ列を再生することができる。
【0044】
一例として、分割型同期検出部4Bから分割同期パターン▲1▼検出信号s21が入力されると、入力並替部1は、当該分割型同期検出部4Bの出力ビット列Q[1]〜Q[128]を第1順位とし、分割型同期検出部4Cの出力ビット列Q[1]〜Q[128]を第2順位、分割型同期検出部4Dの出力ビット列Q[1]〜Q[128]を第3順位、さらに分割型同期検出部4Aの出力ビット列Q[1]〜Q[128]を第4順位として、第1順位の出力ビット列Q[1]〜Q[128]の間に下位順位の出力ビット列Q[1]〜Q[128]の各ビットを1ビットずつ挿入することにより受信データ列を再構成する。
【0045】
そして、この結果として、ANDゲート6には、分割同期パターン検出信号s1に加えて、分割型同期検出部4Bの分割同期パターン検出信号s2、分割型同期検出部4Cの分割同期パターン検出信号s3及び分割型同期検出部4Dの分割同期パターン検出信号s4がそれぞれ入力される。ANDゲート6は、これら各入力信号の論理積を取ることにより、図5に示すように、全ての分割型同期検出部4A〜4Dから分割同期パターン検出信号s1〜s4が入力された場合にのみ、同期パターン検出信号sをタイミング発生回路3に出力する。
【0046】
一方、ANDゲート7には、分割同期パターン比較信号p1に加えて、分割型同期検出部4Bの分割同期パターン比較信号p2、分割型同期検出部4Cの分割同期パターン比較信号p3及び分割型同期検出部4Dの分割同期パターン比較信号p4がそれぞれ入力される。ANDゲート7は、これら各入力信号の論理積を取ることにより、図5に示すように、全ての分割型同期検出部4A〜4Dから分割同期パターン比較信号p1〜p4が入力された場合にのみ、同期パターン比較信号pを保護回路9に出力する。そして、この場合、保護回路9は、同期パターン比較信号pの状態変化をフリップフロップ8から入力される比較タイミング信号tに同期してラッチすることにより同期信号を出力する。
【0047】
なお、図5では、過去のフレームにおいて同期パターンが検出されてフレーム同期が確立されていた場合において、フレーム1で同期パターンが検出されず同期パターン比較信号pが保護回路9に入力されなかった状態を示している。この状態は、フレーム1においてフレーム同期がはずれた状態であり、保護回路9から出力される同期信号は「H(ハイ)」レベルから「L(ロー)」レベルに遷移し、この同期信号がNOTゲート10を介して各分割型同期検出部4A〜4Dに供給されることにより、当該各分割型同期検出部4A〜4Dは同期パターンの検出処理を再開する。
【0048】
この結果、次のフレーム2で同期パターンが検出されてANDゲート6から同期パターン検出信号sが出力されると、この同期パターン検出信号sによってタイミング発生回路3はリセットされ、比較タイミング信号tの位置が当該同期パターン検出信号sのタイミングつまり新たに同期パターンが検出されたタイミングに修正される。そして、当該フレーム2以降のフレーム3,4において同期パターン比較信号pが連続して保護回路9に入力されると、同期信号は「L(ロー)」レベルから「H(ハイ)」レベルに遷移してフレーム同期の確立状態に復帰する。
【0049】
本実施形態によれば、128ビット並列処理用の従来回路部a1〜a4を各分割型同期検出部4A〜4Dについて各々4つ用いることにより、つまり既存のフレーム同期専用集積回路を16個用いることにより、512ビット並列処理用のフレーム同期装置を実現することができる。
【0050】
なお、本発明は、このような512ビット並列処理用のフレーム同期装置に限定されることなく、他のビット幅の並列処理用フレーム同期装置に適用することが可能である。また、従来回路部a1〜a4としては、128ビット並列処理用の集積回路に限定されることなく他のビット幅の集積回路を用いても良い。したがって、分割型同期検出部4A〜4Dの個数も4個に限定されるものではない。
【0051】
【発明の効果】
以上説明したように、本発明によれば、既存のフレーム同期専用集積回路を複数個用いることにより既存よりもさらに多ビット幅の並列同期処理を行うので、従来よりも高ビットレートのフレーム同期処理を実現できる。
【図面の簡単な説明】
【図1】 本発明の一実施形態の全体構成を示すブロック図である。
【図2】 本発明の一実施形態における分割型同期検出部の構成を示すブロック図である
【図3】 本発明の一実施形態における受信ビット列のビット相関図である。
【図4】 本発明の一実施形態における分割同期パターンの生成処理を示す概念図である。
【図5】 本発明の一実施形態の動作を示すタイミングチャートである。
【符号の説明】
1……入力並替部(分割受信ビット列生成手段)
2……同期パターン供給部(分割同期パターン生成手段)
3……タイミング発生回路
4A〜4D……分割型同期検出部
5……出力並替部(受信データ列合成手段)
6,7……ANDゲート
8……フリップフロップ(FF)
9……保護回路
10……NOTゲート
a1〜a4……従来回路部
b……セレクタ
c,d……ORゲート[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a frame synchronization apparatus and method for establishing a frame synchronization by detecting a specific synchronization pattern from a frame having a predetermined bit length.
[0002]
[Prior art and problems to be solved by the invention]
As is well known, in digital communication, communication is performed in units of frames having a predetermined bit length. A synchronization pattern consisting of a specific bit string is inserted into each frame, and the reception side establishes frame synchronization by detecting the synchronization pattern of each frame received sequentially from the transmission side, and reproduces communication information. The frame is transmitted as a serial signal in which each bit is arranged in time series from the transmission side to the reception side (serial transmission). On the reception side, this serial signal is converted into a parallel signal having a predetermined bit width (parallel conversion). The frame synchronization is established by subjecting the parallel signal to a synchronization pattern detection process. For example, Japanese Patent Laid-Open No. 5-110555 discloses a configuration example of such a frame synchronization circuit for frame synchronization.
[0003]
By the way, when performing frame synchronization processing on a frame having a bit rate higher than the normal bit rate, (1) a method of increasing the operating frequency from the conventional level while maintaining the bit width to be processed in parallel, and (2) A method of increasing the bit width while keeping the operating frequency as conventional is basically considered. However, when the method {circle around (1)} is adopted, it is necessary to develop an integrated circuit that operates at a high speed, which increases the cost. On the other hand, when the method (2) is adopted, since the integrated circuit dedicated for frame synchronization that has been used conventionally cannot be used as it is, the high-speed operation as in the method (1) is not possible. Although not required, it is necessary to consider a new mechanism.
[0004]
The present invention has been made in view of the above-described problems, and an object of the present invention is to realize a frame synchronization process at a higher bit rate than before by using a plurality of existing integrated circuits for frame synchronization.
[0005]
[Means for Solving the Problems]
In order to achieve the above object, in the present invention, as a first means related to a frame synchronization apparatus, a frame for establishing frame synchronization by serially / parallel-converting a received frame into a received bit string having a predetermined bit width and performing parallel processing. In the synchronization device, divided reception bit string generating means for dividing the received bit string by a predetermined procedure to generate a plurality of divided reception bit strings, and the same number as the divided reception bit string by dividing a predetermined synchronization pattern in the same manner as the predetermined procedure The divided synchronization pattern generating means for generating a divided synchronization pattern of each of the divided received bit strings is provided corresponding to each divided received bit string, and each divided received bit string is compared and collated in parallel with all the divided synchronized bit patterns in each divided received bit string. A reception division synchronization bit string corresponding to any division synchronization pattern is detected and the reception division is performed. When the initial bit sequence is detected, a plurality of division type synchronization detection units that output the bit sequence after the reception division synchronization bit sequence as an output bit sequence from each division reception bit sequence and the respective division type synchronization detection units detect Based on the type information of the received division synchronization bit string indicating which division synchronization pattern the received division synchronization bit string corresponds to, the output bit string input from each division type synchronization detection unit is synthesized in the reverse procedure of the predetermined procedure. A means is provided which comprises reception data string synthesizing means for outputting to the outside as a reception data string.
[0006]
Further, as a second means related to the frame synchronization apparatus, in the first means, the divided reception bit string generating means divides the reception bit string into four divided reception bit strings, and the divided type synchronization detection unit includes four pieces. Provided is a means of comparing and collating 128 bits (= 512 ÷ 4) of the received bit string having a bit width of 512 bits in parallel with each divided synchronization pattern.
[0007]
As a third means related to the frame synchronization apparatus, in the second means, the division synchronization pattern generation means employs means for dividing the 128-bit synchronization pattern into four 32-bit synchronization patterns.
[0008]
On the other hand, in the present invention, as a first means related to the frame synchronization method, in the frame synchronization method of establishing frame synchronization by serially / parallel converting a received frame into a received bit string having a predetermined bit width and performing parallel processing, the reception A process of dividing a bit string into a plurality of divided reception bit strings in a predetermined procedure; a process of dividing a prescribed synchronization pattern into the same number of divided synchronization patterns as the divided reception bit string in the same manner as the predetermined procedure; and all the divided reception bit strings By comparing and collating with each of the divided synchronization patterns in parallel, a received divided synchronization bit string corresponding to any divided synchronization pattern is detected in each divided received bit string (X1 to X4), and the received divided synchronization bit string is detected. In this case, the bit string after the reception divided synchronization bit string is output from the divided reception bit strings. Each output bit string corresponding to the divided reception bit string is based on the process of outputting each as a column and the type information of the reception division synchronization bit string indicating which division synchronization pattern the detected reception division synchronization bit string corresponds to. A process having a process of synthesizing by a reverse procedure of a predetermined procedure and outputting as a received data string is adopted.
[0009]
As a second means related to the frame synchronization method, in the first means, the received bit string is divided into four divided received bit strings, and 128 bits (= 512 ÷ 512 ÷ 4) of the received bit string having a bit width of 512 bits. A method of comparing and collating 4) with each divided synchronization pattern in parallel is adopted.
[0010]
As a third means related to the frame synchronization method, a means of dividing the 128-bit synchronization pattern into four 32-bit synchronization patterns in the second means is adopted.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of a frame synchronization apparatus and method according to the present invention will be described with reference to the drawings.
[0012]
This frame synchronizer serially / parallel converts a frame transmitted / received at a transmission bit rate of 39.813 (Gbps) into a received bit string in 512-bit units, whereby the received bit string is 512 with a reference clock of 77.76 MHz. Frame synchronization is established by performing bitwise parallel processing. As will be described later, in this frame synchronization apparatus, a total of 16 existing integrated circuits for frame synchronization that process a received
[0013]
FIG. 1 is an overall configuration diagram of the present embodiment. In this figure,
[0014]
In the present embodiment, 512 divided bits are processed in parallel by the four divided
[0015]
The synchronization
[0016]
Each of the divided
[0017]
In addition, each division | segmentation type | mold
[0018]
FIG. 2 is a block diagram showing a detailed configuration of the split
[0019]
The conventional circuit unit a1 is an existing integrated circuit dedicated to frame synchronization, which includes a synchronization pattern detection unit e1, a flip-flop f1, a bit rearrangement unit g1, and a synchronization pattern comparison unit h1. The other conventional circuit portions a2 to a4 are also existing frame synchronization dedicated integrated circuits, similarly to the conventional circuit portion a1. In the conventional circuit section a1, the synchronization pattern detection section e1 compares the first divided synchronization pattern {circle around (1)} with the first divided reception bit string X1, thereby comparing the first divided reception bit string X1 with the first divided reception bit string X1. The division synchronization pattern (1) indicating that the division synchronization pattern (1) has been detected is output, and the first bit of the received division synchronization bit string that matches the detected first division synchronization pattern (1) The bit shift value from ID [1] is output to flip-flop f1.
[0020]
Here, the synchronization pattern detection unit e1 compares and collates the first divided reception bit string X1 having a bit width of 128 bits with the first divided synchronization pattern (1) having a bit width of 32 bits. In order to detect at high speed whether or not there is a reception divided synchronization bit string identical to the first divided synchronization pattern {circle around (1)} in the bit string X1, a bit string obtained by sequentially bit-shifting the first divided reception bit string X1 A plurality of (96 (= 128−32)) comparators for comparison in parallel with the divided synchronization pattern {circle around (1)}.
[0021]
The flip-flop f1 supplies the bit shift value to the bit rearrangement unit g1 using the division synchronization pattern (1) detection signal s11 as a trigger. The bit rearrangement unit g1 selects a bit string before the reception divided synchronization bit string corresponding to the first divided synchronization pattern (1) from the input reception bit strings ID [1] to ID [128] based on the deviation value. The received bit string starting from the reception divided synchronization bit string is output to the selector b and the synchronization pattern comparison unit h1. The synchronization pattern comparison unit h1 compares and collates the bit string input from the bit rearrangement unit g1 with the first divided synchronization pattern (1), and ORs the result as the divided synchronization pattern (1) comparison signal p11. Output to gate d.
[0022]
Of the other conventional circuit units a2 to a4, the conventional circuit unit a2 performs the same processing as the conventional circuit unit a1 based on the second divided synchronization pattern (2) and the first divided reception bit string X1. The conventional circuit section a3 performs the same processing as the conventional circuit section a1 based on the third divided synchronization pattern (3) and the first divided reception bit string X1, and the conventional circuit section a4 Based on the synchronization pattern (4) and the first divided reception bit string X1, the same processing as that of the conventional circuit section a1 described above is performed.
[0023]
The selector b uses the divided synchronization pattern (1) detection signal s11, the divided synchronization pattern (2) detection signal s12, the divided synchronization pattern (3) detection signal s13, and the divided synchronization pattern (4) detection signal s14 as a trigger. Any one of the received bit strings output from the circuit units a1 to a4 is selected and output to the
[0024]
The OR gate d is output from the divided synchronization pattern (1) comparison signal p11 output from the conventional circuit section a1, and the divided synchronization pattern (2) comparison signal p12 output from the conventional circuit section a2, and from the conventional circuit section a3. The divided synchronization pattern {circle around (3)} is compared with the comparison signal p13 and the divided synchronization pattern {circle around (4)} output from the conventional circuit part a4, and the result is output to the AND
[0025]
Returning to FIG. 1 and further explaining, the
[0026]
On the other hand, the AND
[0027]
The
[0028]
Next, the operation of the present frame synchronizer configured as described above will be described in detail with reference to FIGS.
[0029]
First, FIG. 3 is a bit correlation diagram of the present frame synchronizer, and is for explaining operations of the
[0030]
That is, the
[0031]
As a result, the divided
[0032]
Next, FIG. 4 explains the generation processing of the divided synchronization patterns {circle around (1)} to {circle around (4)} by the synchronization
[0033]
As a result, the first division synchronization pattern {circle around (1)} is composed of the first bit and the fifth bit of each block α to ω, and the second division synchronization pattern {circle around (2)} is the second bit of each block α to ω. The third divided synchronization pattern (3) is composed of the third bit and the seventh bit of each block α to ω, and the fourth divided synchronization pattern (4) is composed of each block. It is composed of fourth and eighth bits α to ω. That is, each of the divided synchronization patterns {circle around (1)} to {circle around (4)} is selected for every four bits selected from the first bit in the same manner as the divided received bit sequences X1 to X4 inputted to the divided
[0034]
Here, the divided
[0035]
The synchronization pattern detection unit e1 in the division type
[0036]
As a result, the bit shift value is supplied from the flip-flop f1 to the bit rearrangement unit g1 with the detection signal s11 as a trigger, and the bit rearrangement unit g1 receives the reception synchronization pattern from the divided reception bit string X1. A bit string after the first bit is output to the selector b and the synchronization pattern comparison unit h1. The synchronization pattern comparison unit h1 compares the divided reception bit string input from the bit rearrangement unit g1 in this way with the first division synchronization pattern {circle around (1)} using the comparison timing signal t as a trigger, and performs the first comparison. When the division synchronization pattern (1) is detected, the division synchronization pattern (1) comparison signal p11 having a pulse width corresponding to one clock width is output to the OR gate d.
[0037]
In contrast to the processing related to the first divided reception bit string X1 and the first divided synchronization pattern (1) by the conventional circuit section a1, the conventional circuit section a2 includes the first divided reception bit string X1 and the second divided bit pattern X1. A process related to the synchronization pattern {circle over (2)} is performed, and the bit string after the first bit of the second divided synchronization pattern {circle around (2)} is output to the selector b from the first divided reception bit string X1, and further the divided synchronization pattern {circle around (2)}. The detection signal s12 is output to the OR gate c, and the divided synchronization pattern (2) comparison signal p12 is output to the OR gate d.
[0038]
Further, the conventional circuit unit a3 performs processing relating to the first divided reception bit string X1 and the third divided synchronization pattern (3), and the third divided synchronization pattern (3) from the first divided reception bit string X1. Is output to the selector b, and the divided synchronization pattern (3) detection signal s13 is output to the OR gate c, and the divided synchronization pattern (3) comparison signal p13 is output to the OR gate d. The conventional circuit section a4 performs processing relating to the first divided reception bit string X1 and the fourth divided synchronization pattern (4), and starts the fourth divided synchronization pattern (4) from the first divided reception bit string X1. The bit string after the bit is output to the selector b, the divided synchronization pattern (4) detection signal s14 is output to the OR gate c, and the divided synchronization pattern (4) comparison signal p14 is output to the OR gate d.
[0039]
The OR gate c takes the logical sum of the divided synchronization pattern (1) detection signal s11, divided synchronization pattern (2) detection signal s12, divided synchronization pattern (3) detection signal s13, and divided synchronization pattern (4) detection signal s14. As a result, when any of the divided synchronization patterns {circle around (1)} to {circle around (4)} is detected in any one of the conventional circuit portions a1 to a4, the divided synchronization pattern detection signal s1 is output to the AND
[0040]
Also, the OR gate d calculates the logical sum of the divided synchronization pattern (1) comparison signal p11, divided synchronization pattern (2) comparison signal p12, divided synchronization pattern (3) comparison signal p13 and divided synchronization pattern (4) comparison signal p14. Thus, if any of the divided synchronization patterns {circle around (1)} to {circle around (4)} is confirmed in any of the conventional circuit portions a1 to a4, the divided synchronization pattern comparison signal p1 is output to the AND
[0041]
In contrast to the processing of the split type
[0042]
Further, all the divided
[0043]
In the present embodiment, as described above, the
[0044]
As an example, when the divided synchronization pattern {circle around (1)} detection signal s21 is input from the divided synchronization detection unit 4B, the
[0045]
As a result, in addition to the divided synchronization pattern detection signal s1, the AND
[0046]
On the other hand, in addition to the divided synchronization pattern comparison signal p1, the AND
[0047]
In FIG. 5, when the synchronization pattern is detected in the past frame and the frame synchronization is established, the synchronization pattern is not detected in
[0048]
As a result, when the synchronization pattern is detected in the
[0049]
According to the present embodiment, four conventional circuit units a1 to a4 for 128-bit parallel processing are used for each of the divided
[0050]
The present invention is not limited to such a 512-bit parallel processing frame synchronizer, but can be applied to parallel processing frame synchronizers of other bit widths. Further, the conventional circuit portions a1 to a4 are not limited to the 128-bit parallel processing integrated circuit, and other bit width integrated circuits may be used. Therefore, the number of the divided
[0051]
【The invention's effect】
As described above, according to the present invention, by using a plurality of existing integrated circuits dedicated to frame synchronization, parallel synchronization processing with a bit width larger than that of the existing one is performed. Can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of an embodiment of the present invention.
FIG. 2 is a block diagram illustrating a configuration of a split type synchronization detecting unit according to an embodiment of the present invention.
FIG. 3 is a bit correlation diagram of a received bit string in an embodiment of the present invention.
FIG. 4 is a conceptual diagram showing a division synchronization pattern generation process in an embodiment of the present invention.
FIG. 5 is a timing chart showing the operation of an embodiment of the present invention.
[Explanation of symbols]
1 …… Input rearrangement unit (divided reception bit string generation means)
2 ... Synchronization pattern supply unit (division synchronization pattern generation means)
3 Timing generation circuit
4A to 4D: Split-type synchronization detector
5 ... Output rearrangement unit (reception data string synthesis means)
6,7 …… AND gate
8. Flip-flop (FF)
9 …… Protection circuit
10 …… NOT gate
a1 ~ a4 …… Conventional circuit part
b …… Selector
c, d …… OR gate
Claims (6)
前記受信ビット列を所定手順で分割して複数の分割受信ビット列(X1〜X4)を生成する分割受信ビット列生成手段(1)と、
規定の同期パターンを前記所定手順と同様に分割することにより前記分割受信ビット列(X1〜X4)と同数の分割同期パターン(▲1▼〜▲4▼)を生成する分割同期パターン生成手段(2)と、
各分割受信ビット列(X1〜X4)に対応して設けられ、当該各分割受信ビット列(X1〜X4)を全ての分割同期パターン(▲1▼〜▲4▼)と並列に比較照合することにより各分割受信ビット列(X1〜X4)中に何れかの分割同期パターン(▲1▼〜▲4▼)に相当する受信分割同期ビット列を検出し、当該受信分割同期ビット列が検出された場合には、各分割受信ビット列(X1〜X4)の中から受信分割同期ビット列以降のビット列を出力ビット列として各々出力する複数の分割型同期検出部(4A〜4D)と、
該各分割型同期検出部(4A〜4D)で検出された受信分割同期ビット列がどの分割同期パターンに対応するかを示す受信分割同期ビット列の種別情報に基づいて、各分割型同期検出部(4A〜4D)から入力された出力ビット列を前記所定手順の逆手順で合成して受信データ列として外部に出力する受信データ列合成手段(5)と
を具備することを特徴とするフレーム同期装置。A frame synchronization device that establishes frame synchronization by serially / parallel-converting a received frame into a received bit string having a predetermined bit width and performing parallel processing,
Divided reception bit string generation means (1) for dividing the reception bit string by a predetermined procedure to generate a plurality of divided reception bit strings (X1 to X4);
Division synchronization pattern generation means (2) for generating the same number of division synchronization patterns ((1) to (4)) as the divided reception bit strings (X1 to X4) by dividing a prescribed synchronization pattern in the same manner as the predetermined procedure. When,
Each divided received bit string (X1 to X4) is provided corresponding to each divided received bit string (X1 to X4), and each divided received bit string (X1 to X4) is compared and collated in parallel with all divided synchronization patterns ((1) to (4)). In the divided reception bit string (X1 to X4), a reception division synchronization bit string corresponding to any one of the division synchronization patterns (1) to (4) is detected, and when the reception division synchronization bit string is detected, A plurality of divided synchronization detectors (4A to 4D) for outputting, as output bit strings, bit strings subsequent to the reception divided synchronization bit string from among the divided reception bit strings (X1 to X4);
Based on the type information of the received division synchronization bit sequence indicating which division synchronization pattern the received division synchronization bit sequence detected by each of the division type synchronization detection units (4A to 4D) corresponds to, each division type synchronization detection unit (4A 4D), a received data sequence synthesizing means (5) for synthesizing the output bit sequence inputted from 4D) in the reverse procedure of the predetermined procedure and outputting it as a received data sequence to the outside.
前記受信ビット列を所定手順で複数の分割受信ビット列(X1〜X4)に分割する行程と、
規定の同期パターンを前記所定手順と同様に前記分割受信ビット列(X1〜X4)と同数の分割同期パターン(▲1▼〜▲4▼)に分割する行程と、
前記各分割受信ビット列(X1〜X4)を全ての分割同期パターン(▲1▼〜▲4▼)と並列にそれぞれ比較照合することにより各分割受信ビット列(X1〜X4)中に何れかの分割同期パターン(▲1▼〜▲4▼)に相当する受信分割同期ビット列を検出し、当該受信分割同期ビット列が検出された場合には、各分割受信ビット列(X1〜X4)の中から受信分割同期ビット列以降のビット列を出力ビット列として各々出力する行程と、
各々に検出された受信分割同期ビット列がどの分割同期パターンに対応するかを示す受信分割同期ビット列の種別情報に基づいて、分割受信ビット列(X1〜X4)に対応する各出力ビット列を前記所定手順の逆手順で合成して受信データ列として出力する行程と
を有することを特徴とするフレーム同期方法。A frame synchronization method for establishing frame synchronization by serially / parallel-converting a received frame into a received bit string having a predetermined bit width and performing parallel processing,
Dividing the received bit string into a plurality of divided received bit strings (X1 to X4) according to a predetermined procedure;
Dividing the prescribed synchronization pattern into the same number of divided synchronization patterns (1) to (4) as the divided reception bit strings (X1 to X4) in the same manner as the predetermined procedure;
Each of the divided reception bit strings (X1 to X4) is compared and collated in parallel with all of the divided synchronization patterns ((1) to (4)), so that any divided synchronization is included in each divided reception bit string (X1 to X4). When a reception division synchronization bit string corresponding to the pattern ((1) to (4)) is detected and the reception division synchronization bit string is detected, the reception division synchronization bit string is selected from the divided reception bit strings (X1 to X4). A process of outputting each subsequent bit string as an output bit string;
Based on the received divided synchronization bit string type information indicating which divided synchronization pattern corresponds to each detected received divided synchronization bit string, the output bit strings corresponding to the divided received bit strings (X1 to X4) are And a step of synthesizing in a reverse procedure and outputting as a received data string.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001365227A JP3829702B2 (en) | 2001-11-29 | 2001-11-29 | Frame synchronization apparatus and method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001365227A JP3829702B2 (en) | 2001-11-29 | 2001-11-29 | Frame synchronization apparatus and method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003169044A JP2003169044A (en) | 2003-06-13 |
JP3829702B2 true JP3829702B2 (en) | 2006-10-04 |
Family
ID=19175282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001365227A Expired - Fee Related JP3829702B2 (en) | 2001-11-29 | 2001-11-29 | Frame synchronization apparatus and method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3829702B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4755175B2 (en) * | 2004-04-19 | 2011-08-24 | ザ・リージェンツ・オブ・ザ・ユニバーシティ・オブ・カリフォルニア | Programmable hardware for deep packet filtering |
US8336092B2 (en) | 2005-02-18 | 2012-12-18 | Duaxes Corporation | Communication control device and communication control system |
EP1901172A1 (en) | 2005-05-20 | 2008-03-19 | Duaxes Corporation | Data processing system |
KR101628817B1 (en) * | 2015-08-18 | 2016-06-09 | 엘아이지넥스원 주식회사 | Method for recovering synchronization of parallel data by generating information about synchronization recovery |
KR101628816B1 (en) * | 2015-08-18 | 2016-06-09 | 엘아이지넥스원 주식회사 | Apparatus for recovering synchronization of parallel data |
-
2001
- 2001-11-29 JP JP2001365227A patent/JP3829702B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2003169044A (en) | 2003-06-13 |
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|
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|
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|
TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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|
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