JP3588020B2 - Shift register and image display device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、画像表示装置の駆動回路に好適に用いられ、該駆動回路を縮小化でき、出力信号のパルス幅を任意に変えることができるシフトレジスタ、および該シフトレジスタを用いた画像表示装置に関する。
【０００２】
【従来の技術】
画像表示装置のデータ信号線駆動回路や走査信号線駆動回路では、従来より、入力される映像信号をサンプリングする際のタイミングをとるために、あるいは、各走査信号線へ与える走査信号を作成するために、シフトレジスタが広く使われている。
【０００３】
データ信号線駆動回路においては、データ信号線を介して映像信号より得られた映像データを各画素に書き込むために、サンプリング信号を作成する。その際、サンプリング信号が前段や次段のサンプリング信号と重なると、映像データが大きく変動し、誤った映像データをデータ信号線に出力することになってしまう。かかる不具合を回避するため、従来のシフトレジスタ１０１は、例えば、図１７に示されるような回路構成になっている。
【０００４】
図１７を参照して、シフトレジスタ１０１は、ｎ段からなり、各段ごとに、Ｄ型フリップフロップ１０２、ＮＡＮＤ回路１０３、二段のインバータ１０４ａ・１０４ｂ、およびＮＯＲ回路１０５を備えている。シフトレジスタ１０１には、互いに位相が異なる２つのクロック信号ＳＣＫ・ＳＣＫＢと、スタートパルスＳＳＰとが入力される。
【０００５】
クロック信号ＳＣＫ・ＳＣＫＢは、入力される映像信号をサンプリングする半分の周期で与えられ、該クロック信号ＳＣＫ・ＳＣＫＢに同期して、シフトレジスタ１０１の各段から順次パルスが出力される。シフトレジスタ１０１のｉ（１≦ｉ≦ｎ）段目に着目すると、ｉ−１段目のＤ型フリップフロップ１０２の出力Ｑｉ−１とｉ段目のＤ型フリップフロップ１０２の出力Ｑｉとが、ｉ段目のＮＡＮＤ回路１０３に入力され、出力信号ＮＳＯＵＴｉが得られる。
【０００６】
さらに、ｉ段目のサンプリング信号Ｓｉが、ｉ＋１段目のサンプリング信号Ｓｉ＋１と重ならないようにするため、出力信号ＮＳＯＵＴｉは、ｉ段目のＮＯＲ回路１０５の一方の入力端子に直接入力されるのみならず、二段のインバータ１０４ａ・１０４ｂからなる遅延回路にも入力される。該遅延回路の出力がＮＯＲ回路１０５の他方の入力端子に入力されることで、ｉ段目のＮＯＲ回路１０５から出力されるサンプリング信号Ｓｉの幅を小さくできる。
【０００７】
シフトレジスタ１０１の各段において、上記と同様の処理を行うことによって、図１８に示すように、互いに重ならないサンプリング信号Ｓ１〜Ｓｎを得ることができる。
【０００８】
次に、走査信号線駆動回路に設けられる従来のシフトレジスタ１１１について、図１９および図２０に基づいて説明する。
【０００９】
走査信号線駆動回路は、表示部に配置された画素に順次映像データが書き込まれるよう、各走査信号線に走査信号を出力する。このとき、ｉ＋１本目の走査信号は、ｉ本日の走査信号と重ならないように、あるいは、ｉ本日に書き終えたデータ信号線上の映像データをリフレッシュするための処理等を行うために、パルス出力を止めなければならない。
【００１０】
そこで、走査信号線駆動回路に設けられる従来のシフトレジスタ１１１は、図１９に示すように、ｎ段からなり、各段ごとに、Ｄ型フリップフロップ１１２、ＮＡＮＤ回路１１３、およびＮＯＲ回路１１４を備えた構成になっている。また、シフトレジスタ１１１には、互いに位相が異なる２つのクロック信号ＧＣＫ・ＧＣＫＢ、スタートパルスＧＳＰ、およびパルス幅制御信号ＰＷＣが入力される。
【００１１】
シフトレジスタ１１１では、クロック信号ＧＣＫ・ＧＣＫＢに同期して、各段から順次パルスが出力される。シフトレジスタ１１１のｉ（１≦ｉ≦ｎ）段目に着目すると、ｉ−１段目のＤ型フリップフロップ１１２の出力Ｑｉ−１とｉ段目のＤ型フリップフロップ１１２の出力Ｑｉとが、ｉ段目のＮＡＮＤ回路１１３に入力され、出力信号ＮＯＵＴｉが得られる。このようにして得られる各段の出力信号ＮＯＵＴ１〜ＮＯＵＴｎは、それぞれ走査信号ＧＬ１〜ＧＬｎと同じ周期で出力される。
【００１２】
シフトレジスタ１１１では、さらに、パルス幅制御信号ＰＷＣが各段のＮＯＲ回路１１４の一方の入力端子に直接入力される。また、ｉ段目のＮＯＲ回路１１４の他方の入力端子には、ｉ段目のＮＡＮＤ回路１１３の出力信号ＮＯＵＴｉが入力される。これによって、ｉ段目のＮＯＲ回路１１４からは、走査信号ＧＬｉが出力される。
【００１３】
シフトレジスタ１１１の各段において、上記と同様の処理を行うことによって、図２０に示すように、互いに重ならない走査信号ＧＬ１〜ＧＬｎを得ることができる。したがって、ｉ＋１本目の走査信号ＧＬｉ＋１は、ｉ本日の走査信号ＧＬｉと重ならず、ｉ本日に書き終えたデータ信号線上の映像データをリフレッシュするための処理等を行うことが可能になる。
【００１４】
なお、上記Ｄ型フリップフロップ１０２・１１２は、図２１に示すように、Ｄ端子から信号Ａが入力され、他の端子から２つのクロック信号ＣＫ・ＣＫＢが入力されると、Ｑ端子から信号Ｂを出力する回路構成になっている。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来のシフトレジスタ１０１・１１１では、図１７および図１９に示すような回路が必要となり、駆動回路が大きくなってしまうという問題が生ずる。
【００１６】
近年では、表示画面がより広く、高精細で、かつ表示領域の周囲を狭くした画像表示装置が求められているため、駆動回路の面積をより小さくする必要がある。また、画像表示装置以外に用いられる場合も、シフトレジスタの回路構成の簡略化の要請は高いといえる。
【００１７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、各段の出力パルスが重ならず、任意にパルス幅を変更でき、しかも、回路構成の簡略化を実現したシフトレジスタ、および、該シフトレジスタを用いることで駆動回路の簡略化による狭額縁化を実現した画像処理装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明に係るシフトレジスタは、上記の課題を解決するために、クロック信号が入力される複数段のフリップフロップと、前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、前記複数段のフリップフロップのｉ（ｉは、任意の整数）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力されることを特徴としている。
【００１９】
また、本発明に係るシフトレジスタは、上記の課題を解決するために、クロック信号が入力される複数段のフリップフロップと、前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、前記複数段のフリップフロップのｉ（ｉは、任意の整数）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力されることを特徴としている。
【００２０】
上記の各構成によれば、クロック信号に同期して動作するフリップフロップの出力は、次段のフリップフロップに供給されるクロック信号を、スイッチ手段を介して制御する。また、この制御されたクロック信号が、当該段におけるシフトレジスタの出力となり、その出力はクロック信号と同じパルス幅を持つ。
【００２１】
この結果、従来は前段のフリップフロップの出力と自段の出力の論理演算を行い、クロック信号と同じパルス幅の信号を生成していたが、本発明のシフトレジスタでは、この論理演算を行う回路を必要としない。また、論理演算部内で信号の遅延（信号の立ち上がり、立ち下がりの遅れ）により、論理演算部の出力の一部が重なることを回避できる。さらに、出力パルスの重なりを防ぐための特殊な回路や特殊な信号のための伝送線を必要としないため、シフトレジスタの大幅な縮小化を実現できる。
【００２２】
したがって、各段の出力パルスが重ならず、しかも、回路構成の簡略化を実現したシフトレジスタを提供することができる。
【００２３】
また、本発明のシフトレジスタにおいて、前記クロック信号として、Ｍ（Ｍは、２以上の整数）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力される構成とすることで、複数のクロック信号を用いることになり、周波数を低減することが可能となる。したがって、外部回路からクロック信号を入力する際、周波数を低く抑えることができるので、外部回路の消費電圧低減の一助となる。
【００２４】
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋは、１以上の整数）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できる。
【００２５】
なお、「セット・リセット型フリップフロップ」とは、一般に、あるタイミングで信号が加えられるたびに、二つの安定状態の間を転移し、前記信号が入力されないときにはそ の状態を保持する回路である。セット・リセット型フリップフロップでは、例えば、入力されるセット信号によって、出力をＨｉｇｈの状態にし、セット信号が非アクティブになっても、その出力状態を保持し続ける。その後、セット信号が非アクティブでリセット信号がアクティブになると、出力をＬｏｗの状態にし、リセット信号が非アクティブになっても、セット信号がアクティブになるまでその状態を保持し続けるフリップフロップである。
【００２６】
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋは、１以上の整数）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できる。
【００２７】
また、本発明のシフトレジスタにおいて、好ましくは、前記Ｍ種類のクロック信号は、互いのハイレベルの期間が重ならないような位相または互いのロウレベルの期間が重ならないような位相を有することで、各段から隣接する出力信号と重ならない出力信号を得ることができる。
【００２８】
また、本発明のシフトレジスタにおいて、好ましくは、前記Ｍ種類の各クロック信号のデューティ比が、（１００×１／Ｍ）％以下となるようにすることで、各段から隣接する出力信号と重ならない出力信号を得ることができ、さらに、任意にパルス幅を変えることができる。
【００２９】
なお、「デューテイ比」とは、信号波形のアクティブと非アクティブとの時間的な比率を表す。例えば、ここで、信号波形がＨｉｇｈを示しているときをアクティブ（アクティブとは、信号が作用している状態）とし、信号波形がＬｏｗを示しているときを非アクティブとすると、波形の一周期はアクティブの時間と非アクティブの時間との和になる。例えば、デューテイ比が４０％とは、アクティブの時間が一周期の４０％を占めるということを表している。回路によっては、Ｌｏｗ期間がアクティブとされる。
【００３０】
また、本発明のシフトレジスタにおいて、好ましくは、前記スイッチ手段が開放されている際に、前記複数段のフリップフロップへの入力を安定させるための入力安定手段を備えることで、スイッチ手段が開放されると、フリップフロップヘの入力が予め定められた電位になるため、フリップフロップが誤動作を起こすことを防止できる。
【００３１】
また、本発明に係る画像表示装置は、上記の課題を解決するために、マトリクス状に設けられた複数の画素からなる表示部と、複数のデータ信号線に接続され、前記画素に書き込む映像データを各データ信号線に供給するデータ信号線駆動回路と、複数の走査信号線に接続され、前記映像データの前記画素への書き込みを制御する走査信号を各走査信号線に供給する走査信号線駆動回路とを備えた画像表示装置において、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくともいずれか一方に、上述した本発明のシフトレジスタを備えたことを特徴としている。
【００３２】
上記の構成によれば、本発明のシフトレジスタを用いることで、駆動回路の回路規模を縮小化し、狭額縁化を実現した画像処理装置を提供できる。
【００３３】
また、本発明の画像表示装置において、好ましくは、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方が、前記画素が形成される基板上に形成されている構成とすることで、データ信号線駆動回路と各画素との間の配線、または、走査信号線駆動回路と各画素との間の配線は同一基板上に配され、基板外に出す必要がない。この結果、データ信号線の数および走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がないため、各信号線の容量の不所望な増大を防止できるとともに、集積度の低下を防止できる。また、製造時の手間を省くことができる。
【００３４】
また、本発明の画像表示装置において、好ましくは、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方を構成するスイッチ素子が、多結晶シリコン薄膜トランジスタである構成とすることで、表示面積を容易に拡大できる。
【００３５】
ところで、多結晶シリコン薄膜は、単結晶シリコンに比べて面積を拡大しやすい一方で、多結晶シリコントランジスタは、単結晶シリコントランジスタに比べて、例えば、移動度やしきい値などのトランジスタ特性が劣っている。したがって、単結晶シリコントランジスタを用いて各回路を製造すると、表示面積の拡大が難しく、多結晶シリコン薄膜トランジスタを用いて各回路を製造すると、各回路の駆動能力が低下してしまう。なお、両駆動回路と画素とを別の基板上に形成した場合は、各信号線で両基板間を接続する必要があり、製造時に手間がかかるとともに、各信号線の容量が増大してしまう。
【００３６】
したがって、多結晶シリコン薄膜トランジスタからなるスイッチング素子を備えた構成とすることにより、表示面積を容易に拡大できる。また、本発明のシフトレジスタを用いることにより、回路規模の縮小による狭額縁化や消費電力の低減が実現できる。
【００３７】
また、本発明の画像表示装置において、好ましくは、前記スイッチ素子は、６００℃以下の温度で形成されることで、各スイッチング素子の形成される基板として、通常のガラス基板（歪み点が６００度以下のガラス基板）を使用しても、歪み点以上のプロセスに起因する反りやたわみが発生しない。この結果、実装がさらに容易で、より表示面積の広い画像表示装置を実現できる。
【００３８】
【発明の実施の形態】
〔実施形態１〕
本発明の実施の一形態について図１〜図１２に基づいて説明すれば、以下の通りである。
【００３９】
本発明のシフトレジスタは、画像表示装置のデータ信号線駆動回路および走査信号線駆動回路に好適に用いることができるが、画像表示装置以外にも適用可能である。以下では、データ信号線駆動回路に適用される本発明の実施形態に係るシフトレジスタを実施形態１として、また、走査信号線駆動回路に適用される本発明の実施形態に係るシフトレジスタを実施形態２として、説明する。
【００４０】
本実施形態に係るシフトレジスタ１は、図１に示すように、大略的に、スイッチ部２、入力安定部３、およびフリップフロップ部４を備えて構成されており、例えば図２に示される画像表示装置１１のデータ信号線駆動回路１４に用いられる。
【００４１】
上記画像表示装置１１は、図２に示すように、表示部１２、走査信号線駆動回路１３、データ信号線駆動回路１４、および制御回路１５を備えている。
【００４２】
表示部１２は、互いに平行するｎ本の走査信号線ＧＬ…（ＧＬ１、ＧＬ２、…ＧＬｎ）および互いに平行するｎ本のデータ信号線ＳＬ…（ＳＬ１、ＳＬ２、…ＳＬｎ）と、マトリクス状に配置された画素（図中、ＰＩＸ）１６…とを有している。画素１６は、隣接する２本の走査信号線ＧＬ・ＧＬと隣接する２本のデータ信号線ＳＬ・ＳＬとで包囲された領域に形成される。なお、説明の便宜上、走査信号線ＧＬおよびデータ信号線ＳＬの数は同じくｎ本としたが、両線の数が異なっていてもよいことは勿論である。
【００４３】
走査信号線駆動回路１３は、シフトレジスタ１７を備えており、該シフトレジスタ１７は、制御回路１５から入力される二種類のクロック信号ＧＣＫ１・ＧＣＫ２、およびスタートパルスＧＳＰに基づいて各行の画素１６に接続された走査信号線ＧＬ１、ＧＬ２、…に与える走査信号を順次発生するようになっている。なお、シフトレジスタ１７の回路構成については、後の実施形態２において詳述する。
【００４４】
データ信号線駆動回路１４は、シフトレジスタ１およびサンプリング部１８を備えている。制御回路１５からシフトレジスタ１へは、互いに位相が異なる二種類のクロック信号ＳＣＫ・ＳＣＫＢ、およびスタートパルスＳＳＰが入力される一方、制御回路１５からサンプリング部１８へは、映像信号ＤＡＴが入力される。データ信号線駆動回路１４は、シフトレジスタ１の各段から出力される信号Ｓ１〜Ｓｎに基づいて、サンプリング部１８にて映像信号ＤＡＴをサンプリングし、得られた映像データを各列の画素１６に接続されたデータ信号線ＳＬ１、ＳＬ２、…に出力するようになっている。
【００４５】
制御回路１５は、走査信号線駆動回路１３およびデータ信号線駆動回路１４の動作を制御するための各種の制御信号を生成する回路である。制御信号としては、上述のように、クロック信号ＧＣＫ１・ＧＣＫ２・ＳＣＫ・ＳＣＫＢ、スタート信号ＧＳＰ・ＳＳＰ、および映像信号ＤＡＴ等が用意されている。
【００４６】
なお、本画像表示装置１１の走査信号線駆動回路１３、データ信号線駆動回路１４、および表示部１２の各画素１６では、それぞれスイッチ素子が設けられているが、これらスイッチ素子の製造方法については、後の実施形態３において詳述する。
【００４７】
本画像表示装置１１がアクティブマトリクス型液晶表示装置である場合、上記の画素１６は、図３に示すように、電界効果トランジスタからなる画素トランジスタＳＷと、液晶容量ＣL を含む画素容量ＣP （必要に応じて補助容量ＣS が付加される）とによって構成される。このような画素１６において、画素トランジスタＳＷのドレインおよびソースを介してデータ信号線ＳＬと画素容量ＣP の一方の電極とが接続され、画素トランジスタＳＷのゲートが走査信号線ＧＬに接続され、画素容量ＣP の他方の電極が全画素に共通の共通電極線（図示せず）に接続されている。
【００４８】
ここで、ｉ本目のデータ信号線ＳＬｉとｊ本目の走査信号線ＧＬｊとに接続された画素１６をＰＩＸ（ｉ，ｊ）と表すと（ｉ，ｊは、１≦ｉ，ｊ≦ｎの範囲の任意の整数）、当該ＰＩＸ（ｉ，ｊ）において、走査信号線ＧＬｊが選択されると、画素トランジスタＳＷが導通し、データ信号線ＳＬｉに印加された映像データとしての電圧が画素容量ＣP へ印加される。このように画素容量ＣP における液晶容量ＣL に電圧が印加されると、液晶の透過率または反射率が変調される。したがって、走査信号線ＧＬｊを選択し、データ信号線ＳＬｉへ映像データに応じた信号電圧を印加すれば、当該ＰＩＸ（ｉ，ｊ）の表示状態を、映像データに合わせて変化させることができる。
【００４９】
画像表示装置１１では、走査信号線駆動回路１３が走査信号線ＧＬを選択し、選択中の走査信号線ＧＬとデータ信号線ＳＬとの組み合わせに対応する画素１６への映像データが、データ信号線駆動回路１４によってそれぞれのデータ信号線ＳＬへ出力される。これによって、当該走査信号線ＧＬに接続された画素１６へ、それぞれの映像データが書き込まれる。さらに、走査信号線駆動回路１３が走査信号線ＧＬを順次選択し、データ信号線駆動回路１４がデータ信号線ＳＬへ映像データを出力する。この結果、表示部１２の全画素１６にそれぞれの映像データが書き込まれることになり、表示部１２に映像信号ＤＡＴに応じた画像が表示される。
【００５０】
ここで、上記制御回路１５からデータ信号線駆動回路１４までの間、各画素１６への映像データは、映像信号ＤＡＴとして、時分割で伝送されており、データ信号線駆動回路１４は、タイミング信号となる、所定の周期でデューティ比が５０％以下（本実施形態では、Ｌｏｗ期間がＨｉｇｈ期間より短い）のクロック信号ＳＣＫと、該クロック信号ＳＣＫと位相が１８０°異なるクロック信号ＳＣＫＢ（図４参照）と、スタートパルスＳＳＰとに基づいたタイミングで、映像信号ＤＡＴから各映像データを抽出している。
【００５１】
具体的には、データ信号線駆動回路１４のシフトレジスタ１は、クロック信号ＳＣＫ・ＳＣＫＢに同期して、スタートパルスＳＳＰが入力されることによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、これにより、１クロックずつタイミングが異なる出力信号Ｓ１〜Ｓｎを生成する。また、データ信号線駆動回路１４のサンプリング部１８は、各出力信号Ｓ１〜Ｓｎのタイミングで、映像信号ＤＡＴから映像データを抽出する。
【００５２】
一方、走査信号線駆動回路１３のシフトレジスタ１７は、クロック信号ＧＣＫ１・ＧＣＫ２に同期して、スタートパルスＧＳＰが入力されることによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、これにより、１クロックずつタイミングが異なる走査信号を、各走査信号線ＧＬ１〜ＧＬｎへ出力する。
【００５３】
以下では、データ信号線駆動回路１４に用いられる本実施形態のシフトレジスタ１の構成および動作について説明し、続いて、実施形態２において、走査信号線駆動回路１３に用いられるシフトレジスタ１７の構成および動作について説明する。
【００５４】
図１を参照して、シフトレジスタ１は、ｎ段からなり、上述のように、互いに位相が異なる二種類のクロック信号ＳＣＫ・ＳＣＫＢ、およびスタートパルスＳＳＰが入力される構成になっている。クロック信号ＳＣＫ・ＳＣＫＢは、各段に交互に入力されており、奇数段にはクロック信号ＳＣＫが入力される一方、偶数段にはクロック信号ＳＣＫＢが入力される構成になっている。
【００５５】
シフトレジスタ１は、スイッチ部２、入力安定部３、およびフリップフロップ部４を備えている。スイッチ部２には、各段ごとに、スイッチ手段２１が設けられており、入力安定部３には、各段ごとに、ｐ型トランジスタ（入力安定手段）２２が設けられている。また、フリップフロップ部４には、各段ごとに、セット・リセット型フリップフロップであるフリップフロップ（図中、ＳＲ−ＦＦ）２３、およびインバータ２４が設けられている。
【００５６】
上記フリップフロップ２３は、例えば、図５に示すように、ｐ型ＭＯＳトランジスタであるトランジスタ３１・３４・３５、ｎ型ＭＯＳトランジスタであるトランジスタ３２・３３・３６・３７、およびインバータ３８・３９を備えた構成によって実現できる。
【００５７】
図５を参照して、フリップフロップ２３では、駆動電圧Ｖｃｃと接地レベルとの間に、トランジスタ３１・３２・３３が互いに直列に接続されており、トランジスタ３１・３３のゲートには、負論理のセット信号／Ｓが印加される。また、トランジスタ３２のゲートには、正論理のリセット信号Ｒが印加される。さらに、互いに接続されたトランジスタ３１・３２のドレイン電位は、インバータ３８・３９でそれぞれ反転され、出力信号Ｑとして出力される。
【００５８】
駆動電圧Ｖｃｃと接地レベルとの間には、さらに、それぞれ直列に接続されたトランジスタ３４・３５・３６・３７が設けられている。トランジスタ３５・３６のドレインは、インバータ３８の入力に接続されており、トランジスタ３５・３６のゲートは、インバータ３８の出力に接続されている。さらに、トランジスタ３４のゲートには、リセット信号Ｒが印加されるとともに、トランジスタ３７のゲートには、セット信号／Ｓが印加される。
【００５９】
フリップフロップ２３では、図６に示すように、リセット信号Ｒがインアクティブ（ローレベル）の間に、セット信号／Ｓがアクティブ（ローレベル）に変化すると、トランジスタ３１が導通して、インバータ３８の入力をハイレベルに変化させる。これによって、フリップフロップ２３の出力信号Ｑは、ハイレベルへと変化する。
【００６０】
また、上記の状態では、リセット信号Ｒおよびインバータ３８の出力によって、トランジスタ３４・３５が導通する。また、リセット信号Ｒおよびインバータ３８の出力によって、トランジスタ３２・３６が遮断される。これによって、セット信号／Ｓがインアクティブに変化しても、インバータ３８の入力はハイレベルに維持され、出力信号Ｑはハイレベルのまま保たれる。
【００６１】
その後、リセット信号Ｒがアクティブになると、トランジスタ３４が遮断され、トランジスタ３２が導通する。ここで、セット信号／Ｓがインアクティブのままなので、トランジスタ３１は遮断され、トランジスタ３３が導通する。したがって、インバータ３８の入力がロウレベルに駆動され、出力信号Ｑがロウレベルへと変化する。
【００６２】
再び図１を参照して、各段のフリップフロップ２３の出力信号Ｑ（Ｑ１、Ｑ２、…）は、次段のスイッチ手段２１に入力されるとともに、次段のｐ型トランジスタ２２のゲートに入力される。各スイッチ手段２１は、その開閉により、各段へのクロック信号ＳＣＫまたはＳＣＫＢの入力を制御し、前段のフリップフロップ２３の出力信号Ｑがロウレベルの期間は開放（スイッチオフ）となる一方、出力信号Ｑがハイレベルの期間は閉状態（スイッチオン）となる。各段へ入力されたクロック信号ＳＣＫまたはＳＣＫＢは、セット信号／Ｓとしてフリップフロップ２３に入力され、また、インバータ２４に入力される。
【００６３】
ｐ型トランジスタ２２は、フリップフロップ２３にクロック信号ＳＣＫ・ＳＣＫＢが入力されていない場合に、フリップフロップ２３の入力を安定させるためのものである。ｐ型トランジスタ２２は、出力信号Ｑがハイレベルの期間は、ソース−ドレイン間が非導通状態となり、出力信号Ｑがロウレベルの期間は、ソース−ドレイン間が導通状態となる。
【００６４】
フリップフロップ２３は、１クロック周期幅の開始信号ＳＳＰをクロック信号ＳＣＫ・ＳＣＫＢの立ち下がりごとに次段へ伝送できるように構成されている。具体的には、前段の出力信号Ｑ（初段は、開始信号ＳＳＰ）によって開閉されるスイッチ手段２１によって制御されるクロック信号ＳＣＫ・ＳＣＫＢが、負論理のセット信号／Ｓとしてフリップフロップ２３に印加されるとともに、初段では、インバータ２４を介してシフトレジスタ１の出力Ｓ１として出力される。初段のフリップフロップ２３の出力信号Ｑ１は、次段のスイッチ手段２１の切り換え信号として印加される。
【００６５】
さらに、各フリップフロップ２３には、後段への入力信号のうち、インバータ２４を介してシフトレジスタ１の出力として伝送されるパルス幅だけ遅れた信号がリセット信号Ｒとして印加される。本シフトレジスタ１では、１クロック周期幅のパルスを伝送するので、１クロック周期遅れた信号、すなわち、二段後のスイッチ手段２１によって切り換えられ、当該段のインバータ２４から出力されたシフトレジスタ１の出力信号が正論理のリセット信号Ｒとして印加される。
【００６６】
また、奇数段のフリップフロップ２３がクロック信号ＳＣＫの立ち下がりでセットされるように、奇数段のスイッチ手段２１にはクロック信号ＳＣＫが入力される。一方、偶数段のフリップフロップ２３がクロック信号ＳＣＫＢの立ち下がりでセットされるように、偶数段のスイッチ手段２１にはクロック信号ＳＣＫＢが入力される。
【００６７】
したがって、シフトレジスタ１は、以下のように動作する。
【００６８】
開始信号ＳＳＰがハイレベルになると、接続されている初段のスイッチ手段２１がそれに応じて切り換わり、クロック信号ＳＣＫがフリップフロップ２３に入力される。このとき、入力安定部３の初段のｐ型トランジスタ２２では、ゲートに開始信号ＳＳＰが入力されているため、ソース−ドレイン間は非導通状態となる。よって、初段のスイッチ手段２１の切り換わりにより入力された信号は、インバータ２４を介して、出力Ｓ１として映像データを映像信号ＤＡＴから抽出するサンプリング信号となる。
【００６９】
一方、入力クロック信号ＳＣＫの立ち下がりに応じて、初段のフリップフロップ２３の出力信号Ｑ１がハイレベルとなる。ハイレベルの出力信号Ｑ１は、次段（二段目）のスイッチ手段２１をオン状態にし、クロック信号ＳＣＫＢが入力される。クロック信号ＳＣＫＢは、二段目のフリップフロップ２３に入力され、出力信号Ｑ２が生成されるとともに、一方は、インバータ２４を介して、出力Ｓ２として映像データを映像信号ＤＡＴから抽出するサンプリング信号となる。
【００７０】
さらに、出力信号Ｑ２によって次段（三段目）のスイッチ手段２１がオン状態になると、当該段にはクロック信号ＳＣＫが入力される。クロック信号ＳＣＫは、三段目のフリップフロップ２３に入力され、出力信号Ｑ３が生成されるとともに、一方は、インバータ２４を介して、出力Ｓ３として映像データを映像信号ＤＡＴから抽出するサンプリング信号となる。
【００７１】
また、三段目の信号Ｓ３は、初段のフリップフロップ２３のリセット信号Ｒとして入力され、出力信号Ｑ１はロウレベルになる。出力信号Ｑ１がロウレベルになると、二段目のスイッチ手段２１はオフ状態になる。このとき、二段目のｐ型トランジスタ２２では、ソース−ドレイン間が導通状態となり、二段目のフリップフロップ２３の入力部はハイレベルとなり、安定する。
【００７２】
ここで、初段のフリップフロップ２３の場合は、開始信号ＳＳＰがロウレベルになった時点で、初段のスイッチ手段２１がオフ状態になり、クロック信号ＳＣＫの入力を停止し、さらに、初段のｐ型トランジスタ２２では、ソース−ドレイン間が導通状態となり、初段のフリップフロップ２３の入力部はハイレベルとなり、安定する。
【００７３】
以下、上記と同様に順次信号が生成されることによって、図４に示すように、クロック信号ＳＣＫ・ＳＣＫＢに基づき、互いに重ならない出力信号Ｓ１〜Ｓｎを得ることができる。これは、各スイッチ手段２１が、出力信号Ｓ１〜Ｓｎのパルス幅分は十分に長い期間導通状態となっているため、クロック信号ＳＣＫまたはＳＣＫＢの立ち上がりまたは立ち下がりタイミングがほとんど遅延なくスイッチを通り、その結果、出力信号Ｓ１〜Ｓｎは互いにほとんど重なりがなくなるのである。
【００７４】
これに対し、図１７に示されるような、論理素子によって出力パルスを作成する従来の構成では、各論理素子を構成するトランジスタのスイッチング時間のばらつき等により、パルスの立ち上がりまたは立ち下がりタイミングに遅延が生じ、その結果、出力パルスが互いに重なり合うという不都合が生ずるおそれがある。
【００７５】
なお、本実施形態のシフトレジスタ１では、図１に示すように、最終段にダミー用としてスイッチ手段２１ｘ、ｐ型トランジスタ２２ｘ、フリップフロップ２３ｘ、およびインバータ２４ｘが設けられている。そして、インバータ２４ｘからの出力信号Ｓｘが、ｎ段目のフリップフロップ２３のリセット端子に入力され、最終段のフリップフロップ２３ｘのリセット端子には、フリップフロップ２３ｘ自身の出力信号Ｑｘが入力される構成になっている。よって、最終段のフリップフロップ２３ｘは、セットされて出力信号Ｑｘが生ずると同時にリセットがかかることとなり、出力信号Ｑｘは図４に示すような波形となる。
【００７６】
なお、インバータ２４ｘからの出力信号Ｓｘが、ｎ段目のフリップフロップ２３のリセット端子に入力される構成とせずに、最終段のフリップフロップ２３ｘの出力信号Ｑｘが、ｎ段目のフリップフロップ２３のリセット端子に入力される構成としてもよい。このような構成とした場合、インバータ２４ｘは不要となる。
【００７７】
以上のように、本実施形態のシフトレジスタ１では、各段の出力パルスが重ならず、しかも、論理素子などを設ける必要がないので回路構成の簡略化を実現できる。また、かかるシフトレジスタ１を用いることで、駆動回路の簡略化による狭額縁化を実現した画像処理装置を提供することができる。
【００７８】
なお、本実施形態では、シフトレジスタ１に入力されるクロック信号は２種類であったが、本発明はこれに限定されず、例えば３種類以上であってもよい。
【００７９】
また、シフトレジスタ１に入力されるクロック信号ＳＣＫ・ＳＣＫＢは、Ｌｏｗ期間がＨｉｇｈ期間より短いものであったが、本発明はこれに限定されず、Ｌｏｗ期間とＨｉｇｈ期間との長さが同じであるクロック信号が入力される構成としてもよい。
【００８０】
また、シフトレジスタ１の各フリップフロップ２３のリセット端子には、二段後のインバータ２４からの出力信号が入力される構成であったが、本発明はこれに限定されない。すなわち、Ｍ（Ｍ≧２）種類のクロック信号が入力され、ｋを１以上の任意の整数とすると、（ｉ＋ｋ×Ｍ）段目の出力パルス（（ｉ＋ｋ×Ｍ）段目のインバータ２４の出力信号）が、ｉ段目のフリップフロップ２３のリセット端子へ入力されるいずれの構成としてもよい。例えば、図７に示されるシフトレジスタ２５のように、各フリップフロップ２３のリセット端子に、四段後のインバータ２４からの出力信号が入力される構成としてもよい。
【００８１】
図１に示されるシフトレジスタ１は、ｋ＝１、Ｍ＝２に設定された構成であり、例えば、一段目のフリップフロップ２３のリセット端子には、三段目の出力パルスが入力される構成である。一方、図７に示されるシフトレジスタ２５は、ｋ＝２、Ｍ＝２に設定された構成であり、例えば、１段目のフリップフロップ２３のリセット端子には、五段目の出力パルスが入力される構成である。
【００８２】
図８は、シフトレジスタ２５の動作を示すタイミングチャートであり、同図に示すように、一段目のフリップフロップ２３の出力信号Ｑ１は、五段目の出力パルスＳ５によってリセットされ、二段目のフリップフロップ２３の出力信号Ｑ２は、六段目の出力パルスＳ６によってリセットされる。なお、例えば出力パルスＳ１のように、フリップフロップ２３には２回のセット信号が入力されることとなるが、フリップフロップ２３の動作には何ら影響がない。また、一段目のフリップフロップ２３をリセットするために、五段目の出力パルスＳ５を用いているが、このようにリセット信号が２回入力されても、フリップフロップ２３の動作には支障がない。
【００８３】
また、図７に示されるシフトレジスタ２５をデータ信号線駆動回路１４に用いた場合、出力パルスにより、２回映像信号ＤＡＴをサンプリングすることができる。つまり、１回目のサンプリングを予備的なサンプリングとし、２回目のサンプリングで所望の映像信号ＤＡＴをデータ信号線にサンプリングすることが可能になる。また、上記予備的なサンプリングは、２回目の充電を助ける効果もある。
【００８４】
さらに、本発明のシフトレジスタにおいて、Ｍ（Ｍ≧２）種類のクロック信号が入力され、ｋを１以上の任意の整数とすると、（ｉ＋ｋ×Ｍ）段目のフリップフロップ２３の出力信号が、ｉ段目のフリップフロップ２３のリセット端子へ入力される構成としてもよい。例えば、図９に示されるシフトレジスタ２６のように、各フリップフロップ２３のリセット端子に、二段後のフリップフロップ２３の出力信号が入力される構成としてもよい。また、図１１に示されるシフトレジスタ２７のように、各フリップフロップ２３のリセット端子に、四段後のフリップフロップ２３の出力信号が入力される構成としてもよい。
【００８５】
図９に示されるシフトレジスタ２６は、ｋ＝１、Ｍ＝２に設定された構成であり、例えば、一段目のフリップフロップ２３のリセット端子には、三段目のフリップフロップ２３の出力信号Ｑ３が入力される構成である。一方、図１１に示されるシフトレジスタ２７は、ｋ＝２、Ｍ＝２に設定された構成であり、例えば、１段目のフリップフロップ２３のリセット端子には、五段目のフリップフロップ２３の出力信号Ｑ５が入力される構成である。
【００８６】
図１０は、シフトレジスタ２６の動作を示すタイミングチャートであり、同図に示すように、一段目のフリップフロップ２３は、三段目のフリップフロップ２３の出力信号Ｑ３によってリセットされ、二段目のフリップフロップ２３は、四段目のフリップフロップ２３の出力信号Ｑ４によってリセットされる。また、図１２は、シフトレジスタ２７の動作を示すタイミングチャートであり、同図に示すように、一段目のフリップフロップ２３は、五段目のフリップフロップ２３の出力信号Ｑ５によってリセットされ、二段目のフリップフロップ２３は、六段目のフリップフロップ２３の出力信号Ｑ６によってリセットされる。このような構成によって、シフトレジスタ２６・２７は、上述したシフトレジスタ１・２５と同様の効果を奏する。
【００８７】
なお、上記シフトレジスタ２５・２６・２７の構成・動作を示す図７〜図１２では、ダミー用の最終段をｎ段目として表記している。また、シフトレジスタ２５では、最終ｎ段目のインバータ２４からの出力信号Ｓｎが、ｎ−１段目のフリップフロップ２３のリセット端子に入力される構成であり、シフトレジスタ２６・２７では、最終ｎ段目のフリップフロップ２３の出力信号Ｑｎが、ｎ−１段目のフリップフロップ２３のリセット端子に入力される構成となっている。
【００８８】
〔実施形態２〕
本発明の第２の実施形態について図１３および図１４に基づいて説明すれば、以下の通りである。なお、本実施形態において、前述の実施形態１における要素と同等の機能を有する要素については、同一の符号を付記して、その説明を省略する。
【００８９】
本実施形態に係るシフトレジスタ１７は、上述のように、走査信号線駆動回路１３に用いられるシフトレジスタであり、図１３に示すように、クロック信号として二種類のクロック信号ＧＣＫ１・ＧＣＫ２が入力され、開始信号としてスタートパルスＧＳＰが入力される以外は、実施形態１のシフトレジスタ１の構成と同じである。
【００９０】
上記クロック信号ＧＣＫ１・ＧＣＫ２は、図１４に示すように、互いにロウレベルの期間が重ならないような位相を有しており、具体的には、互いに位相が１８０°ずれた関係になっている。さらに、クロック信号ＧＣＫ１・ＧＣＫ２は、ハイレベルの期間に比べてロウレベルの期間が十分短いものになっている。
【００９１】
走査信号線駆動回路１３の場合は、前後の走査信号が重なると表示上著しく表示が劣化する。そこで、従来は、パルス幅制御信号ＰＷＣ等を用いて走査信号を重ならないように生成している。
【００９２】
本実施形態のシフトレジスタ１７では、上記クロック信号ＧＣＫ１・ＧＣＫ２が用いられる。また、上述したシフトレジスタ１と同様の動作で、各スイッチ手段２１によって、各フリップフロップ２３ヘのクロック信号ＧＣＫ１・ＧＣＫ２の入力が制御されるとともに、各インバータ２４を介して各段から信号ＧＬ１〜ＧＬｎが出力される。したがって、クロック信号ＧＣＫ１・ＧＣＫ２に基づき、図１４に示すように、互いに重ならない出力信号ＧＬ１〜ＧＬｎを得ることができる。
【００９３】
また、これにより、パルス幅制御信号ＰＷＣや論理回路を必要とせず、狭額縁化を容易に実現できる。
【００９４】
なお、シフトレジスタ１７における各フリップフロップ２３のリセット端子への入力を、上記シフトレジスタ２５・２６・２７のように変更した構成としてもよいことは勿論である。
【００９５】
〔実施形態３〕
本発明の第３の実施形態について図１５および図１６に基づいて説明すれば、以下の通りである。なお、本実施形態において、前述の実施形態１・２における要素と同等の機能を有する要素については、同一の符号を付記して、その説明を省略する。
【００９６】
本実施形態に係る画像表示装置は、実施形態１で説明した画像表示装置１１と同様の構成であるが、走査信号線駆動回路１３およびデータ信号線駆動回路１４が、複数の画素１６からなる表示部１２と同一基板上に形成されている。
【００９７】
すなわち、本実施形態の画像表示装置では、走査信号線駆動回路１３およびデータ信号線駆動回路１４が表示部１２とともに、絶縁性基板、例えばガラス基板５１上に形成されている（ドライバモノリシック構造）。絶縁性基板（基板）としては、サファイヤ基板、石英基板、無アルカリガラス等が用いられることが多い。
【００９８】
このように、走査信号線駆動回路１３およびデータ信号線駆動回路１４を表示部１２と同一のガラス基板５１上にモノリシックに形成することにより、製造時の手間と配線容量とを削減できる。また、外付のＩＣをドライバとして用いた画像表示装置に比べ、ガラス基板５１への入力端子数が少なくなる。その結果、ガラス基板５１に部品を実装するためのコストや、その実装に伴う不良の発生を低減することができる。したがって、駆動回路の製造コストや実装コストの低減および駆動回路の信頼性の向上を図ることができる。
【００９９】
また、本画像表示装置では、画素トランジスタＳＷ（図３参照）として薄膜トランジスタが用いられ、走査信号線駆動回路１３およびデータ信号線駆動回路１４は薄膜トランジスタを備えて構成されているが、より多くの画素１６を集積し、表示面積を拡大するために、これら薄膜トランジスタとして多結晶シリコン薄膜トランジスタが採用されている。
【０１００】
上記多結晶シリコン薄膜トランジスタは、例えば図１５に示すような構造であり、この構造においては、ガラス基板５１上に汚染防止用のシリコン酸化膜５２が堆積されており、その上に電界効果トランジスタが形成されている。
【０１０１】
上記の薄膜トランジスタは、シリコン酸化膜５２上に形成されたチャネル領域５３ａ、ソース領域５３ｂおよびドレイン領域５３ｃからなる多結晶シリコン薄膜５３と、さらにその上に形成されたゲート絶縁膜５４、ゲート電極５５、層間絶縁膜５６および金属配線５７・５７により構成されている。
【０１０２】
上記の多結晶シリコン薄膜トランジスタは、絶縁性基板上の多結晶シリコン薄膜を活性層とする順スタガー（トップゲート）構造を成しているが、本実施の形態ではこれに限らず、逆スタガー構造等の他の構造のトランジスタであってよい。また、本画像表示装置では、単結晶シリコン薄膜トランジスタ、非晶質シリコン薄膜トランジスタ、または他の材料からなる薄膜トランジスタも適用することが可能である。
【０１０３】
上記のような多結晶シリコン薄膜トランジスタを用いることによって、実用的な駆動能力を有する走査信号線駆動回路１３およびデータ信号線駆動回路１４を、表示部１２が形成されるガラス基板５１上に、画素１６…とほぼ同一の製造工程で作製することができる。
【０１０４】
図１６は、上記多結晶シリコン薄膜トランジスタの製造工程を示す工程断面図である。本製造工程では、まず、図１６（ａ）に示すガラス基板５１上に、非晶質シリコン薄膜a-Siを堆積させる（図１６（ｂ））。次いで、その非晶質シリコン薄膜a-Siにエキシマレーザを照射することにより、多結晶シリコン薄膜５３を形成する（図１６（ｃ））。この多結晶シリコン薄膜５３を所望の形状にパターニングし（図１６（ｄ））、その上に二酸化シリコンからなるゲート絶縁膜５４を形成する（図１６（ｅ））。
【０１０５】
さらに、ゲート電極５５をアルミニウム等で形成する（図１６（ｆ））。その後、多結晶シリコン薄膜５３においてソース領域５３ｂおよびドレイン領域５３ｃとなるべき部分に不純物（ｎ型領域には燐、ｐ型領域には硼素）を注入する（図１６（ｇ）（ｈ））。ｎ型領域に不純物を注入する際には、ｐ型領域をレジスト５８でマスクし（図１６（ｇ））、ｐ型領域に不純物を注入する際には、ｎ型領域をレジスト５８でマスクする（図１６（ｈ））。
【０１０６】
そして、二酸化シリコン、窒化シリコン等からなる層間絶縁膜５６を堆積させ（図１６（ｉ））、層間絶縁膜５６にコンタクトホール５９…を形成する（図１６（ｊ））。最後に、コンタクトホール５９…にアルミニウム等の金属配線５７…を形成する（図１６（ｋ））。
【０１０７】
上記のプロセスにおける最高温度は、ゲート絶縁膜５４を形成するときの６００℃以下である。したがって、通常のガラス基板（歪み点が６００℃以下のガラス基板）を用いても、歪み点以上のプロセスに起因する反りやたわみが発生しない。すなわち、絶縁性基板として、耐熱性が極めて高い高価な石英基板を用いる必要がなくなり、安価な高耐熱性ガラスを使用することができる。それゆえ、画像表示装置を安価に提供することが可能になる。
【０１０８】
なお、画像表示装置の製造においては、上記のようにして作製された薄膜トランジスタの上に、さらに別の層間絶縁膜を介して、透明電極（透過型液晶表示装置の場合）または反射電極（反射型液晶表示装置の場合）を形成する。
【０１０９】
前記のプロセスを採用することにより、安価で大面積化が可能なガラス基板上に多結晶シリコン薄膜トランジスタを形成することができる。それゆえ、画像表示装置の低コスト化および大型化を容易に実現することができる。
【０１１０】
【発明の効果】
本発明に係るシフトレジスタは、以上のように、クロック信号が入力される複数段のフリップフロップと、前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、前記複数段のフリップフロップのｉ（ｉは、任意の値）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力される構成である。
【０１１１】
また、本発明に係るシフトレジスタは、以上のように、クロック信号が入力される複数段のフリップフロップと、前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、前記複数段のフリップフロップのｉ（ｉは、任意の値）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力される構成である。
【０１１２】
それゆえ、各段の出力パルスが重ならず、しかも、回路構成の簡略化を実現したシフトレジスタを提供することができるという効果を奏する。
【０１１３】
また、本発明のシフトレジスタにおいて、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力される構成とすることで、周波数を低減することができ、外部回路からクロック信号を入力する際、外部回路の消費電圧を低減できるという効果を奏する。
【０１１４】
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋは、１以上の整数）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できるという効果を奏する。
【０１１５】
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋは、１以上の整数）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できるという効果を奏する。
【０１１６】
また、本発明のシフトレジスタにおいて、前記Ｍ種類のクロック信号は、互いのハイレベルの期間が重ならないような位相または互いのロウレベルの期間が重ならないような位相を有することで、各段から隣接する出力信号と重ならない出力信号を得ることができるという効果を奏する。
【０１１７】
また、本発明のシフトレジスタにおいて、前記Ｍ種類の各クロック信号のデューティ比が、（１００×１／Ｍ）％以下となるようにすることで、各段から隣接する出力信号と重ならない出力信号を得ることができ、さらに、任意にパルス幅を変えることができるという効果を奏する。
【０１１８】
また、本発明のシフトレジスタにおいて、前記スイッチ手段が開放されている際に、前記複数段のフリップフロップへの入力を安定させるための入力安定手段を備えることで、スイッチ手段が開放されると、フリップフロップヘの入力が予め定められた電位になるため、フリップフロップが誤動作を起こすことを防止できるという効果を奏する。
【０１１９】
また、本発明に係る画像表示装置は、以上のように、データ信号線駆動回路および走査信号線駆動回路の少なくともいずれか一方に、上述した本発明のシフトレジスタを備えた構成である。
【０１２０】
それゆえ、本発明のシフトレジスタを用いることで、駆動回路の回路規模を縮小化し、狭額縁化を実現した画像処理装置を提供できるという効果を奏する。
【０１２１】
また、本発明の画像表示装置において、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方が、前記画素が形成される基板上に形成されている構成とすることで、製造時の手間を省き、各信号線の容量の不所望な増大を防止できるという効果を奏する。
【０１２２】
また、本発明の画像表示装置において、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方を構成するスイッチ素子が、多結晶シリコン薄膜トランジスタである構成とすることで、表示面積を容易に拡大できるという効果を奏する。
【０１２３】
また、本発明の画像表示装置において、前記スイッチ素子は、６００℃以下の温度で形成されることで、基板として安価なガラス基板などを使用することができ、画像表示装置を安価に提供することが可能になるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るシフトレジスタの構成を概略的に示す回路図である。
【図２】上記シフトレジスタを用いた画像表示装置の概略的構成を示す図である。
【図３】上記画像表示装置における画素の構成を示す図である。
【図４】上記シフトレジスタの動作を示すタイミングチャートである。
【図５】上記シフトレジスタで用いられるセット・リセット型フリップフロップの構成を示す回路図である。
【図６】上記セット・リセット型フリップフロップの動作を示すタイミングチャートである。
【図７】上記シフトレジスタにおける各フリップフロップのリセット端子への入力を変更した構成例を示す回路図である。
【図８】図７のシフトレジスタの動作を示すタイミングチャートである。
【図９】上記シフトレジスタにおける各フリップフロップのリセット端子への入力を変更した他の構成例を示す回路図である。
【図１０】図９のシフトレジスタの動作を示すタイミングチャートである。
【図１１】上記シフトレジスタにおける各フリップフロップのリセット端子への入力を変更した更に他の構成例を示す回路図である。
【図１２】図１１のシフトレジスタの動作を示すタイミングチャートである。
【図１３】本発明の他の実施形態に係るシフトレジスタの構成を概略的に示す回路図である。
【図１４】上記シフトレジスタの動作を示すタイミングチャートである。
【図１５】上記画像表示装置に用いられる多結晶シリコン薄膜トランジスタの構造を示す断面図である。
【図１６】（ａ）ないし（ｋ）は図１５の多結晶シリコン薄膜トランジスタの製造工程における各段階での構造を示す断面図である。
【図１７】データ信号線駆動回路に用いられる従来のシフトレジスタの構成を示す回路図である。
【図１８】上記従来のシフトレジスタの動作を示すタイミングチャートである。
【図１９】走査信号線駆動回路に用いられる従来のシフトレジスタの動作を示す回路図である。
【図２０】上記従来の走査信号線駆動回路におけるシフトレジスタの動作を示すタイミングチャートである。
【図２１】Ｄ型フリップフロップの動作を示すタイミングチャートである。
【符号の説明】
１ シフトレジスタ
１１ 画像表示装置
１２ 表示部
１３ 走査信号線駆動回路
１４ データ信号線駆動回路
１５ 制御回路
１６ 画素
１７ シフトレジスタ
２１ スイッチ手段
２２ ｐ型トランジスタ（入力安定手段）
２３ セット・リセット型フリップフロップ
２４ インバータ
２５〜２７ シフトレジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention is suitably used, for example, in a driving circuit of an image display device, and can reduce the size of the driving circuit and arbitrarily change the pulse width of an output signal, and an image display using the shift register. Equipment related.
[0002]
[Prior art]
Conventionally, in a data signal line driving circuit and a scanning signal line driving circuit of an image display device, in order to take timing when sampling an input video signal or to create a scanning signal to be applied to each scanning signal line. In addition, shift registers are widely used.
[0003]
In the data signal line driving circuit, a sampling signal is created in order to write video data obtained from a video signal via a data signal line to each pixel. At this time, if the sampling signal overlaps with the preceding or next sampling signal, the video data greatly fluctuates, and erroneous video data is output to the data signal line. In order to avoid such a problem, the conventional shift register 101 has, for example, a circuit configuration as shown in FIG.
[0004]
Referring to FIG. 17, shift register 101 has n stages, and each stage includes a D-type flip-flop 102, a NAND circuit 103, two-stage inverters 104a and 104b, and a NOR circuit 105. The shift register 101 receives two clock signals SCK and SCKB having different phases and a start pulse SSP.
[0005]
The clock signals SCK and SCKB are provided at a half cycle for sampling the input video signal, and pulses are sequentially output from each stage of the shift register 101 in synchronization with the clock signals SCK and SCKB. Focusing on the i-th stage (1 ≦ i ≦ n) of the shift register 101, the output Qi-1 of the i-th stage D-type flip-flop 102 and the output Qi of the i-th stage D-type flip-flop 102 are: The signal is input to the i-th stage NAND circuit 103 and an output signal NSOUTi is obtained.
[0006]
Further, in order to prevent the i-th sampling signal Si from overlapping with the (i + 1) -th sampling signal Si + 1, if the output signal NSOUTi is only directly input to one input terminal of the i-th NOR circuit 105, Instead, it is also input to a delay circuit composed of two-stage inverters 104a and 104b. By inputting the output of the delay circuit to the other input terminal of the NOR circuit 105, the width of the sampling signal Si output from the i-th NOR circuit 105 can be reduced.
[0007]
By performing the same processing as described above in each stage of the shift register 101, sampling signals S1 to Sn that do not overlap each other can be obtained as shown in FIG.
[0008]
Next, a conventional shift register 111 provided in a scanning signal line driving circuit will be described with reference to FIGS.
[0009]
The scanning signal line driving circuit outputs a scanning signal to each scanning signal line so that video data is sequentially written to pixels arranged in the display unit. At this time, the pulse output of the (i + 1) -th scanning signal is set so as not to overlap with the scanning signal of the i-th day or to perform processing for refreshing the video data on the data signal line which has been written on the i-th day. I have to stop.
[0010]
Therefore, the conventional shift register 111 provided in the scanning signal line driving circuit has n stages as shown in FIG. 19, and includes a D-type flip-flop 112, a NAND circuit 113, and a NOR circuit 114 for each stage. Configuration. The shift register 111 receives two clock signals GCK and GCKB having different phases, a start pulse GSP, and a pulse width control signal PWC.
[0011]
In the shift register 111, pulses are sequentially output from each stage in synchronization with the clock signals GCK and GCKB. Focusing on the i-th stage (1 ≦ i ≦ n) of the shift register 111, the output Qi-1 of the i-th stage D-type flip-flop 112 and the output Qi of the i-th stage D-type flip-flop 112 are: The signal is input to the i-th stage NAND circuit 113, and an output signal NOUTi is obtained. The output signals NOUT1 to NOUTn of each stage obtained in this way are output at the same cycle as the scanning signals GL1 to GLn, respectively.
[0012]
In the shift register 111, the pulse width control signal PWC is further directly input to one input terminal of the NOR circuit 114 in each stage. The output signal NOUTi of the i-th stage NAND circuit 113 is input to the other input terminal of the i-th stage NOR circuit 114. As a result, the scanning signal GLi is output from the i-th NOR circuit 114.
[0013]
By performing the same processing as described above in each stage of the shift register 111, scanning signals GL1 to GLn that do not overlap each other can be obtained as shown in FIG. Therefore, the (i + 1) -th scanning signal GLi + 1 does not overlap with the i-th scanning signal GLi, and it is possible to perform processing for refreshing the video data on the data signal line that has been written on the i-th day.
[0014]
As shown in FIG. 21, when the signal A is input from the D terminal and two clock signals CK and CKB are input from the other terminals, the D flip-flops 102 and 112 receive the signal B from the Q terminal. Is output.
[0015]
[Problems to be solved by the invention]
However, the above-described conventional shift registers 101 and 111 require circuits as shown in FIGS. 17 and 19, and there is a problem that the driving circuit becomes large.
[0016]
In recent years, there has been a demand for an image display device having a wider display screen, higher definition, and a narrower periphery of the display area. Therefore, it is necessary to reduce the area of the drive circuit. In addition, it can be said that there is a high demand for simplification of the circuit configuration of the shift register even when it is used for devices other than the image display device.
[0017]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and has as its object to provide a shift circuit that does not overlap output pulses of each stage, can change the pulse width arbitrarily, and realizes a simplified circuit configuration. It is an object of the present invention to provide a register and an image processing apparatus which realizes a narrow frame by simplifying a driving circuit by using the shift register.
[0018]
[Means for Solving the Problems]
In order to solve the above-described problem, a shift register according to the present invention includes a plurality of flip-flops to which a clock signal is input, and a switch provided for each of the plurality of flip-flops and controlling input of the clock signal. Means,As the clock signal, M (M ≧ 2) types of clock signals are input to the plurality of flip-flops at intervals of (M−1).The switch means of the (i + 1) -th stage is controlled in accordance with the output signal of the i-th (i is an arbitrary integer) stage of the plurality of flip-flops, and the input of the clock signal to the (i + 1) -th stage flip-flop is performed. Controlled and an output pulse having the same width as the pulse width of the clock signal is generated.The plurality of flip-flops are set / reset flip-flops, and the output pulse of the (i + k × M) -th stage (k ≧ 1) is input to a reset terminal of the i-th flip-flop.It is characterized by:
[0019]
In addition, in order to solve the above problem, a shift register according to the present invention is provided with a plurality of flip-flops to which a clock signal is input and provided for each of the plurality of flip-flops, and controls input of the clock signal. And M (M ≧ 2) types of clock signals are input to the plurality of flip-flops at intervals of (M−1), respectively, as the clock signal. The switch means of the (i + 1) -th stage is controlled in accordance with the output signal of the i-th (i is an arbitrary integer) stage, and the input of the clock signal to the flip-flop of the (i + 1) -th stage is controlled. An output pulse having the same width as the pulse width of the clock signal is generated, and the plurality of flip-flops are set / reset flip-flops. The output signals of a plurality of stages of flip-flops (i + k × M) th stage (k ≧ 1) has been characterized to be inputted to the reset terminal of the flip-flop in the i-th stage.
[0020]
aboveeachAccording to the configuration, the output of the flip-flop that operates in synchronization with the clock signal controls the clock signal supplied to the next-stage flip-flop via the switch unit. Further, the controlled clock signal becomes an output of the shift register in the stage, and the output has the same pulse width as the clock signal.
[0021]
As a result, conventionally, a logical operation was performed on the output of the preceding flip-flop and the output of the own stage, and a signal having the same pulse width as the clock signal was generated. Do not need. In addition, it is possible to prevent a part of the output of the logical operation unit from overlapping due to a signal delay (delay of a rise or fall of a signal) in the logical operation unit. Furthermore, a special circuit for preventing the output pulses from overlapping and a transmission line for a special signal are not required, so that the shift register can be significantly reduced in size.
[0022]
Therefore, it is possible to provide a shift register in which the output pulses of each stage do not overlap, and the circuit configuration is simplified.
[0023]
In the shift register of the present invention,,As the clock signal, M (M is an integer of 2 or more) types of clock signals are input to the plurality of flip-flops at intervals of (M−1), whereby a plurality of flip-flops are provided. Since a clock signal is used, the frequency can be reduced. Therefore, when a clock signal is input from an external circuit, the frequency can be kept low, which helps to reduce the voltage consumption of the external circuit.
[0024]
In the shift register according to the present invention, the plurality of flip-flops are set / reset flip-flops, and the (i + k × M) -th stage (k is an integer of 1 or more) output pulse is an i-th stage. With the configuration in which the signal is input to the reset terminal of the flip-flop, the pulse width of the signal output from each flip-flop can be adjusted to a desired period.
[0025]
Note that a “set / reset type flip-flop” generally transitions between two stable states each time a signal is applied at a certain timing, and when no signal is input, the state changes. Is a circuit that holds the state of In a set / reset type flip-flop, for example, an output is set to a high state by an input set signal, and the output state is maintained even if the set signal becomes inactive. After that, when the set signal is inactive and the reset signal becomes active, the flip-flop keeps its output low, and keeps the state until the set signal becomes active even if the reset signal becomes inactive.
[0026]
In the shift register of the present invention, the plurality of flip-flops are set / reset flip-flops, and the (i + k × M) -th stage (k is an integer of 1 or more) of the plurality of flip-flops is used. With the configuration in which the output signal is input to the reset terminal of the i-th flip-flop, the pulse width of the signal output from each flip-flop can be adjusted to a desired period.
[0027]
In the shift register of the present invention, preferably, each of the M types of clock signals has a phase such that high-level periods do not overlap each other or a phase such that low-level periods do not overlap each other. An output signal that does not overlap with an adjacent output signal can be obtained from the stage.
[0028]
Further, in the shift register of the present invention, preferably, the duty ratio of each of the M types of clock signals is set to (100 × 1 / M)% or less so that each stage overlaps with an adjacent output signal. It is possible to obtain an output signal that does not need to be changed, and it is possible to arbitrarily change the pulse width.
[0029]
Note that the “duty ratio” indicates a temporal ratio between active and inactive signal waveforms. For example, if the signal waveform is High when the signal waveform is active (active is a state in which the signal is acting) and the signal waveform is Low when the signal waveform is low, one cycle of the waveform is assumed. Is the sum of the active time and the inactive time. For example, a duty ratio of 40% indicates that the active time occupies 40% of one cycle. In some circuits, the Low period is active.
[0030]
Further, in the shift register of the present invention, preferably, when the switch means is open, the switch means is opened by providing input stabilizing means for stabilizing an input to the plurality of flip-flops. Then, the input to the flip-flop becomes a predetermined potential, so that malfunction of the flip-flop can be prevented.
[0031]
Also,In order to solve the above-described problems, an image display device according to the present invention includes a display unit including a plurality of pixels provided in a matrix and a video signal connected to a plurality of data signal lines and written to the pixels. A data signal line driving circuit that supplies a data signal line, a scanning signal line driving circuit that is connected to a plurality of scanning signal lines, and supplies a scanning signal that controls writing of the video data to the pixel to each scanning signal line; , Wherein at least one of the data signal line driving circuit and the scanning signal line driving circuit includes the above-described shift register of the present invention.
[0032]
According to the above configuration, by using the shift register of the present invention, it is possible to provide an image processing apparatus in which the circuit scale of the driving circuit is reduced and the frame is narrowed.
[0033]
In the image display device of the present invention, preferably, at least one of the data signal line driving circuit and the scanning signal line driving circuit is formed on a substrate on which the pixels are formed. The wiring between the data signal line driving circuit and each pixel or the wiring between the scanning signal line driving circuit and each pixel is provided on the same substrate and does not need to be out of the substrate. As a result, even if the number of data signal lines and the number of scanning signal lines increase, the number of signal lines extending out of the substrate does not change, and there is no need to assemble. In addition to this, it is possible to prevent a reduction in the degree of integration. In addition, labor during manufacturing can be saved.
[0034]
Further, in the image display device of the present invention, preferably, a switch element forming at least one of the data signal line driving circuit and the scanning signal line driving circuit is a polycrystalline silicon thin film transistor, so that a display area is Can be easily expanded.
[0035]
By the way, the polycrystalline silicon thin film has a larger area than the monocrystalline silicon, while the polycrystalline silicon transistor has inferior transistor characteristics such as mobility and threshold value as compared with the monocrystalline silicon transistor. ing. Therefore, when each circuit is manufactured using a single crystal silicon transistor, it is difficult to increase the display area, and when each circuit is manufactured using a polycrystalline silicon thin film transistor, the driving capability of each circuit is reduced. When both the driving circuits and the pixels are formed on different substrates, it is necessary to connect the two substrates with each signal line, which is troublesome at the time of manufacturing and increases the capacitance of each signal line. .
[0036]
Therefore, the display area can be easily enlarged by adopting a configuration including the switching element composed of the polycrystalline silicon thin film transistor. Further, by using the shift register of the present invention, it is possible to realize a narrow frame and a reduction in power consumption by reducing the circuit scale.
[0037]
In the image display device of the present invention, preferably, the switch element is formed at a temperature of 600 ° C. or less, so that a normal glass substrate (having a strain point of 600 ° C.) is formed as a substrate on which each switching element is formed. Even when the following glass substrate is used, warping or bending due to a process at or above the strain point does not occur. As a result, an image display device which is easier to mount and has a larger display area can be realized.
[0038]
BEST MODE FOR CARRYING OUT THE INVENTION
[Embodiment 1]
One embodiment of the present invention will be described below with reference to FIGS.
[0039]
The shift register of the present invention can be suitably used for a data signal line driving circuit and a scanning signal line driving circuit of an image display device, but can also be applied to devices other than the image display device. Hereinafter, a shift register according to an embodiment of the present invention applied to a data signal line driving circuit will be referred to as a first embodiment, and a shift register according to an embodiment of the present invention applied to a scanning signal line driving circuit will be described. Explanation will be given as 2.
[0040]
As shown in FIG. 1, the shift register 1 according to the present embodiment generally includes a switch unit 2, an input stabilizing unit 3, and a flip-flop unit 4, and includes, for example, an image shown in FIG. Used for the data signal line drive circuit 14 of the display device 11.
[0041]
As shown in FIG. 2, the image display device 11 includes a display unit 12, a scanning signal line driving circuit 13, a data signal line driving circuit 14, and a control circuit 15.
[0042]
The display unit 12 is arranged in a matrix with n scanning signal lines GL (GL1, GL2,... GLn) parallel to each other and n data signal lines SL (SL1, SL2,. (In the figure, PIX) 16. The pixel 16 is formed in an area surrounded by two adjacent scanning signal lines GL, GL and two adjacent data signal lines SL, SL. Although the number of the scanning signal lines GL and the number of the data signal lines SL are set to n for convenience of description, it is needless to say that the numbers of the two lines may be different.
[0043]
The scanning signal line driving circuit 13 includes a shift register 17, which shifts the pixels 16 in each row based on two types of clock signals GCK 1 and GCK 2 input from the control circuit 15 and a start pulse GSP. The scanning signals to be applied to the connected scanning signal lines GL1, GL2,... Are sequentially generated. The circuit configuration of the shift register 17 will be described in detail in a second embodiment.
[0044]
The data signal line drive circuit 14 includes the shift register 1 and a sampling unit 18. Two types of clock signals SCK and SCKB having different phases from each other and a start pulse SSP are input from the control circuit 15 to the shift register 1, while a video signal DAT is input from the control circuit 15 to the sampling unit 18. . The data signal line driving circuit 14 samples the video signal DAT in the sampling unit 18 based on the signals S1 to Sn output from each stage of the shift register 1, and outputs the obtained video data to the pixels 16 in each column. Output to the connected data signal lines SL1, SL2,...
[0045]
The control circuit 15 is a circuit that generates various control signals for controlling operations of the scanning signal line driving circuit 13 and the data signal line driving circuit 14. As described above, the control signals include the clock signals GCK1, GCK2, SCK, SCKB, the start signals GSP, SSP, and the video signal DAT.
[0046]
Note that a switching element is provided in each of the scanning signal line driving circuit 13, the data signal line driving circuit 14, and the pixel 16 of the display unit 12 of the image display device 11, and a method of manufacturing these switching elements will be described. This will be described in detail in a third embodiment.
[0047]
When the present image display device 11 is an active matrix type liquid crystal display device, the pixel 16 includes a pixel transistor SW composed of a field effect transistor and a liquid crystal capacitor C as shown in FIG.LPixel capacitance C includingP(If necessary, the auxiliary capacity CSIs added). In such a pixel 16, the data signal line SL and the pixel capacitor C are connected via the drain and the source of the pixel transistor SW.PAnd the gate of the pixel transistor SW is connected to the scanning signal line GL, and the pixel capacitance CPIs connected to a common electrode line (not shown) common to all pixels.
[0048]
Here, when the pixel 16 connected to the i-th data signal line SLi and the j-th scanning signal line GLj is represented as PIX (i, j), (i, j is in the range of 1 ≦ i, j ≦ n) In the PIX (i, j), when the scanning signal line GLj is selected, the pixel transistor SW is turned on, and the voltage as video data applied to the data signal line SLi is changed to the pixel capacitance C.PApplied to Thus, the pixel capacitance CPLiquid crystal capacitance C atLIs applied, the transmittance or reflectance of the liquid crystal is modulated. Therefore, by selecting the scanning signal line GLj and applying a signal voltage corresponding to the video data to the data signal line SLi, the display state of the PIX (i, j) can be changed according to the video data.
[0049]
In the image display device 11, the scanning signal line driving circuit 13 selects the scanning signal line GL, and the video data to the pixel 16 corresponding to the selected combination of the scanning signal line GL and the data signal line SL is converted to the data signal line. The data is output to each data signal line SL by the drive circuit 14. As a result, the respective video data is written to the pixels 16 connected to the scanning signal line GL. Further, the scanning signal line driving circuit 13 sequentially selects the scanning signal lines GL, and the data signal line driving circuit 14 outputs video data to the data signal lines SL. As a result, the respective video data is written to all the pixels 16 of the display section 12, and an image corresponding to the video signal DAT is displayed on the display section 12.
[0050]
Here, between the control circuit 15 and the data signal line drive circuit 14, video data to each pixel 16 is transmitted as a video signal DAT in a time-division manner, and the data signal line drive circuit 14 A clock signal SCK having a predetermined period and a duty ratio of 50% or less (in this embodiment, a Low period is shorter than a High period) and a clock signal SCKB having a phase 180 ° different from the clock signal SCK (see FIG. 4) ) And the start pulse SSP, each video data is extracted from the video signal DAT.
[0051]
Specifically, the shift register 1 of the data signal line driving circuit 14 sequentially shifts a pulse corresponding to a half cycle of the clock by inputting the start pulse SSP in synchronization with the clock signals SCK and SCKB. Thus, output signals S1 to Sn having different timings by one clock are generated. The sampling unit 18 of the data signal line drive circuit 14 extracts video data from the video signal DAT at the timing of each of the output signals S1 to Sn.
[0052]
On the other hand, the shift register 17 of the scanning signal line drive circuit 13 sequentially shifts and outputs a pulse corresponding to a half cycle of the clock by receiving the start pulse GSP in synchronization with the clock signals GCK1 and GCK2. Thus, scanning signals having different timings by one clock are output to the scanning signal lines GL1 to GLn.
[0053]
Hereinafter, the configuration and operation of the shift register 1 of the present embodiment used for the data signal line driving circuit 14 will be described. Subsequently, in Embodiment 2, the configuration and operation of the shift register 17 used for the scanning signal line driving circuit 13 will be described. The operation will be described.
[0054]
Referring to FIG. 1, shift register 1 has n stages, and has a configuration in which, as described above, two types of clock signals SCK and SCKB having different phases from each other and start pulse SSP are input. The clock signals SCK and SCKB are alternately input to each stage, and the odd-numbered stages receive the clock signal SCK, while the even-numbered stages receive the clock signal SCKB.
[0055]
The shift register 1 includes a switch unit 2, an input stabilizing unit 3, and a flip-flop unit 4. The switch section 2 is provided with a switch means 21 for each stage, and the input stabilization section 3 is provided with a p-type transistor (input stabilization means) 22 for each stage. The flip-flop unit 4 is provided with a flip-flop (SR-FF in the figure) 23 which is a set / reset type flip-flop and an inverter 24 for each stage.
[0056]
For example, as shown in FIG. 5, the flip-flop 23 includes transistors 31, 34, and 35 that are p-type MOS transistors, transistors 32, 33, 36, and 37 that are n-type MOS transistors, and inverters 38 and 39. It can be realized by the configuration described above.
[0057]
Referring to FIG. 5, in flip-flop 23, transistors 31, 32, and 33 are connected in series between drive voltage Vcc and the ground level, and the gates of transistors 31 and 33 have negative logic. A set signal / S is applied. A positive logic reset signal R is applied to the gate of the transistor 32. Further, the drain potentials of the transistors 31 and 32 connected to each other are inverted by inverters 38 and 39, respectively, and output as an output signal Q.
[0058]
Between the drive voltage Vcc and the ground level, there are further provided transistors 34, 35, 36 and 37 connected in series. The drains of the transistors 35 and 36 are connected to the input of the inverter 38, and the gates of the transistors 35 and 36 are connected to the output of the inverter 38. Further, the reset signal R is applied to the gate of the transistor 34, and the set signal / S is applied to the gate of the transistor 37.
[0059]
In the flip-flop 23, when the set signal / S changes to active (low level) while the reset signal R is inactive (low level) as shown in FIG. Change the input to high level. As a result, the output signal Q of the flip-flop 23 changes to a high level.
[0060]
In the above state, the transistors 34 and 35 are turned on by the reset signal R and the output of the inverter 38. The transistors 32 and 36 are cut off by the reset signal R and the output of the inverter 38. Thus, even if the set signal / S changes to inactive, the input of the inverter 38 is maintained at the high level, and the output signal Q is maintained at the high level.
[0061]
Thereafter, when the reset signal R becomes active, the transistor 34 is turned off and the transistor 32 is turned on. Here, since the set signal / S remains inactive, the transistor 31 is turned off and the transistor 33 is turned on. Therefore, the input of inverter 38 is driven to low level, and output signal Q changes to low level.
[0062]
Referring again to FIG. 1, the output signal Q (Q1, Q2,...) Of each stage flip-flop 23 is inputted to the next stage switch means 21 and also inputted to the gate of the next stage p-type transistor 22. Is done. Each switch means 21 controls the input of the clock signal SCK or SCKB to each stage by opening and closing the switch means 21. While the output signal Q of the preceding flip-flop 23 is at a low level, the switch means 21 is opened (switched off), while the output signal is turned off. During the period when Q is at the high level, the switch is closed (switched on). The clock signal SCK or SCKB input to each stage is input to the flip-flop 23 as a set signal / S, and is also input to the inverter 24.
[0063]
The p-type transistor 22 is for stabilizing the input of the flip-flop 23 when the clock signal SCK / SCKB is not input to the flip-flop 23. In the p-type transistor 22, the source and the drain are non-conductive while the output signal Q is at the high level, and the source and drain are conductive while the output signal Q is at the low level.
[0064]
The flip-flop 23 is configured to transmit a start signal SSP having one clock cycle width to the next stage every time the clock signals SCK and SCKB fall. Specifically, the clock signals SCK and SCKB controlled by the switch means 21 which is opened and closed by the output signal Q of the preceding stage (the initial stage is the start signal SSP) are applied to the flip-flop 23 as the negative logic set signal / S. At the first stage, the output is output as the output S1 of the shift register 1 via the inverter 24. The output signal Q1 of the first-stage flip-flop 23 is applied as a switching signal of the next-stage switch means 21.
[0065]
Further, a signal delayed from the input signal to the subsequent stage by the pulse width transmitted as the output of the shift register 1 via the inverter 24 among the input signals to the subsequent stage is applied as the reset signal R. Since the shift register 1 transmits a pulse having a width of one clock cycle, the signal is delayed by one clock cycle, that is, switched by the switch means 21 two steps later, and the shift register 1 output from the inverter 24 of that stage is output. The output signal is applied as a positive logic reset signal R.
[0066]
The clock signal SCK is input to the odd-numbered switch means 21 so that the odd-numbered flip-flop 23 is set at the falling edge of the clock signal SCK. On the other hand, the clock signal SCKB is input to the even-numbered switch means 21 so that the even-numbered flip-flop 23 is set at the falling of the clock signal SCKB.
[0067]
Therefore, shift register 1 operates as follows.
[0068]
When the start signal SSP goes high, the connected first-stage switch means 21 switches accordingly, and the clock signal SCK is input to the flip-flop 23. At this time, since the start signal SSP is input to the gate of the first-stage p-type transistor 22 of the input stabilizing unit 3, the source-drain is in a non-conductive state. Therefore, the signal input by the switching of the first-stage switch means 21 becomes a sampling signal for extracting video data from the video signal DAT as the output S1 via the inverter 24.
[0069]
On the other hand, in response to the fall of the input clock signal SCK, the output signal Q1 of the first-stage flip-flop 23 goes high. The high-level output signal Q1 turns on the next-stage (second-stage) switch means 21 and receives the clock signal SCKB. The clock signal SCKB is input to the second-stage flip-flop 23 to generate an output signal Q2. One of the two is a sampling signal for extracting video data from the video signal DAT as an output S2 via the inverter 24. .
[0070]
Further, when the switch means 21 of the next stage (third stage) is turned on by the output signal Q2, the clock signal SCK is input to the stage. The clock signal SCK is input to the third-stage flip-flop 23 to generate an output signal Q3, and one of the two is a sampling signal for extracting video data from the video signal DAT as an output S3 via the inverter 24. .
[0071]
The third-stage signal S3 is input as the reset signal R of the first-stage flip-flop 23, and the output signal Q1 becomes low level. When the output signal Q1 becomes low level, the second-stage switch means 21 is turned off. At this time, in the p-type transistor 22 of the second stage, the conduction between the source and the drain becomes conductive, and the input portion of the flip-flop 23 of the second stage becomes high level and is stabilized.
[0072]
Here, in the case of the first-stage flip-flop 23, when the start signal SSP becomes low level, the first-stage switch means 21 is turned off, the input of the clock signal SCK is stopped, and the first-stage p-type transistor At 22, the connection between the source and the drain becomes conductive, and the input section of the flip-flop 23 of the first stage becomes high level and is stabilized.
[0073]
Hereinafter, by sequentially generating signals in the same manner as described above, it is possible to obtain output signals S1 to Sn that do not overlap each other based on the clock signals SCK and SCKB, as shown in FIG. This is because each switch means 21 is in a conductive state for a sufficiently long time for the pulse width of the output signals S1 to Sn, so that the rising or falling timing of the clock signal SCK or SCKB passes through the switch with almost no delay, As a result, the output signals S1 to Sn hardly overlap each other.
[0074]
On the other hand, in the conventional configuration shown in FIG. 17 in which an output pulse is generated by a logic element, a delay occurs at the rising or falling timing of the pulse due to a variation in the switching time of the transistors constituting each logic element. This may result in the disadvantage that the output pulses overlap each other.
[0075]
Note that, in the shift register 1 of the present embodiment, as shown in FIG. 1, a switch means 21x, a p-type transistor 22x, a flip-flop 23x, and an inverter 24x are provided at the last stage for dummy use. The output signal Sx from the inverter 24x is input to the reset terminal of the n-th stage flip-flop 23, and the output signal Qx of the flip-flop 23x itself is input to the reset terminal of the last stage flip-flop 23x. It has become. Therefore, the final-stage flip-flop 23x is set and reset at the same time when the output signal Qx is generated, and the output signal Qx has a waveform as shown in FIG.
[0076]
Note that the output signal Sx from the inverter 24x is not input to the reset terminal of the n-th flip-flop 23, and the output signal Qx of the last flip-flop 23x is It may be configured to be input to the reset terminal. In such a configuration, the inverter 24x becomes unnecessary.
[0077]
As described above, in the shift register 1 of the present embodiment, the output pulse of each stage does not overlap, and there is no need to provide a logic element or the like, so that the circuit configuration can be simplified. Further, by using such a shift register 1, it is possible to provide an image processing apparatus which realizes a narrow frame by simplifying a driving circuit.
[0078]
In this embodiment, two types of clock signals are input to the shift register 1. However, the present invention is not limited to this, and three or more types of clock signals may be used.
[0079]
The clock signal SCK / SCKB input to the shift register 1 has a low period shorter than the high period. However, the present invention is not limited to this, and the low period and the high period have the same length. A configuration in which a certain clock signal is input may be adopted.
[0080]
In addition, although the output signal from the inverter 24 after two stages is input to the reset terminal of each flip-flop 23 of the shift register 1, the present invention is not limited to this. That is, assuming that M (M ≧ 2) types of clock signals are input and k is an arbitrary integer of 1 or more, the output pulse of the (i + k × M) -th stage (the output of the inverter 24 of the (i + k × M) -th stage) Signal) may be input to the reset terminal of the i-th stage flip-flop 23. For example, as in a shift register 25 shown in FIG. 7, a configuration may be employed in which an output signal from the inverter 24 after four stages is input to the reset terminal of each flip-flop 23.
[0081]
The shift register 1 shown in FIG. 1 has a configuration in which k = 1 and M = 2. For example, a configuration in which a reset terminal of the first-stage flip-flop 23 receives a third-stage output pulse. It is. On the other hand, the shift register 25 shown in FIG. 7 has a configuration in which k = 2 and M = 2. For example, an output pulse of the fifth stage is input to a reset terminal of the flip-flop 23 of the first stage. It is a configuration that is performed.
[0082]
FIG. 8 is a timing chart showing the operation of the shift register 25. As shown in FIG. 8, the output signal Q1 of the first-stage flip-flop 23 is reset by the fifth-stage output pulse S5, and The output signal Q2 of the flip-flop 23 is reset by the sixth-stage output pulse S6. Note that two set signals are input to the flip-flop 23 as in the output pulse S1, for example, but there is no effect on the operation of the flip-flop 23. Further, although the fifth-stage output pulse S5 is used to reset the first-stage flip-flop 23, even if the reset signal is input twice as described above, the operation of the flip-flop 23 is not hindered. .
[0083]
When the shift register 25 shown in FIG. 7 is used for the data signal line driving circuit 14, the video signal DAT can be sampled twice by the output pulse. That is, the first sampling can be used as the preliminary sampling, and the desired video signal DAT can be sampled on the data signal line in the second sampling. The preliminary sampling also has the effect of assisting the second charge.
[0084]
Further, in the shift register of the present invention, when M (M ≧ 2) types of clock signals are input and k is an arbitrary integer of 1 or more, the output signal of the (i + k × M) -th stage flip-flop 23 is A configuration in which the signal is input to the reset terminal of the i-th flip-flop 23 may be adopted. For example, like the shift register 26 shown in FIG. 9, a configuration may be employed in which the output signal of the flip-flop 23 after the next stage is input to the reset terminal of each flip-flop 23. Further, like the shift register 27 shown in FIG. 11, a configuration may be employed in which the output signal of the flip-flop 23 after the fourth stage is input to the reset terminal of each flip-flop 23.
[0085]
The shift register 26 shown in FIG. 9 has a configuration in which k = 1 and M = 2. For example, an output signal Q3 of the third-stage flip-flop 23 is connected to a reset terminal of the first-stage flip-flop 23. Is input. On the other hand, the shift register 27 shown in FIG. 11 has a configuration in which k = 2 and M = 2. For example, the reset terminal of the first-stage flip-flop 23 The configuration is such that the output signal Q5 is input.
[0086]
FIG. 10 is a timing chart showing the operation of the shift register 26. As shown in FIG. 10, the first-stage flip-flop 23 is reset by the output signal Q3 of the third-stage flip-flop 23, The flip-flop 23 is reset by the output signal Q4 of the fourth-stage flip-flop 23. FIG. 12 is a timing chart showing the operation of the shift register 27. As shown in FIG. 12, the first-stage flip-flop 23 is reset by the output signal Q5 of the fifth-stage flip-flop 23, The flip-flop 23 of the sixth stage is reset by the output signal Q6 of the flip-flop 23 of the sixth stage. With such a configuration, the shift registers 26 and 27 have the same effects as the shift registers 1 and 25 described above.
[0087]
7 to 12 showing the configuration and operation of the shift registers 25, 26, and 27, the last dummy stage is represented as the n-th stage. The shift register 25 has a configuration in which the output signal Sn from the last n-th stage inverter 24 is input to the reset terminal of the (n−1) -th stage flip-flop 23. The configuration is such that the output signal Qn of the flip-flop 23 of the stage is input to the reset terminal of the flip-flop 23 of the (n-1) th stage.
[0088]
[Embodiment 2]
The second embodiment of the present invention will be described below with reference to FIGS. Note that, in the present embodiment, elements having the same functions as the elements in the above-described first embodiment are denoted by the same reference numerals, and description thereof is omitted.
[0089]
The shift register 17 according to the present embodiment is a shift register used for the scanning signal line driving circuit 13 as described above, and receives two types of clock signals GCK1 and GCK2 as clock signals as shown in FIG. , Except that a start pulse GSP is input as a start signal.
[0090]
As shown in FIG. 14, the clock signals GCK1 and GCK2 have phases such that low-level periods do not overlap with each other, and more specifically, the clock signals GCK1 and GCK2 are 180 ° out of phase with each other. Further, the clock signals GCK1 and GCK2 have a sufficiently short low-level period compared to a high-level period.
[0091]
In the case of the scanning signal line driving circuit 13, when the scanning signals before and after overlap, display is significantly deteriorated on display. Therefore, conventionally, the scanning signals are generated so as not to overlap using the pulse width control signal PWC or the like.
[0092]
In the shift register 17 of the present embodiment, the clock signals GCK1 and GCK2 are used. In the same operation as the shift register 1 described above, the input of the clock signals GCK1 and GCK2 to each flip-flop 23 is controlled by each switch means 21 and the signals GL1 to GL1 are output from each stage via each inverter 24. GLn is output. Therefore, based on the clock signals GCK1 and GCK2, the output signals GL1 to GLn that do not overlap each other can be obtained as shown in FIG.
[0093]
In addition, the frame width can be easily reduced without requiring the pulse width control signal PWC or the logic circuit.
[0094]
It is needless to say that the input to the reset terminal of each flip-flop 23 in the shift register 17 may be changed like the shift registers 25, 26, and 27.
[0095]
[Embodiment 3]
The following will describe the third embodiment of the present invention with reference to FIGS. In the present embodiment, the same reference numerals are given to the elements having the same functions as those in the first and second embodiments, and the description thereof will be omitted.
[0096]
The image display device according to the present embodiment has a configuration similar to that of the image display device 11 described in the first embodiment, except that the scanning signal line driving circuit 13 and the data signal line driving circuit 14 include a plurality of pixels 16. The part 12 is formed on the same substrate.
[0097]
That is, in the image display device of the present embodiment, the scanning signal line driving circuit 13 and the data signal line driving circuit 14 are formed together with the display section 12 on an insulating substrate, for example, a glass substrate 51 (driver monolithic structure). As the insulating substrate (substrate), a sapphire substrate, a quartz substrate, an alkali-free glass, or the like is often used.
[0098]
In this way, by forming the scanning signal line driving circuit 13 and the data signal line driving circuit 14 monolithically on the same glass substrate 51 as the display section 12, the labor and the wiring capacity at the time of manufacturing can be reduced. Further, the number of input terminals to the glass substrate 51 is smaller than that of an image display device using an external IC as a driver. As a result, it is possible to reduce the cost for mounting components on the glass substrate 51 and the occurrence of defects due to the mounting. Therefore, the manufacturing cost and the mounting cost of the driving circuit can be reduced, and the reliability of the driving circuit can be improved.
[0099]
Further, in the present image display device, a thin film transistor is used as the pixel transistor SW (see FIG. 3), and the scanning signal line driving circuit 13 and the data signal line driving circuit 14 include thin film transistors. Polycrystalline silicon thin film transistors are employed as these thin film transistors in order to integrate 16 and increase the display area.
[0100]
The polycrystalline silicon thin film transistor has a structure as shown in FIG. 15, for example. In this structure, a silicon oxide film 52 for preventing contamination is deposited on a glass substrate 51, and a field effect transistor is formed thereon. Have been.
[0101]
The thin film transistor described above includes a polycrystalline silicon thin film 53 including a channel region 53a, a source region 53b, and a drain region 53c formed on a silicon oxide film 52, and a gate insulating film 54, a gate electrode 55, and a gate insulating film 54 formed thereon. It is composed of an interlayer insulating film 56 and metal wirings 57.
[0102]
The above polycrystalline silicon thin film transistor has a forward stagger (top gate) structure in which a polycrystalline silicon thin film on an insulating substrate is used as an active layer. The transistor may have another structure. Further, in the present image display device, a single crystal silicon thin film transistor, an amorphous silicon thin film transistor, or a thin film transistor formed of another material can be applied.
[0103]
By using the polycrystalline silicon thin film transistor as described above, the scanning signal line driving circuit 13 and the data signal line driving circuit 14 having practical driving capabilities are placed on the glass substrate 51 on which the display section 12 is formed. .. Can be manufactured in substantially the same manufacturing process.
[0104]
FIG. 16 is a process sectional view showing a process for manufacturing the polycrystalline silicon thin film transistor. In this manufacturing process, first, an amorphous silicon thin film a-Si is deposited on the glass substrate 51 shown in FIG. 16A (FIG. 16B). Next, the polycrystalline silicon thin film 53 is formed by irradiating the amorphous silicon thin film a-Si with an excimer laser (FIG. 16C). This polycrystalline silicon thin film 53 is patterned into a desired shape (FIG. 16D), and a gate insulating film 54 made of silicon dioxide is formed thereon (FIG. 16E).
[0105]
Further, the gate electrode 55 is formed of aluminum or the like (FIG. 16F). Thereafter, impurities (phosphorus in the n-type region and boron in the p-type region) are implanted into portions of the polycrystalline silicon thin film 53 that will become the source region 53b and the drain region 53c (FIGS. 16 (g) and (h)). When implanting an impurity into the n-type region, the p-type region is masked with a resist 58 (FIG. 16 (g)), and when implanting an impurity into the p-type region, the n-type region is masked with the resist 58. (FIG. 16 (h)).
[0106]
Then, an interlayer insulating film 56 made of silicon dioxide, silicon nitride or the like is deposited (FIG. 16 (i)), and contact holes 59 are formed in the interlayer insulating film 56 (FIG. 16 (j)). Finally, metal wires 57 such as aluminum are formed in the contact holes 59 (FIG. 16 (k)).
[0107]
The maximum temperature in the above process is 600 ° C. or less when forming the gate insulating film 54. Therefore, even when a normal glass substrate (a glass substrate having a strain point of 600 ° C. or lower) is used, warpage or bending due to a process at or above the strain point does not occur. That is, it is not necessary to use an expensive quartz substrate having extremely high heat resistance as the insulating substrate, and it is possible to use inexpensive high heat resistant glass. Therefore, it is possible to provide the image display device at low cost.
[0108]
In the manufacture of the image display device, a transparent electrode (in the case of a transmissive liquid crystal display device) or a reflective electrode (reflective type) is formed on the thin film transistor manufactured as described above via a further interlayer insulating film. (In the case of a liquid crystal display device).
[0109]
By employing the above process, a polycrystalline silicon thin film transistor can be formed over a glass substrate which is inexpensive and can have a large area. Therefore, cost reduction and size increase of the image display device can be easily realized.
[0110]
【The invention's effect】
As described above, the shift register according to the present invention includes a plurality of flip-flops to which a clock signal is input, and switch means provided for each of the plurality of flip-flops and controlling the input of the clock signal. ,As the clock signal, M (M ≧ 2) types of clock signals are input to the plurality of flip-flops at intervals of (M−1).The switch means of the (i + 1) -th stage is controlled according to the output signal of the i-th stage (i is an arbitrary value) of the plurality of flip-flops, and the input of the clock signal to the (i + 1) -th stage flip-flop is performed. Controlled and an output pulse having the same width as the pulse width of the clock signal is generated.The plurality of flip-flops are set / reset flip-flops, and the output pulse of the (i + k × M) -th stage (k ≧ 1) is input to a reset terminal of the i-th flip-flop.Configuration.
[0111]
Further, as described above, the shift register according to the present invention includes a plurality of flip-flops to which a clock signal is input, and switch means provided for each of the plurality of flip-flops and controlling input of the clock signal. And M (M ≧ 2) types of clock signals are input to the plurality of flip-flops every (M−1) times as the clock signals, and i ( (i is an arbitrary value) The switching means of the (i + 1) th stage is controlled in accordance with the output signal of the (i) th stage, the input of the clock signal to the flip-flop of the (i + 1) th stage is controlled, and An output pulse having the same width as the pulse width is generated, and the plurality of stages of flip-flops are set / reset type flip-flops. The output signal of the flops (i + k × M) th stage (k ≧ 1) is configured to be inputted to the reset terminal of the flip-flop in the i-th stage.
[0112]
Therefore, it is possible to provide a shift register in which the output pulses of the respective stages do not overlap, and the circuit configuration is simplified.
[0113]
Further, in the shift register of the present invention, M (M ≧ 2) types of clock signals are input to the plurality of flip-flops at intervals of (M−1). As a result, the frequency can be reduced, and when a clock signal is input from an external circuit, the voltage consumption of the external circuit can be reduced.
[0114]
In the shift register of the present invention, the plurality of flip-flops are set / reset flip-flops, and the (i + k × M) -th stage (k is an integer of 1 or more) output pulse is an i-th stage. With the configuration in which the signal is input to the reset terminal of the flip-flop of the eye, the pulse width of the signal output from each flip-flop can be adjusted to a desired period.
[0115]
In the shift register of the present invention, the plurality of flip-flops are set / reset flip-flops, and the (i + k × M) -th stage (k is an integer of 1 or more) of the plurality of flip-flops is used. With the configuration in which the output signal is input to the reset terminal of the i-th flip-flop, the pulse width of the signal output from each flip-flop can be adjusted to a desired period.
[0116]
Further, in the shift register of the present invention, the M types of clock signals have a phase such that their high-level periods do not overlap each other or a phase such that their low-level periods do not overlap each other. This produces an effect that an output signal that does not overlap with the output signal to be output can be obtained.
[0117]
Further, in the shift register of the present invention, the duty ratio of each of the M types of clock signals is set to be (100 × 1 / M)% or less so that the output signal from each stage does not overlap with an adjacent output signal. And the pulse width can be arbitrarily changed.
[0118]
Further, in the shift register of the present invention, when the switch means is open, by providing input stabilizing means for stabilizing an input to the plurality of flip-flops, when the switch means is opened, Since the input to the flip-flop has a predetermined potential, the flip-flop can be prevented from malfunctioning.
[0119]
Also,As described above, the image display device according to the present invention has a configuration in which at least one of the data signal line driving circuit and the scanning signal line driving circuit includes the above-described shift register of the present invention.
[0120]
Therefore, by using the shift register of the present invention, the circuit scale of the driving circuit can be reduced, and an image processing apparatus having a narrower frame can be provided.
[0121]
Further, in the image display device according to the present invention, at least one of the data signal line driving circuit and the scanning signal line driving circuit is formed over a substrate on which the pixels are formed, so that a This has the effect of saving labor and preventing an undesired increase in the capacitance of each signal line.
[0122]
Further, in the image display device according to the present invention, the switch element forming at least one of the data signal line driving circuit and the scanning signal line driving circuit is a polycrystalline silicon thin film transistor, so that the display area can be easily reduced. This has the effect of being able to expand.
[0123]
Further, in the image display device of the present invention, the switch element is formed at a temperature of 600 ° C. or less, so that an inexpensive glass substrate or the like can be used as a substrate, and the image display device can be provided at low cost. This has the effect that it becomes possible.
[Brief description of the drawings]
FIG. 1 is a circuit diagram schematically showing a configuration of a shift register according to an embodiment of the present invention.
FIG. 2 is a diagram showing a schematic configuration of an image display device using the shift register.
FIG. 3 is a diagram showing a configuration of a pixel in the image display device.
FIG. 4 is a timing chart showing the operation of the shift register.
FIG. 5 is a circuit diagram showing a configuration of a set / reset flip-flop used in the shift register.
FIG. 6 is a timing chart showing the operation of the set / reset type flip-flop.
FIG. 7 is a circuit diagram showing a configuration example in which an input to a reset terminal of each flip-flop in the shift register is changed.
FIG. 8 is a timing chart showing the operation of the shift register of FIG.
FIG. 9 is a circuit diagram showing another configuration example in which an input to a reset terminal of each flip-flop in the shift register is changed.
FIG. 10 is a timing chart showing the operation of the shift register of FIG.
FIG. 11 is a circuit diagram showing still another configuration example in which the input to the reset terminal of each flip-flop in the shift register is changed.
FIG. 12 is a timing chart showing the operation of the shift register of FIG.
FIG. 13 is a circuit diagram schematically illustrating a configuration of a shift register according to another embodiment of the present invention.
FIG. 14 is a timing chart showing the operation of the shift register.
FIG. 15 is a cross-sectional view showing a structure of a polycrystalline silicon thin film transistor used in the image display device.
16 (a) to (k) are cross-sectional views showing the structure at each stage in the manufacturing process of the polycrystalline silicon thin film transistor of FIG.
FIG. 17 is a circuit diagram showing a configuration of a conventional shift register used in a data signal line driving circuit.
FIG. 18 is a timing chart showing the operation of the conventional shift register.
FIG. 19 is a circuit diagram showing an operation of a conventional shift register used in a scanning signal line driving circuit.
FIG. 20 is a timing chart showing an operation of a shift register in the conventional scanning signal line driving circuit.
FIG. 21 is a timing chart showing the operation of a D-type flip-flop.
[Explanation of symbols]
1 shift register
11 Image display device
12 Display
13 Scanning signal line drive circuit
14. Data signal line drive circuit
15 Control circuit
16 pixels
17 shift register
21 Switch means
22 p-type transistor (input stabilization means)
23 Set / Reset Flip-Flops
24 Inverter
25-27 shift register

Claims (9)

クロック信号が入力される複数段のフリップフロップと、
前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、
前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、
前記複数段のフリップフロップのｉ（ｉは、任意の値）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、
前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力されることを特徴とするシフトレジスタ。A plurality of flip-flops to which a clock signal is input;
Switch means provided for each of the plurality of stages of flip-flops and controlling input of the clock signal,
As the clock signal, M (M ≧ 2) types of clock signals are input to the plurality of flip-flops at intervals of (M−1).
The switch means of the (i + 1) -th stage is controlled according to the output signal of the i-th stage (i is an arbitrary value) of the plurality of flip-flops, and the input of the clock signal to the (i + 1) -th stage flip-flop is performed. Controlled and an output pulse having the same width as the pulse width of the clock signal is generated ,
The plurality of flip-flops are set / reset flip-flops, and the output pulse of the (i + k × M) -th stage (k ≧ 1) is input to a reset terminal of the i-th flip-flop. A shift register characterized by the above-mentioned. クロック信号が入力される複数段のフリップフロップと、A plurality of flip-flops to which a clock signal is input;
前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、Switch means provided for each of the plurality of flip-flops and controlling input of the clock signal,
前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、As the clock signal, M (M ≧ 2) types of clock signals are input to the plurality of flip-flops at intervals of (M−1).
前記複数段のフリップフロップのｉ（ｉは、任意の値）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、The switch means of the (i + 1) -th stage is controlled according to the output signal of the i-th stage (i is an arbitrary value) of the plurality of flip-flops, and the input of the clock signal to the (i + 1) -th stage flip-flop is performed. Controlled and an output pulse having the same width as the pulse width of the clock signal is generated,
前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力されることを特徴とするシフトレジスタ。The plurality of flip-flops are set / reset flip-flops, and an output signal of an (i + k × M) -th stage (k ≧ 1) of the plurality of flip-flops is a reset of the i-th flip-flop. A shift register, which is input to a terminal. 前記Ｍ種類のクロック信号は、互いのハイレベルの期間が重ならないような位相または互いのロウレベルの期間が重ならないような位相を有することを特徴とする請求項１または２記載のシフトレジスタ。 3. The shift register according to claim 1, wherein the M types of clock signals have phases such that their high-level periods do not overlap or phases of their low-level periods do not overlap. 4. 前記Ｍ種類の各クロック信号のデューティ比が、（１００×１／Ｍ）％以下であることを特徴とする請求項３記載のシフトレジスタ。4. The shift register according to claim 3, wherein the duty ratio of each of the M types of clock signals is (100 × 1 / M)% or less. 前記スイッチ手段が開放されている際に、前記複数段のフリップフロップへの入力を安定させるための入力安定手段を備えることを特徴とする請求項１〜４のいずれか１項に記載のシフトレジスタ。5. The shift register according to claim 1, further comprising an input stabilizing unit configured to stabilize an input to the plurality of flip-flops when the switch unit is open. 6. . マトリクス状に設けられた複数の画素からなる表示部と、複数のデータ信号線に接続され、前記画素に書き込む映像データを各データ信号線に供給するデータ信号線駆動回路と、複数の走査信号線に接続され、前記映像データの前記画素への書き込みを制御する走査信号を各走査信号線に供給する走査信号線駆動回路とを備えた画像表示装置において、A display portion including a plurality of pixels provided in a matrix, a data signal line driving circuit connected to a plurality of data signal lines and supplying video data to be written to the pixels to each data signal line, and a plurality of scanning signal lines A scanning signal line driving circuit that supplies a scanning signal for controlling the writing of the video data to the pixel to each scanning signal line.
前記データ信号線駆動回路および前記走査信号線駆動回路の少なくともいずれか一方に、請求項１〜５のいずれか１項に記載のシフトレジスタを備えたことを特徴とする画像表示装置。6. An image display device comprising: the shift register according to claim 1 provided in at least one of the data signal line driving circuit and the scanning signal line driving circuit. 前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方が、前記画At least one of the data signal line driving circuit and the scanning signal line driving circuit is the image signal driving circuit. 素が形成される基板上に形成されていることを特徴とする請求項６記載の画像表示装置。The image display device according to claim 6, wherein the image display device is formed on a substrate on which the element is formed. 前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方を構成するスイッチ素子が、多結晶シリコン薄膜トランジスタであることを特徴とする請求項６または７記載の画像表示装置。8. The image display device according to claim 6, wherein a switch element constituting at least one of the data signal line driving circuit and the scanning signal line driving circuit is a polycrystalline silicon thin film transistor. 前記スイッチ素子は、６００℃以下の温度で形成されることを特徴とする請求項８記載の画像表示装置。The image display device according to claim 8, wherein the switch element is formed at a temperature of 600 ° C. or less.
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