JP3584196B2 - Receiving element and a photoelectric conversion device having the same - Google Patents

Receiving element and a photoelectric conversion device having the same Download PDF

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開 小塚
徹 小泉
幸司 澤田
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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、デジタルカメラ、イメージスキャナ、ファクシミリ、複写機等の画像読み取りシステムに用いられるイメージセンサの受光素子構造及びそれを用いた光電変換装置に関わるものであり、特に、密着型イメージセンサのように画素の開口部が数十ミクロン以上の、比較的大きい受光素子を有する光電変換装置に好適な受光素子構造に関わるものである。 The present invention is a digital camera, an image scanner, a facsimile, are those related to the photoelectric conversion device using the light-receiving device structure of an image sensor used in an image reading system and its copier, in particular, as a contact image sensor the opening of several tens of microns of pixels, those involved in suitable receiving element structure in the photoelectric conversion device having a relatively large light receiving element.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、光電変換装置としてはCCDイメージセンサや、CMOSイメージセンサ等の非CCDイメージセンサの開発が積極的に行われている。 Recently, a CCD image sensor as a photoelectric conversion device, the development of non-CCD image sensors such as CMOS image sensors have been actively conducted.
【0003】 [0003]
これらの光電変換装置の受光素子は、半導体のpn接合から成るホトダイオードを用いるのが一般的である。 Light-receiving element of the photoelectric conversion device, to use a photodiode comprising a semiconductor pn junction are common.
【0004】 [0004]
従来技術(1) The prior art (1)
例えば、特開昭55−154784号公報にはpn接合が形成されていない基板表面部に、基板と同一導電型で、かつ基板より不純物濃度が高い領域を設け、基板表面で発生する暗電流を低減させた構造が提案されている。 For example, the substrate surface part which is not a pn junction is formed in the JP-A-55-154784, the substrate and the same conductivity type, and is provided with an impurity concentration higher region than the substrate, the dark current generated in the substrate surface reduced to a structure has been proposed.
【0005】 [0005]
図29(A),図29(B)は、従来の同公報による受光素子構造を示しており、201はn型半導体基板、202はp型半導体層、203は不純物濃度5×10 15 cm −3 〜10×10 15 cm −3 、厚さ0.2μm〜0.3μmのn型半導体層、205は熱酸化膜、208はn チャンネルストッパー、209は窒化膜からなる無反射コーティング膜(アンチリフレクションコーティングフィルム)、215,216はアルミニウムの電極、228はn 型半導体層、238は裏面電極である。 Figure 29 (A), FIG. 29 (B) is, according to the prior of the publication shows the light receiving element structure, the n-type semiconductor substrate 201, 202 is a p-type semiconductor layer, 203 is an impurity concentration of 5 × 10 15 cm - 3 ~10 × 10 15 cm -3, n -type semiconductor layer having a thickness of 0.2Myuemu~0.3Myuemu, 205 are thermally oxidized film, the n + channel stopper 208, anti-reflective coating layer 209 is made of a nitride film (anti reflection coating film), 215, 216 aluminum electrode, is 228 n + -type semiconductor layer, 238 is a back electrode. DLは空乏層、DLSは空乏層の表面側の部分を示す。 DL is a depletion layer, DLS denotes a surface-side portion of the depletion layer.
【0006】 [0006]
本従来例では、ホトダイオードのアノードはp型半導体層202のみで形成されているため、その濃度を低くすると電極215とのオーミックコンタクト性が悪くなり、逆に濃度を高くすると空乏層DLが半導体層202内に延びなくなってしまう。 This conventional example, since the anode of the photodiode is formed only in the p-type semiconductor layer 202, ohmic contact property is deteriorated with the electrode 215 Lowering the concentration, the semiconductor layer depletion DL is a high concentration in the opposite no longer extends into the 202.
【0007】 [0007]
従来技術(2) The prior art (2)
また、一次元の光電変換装置用の受光素子として、特開昭61−264758号公報に開示されているように、pn接合が形成する接合容量を低減させたものが提案されている。 Further, as the light receiving element of the photoelectric conversion device of one-dimensional, as disclosed in JP-A-61-264758, those having a reduced junction capacitance pn junction is formed has been proposed.
【0008】 [0008]
図30は従来の同公報によるCCDイメージセンサのような光電変換装置の上面を示しており、301はp型基板、302はn 型の蓄積部であり、p型基板301のうち、n 型蓄積部302により囲まれた部分が画素としてのp型光電変換領域となっている。 Figure 30 shows the upper surface of the photoelectric conversion device such as a CCD image sensor according to the prior of the publication, the p-type substrate 301, 302 is a storage unit of the n + -type, of the p-type substrate 301, n + enclosed portion has a p-type photoelectric conversion region of a pixel by the type storage unit 302. また、PGはフォトゲート、SGはシフトゲート、SRはCCDシフトレジスタである。 Further, PG is photogate, SG shift gate, SR is a CCD shift register.
【0009】 [0009]
この構造では、p型基板301とn 型の蓄積部302とでp型光電変換素子として画像信号に応じた電気信号を生成し、フォトゲートPGとシフトゲートSGを通してシフトして行き、CCDシフトレジスタSRから水平出力線として順次画像信号を読み出してゆく。 In this structure, to generate electrical signals corresponding to the image signal as a p-type photoelectric conversion element in a p-type substrate 301 and the n + -type accumulating portion 302, continue to shift through a photo gate PG and shift gate SG, CCD shift Yuku sequentially reads out the image signal as a horizontal output line from the register SR. この構造で、pn接合部の面積は減少しているものの、pn接合の周囲長が増加するため、pn接合部の容量値を十分に小さくすることができず、高感度化が困難である。 In this structure, the area of ​​the pn junction although reduced, since the peripheral length of the pn junction is increased, it is impossible to sufficiently reduce the capacitance of the pn junction, it is difficult to sensitivity.
【0010】 [0010]
従来技術(3) The prior art (3)
さらに密着型イメージセンサに用いる感光部構造として、例えば、特開平1−303752号公報に開示されているように、感光部構造におけるチップ端部のスクライブに起因する暗電流の低減をはかったものが提案されている。 As a photosensitive unit structure used further contact image sensor, for example, as disclosed in JP-A-1-303752, is that efforts to reduce the dark current resulting from the scribing of the tip end portion of the photosensitive unit structure Proposed.
【0011】 [0011]
図31は従来の同公報による受光素子の断面を示しており、301はp型半導体領域、302はn型半導体領域、303はp型の浅いチャンネルストップ層、305はフィールド酸化膜、306はp型基板、308はp型のチャンネルストップ層、309は層間絶縁膜、317は開口部OPを画成する為の遮光膜である。 Figure 31 shows a cross section of a light-receiving element according to the prior art of the publication, the p-type semiconductor region 301, the n-type semiconductor region 302, the shallow channel stop layer of p-type 303, 305 a field oxide film, 306 p -type substrate, 308 denotes a p-type channel stop layer, 309 an interlayer insulating film, 317 is a light shielding film for defining an opening OP. 空乏層DLはp型半導体領域301内に延びており、発生した光キャリアPCのうち電子は内部電界によってn型半導体領域302に集められる。 Depletion layer DL extends in the p-type semiconductor region 301, electrons of the light carrier PC generated is collected in the n-type semiconductor region 302 by an internal electric field.
【0012】 [0012]
従来技術(4) The prior art (4)
また、CCDイメージセンサにおける受光素子としては、例えば特開昭64−14958号公報に開示されているように、n型基板/p型領域/n型領域/p型領域という断面構造を有するホトダイオードが一般的に用いられている。 As the photodiode in the CCD image sensor, for example as disclosed in JP-64-14958, JP is photodiode having a cross-sectional structure of n-type substrate / p-type region / n-type region / p-type region It is generally used.
【0013】 [0013]
図32は従来の同公報による受光素子の断面を示しており、406はn型基板、401はp型半導体領域、402はn型半導体領域、403は浅いp型半導体層、408はp 型チャンネルストップ、409は絶縁膜、415はポリシリコンからなる電極、420はCCDレジスタのn型領域を示している。 Figure 32 shows a cross section of a light-receiving element according to the prior art of the publication, the n-type substrate 406, the p-type semiconductor region 401, the n-type semiconductor regions 402, 403 shallow p-type semiconductor layer, 408 p + -type channel stop, 409 insulating film, 415 is an electrode made of polysilicon, 420 denotes an n-type region of the CCD register.
【0014】 [0014]
従来技術(5) The prior art (5)
一方、受光素子を用いた光電変換装置として、例えば特開平9−205588号公報には、ホトダイオードを受光素子とし、この受光素子に電極を付けてMOSトランジスタのゲート電極に接続し、電荷をソースホロアアンプを用いて一括読み出しを行う光電変換装置が提案されている。 On the other hand, as the photoelectric conversion device using a light receiving element, the example, Japanese Patent Laid-Open No. 9-205588, a photodiode and a light receiving element, connected to the gate electrode of the MOS transistor with a electrode on the light-receiving element, Sosuhoro charge the photoelectric conversion device which performs batch read using Aanpu have been proposed.
【0015】 [0015]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、光生成キャリアをpnホトダイオードに蓄積し、当該pnホトダイオードから電荷−電圧変換手段を用いて、信号電圧を読み出す増幅型の光電変換装置に適用した場合、感度が低下することがある。 However, the photogenerated carriers accumulated in the pn photodiode, charge from the pn photodiode - using the voltage converting means, when applied to a photoelectric conversion device of the amplifying type for reading a signal voltage, there is, the sensitivity lowers.
【0016】 [0016]
増幅型光電変換装置の場合、光出力Vpは▲1▼式にてあらわされる。 For amplification type photoelectric conversion apparatus, the light output Vp is represented by ▲ 1 ▼ expression.
【0017】 [0017]
Vp=Qp/Cs ▲1▼ Vp = Qp / Cs ▲ 1 ▼
ここで、Qpはpnホトダイオードに蓄積される電荷量、Csはホトダイオードの容量である。 Here, Qp is the amount of charge accumulated in the pn photodiode, Cs is the capacitance of the photodiode.
【0018】 [0018]
このホトダイオードの容量Csは、例えば、ホトダイオードにMOSソースホロアやリセットMOSトランジスタが接続されている画素を有する増幅型光電変換装置の場合、 Capacitance Cs of this photodiode, for example, in the case of type photoelectric conversion device having pixels MOS source follower or a reset MOS transistor is connected to the photodiode,
Cs=Cpd+Ca ▲2▼ Cs = Cpd + Ca ▲ 2 ▼
とあらわすことができる。 It can be expressed as.
【0019】 [0019]
ここで、Cpdは受光部を含むpnホトダイオード自体のpn接合容量、Caはホトダイオードに接続されているその他の容量で、上記の場合、MOSソースホロアを構成するMOSトランジスタのゲート容量や、リセットMOSトランジスタのソースとウエルとの接合容量、ソースとゲートとの重なり容量、配線容量、等が含まれる。 Here, Cpd the pn junction capacitance of the pn photodiode itself including a light-receiving portion, Ca is the other capacitance connected to the photodiode, the above case, and the gate capacitance of the MOS transistor constituting the MOS source follower, the reset MOS transistor junction capacitance between the source and the well, the overlap capacitance between the source and the gate, the wiring capacitance, and the like.
【0020】 [0020]
従って、高感度を実現するためには、光生成キャリアを有効に蓄積すること、およびキャリアが蓄積されるホトダイオードの容量をできるだけ小さくすることが必要となる。 Therefore, in order to achieve high sensitivity, to effectively accumulate photo-generated carriers, and carriers it is necessary to minimize the capacitance of the photodiode is accumulated.
【0021】 [0021]
一方、ホトダイオードに光が入射すると、ホトダイオード内で電荷が発生し、半導体基板内のpn接合面により形成される空乏層及びその周囲で発生した電荷がアノード又はカソードに集まっていき、そこに電極を取り付けると電気信号として取り出すことができる。 On the other hand, when the light in the photodiode is incident, charges in the photodiode occurs, a depletion layer is formed by pn junction surface of the semiconductor substrate and the charge generated in the periphery thereof will gathered anode or cathode, there to electrode it can be taken as an attaching an electric signal.
【0022】 [0022]
図33は、従来の電極を有する受光素子の断面図である。 Figure 33 is a cross-sectional view of a light receiving element having a conventional electrode. 701は第1半導体領域、702はアノードとなる第2半導体領域である。 701 The first semiconductor region, 702 is a second semiconductor region serving as the anode. それぞれの導電型はn型、p型である。 Each conductivity type n type, a p-type. また、DLは第1半導体領域701と第2半導体領域702とによるpn接合で形成される空乏層である。 Also, DL is a depletion layer formed at the pn junction due to the first semiconductor region 701 and the second semiconductor region 702. なお、図示していないが、第1半導体領域701と第2半導体領域702との間には、逆バイアスが印加されている。 Although not illustrated, the first semiconductor region 701 is formed between the second semiconductor region 702, the reverse bias is applied. さらに、715は電極であり、電極715は、絶縁膜709のコンタクトホールCHを介して第2半導体領域702に接続されている。 Further, 715 is an electrode, the electrode 715 is connected to the second semiconductor region 702 through a contact hole CH of the insulating film 709.
【0023】 [0023]
電極715は、例えばAl等を主成分とした金属で構成され、ホトダイオードの表面を覆う絶縁膜のコンタクトホールCHを介して、半導体基板主表面上に形成した電極領域と接続されている。 Electrode 715, for example, a metal composed mainly of Al or the like, through the contact hole CH of an insulating film covering the surface of the photodiode is connected to the electrode region formed on the semiconductor substrate main surface. 一般的に、このような受光素子は、半導体領域で光電変換された光キャリアによる光信号を得るために、Al等の導電性材料を半導体領域に接続した構成とされている。 Generally, such light-receiving element, in order to obtain an optical signal by the optical carrier which is photoelectrically converted in the semiconductor region has the structure of connecting the conductive material such as Al to a semiconductor region.
【0024】 [0024]
例えば、一般的なRIE(反応性イオンエッチング)法を用いてこの電極を形成した場合、通常、不要な部分を残さないためにオーバーエッチングを行う。 For example, the case of forming the electrodes, usually the over-etching in order not to leave an unnecessary portion performed by using a general RIE (reactive ion etching) method. このオーバーエッチング時に、電界によって加速されたイオンの一部が絶縁膜709を突き抜けて半導体基板主表面にまで達し、半導体と絶縁膜との界面近傍にダメージを与え、これによって、結晶欠陥が発生する場合がある。 During this over-etching, a part of the accelerated ions by the electric field reaches the semiconductor substrate main surface penetrates the insulating film 709, damage to the vicinity of the interface between the semiconductor and the insulating film, thereby, the crystal defects are generated If there is a.
【0025】 [0025]
また、電極形成後の工程においても、フォトレジストのプラズマアッシング等によって、上記と同様に結晶欠陥が発生する場合がある。 Also in step after the electrode formation, the plasma ashing or the like of the photoresist, in the same manner as described above crystal defects may occur.
【0026】 [0026]
一般的な受光素子においては、電極が接続された半導体基板主表面の半導体領域の周囲にはpn接合面が存在し、その接合面が半導体基板主表面と絶縁膜の界面近傍まで達していることが多い。 In a typical light receiving element, the electrodes pn junction surface is present around the semiconductor region connected semiconductor substrate main surface, the bonding surface thereof reaches the semiconductor substrate main surface to the vicinity of the interface of the insulating film there are many.
【0027】 [0027]
従って、半導体基板主表面に達している接合面よりも内側に電極を形成した場合には、エッチングダメージによる結晶欠陥が接合面付近に発生し、この結晶欠陥はキャリア発生中心となる。 Therefore, when forming an electrode on the inner side than the junction surface reaches the semiconductor substrate main surface, the crystal defects due to etching damage generate in the vicinity of the joint surface, the crystal defects serve as carrier generation centers. そして、空乏層の部分に生じた結晶欠陥は、暗電流発生の要因となる。 Then, the crystal defects generated in the portion of the depletion layer becomes a cause of dark current generation.
【0028】 [0028]
また、これによって発生する暗電流は、電流などを形成する際のマスクのアライメントずれやエッチング条件によって、接合面付近に発生する結晶欠陥の量が変化したり、結晶欠陥そのものの量が変化するため、暗電流のばらつきの要因にもなる。 Moreover, this dark current generated by the by misalignment and etching conditions of the mask for forming the like current, or quantity is changed in the crystal defects generated in the vicinity of the joint surface, the amount of crystal defects themselves is changed also it is a factor of variation in the dark current.
【0029】 [0029]
[発明の目的] [The purpose of the invention]
本発明の第1の目的は、ホトダイオード部のpn接合容量を極力低減し、かつ、光生成キャリアを有効に活用することが可能な受光素子及びこれを有する光電変換装置を提供することにある。 A first object of the present invention, as much as possible reduce the pn junction capacitance of the photodiode portion, and is to provide a photoelectric conversion device having effectively the light-receiving element capable of utilizing and this photo-generated carriers.
【0030】 [0030]
本発明の第2の目的は、空乏層が形成される半導体領域の欠陥発生が抑制された受光素子を提供することにある。 A second object of the present invention is to provide a light receiving element defects of the semiconductor region a depletion layer is formed is suppressed.
【0031】 [0031]
【課題を解決するための手段】 In order to solve the problems]
本発明の受光素子は第1導電型の第1半導体領域1,11,21,31,81と、該第1半導体領域の上に配された、第2導電型の第2半導体領域2,12,32,81と、該第2半導体領域の表面に配された第1導電型の第3半導体領域3,13,33,83と、該第2半導体領域の表面に配され、導電体からなるアノード又はカソード電極に接続された、第2導電型の電極領域4,14,34,84と、を有する受光素子において、該第3半導体領域は、該電極領域の周囲を囲むように形成されており、該第2半導体領域よりも不純物濃度が高く且つ電極領域よりも不純物濃度が低い第2導電型の内部領域が、該電極領域と該第2半導体領域の間に形成され、該電極領域は該内部領域の表面に配されている。 Light-receiving element of the present invention the first semiconductor region 1,11,21,31,81 of the first conductivity type, disposed on the first semiconductor region, a second conductivity type second semiconductor region 2,12 , and 32,81, and the third semiconductor region 3,13,33,83 of the first conductivity type disposed on a surface of the second semiconductor region, disposed on the surface of the second semiconductor region, formed of a conductive material connected to the anode or cathode electrode, and the second conductivity type electrode region 4,14,34,84, the light-receiving element having the third semiconductor region is formed so as to surround the periphery of the electrode region cage, said inner region of low impurity concentration second conductivity type than high and the electrode region impurity concentration than the second semiconductor region is formed between the electrode region and the second semiconductor region, the electrode region It is arranged on the surface of the internal region. また、それぞれの部分は以下のように設計されるとより良い。 Also, better if each part is designed as follows.
【0032】 [0032]
前記電極領域は浮遊状態(フローティング状態)とされて、光生成電荷を蓄積し、前記第1半導体領域には該第1半導体領域と第2半導体領域との間に逆バイアスを印加するためのバイアス電圧を印加する。 The electrode area is in a floating state (floating state), the photo-generated charge accumulated bias for applying a reverse bias between the the first semiconductor region of the first semiconductor region and the second semiconductor region a voltage is applied.
【0033】 [0033]
前記電極領域に向けて光生成電荷を移動させ得る電位勾配を、該電極領域と前記該第2半導体領域との間に形成する。 The potential gradient may move the photo-generated charge toward the electrode region is formed between the electrode region and the second semiconductor region.
【0034】 [0034]
また、前記内部領域を更に互いに不純物濃度が異なる複数の領域からなるようにする。 Moreover, further impurity concentration from each other the inner region is set to be from different regions. 前記内部領域を、前記電極領域の周囲を囲むように形成する。 The internal region is formed so as to surround the electrode region. 前記内部領域を、前記第2半導体領域より浅い位置に形成する。 The inner region to form a shallow position than the second semiconductor region.
【0036】 [0036]
また、前記第1半導体領域を、半導体基板、半導体基板上に形成されたエピタキシャル層、半導体基板内に形成されたウエルのいずれかから形成する。 Further, forming the first semiconductor region, the semiconductor substrate, an epitaxial layer formed on a semiconductor substrate, from one of the wells formed in a semiconductor substrate.
【0037】 [0037]
また、本発明の受光素子は、第1導電型の第1半導体領域51,61,71,81と、該第1半導体領域の上に配された、第2導電型の第2半導体領域52,62,72,82と、該第2半導体領域の表面に配され、導電体からなるアノード又はカソード電極15に接続された第2導電型の電極領域と、前記第1及び第2の半導体領域を含む半導体基体の表面と該半導体基体の表面に隣接する絶縁膜9との間に配され、かつ、該電極領域、及び該第2半導体領域の周囲を囲むように形成された、第1導電型の第3半導体領域53,63,73,83と、を有し、前記アノード又はカソード電極は、前記電極領域と前記第3半導体領域との間に形成された空乏層DLが前記絶縁膜に接する全ての部分59,69,89 と、前記第2半導体領域全 The light receiving element of the present invention includes a first semiconductor region 51,61,71,81 of the first conductivity type, disposed on the first semiconductor region, second semiconductor region 52 of a second conductivity type, and 62,72,82, arranged on a surface of the second semiconductor region, and connected to the second conductivity type electrode regions on the anode or cathode electrode 15 made of a conductive material, said first and second semiconductor regions comprising arranged between the insulating film 9 that is adjacent to the surface of the surface and the semiconductor substrate of the semiconductor substrate, and the electrode region, and the second is formed to surround the periphery of the semiconductor region, a first conductivity type a third semiconductor region 53,63,73,83 of the said anode or cathode electrode, the depletion layer DL formed between the electrode region and the third semiconductor region is in contact with the insulating film and all parts 59,69,89, the second semiconductor region total と、を覆うことを特徴とする。 When, characterized in that the covering.
【0038】 [0038]
又、それぞれの部分は以下のように設計するとよい。 Moreover, each part may be designed as follows.
【0039】 [0039]
前記第1半導体領域をエピタキシャル層で形成し、その上面側内部に前記第2半導体領域を形成し、該第2半導体領域の上面の面積より前記アノード又はカソード電極の上面の面積を大きくする。 It said first semiconductor region formed in the epitaxial layer, the upper surface of the second semiconductor region formed therein, increasing the area of ​​the upper surface of the anode or cathode from the area of ​​the upper surface of the second semiconductor region.
【0040】 [0040]
前記第2半導体領域を互いに不純物濃度の異なる部分で形成し、該第2半導体領域の上面の面積より前記アノード又はカソード電極の上面の面積を大きくする。 The second form in different parts of the impurity concentration from each other semiconductor regions, to increase the area of ​​the upper surface of the anode or cathode from the area of ​​the upper surface of the second semiconductor region.
【0041】 [0041]
前記第2半導体領域を不純物濃度の高い高濃度領域と不純物濃度の低い低濃度領域とで形成し、該低濃度領域の上面に前記第3半導体領域を形成する。 It said second semiconductor region is formed at a lower low density area of ​​high high-concentration region and the impurity concentration of the impurity concentration, forming a third semiconductor region on the upper surface of the low concentration region.
【0042】 [0042]
前記アノード又はカソード電極の前記延在部分にて、前記第3半導体領域の少なくとも上方を覆う。 In said extending portion of said anode or cathode electrode covers at least above the third semiconductor region.
【0043】 [0043]
これらの受光素子に、原稿等の被対象物を照射するLEDのような光源と、結像素子とを組み合わせれば光電変換装置となる。 These light receiving elements, a light source such as an LED which irradiates the subject matter of the document such as the photoelectric conversion device by combining an imaging device.
【0044】 [0044]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
本発明の実施形態について、図面を参照しつつ詳細に説明する。 Embodiments of the present invention will be described in detail with reference to the drawings.
【0045】 [0045]
(実施形態1) (Embodiment 1)
以下、図1(A)〜(D)、図2、図3を用いて、本発明の基本形態としての第1の実施形態について説明する。 Hereinafter, FIG. 1 (A) ~ (D), FIG. 2, with reference to FIG. 3, a description will be given of a first embodiment of the basic form of the present invention.
【0046】 [0046]
図1(A)〜(D)は、本実施形態の特徴を最もよく表した図面であり、図1(A)は本実施形態の受光素子部の上面図、図1(B)は図1(A)の線分A−A′における断面図、図1(C)は、図1(B)の線分X−X′に沿った方向のポテンシャルプロファイル図、図1(D)は、線分Y−Y′に沿った方向のポテンシャルプロファイル図である。 Figure 1 (A) ~ (D) is the best describe drawings the features of the present embodiment, FIG. 1 (A) is a top view of the light receiving element portion of the present embodiment, FIG. 1 (B) 1 line a-a of (a) 'cross section in, FIG. 1 (C) is a line segment X-X in FIG. 1 (B)' direction of the potential profile view along, FIG. 1 (D) line it is a potential profile view in the direction along the divided Y-Y '.
【0047】 [0047]
符号1,2,3は、それぞれ、半導体基板内に設けられた第1導電型の第1半導体領域、上記第1半導体領域1内に設けられた上記第2導電型の第2半導体領域、この第2半導体領域2の主表面側に設けられた第1導電型の第3半導体領域である。 Reference numeral 1, 2 and 3, respectively, a first semiconductor region of a first conductivity type formed in the semiconductor substrate, a second semiconductor region of the second conductivity type formed in said first semiconductor region 1, this a third semiconductor region of the first conductivity type provided on the second main surface of the semiconductor region 2.
【0048】 [0048]
また、符号4は光により生成された電荷を取り出す為の、第2半導体領域2に隣接する電極領域であり、具体的には、第2半導体領域2と同じ導電型で且つそれより不純物濃度の高い高濃度不純物領域などからなる。 Further, reference numeral 4 for taking out an electric charge generated by light, an electrode area adjacent to the second semiconductor region 2, specifically, and the impurity concentration than that of the same conductivity type as the second semiconductor region 2 It made of high concentration impurity regions.
【0049】 [0049]
また、符号102は、第1、第2、第3半導体領域1,2,3からなる、受光領域であり、この受光領域102で、光入射により発生したキャリアが領域101に捕獲される。 Further, reference numeral 102, first, second, and a third semiconductor region 1, 2, 3, a light receiving region, in the light receiving region 102, carriers generated by light incident trapped in the region 101. 勿論領域101に光が入射すれば、この領域101においてもキャリアは発生する。 If course region 101 incident light, even carriers generated in the region 101.
【0050】 [0050]
図1では、第1導電型をp型、第2導電型をn型として示しているが、本発明においては、その逆であっても良い。 In Figure 1, the first conductivity type is p-type, but shows a second conductivity type is n-type, in the present invention, or vice versa.
【0051】 [0051]
又、必要に応じて半導体基体の表面に絶縁膜を形成し、その絶縁膜に開孔を形成し、その開孔内に電極となる導電体を形成する。 Further, should an insulating film is formed on the surface of the semiconductor substrate according to form an opening in the insulating film, forming a conductive body serving as an electrode within the opening.
【0052】 [0052]
例えば、受光領域102において、光子hνによって発生したキャリア(この場合、電子)は、図1(C)に示すように横方向に移動し、電子はこのポテンシャルの溝、即ち、最もポテンシャルの低い領域4である領域101に収集される。 For example, in the light receiving region 102 (in this case, electrons) carriers generated by photons hν is moved laterally as shown in FIG. 1 (C), electron groove of this potential, i.e., the least potential region are collected in a region 101 is four.
【0053】 [0053]
このようなポテンシャル構造がない場合では、発生した電子は、拡散により、基板中を迷走し、ライフタイム以内に領域4に到達できなければ、正孔と再結合し消滅してしまう。 In this case there is no potential structure, generated electrons, by diffusion, through the substrate stray, to be able to reach the region 4 within the lifetime, thereby recombine with holes disappear.
【0054】 [0054]
図1(D)に示すように本実施形態の更なる特徴は、第2半導体領域2がほぼ全体にわたって空乏化するように、表面の第3半導体領域3、第1半導体領域1、第2半導体領域2の不純物濃度と接合深さ、及び電極領域4及び領域1に与えられる電位が設定されている点である。 A further feature of the present embodiment, as shown in FIG. 1 (D), as the second semiconductor region 2 is depleted throughout substantially, the third semiconductor region 3 on the surface, the first semiconductor region 1, the second semiconductor the impurity concentration and the junction depth of the regions 2, and the potential applied to the electrode region 4 and the region 1 is a point that has been set. その結果、第2半導体領域2は容量としては、殆ど寄与しなくなり、受光部容量の低減が可能となる。 As a result, the second semiconductor region 2 capacity, almost does not contribute, and lowering the light receiving unit volume.
【0055】 [0055]
即ち、領域2と領域3との接合界面付近で発生した電子は、そのpn接合によるビルトインポテンシャルにより領域2に集められる。 That is, the electrons generated in the vicinity of the junction interface between the region 2 and the region 3 are collected to the region 2 by the built-in potential due to the pn junction. 一方、領域2と領域3との接合界面付近で発生した電子は、そのpn接合によるビルトインポテンシャルにより領域2に集められる。 Meanwhile, the electrons generated in the vicinity of the junction interface between the region 2 and the region 3 are collected to the region 2 by the built-in potential due to the pn junction. ここで、受光領域102の領域2は上記2つのpn接合により殆ど空乏化している為、中性領域がない。 Here, the region 2 of the light-receiving region 102 because it has almost depleted by the two pn junctions, there is no neutral region. このような状態を完全空乏化と呼ぶことにする。 Such a state will be referred to as a fully depleted. そして、集められた電子は、上述したように領域4に収集され不図示の電極から出力される。 The collected electrons are collected in the region 4 as described above is outputted from an unillustrated electrode.
【0056】 [0056]
図2は線分Y−Y′に沿った方向の不純物濃度の分布を示している。 Figure 2 shows the distribution of impurity concentration in the direction along the line Y-Y '. 図2において、Np1は領域1の出発材料となっているp型半導体基板における硼素(B)のようなp型不純物濃度を、Nn1は領域2を形成する為に導入されたリンやヒ素のようなn型不純物濃度を、Np2は領域3を形成する為に導入されたp型不純物濃度を示している。 In FIG. 2, Np1 is the p-type impurity concentration such as boron (B) in the p-type semiconductor substrate which is a starting material of region 1, Nn1 is as phosphorus or arsenic introduced to form the region 2 the a n-type impurity concentration, Np2 denotes the p-type impurity concentration is introduced to form a region 3.
【0057】 [0057]
又、Ncは各領域の正味の不純物濃度(ネット値)を示している。 Further, Nc denotes the net impurity concentration of each region (net value).
【0058】 [0058]
各領域における不純物濃度と厚さはそれぞれ以下の範囲から選択し得る。 The impurity concentration and thickness in each region and each may be selected from the following. 厚さのパラメータとして、基板表面からの接合深さを示す。 As parameters of thickness, showing a junction depth from the substrate surface. 第1半導体領域1は、その不純物濃度ND1が10 14 cm −3 〜10 17 cm −3 、より好ましくは10 15 cm −3 〜10 16 cm −3であり、接合深さは0.1μm〜1000μmである。 The first semiconductor region 1, the impurity concentration ND1 is 10 14 cm -3 ~10 17 cm -3 , more preferably 10 15 cm -3 ~10 16 cm -3 , the junction depth 0.1μm~1000μm it is.
【0059】 [0059]
第2半導体領域2の不純物濃度ND2は10 15 cm −3 〜10 18 cm −3 、より好ましくは10 16 cm −3 〜10 17 cm −3であり、接合深さは0.2μm〜2μmである。 Second impurity concentration ND2 of the semiconductor region 2 is 10 15 cm -3 ~10 18 cm -3 , more preferably from 10 16 cm -3 ~10 17 cm -3 , the junction depth is 0.2μm~2μm .
【0060】 [0060]
半導体領域3の不純物濃度ND3は10 16 cm −3 〜10 19 cm −3 、より好ましくは10 17 cm −3 〜10 18 cm −3であり、接合深さは0.1μm〜0.5μmである。 The impurity concentration ND3 of the semiconductor region 3 10 16 cm -3 ~10 19 cm -3 , more preferably 10 17 cm -3 ~10 18 cm -3 , the junction depth is 0.1μm~0.5μm .
【0061】 [0061]
電極領域4の不純物濃度ND4は、10 18 cm −3 〜10 21 cm −3 、より好ましくは10 19 cm −3 〜10 20 cm −3であり、接合深さは0.1μm〜0.3μmである。 The impurity concentration ND4 of the electrode region 4, 10 18 cm -3 ~10 21 cm -3, more preferably 10 19 cm -3 ~10 20 cm -3 , the junction depth in 0.1μm~0.3μm is there.
【0062】 [0062]
そして、第2半導体領域2の不純物濃度ND2は、第1半導体領域1の不純物濃度ND1より高く、第3半導体領域3の不純物濃度ND3は、第2半導体領域2の不純物濃度ND2より高くなるように定めるとよい。 The second impurity concentration ND2 of the semiconductor region 2 is higher than the first impurity concentration ND1 of the semiconductor region 1, the impurity concentration ND3 of the third semiconductor region 3, so as to be higher than the second impurity concentration ND2 of the semiconductor region 2 it may determine.
【0063】 [0063]
より詳細な説明のため、図3に電極領域4の電圧とその時の容量の関係をグラフに示す。 For a more detailed description, the voltage of the electrode region 4 and the relationship between capacity at that time in the graph in FIG. 電圧が上昇するに伴い容量は減少するが、A点を境に領域4の容量が一定となる。 Although capacity due to voltage rises decreases, the capacity of the region 4 to the point A as a boundary is constant.
【0064】 [0064]
電圧が低いときには、領域2は空乏化しておらず、容量は、領域2と領域3間の空乏層容量成分と、領域2と領域1間の空乏層容量成分に依存して変化することがわかる。 When the voltage is low, the region 2 is not depleted, the capacity, it can be seen that changes depending the depletion layer capacitance component between the region 2 and the region 3, the depletion layer capacitance component between the region 2 and the region 1 . つまり、領域4の電圧が上がるに従い、空乏層が広がるため、徐々に容量が減少するが、上下2つの空乏層が接続されると、受光領域102における領域2はほぼ完全に空乏化し、容量が急激に減少し、その後は一定になる。 That is, in accordance with the voltage of the region 4 rises, the depletion layer spreads, but gradually capacity decreases, when the two upper and lower depletion layers are connected, the region 2 in the light receiving region 102 is almost completely depleted, capacity rapidly decreases, then becomes constant. その遷移点が図中A点であり、以下このA点における電圧を空乏化電圧と称する。 The transition point is point A in the figure, hereinafter referred to as the voltage at the point A and the depletion voltage.
【0065】 [0065]
空乏化電圧は、各領域1,2,3の厚さと不純物濃度に依存して決定されるため、 Depletion voltage is because it is determined depending on the thickness and impurity concentration of each region 1, 2 and 3,
(a)受光素子をリセットした状態における電極領域4の電位、 (A) the potential of the electrode region 4 in a state where reset the light receiving element,
(b)受光素子の光出力が飽和した状態の電極領域4の電圧を、この空乏化電圧以上に設定することで、ホトダイオード自体の容量を、実質的に符号101の底部の接合容量C0程度にまで小さくすることが可能となり、高感度が実現できる。 The (b) the voltage of the electrode region 4 in a state in which the optical output is saturated in the light-receiving element, by setting more than the depletion voltage, the capacitance of the photodiode itself, about the junction capacitance C0 of the bottom of substantially code 101 until it becomes possible to reduce a high sensitivity can be realized.
【0066】 [0066]
ここで、光により発生した電荷が電極領域に蓄積されることにより、電極の電位は変化するが、動作点(電位の変化する範囲)を空乏化電圧以上になるよう設計することにより、電極領域4の容量は線形性を有するため、高感度でかつ線形性の良好な光電変換特性を得ることができる。 Here, by the charge generated by light is accumulated in the electrode region, while the potential of the electrode changes, by designing the operating point (the potential of the change range) the depletion voltage or more so as the electrode area 4 of capacity because of its linearity, it is possible to obtain a good photoelectric conversion characteristics of and linearity and high sensitivity.
【0067】 [0067]
また、空乏化電圧を境に電圧が低くなると容量値は、C0から、領域2の面積で決定される容量値まで指数関数的に増加する。 The capacitance value when the voltage drops to the boundary depletion voltage from C0, increases exponentially up to the capacity value determined by the area of ​​the region 2.
【0068】 [0068]
具体例を挙げて説明するに、領域1の厚さが約600μm、不純物濃度が1×10 16 cm −3 、領域2の接合深さが0.5μm、不純物濃度が1×10 17 cm −3 、領域3の接合深さが0.2μm、不純物濃度が1×10 18 cm −3 、領域4の接合深さが0.2μm、不純物濃度が1×10 19 cm −3 、領域2の上面の面積が80μm×80μm、領域4の上面の面積が1.2μm×1.2μmの受光素子の場合のホトダイオードの容量に比べて領域4が空乏化しない場合のホトダイオードの容量比は約4400倍となる。 In a specific example, a thickness of about 600μm region 1, an impurity concentration of 1 × 10 16 cm -3, 0.5μm junction depth of the regions 2, an impurity concentration of 1 × 10 17 cm -3 , the junction depth of the region 3 is 0.2 [mu] m, the impurity concentration of 1 × 10 18 cm -3, the junction depth of the region 4 is 0.2 [mu] m, the impurity concentration of 1 × 10 19 cm -3, the top surface of a region 2 volume ratio of the photodiode when the area is 80 [mu] m × 80 [mu] m, area than the capacitance of the photodiode in the case of the light receiving element is 1.2 [mu] m × 1.2 [mu] m area of ​​the upper surface of the region 4 4 is not depleted is about 4400 times .
【0069】 [0069]
もし図1(C)のようなポテンシャルプロファイルがない場合、電極領域4の近傍で発生した電子は、そこに到達しやすいが、受光面の端で発生した電子が、約40μm離れた電極領域に到達する確率は極めて低く、結果として、感度が大きく損なわれる。 If there is no potential profile as in FIG. 1 (C), electrons generated in the vicinity of the electrode region 4 is likely to get there, the electrons generated in the end of the light receiving surface, the electrode region remote from about 40μm probability of reaching very low, as a result, sensitivity is significantly impaired.
【0070】 [0070]
これに対し、本実施形態の構造では、少なくとも表面から約1μm以内に発生した電子は受光面内のどこであっても殆ど収集することができる。 In contrast, in the structure of this embodiment, the electrons generated within approximately 1μm from at least the surface can be collected almost be anywhere within the light receiving surface. 特に、青色光のその殆どがシリコン表面1μm以内で吸収されるので、可視光センサで問題となる青色の感度は向上する。 In particular, since most of the blue light is absorbed within the silicon surface 1 [mu] m, a blue sensitivity which is a problem in the visible light sensor is improved.
【0071】 [0071]
また、高エネルギーイオン注入などの技術を用い、基板内部に不純物濃度のピーク値をもつようなレトログレードウエル構造などを用いたり、その逆に基板1の濃度を下げ、空乏層を広げることでより、深いところで発生した電子を収集することもできる。 Further, from the by using techniques such as high-energy ion implantation, or the like retrograde well structure such as to have a peak value of the impurity concentration in the substrate, decreasing concentrations of the substrate 1 in the opposite, extending the depletion layer , it is also possible to collect the electrons generated in the deep.
【0072】 [0072]
さらに、基板表面の高濃度の不純物層を形成し、その上に低不純物濃度のエピタキシャル層を設け、本発明を適用することにより、長波長感度の高い受光部構造を得ることも可能である。 Furthermore, formation of the impurity layer of high concentration of the substrate surface, an epitaxial layer of low impurity concentration is provided thereon, by applying the present invention, it is possible to obtain a high light receiving unit structures long wavelength sensitivity.
【0073】 [0073]
図4は本発明に用いられる読み出し及びリセット回路の一例を示す。 Figure 4 shows an example of a read and reset circuit employed in the present invention. 図4において、D1は本発明による受光素子からなるホトダイオード、M1はMOSトランジスタ等からなるリセットスイッチ、M2はMOSトランジスタ等からなる増幅素子、M3はMOSトランジスタ等からなる負荷であり、選択用スイッチとして用いることもできる。 In FIG. 4, D1 consists of light-receiving element according to the present invention photodiodes, M1 is reset switch consisting of MOS transistors or the like, the amplification device M2 is formed of MOS transistors, etc., M3 is a load consisting of MOS transistors, etc., as a selection switch It can also be used. また、VRはリセット用の基準電圧を与えるリセットライン又はリセット端子、VDDは、電源電圧を与える電源電圧ライン又は電源電圧端子、φ はリセットスイッチM1をオン/オフする為のリセット制御線、V OUTは出力端子である。 Also, VR is a reset line or a reset terminal providing a reference voltage for reset, VDD is the power supply voltage line or the power supply voltage terminal gives a supply voltage, phi R is reset control line for turning on / off the reset switch M1, V OUT is an output terminal.
【0074】 [0074]
図4の読み出し及びリセット回路の動作について説明する。 A description will be given of the operation of the read and reset circuit of FIG. リセット制御線φ に、リセットスイッチM1をオンにしてカソード(図1(A)の領域4)に空乏化電圧以上のリセット用基準電圧を与えて、増幅素子M2のフローティングゲートをリセットした後、リセットスイッチM1をオフすると、光キャリアの蓄積が開始され、増幅素子M2の入力端子の電位が変化する。 To the reset control line phi R, after giving depletion voltage or more reset reference voltage to reset the floating gate of the amplifier element M2 to the cathode to turn on the reset switch M1 (region 4 in FIG. 1 (A)), When turning off the reset switch M1, the optical carrier accumulation is started, the potential of the input terminal of the amplifier element M2 is changed. 所定の蓄積時間が経過した後、選択ラインφ にオンパルスを入力して選択スイッチM3をオンすれば、トランジスタM2,M3を有するソースホロア回路を通して光キャリアに応じた電流が流れ、出力信号が得られる。 After a predetermined accumulation time has elapsed, if on the selection switch M3 to input-pulse to the selected line phi S, a current flows in accordance with the optical carrier through a source follower circuit having the transistors M2, M3, an output signal is obtained .
【0075】 [0075]
(実施形態2) (Embodiment 2)
図5(A)は本実施形態による受光素子の上面図、図5(B)は図5(A)の線分B−B′による断面図である。 FIG. 5 (A) a top view of a light-receiving element according to the present embodiment, FIG. 5 (B) is a sectional view taken along line B-B 'in FIG. 5 (A).
【0076】 [0076]
図5において、符号11は第1導電型(ここではn型)の第1半導体領域、12は第2導電型(ここではp型)の第2半導体領域、13は第1導電型の第3半導体領域、14は第2導電型で不純物濃度の高い電極領域である。 5, the first semiconductor region of the reference numeral 11 denotes a first conductivity type (here n-type), 12 second semiconductor region of a second conductivity type (here p-type), the third of the first conductivity type is 13 semiconductor region 14 is a high electrode region impurity concentration in the second conductivity type.
【0077】 [0077]
本実施形態においては、受光素子を分離する為にLOCOS等と呼ばれる選択酸化法等により形成される素子分離領域(アイソレーション領域)5が形成されている。 In this embodiment, the element isolation region formed by selective oxidation method called LOCOS or the like to separate the light-receiving element (isolation region) 5 are formed.
【0078】 [0078]
つぎに、本実施形態による受光素子の製造方法について説明する。 Next, a method for manufacturing the light-receiving element according to the present embodiment. 不図示の窒化シリコン膜SiNを耐酸化マスクとして形成し、そこから露出した部分に厚い酸化膜を形成する選択酸化法により酸化シリコンSiO からなる素子分離領域5を形成する(図6(A))。 Forming a silicon nitride film SiN not illustrated, as anti-oxidation mask, to form an element isolation region 5 composed of silicon oxide SiO 2 by selective oxidation to form a thick oxide film on the portion exposed therefrom (FIG. 6 (A) ). このような方法はLOCOSとして知られている。 Such a method is known as LOCOS.
【0079】 [0079]
次に、不図示のフォトレジストマスクを形成し、イオン注入を行い、熱処理することにより、p型の第2半導体領域12をn型の半導体基板からなる第1半導体領域11内に形成する。 Next, a photoresist mask (not shown), ion implantation, by heat treatment, is formed in the first semiconductor region 11 composed of the second semiconductor region 12 of the p-type n-type semiconductor substrate. 欠陥が多く存在する素子分離領域5のエッヂ104から、第2半導体領域12のエッヂ103が離れるようにすることで、pn接合により形成される空乏層がエッヂ104に到達しないようにしている。 From edge 104 of the element isolation region 5 where there are many defects, by such edge 103 of the second semiconductor region 12 is separated, the depletion layer formed by the pn junction is prevented from reaching the edge 104. こうすると、欠陥に因る暗電流の発生を抑えることができる(図6(B))。 In this way, it is possible to suppress the generation of dark current due to the defect (Fig. 6 (B)).
【0080】 [0080]
次に、不図示のフォトレジストマスクを形成してイオン注入を行い、フォトレジストマスクを除去して熱処理することにより、n型の第3半導体領域13を基板の表面に形成する(図6(C))。 Next, ion implantation is performed to form a photoresist mask (not shown), by heat treatment to remove the photoresist mask, the third semiconductor region 13 of the n-type formed on the surface of the substrate (FIG. 6 (C )).
【0081】 [0081]
そして、不図示のフォトレジストマスクを形成して、イオン注入を行い、フォトレジストマスク除去後の熱処理により、p型の電極領域14を形成すると、図5(B)に示した構造が得られる。 Then, a photoresist mask (not shown), ion implantation, the heat treatment after the photoresist mask is removed, to form a p-type electrode region 14, the structure shown in Fig. 5 (B) is obtained.
【0082】 [0082]
その後は、必要に応じて表面を覆う絶縁膜を形成し、コンタクトホールを開けて、同じ半導体基板の別の場所に形成された読み出し及びリセット回路と配線を通じて電極領域14を接続すればよい。 Thereafter, an insulating film is formed to cover the surface as needed, by opening the contact holes, through elsewhere formed read and reset circuit and the wiring of the same semiconductor substrate may be connected to the electrode region 14.
【0083】 [0083]
本実施形態は、ホトダイオードのアノードから信号を出力する構成である為、それに用いられる読み出し及びリセット回路の構成も、電位の高低関係や導電型が逆になる。 This embodiment, since a configuration for outputting a signal from the anode of the photodiode, also configuration of the read and reset circuit used therein, the height relationships and the conductivity type of the potential is reversed.
【0084】 [0084]
図7は本発明に用いられる別の読み出し及びリセット回路の回路図である。 Figure 7 is a circuit diagram of another read and reset circuit employed in the present invention. 図7において、D1が本発明の受光素子からなるホトダイオードであり、M2,M3はそれぞれ増幅素子及び選択素子であり、ホトダイオードD1で発生した光電荷を電荷電圧変換して読み出すためのアンプであるソースフォロアを構成している。 In FIG. 7, D1 is photodiode consisting of the light receiving element of the present invention, M2, M3 are each amplifying element and a selection device, which is an amplifier for reading out photoelectric charges generated in the photodiodes D1 and charge-to-voltage conversion source constitute a follower. 画素の選択は、ソースフォロアの低電流源でもあるスイッチM3をON/OFFすることで行った。 Selection of the pixel was performed by ON / OFF switch M3, which is also the low current source of the source follower. 選択スイッチM3で画素の光電荷情報を読み出したのち、リセットスイッチM1により、ホトダイオードD1をリセットした。 After reading out photocharge information of the pixels in the selection switch M3, the reset switch M1, resetting the photodiode D1. リセット電圧(φ −Vth)は、空乏化電圧以上の逆方向電圧がホトダイオードのアノードに印加されるように、リセット電圧を設定した。 The reset voltage (φ R -Vth), as a reverse voltage of more than the depletion voltage is applied to the anode of the photodiode, and sets the reset voltage. ここで、VthはリセットスイッチM1のしきい値である。 Here, Vth is a threshold of the reset switch M1. ソースフォロア構成の増幅素子M2及び選択素子M3の出力は、選択素子のオン時間をずらせて、各光電荷情報をバッファB1、直流成分をカットする結合コンデンサC、バッファB2とを介して、出力する。 The output of the amplifier element M2 and the selection element M3 in source-follower configuration, by shifting the on-time of the selection element, each of the optical charge information buffer B1, coupling capacitor C for cutting the DC component, through the buffer B2, and outputs .
【0085】 [0085]
例えば、空乏化電圧が、ホトダイオードD1の逆方向バイアス電圧で、1.0voltであったため、リセット電圧は、逆方向バイアス電圧で3volt印加される様に設定した。 For example, depletion voltage, the reverse bias voltage of the photodiode D1, since the there was 1.0Volt, the reset voltage was set such that the 3volt applied in reverse bias voltage. 即ち、端子VDDに印加される電源電圧を5voltで利用した場合、リセット端子VRに印加される電圧を2.0voltに設定し読み出し動作を行った。 That is, when using the power supply voltage applied to the terminal VDD at 5Volt, were read operation to set the voltage applied to the reset terminal VR on 2.0Volt.
【0086】 [0086]
本実施形態において、受光面のサイズを40μm×40μmとし、電極領域14の上面のサイズを、6μm×6μmとした場合、ホトダイオードの容量は3.8fFと、従来に比べかなり低くなり、高い光電変換感度を得ることができた。 In the present embodiment, the size of the light receiving surface and 40 [mu] m × 40 [mu] m, if the size of the upper surface of the electrode region 14, and the 6 [mu] m × 6 [mu] m, the capacity of the photodiode and 3.8FF, considerably lower than the conventional, high photoelectric conversion it was possible to obtain a sensitivity.
【0087】 [0087]
また、本実施形態においては、受光面前領域での映像情報を得られ、高精細な映像を得ることができる。 In the present embodiment, to obtain the image information on the light receiving presence region, it is possible to obtain a high-definition image.
【0088】 [0088]
特に本実施形態は、光の収集効率が悪くなるような受光面が大きい受光素子の場合に有効である。 In particular, the present embodiment is effective when the light receiving surface, such as collection efficiency of light becomes poor larger light receiving element. 受光面のサイズが20μm角以上になると、収集効率が悪化しはじめることから、特にこのサイズより大きな受光面をもつ受光素子に有効である。 When the size of the light receiving surface is equal to or greater than 20μm square, since the collection efficiency begins to deteriorate, it is effective to the light receiving element, particularly having a large light receiving surface than this size.
【0089】 [0089]
(実施形態3) (Embodiment 3)
図8(A)は本発明による実施形態3による受光素子の上面を、図8(B)は図8(A)の線分C−C′による断面を示している。 Figure 8 (A) is the upper surface of the light receiving element according to Embodiment 3 of the present invention, and FIG. 8 (B) shows a section along the line C-C 'in FIG. 8 (A).
【0090】 [0090]
図5(A),(B)に示した形態と異なる点は、第2半導体領域が互いに不純物濃度の異なる2つの領域からなる点である。 FIG. 5 (A), the form is different from that shown (B), the in that the second semiconductor region is composed of two regions having different impurity concentrations from each other. 図8において、電極領域14に接する内部領域22は、外部領域12よりも不純物濃度が高く、且つ電極領域14より不純物濃度が低い。 8, inner region 22 in contact with the electrode region 14 has a higher impurity concentration than the outer region 12, and a lower impurity concentration than the electrode region 14. 内部領域22の接合深さは外部領域12より浅くても或いは深くてもよい。 The junction depth of the inner region 22 may be or deep shallower than the outer region 12.
【0091】 [0091]
図9は、図8(A)の線分C−C′に沿った方向におけるポテンシャルプロファイルを示している。 Figure 9 shows a potential profile in the direction along the line C-C 'in FIG. 8 (A). 互いに不純物濃度の異なる内部領域22と外部領域12より、図1(C)よりも急なポテンシャル勾配が形成される。 Than the inner region 22 and outer region 12 having different impurity concentrations from each other, a steep potential gradient is formed than FIG 1 (C). こうして、受光面端部において発生した電荷を、電極領域14に集めやすくなり、光信号読み出し時間を短くすることができる。 Thus, electric charges generated in the light receiving surface end, it collected easily in the electrode region 14, it is possible to shorten the optical signal read time.
【0092】 [0092]
つぎに、本実施形態による受光素子の製造方法について、図10を参照しつつ説明する。 Next, a manufacturing method of a light-receiving element according to the present embodiment will be described with reference to FIG. 10. n型の半導体基板11に、不図示の窒化シリコン膜を耐酸化マスクとして形成し、そこから露出した部分に厚い酸化膜を形成する選択酸化法により酸化シリコンからなる素子分離領域5を形成する(図10(A))。 The n-type semiconductor substrate 11, a silicon nitride film not shown is formed as anti-oxidation mask, the selective oxidation method to form a thick oxide film on the portion exposed therefrom to form an element isolation region 5 composed of silicon oxide ( Fig. 10 (A)).
【0093】 [0093]
不図示のフォトレジストマスクを形成し、イオン注入を行い、熱処理することにより、p型の第2半導体領域12をn型の半導体基板からなる第1半導体領域11内に形成する。 Forming a photoresist mask (not shown), ion implantation, by heat treatment, it is formed in the first semiconductor region 11 composed of the second semiconductor region 12 of the p-type n-type semiconductor substrate. 欠陥が多く存在する素子分離領域5のエッヂ104から、第2半導体領域12のエッヂ103が離れるようにすることで、pn接合により形成される空乏層がエッヂ104に到達しないようにしている。 From edge 104 of the element isolation region 5 where there are many defects, by such edge 103 of the second semiconductor region 12 is separated, the depletion layer formed by the pn junction is prevented from reaching the edge 104.
【0094】 [0094]
こうすると、欠陥に因る暗電流の発生を抑えることができる。 In this way, it is possible to suppress the generation of dark current due to defects. そして、不図示のフォトレジストマスクを形成し、イオン注入と熱処理により不純物濃度の高い内部領域22を形成する(図10(B))。 Then, a photoresist mask (not shown), to form a high impurity concentration inside region 22 by ion implantation and heat treatment (FIG. 10 (B)).
【0095】 [0095]
つぎに、イオン注入と熱処理により、n 型の第3半導体領域13を形成する(図10(C))。 Next, by ion implantation and heat treatment, to form a third semiconductor region 13 of n + -type (FIG 10 (C)).
【0096】 [0096]
そして、イオン注入と熱処理により、p 型の電極領域14を形成すると、図8(B)の構造が得られる。 Then, by ion implantation and heat treatment, to form a p + -type electrode region 14, the structure shown in FIG. 8 (B) is obtained.
【0097】 [0097]
その後は、必要に応じて表面を覆う透明な絶縁膜を形成し、絶縁膜に開孔を形成し、同じ半導体基板の別の場所に形成された読み出し及びリセット回路と、配線を通じて、電極領域14を接続すればよい。 Then necessary to form a transparent insulating film covering the surface if, to form an opening in the insulating film, and a read and reset circuit formed in another location on the same semiconductor substrate, through the wiring, the electrode region 14 it may be connected to.
【0098】 [0098]
本実施形態による読み出し回路やリセット回路としては、前述したとおり図7に示したものと同じ回路を採用し得る。 The read circuit and a reset circuit according to the present embodiment may employ the same circuit as that shown in FIG. 7 as described above.
【0099】 [0099]
(実施形態4) (Embodiment 4)
図11(A)は本実施形態による受光素子の上面を、図11(B)は図11(A)の線分D−D′による断面を示している。 Figure 11 (A) is a top surface of the light-receiving element according to the present embodiment, FIG. 11 (B) shows a section along the line D-D 'in FIG. 11 (A).
【0100】 [0100]
図5(A),(B)に示した形態と異なる点は、p型の半導体基板6の表面にエピタキシャル成長により形成したn型のエピタキシャル層21を第1半導体領域とした点である。 FIG. 5 (A), the differences from the embodiment shown in (B) is that the epitaxial layer 21 of n-type formed by epitaxial growth on the surface of the p-type semiconductor substrate 6 and the first semiconductor region. このn型のエピタキシャル層21を形成した後、イオン注入等でp型の第2半導体領域12を形成し、更に、イオン注入と熱処理により、n 型の第3半導体領域13を形成し、そして、イオン注入と熱処理により、p 型の電極領域14を形成する。 After forming the epitaxial layer 21 of n-type, forming a second semiconductor region 12 of p-type by ion implantation or the like, by ion implantation and heat treatment, to form a third semiconductor region 13 of n + -type, and , by ion implantation and heat treatment to form the p + -type electrode region 14.
【0101】 [0101]
本実施形態においては、n型のエピタキシャル層21を形成する代わりに、p型の半導体基板内にイオン注入と熱処理により形成したn型のウエルを用いることもできる。 In this embodiment, instead of forming the n-type epitaxial layer 21, it is also possible to use a p-type n-type well formed by ion implantation and heat treatment in the semiconductor substrate.
【0102】 [0102]
本実施形態によれば、p型の基板の深い位置で発生した電荷がp型の第2半導体領域12に達することを防止できる。 According to this embodiment, it is possible to prevent the charges generated in the deep position of the p-type substrate reaches the second semiconductor region 12 of p-type.
【0103】 [0103]
具体的には、ウエルの厚さを例えば4μm程度にすると、受光素子の表面から約4μm離れた深さの位置で発生するホールの殆どが、p型の基板に流れる為、暗電流の発生を抑制できる。 Specifically, when the thickness of the example 4μm about the well, most of holes generated at the position of the surface depth distance of about 4μm from of the light receiving element, to flow in the p-type substrate, the generation of dark current It can be suppressed.
【0104】 [0104]
図5(A),(B)のような構造の場合には、リセット回路や読み出し回路を駆動する際に発生するノイズが、第2の半導体領域に入り込み易い。 FIG. 5 (A), when the structure, such as (B), the noise generated when driving the reset circuit and the readout circuit, readily enters the second semiconductor region. 一方、本実施形態のように、個々に或いは全画素に共通に形成されたウエル内に、第2の半導体領域を形成することにより、上記ノイズの入り込みを抑制できる。 On the other hand, as in this embodiment, individually or in a well formed in common to all the pixels, by forming the second semiconductor region can suppress entry of the noise.
【0105】 [0105]
(実施形態5) (Embodiment 5)
図12は本実施形態5による受光素子の上面を示しており、図13は図12の線分E−E′による断面を、図14は図12の線分F−F′による断面を、それぞれ示している。 Figure 12 shows a top surface of the light-receiving element according to the present embodiment 5, FIG. 13 is 'a cross-section according to FIG. 14 line F-F' of FIG. 12 line E-E in FIG. 12 a section along each shows.
【0106】 [0106]
図12において、開口部OP中に受光素子となるホトダイオードを構成するp型の第2の半導体領域32が形成され、この領域32中にはp型の内部領域22が形成されている。 12, is formed a second semiconductor region 32 of p-type constituting a photodiode as a light receiving element in the opening OP is, inner region 22 is formed of p-type in this region 32. また、内部領域22中にはp の電極領域34が形成されており、この電極領域34は、リセット用スイッチとなるMOSトランジスタM1のドレイン部、及び増幅素子となるソースホロアMOSトランジスタM2のゲート部に第1の金属層で形成される配線15により電気的に接続されている。 Further, in the inner region 22 and p + electrode region 34 is formed, the electrode region 34, the drain of the MOS transistor M1 as a reset switch, and the gate of the source follower MOS transistor M2 as the amplifier element It is electrically connected by the wiring 15 formed in the first metal layer. また、受光素子の開口部OPは第2の金属層で形成される遮光層17により規定され、かつこの遮光層17は電源に接続され、所定の基準電位に固定されている。 The opening OP of the light-receiving element is defined by the light shielding layer 17 formed in the second metal layer, and the light-shielding layer 17 is connected to a power source, and is fixed to a predetermined reference potential.
【0107】 [0107]
ここで、p 型の電極領域34は開口部の中心よりもリセット用のMOSトランジスタM1のドレイン部、及びソースホロアMOSトランジスタM2が配置されている方向へ寄せて配置されており、かつ、電極領域34と反対側には第1半導体領域としてのn型ウエル領域31の電位を定めるための電源線16が設けられている。 Here, p + -type electrode region 34 is arranged close than the center of the opening the drain of the MOS transistor M1 for resetting, and a direction source follower MOS transistor M2 are arranged, and electrode area 34 and on the opposite side of the power supply line 16 for determining the potential of the n-type well region 31 as a first semiconductor region is provided. 尚、同図において開口部OPの大きさは40μm×60μmとしている。 The size of the opening OP in the figure is set to 40 [mu] m × 60 [mu] m.
【0108】 [0108]
図13、図14を見れば、p型半導体基板6に設けられたn型ウエル領域31の開口部OP中に第2半導体領域32が形成され、さらに第2半導体領域32中に内部領域22が形成され、さらに内部領域22中に電極領域34が島状に設けられている様子がわかる。 13, if you look at the Figure 14, the second semiconductor region 32 is formed in an opening portion OP of the n-type well region 31 provided in the p-type semiconductor substrate 6, the interior region 22 is further in the second semiconductor region 32 is formed, it is seen further how the electrode region 34 in the inner region 22 is provided in an island shape.
【0109】 [0109]
また、第2半導体領域32、内部領域22の主表面には、第3半導体領域としてn型表面領域33が設けられ、n型ウエル領域31と開口部OPの端で電気的に接続されている。 The second semiconductor region 32, the main surface of the interior region 22, n-type surface region 33 is provided as the third semiconductor region and is electrically connected at the edge of the n-type well region 31 and the opening OP .
【0110】 [0110]
従って、p型半導体からなる第2半導体領域32及び内部領域22とn型半導体からなる第1及び第3半導体領域31,33とのpn接合によってホトダイオードが形成されており、ホトダイオードで光電変換された光キャリアはp 型半導体からなる電極領域34に収集され、第1の金属層で形成される配線15の電位を変化せしめる。 Therefore, are photodiodes formed by the pn junction between the second semiconductor region 32 and the inner region 22 and the first and third semiconductor regions 31 and 33 made of n-type semiconductor of p-type semiconductor, it has been photoelectrically converted by the photodiode photocarriers are collected to the electrode region 34 composed of a p + -type semiconductor, allowed to change the potential of the wiring 15 formed in the first metal layer.
【0111】 [0111]
さらに、電極領域34、第2の金属層で形成される遮光層17の上部には保護膜18が設けられている。 Furthermore, the electrode region 34, the upper part of the light shielding layer 17 formed in the second metal layer protective film 18 is provided.
【0112】 [0112]
ここで、図12に示すように、p 型領域34は開口部OPの中心よりもリセット用MOSトランジスタM1、及びソースホロアMOSトランジスタM2が配置されている側、すなわち図14中の右側に配置されており、一方、n型ウエル領域31に電圧を供給するための電源線16のコンタクトはp 型領域(1511)の反対側のみに配置されている。 Here, as shown in FIG. 12, p + -type region 34 is arranged side resetting MOS transistor M1 than the center of the opening OP, and the source follower MOS transistor M2 are arranged, i.e. on the right side in FIG. 14 and which, on the other hand, the contact of the power supply line 16 for supplying a voltage to the n-type well region 31 is arranged only on the opposite side of the p + -type region (1511).
【0113】 [0113]
尚、ここで、n型ウエル領域31はp型基板6中に形成され、かつ画素ごとに素子分離領域として働くp型ウエル領域7で周囲を囲まれており、画素ごとにpn接合によって電気的に分離された構造となっている。 Note that, n-type well region 31 is formed in the p-type substrate 6, and are surrounded by a p-type well region 7 acting as an element isolation region for each pixel, electrically by pn junction for each pixel and it has a separate structure in.
【0114】 [0114]
図13、図14において、おのおのの領域のおおよその表面濃度及び接合深さの代表的値を以下に示す。 13, 14 shows a representative value of the approximate surface concentration and junction depth of each region below.
【0115】 [0115]
p型基板6 :約1×10 15 (cm −3 p-type substrate 6: about 1 × 10 15 (cm -3)
第1半導体領域31:約1×10 17 (cm −3 )/約4.0μm The first semiconductor region 31: about 1 × 10 17 (cm -3) / about 4.0μm
第2半導体領域32:約2×10 17 (cm −3 )/約0.35μm The second semiconductor region 32: about 2 × 10 17 (cm -3) / about 0.35μm
内部領域22 :約3×10 17 (cm −3 )/約0.30μm Interior region 22: about 3 × 10 17 (cm -3) / about 0.30μm
第3半導体領域33:約3×10 18 (cm −3 )/約0.20μm The third semiconductor region 33: about 3 × 10 18 (cm -3) / about 0.20μm
電極領域34 :約3×10 19 (cm −3 Electrode region 34: about 3 × 10 19 (cm -3)
また、本実施例における領域32、領域22のおのおのの空乏化電圧は、 Further, each of the depletion voltage of the region 32, region 22 in this embodiment,
領域32:約−1.0V Region 32: about -1.0V
領域22:約−1.5V Region 22: about -1.5V
となっている。 It has become.
【0116】 [0116]
従って、領域32、領域22の空乏化電圧が電極領域34に向かって高くなっているため、光キャリアのポテンシャルの勾配が形成され、より効率よく光キャリアを電極領域34部分に収集することが可能となる。 Thus, region 32, since the depletion voltage of the region 22 is higher toward the electrode region 34, a potential gradient of the optical carriers is formed, it can be more efficiently collecting light carriers to the electrode region 34 part to become.
【0117】 [0117]
また、本実施形態においては、領域32及び領域22の角部がすべて鈍角から成るように露光用のフォトマスク(レチクル)を形成しているため、コーナー部の電界不均一によるポテンシャルの溝が形成されにくく、残像特性が向上する。 In the present embodiment, since forming a photomask for exposure corner region 32 and the region 22 are all as consisting obtuse (reticle), the groove of the potential due to the electric field non-uniformity of the corners formed hardly, afterimage characteristics are improved. さらに、領域31はp型基板6中に形成され、かつ画素ごとにp型ウエル領域7で周囲を囲まれた構造となっているため、隣接画素へ光キャリアが混入することにより発生するクロストークを、ほぼ完全に抑制することができ、高品質な解像パターンを得ることができる。 Furthermore, since the region 31 has a formed in the p-type substrate 6, and is surrounded by the p-type well region 7 for each pixel structure, crosstalk generated by photocarriers to adjacent pixels from being mixed and it can be substantially completely suppressed, it is possible to obtain a high quality resolution pattern.
【0118】 [0118]
また、ある画素に飽和以上の光キャリアが蓄積されても、あふれた光キャリアは、周囲のp型ウエル領域7や基板6に吸収されるため、他の画素へ影響を与えることなく、にじみの少ない、高品質な画像を得ることができる。 Also stored saturation or more optical carriers in a certain pixel, the overflowing photocarriers, is absorbed in the p-type well region 7 and the substrate 6 around, without affecting the other pixels, blur small, high-quality image can be obtained.
【0119】 [0119]
尚、本実施形態においては、ホトダイオードを形成する領域として、領域32、及び領域22を図示しているが、例えば、内部領域22の内側に電極領域34を含むような第2のp型内部領域を設け、この第2の内部領域における空乏化電圧を内部領域22の空乏化電圧よりも高くなるような不純物濃度、及び接合深さに設定することにより、さらに低残像特性を有する受光素子を形成することも可能である。 In the present embodiment, as a region for forming the photodiode, region 32, and are illustrated region 22, for example, the second p-type inner region, such as the inside of the internal region 22 includes the electrode region 34 the provided, by setting the depleting voltage in the second interior region impurity concentrations higher than the depletion voltage of the internal region 22, and the junction depth, forming a light-receiving device further having a low residual image characteristic it is also possible to.
【0120】 [0120]
(実施形態6) (Embodiment 6)
図15は本実施形態6による受光素子の上面を示しており、図16は図15の線分G−G′による断面を、図17は図15の線分H−H′による断面を、それぞれ示している。 Figure 15 shows a top surface of the light-receiving element according to the present embodiment 6, 16 'the cross-section by, 17 line H-H in FIG. 15' line G-G in FIG. 15 a section along each shows.
【0121】 [0121]
本実施形態が図12〜図14に示した形態と異なる点は、p型半導体からなる内部領域22の平面形状を、幅が徐々に変化する部分をもつように、変更した点にある。 The present embodiment is different from the embodiment shown in FIGS. 12 to 14, the planar shape of the inner region 22 composed of a p-type semiconductor, so as to have a portion gradually varying in width lies in changing.
【0122】 [0122]
また、その幅が図中下方に向かって狭くなる部分22Aは、図中上方から受光面(開口部)の中心を越えて下方に延在している。 The narrower portion 22A width thereof downward in the figure, extends downward from the upper in the figure beyond the center of the light-receiving surface (opening portion).
【0123】 [0123]
なお、図17に示す符号8は高不純物濃度のコンタクト領域であり、電源線16のカソードコンタクトになっている。 Reference numeral 8 shown in FIG. 17 is a contact region of a high impurity concentration, which is the cathode contact of the power supply line 16.
【0124】 [0124]
図15〜図17において、開口部OP中に受光素子となるホトダイオードの第2半導体領域が形成され、この領域32中には内部領域22が形成されている。 In FIGS. 15 to 17, a second semiconductor region of the photodiode serving as the light receiving element in the opening OP is formed, the interior region 22 is formed in this region 32. また、内部領域22中には電極領域34が形成されており、この領域34は、リセット用MOSトランジスタM1のドレイン部、及びソースホロアMOSトランジスタM3のゲート部に第1の金属層で形成される配線15により電気的に接続されている。 Further, in the inner region 22 and the electrode region 34 is formed, this region 34, the drain part of the resetting MOS transistor M1, and a first wiring formed in the metal layer to the gate of the source follower MOS transistor M3 It is electrically connected by 15. また、受光素子の開口部OPは第2の金属層で形成される遮光層17により規定され、かつこの遮光層17は電源に接続され、所望の電位に固定されている。 The opening OP of the light-receiving element is defined by the light shielding layer 17 formed in the second metal layer, and the light-shielding layer 17 is connected to a power source, and is fixed to a desired potential.
【0125】 [0125]
ここで、電極領域34は開口部の中心よりもリセット用MOSトランジスタM1のドレイン部、及びソースホロアMOSトランジスタM2が配置されている方向へ偏って配置されており、かつ、電極領域34と反対の開口部側には、第1半導体領域としてのn型ウエル領域31に逆バイアス電電を供給するための電源線16が設けられている。 The drain of the reset MOS transistor M1 of the center of the electrode region 34 is opening, and the source follower MOS transistor M2 are arranged biased toward disposed, and the opposite openings and the electrode region 34 the section-side power supply line 16 for supplying a reverse bias electric conductivity to n-type well region 31 as a first semiconductor region is provided. 尚、同図において開口部OPの大きさは40μm×60μmとしている。 The size of the opening OP in the figure is set to 40 [mu] m × 60 [mu] m.
【0126】 [0126]
また、領域32及び領域22の主表面には、第3半導体領域としてのn型表面領域33が設けられ、n型ウエル領域31と電気的に接続されている。 Further, the main surface of the region 32 and region 22, n-type surface region 33 serving as a third semiconductor region is provided and is connected n-type well region 31 and electrically.
【0127】 [0127]
従って、p型の領域32及び領域22とn型の領域31及び領域33とのpn接合によってホトダイオードが形成されており、ホトダイオードで光電変換された光キャリアは領域34に収集され配線15の電位を変化せしめる。 Therefore, are photodiodes formed by the pn junction between the p-type region 32 and the region 22 and the n-type region 31 and region 33, the potential of the light carrier is collected in the area 34 wire 15 that has been photoelectrically converted by the photodiode allowed to change.
【0128】 [0128]
さらに、第2の金属層で形成される遮光層17の上部には保護膜17が設けられている。 Further, the protective film 17 is provided above the light-shielding layer 17 formed in the second metal layer.
【0129】 [0129]
ここで、電極領域34は開口部の中心よりもリセット用MOSトランジスタM1及びソースホロアMOSトランジスタM2が配置されている側、すなわち図17中の右側に配置されており、一方、n型ウエル領域31の電位を供給するための電源線16のコンタクトは電極領域34と反対側(図17の左側)のみに配置されている。 Here, the electrode region 34 is disposed side, i.e. the right side in FIG. 17, the resetting MOS transistor M1 and the source follower MOS transistor M2 than the center of the opening is located, whereas, the n-type well region 31 contact of the power supply line 16 for supplying a potential is disposed only on the opposite side (left side in FIG. 17) and the electrode region 34.
【0130】 [0130]
尚、ここで、n型ウエル領域31はp型基板6中に形成され、かつ画素ごとにp型ウエル領域7で周囲を囲まれており、画素ごとに電気的に分離された構造となっている。 Note that, n-type well region 31 is formed in the p-type substrate 6, and are surrounded by a p-type well region 7 for each pixel, becomes electrically isolated structure for each pixel there.
【0131】 [0131]
さらに、内部領域22は電極領域34に向かって、その幅がW1からW2(W2>W1)と徐々に広がる形状を有しており、また、領域32及び領域22の上面の角部は、すべて90度より大きい鈍角から成る形状を有している。 Additionally, interior region 22 toward the electrode region 34, the width has gradually spread shape from W1 and W2 (W2> W1), also, the corner portion of the upper surface of region 32 and region 22 are all It has a shape consisting of obtuse greater than 90 degrees.
【0132】 [0132]
図16、図17において、おのおのの領域のおおよその表面濃度/接合深さの代表値を、以下に示す。 16 and 17, a representative value of approximate surface concentration / junction depth of each region are shown below.
【0133】 [0133]
p型基板6:約1×10 15 (cm −3 p-type substrate 6: about 1 × 10 15 (cm -3)
領域31 :約1×10 17 (cm −3 )/約4.0μm Region 31: about 1 × 10 17 (cm -3) / about 4.0μm
領域32 :約2×10 17 (cm −3 )/約0.35μm Region 32: about 2 × 10 17 (cm -3) / about 0.35μm
領域22 :約3×10 17 (cm −3 )/約0.30μm Region 22: about 3 × 10 17 (cm -3) / about 0.30μm
領域33 :約3×10 18 (cm −3 )/約0.20μm Region 33: about 3 × 10 18 (cm -3) / about 0.20μm
領域34 :約3×10 19 (cm −3 Region 34: about 3 × 10 19 (cm -3)
また、本実施例における領域32、領域22のおのおのの空乏化電圧は、 Further, each of the depletion voltage of the region 32, region 22 in this embodiment,
領域32:約−1.0V Region 32: about -1.0V
領域22:約−1.5V Region 22: about -1.5V
となっている。 It has become.
【0134】 [0134]
従って、領域32、領域22の空乏化電圧が電極領域34に向かって大きくなっているため、光キャリアのポテンシャルの勾配が形成され、より効率よく光キャリアを領域54に収集することが可能となる。 Accordingly, since the region 32, the depletion voltage of the region 22 is larger toward the electrode region 34, a potential gradient of the optical carriers is formed, it is possible to collect in the area 54 more efficiently photocarriers .
【0135】 [0135]
さらに、第1半導体領域であるn型ウエル領域31の電位を固定するための電圧を供給する電源線16は領域34の反対側に設けられているため、光生成電子による光電流が、n型ウエル領域31内をコンタクト領域8に向かって流れることにより、コンタクト領域8から領域34に向かってポテンシャル勾配が生成され、光生成ホールをより効率よくp 型領域511部分に収集することができ、残像特性が向上する。 Further, since the power supply line 16 for supplying a voltage to fix the potential of the n-type well region 31 is a first semiconductor region is provided on the opposite side of the region 34, a photocurrent due to photogenerated electrons, n-type by flowing the well region 31 toward the contact region 8, the potential gradient toward the contact region 8 in the area 34 is generated, it is possible to collect the photogenerated holes to efficiently p + -type region 511 parts, afterimage characteristics are improved.
【0136】 [0136]
加えて、本実施形態においては、領域22を領域34に向かってその幅が広がる部分を有しているため、ポテンシャル勾配によって領域22の先端部に到達した光生成ホールが領域34に向かって流れる場合、光生成ホールによる光電流に対して領域22のシート抵抗が徐々に小さくなることにより、高速に光生成ホールを領域34に収集することが可能となるため、高速動作時における残像特性が向上する。 In addition, in the present embodiment, since it has a portion where the width increases towards the region 22 to the region 34, the light generated holes reaching the tip region 22 by the potential gradient flows toward the area 34 If, by the sheet resistance of the region 22 is gradually decreased relative to the photocurrent due to photogenerated holes, it becomes possible to collect photogenerated holes in the region 34 at a high speed, improving the afterimage characteristics during high speed operation to.
【0137】 [0137]
また、領域22の先端を開口OPの中心を越えて配置している為、コンタクト領域8側でのホールの収集効率が向上する。 Also, because of the placement of the distal end region 22 beyond the center of the opening OP, improves hole collection efficiency in the contact region 8 side.
【0138】 [0138]
また、領域32及び領域22のコーナーがすべて鈍角から成る形状になっているため、コーナー部の電界不均一によるポテンシャルの溝が形成されにくく、残像特性はさらに向上する。 Also because the device has a shape composed of a corner all obtuse region 32 and region 22, hardly groove of the potential due to the electric field non-uniformity of the corner portion is formed, residual image characteristic is further improved. このような形状は、フォトレジストの露光時に用いるフォトマスクのパターンにより容易に作れる。 Such a shape, easily make the pattern of the photomask used at the time of exposure of the photoresist.
【0139】 [0139]
さらに、領域31はp型基板6中に形成され、かつ画素ごとにp型ウエル領域7で周囲を囲まれた構造となっているため、隣接画素へ光キャリアが混入することにより発生するクロストークをほぼ完全に抑制することができ、高品質な解像パターンを得ることができる。 Furthermore, since the region 31 has a formed in the p-type substrate 6, and is surrounded by the p-type well region 7 for each pixel structure, crosstalk generated by photocarriers to adjacent pixels from being mixed can be almost completely suppressed, it is possible to obtain a high quality resolution pattern.
【0140】 [0140]
また、ある画素に飽和以上の高キャリアが蓄積されても、あふれた光キャリアは周囲の領域7や基板6に吸収されるため、他の画素へ影響を与えることなく、にじみの少ない、高品質な画素を得ることができる。 Further, even if the saturation more high carrier to a certain pixel are accumulated, the overflowing photocarriers to be absorbed in the area 7 and the substrate 6 around, without affecting the other pixels, less bleeding, high quality it can be obtained a pixel.
【0141】 [0141]
尚、本実施例においては、ホトダイオードを形成する領域として、領域32及び領域22を図示しているが、例えば、内部領域22の内側に更に領域34を含むような第2の内部領域22を設け、この第2の内部領域における空乏化電圧を内部領域22の空乏化電圧よりも高くなるような不純物濃度、及び接合深さに設定することにより、さらに低残像特性を有する受光素子を形成することも可能である。 In the present embodiment, as a region for forming the photodiode, it is illustrated the regions 32 and regions 22, for example, the second interior region 22 to include a further region 34 inside the inner region 22 is provided , by setting the depleting voltage in the second interior region impurity concentrations higher than the depletion voltage of the internal region 22, and the junction depth, to form a light-receiving element further having a low residual image characteristic it is also possible.
【0142】 [0142]
(実施形態7) (Embodiment 7)
図18は本実施形態による受光素子の上面を、図19は図18の線分I−I′による断面を示している。 Figure 18 is a top surface of the light-receiving element according to the present embodiment, FIG. 19 shows a section along the line I-I 'in FIG. 18.
【0143】 [0143]
本実施形態7の受光素子の特徴は、電極領域34と半導体領域33との間のオフセット領域に低不純物濃度のドープ領域43を形成した点にある。 Features of the light-receiving element of the present embodiment 7 is in the offset region between the electrode region 34 and the semiconductor region 33 to the point of forming a doped region 43 of low impurity concentration.
【0144】 [0144]
図18、図19において、開口部OP中に受光素子となるホトダイオードの第2半導体領域32としてのp型領域が形成され、このホトダイオードのp型領域32中に形成された電極領域34としてのp 型領域は、リセット用MOSトランジスタM1のドレイン部、及びソースホロアMOSトランジスタM2のゲート部に第1の金属層で形成される配線15により、電気的に接続されている。 Figure 18, p in the Figure 19, p-type region of the second semiconductor region 32 of the photodiode as a light receiving element in the opening OP is formed as an electrode region 34 formed in the p-type region 32 of the photodiode + -type region, the drain of the reset MOS transistor M1, and the first wiring 15 formed of the metal layer to the gate of the source follower MOS transistors M2, are electrically connected. また、受光素子の開口部OPは第2の金属層で形成される遮光層17により規定され、かつこの遮光層17は電源に接続され、所望の電位に固定されている。 The opening OP of the light-receiving element is defined by the light shielding layer 17 formed in the second metal layer, and the light-shielding layer 17 is connected to a power source, and is fixed to a desired potential. ここで、開口部OPの大きさは40μm×40μmとしている。 Here, the size of the opening portion OP is set to 40 [mu] m × 40 [mu] m.
【0145】 [0145]
p型半導体基板6に設けられたn型ウエル領域31の開口部OP中にp型領域32が形成され、さらにp型領域32中にはp 型領域34が島状に設けられている。 p-type region 32 in an opening portion OP of the n-type well region 31 provided in the p-type semiconductor substrate 6 is formed, the more the p-type region 32 are provided p + -type region 34 in an island shape.
【0146】 [0146]
また、p型領域34の主表面には、第3半導体領域としてのn型表面領域33が設けられ、n型ウエル領域31と電気的に接続されている。 Further, the main surface of the p-type region 34, the 3 n-type surface region 33 serving as a semiconductor region is provided and is electrically connected to the n-type well region 31.
【0147】 [0147]
ここで、n型表面領域33は直接p 型領域34と接しないように約2μmのオフセット(間隔)を設けて配置され、さらに、このオフセット領域を含む受光素子全面に第2のn型表面領域43が形成されている。 Here, n-type surface region 33 is disposed directly provided p + -type region 34 and not in contact as about 2μm offset (spacing), further, a second n-type surface light-receiving device over the entire surface including the offset region region 43 is formed.
【0148】 [0148]
従って、p型領域32とn型の領域31,33,43とのpn接合によってホトダイオードが形成されており、ホトダイオードで光電変換された光キャリアはp 型の電極領域34に収集され、第1の金属層で形成される配線15の電位を変化せしめる。 Accordingly, and photodiode is formed by the pn junction between the p-type region 32 and n-type regions 31,33,43, photocarriers photoelectrically converted by the photodiode are collected to the p + -type electrode region 34, a first allowed to change the potential of the wiring 15 formed of the metal layer.
【0149】 [0149]
さらに、半導体表面と第1の金属層との間、及び第1の金属層と第2の金属層との間には層間絶縁膜9が配され、第2の金属層で形成される遮光層17の上部には保護膜18が設けられている。 Furthermore, between the semiconductor surface and the first metal layer, and the interlayer insulating film 9 is disposed between the first metal layer and second metal layer, the light-shielding layer formed in the second metal layer protective film 18 is provided on top of the 17.
【0150】 [0150]
図19において、おのおのの領域のおおよその表面濃度/接合深さを以下に示す。 19, the approximate surface concentration / junction depth of each region below.
【0151】 [0151]
p型基板6 :約1×10 15 (cm −3 p-type substrate 6: about 1 × 10 15 (cm -3)
n型ウエル領域31 :約1×10 17 (cm −3 )/約4.0μm n-type well region 31: about 1 × 10 17 (cm -3) / about 4.0μm
p型領域32 :約2×10 17 (cm −3 )/約0.35μm p-type region 32: about 2 × 10 17 (cm -3) / about 0.35μm
第1のn型表面領域33:約3×10 18 (cm −3 )/約0.20μm The first n-type surface region 33: about 3 × 10 18 (cm -3) / about 0.20μm
第2のn型表面領域43:約3×10 17 (cm −3 )/約0.1μm The second n-type surface region 43: about 3 × 10 17 (cm -3) / about 0.1μm
型領域34 :約3×10 19 (cm −3 p + -type region 34: about 3 × 10 19 (cm -3)
従って、仮に第2のn型表面領域43がない場合には、オフセット領域の表面近傍は不純物濃度が10 17 cm −3以下のp型領域となる。 Therefore, if when there is no second n-type surface region 43, near the surface of the offset region impurity concentration becomes 10 17 cm -3 or less in the p-type region. 又、半導体表面近傍のボロン濃度は製造プロセスにより変動しやすいため、このオフセット領域で発生するキャリアが暗電流、及び暗電流ばらつきの原因となる。 Also, the boron concentration of the semiconductor near the surface for easy variation by a production process, carriers generated in the offset region becomes a cause of dark current, and the dark current variation.
【0152】 [0152]
一方、このオフセット領域を形成しないようにp 型領域34と第1のn型表面領域33とを接触させると、p 型領域34と第1のn型表面領域33の間の逆バイアスによりブレークダウンを引き起こし易くなる。 On the other hand, if this offset region p + -type region 34 so as not to form a contacting the first n-type surface region 33, the reverse bias between the p + -type region 34 and the first n-type surface region 33 It tends to cause a breakdown.
【0153】 [0153]
これに対して、この第2のn型表面領域43の表面濃度を、10 17 〜10 18 cm −3程度に設定することにより、p 型領域34と第1のn型表面領域33の間に逆バイアスを印加してもブレークダウン等の不具合は起こらない。 In contrast, the surface concentration of the second n-type surface region 43, by setting the order of 10 17 ~10 18 cm -3, while the p + -type region 34 of the first n-type surface region 33 It does not occur inconvenience such as breakdown even when a reverse bias is applied to the.
【0154】 [0154]
また、オフセット領域を小さくしすぎると、フォトリソグラフィーにおけるアライメントずれ等により、p 型領域511と第1n型表面領域520とが接触する確率が高くなり、歩留まりが低下する。 Further, when the offset region is too small, the misalignment or the like in the photolithography, the probability of the p + -type region 511 and the 1n-type surface region 520 is in contact increases, the yield decreases.
【0155】 [0155]
従って、低ドープ領域43としてのn型半導体により、オフセット領域の表面近傍の濃度は10 17 cm −3程度のn型領域となるため、オフセット領域でのキャリア発生を抑制することが可能となる。 Thus, the n-type semiconductor as a low-doped region 43, since the concentration near the surface of the offset region to be 10 17 cm -3 of about n-type region, it is possible to suppress the carrier generation in the offset region. 例えばイオン注入法により、この第2のn型表面領域43を受光部全面に形成しても、第1のn型表面領域33、及びp 型領域34に対して不純物濃度が十分に小さいため、これらの領域にはほとんど影響を与えない。 For example, by ion implantation, this even when the second n-type surface region 43 is formed on the light receiving section entirely, since the impurity concentration is sufficiently small relative to the first n-type surface region 33 and the p + -type region 34, , there is almost no effect on the these areas. このようにフォトリソグラフィーにおけるアライメントずれ等の問題がないので、選択的にオフセット領域の表面濃度を制御し、暗電流の低減を図ることができる。 Since the absence of such misalignment in the photolithography problems can selectively control the surface concentration of the offset region, reduced dark current.
【0156】 [0156]
本発明者の知見によれば、暗電流を測定した結果、第2のn型表面領域43がある場合には、ない場合に比べて、暗電流が1/3に低減される。 According to the findings of the present inventors, as a result of measuring the dark current, if there is a second n-type surface region 43, as compared with the case without, the dark current is reduced to 1/3.
【0157】 [0157]
ここで、本実施形態における半導体領域32の空乏化電圧は、約−2Vであった。 Here, the depletion voltage of the semiconductor region 32 in the present embodiment was about -2 V. 従って、例えば、電源電圧5V動作においてn型ウエル領域31を電源電圧に接続した場合には、p 型領域34及び配線15の電位が3V以下であれば、p型領域32は空乏化して、中性領域がなくなる。 Thus, for example, when the power supply voltage 5V operation connecting the n-type well region 31 to the supply voltage, if the potential of the p + -type region 34 and the wiring 15 are 3V or less, p-type region 32 is depleted, neutral region is eliminated.
【0158】 [0158]
上記の空乏化電圧は、主として、n型ウエル領域31、p型領域32、第1のn型表面領域33の、おのおのの不純物濃度、及び接合深さに対して敏感に変化する。 Depletion voltage of the mainly, n-type well region 31, p-type region 32, the first n-type surface region 33, each of the impurity concentration, and sensitively changes with respect to the junction depth. よって空乏化電圧の製造上のバラツキは、例えば、±3σで、±1.0V程度と、比較的大きくなるが、空乏化電圧、及び動作点を適当な領域に設定することにより、空乏化電圧がばらついても高歩留まりを維持することができる。 Therefore depletion manufacturing variations in voltage, for example, in ± 3 [sigma], and the order of ± 1.0 V, becomes relatively large, by setting the depletion voltage, and the operating point to the appropriate area, the depletion voltage It varies it is possible to also maintain a high yield.
【0159】 [0159]
尚、本実施形態においては、オフセット領域表面でのキャリア発生を抑制するために、n型の表面領域43を設けたが、n型に限らず、p型の第2表面領域を設けても暗電流抑制が実現できる。 In the present embodiment, in order to suppress the carrier generation in the offset region surface, it is provided with the surface region 43 of the n-type, not limited to the n-type, be provided with a second surface region of the p-type dark current suppression can be realized. この場合、p型の中性領域は増加するが、設計的に受光部容量に余裕がある場合はこのようにp型でも良い。 In this case, the p-type neutral region of increased thus may be a p-type when there is a margin in design to the light receiving unit volume. いずれの場合においても、暗電流低減とブレークダウン防止という観点から、オフセット領域における不純物濃度は、10 16 〜10 18 cm −3程度、より好ましくは、5×10 16 〜5×10 17 cm −3である。 In any case, from the viewpoint of the dark current reduction and breakdown prevention, the impurity concentration in the offset region, 10 16 ~10 18 cm -3, more preferably about, 5 × 10 16 ~5 × 10 17 cm -3 it is.
【0160】 [0160]
n型ウエル影響31は、p型基板6中に形成され、かつ画素ごとにp型ウエル領域7で周囲を囲まれた構造となっている。 n-type well affect 31 has a formed in the p-type substrate 6, and is surrounded by the p-type well region 7 for each pixel structure.
【0161】 [0161]
次に、図20(A)〜20(D)を参照して本実施形態による受光素子の製造方法について述べる。 Next, referring to FIG. 20 (A) ~20 (D) a method for manufacturing the light-receiving element according to the present embodiment.
【0162】 [0162]
p型半導体基板6の表面側にn型のウエル領域31とp型の領域7とを形成する。 On the surface side of the p-type semiconductor substrate 6 to form the region 7 of the n-type well region 31 and p-type.
【0163】 [0163]
選択酸化によりフィールド絶縁膜5を形成する。 By selective oxidation to form a field insulating film 5. フィールド絶縁膜5で囲まれた領域の内部にホトダイオードとなるP型の半導体領域32を形成した後、その表面にn型の半導体領域33を形成する。 After forming the P-type semiconductor region 32 serving as the field photodiode inside a region surrounded by the insulating film 5, an n-type semiconductor region 33 on the surface thereof.
【0164】 [0164]
基板表面にイオン注入を行いn型の半導体層43を形成する。 The substrate surface to form the semiconductor layer 43 of n-type ion implantation is performed. そして、p型の電極領域34を形成する。 Then, a p-type electrode region 34.
【0165】 [0165]
電極領域34と半導体領域33との間の間隔(オフセット領域の幅)は0.4μm〜1.5μm、より好ましくは0.5μm〜1.0μmであり、オフセット領域における不純物濃度は、半導体領域33や電極領域34より1桁以上低い濃度とし、更に半導体領域32より高い濃度にする。 Spacing between the electrode region 34 and the semiconductor region 33 (the width of the offset region) is 0.4Myuemu~1.5Myuemu, more preferably 0.5 m to 1.0 m, the impurity concentration in the offset region, the semiconductor region 33 and the electrode region 34 and from more than one order of magnitude lower concentrations, further higher concentration than the semiconductor region 32.
【0166】 [0166]
次に再び本発明に用いられる読み出し及びリセット回路の別の形態について、図21、図22を参照して説明する。 Next, another embodiment of the read and reset circuit employed in the present invention again, FIG. 21 will be described with reference to FIG. 22.
【0167】 [0167]
図21は、上記本実施形態による回路の回路図である。 Figure 21 is a circuit diagram of a circuit according to the present embodiment.
【0168】 [0168]
図21において、D1は本発明の各実施形態による受光素子としてのホトダイオードであり、M2は増幅素子のPMOSトランジスタであり、選択用スイッチM3を介して定電流源と対で、ソースフォロアを形成する。 In Figure 21, D1 is the photodiode as a light receiving element according to embodiments of the present invention, M2 is a PMOS transistor of the amplifier element, a constant current source and the pair via the selecting switch M3, to form a source follower . M1はリセット用スイッチであり、M3は選択用スイッチである。 M1 is a reset switch, M3 is a selection switch. M4はホトダイオードの信号をソースフォロアの入力端子に光電荷を転送するための転送用スイッチである。 M4 is a transfer switch for transferring optical charges a signal of the photodiode to the input terminal of the source follower.
【0169】 [0169]
ソースフォロアから読み出された、光信号とリセット信号を各々メモリ部MEに転送し、読み出し走査回路RE等を介し、バッファB1、結合コンデンサC、バッファB2を通って、外部に出力される。 Read from the source follower, the optical signal and the reset signal is transferred respectively to the memory unit ME, via the read scanning circuit RE, etc., the buffer B1, coupled capacitor C, through the buffer B2, is outputted to the outside.
【0170】 [0170]
本実施形態によれば、特に電極の面積を1μm角に抑えた結果、接合容量を0.1fFに押さえることができる。 According to this embodiment, as a result of particularly suppressing the area of ​​the electrode to 1μm square, it can be suppressed junction capacitance 0.1FF. この結果、リセットノイズを電子4個程度に抑制することができ、ダイナミックレンジが10ビットであっても残像のない固体撮像装置を高い歩留まりで提供することができた。 As a result, it is possible to suppress the reset noise in electronic about four, the dynamic range is able to provide a solid-state imaging device with no afterimage even 10 bits with a high yield.
【0171】 [0171]
次に、本発明に用いられる別の読み出し及びリセット回路について述べる。 It will now be described another read and reset circuit employed in the present invention. この回路は、特開平9−205588号公報に開示されている。 This circuit is disclosed in JP-A-9-205588.
【0172】 [0172]
図22は同公報に説明されている上記回路の1画素分の等価回路図である。 Figure 22 is an equivalent circuit diagram of one pixel of the circuit described in the publication.
【0173】 [0173]
図22において、ここでは一画素あたり、受光素子D1、受光素子D1をリセットするためのリセット用MOSスイッチM1、受光素子D1の信号電荷を電圧信号に変換するための第1MOSソースホロアM2、受光素子D1のリセット時のノイズ信号を蓄積期間中保持するためのMOSスイッチM3、及び保持容量605、保持容量605の信号をインピーダンス変換するための第2MOSソースホロアM4、リセット直後のノイズ信号電荷を読み出すためのMOSスイッチ607、及びノイズ信号保持容量609、光信号蓄積後の光信号電荷を読み出すためのMOSスイッチ608、及び光信号保持容量610を有する。 In Figure 22, wherein the per pixel, the light-receiving element D1, the light-receiving element D1 resetting MOS switch M1 for resetting a first 1MOS source follower M2 for converting a signal charge into a voltage signal of the light receiving elements D1, the light-receiving element D1 MOS for reading the MOS switch M3 for the noise signal held during the accumulation period of time of the reset, and the storage capacitor 605, the 2MOS source follower M4 for signal to an impedance conversion of the storage capacitor 605, the noise signal charge immediately after a reset a switch 607 and a noise signal holding capacitor 609, MOS switch 608 for reading out optical signal charges after light signal accumulation and the optical signal holding capacitor 610,,.
【0174】 [0174]
また、この回路には、上記ノイズ信号保持容量609のノイズ信号、及び上記光信号保持容量610の光信号を、それぞれノイズ信号共通出力線690、及び光信号共通出力線691に順次読み出すためのシフトレジスタ613と、ノイズ信号共通出力線690、及び光信号共通出力線691の電圧をインピーダンス変換するためのバッファアンプ614,614′と、上記ノイズ信号共通出力線690、及び光信号共通出力線691の電圧の差分信号を得、かつ信号を増幅するための差動増幅アンプ615と、上記差動増幅アンプ615の出力をインピーダンス変換し、光電変換装置の外部に信号を出力する出力バッファアンプ692とが設けられている。 Also, this circuit, the noise signal a noise signal of the storage capacitor 609, and the shift of the optical signal, respectively the noise signal common output line 690, and sequentially reads for the optical signal common output line 691 of the optical signal holding capacitor 610 a register 613, a noise signal common output line 690 and an optical signal common output line 691, a buffer amplifier 614,614 'for impedance conversion of the voltage, the noise signal common output line 690 and an optical signal common output line 691, a differential amplifier 615 for obtain a difference signal of a voltage, and amplifies the signal, the output of the differential amplifier 615 and impedance conversion, and an output buffer amplifier 692 for outputting external to the signal of the photoelectric conversion device It is provided. そして1画素読み出しごとにノイズ信号共通出力線690、及び光信号共通出力線691をリセットするための共通出力線リセット手段693も設けられている。 The 1 pixel noise signal common output line 690 for each reading and optical signal common output line 691 common output line reset means 693 for resetting the, is also provided.
【0175】 [0175]
図22に示した光電変換装置の光出力電圧VPは、以下の[数1]の式のようになる。 Light output voltage VP of the photoelectric conversion device shown in FIG. 22 is as shown in the following equation [Expression 1].
【0176】 [0176]
【数1】 [Number 1]
Vp=[QP/Cpd]・Gsf1・Gsf2・[CT/(CT+CH)]・Gamp Vp = [QP / Cpd] · Gsf1 · Gsf2 · [CT / (CT + CH)] · Gamp
ここで、 here,
QP :光信号電荷CPD :受光部容量Gsf1 :第1ソースホロアM2のゲインGsf2 :第2ソースホロアM4のゲインCT :ノイズ信号、及び光信号蓄積容量の容量値CH :ノイズ信号及び光信号共通出力線容量の容量値Gamp :差動増幅アンプ615のゲインである。 QP: optical signal charges CPD: receiving portion capacitance GSF1: first gain of the source follower M2 Gsf2: Gain CT of the second source follower M4: noise signal, and the capacitance value of the optical signal storage capacitor CH: noise signal and optical signal common output line capacitance the capacitance value Gamp: a gain of the differential amplifier 615.
【0177】 [0177]
図22において、 In FIG. 22,
V1PD:受光素子のリセット直後の受光素子部の電位、 V1PD: the potential of the light-receiving element portion just after reset of the light-receiving element,
V2PD:光電荷蓄積後の受光素子部の電位、 V2PD: the potential of the light-receiving element portion after the light charge storage,
とすると、上記式は、[数2]の式のように表すことができる。 When the above equation may be expressed as Equation [Expression 2].
【0178】 [0178]
【数2】 [Number 2]
V2PD−V1PD=ΔVPD=[QP/Cpd]=[Vp/[Gsf1・Gsf2・[CT/(CT+CH)]・Gamp]] V2PD-V1PD = ΔVPD = [QP / Cpd] = [Vp / [Gsf1 · Gsf2 · [CT / (CT + CH)] · Gamp]]
ここで、ΔVPDは光電荷による受光素子部の電位変化である。 Here, DerutaVPD shows the potential change of the light receiving element by the light charge.
【0179】 [0179]
従って、上記式において、V1PD及びV2PDを受光素子部における空乏化領域内に設定することにより、高感度な光電変換装置を実現することができる。 Accordingly, in the above formula, by setting the V1PD and V2PD the depletion region in the light receiving element unit, it is possible to realize a highly sensitive photoelectric conversion device.
【0180】 [0180]
本実施例においては、上記各式において、 In this embodiment, in the above formulas,
Gsf1 =Gsf2 =0.9 Gsf1 = Gsf2 = 0.9
CT /(CT +CH )=0.5 CT / (CT + CH) = 0.5
Gamp =20 Gamp = 20
電源電圧(VDD):5V The power supply voltage (VDD): 5V
受光素子の空乏化電圧:−2V Depletion voltage of the light-receiving element: -2V
光出力(Vp)の飽和出力:2V Saturated output of the optical output (Vp): 2V
受光素子のリセット電圧(V ):1V The reset voltage of the light receiving element (V R): 1V
と設定した。 It was set at.
【0181】 [0181]
従って、上記各式により、 Therefore, the above formulas,
(a)リセット直後の受光素子部の電位(V1PD):約0.70V (A) resetting light-receiving element portion of the potential immediately after the (V1PD): about 0.70V
(b)飽和出力時の受光素子部の電位(V2PD):約0.95V (B) light-receiving element portion of the potential at saturation output (V2PD): about 0.95V
となる。 To become.
【0182】 [0182]
上記の電源電圧、空乏化電圧の値より、受光素子部の電位が、3V以下であれば、受光素子部は空乏化状態となることがわかる。 Said power supply voltage, than the value of the depletion voltage, the potential of the light-receiving element portion is equal to or less than 3V, the light-receiving element portion is seen to be a depleted state.
【0183】 [0183]
上記各式からの(a),(b)よりリセット直後の受光素子部の電位(V1PD)、及び飽和出力時の受光素子部の電位(V2PD)は共に3V以下であるため、受光部容量が小さい範囲で使用でき、高感度になる。 (A) from the above equation, (b) the reset light receiving element portion of the potential immediately after the (V1PD), and because the saturated output at the time of the light receiving element portion of the potential (V2PD) are both 3V or less, the light receiving unit capacity It can be used in a small range, the high sensitivity.
【0184】 [0184]
尚、受光部容量を測定した結果、受光素子の電極領域の接合容量、ソースホロアMOSのゲート容量、リセットMOSのドレイン部の接合容量、その他、配線容量等の寄生容量等、すべての合計で、約25fFであった。 The results of measurement of the light receiving portion capacitance, junction capacitance of the electrode region of the light receiving element, the gate capacitance of the source follower MOS, the junction capacitance of the drain of the reset MOS, other parasitic capacitance such as wiring capacitance, and all total, about was 25fF.
【0185】 [0185]
また本実施形態において、空乏化電圧のバラツキが−2V±2V程度ある場合、受光素子部の空乏化領域は1V〜5Vとなるが、本実施例における動作点は空乏化領域の最小値である1Vよりも小さいため、空乏化電圧が±2V程度ばらついても高歩留まりが維持できる。 In the present embodiment, when variations of the depleting voltage is about -2 V ± 2V, the depleted region of the light receiving element portion becomes a 1V to 5V, the operating point in this embodiment is the minimum value of the depleted region since smaller than 1V, the even depletion voltage varies about ± 2V high yield can be maintained.
【0186】 [0186]
尚、上記で、リセット直後の受光素子部の電位が、リセット電圧(Vres)より小さくなっているのは、リセットスイッチにNMOSトランジスタを用いているため、リセットスイッチをオフする時に受光素子部の電位がマイナス側に振られることによるものである。 Incidentally, in the above, the potential of the light-receiving element portion just after reset, has become smaller than the reset voltage (Vres) is due to the use of NMOS transistors in the reset switch, the potential of the light-receiving element portion when turning off the reset switch There is by swung to the negative side.
【0187】 [0187]
また、本実施形態は、本発明者らが特開平9−205588号公報に提案している光電変換装置に適用した例を示したが、本発明は本実施形態に限定されるものでなく、例えば、他の光電変換装置や固体撮像装置に適用できることは言うまでもない。 Further, this embodiment, although the inventors have shown an example of application to a photoelectric conversion device proposed in Japanese Patent Laid-Open No. 9-205588, the present invention is not limited to this embodiment, for example, it can of course be applied to other photoelectric conversion devices or solid-state imaging device.
【0188】 [0188]
尚、図示していないが、本実施形態は、上記の構成の画素をラインセンサーとして、344個設けた1次光電変換装置を構成している。 Although not shown, this embodiment, as the line sensor pixel configuration of the above, constitute a 344 amino primary photoelectric conversion device provided.
【0189】 [0189]
本実施形態の光電変換装置を用いて、密着型イメージセンサを構成し、例えば、FAXやイメージスキャナ等の画像入力システムの画像読み取り装置として用いることにより、高速動作時においても残像特性が良好であるため、高品質な画像読み取りが実現でき、かつ高歩留まりであるため低コストな画像読み取り装置を提供することが可能となる。 Using a photoelectric conversion device of the present embodiment, constitutes a contact type image sensor, for example, by using an image reading device of an image input system such as a FAX or an image scanner, is good residual image characteristics during high-speed operation Therefore, high-quality image reading can be realized, and it becomes possible to provide an inexpensive image reading apparatus due to its high yield.
【0190】 [0190]
(実施形態8) (Embodiment 8)
以下、本発明の実施形態8について、図23(A),23(B)を用いて説明する。 Hereinafter, an embodiment 8 of the present invention will be described with reference to FIG. 23 (A), 23 (B).
【0191】 [0191]
図23(A)は、本実施形態の受光素子部の上面を、また、図23(B)は、図23(A)の線分J−J′における断面を示す。 Figure 23 (A) is the upper surface of the light receiving element portion of the present embodiment, also, FIG. 23 (B) shows a cross section along line J-J 'in FIG. 23 (A).
【0192】 [0192]
図23(A),図23(B)において、51は半導体基板である第1半導体領域、52は第2半導体領域である。 Figure 23 (A), in FIG. 23 (B), 51 is a first semiconductor region is a semiconductor substrate, 52 is a second semiconductor region. それぞれの導電型はここではn型、p型である。 Each conductivity type where the n-type is p-type. また、第2半導体領域52は遮光層17で画成された開口部OPの内部に形成されている。 The second semiconductor region 52 is formed in the interior of a defined by the light shielding layer 17 opening OP.
【0193】 [0193]
また、第1半導体領域51と第2半導体領域52とによるpn接合により空乏層DLが形成されている。 Further, the depletion layer DL is formed by a pn junction with the first semiconductor region 51 and the second semiconductor region 52. 第1半導体領域51と第2半導体領域52との間には、逆バイアスが印加されており、不純物濃度の低い領域51側に多く空乏層DLが延びている。 A first semiconductor region 51 is formed between the second semiconductor region 52, and a reverse bias is applied, a lot depletion layer DL to the lower region 51 side impurity concentration extends. 絶縁膜9のコンタクトホールCHを介して第2半導体領域52に電極15が接続されている。 Electrode 15 to the second semiconductor region 52 is connected through a contact hole CH of the insulating film 9.
【0194】 [0194]
当該受光素子に光が照射されると、空乏層DL内及びその周辺で電荷が発生する。 When the light to the light receiving element is irradiated, charges are generated in the depletion layer DL in and around. その電荷は、第2半導体領域52に収集される。 Its charge is collected in the second semiconductor region 52. 一方、半導体基板主表面と絶縁膜9との界面には、結晶欠陥が多く存在する。 On the other hand, the interface between the semiconductor substrate main surface and the insulating film 9, the crystal defects are often present. この結晶欠陥が電子−正孔対の発生準位となり、暗電流発生の原因となる。 The crystal defects electrons - a positive hole pairs generated level, causing dark current generation. 特に、空乏層DL付近の結晶欠陥による影響が大きい。 In particular, the greater the influence of crystal defects in the vicinity of the depletion layer DL.
【0195】 [0195]
また、電極15を形成する際、形成位置を、空乏層DLが電極15によって覆われていない位置まで延びているとエッチング等によるダメージにより、結晶欠陥の量は増加し、暗電流が増加する。 Further, when forming the electrodes 15, the formation position, the damage due to the depletion layer DL is like the etching extends to a position which is not covered by the electrodes 15, the amount of crystal defects increases, dark current increases.
【0196】 [0196]
そこで、本実施形態の受光素子の構造は、空乏層DLと絶縁膜9とが接している部分59を、絶縁膜9を介して電極15で覆うことにより、電極形成時のエッチングダメージが空乏層DLに及ばないため、暗電流を低減することができる。 Therefore, the structure of the light-receiving device of this embodiment, a portion 59 of the depletion layer DL and insulating film 9 is in contact, by covering the electrode 15 via the insulating film 9, the etching damage in electrode formation depletion since not span the DL, it is possible to reduce the dark current.
【0197】 [0197]
また、フォトリソグラフィーにおけるアライメントずれを加味して、必ず空乏層DLと絶縁膜15とが接している部分59上に電極15が形成されるようにする。 Further, in consideration of misalignment in the photolithography, the electrode 15 in the upper portion 59 which is always in contact with the depletion layer DL and the insulating film 15 is to be formed. これによって、空乏層DL付近に発生する結晶欠陥の量がプロセスばらつきによって変動することを抑える。 Thus, suppress the amount of crystal defects generated in the vicinity of the depletion layer DL is varied by the process variations. 従って、プロセスばらつきによる暗電流のばらつきが低減する。 Therefore, variations in the dark current due to process variation is reduced.
【0198】 [0198]
本実施形態においては、電極15には例えば、Al,Al合金,Ti,Ti合金,W,W合金,Co,Co合金,Ta,Ta合金,Mo,Mo合金,Cu,Cu合金,WN,TiN,TaN,Cr,Cr合金等の金属、合金及び化合物が用いられる。 In the present embodiment, the electrode 15, for example, Al, Al alloys, Ti, Ti alloys, W, W alloy, Co, Co alloys, Ta, Ta alloys, Mo, Mo alloy, Cu, Cu alloys, WN, TiN , TaN, Cr, a metal such as Cr alloy, alloy and compounds. 又はそれらは複数の種類の積層体であってもよい。 Or they may be a laminate of a plurality of types. 又は、例えばドープドポリシリコン等のようにシリコンを主体とする導電材料として用いることができる。 Or, it can be used as a conductive material consisting mainly of silicon like, such as, for example, doped polysilicon.
【0199】 [0199]
(実施形態9) (Embodiment 9)
図24(A)は、受光素子の上面を、また、図24(B)は、図24(A)のK−K′における断面を示している。 FIG. 24 (A) to the upper surface of the light receiving element, also FIG. 24 (B) shows a cross section taken along K-K 'in FIG. 24 (A).
【0200】 [0200]
図24において、66はn型半導体基板、67はn型半導体基板66にイオン注入して形成した埋込n 型領域、61はn 型領域67上に形成した第1半導体領域であるn 型エピタキシャル層、68はn 型エピタキシャル層61にイオン注入法により形成し埋込n 型領域に接するn 型領域である。 In Figure 24, the n-type semiconductor substrate 66, 67 is embedded n + -type region formed by ion implantation into the n-type semiconductor substrate 66, 61 is first semiconductor region formed on the n + -type region 67 n - -type epitaxial layer 68 is the n - -type epitaxial layer 61 is formed by ion implantation is a n + -type region in contact with the embedded n + -type region.
【0201】 [0201]
また、62は第2半導体領域であり且つ電極領域であって、具体的にはp型の高濃度不純物領域からなる。 Further, 62 is a is and electrode region a second semiconductor region, in particular made of a high-concentration impurity region of the p-type. 63はn型領域であり、半導体基板の主表面(エピタキシャル層の表面)での空乏層DLの広がりを抑えるために設けられている。 63 is an n-type region, is provided in order to suppress the spread of the depletion layer DL on the major surface of the semiconductor substrate (the surface of the epitaxial layer). Alを主成分とした金属等により形成された電極15は、基板の主表面上に形成された絶縁膜9のコンタクトホールCHを介して、電極領域62と電気的に接続されている。 Electrodes 15 made of a metal or the like mainly containing Al through a contact hole CH of an insulating film 9 formed on the main surface of the substrate, and is electrically connected to the electrode region 62. さらに、17は遮光層、OPは開口部、5は素子分離用のLOCOS絶縁膜、9は遮光層17と電極15とを絶縁する層間絶縁膜である。 Further, the light blocking layer 17, OP the opening, the LOCOS insulating film for element isolation 5, 9 denotes an interlayer insulating film for insulating the light-shielding layer 17 and the electrode 15.
【0202】 [0202]
なお、本実施形態では、n型基板66と、n 型領域67と、n 型エピタキシャル層61と、n 型領域68と、n型領域63と、電極領域62とによって、形成される半導体部分を基板と称する。 In the present embodiment, the n-type substrate 66, an n + -type region 67, n - -type epitaxial layer 61, the n + -type region 68, the n-type region 63, by the electrode region 62, is formed the semiconductor portion is referred to as a substrate.
【0203】 [0203]
図24において、n 型エピタキシャル層61をその下部と周囲にあるn 型領域67と68とで囲むような構造にしたことにより、ポテンシャルバリアを形成した。 In Figure 24, n - by that type epitaxial layer 61 structured as surrounded by the n + -type regions 67 and 68 in its bottom and the surrounding, to form a potential barrier. この結果、光によって発生したキャリアのうち正孔は、最終的に最もポテンシャルの低いp型の電極領域62に集められる。 As a result, a hole among the carriers generated by light are collected to the electrode region 62 of the final lowest potential of p-type.
【0204】 [0204]
空乏層DLは、電極領域62の周囲に形成される。 Depletion layer DL is formed around the electrode region 62. ここで、電極領域62の不純物濃度を約3×10 19 cm −3 、n型領域63の不純物濃度を約2×10 17 cm −3とし、これらに3Vの逆バイアス電圧を印加した場合には、空乏層DLの層幅は約0.14μmとなる。 Here, the impurity concentration of about 3 × 10 19 cm -3 in the electrode region 62, when the n-type region 63 with an impurity concentration of about 2 × 10 17 cm -3, and a reverse bias voltage is applied to these 3V is , layer width of the depletion layer DL is about 0.14μm. 空乏層DLの大部分が電極領域62とn 型領域61とのpn接合面よりn 型領域61側に広がった。 Most of the depletion layer DL is the electrode region 62 and the n - spread -type region 61 side - from pn junction surface of the mold region 61 n. 基板表面では、n型領域63によって、空乏層DLの広がりが抑えられている。 The substrate surface by n-type region 63, expansion of the depletion layer DL is suppressed.
【0205】 [0205]
電極15は、空乏層DLが層間絶縁膜9に接している部分の上部を覆うように、電極領域62よりも、例えば0.4μm大きく配置した。 Electrode 15, so as to cover the upper portion depletion layer DL is in contact with the interlayer insulating film 9, than the electrode region 62, arranged for example 0.4μm greater. これによって、電極62を形成した時のエッチングダメージやレジストのアッシングによるダメージによって発生した結晶欠陥は、空乏層DLには及ばず、暗電流が低減される。 Thus, crystal defects generated by damage due to ashing of etching damage or resist when forming the electrode 62 is not inferior to the depletion layer DL, dark current is reduced.
【0206】 [0206]
電極15が空乏層DLと絶縁膜9とが接している部分59を覆うように形成した場合と、そうでない場合で、暗電流を比較した結果、空乏層DLが絶縁膜9に接している部分の上部を完全に覆うように形成すると、暗電流は2/3に低減する。 And when the electrode 15 is formed so as to cover the portion 59 in contact with the depletion layer DL and insulating film 9 is, in otherwise, the result of comparison of the dark current, the portion depletion layer DL is in contact with the insulating film 9 When forming the upper so as to completely cover the dark current is reduced to 2/3. すなわち、電極15の大きさ及び形成位置によって、暗電流を低減することができる。 That is, the size and formation position of the electrode 15, it is possible to reduce the dark current.
【0207】 [0207]
なお、説明を簡略化するために、基板66及び領域67,68、エピタキシャル層61、領域63をn型とし、領域62をp型として説明したが、本実施形態は、この導電型に限定されるものではなく、おのおのが上記と反対の導電型でもよい。 In order to simplify the description, the substrate 66 and regions 67 and 68, the epitaxial layer 61, the region 63 is n-type, have been described region 62 as a p-type, the embodiment is not limited to this conductivity type rather than shall, each of which may be a conductivity type opposite to that described above.
【0208】 [0208]
また、本実施形態においては、n 型エピタキシャル層61をn 型領域67,68とによって囲むような構造として、ポテンシャルバリアを形成し、光キャリアの隣接画素への混入を防止している。 In the present embodiment, n - -type epitaxial layer 61 as a structure that surrounds the the n + -type regions 67 and 68, to form a potential barrier, thereby preventing contamination of the adjacent pixels of the optical carrier. 光キャリアが隣接画素に混入しないため、クロストークの発生をほぼ完全に抑制することによって、高品質な解像パターンを得ることができる。 Since the optical carriers not mixed into adjacent pixels, by almost completely suppress the occurrence of crosstalk, it is possible to obtain a high quality resolution pattern.
【0209】 [0209]
(実施形態10) (Embodiment 10)
図25(A)は、受光素子の上面を示し、また、図25(B)は、図25(A)の線分L−L′における断面を示している。 FIG. 25 (A) shows the top surface of the light receiving element, and FIG. 25 (B) shows a cross section along line L-L 'in FIG. 25 (A).
【0210】 [0210]
図25において、76はn型基板である。 In Figure 25, 76 is a n-type substrate. 77はn型基板76にイオン注入して形成した埋込n 型領域、71はn 型領域77上に形成した第1半導体領域であるn 型エピタキシャル層、78はn 型エピタキシャル層にイオン注入して形成したn 型領域であり、エピタキシャル層71の周囲を囲んでいる。 Embedded n + -type region formed by ion implantation into the n-type substrate 76 is 77, 71 the first 1 n is a semiconductor region formed on the n + -type region 77 - -type epitaxial layer 78 is n - -type epitaxial layer implanted a n + -type region formed by, it surrounds the periphery of the epitaxial layer 71 to.
【0211】 [0211]
また、72は第2半導体領域である。 Further, 72 is a second semiconductor region. 74は電極領域であり、具体的にはp型の高濃度不純物領域からなる。 74 is an electrode region, in particular made of a high-concentration impurity region of the p-type. 73はn型領域であり、基板の主表面での空乏層DLの広がりを抑えるために設けられている。 73 is an n-type region, is provided in order to suppress the spread of the depletion layer DL on the major surface of the substrate. 15は電極であり、Alを主成分とした金属等で形成する。 15 is an electrode, formed of a metal or the like as a main component Al. 電極15は、基板の主表面上に形成された絶縁膜9のコンタクトホールCHを介して、電極領域74に電気的に接続されている。 Electrodes 15 through the contact hole CH of an insulating film 9 formed on the main surface of the substrate, and is electrically connected to the electrode region 74.
【0212】 [0212]
電極領域74を微細化した際、不純物濃度の高い電極領域に空乏層DLが広がるとその空乏層中の欠陥により、暗電流が増大してしまう。 When the electrode region 74 is miniaturized by a defect in the depletion layer depletion layer spreads DL in high electrode region impurity concentration, thus the dark current is increased. 型の半導体領域72はそれを抑制するために設けられている。 p - type semiconductor region 72 of the is provided in order to suppress it. また、OPは開口部、5は素子分離絶縁膜、上方の層間絶縁膜9は遮光層17と電極15とを絶縁する絶縁膜である。 Moreover, OP the opening, 5 is the element isolation insulating film, over the interlayer insulating film 9 is an insulating film for insulating the light-shielding layer 17 and the electrode 15.
【0213】 [0213]
なお、本実施形態では、n型基板76と、n 型領域77と、n 型エピタキシャル層71と、n 型領域78と、n型領域73と、電極領域74とによって、形成されるものを基板と称する。 In the present embodiment, the n-type substrate 76, an n + -type region 77, n - -type epitaxial layer 71, the n + -type region 78, the n-type region 73, by the electrode region 74, is formed the thing is referred to as a substrate.
【0214】 [0214]
図25において、n 型エピタキシャル層71を、n 型領域77と78とで囲むような構造にしたことにより、ポテンシャルバリアを形成しているので、光によって発生したキャリアのうち正孔は、最終的に最もポテンシャルの低いp型の電極領域74に集められた。 In Figure 25, n - -type epitaxial layer 71, by which a structure that surrounds at the n + -type regions 77 and 78, so forming a potential barrier, the hole of the carriers generated by light are It collected in the electrode regions 74 of the final lowest potential of p-type.
【0215】 [0215]
空乏層DLは、p型領域72の周囲に形成される。 Depletion layer DL is formed around the p-type region 72. ここで、p型領域72の不純物濃度を約3×10 18 cm −3 、n型領域73の不純物濃度を約2×10 17 cm −3とし、これらに3Vの逆バイアス電圧を印加した場合には、空乏層DLの層幅は約0.15μmとなった。 Here, if the p-type region with an impurity concentration of 72 to about 3 × 10 18 cm -3, about 2 × the impurity concentration of the n-type region 73 10 17 cm -3, a reverse bias voltage is applied to these 3V a layer width of the depletion layer DL was about 0.15 [mu] m. 空乏層DLの大部分がp型領域72とn型領域71とのpn接合面よりn型領域71側に広がった。 Most of the depletion layer DL is expanded to n-type region 71 side of the pn junction surface of the p-type region 72 and the n-type region 71.
【0216】 [0216]
電極15は、空乏層DLと絶縁膜9とが接している部分69を覆うようにp型領域72よりも、例えば0.4μm大きく配置した。 Electrodes 15, than the p-type region 72 so as to cover the portion 69 where the depletion layer DL and insulating film 9 is in contact, and arranged, for example 0.4μm greater. これによって、電極15を形成した時のエッチングダメージやレジストのアッシングによるダメージによって発生した基板表面の結晶欠陥は、空乏層DL内には及ばないので、暗電流を低減できる。 Thus, crystal defects of the substrate surface generated by damage due to ashing of etching damage or resist when forming the electrode 15 and does not extend to the depletion layer DL, can reduce dark current.
【0217】 [0217]
なお、説明を簡略化するために、基板76及び領域77,78、エピタキシャル層71、領域73をn型とし、領域72,74をp型として説明したが、本実施例はこの導電型に限定されるものではなく、おのおのが上記と反対の導電型でもよい。 In order to simplify the description, the substrate 76 and regions 77 and 78, the epitaxial layer 71, the region 73 is n-type, have been described areas 72 and 74 as a p-type, the present embodiment is limited to this conductivity type the invention is not, each of which may be a conductivity type opposite to that described above.
【0218】 [0218]
(実施形態11) (Embodiment 11)
図26(A)は、本発明による実施形態11の受光素子の上面を、図26(B)は、図26(A)の線分M−M′における断面図である。 FIG. 26 (A) the upper surface of the light receiving element of Embodiment 11 according to the present invention, FIG. 26 (B) is a cross-sectional view taken along line M-M 'in FIG. 26 (A).
【0219】 [0219]
図26において、86はp型基板、81は第1半導体領域であるn型領域、82は第2半導体領域であるp型領域、83は第3半導体領域であるn 型領域である。 In Figure 26, 86 denotes a p-type substrate, 81 is n-type region is a first semiconductor region, the 82 p-type region is a second semiconductor region, is 83 and n + -type regions is a third semiconductor region.
【0220】 [0220]
また、84は電極領域であるp型の高濃度不純物領域、すなわちp 型領域からなり、基板の主表面でn 型領域83とオフセット領域OFを間に介して配置した。 Further, 84 is a high concentration impurity region of the p-type is an electrode region, i.e. made p + -type region, and arranged through between the n + -type region 83 and the offset region OF main surface of the substrate. また、15は電極であり、Alを主成分とした金属等で形成される。 Further, 15 is an electrode, is formed of metal or the like mainly composed of Al. 電極15は、p型基板86の主表面上に形成された絶縁膜9のコンタクトホールCHを介して、p 型領域84と電気的に接続されている。 Electrodes 15 through the contact hole CH of an insulating film 9 formed on the main surface of the p-type substrate 86, p + -type region 84 and are electrically connected. DLは空乏層である。 DL is a depletion layer.
【0221】 [0221]
p型領域82を、n型領域81とn 型領域83とで挟む構造とした。 The p-type region 82, has a structure sandwiched between the n-type region 81 and n + -type region 83. これによって、空乏層DLは、p型領域82の下面側のp接合と上面側pn接合とに形成され、ポテンシャルの低い溝のような状態を半導体領域82中に形成する。 Thus, the depletion layer DL is formed on the p junction and the upper surface side pn junction of the lower surface side of the p-type region 82, to form a state such as a low potential grooves in the semiconductor region 82.
【0222】 [0222]
この結果、光によって発生した電荷のうち正孔がp型領域82に集められ、最終的に最もポテンシャルの低いp 型領域84に集められる。 As a result, holes among charges generated by light are collected to the p-type region 82, are collected in the final lowest potential of the p + -type region 84. また、主としてn型領域81の不純物濃度と、p型領域82、n 型領域83の不純物濃度及び接合深さと、それらのpn接合のバイアス電圧とを適宜設定することにより、n型領域81のほぼ全体を空乏化することもできる。 Also, mainly the impurity concentration of the n-type region 81, the impurity concentration and the junction depth of the p-type region 82, n + -type region 83, by setting the bias voltage of these pn junctions appropriate, the n-type region 81 it is also possible to deplete the whole almost. その結果、p型領域82は、受光素子の容量にほとんど寄与しなくなり、受光素子の容量の低減を図ることができた。 As a result, p-type region 82 is almost not contribute to the capacitance of the light receiving elements, it was possible to reduce the capacitance of the light receiving element.
【0223】 [0223]
オフセット領域OFを形成しないで、電極領域84とn 型領域83とを接触させた場合に、電極領域84とn 型領域83との間に逆バイアスが印加されるとブレークダウンを引き起こし、大量のリーク電流がp 型領域84に流れ込むので好ましくない。 Without forming an offset region OF, when contacted with the electrode area 84 and the n + -type region 83, causing a breakdown when the reverse bias is applied between the electrode region 84 and the n + -type region 83, large amount of leakage current undesirably flows into the p + -type region 84.
【0224】 [0224]
また、オフセット領域OFを小さくしすぎると、フォトリソグラフィーにおけるアライメントずれ等により、p 型領域84とn 型領域83とが接触する確率が高くなる。 Further, when the offset region OF is too small, the misalignment or the like in the photolithography, the probability of the p + -type region 84 and the n + -type region 83 is in contact increases. これは、受光素子の歩留まりを低下させるため、本実施形態においては、p 型領域84と左右のn 型領域83との間にそれぞれ1μmのオフセット領域OFが設けられている。 This is to reduce the yield of the light receiving element, in the present embodiment, each 1μm offset region OF between the p + -type region 84 and the left and right of the n + -type region 83 is provided.
【0225】 [0225]
電極15は、空乏層DLと絶縁膜9とが接している部分89を覆うように形成した。 Electrode 15 is formed so as to cover a portion 89 where the depletion layer DL and insulating film 9 is in contact. そのため、電極15形成時のエッチングダメージやレジストのアッシングによるダメージによって発生した基板表面の結晶欠陥は、空乏層DL内には及ばず、暗電流が低減される。 Therefore, crystal defects of the substrate surface generated by damage due to ashing of etching damage or resist during electrode 15 formed will not extend to the depletion layer DL, dark current is reduced.
【0226】 [0226]
なお、本実施形態は、この導電型に限定されるものではなく、おのおのの導電型が上述したものと反対の導電型でもよい。 Note that this embodiment is not limited to this conductivity type, each of the conductivity types may be reversed in conductivity type to those described above.
【0227】 [0227]
また、本実施形態において、n型領域81は、p型基板86中に形成して、光キャリアの隣接画素への混入を防止している。 Further, in the present embodiments, n-type region 81 is formed in the p-type substrate 86, thereby preventing contamination of the adjacent pixels of the optical carrier. 従って、クロストークの発生がほぼ完全に抑制され、高品質な解像パターンが得られる。 Therefore, occurrence of crosstalk is suppressed almost completely, high quality resolution pattern can be obtained.
【0228】 [0228]
ある画素に、蓄積飽和値以上の光キャリアが発生しても、あふれた光キャリアはn型領域81の周囲にあるp型領域86に吸収されるため、他の画素へ影響を与えることなく、にじみの少ない、高品質な画像を得ることができる。 To a pixel, even if the storage saturation value or more optical carriers are generated, the overflowing photocarriers to be absorbed in the p-type region 86 surrounding the n-type region 81, without affecting the other pixels, less bleeding, high-quality image can be obtained.
【0229】 [0229]
図27(A)〜27(C)、図28(A)〜28(C)を参照して、本実施形態による受光素子の製造方法について述べる。 Figure 27 (A) ~27 (C), with reference to FIG. 28 (A) ~28 (C), a method for manufacturing the light-receiving element according to the present embodiment.
【0230】 [0230]
p型半導体基板86を用意し、イオン注入等により、n型半導体からなるn型領域81を形成する(図27(A))。 Providing a p-type semiconductor substrate 86 by ion implantation or the like, to form the n-type region 81 made of n-type semiconductor (FIG. 27 (A)).
【0231】 [0231]
選択酸化法によりフィールド絶縁膜5を形成し、その後、p型半導体領域82を形成する(図27(B))。 Forming a field insulating film 5 by a selective oxidation method, then forming a p-type semiconductor region 82 (FIG. 27 (B)).
【0232】 [0232]
型の半導体領域83を形成した後、p 型の電極領域84を形成する。 After forming the n + -type semiconductor region 83, to form the p + -type electrode region 84. ここで、必要に応じて半導体領域83と電極領域84との間のオフセット領域に低濃度のドーパントイオンを注入してもよい(図27(C))。 Here may be injected a low concentration of dopant ions in the offset region between the semiconductor region 83 and the electrode region 84 as required (Fig. 27 (C)).
【0233】 [0233]
次に、PSG(PhosphoSilicate Glass:リンをドープした酸化膜),BSG(BoroSilicate Glass),BPSG(BoroPhosphoSilicata Glass)等からなる絶縁膜9を形成し、電極領域84の上に開孔CHを形成する(図28(A))。 Then, PSG (PhosphoSilicate Glass: phosphorus doped oxidized film), BSG (Borosilicate Glass), an insulating film 9 made of BPSG (BoroPhosphoSilicata Glass) or the like to form an opening CH on the electrode region 84 ( Fig. 28 (A)).
【0234】 [0234]
次に、スパッタリング等によりAl−Cu等の導電性材料の層15を形成する(図28(B))。 Next, a layer 15 of conductive material such as Al-Cu by sputtering or the like (FIG. 28 (B)). この時、導電性材料の層15の下方にTiN等のバリアメタルを形成してもよい。 In this case, the underlying layer 15 of conductive material may be a barrier metal such as TiN.
【0235】 [0235]
そして、導電性材料の層15を、BCl ,Cl 等を用いたドライエッチングにより、オフセット部を覆うように導電性材料の層15を残して、パターニングする。 Then, a layer 15 of conductive material, by dry etching using BCl 3, Cl 2, etc., leaving a layer 15 of conductive material so as to cover the offset portion is patterned. こうしてアノード電極15が得られる。 Thus the anode electrode 15 is obtained.
【0236】 [0236]
以上説明した実施形態8〜11の受光素子においても、図4、図7、図21図22に示した読み出し及びリセット回路を用いることができる。 Also in the light-receiving element of Embodiment 8-11 described above, FIG. 4, FIG. 7, it is possible to use a read and reset circuit shown in FIG. 21 FIG. 22.
【0237】 [0237]
また、本発明は特開平9−205588号公報に提案している光電変換装置に好ましく適用できるが、例えば、他の光電変換装置や固体撮像装置も適用でき、上述した本発明の受光素子を用いることにより、製造工程上における高歩留まりの固体撮像装置を製造できるので、必然的に高品質の装置を提供できる。 Further, the present invention can be preferably applied to the photoelectric conversion device proposed in Japanese Patent Laid-Open No. 9-205588, for example, it can be applied other photoelectric conversion devices or solid-state imaging device, using the light receiving element of the present invention described above it makes can be manufactured a solid-state imaging device of high yield in the manufacturing process, it is possible to provide a device of the inevitably high quality.
【0238】 [0238]
【発明の効果】 【Effect of the invention】
本実施形態の光電変換装置を用いて、密着型イメージセンサを構成し、例えば、FAXやイメージスキャナ等の画像入力システムの画像読み取り装置として用いることにより、低暗電流が実現されるため高品質な画像読み取りが実現でき、かつ高歩留まりであるため、低コストな画像読み取り装置を提供することが可能となった。 Using a photoelectric conversion device of the present embodiment, constitutes a contact type image sensor, for example, by using an image reading device of an image input system such as a FAX or an image scanner, high quality for low dark current can be realized image reading can be realized, and because of the high yield, it becomes possible to provide an inexpensive image reading device.
【0239】 [0239]
以上示したように、暗電流が低減可能な受光素子を得ることができ、さらに製造プロセスがばらついても、暗電流のばらつきの少ない高性能な光電変換装置を実現することができるため、高品質な画像が得られ、かつ低コストな画像読み取り装置や画像入力システムを提供することができる。 As described above, dark current can be obtained capable of reducing the light receiving elements, to further even variations in the manufacturing process, it is possible to realize a high-performance photoelectric conversion device with less variation in the dark current, high-quality an image is obtained, and it is possible to provide an inexpensive image reading device or an image input system.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】(A)は本発明の実施形態による受光素子の上面図、(B)は本発明の実施形態による受光素子の断面図、(C)は本発明の実施形態による受光素子の横方向のポテンシャルプロファイルを示す模式図、(D)は本発明の実施形態による受光素子の縦方向のポテンシャルプロファイルを示す模式図である。 1 (A) is a top view of a light-receiving element according to an embodiment of the present invention, (B) is a sectional view of a light-receiving element according to an embodiment of the present invention, (C) next to the light-receiving device according to an embodiment of the present invention schematic diagram showing the direction potential profile of a schematic diagram showing a longitudinal potential profile of the light-receiving device according to exemplary embodiments of (D) is present invention.
【図2】本発明の実施形態による受光素子における不純物濃度分布を示す図である。 It is a diagram showing an impurity concentration distribution in the light-receiving device according to the embodiment of the present invention; FIG.
【図3】受光素子における印加電圧と容量の関係を示す図である。 3 is a diagram showing the relationship between the applied voltage and the capacitance of the light receiving element.
【図4】本発明に用いられる読み出し及びリセット回路の回路図である。 4 is a circuit diagram of a read and reset circuit employed in the present invention.
【図5】(A)は本発明の実施形態による受光素子の上面図、(B)は本発明の実施形態による受光素子の断面図である。 [5] (A) is a top view of a light-receiving element according to an embodiment of the present invention, a cross-sectional view of a light-receiving element according to embodiment (B) in the present invention.
【図6】(A)〜(C)は本発明の実施形態による受光素子の製造方法の一例を示す模式的断面図である。 6 (A) ~ (C) is a schematic sectional view showing an example of a method for manufacturing a photodiode according to an embodiment of the present invention.
【図7】本発明に用いられる読み出し及びリセット回路の回路図である。 7 is a circuit diagram of a read and reset circuit employed in the present invention.
【図8】(A)は本発明の実施形態による受光素子の上面図、(B)は本発明の実施形態による受光素子の断面図である。 8 (A) is a top view of a light-receiving element according to an embodiment of the present invention, a cross-sectional view of a light-receiving element according to embodiment (B) in the present invention.
【図9】本発明の実施形態による受光素子の横方向のポテンシャルプロファイルを示す模式図である。 9 is a schematic diagram showing a lateral potential profile of the light-receiving device according to the embodiment of the present invention.
【図10】(A)〜(C)は本発明の実施形態による受光素子の製造方法の一例を示す模式的断面図である。 [10] (A) ~ (C) is a schematic sectional view showing an example of a method for manufacturing a photodiode according to an embodiment of the present invention.
【図11】(A)は本発明の実施形態による受光素子の上面図、(B)は本発明の実施形態による受光素子の断面図である。 11 (A) is a top view of a light-receiving element according to an embodiment of the present invention, (B) is a sectional view of a light-receiving element according to an embodiment of the present invention.
【図12】本発明の実施形態による受光素子の上面図である。 It is a top view of a light-receiving element according to the embodiment of the present invention; FIG.
【図13】本発明の実施形態による受光素子の断面図である。 13 is a cross-sectional view of a light-receiving element according to an embodiment of the present invention.
【図14】本発明の実施形態による受光素子の断面図である。 14 is a cross-sectional view of a light-receiving element according to an embodiment of the present invention.
【図15】本発明の実施形態による受光素子の上面図である。 It is a top view of a light-receiving element according to an embodiment of the present invention; FIG.
【図16】本発明の実施形態による受光素子の断面図である。 16 is a sectional view of a light-receiving element according to an embodiment of the present invention.
【図17】本発明の実施形態による受光素子の断面図である。 17 is a sectional view of a light-receiving element according to an embodiment of the present invention.
【図18】本発明の実施形態による受光素子の上面図である。 18 is a top view of a light-receiving element according to an embodiment of the present invention.
【図19】本発明の実施形態による受光素子の断面図である。 19 is a cross-sectional view of a light-receiving element according to an embodiment of the present invention.
【図20】(A)〜(D)は本発明の実施形態による受光素子の製造方法の一例を示す模式的断面図である。 [20] (A) ~ (D) is a schematic sectional view showing an example of a method for manufacturing a photodiode according to an embodiment of the present invention.
【図21】本発明に用いられる読み出し及びリセット回路の回路図である。 21 is a circuit diagram of a read and reset circuit employed in the present invention.
【図22】本発明に用いられる読み出し及びリセット回路の回路図である。 FIG. 22 is a circuit diagram of a read and reset circuit employed in the present invention.
【図23】(A)は本発明の実施形態による受光素子の上面図、(B)は本発明の実施形態による受光素子の断面図である。 [23] (A) is a top view of a light-receiving element according to an embodiment of the present invention, a cross-sectional view of a light-receiving element according to embodiment (B) in the present invention.
【図24】(A)は本発明の実施形態による受光素子の上面図、(B)は本発明の実施形態による受光素子の断面図である。 [24] (A) is a top view of a light-receiving element according to an embodiment of the present invention, (B) is a sectional view of a light-receiving element according to an embodiment of the present invention.
【図25】(A)は本発明の実施形態による受光素子の上面図、(B)は本発明の実施形態による受光素子の断面図である。 [25] (A) is a top view of a light-receiving element according to an embodiment of the present invention, a cross-sectional view of a light-receiving element according to embodiment (B) in the present invention.
【図26】(A)は本発明の実施形態による受光素子の上面図、(B)は本発明の実施形態による受光素子の断面図である。 [26] (A) is a top view of a light-receiving element according to an embodiment of the present invention, a cross-sectional view of a light-receiving element according to embodiment (B) in the present invention.
【図27】(A)〜(C)は本実施形態による受光素子の製造方法の一例を示す図である。 [27] (A) ~ (C) are diagrams showing an example of a manufacturing method of a light-receiving element according to the present embodiment.
【図28】(A)〜(C)は本実施形態による受光素子の製造方法の一例を示す図である。 [28] (A) ~ (C) are diagrams showing an example of a manufacturing method of a light-receiving element according to the present embodiment.
【図29】(A),(B)は従来の受光素子の断面図である。 [29] (A), (B) is a sectional view of a conventional light receiving element.
【図30】従来の受光素子の上面図である。 Figure 30 is a top view of a conventional light receiving element.
【図31】従来の受光素子の断面図である。 31 is a cross-sectional view of a conventional light receiving element.
【図32】従来の受光素子の断面図である。 32 is a cross-sectional view of a conventional light receiving element.
【図33】従来の受光素子の断面図である。 33 is a cross-sectional view of a conventional light receiving element.
【符号の説明】 DESCRIPTION OF SYMBOLS
1,11,31 第1半導体領域2,12,32 第2半導体領域3,13,33 第3半導体領域4,14,34 ポテンシャルの低い領域(電極領域) 1,11,31 first semiconductor region 2,12,32 second semiconductor regions 3,13,33 third semiconductor regions 4,14,34 low potential region (electrode area)
5 素子分離領域15 配線16 電源線17 遮光層101 電極領域102 ホトダイオード領域(受光領域) 5 the isolation region 15 wiring 16 power supply line 17 light shielding layer 101 electrode region 102 photodiode region (light receiving region)
103 エッヂ104 エッヂ605 保持容量609 ノイズ信号保持容量610 光信号保持容量614 バッファアンプ615 差動増幅アンプ690 ノイズ信号共通出力線691 光信号共通出力線M1 リセット用MOSトランジスタM2 増幅用MOSトランジスタM3 選択用MOSトランジスタ 103 edge 104 edge 605 storage capacitor 609 the noise signal holding capacitor 610 optical signal holding capacitor 614 buffer amplifier 615 differential amplifier 690 the noise signal common output line 691 an optical signal common output line M1 MOS transistor M2 MOS transistor M3 for selecting amplification reset MOS transistor

Claims (14)

  1. 第1導電型の第1半導体領域と、 A first semiconductor region of a first conductivity type,
    該第1半導体領域の上に配された、第2導電型の第2半導体領域と、 Disposed on the first semiconductor region, a second semiconductor region of a second conductivity type,
    該第2半導体領域の表面に配された第1導電型の第3半導体領域と、 A third semiconductor region of the first conductivity type disposed on a surface of the second semiconductor region,
    導電体からなるアノード又はカソード電極に接続された第2導電型の電極領域と、を有する受光素子において、 A second conductivity type electrode region connected to the anode or cathode electrode consisting of conductor, the light-receiving element having,
    該第3半導体領域は、該電極領域の周囲を囲むように形成されており、該第2半導体領域よりも不純物濃度が高く且つ前記電極領域よりも不純物濃度が低い第2導電型の内部領域が、該電極領域と該第2半導体領域の間に形成され、該電極領域は該内部領域の表面に配されていることを特徴とする受光素子。 Said third semiconductor region is formed so as to surround the periphery of the electrode region, the internal region of a lower impurity concentration than high and the electrode region impurity concentration than the second semiconductor region second conductivity type , formed between the electrode region and the second semiconductor region, the light receiving element said electrode region is characterized by being arranged on the surface of the internal region.
  2. 請求項1に記載の受光素子において、 In the light-receiving element according to claim 1,
    前記電極領域は浮遊状態とされて光生成電荷を蓄積し、 The electrode area is in a floating state to accumulate photo-generated charge,
    前記第1半導体領域には該第1半導体領域と前記第2半導体領域との間に逆バイアスを印加するためのバイアス電圧が印加されることを特徴とする受光素子。 Receiving element, wherein a bias voltage for applying a reverse bias between the the first semiconductor region of the first semiconductor region and the second semiconductor region is applied.
  3. 請求項1に記載の受光素子において、 In the light-receiving element according to claim 1,
    前記電極領域に向けて光生成電荷を移動させ得る電位勾配が、該電極領域と前記該第2半導体領域との間に形成されていることを特徴とする受光素子。 Photodetector potential gradient may move the photo-generated charge toward the electrode region, characterized in that it is formed between the electrode region and the second semiconductor region.
  4. 請求項1に記載の受光素子において、 In the light-receiving element according to claim 1,
    前記内部領域は互いに不純物濃度が異なる複数の領域からなることを特徴とする受光素子。 Receiving element wherein the inner region impurity concentration from each other, characterized by comprising a plurality of different regions.
  5. 請求項1に記載の受光素子において、 In the light-receiving element according to claim 1,
    前記内部領域は、前記電極領域の周囲を囲むように形成されていることを特徴とする受光素子。 The inner region, the light receiving element characterized in that it is formed so as to surround the electrode region.
  6. 請求項1に記載の受光素子において、 In the light-receiving element according to claim 1,
    前記内部領域は、前記第2半導体領域より浅い位置に形成されていることを特徴とする受光素子。 The inner region, the light receiving element characterized in that it is formed at a shallow position than the second semiconductor region.
  7. 請求項1に記載の受光素子において、 In the light-receiving element according to claim 1,
    前記第1半導体領域は、半導体基板と、該半導体基板上に形成されたエピタキシャル層と、前記半導体基板内に形成されたウエルのいずれかからなることを特徴とする受光素子。 Said first semiconductor region includes a semiconductor substrate, the semiconductor epitaxial layer formed on a substrate, a light receiving element characterized in that it consists of any of the well formed in the semiconductor substrate.
  8. 1導電型の第1半導体領域と、 A first semiconductor region of a first conductivity type,
    該第1半導体領域の上に配された、第2導電型の第2半導体領域と、 Disposed on the first semiconductor region, a second semiconductor region of a second conductivity type,
    該第2半導体領域の表面に配され、導電体からなるアノード又はカソード電極に接続された第2導電型の電極領域と、 Disposed on a surface of the second semiconductor region, and an anode or connected to the cathode electrode is a second conductive type electrode regions of a conductor,
    前記第1半導体領域の表面に配され 、かつ、該電極領域、及び該第2半導体領域の周囲を囲むように形成された、第1導電型の第3半導体領域と、を有し、 Disposed on a surface of said first semiconductor region and having the electrode area, and the second is formed to surround the periphery of the semiconductor region, a third semiconductor region of the first conductivity type, a,
    前記アノード又はカソード電極は、 前記第2半導体領域全体と、前記電極領域と前記第3半導体領域との間に形成される空乏層が絶縁膜に接する全ての部分と、を覆うことを特徴とする受光素子。 Said anode or cathode electrode, and the whole of the second semiconductor region, a depletion layer is formed between the electrode region and the third semiconductor region, characterized in that the cover, and all parts in contact with the insulating film Light receiving element.
  9. 請求項8に記載の受光素子において、 In the light-receiving element according to claim 8,
    前記第1半導体領域はエピタキシャル層であることを特徴とする受光素子。 It said first semiconductor region is a light receiving element characterized epitaxial layer der Rukoto.
  10. 請求項8に記載の受光素子において、 In the light-receiving element according to claim 8,
    前記第2半導体領域は、互いに不純物濃度の異なる部分を有していることを特徴とする受光素子。 Said second semiconductor region, the light receiving element characterized in that it has a different portion of the impurity concentration from each other.
  11. 請求項8に記載の受光素子において、 In the light-receiving element according to claim 8,
    前記第2半導体領域は不純物濃度の高い高濃度領域と、前記不純物濃度の低い低濃度領域とを有しており、該低濃度領域の上面に前記第3半導体領域が形成されていることを特徴とする受光素子。 It said second semiconductor region and the heavily doped high density region has a low concentration region lower the impurity concentration, wherein the third semiconductor region on the upper surface of the low concentration region is formed the light-receiving element to be.
  12. 請求項8に記載の受光素子において、 In the light-receiving element according to claim 8,
    前記アノード又は前記カソード電極は 、前記第3半導体領域の少なくとも上方を覆っていることを特徴とする受光素子。 Said anode or said cathode electrode, a light receiving element characterized in that it covers at least above the third semiconductor region.
  13. 請求項1又は8に記載の受光素子の複数個と、前記複数個の受光素子からの光電荷をそれぞれ読み出し且つリセットする読み出し及びリセット回路と、前記読み出し及びリセット回路の出力をバッファするバッファ回路と、前記バッファ回路出力の直流成分をカットする結合コンデンサと、を有することを特徴とする光電変換装置。 A plurality of light receiving element according to claim 1 or 8, the read and reset circuit to read each and resets the photoelectric charge from the plurality of light receiving elements, and a buffer circuit for buffering the output of the read and reset circuit , photoelectric conversion device characterized by having a coupling capacitor for cutting a DC component of the buffer circuit output.
  14. 請求項1又は8に記載の受光素子の複数個と、前記複数個の受光素子からの光電荷をそれぞれ読み出しおよびリセットする読み出し及びリセット回路と、当該光電荷をそれぞれ選択する選択スイッチと、前記読み出し及びリセット回路の出力を一時的に記憶するメモリー部と、前記メモリー部から時系列的に読み出す読み出し走査部と、を有することを特徴とする光電変換装置。 A plurality of light receiving element according to claim 1 or 8, the read and reset circuit to read and reset each light charges from the plurality of light receiving elements, a selection switch for selecting the optical charge respectively, the read and a photoelectric conversion device, characterized in that it comprises a memory unit for temporarily storing the output of the reset circuit, and a readout scanning unit that sequentially read out when the said memory unit.
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