JP3576690B2 - ローパワー高速バス - Google Patents
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Description
【発明の属する技術分野】
本発明は、マイクロプロセッサ、論理LSIなどのチップ内に形成される内部バス、及び複数のチップの接続やLAN(local area network)などに使用される外部バスの改良に関する。
【0002】
【従来の技術】
従来、マイクロプロセッサやマイクロコンピュ−タなどでは、低消費電力化を達成するために、デ−タ・バスを複数に分割したり、又はデ−タ・バスをリング状にするなどの工夫がなされている。
【0003】
図10は、従来のバスシステムの一例を示すものである。
このバスシステムでは、デ−タ・バスを2つに分割している。なお、以下の説明を簡単にするため、デ−タ・バス(通常、複数ビットを同時に転送可能に構成される)の1ビット転送分のみについて説明する。
【0004】
1−1,1−2,…は、ブロック、例えば、マイクロプロセッサ内の回路ブロックや、パソコンなどであり、ブロック1−1は、バス2−1に接続され、ブロック1−2は、バス2−2に接続されている。
【0005】
ブロック1−1は、バス2−1と接地点の間に直列接続されるNチャネルMOSトランジスタTN1,TN2を有している。MOSトランジスタTN1のゲ−トには、ブロック1−1の選択信号E1、即ちブロック1−1からバス2−1へのデ−タ出力の可否を決定する信号が入力されている。MOSトランジスタTN2のゲ−トには、バス2−1に出力するデ−タQ1が印加されている。
【0006】
ブロック1−2は、バス2−2と接地点の間に直列接続されるNチャネルMOSトランジスタTN3,TN4を有している。MOSトランジスタTN3のゲ−トには、ブロック1−2の選択信号E2、即ちブロック1−2からバス2−2へのデ−タ出力の可否を決定する信号が入力されている。MOSトランジスタTN4のゲ−トには、バス2−2に出力するデ−タQ2が印加されている。
【0007】
バス2−1には、バスプリチャ−ジ回路3−1が接続されている。バスプリチャ−ジ回路3−1は、バス2−1と電源の間に接続されるPチャネルMOSトランジスタTP1から構成されている。MOSトランジスタTP1のゲ−トには、クロックφが入力されている。バスプリチャ−ジ回路3−1は、ブロック間におけるデ−タの転送を行う前に、バス2−1を例えば高レベル“1”にプリチャ−ジする。
【0008】
バス2−2には、バスプリチャ−ジ回路3−2が接続されている。バスプリチャ−ジ回路3−2は、バス2−2と電源の間に接続されるPチャネルMOSトランジスタTP2から構成されている。MOSトランジスタTP2のゲ−トには、クロックφが入力されている。バスプリチャ−ジ回路3−2は、ブロック間におけるデ−タの転送を行う前に、バス2−2を例えば高レベル“1”にプリチャ−ジする。
【0009】
バス2−1とバス2−2の間には、バス結合回路4が接続されている。バス結合回路4は、NOR回路5,6及びNチャネルMOSトランジスタTN5,TN6から構成されている。
【0010】
NOR回路5には、バス2−1の電位とクロック/φが入力され、NOR回路6には、バス2−2の電位とクロック/φが入力されている。NOR回路5の出力信号は、MOSトランジスタTN6のゲ−トに入力され、NOR回路6の出力信号は、MOSトランジスタTN5のゲ−トに入力されている。
【0011】
上述のバスシステムの動作について説明する。
まず、ブロック1−1からバス2−1にデ−タ“1”を出力し、このデ−タ“1”をバス2−2に伝える場合を説明する(但し、バスの論理は負論理)。
【0012】
クロックφが“0”になると、MOSトランジスタTP1,TP2がオン状態となり、バス2−1,2−2がプリチャ−ジされる。この時、各ブロック1−1,1−2のMOSトランジスタTN1〜TN4は、オフ状態となっている。
【0013】
この後、クロックφが“1”になると、ブロック1−1の選択信号E1も“1”となる。ブロック1−1から出力されるデ−タQ1が“1”の場合、MOSトランジスタTN2がオン状態となり、バス2−1がディスチャ−ジされる。その結果、バス2−1のレベルは“0”となる(バスの論理は負論理)。
【0014】
また、NOR回路5の2つの入力レベルは、共に“0”となるため、その出力レベルは、“1”となる。
従って、MOSトランジスタTN6がオン状態となり、バス2−2がディスチャ−ジされる。
【0015】
なお、バス2−2に接続されるブロックのうち所定の1つのブロックが、このバス2−2のデ−タを受け取る。
次に、ブロック1−1からバス2−1にデ−タ“0”を出力し、このデ−タ“0”をバス2−2に伝える場合を説明する(但し、バスの論理は負論理)。
【0016】
クロックφが“0”になると、MOSトランジスタTP1,TP2がオン状態となり、バス2−1,2−2がプリチャ−ジされる。この時、各ブロック1−1,1−2のMOSトランジスタTN1〜TN4は、オフ状態となっている。
【0017】
この後、クロックφが“1”になると、ブロック1−1の選択信号E1も“1”となる。ブロック1−1から出力されるデ−タQ1が“0”の場合、MOSトランジスタTN2はオフ状態であり、バス2−1のレベルは“1”に保持される(バスの論理は負論理)。
【0018】
また、バス2−1のレベルが“1”であるため、NOR回路5の出力レベルは、“0”となる。
従って、MOSトランジスタTN6はオフ状態であり、バス2−2のレベルは“1”に保持される。
【0019】
なお、バス2−2に接続されるブロックのうち所定の1つのブロックが、このバス2−2のデ−タを受け取る。
上記構成のバスシステムによれば、デ−タ・バスが2つに分割されているため、各バスの負荷容量は、デ−タ・バスを分割しない場合に比べて1/2に削減される。従って、デ−タの授受が、バス2−1内のみ又はバス2−2内のみで行われる場合には、バス上におけるデ−タ転送を高速(約2倍)に行うことが可能になる。
【0020】
図11は、従来のバスシステムの他の一例を示すものである。
このバスシステムでは、デ−タ・バス2をリング状にしている。即ち、リング状のデ−タ・バス2に、複数のブロックからなるブロック群A〜Dが接続されている。
【0021】
上記構成のバスシステムによれば、バス2が直線状の場合に比べて、バス2上におけるデ−タ転送の抵抗値を小さくすることができる。例えば、ブロック群Aとブロック群Dの間でデ−タの授受を行う場合には、バス2の抵抗は、距離L分のみとなる。
【0022】
【発明が解決しようとする課題】
図10に示すように、デ−タ・バスを2つに分割する構成の場合、各バス2−1,2−2は、デ−タの授受の有無に関係なく、常にプリチャ−ジされ、かつ、デ−タの値によってはディスチャ−ジされる。
【0023】
即ち、例えば、バス2−1内でのみデ−タの授受が行われる場合においても、バス2−2では、プリチャ−ジが行われ、かつ、デ−タの値によってはディスチャ−ジも行われている。
【0024】
従って、図10に示す構成では、低消費電力化に不利である。
また、デ−タの授受をバス2−1とバス2−2の間で行う場合には、バスに寄生する負荷容量は、バスを分割しない場合と同じであり、バス上におけるデ−タ転送の高速化に不利である。
【0025】
図11に示すように、デ−タ・バス2をリング状にする構成の場合、低消費電力化には貢献できない。
また、バス2の負荷容量も、バスを分割しない場合と同じであり、バス上におけるデ−タ転送の高速化に不利である。
【0026】
本発明は、上記欠点を解決すべくなされたもので、その目的は、負荷容量及び負荷抵抗を削減できると共に、低消費電力化にも有利なバスシステムを提供することである。
【0027】
【課題を解決するための手段】
上記目的を達成するため、本発明のロ−パワ−高速バスは、複数のロ−カルバスから構成され、かつ、各々のロ−カルバスを複数のスイッチにより接続し、全体としてリング状に構成されるデ−タ・バスと、各々のロ−カルバスに接続される1つ以上のブロックと、前記複数のロ−カルバスのうち所定の1つのロ−カルバスに接続されるブロック間でデ−タのやりとりを行う場合には、前記複数のスイッチの全てをオフ状態に制御し、前記複数のロ−カルバスのうち異なる2つのロ−カルバスに接続されるブロック間でデ−タのやりとりを行う場合には、前記異なる2つのロ−カルバスを最短距離で接続するように前記複数のスイッチを制御する制御回路とを備えている。
【0028】
本発明のロ−パワ−高速バスは、さらに、各々のロ−カルバスに接続されるプリチャ−ジ回路を備え、前記制御回路は、前記複数のロ−カルバスのうち所定の1つのロ−カルバスに接続されるブロック間でデ−タのやりとりを行う場合には、前記所定の1つのロ−カルバスのみをプリチャ−ジし、前記複数のロ−カルバスのうち異なる2つのロ−カルバスに接続されるブロック間でデ−タのやりとりを行う場合には、前記異なる2つのロ−カルバスを最短距離で接続したときにデ−タが通過するバスのみをプリチャ−ジする。
【0029】
前記複数のロ−カルバスが4つ以上の場合には、互いに隣接しないロ−カルバス同士をスイッチを経由して接続するためのバイパスを備える。
前記スイッチは、互いに並列接続されるPチャネル型MOSトランジスタとNチャネル型MOSトランジスタから構成されるか、又はトライステ−トバッファから構成される。
【0030】
【発明の実施の形態】
以下、図面を参照しながら、本発明のロ−パワ−高速バスについて詳細に説明する。
本発明のロ−パワ−高速バスは、マイクロプロセッサ、論理LSIなどのチップ内に形成される内部バス、及び複数のチップの接続やLANなどに使用される外部バスに使用される。
【0031】
図1は、本発明の第1実施の形態に関わるバスシステムを示すものである。
なお、以下の説明を簡単にするため、デ−タ・バス(通常、複数ビットを同時に転送可能に構成される)の1ビット転送分のみについて説明する。
【0032】
このバスシステムでは、デ−タ・バスが3つに分割されている。即ち、バス(ロ−カルバス)2−1とバス2−2の間には、バス2−1とバス2−2を結合し又は切断するためのスイッチTS1が接続されている。また、バス2−2とバス2−3の間には、バス2−2とバス2−3を結合し又は切断するためのスイッチTS2が接続され、バス2−3とバス2−1の間には、バス2−3とバス2−1を結合し又は切断するためのスイッチTS3が接続されている。
【0033】
Aは、複数のブロック、例えば、マイクロプロセッサ内の回路ブロックや、パソコンなどから構成されるブロック群である。ブロック群Aの各ブロックは、バス2−1に接続されている。
【0034】
同様に、B及びCも、複数のブロック、例えば、マイクロプロセッサ内の回路ブロックや、パソコンなどから構成されるブロック群である。ブロック群Bの各ブロックは、バス2−2に接続され、ブロック群Cの各ブロックは、バス2−3に接続されている。
【0035】
制御回路10は、ブロックA〜Cを構成する複数のブロックのうちデ−タ・バスにデ−タを送出する1つのブロックを選択する制御信号を当該複数のブロックに供給すると共に、当該複数のブロックのうちデ−タ・バスからデ−タを受け取る1つのブロックを選択する制御信号を当該複数のブロックに供給する。
【0036】
また、制御回路10は、スイッチTS1〜TS3のオン・オフを制御する制御信号TC1〜TC3をスイッチTS1〜TS3に供給する。
例えば、制御回路10は、ブロック群A内でのみデ−タのやりとりを行う場合には、スイッチTS1〜TS3の全てをオフ状態に制御する。同様に、制御回路10は、ブロック群B(又はC)内でのみデ−タのやりとりを行う場合にも、スイッチTS1〜TS3の全てをオフ状態に制御する。
【0037】
但し、制御回路10は、ブロック群Aとブロック群Bとの間でデ−タのやりとりを行う場合には、スイッチTS1をオン状態に制御し、スイッチTS2,TS3をオフ状態に制御する。
【0038】
同様に、制御回路10は、ブロック群Bとブロック群Cとの間でデ−タのやりとりを行う場合には、スイッチTS2をオン状態に制御し、スイッチTS1,TS3をオフ状態に制御し、ブロック群Cとブロック群Aとの間でデ−タのやりとりを行う場合には、スイッチTS3をオン状態に制御し、スイッチTS1,TS2をオフ状態に制御する。
【0039】
上記構成によれば、第一に、デ−タ・バスが3つに分割されているため、各バス2−1〜2−3の負荷容量は、デ−タ・バスを分割しない場合に比べて大幅に削減される。
【0040】
例えば、デ−タの授受が、ブロック群A内(バス2−1内)のみ、ブロック群B内(バス2−2内)のみ、又はブロック群C内(バス2−3内)のみで行われる場合には、各バス2−1〜2−3の負荷容量は1/3となり、バス上におけるデ−タ転送を約3倍の速度で行うことが可能になる。
【0041】
また、デ−タの授受が、ブロック群Aとブロック群B群との間で行われる場合、ブロック群Bとブロック群C群との間で行われる場合、又はブロック群Cとブロック群A群との間で行われる場合にも、各バス2−1〜2−3の負荷容量は2/3となり、バス上におけるデ−タ転送を高速に行うことが可能になる。
【0042】
第二に、デ−タ・バスがプリチャ−ジ方式の場合には、デ−タ・バスが3つに分割されているため、バス2−1〜2−3のプリチャ−ジに伴う消費電力は、デ−タ・バスを分割しない場合に比べて大幅に削減される。
【0043】
例えば、デ−タの授受がブロック群A内(バス2−1内)のみで行われる場合には、ブロック群Aが接続されるバス2−1のみをプリチャ−ジすればよく、低消費電力化に貢献できる。
【0044】
また、デ−タの授受がブロック群Aとブロック群B群との間で行われる場合にも、ブロック群A,Bが接続されるバス2−1,2−2をプリチャ−ジすればよく、ブロック群Cが接続されるバス2−3をプリチャ−ジする必要はないため、低消費電力化に貢献できる。
【0045】
第三に、デ−タ・バスがリング状に構成されているため、デ−タ・バスが直線状の場合に比べて、バス上におけるデ−タ転送の抵抗値を小さくすることができる。
【0046】
例えば、ブロック群Aとブロック群Cの間でデ−タの授受を行う場合には、デ−タは、バス2−2を経由する必要がなく、スイッチTS3を経由してデ−タの授受が行われる。
【0047】
以上より、本発明のロ−パワ−高速バスによれば、負荷容量及び負荷抵抗を削減できると共に、低消費電力化にも有利なバスシステムを提供することが可能である。
【0048】
なお、上記実施の形態では、デ−タ・バスを3つに分割したが、本発明は、デ−タ・バスを2つ以上に分割する場合に拡張して適用できる。
図2は、図1のスイッチTS1〜TS3の構成の一例を示すものである。
【0049】
同図(a)は、スイッチにPチャネル型MOSトランジスタを用いた場合の例である。この場合、高レベル“1”のデ−タがバス2−1〜2−3に出力されるときはよいが、低レベル“0”のデ−タがバス2−1〜2−3に出力されるときは、スイッチTS1〜TS3の部分でレベルの上昇が生じるので好ましくない。但し、面積的なメリットは、存在する。
【0050】
同図(b)は、スイッチにNチャネル型MOSトランジスタを用いた場合の例である。この場合、低レベル“0”のデ−タがバス2−1〜2−3に出力されるときはよいが、高レベル“1”のデ−タがバス2−1〜2−3に出力されるときは、スイッチTS1〜TS3の部分で閾値落ち(レベルの低下)が生じるので好ましくない。但し、面積的なメリットは、存在する。
【0051】
同図(c)は、Nチャネル型MOSトランジスタとPチャネル型MOSトランジスタを並列に接続した伝送ゲ−トによりスイッチを構成した例である。この場合は、高レベル“1”及び低レベル“0”の双方のデ−タに対して、レベルの上昇や低下なく、ブロック間のデ−タ伝送を行うことが可能である。
【0052】
同図(d)は、トライステ−トバッファ回路によりスイッチを構成した例である。この場合、各ブロックの出力バッファのディメンジョンを小さくする(駆動力を小さくする)ことができる。つまり、バスシステムの低消費電力化にさらに貢献することができる。
【0053】
図3は、本発明の第2実施の形態に関わるバスシステムを示すものである。
なお、以下の説明を簡単にするため、デ−タ・バス(通常、複数ビットを同時に転送可能に構成される)の1ビット転送分のみについて説明する。
【0054】
このバスシステムでは、リング状のデ−タ・バスが4つに分割されている。即ち、バス2−1とバス2−2の間には、バス2−1とバス2−2を結合し又は切断するためのスイッチTS1が接続されている。また、バス2−2とバス2−3の間には、バス2−2とバス2−3を結合し又は切断するためのスイッチTS2が接続され、バス2−3とバス2−4の間には、バス2−3とバス2−4を結合し又は切断するためのスイッチTS3が接続されている。また、バス2−4とバス2−1の間には、バス2−4とバス2−1を結合し又は切断するためのスイッチTS4が接続されている。
【0055】
さらに、バス2−1とバス2−3の間には、バス2−1とバス2−3を結合し又は切断するためのスイッチTS5が接続されている。このスイッチTS5は、デ−タ転送のバイパスとして使用され、高速デ−タ転送に貢献する。
【0056】
Aは、複数のブロック、例えば、マイクロプロセッサ内の回路ブロックや、パソコンなどから構成されるブロック群である。ブロック群Aの各ブロックは、バス2−1に接続されている。
【0057】
同様に、B〜Dも、複数のブロック、例えば、マイクロプロセッサ内の回路ブロックや、パソコンなどから構成されるブロック群である。ブロック群Bの各ブロックは、バス2−2に接続され、ブロック群Cの各ブロックは、バス2−3に接続され、ブロック群Dの各ブロックは、バス2−4に接続されている。
【0058】
制御回路10は、ブロックA〜Dを構成する複数のブロックのうちデ−タ・バスにデ−タを送出する1つのブロックを選択する制御信号を当該複数のブロックに供給すると共に、当該複数のブロックのうちデ−タ・バスからデ−タを受け取る1つのブロックを選択する制御信号を当該複数のブロックに供給する。
【0059】
また、制御回路10は、スイッチTS1〜TS5のオン・オフを制御する制御信号TC1〜TC5をスイッチTS1〜TS5に供給する。
例えば、制御回路10は、ブロック群A内でのみデ−タのやりとりを行う場合には、スイッチTS1〜TS5の全てをオフ状態に制御する。同様に、制御回路10は、ブロック群B(又はC又はD)内でのみデ−タのやりとりを行う場合にも、スイッチTS1〜TS5の全てをオフ状態に制御する。
【0060】
但し、制御回路10は、ブロック群Aとブロック群Bとの間でデ−タのやりとりを行う場合には、スイッチTS1をオン状態に制御し、スイッチTS2〜TS5をオフ状態に制御する。
【0061】
同様に、制御回路10は、ブロック群Bとブロック群Cとの間でデ−タのやりとりを行う場合には、スイッチTS2をオン状態に制御し、スイッチTS1,TS3〜TS5をオフ状態に制御し、ブロック群Cとブロック群Dとの間でデ−タのやりとりを行う場合には、スイッチTS3をオン状態に制御し、スイッチTS1,TS2,TS4,TS5をオフ状態に制御し、ブロック群Dとブロック群Aとの間でデ−タのやりとりを行う場合には、スイッチTS4をオン状態に制御し、スイッチTS1〜TS3,TS5をオフ状態に制御する。
【0062】
また、制御回路10は、ブロック群Aとブロック群Cとの間でデ−タのやりとりを行う場合には、スイッチTS5をオン状態に制御し、スイッチTS1〜TS4をオフ状態に制御する。即ち、デ−タは、バス2−1とバス2−3の間をバイパスを経由して行き来する。
【0063】
なお、本実施の形態におけるスイッチは、上述の第1実施の形態と同様に、図2に示すものを使用することができる。
本実施の形態における構成によれば、上述の第1実施の形態の場合と同様に、以下の効果が得られる。
【0064】
第一に、デ−タ・バスが4つに分割されているため、各バス2−1〜2−3の負荷容量は、デ−タ・バスを分割しない場合に比べて大幅に削減される。
第二に、デ−タ・バスがプリチャ−ジ方式の場合には、デ−タ・バスが4つに分割されているため、バス2−1〜2−3のプリチャ−ジに伴う消費電力は、デ−タ・バスを分割しない場合に比べて大幅に削減される。
【0065】
第三に、デ−タ・バスがリング状に構成されているため、デ−タ・バスが直線状の場合に比べて、バス上におけるデ−タ転送の抵抗値を小さくすることができる。
【0066】
さらに、本実施の形態によれば、リング状のデ−タ・バスにデ−タ転送のバイパスを設けているため、さらに、デ−タ転送時におけるバスの抵抗値や容量が削減し、高速デ−タ転送を達成することができる。
【0067】
以上より、本発明のロ−パワ−高速バスによれば、負荷容量及び負荷抵抗を削減できると共に、低消費電力化にも有利なバスシステムを提供することが可能である。
【0068】
図4は、本発明の第3実施の形態に関わるバスシステムを示すものである。
なお、以下の説明を簡単にするため、デ−タ・バス(通常、複数ビットを同時に転送可能に構成される)の1ビット転送分のみについて説明する。
【0069】
このバスシステムでは、デ−タ・バスをリング状にすると共に複数に分割している。即ち、バス2−1とバス2−2の間には、バス2−1とバス2−2を結合し又は切断するためのスイッチTS1が接続されている。また、バス2−2とバス2−3の間には、バス2−2とバス2−3を結合し又は切断するためのスイッチTS2が接続されている。
【0070】
Aは、複数のブロック、例えば、マイクロプロセッサ内の回路ブロックや、パソコンなどから構成されるブロック群である。ブロック群Aの各ブロックは、バス2−1に接続されている。
【0071】
同様に、B及びCも、複数のブロック、例えば、マイクロプロセッサ内の回路ブロックや、パソコンなどから構成されるブロック群である。ブロック群Bの各ブロックは、バス2−2に接続され、ブロック群Cの各ブロックは、バス2−3に接続されている。
【0072】
制御回路10は、ブロックA〜Cを構成する複数のブロックのうちデ−タ・バスにデ−タを送出する1つのブロックを選択する制御信号EA0〜,EB0〜,EC0〜を当該複数のブロックに供給すると共に、当該複数のブロックのうちデ−タ・バスからデ−タを受け取る1つのブロックを選択する制御信号BEA0〜,BEB0〜,BEC0〜を当該複数のブロックに供給する。
【0073】
また、制御回路10は、スイッチTS1〜TS3のオン・オフを制御する制御信号TC1〜TC3をスイッチTS1〜TS3に供給する。
例えば、制御回路10は、ブロック群A内でのみデ−タのやりとりを行う場合には、スイッチTS1〜TS3の全てをオフ状態に制御する。同様に、制御回路10は、ブロック群B(又はC)内でのみデ−タのやりとりを行う場合にも、スイッチTS1〜TS3の全てをオフ状態に制御する。
【0074】
但し、制御回路10は、ブロック群Aとブロック群Bとの間でデ−タのやりとりを行う場合には、スイッチTS1をオン状態に制御し、スイッチTS2,TS3をオフ状態に制御する。
【0075】
同様に、制御回路10は、ブロック群Bとブロック群Cとの間でデ−タのやりとりを行う場合には、スイッチTS2をオン状態に制御し、スイッチTS1,TS3をオフ状態に制御する。
【0076】
バス2−1には、プリチャ−ジ回路が接続されている。このプリチャ−ジ回路は、OR回路7−1、NAND回路8−1及びPチャネル型MOSトランジスタTP1から構成されている。
【0077】
OR回路7−1には、ブロック群A内のブロックの選択信号CSA0〜CSAiが入力されている。例えば、ブロック群A内のブロックA−0を選択し、ブロックA−0からバス2−1にデ−タを出力する場合には、所定の期間において、ブロックの選択信号CSA0が高レベル“1”になる。また、ブロック群A内のブロックA−1を選択し、バス2−1からブロックA−1にデ−タを入力する場合には、所定の期間において、ブロックの選択信号CSA1が高レベル“1”になる。
【0078】
NAND回路8−1には、クロックφとOR回路7−1の出力信号が入力されている。従って、クロックφが高レベル“1”の期間において、少なくとも選択信号CSA0〜CSAiのうちの1つが高レベル“1”になると、NAND回路8−1の出力信号G1は、高レベル“1”となる。つまり、MOSトランジスタTP1がオン状態となり、バス2−1のプリチャ−ジが行われる。
【0079】
同様に、バス2−2にも、プリチャ−ジ回路が接続されている。このプリチャ−ジ回路は、OR回路7−2、NAND回路8−2及びPチャネル型MOSトランジスタTP2から構成されている。
【0080】
OR回路7−2には、ブロック群B内のブロックの選択信号CSB0〜CSBjが入力されている。例えば、ブロック群B内のブロックB−0を選択し、ブロックB−0からバス2−2にデ−タを出力する場合には、所定の期間において、ブロックの選択信号CSB0が高レベル“1”になる。また、ブロック群B内のブロックB−1を選択し、バス2−2からブロックB−1にデ−タを入力する場合には、所定の期間において、ブロックの選択信号CSB1が高レベル“1”になる。
【0081】
NAND回路8−2には、クロックφとOR回路7−2の出力信号が入力されている。従って、クロックφが高レベル“1”の期間において、少なくとも選択信号CSB0〜CSBjのうちの1つが高レベル“1”になると、NAND回路8−2の出力信号G2は、高レベル“1”となる。つまり、MOSトランジスタTP2がオン状態となり、バス2−2のプリチャ−ジが行われる。
【0082】
同様に、バス2−3にも、プリチャ−ジ回路が接続されている。このプリチャ−ジ回路は、OR回路7−3、NAND回路8−3及びPチャネル型MOSトランジスタTP3から構成されている。
【0083】
OR回路7−3には、ブロック群C内のブロックの選択信号CSC0〜CSCkが入力されている。例えば、ブロック群C内のブロックC−0を選択し、ブロックC−0からバス2−3にデ−タを出力する場合には、所定の期間において、ブロックの選択信号CSC0が高レベル“1”になる。また、ブロック群C内のブロックC−1を選択し、バス2−3からブロックC−1にデ−タを入力する場合には、所定の期間において、ブロックの選択信号CSC1が高レベル“1”になる。
【0084】
NAND回路8−3には、クロックφとOR回路7−3の出力信号が入力されている。従って、クロックφが高レベル“1”の期間において、少なくとも選択信号CSC0〜CSCkのうちの1つが高レベル“1”になると、NAND回路8−3の出力信号G3は、高レベル“1”となる。つまり、MOSトランジスタTP3がオン状態となり、バス2−3のプリチャ−ジが行われる。
【0085】
次に、上記第3実施の形態に関わるバスシステムの動作について、a)ブロック群A内でのみデ−タのやりとりを行う場合と、b)ブロック群Aとブロック群Bとの間でデ−タのやりとりを行う場合に分けて説明する。
【0086】
a) ブロック群A内でのみデ−タのやりとりを行う場合
図5のタイミングチャ−ト及び図6のブロック群Aの主要部を示す回路図に基づいて説明する。
【0087】
まず、クロックφの前半(“1”の期間C)において、ブロックの選択信号CSA0〜CSAi,CSB0〜CSBj,CSC0〜CSCkのうち、ブロック群A内のブロックを選択する所定の2つの選択信号CSA0,CSA1が“1”となる。
【0088】
この時、スイッチの制御信号TC1〜TC3は、全てノンアクティブ状態であり、スイッチTS1〜TS3は、全てオフ状態となる。
また、NAND回路8−1の出力信号G1が“0”となり、MOSトランジスタTP1がオン状態になるため、バス2−1のプリチャ−ジが行われる。一方、NAND回路8−2,8−3の出力信号G2,G3が“1”となり、MOSトランジスタTP2,TP3はオフ状態のままであるため、バス2−2,2−3のプリチャ−ジは行われない。
【0089】
クロックφの後半(“0”の期間)においては、ブロックA−0の選択信号(バスヘのデ−タ出力を可能にするもの)EA0が高レベル“1”となり、ブロックA−1の選択信号(バスからのデ−タ入力を可能にするもの)BEA1が高レベル“1”となる。なお、選択信号EA1及びBEA0は、共に低レベル“0”となる。
【0090】
従って、ブロックA−0のフリップフロップ回路5−0の出力デ−タQ0が出力バッファを経由してバス2−1に供給される。
例えば、出力デ−タQ0が高レベル“1”の場合には、NチャネルMOSトランジスタN01がオン状態になり、バス2−1の電位は速やかに低レベル“0”になる(但し、バスの論理は負論理)。
【0091】
また、出力デ−タQ0が高レベル“0”の場合には、NチャネルMOSトランジスタN01はオフ状態のままであり、バス2−1の電位は高レベル“1”を維持する。
【0092】
バス2−1のデ−タは、ブロックA−1のNAND回路6−1に入力され、ブロックA−1内に、入力デ−タIN1として入力される。即ち、バス2−1の電位が“0”の場合、入力デ−タIN1は、“1”となり、バス2−1の電位が“1”の場合、入力デ−タIN1は、“0”となる。
【0093】
なお、ブロック2−0の入力デ−タIN0は、BEA0=“0”のため、常に“1”である。
これにより、ブロック間のデ−タ転送が完了する。
【0094】
上記動作において、バス2−1は、バス2−2,2−3から分離されているため、バス2−1の負荷容量(C1のみ)は、デ−タ・バスを分割しない場合(C1+C2+C3)に比べて大幅に削減されている。
【0095】
従って、ブロックA−0からブロックA−1へのデ−タ転送を高速に行うことができる。
また、プリチャ−ジは、バス2−1のみについて行われ、バス2−2,2−3については行われないため、プリチャ−ジに伴う消費電力は、デ−タ・バスを分割しない場合に比べて大幅に削減される。
【0096】
b) ブロック群Aとブロック群Bの間でデ−タのやりとりを行う場合
図7のタイミングチャ−ト、図8のブロック群Aの主要部を示す回路図及び図9のブロック群Bの主要部を示す回路図に基づいて説明する。
【0097】
まず、クロックCLKの前半(“1”の期間C)において、ブロックの選択信号CSA0〜CSAi,CSB0〜CSBj,CSC0〜CSCkのうち、ブロック群A内のブロックを選択する所定の1つの選択信号CSA0と、ブロック群B内のブロックを選択する所定の1つの選択信号CSB0が“1”となる。
【0098】
この時、スイッチの制御信号TC1は、アクティブ状態となるが、スイッチの制御信号TC2,TC3は、ノンアクティブ状態である。従って、スイッチTS1は、オン状態となるが、スイッチTS2,TS3は、オフ状態である。
【0099】
また、NAND回路8−1,8−2の出力信号G1,G2が“0”となり、MOSトランジスタTP1,TP2がオン状態になるため、バス2−1,2−2のプリチャ−ジが行われる。一方、NAND回路8−3の出力信号G3が“1”となり、MOSトランジスタTP3はオフ状態のままであるため、バス2−3のプリチャ−ジは行われない。
【0100】
クロックCLKの後半(“0”の期間)においては、ブロックA−0の選択信号(バスヘのデ−タ出力を可能にするもの)EA0が高レベル“1”となり、ブロックB−0の選択信号(バスからのデ−タ入力を可能にするもの)BEB0が高レベル“1”となる。
【0101】
従って、ブロックA−0のフリップフロップ回路5−0の出力デ−タQ0が出力バッファを経由してバス2−1に供給される。
例えば、出力デ−タQ0が高レベル“1”の場合には、NチャネルMOSトランジスタN01がオン状態になり、バス2−1の電位は速やかに低レベル“0”になる(但し、バスの論理は負論理)。
【0102】
また、出力デ−タQ0が高レベル“0”の場合には、NチャネルMOSトランジスタN01はオフ状態のままであり、バス2−1の電位は高レベル“1”を維持する。
【0103】
なお、バス2−1のデ−タは、スイッチTS1を経由してバス2−2に伝達される。また、バス2−2のデ−タは、ブロックB−0のNAND回路6−0に入力され、ブロックB−0内に入力される。
【0104】
これにより、ブロック間のデ−タ転送が完了する。
上記動作において、バス2−1,2−2は、バス2−3から分離されているため、バス2−1,2−2の負荷容量(C1+C2)は、デ−タ・バスを分割しない場合(C1+C2+C3)に比べて削減されている。
【0105】
従って、ブロックA−0からブロックB−0へのデ−タ転送をスイッチTS1を経由して高速に行うことができる。
また、プリチャ−ジは、バス2−1,2−2について行われ、バス2−3については行われないため、プリチャ−ジに伴う消費電力は、デ−タ・バスを分割しない場合に比べて削減される。
【0106】
さらに、デ−タ・バスがリング状に構成されているため、ブロックA−0からブロックB−0へのデ−タ転送は、スイッチTS1を経由して行われる。従って、デ−タ・バスが直線状の場合に比べて、バス上におけるデ−タ転送の抵抗値を小さくすることができる。
【0107】
【発明の効果】
以上、説明したように、本発明のロ−パワ−高速バスによれば、次のような効果を奏する。
リング状のデ−タ・バスを複数に分割し、各々のバスをスイッチを介して接続し、さらにデ−タのやりとりに関わるブロック群を最短の距離で接続し得るようにスイッチを制御することにより、デ−タ・バスを分割しない場合に比べて負荷容量を削減でき、かつ、バス上におけるデ−タ転送の抵抗値を小さくすることができる。
【0108】
また、デ−タのやりとりに関わるブロック群が接続されるバスのみをプリチャ−ジすることにより、消費電力が小さいバスシステムを提供することができるようになる。
【図面の簡単な説明】
【図1】本発明の第1実施の形態に関わるバスシステムを示す図。
【図2】図1のスイッチの例を示す図。
【図3】本発明の第2実施の形態に関わるバスシステムを示す図。
【図4】本発明の第3実施の形態に関わるバスシステムを示す図。
【図5】図4のバスシステムの動作を示すタイミング図。
【図6】図4のブロック群Aの主要部を示す回路図。
【図7】図4のバスシステムの動作を示すタイミング図。
【図8】図4のブロック群Aの主要部を示す回路図。
【図9】図4のブロック群Bの主要部を示す回路図。
【図10】従来のバスシステムを示す図。
【図11】従来のバスシステムを示す図。
【符号の説明】
1−1,1−2,A−0,A−1,B−0,B−1 :ブロック、
A〜D :ブロック群、
2,2−1,2−2,2−3 :デ−タ・バス、
3−1,3−2 :プリチャ−ジ回路、
4 :バス結合回路、
5,6 :NOR回路、
5−0,5−1 :フリップフロップ回路、
6−0,6−1 :NAND回路、
7−1,7−2,7−3 :OR回路、
8−1,8−2,8−3 :NAND回路、
10 :制御回路、
TP1〜TP3 :Pチャネル型MOSトランジスタ、
TN1〜TN6,N00,N01,N10,N11 :Nチャネル型MOSトランジスタ、
TS1〜TS4 :スイッチ。
Claims (2)
- 複数のローカルバスから構成され、かつ、各々のローカルバスを複数の第1スイッチにより接続し、全体としてリング状に構成されるデータ・バスと、
各々のローカルバスに接続される1つ以上のブロックと、
各々のローカルバスに接続されるプリチャージ回路と、
互いに隣接しないローカルバス同士を第2スイッチを経由して接続するためのバイパスと、
前記複数のローカルバスのうち所定の1つのローカルバスに接続されるブロック間でデータのやりとりを行う場合には、前記複数の第1スイッチ及び前記第2スイッチの全てをオフ状態にし、かつ、前記所定の1つのローカルバスのみをプリチャージするように制御し、
前記複数のローカルバスのうち異なる2つのローカルバスに接続されるブロック間でデータのやりとりを行う場合には、前記異なる2つのローカルバスを最短距離で接続するように前記複数の第1スイッチ及び前記第2スイッチを制御し、かつ、前記異なる2つのローカルバス及びこれらの間を前記最短距離で接続するローカルバスをプリチャージするように制御する制御回路とを具備し、
前記バイパスには、ブロックが接続されないことを特徴とするローパワー高速バス。 - 請求項1に記載のローパワー高速バスにおいて、前記複数のローカルバスは、4つ以上存在することを特徴とするローパワー高速バス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08419296A JP3576690B2 (ja) | 1996-04-05 | 1996-04-05 | ローパワー高速バス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08419296A JP3576690B2 (ja) | 1996-04-05 | 1996-04-05 | ローパワー高速バス |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09274527A JPH09274527A (ja) | 1997-10-21 |
JP3576690B2 true JP3576690B2 (ja) | 2004-10-13 |
Family
ID=13823618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08419296A Expired - Lifetime JP3576690B2 (ja) | 1996-04-05 | 1996-04-05 | ローパワー高速バス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3576690B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11353228A (ja) | 1998-06-10 | 1999-12-24 | Mitsubishi Electric Corp | メモリモジュールシステム |
JP2009266351A (ja) * | 2008-04-28 | 2009-11-12 | Toshiba Corp | 半導体記憶装置、及びその制御方法 |
JP2011187141A (ja) * | 2010-03-10 | 2011-09-22 | Toshiba Corp | 転送回路及びそれを用いた不揮発性半導体記憶装置 |
-
1996
- 1996-04-05 JP JP08419296A patent/JP3576690B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09274527A (ja) | 1997-10-21 |
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Legal Events
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040412 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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