JP3569772B2 - 静電容量型トランスデューサ用信号処理回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は静電容量の変化を利用したトランスデューサの信号処理回路、特に複数のセンシング・コンデンサの電極間距離の変化に基づいて応力、加速度、磁気、圧力等の物理量の検出を行う静電容量型トランスデューサの信号処理回路に関する。
【０００２】
【従来の技術】
力、加速度等の物理量を静電容量に変換して検出する、静電容量型トランスデューサが用いられている。ここで、静電容量型トランスデューサには、１対のセンシング・コンデンサを有し、第１、第２のセンシング・コンデンサの静電容量の差分をとることで物理量の検出を行うものがある。従来、このトランスデューサの信号処理には、一対のセンシング・コンデンサの静電容量の差分の絶対値に対応した信号を出力する回路が用いられていた。
【０００３】
しかし、従来の回路を用いた場合は、トランスデューサにオフセット容量を得るための付加コンデンサが必要であり、製作工程が複雑である。即ち、従来の方式では第１、第２のセンシング・コンデンサの容量のどちらが大きいかは検出できない。従い、センシング・コンデンサに印加される物理量の正負を測定するには、その容量が第１、第２のセンシング・コンデンサ間に生じる静電容量の差分の最大値よりも大きな、オフセット用付加コンデンサを、第１または第２のセンシング・コンデンサに並列に付加していた。
【０００４】
オフセット用付加コンデンサの存在はトランスデューサの特性劣化をも招いていた。即ち、１対のセンシング・コンデンサについては、その容量、特性がそろっていればその差分を測定することで、センシング・コンデンサ同士の外乱依存性を相殺することが可能である。しかし、オフセット用付加コンデンサの外乱依存性はそのまま残り、トランスデューサ出力のドリフトとして現れる。
【０００５】
【発明が解決しようとする課題】
以上述べたように従来、一対のセンシング・コンデンサの静電容量の相対的差異により物理量を測定する静電容量型トランスデューサにおいてはオフセット用付加コンデンサが必要であり、製作工程の複雑化を招いていた。更に、オフセット用付加コンデンサの存在は、物理量の入力時無入力時を問わず、周囲温度変化等の外乱による出力のドリフトを生じ、測定誤差の要因となっていた。
【０００６】
本発明はオフセット用付加コンデンサを不要とし、製作工程の簡略化、製作コストの低減を図り、安価な応力、加速度等の物理量検出装置を提供すること、更には周囲温度変化等の外乱による出力のドリフトを低減し、精度の良い応力、加速度等の物理量検出装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本願第１の発明は１軸方向の物理量の作用によって相互間距離が増加または減少するように配置された電極対によって第１のセンシング・コンデンサを構成し、逆に、相互間距離が減少または増加するように配置された電極対によって第２のセンシング・コンデンサを構成し、第１のセンシング・コンデンサと第２のセンシング・コンデンサの容量の差分の変化に基づいて作用した物理量を検出できる静電容量型トランスデューサに用いる信号処理回路において、
前記第１のセンシング・コンデンサを構成する電極対の一端と前記第２のセンシング・コンデンサを構成する電極対の一端とを所定の電圧に固定するとともに、
所定周波数の信号を発生させる基準信号発生源と、
前記基準信号発生源の出力端に第１の端点が接続され、前記第１のセンシング・コンデンサを構成する電極の他端に第２の端点が接続され、前記第１のセンシング・コンデンサの容量に応じて前記基準信号発生源の出力信号を位相変化させた第１の位相遅延信号を前記第２の端点から出力する、第１の抵抗素子と、
前記基準信号発生源の出力端に第１の端点が接続され、前記第２のセンシング・コンデンサを構成する電極の他端に第２の端点が接続され、前記第１のセンシング・コンデンサの容量に応じて前記基準信号発生源の出力信号を位相変化させた第２の位相遅延信号を前記第２の端点から出力する、第２の抵抗素子と、
第１の入力端が前記第１の抵抗素子の第２の端点に接続され、第２の入力端が前記第２の抵抗素子の第２の端点に接続され、前記第１の入力端に与えられた前記第１の位相遅延信号と前記第２の入力端に与えられた前記第２の位相遅延信号、の立ち下がりまたは立ち上がりのエッジ比較によって、前記第１の位相遅延信号と前記第２の位相遅延信号の位相差の絶対値とその正負に対応する信号を出力する信号出力回路を備える。
【０００８】
本願第２の発明は１軸方向の物理量の作用によって相互間距離が増加または減少するように配置された電極対によって第１のセンシング・コンデンサを構成し、逆に、相互間距離が減少または増加するように配置された電極対によって第２のセンシング・コンデンサを構成し、第１のセンシング・コンデンサと第２のセンシング・コンデンサの容量の比の変化に基づいて作用した物理量を検出できる静電容量型トランスデューサに用いる信号処理回路において、
前記第１のセンシング・コンデンサを構成する電極対の一端と前記第２のセンシング・コンデンサを構成する電極対の一端とを所定の電圧に固定するとともに、
所定周波数の信号を発生させる基準信号発生源と、
前記基準信号発生源の出力端に第１の端点が接続され、前記第１のセンシング・コンデンサを構成する電極の他端に第２の端点が接続され、前記第１のセンシング・コンデンサの容量に応じて前記基準信号発生源の出力信号を位相変化させた第１の位相遅延信号を前記第２の端点から出力する、第１の抵抗素子と、
前記基準信号発生源の出力端に第１の端点が接続され、前記第２のセンシング・コンデンサを構成する電極の他端に第２の端点が接続され、前記第１のセンシング・コンデンサの容量に応じて前記基準信号発生源の出力信号を位相変化させた第２の位相遅延信号を前記第２の端点から出力する、第２の抵抗素子と、
前記基準信号と前記第１の位相遅延信号についての第１の位相差と、前記基準信号と前記第２の位相遅延信号についての第２の位相差、の比に対応する信号を出力する信号出力回路、
を備える。
【０００９】
【作用】
本願第１の発明ではトランスデューサを構成する１対のセンシング・コンデンサによって構成される１対のＣＲ遅延回路を通った信号同士の位相差に対応する信号を出力するにあたって、これらの信号のエッジ比較を行うことにより、その位相差の正負も含めた信号出力を行う。
【００１０】
本願第２の発明ではトランスデューサを構成する１対のセンシング・コンデンサによって構成される１対のＣＲ遅延回路において、それぞれの遅延回路を通過する前後の信号の位相差を求める。そして、その２つの位相差の比に対応する信号を出力する。
【００１１】
【発明の実施の形態】
（１）本発明の適用対象たるトランスデューサ
初めに、本発明の適用対象となる静電容量型トランスデューサを示す。図１は本発明が適用される静電容量型トランスデューサの１例であって、加速度計の構造を示す側断面図である。このトランスデューサの主たる構成要素は、固定基板１０、可撓基板２０、動作部材３０、そしてトランスデューサ筐体４０である。図２に可撓基板２０の下面図を示す。図２の可撓基板をｘ軸に沿って切断した断面が図１に示されている。可撓基板２０は、図示のように円盤状の基板であり、周囲は筐体４０に固定されている。この下面には扇形の変位電極２１〜２４が図のように同じ大きさで等間隔に形成されている。動作部材３０はその上面が図３に示されるように円柱状をしており、可撓基板２０の上面に同軸接続されている。さらに、図３に固定基板１０の上面図を示す。図３の固定基板１０をｘ軸に沿って切断した断面が図１に示されている。固定基板１０は図示の通り円盤状の基板であり、周囲は筐体４０に固定されている。この上面には同じく円盤状の固定電極１１が形成されている。筐体４０は円柱状の内部空間を有しており、その内壁部分に固定基板１０及び可撓基板２０の周囲を両基板が互いに平行になるように固着支持している。
【００１２】
今、図１に示すように動作部材３０の重心に作用点Ｐを定義し、この作用点を原点とするｘｙｚ三次元座標を図のように定義する。ここで動作部材３０に加速度が加わると作用点Ｐに外力が作用する。作用点Ｐに力が作用していない状態では図１に示すように固定電極１１と変位電極２１〜２４とは所定間隔において平行な状態を保っている。ところが、作用点Ｐにｘ軸方向の力Ｆｘが作用すると、この力Ｆｘは可撓基板２０に対してモーメントを生じさせ、図４に示すように可撓基板２０に中央部ｘ軸方向を対称軸として、左右にそれぞれ上方向、下方向の撓みが生じる。可撓性基板２０の撓み量は作用点Ｐに作用する力Ｆｘの大きさに対応して変化する。そして、Ｆｘの大きさに対応して変位電極２１と固定電極１１との間隔は大きくなるが、変位電極２３と固定電極１１との間隔は小さくなる。このように力Ｆｘが作用したときその大きさに従って、変位電極２１と固定電極１１から構成されるセンシング・コンデンサＣ１の静電容量は減少し、変位電極２３と固定電極１１から構成されるセンシング・コンデンサＣ３の静電容量は増加する。従って、両センシング・コンデンサＣ１，Ｃ３間の静電容量の差分が変化し、差分をとることでｘ軸方向の加速度を検出できる。
作用点Ｐに作用した力が逆向きの−Ｆｘであったとするとこれとは逆の撓みを生じ、両センシング・コンデンサＣ１，Ｃ３間の静電容量にはＦｘのときとは正負逆の変化が生じる。
一方、ｙ方向の力Ｆｙまたは−Ｆｙが作用した場合には変位電極２２と固定電極１１との間隔及び変位電極電極対２４と固定電極１１との間隔にのみ同様の変化を生じる。また、ｚ軸方向の力Ｆｚが動作部材３０に作用した場合、図５に示すように変位電極２１と固定電極１１との間隔及び変位電極電極対２３と固定電極１１との間隔はともに大きくなる。その結果、センシング・コンデンサＣ１，Ｃ３の静電容量は共に減少し、両センシング・コンデンサ間の静電容量の差分には変化がない。
この図１のトランスデューサは外力を直接作用点に加えれば応力を、また動作部材３０を磁性体で構成すれば磁力を検出することも可能である。
【００１３】
さらに、図６は本発明が適用される静電容量型トランスデューサの他の例であって、圧力計の構造を示す断面図である。このトランスデューサは主として平面ダイアフラム５０、固定電極６１，６２、筐体７０から構成され、筐体７０中の１対の通路７１，７２を通じて液体、気体等の流体が圧力計内の平面ダイアフラム５０で仕切られたそれぞれの内室７３，７４に流入する。また、平面ダイアフラム５０はそれ自体が導電性であるか、または表面に導電性を付与されており電極として働くようになっている。内室７３，７４に印加される流体の圧力をそれぞれＰ１、Ｐ２と定義する。この圧力Ｐ１と圧力Ｐ２は平面ダイアフラム５０の両面に対してそれぞれ作用する。従い、圧力Ｐ１と圧力Ｐ２の差分に応じて平面ダイアフラム５０は撓むことになる。圧力Ｐ１が圧力Ｐ２より大きければ平面ダイアフラム５０と固定電極６１の距離は大きくなり、平面ダイアフラム５０と固定電極６１の距離は小さくなる。このため、平面ダイアフラム５０と固定電極６１で構成されるセンシング・コンデンサＣ１の容量と平面ダイアフラム５０と固定電極６２で構成されるセンシング・コンデンサＣ２の容量の差分が変化する。このようにして、図６のトランスデューサにおいてセンシング・コンデンサＣ１とＣ２の容量の差分をとることで、圧力Ｐ１と圧力Ｐ２の差分を検出できる。さらに、圧力Ｐ１または圧力Ｐ２の一方が既知であれば他方の圧力そのものを検出できる。
【００１４】
（２）従来の信号処理の問題点
以上述べた図１に表わされる加速度計、図６に表わされる圧力計等の静電容量型トランスデューサにおいては物理量検出にあたって、従来１対のセンシング・コンデンサＣ１，Ｃ３の容量の差分（Ｃ１−Ｃ３）を図１５に示す信号処理回路によって求めることが行われている。
図１５に示す信号処理回路は測定対象たるセンシング・コンデンサＣ１，Ｃ３にそれぞれ抵抗素子１０１，１０２を付加して１対のＣＲ遅延回路を構成している。入力端子Ｔ１に与えられた矩形波はセンシング・コンデンサＣ１と抵抗素子１０１で構成される遅延回路とバッファ回路１２０及びセンシング・コンデンサＣ３と抵抗素子１０２で構成される遅延回路とバッファ回路１３０の２つの経路に分岐してＥＸ−ＯＲ論理素子１０４で合流する。このとき図の上下の経路でそれぞれの遅延回路の時定数によって定まる位相差（ｔ３−ｔ１）が生じている。これは図１６において図１５の端点Ｘ３，Ｘ４における信号波形として表わされる。ＥＸ−ＯＲ論理素子１０４の出力端Ｙには入力端Ｘ３、Ｘ４の信号の位相差に対応する幅のパルス波形が出る。従い、センシング・コンデンサＣ１とＣ３の容量の差分の変化に伴いパルス幅が変化することになる（図１６参照）。パルスの周期は入力端Ｔ１に与えられる矩形波の周期により定まり、その１／２の周期となっている。従い、入力端Ｔ１に与えられる矩形波の１周期をｚとすれば、センシング・コンデンサＣ１とＣ３の容量の差分の変化は端子Ｙにおけるパルスのデューティ比（２＊（ｔ３−ｔ１）／ｚ）の変化をもたらす。端子Ｙにおける信号を例えばより高い周波数のクロックでカウントすればデューティ比をデジタル値に変換できる。また、図１５に示すように端子Ｙの出力を平滑回路１０５で平滑化すればその出力端Ｔ２においてデューティ比に対応したアナログ出力を得ることもできる。
【００１５】
この従来の方式ではセンシング・コンデンサＣ１，Ｃ３の容量のどちらが大きいかにはよらず、その差分の絶対値のみでパルス幅が決定される。従い、センシング・コンデンサＣ１，Ｃ３に印加される応力をそのどちらが大きいかも含めて比較するには図１５に点線で示すようにオフセット用付加コンデンサＣをセンシング・コンデンサＣ１またはＣ３に並列に付加し、その容量をセンシング・コンデンサＣ１，Ｃ３間に生じる静電容量の差分の最大値よりも常に大きくなるようにしておかねばならない。
従来の方式はセンシング・コンデンサＣ１，Ｃ３については、その容量の差分を求めることから、温度等の外乱への依存性を相殺しうる。このため、センシング・コンデンサＣ１，Ｃ３の温度等の外乱依存性によらず、物理量を検出しうることになる。しかし、オフセット用付加コンデンサＣの温度特性等については相殺されず、物理量検出の特性向上に一定の限界があった。
本発明はオフセット用付加コンデンサを不要とし、温度等の外乱依存性をさらに軽減した信号処理回路を提供するものである。
【００１６】
（３）本発明の第１の実施例
図７に本発明の第１の実施例を示す。図１５同様センシング・コンデンサＣ１，Ｃ３に抵抗素子１０１，１０２が接続された１対のＣＲ遅延回路が形成されている。また、入力端Ｔ１に与えられた信号が２つに別れ１対のＣＲ遅延回路、バッファ回路１２０，１３０を経由してそれぞれの遅延回路の時定数の相違に基づく位相差を持って節点Ｘ３，Ｘ４に出力される点は図１５と同様である。ここでこの２つの信号が入力される回路にエッジ比較回路１１０を用いたことが第１の実施例の特徴である。
このエッジ比較回路１１０は端点Ｘ３，Ｘ４のエッジを比較し、Ｘ３の信号とＸ４の信号のエッジのどちらが進相か遅相かに応じて節点Ｘ５または節点Ｘ６にパルスを出力する。図の上下のＣＲ遅延回路の位相差ひいてはセンシング・コンデンサＣ１，Ｃ３の容量の差分の正負に応じて端点５又は端点６に信号が出力されるため、物理量無入力時にセンシング・コンデンサＣ１とＣ３の容量が同一であってもさしつかえないことになる。従い、実施例１を採用することで余分なオフセット用付加コンデンサを省略できる。
また、従来はオフセット用付加コンデンサＣの温度等の外乱依存性によって、物理量無入力時でも図１５の端点Ｙで信号変動を生じており、ひいては出力端Ｔ２のアナログ出力のいわゆる零点ドリフトが生じていた。これに対して実施例１ではオフセット用付加コンデンサが無い分これに起因する端点Ｘ５及び端点Ｘ６の出力変動を防止でき、外乱依存性が軽減される。
【００１７】
ここでエッジ比較回路１１０の構成例を図８に示す。この回路はＮＡＮＤ論理素子１１１Ａ〜Ｃ、１１２Ａ〜Ｃ、１１３、ＡＮＤ論理素子１１４、１１５より構成される。図９，１０に端点Ｘ３の信号が端点Ｘ４の信号に比べてそれぞれ進相、遅相である場合の各節点での信号波形を示す。即ち、エッジ比較手段では節点Ｘ３の信号の立ち下がりエッジ後に節点Ｘ４の信号の入力の立ち下がりエッジを検出したときは、この間、節点Ｘ５にハイレベルが出力される。逆に節点Ｘ３の信号の立ち下がりエッジ後に節点Ｘ４の信号の立ち下がりエッジを検出したときは、この間、節点Ｘ６にハイレベルが出力される。
これからアナログ出力を得るには節点Ｘ５，Ｘ６に出力された信号を差動増幅器１０６にて差動増幅後に平滑回路１０５で平滑処理すればよい。この結果、端点Ｔ２にセンシング・コンデンサＣ１，Ｃ３の容量の差分に対応したアナログ出力を得ることができる。また、節点Ｘ５，Ｘ６の信号のデューティ比をこの信号より高周波のクロックでそれぞれカウントすることにより、ディジタル信号として処理することでセンシング・コンデンサＣ１，Ｃ３の容量の差分を求めることもできる。
【００１８】
以上求めた容量の差分を換算することで、物理量を求められる。ここで、実験的に加速度等の物理量と信号出力の対応をとることで、物理量検出装置の校正を行うこともできる。校正後は、物理量が作用していない時に得られる出力の値を基準値として、その基準値からの変動を求めることで物理量の検出ができる。
なお、ここで図１１にバッファ回路１２０の構成例を示す。この回路ではセンシング・コンデンサＣ１と抵抗素子１０１で構成されるＲＣ遅延回路の出力と基準電圧Ｖｒｅｆをコンパレータ１２１により比較を行う。この結果図１２に示すように遅延回路の時定数に比例する位相の遅れをもったパルスが節点Ｘ３に出力される。即ち、遅延回路の出力を整形する働きを有する。このバッファ回路の構成はバッファ回路１２０のみならずバッファ回路１３０においても同様の構成となる。ここで、バッファ回路１２０，１３０それぞれの前段の遅延回路を通過した信号の位相差を正しく評価するにはバッファ回路１２０，１３０の基準電圧Ｖｒｅｆは同一の値を用いる必要がある。この実施例における基準電圧Ｖｒｅｆの設定は、Ｔ１に加えられる矩形波の最大電圧の１／２としている。
【００１９】
（４）本発明の第２の実施例
本発明の第２の実施例では静電容量型トランスデューサにおいて、センシング・コンデンサと抵抗で構成された１対の遅延回路それぞれを信号が通過することで生じたそれぞれの位相差の比からセンシング・コンデンサ容量の比を求めることで物理量を検出することを特徴とする。
ここでセンシング・コンデンサの容量の差分と容量の比が１対１に対応することを示す。センシング・コンデンサの容量は電極面積をＳ、電極間隔をｄ、誘電率をεとすれば
Ｃ＝εＳ／ｄ
で定まる。従い、対向する電極間の距離がｄからｄ＋Δｄへと変化したときはセンシング・コンデンサの容量はΔｄ／ｄ＜＜１なら
ΔＣ＝−（εＳ／ｄ＾２）Δｄ
だけ変化する。
ここで、話を分かり易くするため、１対の電極面積Ｓ、電極間隔の等しいコンデンサＣ１，Ｃ２を考える。物理量の入力によりの電極間の距離ｄＬ、ｄ２がその一方ｄ１はｄからｄ＋Δｄ他方ｄ２はｄからｄ−Δｄへと変化したとする。このときそれぞれのコンデンサの静電容量はそれぞれ（Ｃ＋ΔＣ）、（Ｃ−ΔＣ）である。その差分Ｃｓｕｂは
Ｃｓｕｂ＝（Ｃ＋ΔＣ）−（Ｃ−ΔＣ）＝２ΔＣ
である。
一方、このときの容量の比Ｃｄｉｖは
Ｃｄｉｖ＝（Ｃ＋ΔＣ）／（Ｃ−ΔＣ）
ここで１次の微小量までとれば
Ｃｄｉｖ ＝１＋２ΔＣ／Ｃ
となる。
従い、容量の差分Ｃｓｕｂと容量の比Ｃｄｉｖは相互に換算可能であり、１対１に対応することが判る。
コンデンサと抵抗素子で構成される遅延回路の時定数ｔはコンデンサの容量をＣ、抵抗素子の抵抗値をＲ、とすれば
ｔ＝ＣＲ
で決定される。従い、時定数の比と抵抗値の比が判ればコンデンサの容量の比を求められる。特に、１対の抵抗素子の抵抗値が等しければ時定数の比はコンデンサの容量の比に一致する。かくして１対の遅延回路の時定数の比を求めることで、最終的に物理量の検出が可能となる。
【００２０】
以下に、本発明が適用される静電容量型トランスデューサについての１対の遅延回路の通過によって生じる原信号とのそれぞれの位相差の比をとることで温度等の外乱依存性の軽減を図れることを示す。
まず、容量の比Ｃｄｉｖをとることでオフセット用付加コンデンサは不要となる。１対のセンシング・コンデンサＣ１，Ｃ３の容量のいずれかが大きいかをＣｄｉｖと１の大小を比較することで表わすことができるため、センシング・コンデンサＣ１，Ｃ３の容量に特段の差異を設ける必要はないからである。このため、付加コンデンサに起因する零点（物理量無入力時）の出力変動は発生しない。さらに物理量が入力して１対のセンシング・コンデンサの容量に相違が出た場合でも温度等の外乱に起因する出力の変動は小さい。即ち、一般に２つのセンシング・コンデンサ、抵抗素子はその温度特性等の特性は実質上同一のものを使用すると考えられる。これは例えば、半導体微細加工による同一ウエハ上へのトランスデューサの形成等によって、容易に達成しうる。このため、外乱により各センシング・コンデンサの静電容量、抵抗素子の抵抗値が変化する場合静電容量Ｃ、抵抗値Ｒは同一の比率をもって増加、減少する。
以上から、外乱で静電容量、抵抗値が変化しても静電容量の比、抵抗値の比は変化がない。このため、センシング・コンデンサと抵抗素子で構成される１対の遅延回路の時定数ｔ＝Ｃ＊Ｒの比（１対の遅延回路を通過前後の信号の位相差それぞれの比）をとることで外乱に依存しない精度の良い物理量検出が可能になる。
【００２１】
上記位相差の比をアナログとして出力する回路の構成例を図１３に示す。この例では入力端Ｔ１に加えられた入力信号が２つの遅延回路に分岐しそれぞれの時定数に応じた位相遅れをもって節点Ｘ３，Ｘ４に出力される点は図７と変わるところはない。節点Ｘ３，Ｘ４の信号と入力点Ｔ１の原信号との排他的論理和（ＥＸ−ＯＲ）の結果が節点Ｘ７，Ｘ８に出力される。従い節点Ｘ７，Ｘ８にはそれぞれの遅延回路の時定数で定まるパルス幅のパルスが出力される。各節点における信号を図１４に示す。節点Ｘ７，Ｘ８の信号出力をそれぞれ平滑化回路２０５，２０６で平滑処理すればそれぞれの遅延回路の時定数に対応したアナログ信号が出力される。これをアナログ除算器２０７で除算処理すれば１対の遅延回路の時定数の比に対応する出力が端点Ｔ２に出力される。除算器２０７には例えばアナログ・デバイセズ社のＡＤ５３２を使用することができる。
図１３はアナログ出力の回路例であるが、回路の１部変更でデジタル出力にすることもできる。節点Ｘ７，Ｘ８の信号をより高速のクロックでカウントしてそれぞれのデューティ比を求めるのである。その結果をデジタル演算すれば図１３のアナログ出力に対応するディジタル出力を容易に得ることができる。
【００２２】
【発明の効果】
以上のように本発明は全ての実施例においてオフセット用付加コンデンサを不要とし、製作工程の簡略化、製作コストの低減を図り、安価な応力、加速度等の物理量検出装置を提供することが可能となる効果を有する。
また、実施例１では、オフセット用付加コンデンサに起因する周囲温度変化等の外乱による出力のドリフト、特に物理量無入力時の零点ドリフトを低減し、精度の良い応力、加速度等の物理量検出が可能になる。
実施例２ではこれに加えて、物理量入力時における出力信号のドリフトが軽減され、実施例１より更に精度の良い応力、加速度等の物理量検出が可能になる。
【図面の簡単な説明】
【図１】本発明の適用対象であるトランスデューサの１例としての加速度計の構造を示す断面図である。
【図２】図１に示すトランスデューサの固定基板１０の下面図である。図２の固定基板１０をｘ軸に沿って切断した断面が図１に示されている。
【図３】図１に示すトランスデューサの可撓基板２０の上面図である。図３の可撓基板をｘ軸に沿って切断した断面が図１に示されている。
【図４】図１に示すトランスデューサの作用点Ｐにｘ軸方向の力Ｆｘが作用したときの、トランスデューサの撓み状態を示す側断面図である。
【図５】図１に示すトランスデューサの作用点ＰにＺ軸方向の力Ｆｚが作用したときの、トランスデューサの撓み状態を示す側断面図である。
【図６】本発明の適用対象であるトランスデューサの他の例としての圧力計の構造を示す断面図である。
【図７】本発明の第１の実施例に係る信号処理回路を示す回路図である。
【図８】図７に示す信号処理回路のエッジ比較回路１１０を構成する回路の例を示す回路図である。
【図９】図８の信号処理回路において節点Ｘ３の位相が節点Ｘ４の位相より進んでいる場合の各節点における信号波形を示す図である。
【図１０】図８の信号処理回路において節点Ｘ３の位相が節点Ｘ４の位相より遅れている場合の各節点における信号波形を示す図である。
【図１１】図７に示す信号処理回路のバッファ回路１２０，１３０の細部構成を示す回路図である。
【図１２】図１１に示すバッファ回路の各節点での信号波形を示す図である。
【図１３】本発明の第３の実施例に係る信号処理回路を示す回路図である。
【図１４】図１３に示す信号処理回路の各節点における信号波形を示す図である。
【図１５】図１、図６に示されるトランスデューサに用いる従来の信号処理回路である。
【図１６】図１５に示す信号処理回路の各節点における信号波形を示す図である。
【符号の説明】
１０：固定基板
１１：固定電極
２０：可撓基板
２１〜２４：変位電極
３０：動作部材
４０：加速度計筐体
５０：平板ダイアフラム
６１，６２：固定電極
７０：圧力計筐体
７１，７２：流体の通路
７３，７４：圧力計内室
１０１，１０２：抵抗素子
１０３：差動増幅器
１０４：ＥＸ−ＯＲ論理素子
１０５：平滑回路
１０６：差動増幅器
１１０：エッジ比較回路
１１１Ａ〜Ｃ、１１２Ａ〜Ｃ、１１３：ＮＡＮＤ論理素子
１１４、１１５：ＡＮＤ論理素子
１２０：バッファ回路
１２１：コンパレータ
１２２：定電圧電源
１３０バッファ回路
２０１、２０２：抵抗素子
２０３、２０４：ＥＸ−ＯＲ論理素子
２０５、２０６：平滑回路
２０７：除算器
２２０、２３０：バッファ回路
Ｃ１〜Ｃ４：トランスデューサを構成するセンシング・コンデンサ
Ｐ：作用点
Ｔ１：入力端子
Ｔ２：出力端子
Ｘ１〜Ｘ８：節点
Ｙ：節点

Claims (3)

1. １軸方向の物理量の作用によって相互間距離が増加または減少するように配置された電極対によって第１のセンシング・コンデンサを構成し、逆に、相互間距離が減少または増加するように配置された電極対によって第２のセンシング・コンデンサを構成し、第１のセンシング・コンデンサと第２のセンシング・コンデンサの容量の差分の変化に基づいて作用した物理量を検出できる静電容量型トランスデューサに用いる信号処理回路であって、
   前記第１のセンシング・コンデンサを構成する電極対の一端と前記第２のセンシング・コンデンサを構成する電極対の一端とを所定の電圧に固定するとともに、
   所定周波数の信号を発生させる基準信号発生源と、
   前記基準信号発生源の出力端に第１の端点が接続され、前記第１のセンシング・コンデンサを構成する電極の他端に第２の端点が接続され、前記第１のセンシング・コンデンサの容量に応じて前記基準信号発生源の出力信号を位相変化させた第１の位相遅延信号を前記第２の端点から出力する、第１の抵抗素子と、
   前記基準信号発生源の出力端に第１の端点が接続され、前記第２のセンシング・コンデンサを構成する電極の他端に第２の端点が接続され、前記第１のセンシング・コンデンサの容量に応じて前記基準信号発生源の出力信号を位相変化させた第２の位相遅延信号を前記第２の端点から出力する、第２の抵抗素子と、
   第１の入力端が前記第１の抵抗素子の第２の端点に接続され、第２の入力端が前記第２の抵抗素子の第２の端点に接続され、前記第１の入力端に与えられた前記第１の位相遅延信号と前記第２の入力端に与えられた前記第２の位相遅延信号、の立ち下がりまたは立ち上がりのエッジ比較によって、前記第１の位相遅延信号と前記第２の位相遅延信号の位相差の絶対値とその正負に対応する信号を出力する信号出力回路を備えた、
   ことを特徴とする静電容量の変化を利用した静電容量型トランスデューサに用いる信号処理回路
2. １軸方向の物理量の作用によって相互間距離が増加または減少するように配置された電極対によって第１のセンシング・コンデンサを構成し、逆に、相互間距離が減少または増加するように配置された電極対によって第２のセンシング・コンデンサを構成し、第１のセンシング・コンデンサと第２のセンシング・コンデンサの容量の比の変化に基づいて作用した物理量を検出できる静電容量型トランスデューサに用いる信号処理回路であって、
   前記第１のセンシング・コンデンサを構成する電極対の一端と前記第２のセンシング・コンデンサを構成する電極対の一端とを所定の電圧に固定するとともに、
   所定周波数の信号を発生させる基準信号発生源と、
   前記基準信号発生源の出力端に第１の端点が接続され、前記第１のセンシング・コンデンサを構成する電極の他端に第２の端点が接続され、前記第１のセンシング・コンデンサの容量に応じて前記基準信号発生源の出力信号を位相変化させた第１の位相遅延信号を前記第２の端点から出力する、第１の抵抗素子と、
   前記基準信号発生源の出力端に第１の端点が接続され、前記第２のセンシング・コンデンサを構成する電極の他端に第２の端点が接続され、前記第２のセンシング・コンデンサの容量に応じて前記基準信号発生源の出力信号を位相変化させた第２の位相遅延信号を前記第２の端点から出力する、第２の抵抗素子と、
   前記基準信号と前記第１の位相遅延信号についての第１の位相差と、前記基準信号と前記第２の位相遅延信号についての第２の位相差、の比に対応する信号を出力する信号出力回路を備えた、
   ことを特徴とする静電容量の変化を利用した静電容量型トランスデューサに用いる信号処理回路
3. 請求項２に記載の信号処理回路であって、請求項２に記載の信号出力回路が、第１の入力端が請求項２に記載の第１の抵抗素子の第２の端点に接続され、第２の入力端が請求項２に記載の基準信号発生源の出力端に接続され、前記第１の入力端に与えられた請求項２に記載の第１の位相遅延信号と前記第２の入力端に与えられた請求項２に記載の基準信号についての、請求項２に記載の第１の位相差に対応する第１の論理信号を出力する第１の論理回路と、
   第１の入力端が請求項２に記載の第２の抵抗素子の第２の端点に接続され、第２の入力端が請求項２に記載の基準信号発生源の出力端に接続され、前記第１の入力端に与えられた請求項２に記載の第２の位相遅延信号と前記第２の入力端に与えられた請求項２に記載の基準信号についての、請求項２に記載の第２の位相差に対応する第２の論理信号を出力する第２の論理回路と、
   入力端が、前記第１の論理回路の出力端に接続された第１の平滑回路と、
   入力端が、前記第２の論理回路の出力端に接続された第２の平滑回路と、
   第１の入力端が前記第１の平滑回路の出力端に接続され、第２の入力端が前記第２の平滑回路の出力端に接続され、前記第１の入力端に与えられた信号と前記第２の入力端に与えられた信号の比を出力する除算回路、より構成された、
   ことを特徴とする静電容量の変化を利用した静電容量型トランスデューサに用いる信号処理回路

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