JP3567647B2

JP3567647B2 - Primary group speed interface accommodating circuit

Info

Publication number: JP3567647B2
Application number: JP28989196A
Authority: JP
Inventors: 晋渡▲邉▼; 直哉松村; 孝之竹田; 洋臣榛葉; 隆行岩佐; 勇二桑原; 靖笹川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-10-31
Filing date: 1996-10-31
Publication date: 2004-09-22
Anticipated expiration: 2016-10-31
Also published as: JPH10135973A

Description

【０００１】
【発明の属する技術分野】
本発明は一次群速度インタフェース収容回路に関し、特にＴＴＣ標準のＪＴ−Ｉ４３１で定義される一次群速度インタフェースを有する伝送路をＡＴＭ通信網に収容する一次群速度インタフェース収容回路における一次群速度インタフェース収容回路に関する。
【０００２】
【従来の技術】
図２１は従来ある一次群速度インタフェース収容回路を例示する図であり、図２２は図２１における非構造化データセル化方式を例示する図であり、図２３は構造化データセル化方式を例示する図である。
【０００３】
図２１において、１は、ＴＴＣ標準のＪＴ−Ｉ４３１で定義される一次群速度インタフェースを有する伝送路〔以後一次群速度インタフェース伝送路（１）と称する〕であり、２はＡＴＭ〔ＡｓｙｎｃｈｒｏｎｏｕｓＴｒａｎｓｆｅｒＭｏｄｅ〕通信網（２）であり、３は一次群速度インタフェース伝送路（１）をＡＴＭ通信網（２）に収容する一次群速度インタフェース収容回路である。
【０００４】
一次群速度インタフェース収容回路（３）は、図２１に示される如く、一次群速度インタフェースプロトコル制御部（４）、ＡＴＭ−ＵＮＩプロトコル制御部（５）およびＡＴＭセル組立分解部（６）から構成される。
【０００５】
一次群速度インタフェース伝送路（１）は、図２２に示される如き時分割多重方式であり、それぞれ８ビット（ｂ_１乃至ｂ_８）を伝送する２４のタイムスロット（ＴＳ_１）乃至（ＴＳ_２４）と、１ビット（ｂ）から成るフレームビット（ｂ_Ｆ）とから構成されるフレーム（Ｆ）を、１２５マイクロ秒周期で連続的に伝送する。
【０００６】
一次群速度インタフェース収容回路（３）は、一次群速度インタフェース伝送路（１）から到着する図２２に示される如き、フレームビット（ｂ_Ｆ）と、総てのタイムスロット（ＴＳ_１）乃至（ＴＳ_２４）により伝送される総ての有効および無効データ〔以後非構造化データと称する〕を一次群速度インタフェースプロトコル制御部（４）により受信すると、ＡＴＭセル組立分解部（６）により、４８オクテット（バイト）毎に分割し、図２２に示される如き各ＡＴＭセル（Ｃ）のペイロード（ＰＬ_Ｃ）とし、５オクテットから成るＡＴＭセル（Ｃ）のヘッダ（Ｈ_Ｃ）を付加してＡＴＭセル（Ｃ）を組立て、ＡＴＭ−ＵＮＩプロトコル制御部（５）によりＡＴＭ通信網（２）に送出する。
【０００７】
また一次群速度インタフェース収容回路（３）は、ＡＴＭ通信網（２）から到着する図２２に示すされる如きＡＴＭセル（Ｃ）をＡＴＭ−ＵＮＩプロトコル制御部（５）により受信すると、ＡＴＭセル組立分解部（６）が各受信ＡＴＭセル（Ｃ）からＡＴＭセルペイロード（ＰＬ_Ｃ）を抽出し、一次群速度インタフェースプロトコル制御部（４）がＡＴＭセルペイロード（ＰＬ_Ｃ）を連続配列することにより、図２２に示される如き非構造化データに復元し、一次群速度インタフェース伝送路（１）に送出する。
【０００８】
以上により、一次群速度インタフェース収容回路（３）を介してＡＴＭ通信網（２）に収容される一対の一次群速度インタフェース伝送路（１）相互間で通信を行う場合には、送信側の一次群速度インタフェース伝送路（１）から到着した非構造化データは、送信側の一次群速度インタフェース収容回路（３）において総てＡＴＭセル（Ｃ）に変換され、ＡＴＭ通信網（２）を経由して受信側の一次群速度インタフェース収容回路（３）に転送され、受信側の一次群速度インタフェース収容回路（３）で、ＡＴＭセル（Ｃ）に変換されて転送された総てのデータを結合することにより、元通りの非構造化データに復元され、受信側の一次群速度インタフェース伝送路（１）に送出される。
【０００９】
なお、前述の非構造化データ以外に、図２３に示される如き構造化データも使用されている。
図２３において、構造化データは、図２２に示されると同様の非構造化データからフレームビット（ｂ_Ｆ）を除去し、それぞれ８ビット（ｂ_１乃至ｂ_８）を伝送する２４のタイムスロット（ＴＳ_１）乃至（ＴＳ_２４）のみを、１２５マイクロ秒周期で伝送するフレーム（Ｆ_Ａ）を構成した後、４６オクテット毎に区分してＡＴＭセルペイロード（ＰＬ_Ｃ）内のＳＡＲ・ＰＤＵペイロード（ＰＬ_Ｓ）とする。
【００１０】
なお除去されたフレームビット（ｂ_Ｆ）に代わって、フレーム（Ｆ_Ａ）の区切りを受信側に通知する為に、図２３に示される如く、ＡＴＭセル（Ｃ）内に１オクテットから成るポインタ（Ｐ_Ｔ）をＡＴＭセルペイロード（ＰＬ_Ｃ）内の所定位置に設け、ポインタ（Ｐ_Ｔ）位置と、最初のフレーム（Ｆ_Ａ）の先頭位置とのオフセット値を設定している。
【００１１】
なおポインタ（Ｐ_Ｔ）は、各ＡＴＭセル（Ｃ）毎に設けず、偶数番目のＡＴＭセル（Ｃ）のみに設ける為、ポインタ（Ｐ_Ｔ）を設けぬＡＴＭセル（Ｃ）のＳＡＲ・ＰＤＵペイロード（ＰＬ_Ｓ）は４７オクテットとなる。
【００１２】
更に構造化データは、総てのタイムスロット（ＴＳ_１）乃至（ＴＳ_２４）で伝送されるデータの内、有効データのみを伝送し、無効データは除去されることも提案されている。
【００１３】
然し、従来ある一次群速度インタフェース収容回路（３）は、かかる構造化データを転送する機能は具備していなかった。
【００１４】
【発明が解決しようとする課題】
以上の説明から明らかな如く、従来ある一次群速度インタフェース収容回路は、非構造化データのみを転送可能とし、構造化データの転送は考慮されていなかった為、構造化データを転送する要求に対応することが不可能であった。
【００１５】
本発明は、構造化データも転送可能とする一次群速度インタフェース収容回路を実現することを目的とする。
【００１６】
【課題を解決するための手段】
図１は本発明の原理図である。
図において、１００は、ＴＴＣ標準のＪＴ−Ｉ４３１で定義される一次群速度インタフェース伝送路、２００は、ＡＴＭ通信網、３００は、一次群速度インタフェース伝送路（１００）をＡＴＭ通信網（２００）に収容する一次群速度インタフェース収容回路である。
【００１７】
３０１は、本発明により一次群速度インタフェース収容回路（３００）に設けられた速度変換手段である。
３０２は、本発明（請求項４）により一次群速度インタフェース収容回路（３００）に設けられた揺らぎ吸収量決定手段である。
【００１８】
速度変換手段（３０１）は、一次群速度インタフェース伝送路（１００）から連続的に到着するタイムスロットから、有効データを伝送する有効タイムスロットのみを抽出し、該有効タイムスロットにより伝送される有効データにより構造化データを形成した後、速度変換してＡＴＭセル組立処理に伝達し、且つＡＴＭセル分解処理から出力される構造化データを速度逆変換した後、一次群速度インタフェース伝送路（１００）の有効タイムスロットに分配し、有効データを伝送する有効タイムスロット列の先頭のタイムスロットを示すフレーム境界通知信号を、先頭のタイムスロットと同期してＡＴＭセル組立分解処理に伝達することが考慮される。〔請求項１〕
また速度変換手段（３０１）は、ＡＴＭ通信網（２００）から抽出した基準クロックの時間的変動を吸収する為に、一次群速度インタフェース伝送路（１００）から到着する時分割多重データの一フレーム内のクロック数を確認・制御することが考慮される。〔請求項２〕
また速度変換手段（３０１）は、有効データを伝送するタイムスロットに、一次群速度インタフェース収容回路（３００）間で授受する情報を伝送するタイムスロットを追加して構造化データとすることにより、一次群速度インタフェース収容回路（３００）または一次群速度インタフェース伝送路（１００）相互間で情報を転送可能とすることが考慮される。〔請求項３〕
揺らぎ吸収量決定手段（３０２）は、ＡＴＭ通信網（２００）から到着するＡＴＭセルの到着間隔の変動を吸収する為に、所定時間の間、蓄積する為の揺らぎ吸収量を、有効タイムスロット数に対応して決定する。
【００１９】
従って、一次群速度インタフェース伝送路を経由して伝送される総てのデータから、有効データのみを抽出して構造化データを形成し、該構造化データによりセルを組立て、ＡＴＭ通信網を経由して転送可能となり、ＡＴＭ通信網の通信効率が大幅に向上する。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面により説明する。
図２は本発明の実施形態による一次群速度インタフェース収容回路を示す図であり、図３は図２における速度変換部を例示する図であり、図４は図３における上り方向速度変換制御部を例示する図であり、図５は図４における上り書込制御タイミングを例示する図であり、図６は図４における上り読出制御タイミングを例示する図であり、図７は図４における上りリセット制御タイミングを例示する図であり、図８は図３における下り方向速度変換制御部を例示する図であり、図９は図８における下り書込制御タイミングを例示する図であり、図１０は図８における下り読出制御タイミングを例示する図であり、図１１は図３における動作クロック作成部（その一）を例示する図であり、図１２は図１１における動作タイミングを例示する図であり、図１３は図１１における有効タイムスロット設定部を例示する図であり、図１４は図３における動作クロック作成部（その二）を例示する図であり、図１５は図１４における動作タイミングを例示する図であり、図１６は本発明（請求項１乃至２）の実施形態による構造化データセル組立分解経緯を示す図であり、図１７は本発明（請求項３）の実施形態による付加情報転送経緯を示す図であり、図１８は図２におけるＡＴＭセル組立分解部を例示する図であり、図１９は図１８における揺らぎ吸収量テーブルを例示する図であり、図２０は図１８におけるセル揺らぎ吸収を説明する図である。なお、全図を通じて同一符号は同一対象物を示す。
【００２１】
図２においては、図１における一次群速度インタフェース伝送路（１００）として一次群速度インタフェース伝送路（１）が示され、また図１におけるＡＴＭ通信網（２００）としてＡＴＭ通信網（２）が示され、また図１における一次群速度インタフェース収容回路（３００）として一次群速度インタフェース収容回路（３）が示されており、更に図１における速度変換手段（３０１）として速度変換部（７）が設けられている。
【００２２】
また図１８においては、図１における揺らぎ吸収量決定手段（３０２）として揺らぎ吸収量テーブル（６１１）が、ＡＴＭセル組立分解部（６）を構成するＡＴＭセル受信制御部（６１）内に設けられている。
【００２３】
最初に、本発明（請求項１乃至２〕の実施形態を、図２乃至図１６を用いて説明する。速度変換部（７）は、図３に示される如く、上り方向速度変換制御部（７１）と、下り方向速度変換制御部（７２）と、動作クロック作成部（７３）とを具備しており、上り方向速度変換制御部（７１）は図４に示される如き構成を有し、下り方向速度変換制御部（７２）は図８に示される如き構成を有し、動作クロック作成部（７３）は、図１１および図１４に示される如き二種類の構成を有する〔前者を動作クロック作成部（７３_A）、後者を動作クロック作成部（７３_B）と称する〕。
【００２４】
最初に、上り方向速度変換制御部（７１）の動作過程を、図３乃至図７により説明する。
図２において、一次群速度インタフェース伝送路（１）から一次群速度インタフェース収容回路（３）内の一次群速度インタフェースプロトコル制御部（４）に到着する時分割多重データ〔以後データ（Ｄ_ＵＩ）と称する〕は、図２２に示される如き非構造化データとし、その内、第１タイムスロット（ＴＳ_１）から連続する指定数のタイムスロット（ＴＳ）のみが有効データを伝送し、その他のタイムスロット（ＴＳ）は無効データを伝送するものとする。
【００２５】
以後有効データを伝送するタイムスロット（ＴＳ）を、有効タイムスロット（ＴＳ_Ｅ）と称する。
今回は、有効タイムスロット（ＴＳ_Ｅ）は６タイムスロット（ＴＳ_１）乃至（ＴＳ_６）とする。
【００２６】
かかる場合に、有効タイムスロット（ＴＳ_Ｅ）の数を示す有効タイムスロット設定信号（Ｓ_ＥＴＳ）〔今回は（Ｓ_ＥＴＳ）＝（６）〕が、一次群速度インタフェース収容回路（３）内の所要各部に設定される。
【００２７】
一次群速度インタフェースプロトコル制御部（４）においては、一次群速度インタフェース監視部（４１）が、一次群速度インタフェース伝送路（１）から到着するデータ（Ｄ_ＵＩ）を受信すると、データ（Ｄ_ＵＩ）からクロック信号（ＣＬＫ_ＵＩ）を抽出すると共に、１９３ビット（ｂ）から成るフレーム（Ｆ）の区切りをフレームビット（ｂ_Ｆ）により検出し、検出した区切りから、タイムスロット（ＴＳ_２４）の開始時点に同期したフレーム境界通知信号（Ｓ_ＦＰ）を生成し、受信したデータ（Ｄ_ＵＩ）と、抽出したクロック信号（ＣＬＫ_ＵＩ）と、生成したフレーム境界通知信号（Ｓ_ＦＰ）とを、速度変換部（７）内の上り方向速度変換制御部（７１）に伝達する。
【００２８】
上り方向速度変換制御部（７１）においては、書込制御部（ＵＷＲ）（７１１）が、予め設定されている有効タイムスロット設定信号（Ｓ_ＥＴＳ）〔＝（６）〕から、有効タイムスロット（ＴＳ_Ｅ）が第１タイムスロット（ＴＳ_１）乃至第６タイムスロット（ＴＳ_６）と認識している。
【００２９】
かかる状態で、一次群速度インタフェース監視部（４１）からデータ（Ｄ_ＵＩ）、クロック信号（ＣＬＫ_ＵＩ）およびフレーム境界通知信号（Ｓ_ＦＰ）を受信すると、先ず各フレーム（Ｆ）からフレームビット（ｂ_Ｆ）を除去してフレーム（Ｆ_Ａ）を生成する。
【００３０】
次に書込制御部（ＵＷＲ）（７１１）は、フレーム（Ｆ_Ａ）としたデータ（Ｄ_ＵＩ）を直並列変換し、並列８ビットから成るデータ（Ｄ_ＵＩＰ）に変換し、また受信したクロック信号（ＣＬＫ_ＵＩ）を８分周し、データ（Ｄ_ＵＩＰ）に同期したクロック信号（ＣＬＫ_ＵＩＰ）を生成する。
【００３１】
次に書込制御部（ＵＷＲ）（７１１）は、フレーム境界通知信号（Ｓ_ＦＰ）から予め定められている有効タイムスロット（ＴＳ_Ｅ）の第一タイムスロット（ＴＳ_１）から、クロック信号（ＣＬＫ_ＵＩＰ）に同期した書込信号（ＷＲ_Ｕ）を生成し、データ（Ｄ_ＵＩＰ）と共に、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に入力し、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に順次格納する。
【００３２】
書込信号（ＷＲ_Ｕ）の生成数が、予め設定されている有効タイムスロット設定信号（Ｓ_ＥＴＳ）〔＝（６）〕に一致すると、以後の書込信号（ＷＲ_Ｕ）の生成を停止する。
【００３３】
以上により、書込制御部（ＵＷＲ）（７１１）は、各フレーム（Ｆ_Ａ）内のデータ（Ｄ_ＵＩＰ）の、有効タイムスロット（ＴＳ_Ｅ）に相当する第１タイムスロット（ＴＳ_１）乃至第６タイムスロット（ＴＳ_６）のみを、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に格納する。
【００３４】
また書込制御部（ＵＷＲ）（７１１）は、有効タイムスロット（ＴＳ_Ｅ）の第一タイムスロット（ＴＳ）を示す１ビット（論理“０”）から成るセル化開始タイムスロット信号（Ｓ_{ＴＳＥＵＩ１}）を生成し、タイムスロット（ＴＳ_１）と並列に一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に格納する。
【００３５】
即ち一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）には、８ビットから成るデータ（Ｄ_ＵＩＰ）と、１ビットから成るセル化開始タイムスロット信号（Ｓ_{ＴＳＥＵＩ１}）とが、同一番地に９ビット並列に格納されることとなる。
【００３６】
以上の各種信号の時間経過は、図５に示される。
一方、読出制御部（ＵＲＤ）（７１３）は、書込制御部（ＵＷＲ）（７１１）が、第２フレーム（Ｆ_Ａ）の有効タイムスロット（ＴＳ_Ｅ）のデータ（Ｄ_ＵＩＰ）を一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に格納開始したことを確認した後、ＡＴＭ通信網（２）の基準クロック信号（ＣＬＫ_ＡＴＭ）の立上り時点から、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に格納済のデータ（Ｄ_ＵＩＰ）とセル化開始タイムスロット信号（Ｓ_{ＴＳＥＵＩ１}）との抽出を開始する。
〔ここで、読出制御部（ＵＲＤ）（７１３）が一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）から抽出するデータ（Ｄ_ＵＩＰ）およびセル化開始タイムスロット信号（Ｓ_{ＴＳＥＵＩ１}）を、それぞれデータ（Ｄ_ＵＯＰ）およびセル化開始タイムスロット信号（Ｓ_{ＴＳＥＵＯ１}）と称する。〕
読出制御部（ＵＲＤ）（７１３）は、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）から抽出したセル化開始タイムスロット信号（Ｓ_{ＴＳＥＵＯ１}）が論理“０”に設定されている場合には、同時に抽出したデータ（Ｄ_ＵＯＰ）を有効データと判定し、また一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）から抽出したセル化開始タイムスロット信号（Ｓ_{ＴＳＥＵＯ１}）が論理“１”に設定された儘の場合には、異常データとして、書込制御部（ＵＷＲ）（７１１）、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）および読出制御部（ＵＲＤ）（７１３）を初期設定する。
【００３７】
有効データを抽出した場合には、抽出したデータ（Ｄ_ＵＯＰ）を並直列変換してデータ（Ｄ_ＵＯ）に変換し、ＡＴＭセル組立分解部（６）の動作クロック信号（ＣＬＫ_６）と、基準クロック信号（ＣＬＫ_ＡＴＭ）とにより、ＡＴＭセル組立分解部（６）に伝達する。
【００３８】
以上の各種信号の時間経過は、図６に示される。
一方、リセット制御部（ＲＳＣ）（７１４）は、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）が一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に格納するセル化開始タイムスロット信号（Ｓ_{ＴＳＥＵＩ１}）の数を加算し、且つ読出制御部（ＵＲＤ）（７１３）が一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）から抽出するセル化開始タイムスロット信号（Ｓ_{ＴＳＥＵＯ１}）の数を減算するカウンタを内蔵し、カウンタの計数値が、予め定められた基準値〔今回は（２）個〕を越える場合には、書込制御部（ＵＷＲ）（７１１）から一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に格納したデータ（Ｄ_ＵＩＰ）が３フレーム（Ｆ_Ｂ）以上となったか、或いは読出制御部（ＵＲＤ）（７１３）が一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）から抽出の際に、セル化開始タイムスロット信号（Ｓ_{ＴＳＥＵＯ１}）を検出不成功に終わったと判定し、書込制御部（ＵＷＲ）（７１１）、読出制御部（ＵＲＤ）（７１３）および一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）を初期設定する。
【００３９】
以上の各種信号の時間経過は、図７に示される。
ＡＴＭセル組立分解部（６）は、上り方向速度変換制御部（７１）から伝達された有効タイムスロット（ＴＳ_Ｅ）であるタイムスロット（ＴＳ_１）乃至（ＴＳ_６）のデータ（Ｄ_ＵＯＰ）、ＡＴＭセル組立分解部（６）の動作用のクロック信号（ＣＬＫ_６）およびセル化開始タイムスロット信号（Ｓ_{ＴＳＥＵＯ１}）を受信すると、４６または４７オクテット分のデータ（Ｄ_ＵＯＰ）、または４６オクテット分のデータ（Ｄ_ＵＯＰ）とポインタ（Ｐ_Ｔ）とによりＳＡＲ・ＰＤＵペイロード（ＰＬ_Ｓ）を作成し、更に所要のＳＡＲ・ＰＤＵヘッダ（Ｈ_Ｓ）およびＡＴＭセルヘッダ（Ｈ_Ｃ）を付加して所定形式のＡＴＭセル（Ｃ）を組立て、ＡＴＭ−ＵＮＩプロトコル制御部（５）を経由してＡＴＭ通信網（２）に送出する。
【００４０】
次に、下り方向速度変換制御部（７２）の動作過程を、図８乃至図１０により説明する。
ＡＴＭセル組立分解部（６）は、ＡＴＭ通信網（２）から一次群速度インタフェース収容回路（３）に到着するＡＴＭセル（Ｃ）を、ＡＴＭ−ＵＮＩプロトコル制御部（５）を介して受信すると、受信したＡＴＭセル（Ｃ）を分解し、ＡＴＭセルヘッダ（Ｈ_Ｃ）およびＳＡＲ・ＰＤＵヘッダ（Ｈ_Ｓ）を除去し、ポインタ（Ｐ_Ｔ）を含むＡＴＭセル（Ｃ）から抽出したポインタ（Ｐ_Ｔ）により、ＳＡＲ・ＰＤＵペイロード（ＰＬ_Ｓ）のデータ（Ｄ_ＲＩ）をフレーム（Ｆ_Ｂ）単位の６有効タイムスロット（ＴＳ_Ｅ）分毎に区分し、図示されぬ一時蓄積用メモリに格納する。
【００４１】
速度変換部（７）においては、下り方向速度変換制御部（７２）内の書込制御部（ＤＷＲ）（７２１）が、ＡＴＭセル組立分解部（６）の動作用のクロック信号（ＣＬＫ_６）と、６有効タイムスロット（ＴＳ_Ｅ）に相当するフレーム境界通知信号（Ｓ_ＦＰ）とをＡＴＭセル組立分解部（６）に伝達し、伝達した動作用のクロック信号（ＣＬＫ_６）と、ＡＴＭセル組立分解部（６）が保有する基準クロック信号（ＣＬＫ_ＡＴＭ）とに同期して各フレーム（Ｆ_Ｂ）のデータ（Ｄ_ＤＩ）を受信する。
【００４２】
次に書込制御部（ＤＷＲ）（７２１）は、受信したデータ（Ｄ_ＤＩ）を直並列変換し、並列８ビットから成るデータ（Ｄ_ＤＩＰ）に変換し、またクロック信号（ＣＬＫ_６）を８分周し、データ（Ｄ_ＤＩＰ）に同期したクロック信号（ＣＬＫ_ＤＩＰ）を生成する。
【００４３】
次に書込制御部（ＤＷＲ）（７２１）は、基準クロック信号（ＣＬＫ_ＡＴＭ）の立上りから、有効タイムスロット（ＴＳ_Ｅ）の第一タイムスロット（ＴＳ_１）から、クロック信号（ＣＬＫ_ＤＩＰ）に同期した書込信号（ＷＲ_Ｄ）を生成し、データ（Ｄ_ＤＩＰ）と共に、一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に入力し、一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に順次格納する。
【００４４】
書込信号（ＷＲ）の生成数が、予め設定されている有効タイムスロット設定信号（Ｓ_ＥＴＳ）〔＝（６）〕に一致すると、一フレーム（Ｆ_Ｂ）分のデータ（Ｄ_ＤＩＰ）の格納を終了し、次の一フレーム（Ｆ_Ｂ）分のデータ（Ｄ_ＤＩＰ）の格納を開始する。
【００４５】
また書込制御部（ＤＷＲ）（７２１）は、有効タイムスロット（ＴＳ_Ｅ）の第一タイムスロット（ＴＳ）を示す１ビット（論理“０”）から成るデセル化開始タイムスロット信号（Ｓ_{ＴＳＥＤＩ１}）を生成し、タイムスロット（ＴＳ_１）と並列に一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に格納する。
【００４６】
即ち一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）には、８ビットから成るデータ（Ｄ_ＤＩＰ）と、１ビットから成るデセル化開始タイムスロット信号（Ｓ_{ＴＳＥＤＩ１}）とが、同一番地に９ビット並列に格納されることとなる。
【００４７】
以上の各種信号の時間経過は、図９に示される。
一方、読出制御部（ＤＲＤ）（７２３）は、書込制御部（ＤＷＲ）（７２１）が、第２フレーム（Ｆ_Ｂ）の有効タイムスロット（ＴＳ_Ｅ）のデータ（Ｄ_ＤＩＰ）を一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に格納開始したことを確認した後、最初に一次群速度インタフェース監視部（４１）から伝達される送信基準タイミング信号（Ｓ_ＤＯ）の立上り時点から、一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に格納済のデータ（Ｄ_ＤＩＰ）とデセル化開始タイムスロット信号（Ｓ_{ＴＳＥＤＩ１}）との抽出を開始する。
〔ここで、読出制御部（ＤＲＤ）（７２３）が一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）から抽出するデータ（Ｄ_ＤＩＰ）およびデセル化開始タイムスロット信号（Ｓ_{ＴＳＥＤＩ１}）を、それぞれデータ（Ｄ_ＤＯＰ）およびデセル化開始タイムスロット信号（Ｓ_{ＴＳＥＤＯ１}）と称する。〕
読出制御部（ＤＲＤ）（７２３）は、一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）から抽出したデセル化開始タイムスロット信号（Ｓ_{ＴＳＥＤＯ１}）が論理“０”に設定されている場合には、同時に抽出したデータ（Ｄ_ＤＯＰ）を有効データと判定し、また一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）から抽出したデセル化開始タイムスロット信号（Ｓ_{ＴＳＥＤＯ１}）が論理“１”に設定された儘の場合には、異常データとして、書込制御部（ＤＷＲ）（７２１）、一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）および読出制御部（ＤＲＤ）（７２３）を初期設定する。
【００４８】
有効データを抽出した場合には、抽出したデータ（Ｄ_ＤＯＰ）を並直列変換してデータ（Ｄ_ＤＯ）に変換し、一次群速度インタフェース監視部（４１）から伝達されるクロック信号（ＣＬＫ_Ｄ０）に同期して、一次群速度インタフェース監視部（４１）に伝達する。
【００４９】
以上の各種信号の時間経過は、図１０に示される。
一方、リセット制御部（ＲＳＣ）（７２４）は、上り方向速度変換制御部（７１）におけるリセット制御部（ＲＳＣ）（７１４）と同様に、書込制御部（ＤＷＲ）（７２１）が一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に格納するデセル化開始タイムスロット信号（Ｓ_{ＴＳＥＤＩ１}）の数を加算し、且つ読出制御部（ＤＲＤ）（７２３）が一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）から抽出するデセル化開始タイムスロット信号（Ｓ_{ＴＳＥＤＯ１}）の数を減算するカウンタを内蔵し、カウンタの計数値が、予め定められた基準値〔今回は（２）個〕を越える場合には、書込制御部（ＤＷＲ）（７２１）から一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に格納したデータ（Ｄ_ＤＩＰ）が３フレーム（Ｆ_Ｂ）以上となったか、或いは読出制御部（ＤＲＤ）（７２３）が一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）から抽出の際に、デセル化開始タイムスロット信号（Ｓ_{ＴＳＥＤＯ１}）を検出不成功に終わったと判定し、書込制御部（ＤＷＲ）（７２１）、読出制御部（ＤＲＤ）（７２３）および一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）を初期設定する。
【００５０】
以上の各種信号の時間経過は、図７に示されるリセット制御部（ＲＳＣ）（７１４）と同様である。
一次群速度インタフェース監視部（４１）は、一次群速度インタフェースプロトコル制御部（４）から伝達された有効タイムスロット（ＴＳ_Ｅ）分のデータ（Ｄ_ＤＯ）を第１タイムスロット（ＴＳ_１）乃至第６タイムスロット（ＴＳ_６）に設定し、残る第７タイムスロット（ＴＳ_７）乃至第２４タイムスロット（ＴＳ_２４）には、内部で生成する無効データ〔例えば全ビット（ｂ_１）乃至（ｂ_８）を論理“１”に設定〕を設定してフレーム（Ｆ_Ａ）を組立て、更にフレームビット（ｂ_Ｆ）を付加してフレーム（Ｆ）を組立て、一次群速度インタフェース伝送路（１）に送出する。
【００５１】
次に、動作クロック作成部（７３）の動作を、図１１乃至図１５を用いて説明する。
動作クロック作成部（７３）は、ＡＴＭセル組立分解部（６）の動作用のクロック信号（ＣＬＫ_６）を作成し、速度変換部（７）内部に供給すると共に、ＡＴＭセル組立分解部（６）にも供給する。
【００５２】
動作クロック作成部（７３）には、図１１に示される動作クロック作成部（７３_Ａ）と、図１４に示される動作クロック作成部（７３_Ｂ）とが考慮される。
最初に動作クロック作成部（７３_Ａ）の動作を、図１１乃至図１３により説明する。
【００５３】
動作クロック作成部（７３_Ａ）は、図１１に示される如く、発振部（ＯＳＣ）（７３１）、分周部（ＤＩＶ）（７３２）、有効タイムスロット設定部（ＥＴＳ）（７３３）および動作クロック出力部（ＣＭＫ）（７３４）から構成される。
【００５４】
発振部（ＯＳＣ）（７３１）は、毎秒２４．５７６メガビットのクロック信号（ＣＬＫ_０）を出力する。
分周部（ＤＩＶ）（７３２）は、発振部（ＯＳＣ）（７３１）から出力されるクロック信号（ＣＬＫ_０）を、ＡＴＭ通信網（２）から入力される基準クロック信号（ＣＬＫ_ＡＴＭ）を使用して３８４分の１に分周し、毎秒６４キロビットのクロック信号（ＣＬＫ_１）を出力する。
【００５５】
有効タイムスロット設定部（ＥＴＳ）（７３３）は、有効タイムスロット数（Ｎ）〔但し（Ｎ）＝１乃至２４〕に対応する有効タイムスロット設定信号（Ｓ_ＥＴＳ）〔図１３参照〕の中から、当該一次群速度インタフェース収容回路（３）に定められた有効タイムスロット数（Ｎ）〔今回は（Ｎ）＝６〕に対応する有効タイムスロット設定信号（Ｓ_ＥＴＳ）＝（００１１０）_Ｂ〔但しＢは２進数を示す〕を選択し、出力する。
【００５６】
動作クロック出力部（ＣＭＫ）（７３４）は、端子（Ｃ）に発振部（ＯＳＣ）（７３１）からクロック信号（ＣＬＫ_０）〔＝毎秒２４．５７６メガビット〕を入力され、また端子（Ｄ）に有効タイムスロット設定部（ＥＴＳ）（７３３）から有効タイムスロット設定信号（Ｓ_ＥＴＳ）〔＝（００１１０）_Ｂ〕を入力され、更に端子（Ｌ）に分周部（ＤＩＶ）（７３２）からクロック信号（ＣＬＫ_１）〔＝毎秒６４キロビット〕を入力され、毎秒３８４キロビットのクロック信号（ＣＬＫ_１）に同期したクロック信号（ＣＬＫ_２）を出力する。
【００５７】
以上の各種信号の時間経過は、図１２に示される。
然し、図１１に示されるクロック信号（ＣＬＫ_０）の精度と、基準クロック信号（ＣＬＫ_ＡＴＭ）の精度との差に起因して、クロック信号（ＣＬＫ_１）、延いては図１３に示される如きクロック信号（ＣＬＫ_２）が、正常に出力されなかった。
【００５８】
また図１３に示される時間経過において、基準クロック信号（ＣＬＫ_ＡＴＭ）とクロック信号（ＣＬＫ_２）とは、ジッタ成分等でプリセットタイミングが同期しない場合がある。
【００５９】
そこで、基準クロック信号（ＣＬＫ_ＡＴＭ）を基準として、基準内に各有効タイムスロット数（Ｎ）の必要クロック数を割り出し、実際のクロック信号（ＣＬＫ_２）のクロック数をカウントして必要クロック数まで出力したら、次の基準クロック信号（ＣＬＫ_ＡＴＭ）がくる迄、出力を停止する機能を付加する。
【００６０】
以上の機能を付加した動作クロック作成部（７３_Ｂ）を、図１４、図１５および図１３により説明する。
発振部（ＯＳＣ）（７３１）、分周部（ＤＩＶ）（７３２）、有効タイムスロット設定部（ＥＴＳ）（７３３）および動作クロック出力部（ＣＭＫ）（７３４）は、図１１に示された動作クロック作成部（７３_Ａ）と同一であり、クロック数カウンタ（ＣＮＴ）（７３５）、クロック数基準値設定部（ＣＳＴ）（７３６）、比較部（ＣＭＰ）（７３７）および出力制御部（ＯＰＣ）（７３８）が、新たに付加されている。
【００６１】
クロック数基準値設定部（ＣＳＴ）（７３６）は、有効タイムスロット数（Ｎ）に対応するクロック数基準値を、予め設定・出力している。
クロック数カウンタ（ＣＮＴ）（７３５）は、動作クロック出力部（ＣＭＫ）（７３４）から出力されるクロック信号（ＣＬＫ_２）のクロック数を計数し、計数結果を出力する。
【００６２】
比較部（ＣＭＰ）（７３７）は、クロック数カウンタ（ＣＮＴ）（７３５）が出力する計数結果と、クロック数基準値設定部（ＣＳＴ）（７３６）が出力するクロック数基準値とを比較し、クロック数カウンタ（ＣＮＴ）（７３５）が出力する計数結果が、クロック数基準値設定部（ＣＳＴ）（７３６）が出力するクロック数基準値と一致した場合に、一致信号を出力する。
【００６３】
出力制御部（ＯＰＣ）（７３８）は、比較部（ＣＭＰ）（７３７）から一致信号が出力されていない状態では、動作クロック出力部（ＣＭＫ）（７３４）から出力されるクロック信号（ＣＬＫ_２）をその儘出力するが、比較部（ＣＭＰ）（７３７）から一致信号が出力された状態では、動作クロック出力部（ＣＭＫ）（７３４）から出力されるクロック信号（ＣＬＫ_２）を遮断する。
【００６４】
その結果、基準クロック信号（ＣＬＫ_ＡＴＭ）の立上り時点では、出力制御部（ＯＰＣ）（７３８）から出力されるクロック信号（ＣＬＫ_２）の周期が変動するが、クロック信号（ＣＬＫ_２）の変化点と、データ（Ｄ）の位相関係が狂わなければ、その後の動作には影響しない。
【００６５】
以上の各種信号の時間経過は、図１５に示される。
また本発明（請求項１乃至２）の実施形態による構造化データセル組立分解経緯を、図１６に示す。
【００６６】
以上の説明から明らかな如く、本発明（請求項１乃至２）の実施形態によれば、ＡＴＭ通信網（２）に収容される一次群速度インタフェース伝送路（１）相互間で、構造化データの転送が可能となり、当該通信システムの経済性、迅速性および利便性が大幅に向上する。
【００６７】
なお、図２乃至図１６はあく迄本発明（請求項１乃至２）の一実施形態に過ぎず、例えば対象とする有効タイムスロット数（Ｎ）は６タイムスロット（ＴＳ）に限定されることは無く、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。また本発明の対象とする一次群速度インタフェース収容回路（３）の構成は図示されるものに限定されることは無く、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。
【００６８】
更に本発明の対象とする一次群速度インタフェースは、図示されるものに限定されぬことは言う迄も無い。
次に、本発明（請求項３）の実施形態を、図２および図１７を用いて説明する。
【００６９】
図２乃至図１６に示される本発明（請求項１乃至２）の実施形態においては、一次群速度インタフェースの１フレーム（Ｆ）に含まれる２４タイムスロット（ＴＳ₁）の内、６タイムスロット（ＴＳ）〔即ちタイムスロット（ＴＳ₁）乃至（ＴＳ₆）〕が有効タイムスロット（ＴＳ_E）であり、残る１８タイムスロット（ＴＳ）〔即ちタイムスロット（ＴＳ₇）乃至（ＴＳ₂₄）〕は無効データを転送する為、構造化データ形式には含まれていない。
【００７０】
かかる無効タイムスロット（ＴＳ_ＮＥ）を利用して、例えば一次群速度インタフェース収容回路（３）間で所要の情報を転送することが考慮される。
例えば図２においては、一次群速度インタフェースプロトコル制御部（４）内に設けられたＯＡＭ制御部（４３）が、一次群速度インタフェースプロトコル制御部（４）内の保守運用情報（ＯＡＭ）を収集し、ＡＴＭ通信網（２）を経由して通信中の対向一次群速度インタフェース収容回路（３）に転送するものとする。
【００７１】
速度変換部（７）は、前述と同様に、一次群速度インタフェース伝送路（１）から到着するデータ（Ｄ_ＳＩ）を、一次群速度インタフェース監視部（４１）を介して受信し、有効タイムスロット（ＴＳ_Ｅ）であるタイムスロット（ＴＳ_１）乃至（ＴＳ_６）のみのデータ（Ｄ_ＳＩ）を抽出し、フレーム（Ｆ_Ｂ）を組立てる。
【００７２】
一方ＯＡＭ制御部（４３）は、収集した保守運用情報（ＯＡＭ）を任意の無効タイムスロット〔図１７においては第７タイムスロット（ＴＳ_７）〕に設定し、フレーム（Ｆ_Ｂ）に付加し、図１７に示される如きフレーム（Ｆ_Ｃ）を組立て、ＡＴＭセル組立分解部（６）に伝達する。
【００７３】
ＡＴＭセル組立分解部（６）は、前述と同様に、フレーム（Ｆ_Ｃ）をＳＡＲ・ＰＤＵペイロード（ＰＬ_Ｓ）に格納する、図１７に示される如きＡＴＭセル（Ｃ）を組立て、ＡＴＭ−ＵＮＩプロトコル制御部（５）を介してＡＴＭ通信網（２）に送信する。
【００７４】
一方、対向一次群速度インタフェース収容回路（３）から、図１７に示される如きＡＴＭセル（Ｃ）が到着すると、ＡＴＭセル組立分解部（６）が、ＡＴＭ−ＵＮＩプロトコル制御部（５）を介して受信したＡＴＭセル（Ｃ）から、図１７に示される如きフレーム（Ｆ_Ｃ）を抽出する。
【００７５】
一次群速度インタフェースプロトコル制御部（４）においては、ＯＡＭ制御部（４３）が、ＡＴＭセル組立分解部（６）から抽出したフレーム（Ｆ_Ｃ）から、タイムスロット（ＴＳ_７）のみを分離し、残るタイムスロット（ＴＳ_１）乃至（ＴＳ_６）から成るフレーム（Ｆ_Ｂ）を速度変換部（７）に伝達すると共に、タイムスロット（ＴＳ_７）により伝送される保守運用情報（ＯＡＭ）を抽出し、所要の分析処理を施す。
【００７６】
一方速度変換部（７）は、伝達されたフレーム（Ｆ_Ｂ）を、前述と同様に受信する。
以上の各種フレームおよびＡＴＭセルの変遷は、図１７に示される。
【００７７】
以上の説明から明らかな如く、本発明（請求項３）の実施形態によれば、有効タイムスロット（ＴＳ_E）以外の任意の無効タイムスロット（ＴＳ_NE）を利用して、一次群速度インタフェース収容回路（３）間で保守運用情報（ＯＡＭ）等を転送可能となり、当該通信システムの運用性能が向上する。
【００７８】
なお、図２および図１７はあく迄本発明の一実施形態に過ぎず、例えば転送対象とする情報は保守運用情報（ＯＡＭ）に限定されることは無く、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。また無効タイムスロット（ＴＳ_ＮＥ）による情報の転送は、一次群速度インタフェース収容回路（３）相互間に限定されることは無く、一次群速度インタフェース伝送路（１）を経由して接続される端末装置間等、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。
【００７９】
次に、本発明（請求項４）の実施形態を、図２、図１８乃至図２０を用いて説明する。図２、図１８乃至図２０において、ＡＴＭ通信網（２）を経由して転送されるＡＴＭセル（Ｃ）の転送時間は一定とはならず、送信側一次群速度インタフェース収容回路（３）から一定間隔で送出したＡＴＭセル（Ｃ）も、受信側の一次群速度インタフェース収容回路（３）に到達する時間間隔には多少の揺らぎが生ずる。
【００８０】
この種の到達間隔の揺らぎを吸収する為に、受信一次群速度インタフェース収容回路（３）で到着するＡＴＭセル（Ｃ）を一定時間蓄積した後、一定間隔で受信側一次群速度インタフェース伝送路（１）に転送する手法が広く採用されている。
〔揺らぎを吸収する為に蓄積する時間を、揺らぎ吸収保証時間（Ｔ_ＣＤＶ）と称する。〕
ここで、ＡＴＭセル（Ｃ）の送信間隔が固定であれば、受信ＡＴＭセル（Ｃ）を揺らぎ吸収保証時間（Ｔ_ＣＤＶ）だけ蓄積する手段は、一定量のＡＴＭセル（Ｃ）を蓄積することで実現可能となる。
【００８１】
一方、本発明（請求項１乃至２）の実施形態によるＡＴＭセル（Ｃ）の送信間隔は、有効タイムスロット数（Ｎ）により種々変化する。
従って、揺らぎ吸収保証時間（Ｔ_CDV）を実現する為には、有効タイムスロット数（Ｎ）に対応して蓄積すべきＡＴＭセル（Ｃ）の数を変更することが有効となる。
【００８２】
図１６に示されるＡＴＭセル組立分解部（６）には、ＡＴＭセル受信制御部（６１）、一時蓄積用メモリ（ＦＩＦＯ）（６２）および受信データ組立送出部（６３）が設けられており、またＡＴＭセル受信制御部（６１）内には、図１９に示される如き揺らぎ吸収量テーブル（６１１）が設けられている。
【００８３】
揺らぎ吸収量テーブル（６１１）には、図２における一次群速度インタフェース伝送路（１）において、採用可能な各有効タイムスロット数（Ｎ）〔＝（１）乃至（２４）〕に対応する、伝送速度（ｋｂ／ｓ）、セルレート（ｃｅｌｌ／ｓ）、セル到達間隔（ｍｓ）、並びに、揺らぎ吸収保証時間（Ｔ_ＣＤＶ）を１．５ミリ秒とした場合の揺らぎ吸収量（Ｘ）（ｃｅｌｌ）が設定されている。
【００８４】
例えば、有効タイムスロット数（Ｎ）を３タイムスロット（ＴＳ）とした場合には、ＡＴＭセル（Ｃ）の到達間隔は、図１９および図２０（ａ）に示される如く、１．９４ミリ秒間となる。
【００８５】
かかる場合に、揺らぎ吸収保証時間（Ｔ_ＣＤＶ）＝１．５ミリ秒間を保証する為には、図１９および図２０（ａ）から、２個以上のＡＴＭセル（Ｃ）を蓄積する必要がある。
【００８６】
また、有効タイムスロット数（Ｎ）を２０タイムスロット（ＴＳ）とした場合には、ＡＴＭセル（Ｃ）の到達間隔は、図１９および図２０（ａ）に示される如く、０．２９ミリ秒間となる。
【００８７】
かかる場合に、揺らぎ吸収保証時間（Ｔ_ＣＤＶ）＝１．５ミリ秒間を保証する為には、図１９および図２０（ａ）から、７個以上のＡＴＭセル（Ｃ）を蓄積する必要がある。
【００８８】
以上の原理に基づき、一次群速度インタフェース収容回路（３）が運用に先立ち、有効タイムスロット設定信号（Ｓ_ＥＴＳ）〔例えば有効タイムスロット数（Ｎ）＝（２０）〕が入力されると、ＡＴＭセル受信制御部（６１）は、内蔵するＡＴＭセル受信制御部（６１）を参照し、入力された有効タイムスロット設定信号（Ｓ_ＥＴＳ）により設定された有効タイムスロット数（Ｎ）〔＝（２０）〕に対応する揺らぎ吸収量（Ｘ）〔＝（７）〕を選出する。
【００８９】
かかる状態で、ＡＴＭ通信網（２）から一次群速度インタフェース収容回路（３）にＡＴＭセル（Ｃ）が到着すると、ＡＴＭセル組立分解部（６）内のＡＴＭセル受信制御部（６１）が、到着するＡＴＭセル（Ｃ）をＡＴＭ−ＵＮＩプロトコル制御部（５）を介して受信すると、書込信号（ＷＲ）を設定し、受信ＡＴＭセル（Ｃ）を順次一時蓄積用メモリ（ＦＩＦＯ）（６２）に格納する。
【００９０】
またＡＴＭセル受信制御部（６１）は、一時蓄積用メモリ（ＦＩＦＯ）（６２）におけるＡＴＭセル（Ｃ）の蓄積数を計数しており、蓄積数が選出した揺らぎ吸収量（Ｘ）〔＝（７）〕に達すると、受信データ組立送出部（６３）を起動し、一時蓄積用メモリ（ＦＩＦＯ）（６２）に蓄積中のＡＴＭセル（Ｃ）の抽出を要求する。
【００９１】
起動された受信データ組立送出部（６３）は、一時蓄積用メモリ（ＦＩＦＯ）（６２）に蓄積中のＡＴＭセル（Ｃ）を所定間隔で先着順に抽出し、前述の分解処理を実行し、抽出した有効タイムスロット（ＴＳ_Ｅ）のデータ（Ｄ_ＤＩ）を、速度変換部（７）に伝達する。
【００９２】
ＡＴＭセル受信制御部（６１）は、一時蓄積用メモリ（ＦＩＦＯ）（６２）内のＡＴＭセル（Ｃ）の蓄積数が、前述の揺らぎ吸収量（Ｘ）迄減少すると、受信データ組立送出部（６３）を起動停止し、一時蓄積用メモリ（ＦＩＦＯ）（６２）に蓄積中のＡＴＭセル（Ｃ）の抽出を停止させる。
【００９３】
以上により、一時蓄積用メモリ（ＦＩＦＯ）（６２）内には常に揺らぎ吸収量（Ｘ）〔＝（７）〕と同数のＡＴＭセル（Ｃ）が蓄積されることとなり、揺らぎ吸収保証時間（Ｔ_ＣＤＶ）が保証されたこととなる。
【００９４】
以上の説明から明らかな如く、本発明（請求項４）の実施形態によれば、一次群速度インタフェース伝送路（１）における有効タイムスロット数（Ｎ）が変化した場合にも、受信ＡＴＭセル（Ｃ）に対して常に指定された揺らぎ吸収保証時間（Ｔ_CDV）を設定することが可能となり、一次群速度インタフェース伝送路（１）の伝送品質が向上する。
【００９５】
なお、図２、図１８乃至図２０はあく迄本発明の一実施形態に過ぎず、例えば有効タイムスロット数（Ｎ）は図示される３タイムスロット（ＴＳ）または２０タイムスロット（ＴＳ）に限定されることは無く、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。また本発明（請求項４）の対象とするＡＴＭセル組立分解部（６）および一次群速度インタフェース収容回路（３）の構成は図示されるものに限定されることは無く、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。
【００９６】
【発明の効果】
以上、本発明によれば、一次群速度インタフェース伝送路を経由して伝送される総てのデータから、有効データのみを抽出して構造化データを形成し、該構造化データによりセルを組立て、ＡＴＭ通信網を経由して転送可能となり、ＡＴＭ通信網の通信効率が大幅に向上する。
【図面の簡単な説明】
【図１】本発明の原理図
【図２】本発明の実施形態による一次群速度インタフェース収容回路
【図３】図２における速度変換部
【図４】図３における上り方向速度変換制御部
【図５】図４における上り書込制御タイミング
【図６】図４における上り読出制御タイミング
【図７】図４における上りリセット制御タイミング
【図８】図３における下り方向速度変換制御部
【図９】図８における下り書込制御タイミング
【図１０】図８における下り読出制御タイミング
【図１１】図３における動作クロック作成部（その一）
【図１２】図１１における動作タイミング
【図１３】図１１における有効タイムスロット設定部
【図１４】図３における動作クロック作成部（その二）
【図１５】図１４における動作タイミング
【図１６】本発明（請求項１乃至３）の実施形態による構造化データセル組立分解経緯
【図１７】本発明（請求項４）の実施形態による付加情報転送経緯
【図１８】図２におけるＡＴＭセル組立分解部
【図１９】図１８における揺らぎ吸収量テーブル
【図２０】図１８におけるセル揺らぎ吸収を説明する図
【図２１】従来ある一次群速度インタフェース収容回路
【図２２】図２１における非構造化データセル化方式
【図２３】構造化データセル化方式
【符号の説明】
１、１００一次群速度インタフェース伝送路
２、２００ＡＴＭ通信網
３、３００一次群速度インタフェース収容回路
４一次群速度インタフェースプロトコル制御部
５ＡＴＭ−ＵＮＩプロトコル制御部
６ＡＴＭセル組立分解部
７速度変換部
４１一次群速度インタフェース監視部
４２、５２警報信号送信部
４３、５３ＯＡＭ制御部
５１ＵＮＩインタフェース監視部
６１ＡＴＭセル受信制御部
６２一時蓄積用メモリ（ＦＩＦＯ）
６３受信データ組立送出部
７１上り方向速度変換制御部
７２下り方向速度変換制御部
７３_Ａ、７３_Ｂ動作クロック作成部
３０１速度変換手段
３０２揺らぎ吸収量決定手段
６１１揺らぎ吸収量テーブル
７１１書込制御部（ＵＷＲ）
７１２一時蓄積用メモリ（ＵＦＩＦＯ）
７１３読出制御部（ＵＲＤ）
７１４リセット制御部（ＲＳＣ）
７２１書込制御部（ＤＷＲ）
７２２一時蓄積用メモリ（ＤＦＩＦＯ）
７２３読出制御部（ＤＲＤ）
７２４リセット制御部（ＲＳＣ）
７２５位相同期発振部（ＰＬＯ）
７２６セレクタ（ＳＥＬ）
７３１発振部（ＯＳＣ）
７３２分周部（ＤＩＶ）
７３３有効タイムスロット設定部（ＥＴＳ）
７３４動作クロック出力部（ＣＭＫ）
７３５クロック数カウンタ（ＣＮＴ）
７３６クロック数基準値設定部（ＣＳＴ）
７３７比較部（ＣＭＰ）
７３８出力制御部（ＯＰＣ）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention accommodates primary rate interface circuit In particular, the primary rate interface accommodating circuit in a primary rate interface accommodating circuit for accommodating a transmission line having a primary rate interface defined in ITU-T I.431 in an ATM communication network circuit About.
[0002]
[Prior art]
FIG. 21 is a diagram illustrating a conventional primary rate interface accommodating circuit, FIG. 22 is a diagram illustrating the unstructured data cell format in FIG. 21, and FIG. 23 is a diagram illustrating the structured data cell format. FIG.
[0003]
In FIG. 21, reference numeral 1 denotes a transmission line having a primary rate interface defined by ITU-T I.431 (hereinafter referred to as a primary rate interface transmission path (1)), and 2 denotes an ATM [Asynchronous Transfer Mode]. A communication network (2) and a primary speed interface accommodating circuit 3 for accommodating the primary speed interface transmission line (1) in the ATM communication network (2).
[0004]
As shown in FIG. 21, the primary rate interface accommodating circuit (3) comprises a primary rate interface protocol control unit (4), an ATM-UNI protocol control unit (5), and an ATM cell assembling / disassembling unit (6). You.
[0005]
The primary rate interface transmission line (1) is a time division multiplex system as shown in FIG. ₁ Or b ₈ ) For transmitting 24 time slots (TS ₁ ) Through (TS ₂₄ ) And a frame bit (b) consisting of one bit (b) _F ) Are continuously transmitted at a cycle of 125 microseconds.
[0006]
The primary rate interface accommodating circuit (3) receives the frame bit (b) arriving from the primary rate interface transmission line (1) as shown in FIG. _F ) And all time slots (TS ₁ ) Through (TS ₂₄ ), The ATM cell assembling / disassembling unit (6) receives 48 octets (bytes) when all valid and invalid data (hereinafter referred to as unstructured data) transmitted by the primary rate interface protocol control unit (4) are received. ), And the payload (PL) of each ATM cell (C) as shown in FIG. _C ), The header (H) of the ATM cell (C) composed of 5 octets. _C ) Is added to assemble an ATM cell (C) and sent to the ATM communication network (2) by the ATM-UNI protocol control unit (5).
[0007]
When the primary rate interface accommodating circuit (3) receives the ATM cell (C) as shown in FIG. 22 arriving from the ATM communication network (2) by the ATM-UNI protocol control unit (5), the ATM cell assembling unit (3). The decomposing unit (6) converts the received ATM cell (C) into an ATM cell payload (PL). _C ), And the primary rate interface protocol control unit (4) extracts the ATM cell payload (PL). _C ) Are restored to unstructured data as shown in FIG. 22 and transmitted to the primary rate interface transmission line (1).
[0008]
As described above, when communication is performed between a pair of primary rate interface transmission lines (1) accommodated in the ATM communication network (2) via the primary rate interface accommodating circuit (3), the primary side of the transmitting side is required. All unstructured data arriving from the group rate interface transmission line (1) is converted into an ATM cell (C) in the primary rate interface accommodating circuit (3) on the transmission side, and is transferred via the ATM communication network (2). All the data transferred to the primary rate interface accommodating circuit (3) on the receiving side and converted into the ATM cell (C) by the receiving primary rate interface accommodating circuit (3) on the receiving side are combined. As a result, the original unstructured data is restored and transmitted to the primary rate interface transmission line (1) on the receiving side.
[0009]
In addition to the above-described unstructured data, structured data as shown in FIG. 23 is also used.
In FIG. 23, the structured data is composed of frame bits (b) from unstructured data similar to that shown in FIG. _F ) Are removed, and 8 bits (b ₁ Or b ₈ ) For transmitting 24 time slots (TS ₁ ) Through (TS ₂₄ ) In a 125 microsecond cycle (F _A ), The ATM cell payload (PL) is divided every 46 octets. _C ) SAR / PDU payload (PL) _S ).
[0010]
The removed frame bits (b _F ) Instead of the frame (F _A ), The pointer (P) consisting of one octet in the ATM cell (C) as shown in FIG. _T ) To the ATM cell payload (PL _C ) Is provided at a predetermined position, and the pointer (P _T ) Position and the first frame (F _A ) Is set to the offset value from the start position.
[0011]
Note that the pointer (P _T ) Are not provided for each ATM cell (C), but are provided only for the even-numbered ATM cells (C). _T ) SAR / PDU payload (PL) of ATM cell (C) without _S ) Is 47 octets.
[0012]
Further, the structured data includes all time slots (TS ₁ ) Through (TS ₂₄ ), It is proposed that only valid data be transmitted and invalid data be removed.
[0013]
However, the conventional primary speed interface accommodating circuit (3) does not have a function of transferring such structured data.
[0014]
[Problems to be solved by the invention]
As is clear from the above description, the conventional primary rate interface accommodating circuit can transfer only unstructured data and does not consider the transfer of structured data. It was impossible to do.
[0015]
An object of the present invention is to realize a primary rate interface accommodating circuit that can also transfer structured data.
[0016]
[Means for Solving the Problems]
FIG. 1 is a diagram illustrating the principle of the present invention.
In the figure, 100 is a primary rate interface transmission line defined by ITU-T I.431, 200 is an ATM communication network, 300 is a primary rate interface transmission line (100) to an ATM communication network (200). This is the primary rate interface accommodating circuit to be accommodated.
[0017]
Reference numeral 301 denotes a speed conversion means provided in the primary group speed interface accommodating circuit (300) according to the present invention.
302 is the present invention. 4 ) Is a fluctuation absorption amount determining means provided in the primary group speed interface accommodating circuit (300).
[0018]
The speed conversion means (301) extracts only valid time slots for transmitting valid data from time slots continuously arriving from the primary rate interface transmission line (100), and extracts valid data transmitted by the valid time slots. After the structured data is formed, the speed is converted and transmitted to the ATM cell assembling process, and the structured data output from the ATM cell disassembling process is speed-inverted and then converted to the primary group speed interface transmission path (100). Minutes to valid time slots Arrange and have It is considered that the frame boundary notification signal indicating the first time slot of the effective time slot sequence for transmitting the effective data is transmitted to the ATM cell assembling / disassembling process in synchronization with the first time slot. [Claims 1 ]
In addition, the speed conversion means (301) is provided in one frame of the time-division multiplexed data arriving from the primary rate interface transmission line (100) in order to absorb the temporal fluctuation of the reference clock extracted from the ATM communication network (200). It is considered that the number of clocks is checked and controlled. [Claims 2 ]
Further, the speed conversion means (301) adds a time slot for transmitting information exchanged between the primary group speed interface accommodating circuits (300) to the time slot for transmitting the valid data to make the primary data into structured data. It is considered that information can be transferred between the group speed interface accommodating circuit (300) or the primary group speed interface transmission line (100). [Claims 3 ]
The fluctuation absorption amount determining means (302) determines the fluctuation absorption amount to be accumulated for a predetermined time period in order to absorb the fluctuation of the arrival interval of the ATM cells arriving from the ATM communication network (200) by the number of effective time slots. Is determined corresponding to.
[0019]
Therefore, only effective data is extracted from all data transmitted via the primary rate interface transmission line to form structured data, and cells are assembled based on the structured data, and the cells are assembled via the ATM communication network. Transfer can be performed, and the communication efficiency of the ATM communication network is greatly improved.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 2 is a diagram showing a primary rate interface accommodating circuit according to an embodiment of the present invention, FIG. 3 is a diagram illustrating a speed converter in FIG. 2, and FIG. 4 is a diagram showing an upstream speed conversion controller in FIG. FIG. 5 is a diagram illustrating the upstream write control timing in FIG. 4, FIG. 6 is a diagram illustrating the upstream read control timing in FIG. 4, and FIG. 7 is the upstream reset control in FIG. FIG. 8 is a diagram illustrating the timing, FIG. 8 is a diagram illustrating the downstream speed conversion control unit in FIG. 3, FIG. 9 is a diagram illustrating the downstream write control timing in FIG. 8, and FIG. FIG. 11 is a diagram illustrating an example of an operation clock generator (part 1) in FIG. 3, and FIG. 12 is a diagram illustrating an operation timing in FIG. FIG. 13 is a diagram exemplifying an effective time slot setting unit in FIG. 11, FIG. 14 is a diagram exemplifying an operation clock generation unit (No. 2) in FIG. 3, and FIG. FIG. 16 is a diagram illustrating an example of the present invention. 2 FIG. 17 is a diagram showing a process of assembling and disassembling a structured data cell according to the embodiment of FIG. 3 FIG. 18 is a diagram illustrating a process of transferring additional information according to the embodiment of FIG. 18; FIG. 18 is a diagram illustrating an ATM cell assembling / disassembling unit in FIG. 2; FIG. FIG. 20 is a diagram for explaining cell fluctuation absorption in FIG. The same reference numerals indicate the same objects throughout the drawings.
[0021]
In FIG. 2, a primary rate interface transmission line (1) is shown as a primary rate interface transmission path (100) in FIG. 1, and an ATM communication network (2) is shown as an ATM communication network (200) in FIG. Also, a primary group speed interface accommodating circuit (3) is shown as the primary group speed interface accommodating circuit (300) in FIG. 1, and a speed converting section (7) is provided as speed converting means (301) in FIG. Have been.
[0022]
In FIG. 18, a fluctuation absorption table (611) is provided in the ATM cell reception control unit (61) constituting the ATM cell assembling / disassembling unit (6) as the fluctuation absorption amount determining means (302) in FIG. ing.
[0023]
First, the present invention (Claim 1 to Claim 1) 2 ] Will be described with reference to FIGS. 2 to 16. As shown in FIG. 3, the speed converter (7) includes an upstream speed conversion controller (71), a downstream speed conversion controller (72), and an operation clock generator (73). The upstream speed conversion control unit (71) has a configuration as shown in FIG. 4, the downstream speed conversion control unit (72) has a configuration as shown in FIG. 8, and an operation clock generation unit (73). Has two types of configurations as shown in FIGS. 11 and 14 [the former is referred to as an operation clock generator (73 _A ), The latter being the operation clock generator (73) _B )].
[0024]
First, the operation process of the upstream speed conversion control unit (71) will be described with reference to FIGS.
In FIG. 2, time division multiplexed data arriving from a primary rate interface transmission line (1) to a primary rate interface protocol controller (4) in a primary rate interface accommodating circuit (3) [hereinafter data (D _UI )] Is unstructured data as shown in FIG. 22, in which the first time slot (TS ₁ ), Only valid number of time slots (TS) transmit valid data, and other time slots (TS) transmit invalid data.
[0025]
Thereafter, a time slot (TS) for transmitting valid data is set to a valid time slot (TS). _E ).
This time, the valid time slot (TS _E ) Indicates 6 time slots (TS ₁ ) Through (TS ₆ ).
[0026]
In such a case, the valid time slot (TS _E ) Indicating the number of valid time slot setting signals (S _ETS This time (S _ETS ) = (6)] is set in required parts in the primary group speed interface accommodating circuit (3).
[0027]
In the primary rate interface protocol control unit (4), the primary rate interface monitoring unit (41) transmits data (D) arriving from the primary rate interface transmission line (1). _UI ), The data (D _UI ) To the clock signal (CLK _UI ) Is extracted, and a frame (F) consisting of 193 bits (b) is divided into frame bits (b). _F ) And the time slot (TS ₂₄ ), The frame boundary notification signal (S _FP ), And the received data (D _UI ) And the extracted clock signal (CLK _UI ) And the generated frame boundary notification signal (S _FP ) Is transmitted to the upstream speed conversion control unit (71) in the speed conversion unit (7).
[0028]
In the uplink speed conversion control unit (71), the write control unit (UWR) (711) transmits a preset valid time slot setting signal (S _ETS ) [= (6)], the effective time slot (TS _E ) Is the first time slot (TS ₁ ) To the sixth time slot (TS ₆ ).
[0029]
In this state, the data (D _UI ), A clock signal (CLK _UI ) And a frame boundary notification signal (S _FP ) Is received, first, the frame bits (b) from each frame (F) are received. _F ) To remove the frame (F _A ).
[0030]
Next, the write control unit (UWR) (711) sends the frame (F _A ) And the data (D _UI ) Is serial-parallel-converted, and data (D _UIP ) And receive the clock signal (CLK _UI ) Is divided by 8 and the data (D _UIP ) And a clock signal (CLK _UIP ).
[0031]
Next, the write control unit (UWR) (711) outputs the frame boundary notification signal (S _FP ) To a predetermined valid time slot (TS _E ) First time slot (TS ₁ ) From the clock signal (CLK _UIP ), The write signal (WR) _U ), And the data (D _UIP ), Is input to the temporary storage memory (UFIFO) (712), and is sequentially stored in the temporary storage memory (UFIFO) (712).
[0032]
Write signal (WR _U ) Is generated by a preset valid time slot setting signal (S _ETS ) [= (6)], the subsequent write signal (WR _U ) Stop generating.
[0033]
As described above, the writing control unit (UWR) (711) sets each frame (F _A ) Data (D _UIP ), The valid time slot (TS _E ) In the first time slot (TS ₁ ) To the sixth time slot (TS ₆ ) Is stored in the temporary storage memory (UFIFO) (712).
[0034]
Further, the write control unit (UWR) (711) controls the valid time slot (TS _E ), A cellization start time slot signal (S) consisting of 1 bit (logic “0”) indicating the first time slot (TS) _TSEUI1 ) And generate a time slot (TS ₁ ) Is stored in a temporary storage memory (UFIFO) (712).
[0035]
That is, in the temporary storage memory (UFIFO) (712), data (D _UIP ) And a celling start time slot signal (S _TSEUI1 ) Are stored in the same address in 9 bits in parallel.
[0036]
The time lapse of the various signals described above is shown in FIG.
On the other hand, the read control unit (URD) (713) is controlled by the write control unit (UWR) (711). _A ) Valid time slot (TS _E ) Data (D _UIP ) In the temporary storage memory (UFIFO) (712) is confirmed, and then the reference clock signal (CLK) of the ATM communication network (2) is checked. _ATM ), The data (D) already stored in the temporary storage memory (UFIFO) (712). _UIP ) And a cellization start time slot signal (S _TSEUI1 ) And start the extraction.
[Here, the data (D) extracted by the read control unit (URD) (713) from the temporary storage memory (UFIFO) (712) _UIP ) And a cellization start time slot signal (S _TSEUI1 ) With the data (D _UOP ) And a cellization start time slot signal (S _TSEUO1 ). ]
The read control unit (URD) (713) outputs the cellization start time slot signal (S) extracted from the temporary storage memory (UFIFO) (712). _TSEUO1 ) Is set to logic “0”, the data (D _UOP ) Is determined to be valid data, and the cellization start time slot signal (S) extracted from the temporary storage memory (UFIFO) (712). _TSEUO1 ) Remains set to logic "1", the write control unit (UWR) (711), the temporary storage memory (UFIFO) (712), and the read control unit (URD) (713) are regarded as abnormal data. ) Is initialized.
[0037]
When valid data is extracted, the extracted data (D _UOP ) Is converted to parallel-serial data (D _UO ), And the operation clock signal (CLK) of the ATM cell assembling / disassembling section (6). ₆ ) And a reference clock signal (CLK _ATM ) To the ATM cell assembling / disassembling section (6).
[0038]
The time lapse of the various signals described above is shown in FIG.
On the other hand, the reset control unit (RSC) (714) outputs the cellization start time slot signal (S) stored in the temporary storage memory (UFIFO) (712) by the temporary storage memory (UFIFO) (712). _TSEUI1 ), And the celling start time slot signal (S) extracted from the temporary storage memory (UFIFO) (712) by the read control unit (URD) (713). _TSEUO1 ) Is built in, and when the count value of the counter exceeds a predetermined reference value (this time, (2) pieces), the write control unit (UWR) (711) temporarily stores the count value. (DFI) stored in the memory (UFIFO) (712) for _UIP ) Is 3 frames (F _B ) Or when the read control unit (URD) (713) extracts from the temporary storage memory (UFIFO) (712), the cellization start time slot signal (S _TSEUO1 ) Is unsuccessfully detected, and the write control unit (UWR) (711), the read control unit (URD) (713) and the temporary storage memory (UFIFO) (712) are initialized.
[0039]
The time lapse of the various signals described above is shown in FIG.
The ATM cell assembling / disassembling unit (6) transmits the valid time slot (TS) transmitted from the uplink speed conversion control unit (71). _E ) Time slot (TS ₁ ) Through (TS ₆ ) Data (D _UOP ), A clock signal (CLK) for operating the ATM cell assembling / disassembling unit (6). ₆ ) And a cellization start time slot signal (S _TSEUO1 ) Is received, data for 46 or 47 octets (D _UOP ) Or 46 octets of data (D _UOP ) And pointer (P _T ) And the SAR PDU payload (PL _S ), And the required SAR / PDU header (H _S ) And ATM cell header (H _C ) Is added to assemble an ATM cell (C) of a predetermined format and transmitted to the ATM communication network (2) via the ATM-UNI protocol control unit (5).
[0040]
Next, the operation process of the downstream speed conversion control unit (72) will be described with reference to FIGS.
The ATM cell assembling / disassembling unit (6) receives an ATM cell (C) arriving at the primary rate interface accommodating circuit (3) from the ATM communication network (2) via the ATM-UNI protocol control unit (5). , The received ATM cell (C) is decomposed, and the ATM cell header (H _C ) And SAR / PDU header (H _S ) Is removed and the pointer (P _T ), The pointer (P) extracted from the ATM cell (C) containing _T ), The SAR PDU payload (PL _S ) Data (D _RI ) To the frame (F _B 6) valid time slots (TS) _E ) Classify every minute and store it in a temporary storage memory (not shown).
[0041]
In the speed conversion unit (7), the write control unit (DWR) (721) in the downstream speed conversion control unit (72) operates using the clock signal (CLK) for the operation of the ATM cell assembling / disassembling unit (6). ₆ ) And 6 valid time slots (TS _E ) Corresponding to the frame boundary notification signal (S _FP ) Is transmitted to the ATM cell assembling / disassembling section (6), and the transmitted operation clock signal (CLK) ₆ ) And a reference clock signal (CLK) held by the ATM cell assembling / disassembling unit (6). _ATM ) And each frame (F _B ) Data (D _DI ) To receive.
[0042]
Next, the write control unit (DWR) (721) receives the received data (DWR). _DI ) Is serial-parallel-converted, and data (D _DIP ) And a clock signal (CLK ₆ ) Is divided by 8 and the data (D _DIP ) And a clock signal (CLK _DIP ).
[0043]
Next, the write control unit (DWR) (721) outputs the reference clock signal (CLK _ATM ), A valid time slot (TS _E ) First time slot (TS ₁ ) From the clock signal (CLK _DIP ), The write signal (WR) _D ), And the data (D _DIP ), Is input to the temporary storage memory (DFIFO) (722), and is sequentially stored in the temporary storage memory (DFIFO) (722).
[0044]
The number of generations of the write signal (WR) is set to a preset valid time slot setting signal (S _ETS ) [= (6)], one frame (F _B ) Minutes of data (D _DIP ) Is stored and the next one frame (F _B ) Minutes of data (D _DIP ) To start storing.
[0045]
Further, the write control unit (DWR) (721) sets the valid time slot (TS _E ), A deceleration start time slot signal (S) consisting of 1 bit (logic “0”) indicating the first time slot (TS). _TSEDI1 ) And generate a time slot (TS ₁ ) Is stored in a temporary storage memory (DFIFO) (722).
[0046]
That is, the temporary storage memory (DFIFO) (722) stores 8-bit data (D _DIP ) And a deceleration start time slot signal (S _TSEDI1 ) Are stored in the same address in 9 bits in parallel.
[0047]
The time lapse of the various signals described above is shown in FIG.
On the other hand, the read control unit (DRD) (723) sets the write control unit (DWR) (721) to the second frame (F _B ) Valid time slot (TS _E ) Data (D _DIP ) In the temporary storage memory (DFIFO) (722), and then confirms that the transmission reference timing signal (S) transmitted from the primary rate interface monitor (41) first. _DO ), The data (DFI) already stored in the temporary storage memory (DFIFO) (722). _DIP ) And the deceleration start time slot signal (S _TSEDI1 ) And start the extraction.
[Here, the data (D) extracted by the read control unit (DRD) (723) from the temporary storage memory (DFIFO) (722) _DIP ) And deceleration start time slot signal (S _TSEDI1 ) With the data (D _DOP ) And deceleration start time slot signal (S _TSEDO1 ). ]
The read control unit (DRD) (723) extracts the deceleration start time slot signal (S) extracted from the temporary storage memory (DFIFO) (722). _TSEDO1 ) Is set to logic “0”, the data (D _DOP ) Is determined as valid data, and the deceleration start time slot signal (S) extracted from the temporary storage memory (DFIFO) (722) _TSEDO1 ) Remains set to logic "1", the write control unit (DWR) (721), temporary storage memory (DFIFO) (722), and read control unit (DRD) (723) are regarded as abnormal data. ) Is initialized.
[0048]
When valid data is extracted, the extracted data (D _DOP ) Is converted to parallel-serial data (D _DO ), And the clock signal (CLK) transmitted from the primary group speed interface monitor (41). _D0 ) In synchronization with the primary group speed interface monitoring section (41).
[0049]
The time lapse of the various signals described above is shown in FIG.
On the other hand, similarly to the reset control unit (RSC) (714) in the upstream speed conversion control unit (71), the reset control unit (RSC) (724) uses the temporary storage for the write control unit (DWR) (721). The deceleration start time slot signal (S) stored in the memory (DFIFO) (722) _TSEDI1 ), And the deceleration start time slot signal (S) extracted from the temporary storage memory (DFIFO) (722) by the read control unit (DRD) (723). _TSEDO1 ) Is built in, and when the count value of the counter exceeds a predetermined reference value (this time, (2) counts), the write control unit (DWR) (721) temporarily stores the count value. (DFIFO) stored in the memory (DFIFO) (722) _DIP ) Is 3 frames (F _B ) Or when the read control unit (DRD) (723) extracts from the temporary storage memory (DFIFO) (722), the deceleration start time slot signal (S _TSEDO1 ) Is determined to be unsuccessful, and the write control unit (DWR) (721), the read control unit (DRD) (723), and the temporary storage memory (DFIFO) (722) are initialized.
[0050]
The time lapse of the various signals described above is the same as that of the reset control unit (RSC) (714) shown in FIG.
The primary rate interface monitoring unit (41) is configured to transmit the valid time slot (TS) transmitted from the primary rate interface protocol control unit (4). _E ) Minutes of data (D _DO ) In the first time slot (TS ₁ ) To the sixth time slot (TS ₆ ) And the remaining seventh time slot (TS ₇ ) To 24th time slot (TS ₂₄ ) Includes internally generated invalid data [for example, all bits (b ₁ ) To (b) ₈ ) Is set to logic "1"] and the frame (F _A ) Is assembled, and the frame bit (b) _F ) Is added to assemble the frame (F) and send it out to the primary rate interface transmission line (1).
[0051]
Next, the operation of the operation clock generator (73) will be described with reference to FIGS.
The operation clock generating unit (73) is a clock signal (CLK) for operating the ATM cell assembling / disassembling unit (6). ₆ ) Is prepared and supplied to the inside of the speed conversion unit (7) and also supplied to the ATM cell assembling / disassembling unit (6).
[0052]
The operation clock generator (73) shown in FIG. _A ) And an operation clock generating unit (73) shown in FIG. _B ) Is taken into account.
First, the operation clock generator (73 _A 11) will be described with reference to FIGS.
[0053]
Operation clock generator (73 _A ) Indicate an oscillation section (OSC) (731), a frequency division section (DIV) (732), an effective time slot setting section (ETS) (733), and an operation clock output section (CMK) (734), as shown in FIG. ).
[0054]
The oscillating unit (OSC) (731) outputs a clock signal (CLK) of 24.576 megabits per second. ₀ ) Is output.
The frequency divider (DIV) (732) outputs a clock signal (CLK) output from the oscillator (OSC) (731). ₀ ) To a reference clock signal (CLK) input from the ATM communication network (2). _ATM ), And divides the signal by 384 to generate a 64 kbit / s clock signal (CLK). ₁ ) Is output.
[0055]
The valid time slot setting unit (ETS) (733) outputs a valid time slot setting signal (S) corresponding to the number (N) of valid time slots (where (N) = 1 to 24). _ETS ) [See FIG. 13], an effective time slot setting signal (S) corresponding to the number (N) of effective time slots (this time (N) = 6) determined in the primary group speed interface accommodating circuit (3). _ETS ) = (00110) _B [However, B indicates a binary number] is selected and output.
[0056]
The operation clock output unit (CMK) (734) supplies the clock signal (CLK) from the oscillation unit (OSC) (731) to the terminal (C). ₀ ) [= 24.576 megabits per second] is input, and an effective time slot setting signal (S) is input from a valid time slot setting unit (ETS) (733) to a terminal (D). _ETS ) [= (00110) _B ] Is input to the terminal (L) from the frequency divider (DIV) (732). ₁ ) [= 64 kilobits per second], and a 384 kilobits per second clock signal (CLK ₁ ) And a clock signal (CLK ₂ ) Is output.
[0057]
The time lapse of the various signals described above is shown in FIG.
However, the clock signal (CLK ₀ ) And the reference clock signal (CLK _ATM ), The clock signal (CLK ₁ ) And a clock signal (CLK) as shown in FIG. ₂ ) Was not output correctly.
[0058]
In addition, in the elapse of time shown in FIG. 13, the reference clock signal (CLK _ATM ) And a clock signal (CLK ₂ ) Means that the preset timing may not be synchronized due to a jitter component or the like.
[0059]
Therefore, the reference clock signal (CLK _ATM ), The required number of clocks for each effective time slot number (N) is determined within the reference, and the actual clock signal (CLK ₂ ) Is counted and output up to the required number of clocks, then the next reference clock signal (CLK _ATM Add a function to stop output until) comes.
[0060]
The operation clock creating unit (73 _B ) Will be described with reference to FIGS. 14, 15 and 13.
The oscillating unit (OSC) (731), the frequency divider (DIV) (732), the effective time slot setting unit (ETS) (733), and the operation clock output unit (CMK) (734) operate as shown in FIG. Clock generator (73 _A ), A clock number counter (CNT) (735), a clock number reference value setting unit (CST) (736), a comparison unit (CMP) (737), and an output control unit (OPC) (738) are newly added. Has been added.
[0061]
The clock number reference value setting unit (CST) (736) sets and outputs a clock number reference value corresponding to the effective time slot number (N) in advance.
The clock number counter (CNT) (735) outputs the clock signal (CLK) output from the operation clock output unit (CMK) (734). ₂ ) Is counted, and the counting result is output.
[0062]
The comparing unit (CMP) (737) compares the counting result output from the clock number counter (CNT) (735) with the clock number reference value output from the clock number reference value setting unit (CST) (736), When the counting result output from the clock number counter (CNT) (735) matches the clock number reference value output from the clock number reference value setting unit (CST) (736), a match signal is output.
[0063]
The output control unit (OPC) (738) outputs the clock signal (CLK) output from the operation clock output unit (CMK) (734) when the match signal is not output from the comparison unit (CMP) (737). ₂ ) Is output as it is, but when the match signal is output from the comparison unit (CMP) (737), the clock signal (CLK) output from the operation clock output unit (CMK) (734) is output. ₂ ).
[0064]
As a result, the reference clock signal (CLK _ATM ) Rises, the clock signal (CLK) output from the output control unit (OPC) (738). ₂ ) Varies, but the clock signal (CLK ₂ If the phase relationship between the change point of ()) and the data (D) is not disturbed, the subsequent operation is not affected.
[0065]
The time lapse of the various signals described above is shown in FIG.
The present invention (claims 1 to 3) 2 FIG. 16 shows a process of assembling and disassembling the structured data cell according to the embodiment of FIG.
[0066]
As is clear from the above description, the present invention (Claims 1 to 2 According to the embodiment, the structured data can be transferred between the primary rate interface transmission lines (1) accommodated in the ATM communication network (2). Convenience is greatly improved.
[0067]
FIGS. 2 to 16 show the present invention. 2 ), For example, the number of effective time slots (N) to be targeted is not limited to 6 time slots (TS), and many other variations are considered. In any case, However, the effect of the present invention does not change. Further, the configuration of the primary group speed interface accommodating circuit (3) to which the present invention is applied is not limited to the illustrated one, and many other modifications are considered. The effect remains the same.
[0068]
Further, it goes without saying that the primary group speed interface to which the present invention is applied is not limited to the illustrated one.
Next, the present invention (claim 3 2) and FIG. 17 will be described.
[0069]
The present invention shown in FIGS. 2 In the embodiment of (1), 24 time slots (TS) included in one frame (F) of the primary rate interface are used. ₁ ), Six time slots (TS) [ie, time slots (TS ₁ ) Through (TS ₆ )] Is a valid time slot (TS _E ) And the remaining 18 time slots (TS) [ie, the time slots (TS ₇ ) Through (TS _{twenty four} )] Is not included in the structured data format because it transfers invalid data.
[0070]
Such invalid time slots (TS _NE ), The transfer of required information between primary rate interface accommodating circuits (3) is considered.
For example, in FIG. 2, the OAM control unit (43) provided in the primary rate interface protocol control unit (4) collects maintenance operation information (OAM) in the primary rate interface protocol control unit (4). , Via the ATM communication network (2) to the opposite primary rate interface accommodating circuit (3) during communication.
[0071]
As described above, the speed converter (7) transmits the data (D) arriving from the primary group speed interface transmission line (1). _SI ) Is received via the primary rate interface monitoring unit (41), and a valid time slot (TS _E ) Time slot (TS ₁ ) Through (TS ₆ ) Only data (D _SI ) And extract the frame (F _B Assemble).
[0072]
On the other hand, the OAM control unit (43) transmits the collected maintenance operation information (OAM) to an arbitrary invalid time slot (in FIG. 17, the seventh time slot (TS ₇ )] And set the frame (F _B ), And a frame (F) as shown in FIG. _C ) Is assembled and transmitted to the ATM cell assembling / disassembling section (6).
[0073]
The ATM cell assembling / disassembling unit (6) performs the frame (F _C ) To the SAR PDU payload (PL _S The ATM cell (C) as shown in FIG. 17 is assembled and transmitted to the ATM communication network (2) via the ATM-UNI protocol control unit (5).
[0074]
On the other hand, when an ATM cell (C) as shown in FIG. 17 arrives from the opposed primary rate interface accommodating circuit (3), the ATM cell assembling / disassembling unit (6) is connected via the ATM-UNI protocol control unit (5). A frame (F) as shown in FIG. _C ) To extract.
[0075]
In the primary rate interface protocol control unit (4), the OAM control unit (43) extracts the frame (F) extracted from the ATM cell assembling / disassembling unit (6). _C ) To the time slot (TS ₇ ), And the remaining time slots (TS ₁ ) Through (TS ₆ ) Frame (F _B ) To the speed conversion unit (7) and the time slot (TS ₇ ) Is extracted and the required analysis processing is performed.
[0076]
On the other hand, the speed conversion unit (7) outputs the transmitted frame (F _B ) Is received as described above.
The transition of the various frames and ATM cells described above is shown in FIG.
[0077]
As apparent from the above description, the present invention (claim 3 According to the embodiment, the valid time slot (TS _E ), Any invalid time slot (TS _NE ) Can be used to transfer maintenance operation information (OAM) and the like between the primary group speed interface accommodating circuits (3), thereby improving the operation performance of the communication system.
[0078]
2 and 17 are merely an embodiment of the present invention. For example, the information to be transferred is not limited to the maintenance and operation information (OAM), and various other modifications are considered. However, the effect of the present invention does not change in any case. Invalid time slot (TS _NE The information transfer according to (1) is not limited to between the primary rate interface accommodating circuits (3), but may be performed between terminal devices connected via the primary rate interface transmission line (1). However, the effect of the present invention does not change in any case.
[0079]
Next, the present invention (claim 4 2) will be described with reference to FIGS. 2, 18 to 20. FIG. In FIGS. 2, 18 to 20, the transfer time of the ATM cell (C) transferred via the ATM communication network (2) is not constant, and the transmission side primary rate interface accommodating circuit (3) The ATM cells (C) transmitted at regular intervals also have some fluctuation in the time intervals at which they arrive at the primary rate interface accommodating circuit (3) on the receiving side.
[0080]
In order to absorb this kind of fluctuation of the arrival interval, the receiving primary group speed interface accommodating circuit (3) accumulates the arriving ATM cells (C) for a certain period of time and then receives the receiving primary group speed interface transmission line (at a certain interval). The method of transferring in 1) is widely adopted.
[The time accumulated to absorb fluctuations is the fluctuation absorption guarantee time (T _CDV ). ]
Here, if the transmission interval of the ATM cell (C) is fixed, the received ATM cell (C) fluctuates and the guaranteed absorption time (T _CDV ) Can be realized by storing a fixed amount of ATM cells (C).
[0081]
On the other hand, the present invention (claims 1 to 2 The transmission interval of the ATM cell (C) according to the embodiment of (1) varies variously according to the number of effective time slots (N).
Therefore, the fluctuation absorption guarantee time (T _CDV In order to realize (1), it is effective to change the number of ATM cells (C) to be stored corresponding to the number of valid time slots (N).
[0082]
The ATM cell assembling / disassembling unit (6) shown in FIG. 16 includes an ATM cell reception control unit (61), a temporary storage memory (FIFO) (62), and a reception data assembling / sending unit (63). Further, a fluctuation absorption table (611) as shown in FIG. 19 is provided in the ATM cell reception control section (61).
[0083]
In the fluctuation absorption table (611), the transmission corresponding to the number of effective time slots (N) [= (1) to (24)] that can be adopted in the primary rate interface transmission line (1) in FIG. Speed (kb / s), cell rate (cell / s), cell arrival interval (ms), and fluctuation absorption guarantee time (T _CDV ) Is set to 1.5 milliseconds, the fluctuation absorption amount (X) (cell) is set.
[0084]
For example, when the number of effective time slots (N) is 3 time slots (TS), the arrival interval of the ATM cell (C) is 1.94 milliseconds as shown in FIG. 19 and FIG. It becomes.
[0085]
In such a case, the fluctuation absorption guarantee time (T _CDV ) = 1.5 ms, it is necessary to accumulate two or more ATM cells (C) from FIGS. 19 and 20 (a).
[0086]
When the number of effective time slots (N) is 20 time slots (TS), the arrival interval of the ATM cell (C) is 0.29 milliseconds as shown in FIGS. 19 and 20 (a). It becomes.
[0087]
In such a case, the fluctuation absorption guarantee time (T _CDV ) = 1.5 milliseconds, it is necessary to accumulate seven or more ATM cells (C) from FIGS. 19 and 20 (a).
[0088]
Based on the above principle, the primary group speed interface accommodating circuit (3) operates the valid time slot setting signal (S _ETS When [for example, the number of valid time slots (N) = (20)] is input, the ATM cell reception control unit (61) refers to the built-in ATM cell reception control unit (61), and inputs the valid time. Slot setting signal (S _ETS ), The fluctuation absorption amount (X) [= (7)] corresponding to the number of effective time slots (N) [= (20)] is selected.
[0089]
In this state, when the ATM cell (C) arrives at the primary rate interface accommodating circuit (3) from the ATM communication network (2), the ATM cell reception control unit (61) in the ATM cell assembling / disassembling unit (6) When the arriving ATM cell (C) is received via the ATM-UNI protocol control unit (5), a write signal (WR) is set, and the received ATM cell (C) is sequentially stored in a temporary storage memory (FIFO) (62). ).
[0090]
The ATM cell reception control unit (61) counts the number of stored ATM cells (C) in the temporary storage memory (FIFO) (62), and determines the fluctuation absorption amount (X) [= ( 7)], the received data assembling / sending unit (63) is activated, and requests the temporary storage memory (FIFO) (62) to extract the ATM cell (C) being stored.
[0091]
The activated received data assembling / sending unit (63) extracts the ATM cells (C) stored in the temporary storage memory (FIFO) (62) at predetermined intervals on a first-come, first-served basis, executes the above-described disassembly processing, and performs the extraction. Valid time slot (TS _E ) Data (D _DI ) Is transmitted to the speed converter (7).
[0092]
When the number of stored ATM cells (C) in the temporary storage memory (FIFO) (62) decreases to the above-mentioned fluctuation absorption amount (X), the ATM cell reception control unit (61) sets the reception data assembling / transmission unit (61). 63), and stops the extraction of the ATM cell (C) being stored in the temporary storage memory (FIFO) (62).
[0093]
As described above, the same number of ATM cells (C) as the fluctuation absorption amount (X) [= (7)] is always stored in the temporary storage memory (FIFO) (62), and the fluctuation absorption guarantee time (T _CDV ) Is guaranteed.
[0094]
As apparent from the above description, the present invention (claim 4 According to the embodiment of (1), even if the number of effective time slots (N) in the primary rate interface transmission line (1) changes, the fluctuation absorption guarantee time () always specified for the received ATM cell (C). T _CDV ) Can be set, and the transmission quality of the primary rate interface transmission line (1) is improved.
[0095]
Note that FIGS. 2, 18 to 20 are only one embodiment of the present invention, and the number of effective time slots (N) is limited to 3 time slots (TS) or 20 time slots (TS) as shown in FIG. This is not done, and many other modifications are considered, but the effect of the present invention does not change in any case. The present invention (claim 4 The configurations of the ATM cell assembling / disassembling unit (6) and the primary group speed interface accommodating circuit (3) to which the present invention is applied are not limited to those shown in the figure, and many other modifications are considered. In this case, the effect of the present invention does not change.
[0096]
【The invention's effect】
As described above, according to the present invention, from all data transmitted via the primary rate interface transmission line, only valid data is extracted to form structured data, and a cell is assembled by the structured data. Transfer is possible via the ATM communication network, and the communication efficiency of the ATM communication network is greatly improved.
[Brief description of the drawings]
FIG. 1 is a principle diagram of the present invention.
FIG. 2 illustrates a primary rate interface accommodating circuit according to an embodiment of the present invention.
FIG. 3 is a speed converter in FIG. 2;
FIG. 4 is an upstream speed conversion control unit in FIG. 3;
FIG. 5 is an uplink write control timing in FIG. 4;
FIG. 6 is an uplink read control timing in FIG. 4;
FIG. 7 is an uplink reset control timing in FIG. 4;
8 is a downstream speed conversion control unit in FIG. 3;
FIG. 9 is a timing chart of the downstream write control in FIG.
FIG. 10 shows a downlink read control timing in FIG.
FIG. 11 is an operation clock generating unit in FIG. 3 (part 1)
FIG. 12 is an operation timing in FIG. 11;
13 is a valid time slot setting unit in FIG. 11;
FIG. 14 is an operation clock generation unit (part 2) in FIG. 3;
FIG. 15 is an operation timing in FIG. 14;
FIG. 16 shows a structured data cell assembly and disassembly process according to an embodiment of the present invention (claims 1 to 3);
FIG. 17 is a process of transferring additional information according to an embodiment of the present invention (claim 4).
18 is an ATM cell assembling / disassembling unit in FIG.
FIG. 19 is a fluctuation absorption table in FIG. 18;
FIG. 20 is a view for explaining cell fluctuation absorption in FIG. 18;
FIG. 21 shows a conventional primary speed interface accommodating circuit.
FIG. 22 is an unstructured data cell method in FIG. 21;
FIG. 23: Structured data cell method
[Explanation of symbols]
1,100 Primary rate interface transmission line
2,200 ATM communication network
3,300 Primary speed interface accommodating circuit
4 Primary rate interface protocol controller
5 ATM-UNI protocol control unit
6 ATM cell assembly and disassembly unit
7 Speed converter
41 Primary rate interface monitoring unit
42, 52 alarm signal transmission unit
43, 53 OAM control unit
51 UNI interface monitoring unit
61 ATM cell reception controller
62 Temporary storage memory (FIFO)
63 Receive data assembling and sending unit
71 Upward speed conversion control unit
72 Downward speed conversion control unit
73 _A , 73 _B Operation clock generator
301 Speed conversion means
302 Fluctuation absorption amount determination means
611 Fluctuation absorption amount table
711 Write control unit (UWR)
712 Temporary storage memory (UFIFO)
713 Read control unit (URD)
714 Reset control unit (RSC)
721 Write control unit (DWR)
722 Temporary storage memory (DFIFO)
723 Read control unit (DRD)
724 Reset control unit (RSC)
725 Phase-locked oscillator (PLO)
726 Selector (SEL)
731 Oscillator (OSC)
732 frequency divider (DIV)
733 Effective time slot setting unit (ETS)
734 Operation clock output unit (CMK)
735 Clock number counter (CNT)
736 Clock number reference value setting unit (CST)
737 Comparison part (CMP)
738 Output control unit (OPC)

Claims

In a primary rate interface accommodating circuit for accommodating a transmission line having a primary rate interface defined in the Telegraph and Telephone Technical Committee (TTC) standard (I.431) in an ATM communication network,
After extracting only valid time slots for transmitting valid data from time slots continuously arriving from the primary rate interface transmission line, forming structured data with valid data transmitted by the valid time slots, After converting the data and transmitting it to the ATM cell assembling process, and performing speed inverse conversion of the structured data output from the ATM cell disassembling process, the structured data is distributed to valid time slots of the primary rate interface transmission line, and the valid data is A primary group speed provided with a speed conversion means for transmitting a frame boundary notification signal indicating a head time slot of an effective time slot sequence to be transmitted to the ATM cell assembling / disassembling process in synchronization with the head time slot. Interface housing circuit .

The speed conversion means checks and controls the number of clocks in one frame of time-division multiplexed data arriving from the primary group speed interface transmission line in order to absorb temporal fluctuations of a reference clock extracted from the ATM communication network. 2. The primary rate interface accommodating circuit according to claim 1, wherein:

The speed conversion means, by adding a time slot for transmitting information to be exchanged between the primary group speed interface accommodating circuit to a time slot for transmitting the valid data to form structured data, the primary group speed interface 2. The primary rate interface accommodating circuit according to claim 1 , wherein information can be transferred between the accommodation circuit and the primary rate interface transmission line .

In a primary rate interface accommodating circuit for accommodating a transmission line having a primary rate interface defined in the Telegraph and Telephone Technical Committee (TTC) standard (I.431) in an ATM communication network,
After extracting only valid time slots for transmitting valid data from time slots continuously arriving from the primary rate interface transmission line, forming structured data with valid data transmitted by the valid time slots, Speed conversion means for converting and transmitting the structured data output from the ATM cell disassembly processing to the ATM cell assembling processing, and then distributing the structured data to effective time slots of the primary rate interface transmission path,
A fluctuation absorption amount determining means for determining a fluctuation absorption amount to be accumulated for a predetermined time in accordance with the number of valid time slots in order to absorb a variation in an arrival interval of ATM cells arriving from the ATM communication network; primary rate interface housing circuit and providing a.