JP3567640B2 - Method for manufacturing thick film circuit board - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、厚膜回路基板の製造方法に関するものである。
【0002】
【従来の技術】
従来の厚膜回路基板(多層基板)におけるビア部の製造方法を図8〜図12に示す。まず、図8のセラミック基板11に対し、図9に示すように、導体ペーストを印刷し乾燥・焼成を行いセラミック基板11上に下層導体12を形成する。そして、図10に示すように、下層導体12の上を含めたセラミック基板11上に絶縁層形成用ペーストを印刷し乾燥・焼成を行い絶縁層13を形成する。このとき、絶縁層13には、下層導体12上の任意箇所に複数のビアホール14が同時に形成される。この後、図11に示すように、ビアホール14内を充填するように導体ペーストを印刷し、乾燥・焼成によりビアホール導体15を形成する。さらに、図12に示すように、絶縁層13の上に導体ペーストを印刷し乾燥・焼成を行って上層導体16を形成し、ビアホール導体15を介して下層と上層の導体12,16を電気的に接続する。
【0003】
【発明が解決しようとする課題】
ところが、下層導体12の上に絶縁層13を形成する工程において、図13に示すように、絶縁層形成用ペースト13aをスクリーン印刷した際に絶縁層形成用ペースト13aがビアホール14内にダレてしまいビア通路が狭くなり、上層導体配線と下層導体配線との間で導通不良が生じ、最悪の場合にはオープンにまで至ってしまう。
【0004】
このビアホール14内への絶縁層形成用ペースト13aのダレを防止するために、絶縁層形成用ペーストの印刷・乾燥・焼成を複数回に分けて行うことが考えられるが、このようにすると印刷ズレによりビア通路が狭くなり導通不良が発生してしまう。
【0005】
そこで、この発明の目的は、ダレによるビアホールの埋没等の不具合を解消することができる厚膜回路基板の製造方法を提供することにある。
【0006】
【課題を解決するための手段】
請求項1に記載の発明によれば、第1工程により、絶縁基板の上に下層導体が配置され、第2工程により、下層導体の上におけるビアホール形成部に、焼成により気化する材料よりなるビアホール部充填体が配置される。そして、第3工程により、下層導体の上に絶縁層形成用ペーストが配置される。このとき、ビアホール部にはビアホール部充填体が配置されているので、ビアホール部に絶縁層形成用ペーストがダレることがない。さらに、第4工程により、焼成にて絶縁層となるとともにビアホール部充填体が除去される。第5工程により、ビアホール内が導体で充填されるとともに絶縁層の上に上層導体が配置される。
【0007】
このようにして、絶縁基板の上に下層導体が形成されるとともに、下層導体の上に絶縁層を介して上層導体が配置され、絶縁層に形成されたビアホールを通して下層導体と上層導体とが電気的に接続された厚膜回路基板が製造される。
【0008】
請求項2のように、ビアホール部充填体を形成するためのペーストを、絶縁層形成用ペーストとしてのガラスペーストにおけるバインダ成分にて構成すると、第4工程での焼成によりビアホール部充填体が確実に除去される。
【0009】
つまり、請求項3のように、セルロース又はアクリル樹脂を溶剤であるターピネオール又はブチルカルビトールにて溶かしたものを用いると、第4工程での焼成によりビアホール部充填体を確実に気化させ除去することができる。
【0010】
【発明の実施の形態】
以下、この発明の実施の形態を図面に従って説明する。
図7には本実施の形態における厚膜回路基板を示す。アルミナ96%のセラミック基板(絶縁基板)1の上には下層導体2が配置されている。下層導体2は膜厚が10μm程度である。下層導体2の上には絶縁層3が形成されている。絶縁層3はガラスペーストを印刷・乾燥・焼成することにより形成したものである。この絶縁層3には径が300μm程度のビアホール4が形成され、ビアホール4にはビアホール導体5が充填されている。ビアホール導体5の上を含めた絶縁層3の上には上層導体6が配置され、ビアホール導体5にて下層導体2と上層導体6とが電気的に接続されている。
【0011】
次に、この厚膜回路基板の製造方法を、図1〜図7を用いて説明する。
まず、図1に示すセラミック基板1を用意する。そして、図2に示すように、セラミック基板1上に下層導体2を形成するための所定のパターンのスクリーンマスクを用いて導体ペーストをスクリーン印刷し、ペーストを乾燥し、焼成する。この導体ペーストとしては例えば銀(Ag)を主体とする材料を用いる。
【0012】
そして、図3に示すように、下層導体2の上におけるビアホール形成部(ビアホール形成予定領域)にダレ防止のためのビアホール部充填体7を配置する。ビアホール部充填体7の形成には、ガラスペーストの焼成時に燃焼または分解して気化する樹脂成分と、加熱乾燥にて蒸発する溶剤とからなるペーストを用いる。本実施形態においては、ビアホール部充填体用ペーストは、ガラスペーストにおけるバインダ成分であるセルロース及び溶剤のターピネオールよりなり、このビアホール部充填体用ペースト、即ち、セルロースをターピネオールにて溶かしたペーストを印刷・乾燥することによりビアホール部充填体7を形成している。又、ビアホール部充填体7は円柱状をなし、その径は300μm程度である。
【0013】
尚、ビアホール部充填体7の高さはガラスペースト(図4の3aにて示す)と同程度の高さが好ましい。
次に、図4に示すように、下層導体2の上を含めたセラミック基板1上に絶縁層形成用ペーストとしてのガラスペースト3aを印刷する。この際、ビアホール部充填体7によりビアホール部へのガラスペースト3aのダレは生じない。さらに、100〜150℃の乾燥を行った後、図5に示すように、約800℃、1時間の焼成を行って絶縁層3を形成する。この焼成の時にビアホール部充填体7は気化してビアホール4が形成される。この絶縁層形成工程は一回の印刷・乾燥・焼成にて行っても、複数回の印刷・乾燥・焼成にて行ってもよく、複数回にて行う場合は一回当たりの厚さは25μm程度とする。尚、ガラスペーストを複数回印刷する場合には、各ガラスペーストの印刷前にビアホール部充填体7をそれぞれ形成してもよい。
【0014】
その後、図6に示すように、ビアホール部充填体7の除去により形成されたビアホール4内にビアホール導体用ペーストを充填(印刷)し、乾燥・焼成を行いビアホール導体5を形成する。さらに、図7に示すように、ビアホール導体5の上を含めた絶縁層3の上に、上層導体形成用の導体ペーストを印刷し、乾燥・焼成を行う。これを複数回行って上層導体6を形成する。その結果、ビアホール導体5を介して下層と上層の導体2,6が電気的に接続される。
【0015】
このように本実施の形態は、下記の特徴を有する。
(イ)セラミック基板1の上に下層導体2を配置し(第1工程)、下層導体2の上におけるビアホール形成部に、焼成により気化する材料よりなるビアホール部充填体7を配置し(第2工程)、下層導体2の上にガラスペースト3aを配置し(第3工程)、焼成により絶縁層3とするとともにビアホール部充填体7を除去し(第4工程)、ビアホール4内をビアホール導体5で充填するとともに絶縁層3の上に上層導体6を配置した。よって、第3工程において、ビアホール部にはビアホール部充填体7が配置されているので、ビアホール部にガラスペースト3aがダレることがなく、ダレによるビアホールの埋没等の不具合が解消される。つまり、ビアホール内への絶縁層形成用ペーストのダレを防止するために絶縁層形成用ペーストの印刷・乾燥・焼成を複数回に分けて行うと印刷ズレにより導通不良が発生してしまうが、本実施形態ではその手法を用いておらず導通不良が発生することがない。
(ロ)ビアホール部充填体7の形成用ペーストとして、セルロースを溶剤であるターピネオールにて溶かしたものを用いた。即ち、絶縁層形成用ペーストとしてのガラスペースト3aにおけるバインダ成分にて構成した。よって、ガラスペースト3aの焼成時にビアホール部充填体7を確実に気化させ除去することができる。
【0016】
尚、上記実施の形態ではセルロースをターピネオールに溶かしたビアホール部充填体用ペーストを用いたが、これ以外に、セルロースをブチルカルビトールに溶かしたもの、アクリル樹脂をターピネオール又はブチルカルビトールに溶かしたものを、ビアホール部充填体用ペーストとして用いても、同様の効果が得られる。
【図面の簡単な説明】
【図1】実施の形態における厚膜回路基板の製造工程を説明するための断面図。
【図2】実施の形態における厚膜回路基板の製造工程を説明するための断面図。
【図3】実施の形態における厚膜回路基板の製造工程を説明するための断面図。
【図4】実施の形態における厚膜回路基板の製造工程を説明するための断面図。
【図5】実施の形態における厚膜回路基板の製造工程を説明するための断面図。
【図6】実施の形態における厚膜回路基板の製造工程を説明するための断面図。
【図7】実施の形態における厚膜回路基板の製造工程を説明するための断面図。
【図8】従来の厚膜回路基板の製造工程を説明するための断面図。
【図9】従来の厚膜回路基板の製造工程を説明するための断面図。
【図10】従来の厚膜回路基板の製造工程を説明するための断面図。
【図11】従来の厚膜回路基板の製造工程を説明するための断面図。
【図12】従来の厚膜回路基板の製造工程を説明するための断面図。
【図13】従来の厚膜回路基板の製造工程を説明するための断面図。
【符号の説明】
1…絶縁基板としてのセラミック基板、2…下層導体、3…絶縁層、3a…絶縁層形成用ペーストとしてのガラスペースト、4…ビアホール、5…ビアホール導体、6…上層導体、7…ビアホール部充填体。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a thick film circuit board.
[0002]
[Prior art]
8 to 12 show a method of manufacturing a via portion in a conventional thick film circuit board (multilayer board). First, as shown in FIG. 9, a conductor paste is printed on the
[0003]
[Problems to be solved by the invention]
However, in the step of forming the
[0004]
In order to prevent the insulating
[0005]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a method for manufacturing a thick-film circuit board, which can eliminate a problem such as filling of a via hole due to sagging.
[0006]
[Means for Solving the Problems]
According to the first aspect of the present invention, in the first step, the lower conductor is disposed on the insulating substrate, and in the second step, the via hole formed on the lower conductor is formed of a material that is vaporized by firing. A partial filling is arranged. Then, in the third step, the insulating layer forming paste is disposed on the lower conductor. At this time, since the via hole filling material is disposed in the via hole, the paste for forming the insulating layer does not drip in the via hole. Further, in the fourth step, the insulating layer is formed by baking, and the via hole portion filling body is removed. By the fifth step, the inside of the via hole is filled with the conductor, and the upper conductor is arranged on the insulating layer.
[0007]
In this way, the lower conductor is formed on the insulating substrate, the upper conductor is arranged on the lower conductor via the insulating layer, and the lower conductor and the upper conductor are electrically connected through the via hole formed in the insulating layer. A thickly connected circuit board is manufactured.
[0008]
When the paste for forming the via hole portion filling body is made of the binder component in the glass paste as the insulating layer forming paste as in
[0009]
In other words, when a material obtained by dissolving cellulose or acrylic resin in terpineol or butyl carbitol as a solvent is used as in
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 7 shows a thick film circuit board according to the present embodiment. A
[0011]
Next, a method of manufacturing the thick film circuit board will be described with reference to FIGS.
First, a
[0012]
Then, as shown in FIG. 3, a via-
[0013]
Note that the height of the via hole
Next, as shown in FIG. 4, a glass paste 3 a as an insulating layer forming paste is printed on the
[0014]
Then, as shown in FIG. 6, the via-hole conductor paste is filled (printed) in the via-
[0015]
As described above, the present embodiment has the following features.
(A) The
(B) As a paste for forming the via-hole-
[0016]
In the above embodiment, the via hole filling paste obtained by dissolving cellulose in terpineol was used.In addition to this, cellulose dissolved in butyl carbitol, and acrylic resin dissolved in terpineol or butyl carbitol Can be used as a paste for filling a via hole portion, the same effect can be obtained.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining a manufacturing process of a thick-film circuit board in an embodiment.
FIG. 2 is a cross-sectional view for explaining a manufacturing process of the thick film circuit board in the embodiment.
FIG. 3 is a cross-sectional view for explaining a manufacturing process of the thick film circuit board in the embodiment.
FIG. 4 is a cross-sectional view for explaining a manufacturing process of the thick film circuit board in the embodiment.
FIG. 5 is a cross-sectional view for explaining a manufacturing process of the thick film circuit board in the embodiment.
FIG. 6 is a sectional view for illustrating a manufacturing process of the thick film circuit board in the embodiment.
FIG. 7 is a sectional view for illustrating a manufacturing process of the thick-film circuit board in the embodiment.
FIG. 8 is a cross-sectional view illustrating a manufacturing process of a conventional thick film circuit board.
FIG. 9 is a cross-sectional view for explaining a manufacturing process of a conventional thick film circuit board.
FIG. 10 is a cross-sectional view for explaining a manufacturing process of a conventional thick film circuit board.
FIG. 11 is a cross-sectional view for explaining a manufacturing process of a conventional thick film circuit board.
FIG. 12 is a cross-sectional view illustrating a manufacturing process of a conventional thick film circuit board.
FIG. 13 is a cross-sectional view for explaining a manufacturing process of a conventional thick film circuit board.
[Explanation of symbols]
DESCRIPTION OF
Claims (3)
絶縁基板の上に下層導体を配置する第1工程と、
前記下層導体の上におけるビアホール形成部に、焼成により気化する材料よりなるビアホール部充填体を配置する第2工程と、
前記下層導体の上に絶縁層形成用ペーストを配置する第3工程と、
焼成により絶縁層とするとともに前記ビアホール部充填体を除去する第4工程と、
ビアホール内を導体で充填するとともに絶縁層の上に上層導体を配置する第5工程と
を備えたことを特徴とする厚膜回路基板の製造方法。A lower conductor is formed on an insulating substrate, an upper conductor is arranged on the lower conductor via an insulating layer, and the lower conductor and the upper conductor are electrically connected to each other through a via hole formed in the insulating layer. A method of manufacturing a thick film circuit board,
A first step of disposing a lower conductor on an insulating substrate;
A second step of disposing a via-hole filling body made of a material that is vaporized by firing in the via-hole forming portion on the lower conductor;
A third step of disposing an insulating layer forming paste on the lower conductor;
A fourth step of forming the insulating layer by firing and removing the via hole portion filling body;
Filling the via hole with a conductor and arranging an upper conductor on the insulating layer.
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Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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