JP3566583B2

JP3566583B2 - Method for manufacturing semiconductor device

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Publication number: JP3566583B2
Application number: JP18633199A
Authority: JP
Inventors: 孝川ノ上; 尚史金子
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2004-09-15
Anticipated expiration: 2019-06-30
Also published as: JP2001015598A

Description

【０００１】
【発明の属する技術分野】
本発明は、微細配線を備えた高集積度の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置、例えばＤＲＡＭに代表されるメモリ集積回路においては、高集積化が著しい。これに伴って、各素子を電気的に結合する配線は、微細化を余儀なくされている。そして、その遂行によって、配線が使用される条件は過酷になりつつある。特に、配線を流れる電流により、配線を構成する原子や空孔が電流と同じ方向、或いは逆方向に移動する現象、即ちエレクトロマイグレーション（ＥＭ）によるボイドやヒロックの生成は、ＬＳＩ用微細配線の信頼性を低下させる主要な問題である。
【０００３】
配線長を短くしていくと、高電流密度であっても、配線金属のＥＭが実質的に起こらなくなることが知られている（Ｉ．Ａ．Ｂｌｅｃｈ，ＪｏｕｒｎａｌｏｆＡｐｐｌｉｅｄＰｈｙｓｉｃｓ，Ｖｏｌ．４７，Ｎｏ．４，Ａｐｒｉｌ１９７６；Ｉ．Ａ．ＢｌｅｃｈａｎｄＣｏｎｙｅｒｓＨｅｒｒｉｎｇ，ＡｐｐｌｉｅｄＰｈｙｓｉｃｓＬｅｔｔｅｒｓ，Ｖｏｌ．２９，Ｎｏ．３，１Ａｕｇｕｓｔ１９７６）。
【０００４】
これは、ある配線長以下になると電流導通時にＥＭにより配線を流れる原子流束と、それにより二次的に発生する配線長手方向の圧縮応力勾配又は空孔濃度勾配による逆方向の原子流束が釣り合い、配線を流れる正味の原子流束が０になるためと考えられている。このＥＭが実質的に起こらなくなる長さを、エレクトロマイグレーション（ＥＭ）の臨界長と呼ぶ。
【０００５】
空孔濃度勾配の影響が無視できる場合、ＥＭの臨界長ｌ_ｔｈは、例えば次式で与えることができる。
【０００６】
ＮＤ／ｋ／Ｔ・ｅＺ^＊ρｊ＝ＮＤ／ｋ／Ｔ・ΩΔσ_ｘｘ／ｌ_ｔｈ（１）
なお、（１）式において、Ｎは配線金属の原子数密度、Ｄは配線金属の自己拡散係数、ｋはボルツマン定数、Ｔは温度、ｅは素電荷、Ｚ^＊は配線金属の有効電荷数、ρは配線金属の体積抵抗率、ｊは配線の電流密度、Ωは配線金属の原子体積、Δσ_ｘｘは配線両端での長手方向の主応力の差である。
【０００７】
左辺は電界によって発生するＥＭによる原子流束、右辺は応力勾配による逆方向の原子流束を意味し、臨界長ｌ_ｔｈ以下では両者が等しくなる。配線両端の応力差Δ_σ _ｘｘが一定の場合、配線の臨界長ｌ_ｔｈは配線の電流密度ｊと反比例の関係にあることが分かる。また、配線の臨界長ｌ_ｔｈは、配線の膜厚と幅に基本的には依存しない。
【０００８】
拡散係数Ｄの大きさは、粒界三重点が無い又は粒界が配線をほぼ垂直に横断するバンブー構造の微細配線では体拡散係数に近くなり、幅広又は厚膜の配線では粒界拡散係数に近くなると言われていて、配線の膜厚と幅により大きく異なる場合がある。しかしながら、拡散係数Ｄは（１）式の両辺から消去できるので、拡散係数Ｄの違いは臨界長ｌ_ｔｈ自体には影響しないと考えられる。
【０００９】
そこで、配線のＥＭに対する信頼性を向上させるため、配線中を配線幅方向に横切り、配線金属原子又は空孔の障壁となる複数の障壁部を形成し、配線を臨界長以下に分断する方法が提案されている。
【００１０】
例えば、Ｃｕ膜をエッチングして溝で分断されたＣｕブロックに加工した後、Ｃｕブロック表面にＴｉ窒化物膜をＣＶＤ法により選択成長させることによりＴｉ窒化物により分断されたＣｕ配線を形成する方法（１）、Ｗダマシン配線をエッチングしてブロック状に加工した後、ＣＶＤ法によりＣｕ膜を全面に堆積させてからＣＭＰを行うことによりＷで分断されたＣｕ配線を作成する方法（２）、Ｃｕ配線上にＺｒ膜を形成してアニールを行うことによりＺｒをＣｕ配線中に拡散させて粒界にＣｕ₃Ｚｒ層を作成する方法などが提案されている（特開平６−１６８９４２号）。
【００１１】
しかしながら、何れの場合も配線に微細な溝を形成したり、配線金属を微細ブロック状に加工するための微細加工技術（（１），（２））や、障壁部となる金属間化合物層を粒界に優先的に析出するためのアニール技術（（３））など、技術的に非常に難易度の高い製造プロセスが必要となるため、製造が容易ではないと言う問題点があった。また、配線に障壁部を新たに形成する必要から、配線の製造工程数が著しく増加し、製造コストが上昇するという問題があった。
【００１２】
【発明が解決しようとする課題】
上述したように、配線を幅方向に複数の障壁部を形成し、配線をＥＭの臨界長ｌ_ｔｈ以下に分断することによって、ＥＭが実質的に生じなくなる。ところが、従来の障壁部の製造方法では、微細加工技術やアニール技術などの技術的に非常に難易度の高い製造プロセスが必要となるという問題点があった。また、製造工程数が増加し、製造コストが増加するという問題点があった。
【００１３】
本発明の目的は、技術的に容易な製造プロセスを用いつつ、製造コストの増加を抑制して、エレクトロマイグレーション不良の抑制を図り得る半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００２４】
本発明は、半導体基板上に内部に下層配線を有する層間絶縁膜を形成する工程と、前記層間絶縁膜の所定領域をエッチングし、前記下層配線に接続するヴィアホールと該下層配線に接続しないダミーヴィアホールを形成する工程と、前記ヴィアホール及びダミーヴィアホール内にそれぞれヴィアプラグ及びダミーヴィアプラグを埋め込み形成する工程と、対向する側面が前記ヴィアプラグ或いは前記ダミーヴィアプラグに接続する前記配線溝を形成する工程と、前記配線溝内に上層配線を埋め込み形成する工程とを含み、前記上層配線は前記ヴィアホール又はダミーヴィアホールにより分断され、分断された上層配線の長手方向の長さが配線のエレクトロマイグレーションの臨界長以下である含むことを特徴とする。
【００２５】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
上層配線或いは下層配線をヴィアプラグ或いはダミーヴィアプラグで分断し、分断された配線の長さをエレクトロマイグレーションの臨界長以下にすることによって、ボイドやヒロックの発生を抑制することができ、エレクトロマイグレーションによる不良の発生を抑制することができる。
【００２６】
そして、ヴィアプラグ或いはダミーヴィアプラグで配線を分断しているので、従来技術のような配線を分断する障壁部を形成する特別な工程を必要としないので、製造コストの増加を抑制することができる。
【００２７】
また、ヴィアプラグ及びダミーヴィアプラグの幅を、分断する配線の幅より大きくすることによって、リソグラフィ時に合わせズレがあったとしても、確実に配線を分断することができる。
【００２８】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２９】
［第１実施形態］
図１は、本発明の第１実施形態に係わる半導体装置の構成を示す図である。なお、図１（ａ）は平面、図１（ｂ）は同図（ａ）のＡ−Ａ’部の断面、図１（ｃ）は同図（ａ）のＢ−Ｂ’部の断面を示している。
【００３０】
図１に示すように、ＳｉＯ_２からなる第１の層間絶縁膜１０２にＡｌ合金下層配線１０１が形成されている。第１の層間絶縁膜１０２上にＡｌ合金上層配線１０３が形成されている。第１の層間絶縁膜１０２及びＡｌ合金上層配線１０３上に、ＳｉＯ_２からなる第２の層間絶縁膜１０４が形成されている。第２の層間絶縁膜１０４，Ａｌ合金上層配線１０３，第１の層間絶縁膜１０２及びＡｌ合金下層配線１０１を貫通するヴィアホール１０５にＷヴィアプラグ１０６が埋め込み形成されている。
【００３１】
Ｗヴィアプラグ１０６は、Ａｌ合金上層配線１０３の側面に接続し、Ａｌ合金上層配線１０３の長手方向を分断している。また、Ｗヴィアプラグ１０６は、Ａｌ合金下層配線１０１の側面に接続し、Ａｌ合金下層配線１０１の長手方向を分断している。
【００３２】
Ｗヴィアプラグ１０６は、分断されたＡｌ合金配線の長さＬが、電流密度０．５ＭＡ／ｃｍ^２でのエレクトロマイグレーション（ＥＭ）の臨界長１００μｍ以下になるように配置されている。
【００３３】
Ｗヴィアプラグ１０６によってＡｌ合金上層配線１０３及びＡｌ合金下層配線１０１を分断し、分断された配線１０１，１０３の長さをＥＭの臨界長以下にすることによって、ＥＭによるボイドやヒロックの発生を抑制することができる。
【００３４】
また、Ｗヴィアプラグ１０６は、上層配線１０３および下層配線１０１の幅より大きく形成されている。そのため、ヴィアプラグ１０６を形成するためのヴィアホールを形成する際にリソグラフィの合わせズレが合っても、確実に配線を分断することができる。
【００３５】
次に、本装置の製造工程について図２を参照して説明する。先ず、図２（ａ）に示すように、内部にＡｌ合金下層配線１０１を有するプラズマ化学気相成長法により形成された第１の層間絶縁膜１０２上にＡｌ合金上層配線１０３を形成する。Ａｌ合金上層配線１０３を覆うように第２の層間絶縁膜１０４を形成する。そして、フォトリソグラフィ技術を用いて、第２の層間絶縁膜１０４上に、ヴィアホールパターンに対応したレジストパターン１１１を形成する。
【００３６】
次いで、図２（ｂ）に示すように、ＲＩＥ法により第２の層間絶縁膜１０４，Ａｌ合金上層配線１０３，第１の層間絶縁膜１０２，及びＡｌ合金下層配線１０１を順次エッチングすることにより、ヴィアホール１０５を形成する。ヴィアホール１０５によって、Ａｌ合金下層配線１０１及びＡｌ合金上層配線１０３をそれぞれＥＭの臨界長以下に分断する。その後、酸素アッシングによりレジストパターン１１１を除去する。
【００３７】
次いで、図２（ｃ）に示すように、ヴィアホール１０５の側面に露出するＡｌ合金下層配線１０１及びＡｌ合金上層配線１０３のクリーニング処理を行った後、Ｔｉ膜，ＴｉＮ膜及びＷ膜を順次ＣＶＤ法により堆積し、ヴィアホール１０５内にＷヴィアプラグ材１０６を埋め込む。
【００３８】
次いで、図２（ｄ）に示すように、ＣＭＰ法により第２の層間絶縁膜上の余分なＷヴィアプラグ材１０６を除去することにより、ヴィアホール１０５内にＷヴィアプラグ１０６を埋め込み形成し、図１に示すＷヴィアプラグで配線幅方向に分断されたＡｌ合金配線を有する半導体装置を形成する。
【００３９】
以上説明した半導体装置の製造工程によれば、ヴィアプラグによって配線を分断しているので、配線を分断するための微細な溝を形成したり、配線金属を微細ブロック状に加工するための微細加工技術を必要とせず、技術的に容易な製造プロセスを用いることができ、製造が容易となる。また、ヴィアプラグにより配線を分断しているので、新たな工程を追加する必要が無く、製造工程数が増加することがないので、製造プロセスの増加を抑制することができる。
【００４０】
次に、ＥＭ耐性の評価を行った結果について説明する。図１に示すＷヴィアプラグにより分断される上層配線の長さＬが５０μｍ，１００μｍ，２００μｍ，４００μｍとなるサンプルを各１０個作成した。作成したサンプルを高温に加熱し、上層配線に電流を流し、配線温度２００℃，配線電流密度０．５ＭＡ／ｃｍ^２の条件で寿命試験を行い、その結果を表１に示す。
【００４１】
【表１】

【００４２】
表１から分かるように、分断される上層配線の間隔Ｌが、電流密度０．５ＭＡ／ｃｍ^２でのＥＭの臨界長１００μｍより大きい場合は、ＥＭ耐性が劣っている。それに対し、分断される上層配線の間隔Ｌが、ＥＭの臨界長１００μｍ以下の場合には、ＥＭによる不良が認められなかった。これは、ＷヴィアプラグがＥＭにより配線に流れる原子流束に対して障壁層として有効に作用し、分断される上層配線の間隔Ｌが臨界長以下の場合に正味の空孔流束が０になったためと推測される。
【００４３】
なお、Ｗヴィアプラグは、必ずしも配線を完全に分断する必要はない。意図的にヴィアプラグを配線の幅方向に位置をずらして露光を行い、上層配線がＷヴィアプラグにより完全に分断されていないものを形成した。
【００４４】
形成された配線を高温に加熱し、上層配線の両端に電圧を印加することにより上層配線に電流を流し、ＥＭ寿命試験を行った。図３は、上層配線の不良率をヴィアプラグの分断断面積依存性を示す特性図である。図３に示すように、ヴィアプラグによる上層配線の分断断面積が９０％未満の場合は、ヴィアプラグで全く分断されていない場合（分断断面積０％）に比べて、不良率の改善は認められなかった。一方ヴィアプラグの分断断面積が９０％以上では不良率の著しい改善が認められた。ヴィアプラグをＥＭに対する障壁部として有効に作用させるためには、少なくとも９０％以上の分断断面積が必要であることが分かる。
【００４５】
なお、本実施形態では、上層と下層の両方の配線を分断していたが、一方の層の配線のみを分断させているだけでも良い。例えば、上層のみの配線を分断させ、前述した寿命試験を行った結果を表２に示す。
【００４６】
【表２】

【００４７】
［第２実施形態］
図４は、本発明の第２実施形態に係わる半導体装置の構成を示す図である。なお、図４（ａ）は平面、図４（ｂ）は同図（ａ）のＡ−Ａ’部の断面、図４（ｃ）は同図（ａ）のＢ−Ｂ’部の断面を示している。
【００４８】
図４に示すように、ＳｉＯ_２からなる層間絶縁膜２０２にＣｕ下層配線２０１が形成されている。層間絶縁膜２０２にＣｕ下層配線２０１に接続するヴィアホール２０３と、Ｃｕ下層配線２０１に接続しないダミーヴィアホール２０５が形成されている。ヴィアホール２０３及びダミーヴィアホール２０５内にそれぞれＷヴィアプラグ２０４及びＷダミーヴィアプラグ２０６が埋め込み形成されている。層間絶縁膜２０２にＷヴィアプラグ２０４とＷダミーヴィアプラグ２０６によって分断された配線溝２０７が形成されている。配線溝２０７の底面及び側壁に沿って、Ｔａ窒化物からなるバリアメタル２０８が形成され、配線溝２０７にＣｕダマシン上層配線２０９が埋め込み形成されている。
【００４９】
Ｗヴィアプラグ２０４とＷダミーヴィアプラグ２０６は、Ｃｕダマシン上層配線２０９の長手方向を分断しており、バリアメタル２０８を介してＣｕダマシン上層配線２０９に接続されている。
【００５０】
Ｗヴィアプラグ２０４とＷダミーヴィアプラグ２０６により分断されたＣｕダマシン上層配線２０９の長さＬが電流密度５Ｍ／ｃｍ^２でのＥＭの臨界長１００μｍ以下となるように、Ｗヴィアプラグ２０４とＷダミーヴィアプラグ２０６が配置されている。
【００５１】
本装置は、下層配線２０１の配置間隔がＥＭの臨界長以上であっても、上層配線２０９以外に電気的に接続しないＷダミーヴィアプラグ２０６を配設することによって、分断される上層配線の長さをＥＭの臨界長以下にすることができ、ＥＭ耐性を向上させることができる。
【００５２】
次に、本装置の製造方法について図５を参照して説明する。図５は、本発明の第２実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００５３】
先ず、図５（ａ）に示すように、内部にＣｕ下層配線２０１を有し、プラズマＣＶＤ法により形成された層間絶縁膜２０２に、Ｃｕ下層配線２０１に接続するＷヴィアプラグ２０４と、Ｃｕ下層配線２０１に接続しないＷダミーヴィアプラグ２０６を形成する。そして、フォトリソグラフィ技術を用いて、層間絶縁膜２０２上に配線パターンに対応したレジストパターン２１１を形成する。
【００５４】
Ｗヴィアプラグ２０４及びＷダミーヴィアプラグ２０６の形成は、リソグラフィ技術を用いてＷヴィアプラグ２０４及びＷダミーヴィアプラグ２０６のパターンに対応したレジストパターンを形成した後、ＲＩＥを行うことでヴィアホール２０３及びダミーヴィアホール２０５を形成する。酸素アッシングによりレジストパターンを除去した後、ヴィアホール２０３及びダミーヴィアホール２０５底面に露出するＣｕ下層配線２０１の表面のクリーニングを行った後、ＣＶＤ法により全面にＴｉ膜，ＴｉＮ膜及びＷ膜を堆積し、ヴィアホール２０３及びダミーヴィアホール２０５にＷ膜を埋め込む。更に、ＣＭＰ法により層間絶縁膜２０２上の余分なＷ膜を除去することにより、Ｗヴィアプラグ２０４及びＷダミーヴィアプラグ２０６を形成する。
【００５５】
次いで、図５（ｂ）に示すように、ＲＩＥ法により層間絶縁膜２０２をエッチングし、Ｗヴィアプラグ２０４及びＷダミーヴィアプラグ２０６で分断された配線溝２０７を形成する。
【００５６】
次いで、図５（ｃ）に示すように、レジストパターン２１１を酸素アッシングにより除去した後、配線溝２０７に露出するＷヴィアプラグ２０４及びＷダミーヴィアプラグ２０６のクリーニング処理を行った後、ＴａＮからなるバリアメタル２０８をスパッタ法により、配線溝２０７の底面及び側壁、並びに層間絶縁膜２０２の表面、並びにＷヴィアプラグ２０４及びＷダミーヴィアプラグ２０６の表面に形成する。引き続き、ロング・スロー・スパッタ法を用いてＣｕ膜を全面に形成した後、アニールしてＣｕをリフローさせることによって、配線溝２０７内にＣｕ膜２０９を埋め込む。
【００５７】
次いで、図５（ｄ）に示すように、余分なＣｕ膜２０９とバリアメタル２０８とをＣＭＰにより除去することによって、図４に示すＷヴィアプラグ２０４とＷダミーヴィアプラグ２０６によりＥＭの臨界長以下に分断されたＣｕダマシン上層配線２０９を有する半導体装置を形成する。
【００５８】
次に、ＥＭ耐性の評価を行った結果について説明する。図４に示す上層配線を分断するＷヴィアプラグの間隔Ｌが５０μｍ，１００μｍ，２００μｍ，４００μｍとなるサンプルを各１０個作成した。作成したサンプルを高温に加熱し、上層配線に電流を流し、配線温度２００℃，配線電流密度５ＭＡ／ｃｍ^２の条件で寿命試験を行い、その結果を表３に示す。
【００５９】
【表３】

【００６０】
表３から分かるように、Ｗヴィアプラグの間隔Ｌが、電流密度５ＭＡ／ｃｍ^２でのＥＭの臨界長１００μｍより大きい場合は、ＥＭ耐性が劣っている。それに対し、ＷヴィアプラグとＷダミーヴィアプラグとの間隔Ｌが、ＥＭの臨界長１００μｍ以下の場合には、ＥＭによる不良が認められなかった。これは、Ｗヴィアプラグ及びＷダミーヴィアプラグが何れもＥＭにより配線に流れる空孔流束に対して障壁層として有効に作用し、臨界長以下の場合、正味の空孔流束が０になったためと推測される。
【００６１】
［第３実施形態］
図６は、本発明の第３実施形態に係わる半導体装置の構成を示す図である。なお、図６（ａ）は平面、図６（ｂ）は同図（ａ）のＡ−Ａ’部の断面、図６（ｃ）は同図（ａ）のＢ−Ｂ’部の断面を示している。
【００６２】
図６に示すように、ＳｉＯ_２からなる第１の層間絶縁膜２０２１にＣｕ下層配線２０１が形成されている。第１の層間絶縁膜２０２１上の第２の層間絶縁膜２０２２にＣｕ下層配線２０１に接続するヴィアホール２０３と、Ｃｕ下層配線２０１に接続しないダミーヴィアホール２０５が形成されている。ヴィアホール２０３及びダミーヴィアホール２０５内にそれぞれＡｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２６が埋め込み形成されている。第２の層間絶縁膜２０２２にＡｌ合金ヴィアプラグ２０２４とＡｌ合金ダミーヴィアプラグ２０２６によって分断された配線溝２０７が形成されている。配線溝２０７の底面及び側壁に沿って、Ｔａ窒化物からなるバリアメタル２０８が形成され、配線溝２０７にＣｕダマシン上層配線２０９が埋め込み形成されている。
【００６３】
Ａｌ合金ヴィアプラグ２０２４とＡｌ合金ダミーヴィアプラグ２０２６は、Ｃｕダマシン上層配線２０９の長手方向を分断しており、バリアメタル２０８を介してＣｕダマシン上層配線２０９に接続されている。
【００６４】
Ｗヴィアプラグ２０４とＷダミーヴィアプラグ２０６により分断されたＣｕダマシン上層配線２０９の長さＬが電流密度５Ｍ／ｃｍ^２でのＥＭの臨界長１００μｍ以下となるように、Ｗヴィアプラグ２０４とＷダミーヴィアプラグ２０６が配置されている。
【００６５】
本装置は、下層配線２０１の配置間隔がＥＭの臨界長以上であっても、上層配線２０９以外に電気的に接続しないＷダミーヴィアプラグ２０６を配設することによって、分断される上層配線の長さをＥＭの臨界長以下にすることができ、ＥＭ耐性を向上させることができる。
【００６６】
次に、本装置の製造方法について図７を参照して説明する。図７は、本発明の第３実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００６７】
先ず、図７（ａ）に示すように、内部にＣｕ下層配線２０１を有し、プラズマＣＶＤ法により形成された第１の層間絶縁膜２０２１上に、スパッタ法によりＡｌ合金膜を全面に形成する。リソグラフィ技術を用いてヴィアプラグ及びダミーヴィアプラグのパターンに対応したレジストパターンを形成し、Ａｌ合金膜のＲＩＥを行うことで、Ａｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２８を形成する。酸素アッシングによりレジストパターンを除去した後、第１の層間絶縁膜２０２１，Ａｌ合金ヴィアプラグ２０２４及びＡｌ合金ヴィアプラグ２０２６上にプラズマＣＶＤ法により第２の層間絶縁膜２０２２を堆積し、Ａｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２６間を第２の層間絶縁膜２０２２で埋め込む。そして、ＣＭＰ法により第２の層間絶縁膜２０２２の平坦化処理を行い、Ａｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２６上の余分な第２の層間絶縁膜２０２２を除去する。
【００６８】
次いで、図７（ｂ）に示すように、ＲＩＥ法により第２の層間絶縁膜２０２２をエッチングし、Ａｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２６で分断された配線溝２０７を形成する。
【００６９】
次いで、図７（ｃ）に示すように、レジストパターン２１１を酸素アッシングにより除去した後、配線溝２０７に露出するＡｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２６のクリーニング処理を行った後、ＴａＮからなるバリアメタル２０８をスパッタ法により、配線溝２０７の底面及び側壁、並びに第２の層間絶縁膜２０２２の表面、並びにＡｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２６の表面に形成する。引き続き、ロング・スロー・スパッタ法を用いてＣｕ膜を全面に形成した後、アニールしてＣｕをリフローさせることによって、配線溝２０７内にＣｕ膜２０９を埋め込む。
【００７０】
次いで、図７（ｄ）に示すように、余分なＣｕ膜２０９とバリアメタル２０８とをＣＭＰにより除去することによって、図６に示すＡｌ合金ヴィアプラグ２０２４とＡｌ合金ダミーヴィアプラグ２０２６によりＥＭの臨界長以下に分断されたＣｕダマシン上層配線２０９を有する半導体装置を形成する。
【００７１】
次に、ＥＭ耐性の評価を行った結果について説明する。図６に示す上層配線を分断するＡｌ合金ヴィアプラグの間隔Ｌが５０μｍ，１００μｍ，２００μｍ，４００μｍとなるサンプルを各１０個作成した。作成したサンプルを高温に加熱し、上層配線に電流を流し、配線温度２００℃，配線電流密度５ＭＡ／ｃｍ^２の条件で寿命試験を行い、その結果を表４に示す。
【００７２】
【表４】

【００７３】
表４から分かるように、Ａｌ合金ヴィアプラグの間隔Ｌが、電流密度５ＭＡ／ｃｍ^２でのＥＭの臨界長１００μｍより大きい場合は、ＥＭ耐性が劣っている。それに対し、Ａｌ合金ヴィアプラグとＡｌ合金ダミーヴィアプラグとの間隔Ｌが、ＥＭの臨界長１００μｍ以下の場合には、ＥＭによる不良が認められなかった。これは、Ａｌ合金ヴィアプラグ及びＡｌ合金ダミーヴィアプラグが何れもＥＭにより配線に流れる空孔流束に対して障壁層として有効に作用し、臨界長以下の場合、正味の空孔流束が０になったためと推測される。
【００７４】
なお、本発明は、上記実施形態に限定されるものではない。例えば、ヴィアプラグとヴィアプラグとの間に形成するダミーヴィアプラグの数は、一つに限らず、下層配線の配置間隔とＥＭの臨界長に応じて適宜配置することができる。
【００７５】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００７６】
【発明の効果】
以上説明したように本発明によれば、上層配線或いは下層配線をヴィアプラグ或いはダミーヴィアプラグに分断し、分断された配線の長さをエレクトロマイグレーションの臨界長以下にすることことによって、ボイドやヒロックの発生を抑制することができ、エレクトロマイグレーションによる不良の発生を抑制することができる。
【００７７】
そして、配線を分断する障壁部としてヴィアプラグ或いはダミーヴィアプラグを用いているので、障壁部を形成する特別な工程を必要としないので、製造コストの増加を抑制することができる。
【図面の簡単な説明】
【図１】第１実施形態に係わる半導体装置の構成を示す図。
【図２】図１の半導体装置の製造工程を示す工程断面図。
【図３】配線の不良率をヴィアプラグの分断断面積依存性を示す特性図
【図４】第２実施形態に係わる半導体装置の構成を示す図。
【図５】図４の半導体装置の製造工程を示す工程断面図。
【図６】第２実施形態に係わる半導体装置の構成を示す図。
【図７】図６の半導体装置の製造工程を示す工程断面図。
【符号の説明】
１０１…Ａｌ合金下層配線
１０２…第１の層間絶縁膜
１０３…Ａｌ合金上層配線
１０４…第２の層間絶縁膜
１０５…ヴィアホール
１０６…Ｗヴィアプラグ
１１１…レジストパターン
２０１…下層配線
２０２…層間絶縁膜
２０３…ヴィアホール
２０４…Ｗヴィアプラグ
２０５…ダミーヴィアホール
２０６…Ｗダミーヴィアプラグ
２０７…配線溝
２０８…バリアメタル
２０９…Ｃｕダマシン上層配線
２１１…レジストパターン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a highly integrated semiconductor device having fine wiring.
[0002]
[Prior art]
2. Description of the Related Art In recent years, high integration has been remarkable in a semiconductor device, for example, a memory integrated circuit represented by a DRAM. Along with this, wiring for electrically connecting the elements has to be miniaturized. As a result, the conditions under which the wiring is used are becoming severer. In particular, a phenomenon in which atoms and holes constituting the wiring move in the same direction as the current or in the opposite direction due to the current flowing through the wiring, that is, generation of voids and hillocks due to electromigration (EM) is a problem in the reliability of LSI fine wiring. It is a major problem that degrades sex.
[0003]
It is known that as the wiring length is reduced, EM of the wiring metal does not substantially occur even at a high current density (IA Blech, Journal of Applied Physics, Vol. 47, No. IA Blech and Conyers Herring, Applied Physics Letters, Vol. 29, No. 3, 1 August 1976).
[0004]
This is because the atomic flux flowing through the wiring by the EM when the current is conducted when the wiring length is shorter than a certain wiring length, and the atomic flux in the opposite direction due to the compressive stress gradient or the vacancy concentration gradient in the longitudinal direction of the wiring which is generated secondarily due to this. It is believed that the net atomic flux flowing through the balance and the wiring becomes zero. The length at which EM does not substantially occur is called the critical length of electromigration (EM).
[0005]
When the effect of the vacancy concentration gradient is negligible, the critical length l _{th of} EM can be given by, for example, the following equation.
[0006]
ND / k / T · eZ ^* ρj = ND / k / T · ΩΔσ _xx / l _th (1)
In the equation (1), N is the atomic number density of the wiring metal, D is the self-diffusion coefficient of the wiring metal, k is the Boltzmann constant, T is the temperature, e is the elementary charge, Z ^* is the effective charge number of the wiring metal, ρ is the volume resistivity of the wiring metal, j is the current density of the wiring, Ω is the atomic volume of the wiring metal, and Δσ _xx is the difference between the main stresses in the longitudinal direction at both ends of the wiring.
[0007]
The left side means the atomic flux due to EM generated by the electric field, and the right side means the atomic flux in the opposite direction due to the stress gradient, and both are equal below the critical length _lth . If stress difference delta _sigma _xx wiring ends is constant, the critical length l _th wiring may be seen to be inversely related to the current density j wiring. The critical length _lth of the wiring does not basically depend on the film thickness and width of the wiring.
[0008]
The magnitude of the diffusion coefficient D is close to the body diffusion coefficient in the fine wiring of the bamboo structure where there is no grain boundary triple point or the grain boundary traverses the wiring almost vertically, and in the case of wide or thick film wiring, it is close to the grain boundary diffusion coefficient. It is said to be close and may vary greatly depending on the thickness and width of the wiring. However, since the diffusion coefficient D can be eliminated from both sides of the equation (1), it is considered that the difference in the diffusion coefficient D does not affect the critical length _lth itself.
[0009]
Therefore, in order to improve the reliability of the wiring against EM, a method of traversing the wiring in the wiring width direction, forming a plurality of barrier portions serving as barriers for wiring metal atoms or vacancies, and dividing the wiring to a critical length or less. Proposed.
[0010]
For example, a method in which a Cu film is etched and processed into a Cu block divided by a groove, and then a Ti nitride film is selectively grown on the surface of the Cu block by a CVD method to form a Cu wiring divided by the Ti nitride. (1) a method of etching a W damascene wiring into a block shape, depositing a Cu film on the entire surface by a CVD method, and then performing CMP to form a Cu wiring divided by W (2); A method has been proposed in which a Zr film is formed on a Cu wiring and annealing is performed to diffuse Zr into the Cu wiring to form a Cu ₃ Zr layer at a grain boundary ( Japanese Patent Laid-Open No. 6-168942 ).
[0011]
However, in any case, a fine groove is formed in the wiring, a fine processing technique ((1), (2)) for processing the wiring metal into a fine block, or an intermetallic compound layer serving as a barrier portion is formed. A technically extremely difficult manufacturing process such as an annealing technique ((3)) for preferentially precipitating at the grain boundaries is required, and there is a problem that the manufacturing is not easy. In addition, since it is necessary to newly form a barrier portion in the wiring, there is a problem that the number of manufacturing steps of the wiring is remarkably increased and the manufacturing cost is increased.
[0012]
[Problems to be solved by the invention]
As described above, by forming a plurality of barrier portions in the width direction of the wiring and dividing the wiring to the EM critical length _lth or less, EM is substantially not generated. However, the conventional method of manufacturing a barrier portion has a problem that a technically extremely difficult manufacturing process such as a fine processing technology and an annealing technology is required. In addition, there is a problem that the number of manufacturing steps is increased and the manufacturing cost is increased.
[0013]
An object of the present invention is to provide a method of manufacturing a semiconductor device capable of suppressing an increase in manufacturing cost and suppressing an electromigration failure while using a technically easy manufacturing process.
[0014]
[Means for Solving the Problems]
[Constitution]
The present invention is configured as described below to achieve the above object.
[0024]
The present invention provides a step of forming an interlayer insulating film having a lower wiring inside a semiconductor substrate, etching a predetermined region of the interlayer insulating film, and forming a via hole connected to the lower wiring and a dummy not connected to the lower wiring. A step of forming a via hole, a step of burying and forming a via plug and a dummy via plug in the via hole and the dummy via hole, respectively, and forming the wiring groove having opposite side surfaces connected to the via plug or the dummy via plug. Forming and burying an upper layer wiring in the wiring groove , wherein the upper layer wiring is divided by the via hole or the dummy via hole, and the length of the divided upper layer wiring in the longitudinal direction is equal to that of the wiring. It is characterized in that it includes a length not more than the critical length of electromigration .
[0025]
[Action]
The present invention has the following operations and effects by the above configuration.
The upper layer wiring or the lower layer wiring is divided by a via plug or a dummy via plug, and the length of the divided wiring is set to be equal to or less than the critical length of electromigration, whereby generation of voids and hillocks can be suppressed. The occurrence of defects can be suppressed.
[0026]
Further, since the wiring is divided by the via plug or the dummy via plug, a special process of forming a barrier portion for dividing the wiring unlike the related art is not required, so that an increase in manufacturing cost can be suppressed. .
[0027]
In addition, by making the width of the via plug and the dummy via plug larger than the width of the wiring to be divided, the wiring can be surely divided even if misalignment occurs during lithography.
[0028]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0029]
[First Embodiment]
FIG. 1 is a diagram showing a configuration of a semiconductor device according to the first embodiment of the present invention. 1 (a) is a plan view, FIG. 1 (b) is a cross section taken along the line AA 'in FIG. 1 (a), and FIG. 1 (c) is a cross section taken along the line BB' in FIG. Is shown.
[0030]
As shown in FIG. 1, an Al alloy lower wiring 101 is formed on a first interlayer insulating film 102 made of SiO ₂ . An Al alloy upper layer wiring 103 is formed on the first interlayer insulating film 102. On the first interlayer insulating film 102 and the Al alloy upper layer wiring 103, a second interlayer insulating film 104 made of SiO ₂ is formed. A W via plug 106 is buried in a via hole 105 penetrating through the second interlayer insulating film 104, the Al alloy upper wiring 103, the first interlayer insulating film 102, and the Al alloy lower wiring 101.
[0031]
The W via plug 106 is connected to the side surface of the Al alloy upper layer wiring 103 to divide the longitudinal direction of the Al alloy upper layer wiring 103. Further, the W via plug 106 is connected to the side surface of the Al alloy lower layer wiring 101 to divide the longitudinal direction of the Al alloy lower layer wiring 101.
[0032]
The W via plug 106 is arranged such that the length L of the divided Al alloy wiring is less than or equal to the critical length of 100 μm for electromigration (EM) at a current density of 0.5 MA / cm ² .
[0033]
The W via plug 106 divides the Al alloy upper layer wiring 103 and the Al alloy lower layer wiring 101 and makes the lengths of the divided

wirings

101 and 103 less than the critical length of EM, thereby suppressing generation of voids and hillocks due to EM. can do.
[0034]
The W via plug 106 is formed to be larger than the width of the upper wiring 103 and the lower wiring 101. Therefore, even when the lithography is misaligned when forming the via hole for forming the via plug 106, the wiring can be surely divided.
[0035]
Next, a manufacturing process of the present apparatus will be described with reference to FIG. First, as shown in FIG. 2A, an Al alloy upper layer wiring 103 is formed on a first interlayer insulating film 102 formed by a plasma chemical vapor deposition method having an Al alloy lower layer wiring 101 therein. A second interlayer insulating film 104 is formed so as to cover the Al alloy upper wiring 103. Then, a resist pattern 111 corresponding to the via hole pattern is formed on the second interlayer insulating film 104 by using a photolithography technique.
[0036]
Next, as shown in FIG. 2B, the second interlayer insulating film 104, the Al alloy upper layer wiring 103, the first interlayer insulating film 102, and the Al alloy lower layer wiring 101 are sequentially etched by the RIE method. A via hole 105 is formed. The via hole 105 divides each of the Al alloy lower layer wiring 101 and the Al alloy upper layer wiring 103 below the critical length of EM. After that, the resist pattern 111 is removed by oxygen ashing.
[0037]
Next, as shown in FIG. 2C, after cleaning the Al alloy lower wiring 101 and the Al alloy upper wiring 103 exposed on the side surfaces of the via holes 105, the Ti film, the TiN film, and the W film are sequentially subjected to CVD. Then, a W via plug material 106 is buried in the via hole 105.
[0038]
Then, as shown in FIG. 2D, the W via plug 106 is buried in the via hole 105 by removing an extra W via plug material 106 on the second interlayer insulating film by the CMP method. A semiconductor device having Al alloy wiring divided in the wiring width direction by the W via plug shown in FIG. 1 is formed.
[0039]
According to the manufacturing process of the semiconductor device described above, since the wiring is divided by the via plug, a fine groove for dividing the wiring is formed, or a fine processing for processing the wiring metal into a fine block shape is performed. A technically simple manufacturing process can be used without requiring any technology, and the manufacturing becomes easy. Further, since the wiring is divided by the via plug, there is no need to add a new step, and the number of manufacturing steps does not increase, so that an increase in the number of manufacturing processes can be suppressed.
[0040]
Next, the results of the evaluation of the EM resistance will be described. Ten samples each having a length L of 50 μm, 100 μm, 200 μm, and 400 μm of the upper layer wiring divided by the W via plug shown in FIG. 1 were prepared. The prepared sample was heated to a high temperature, a current was passed through the upper layer wiring, and a life test was performed at a wiring temperature of 200 ° C. and a wiring current density of 0.5 MA / cm ² , and the results are shown in Table 1.
[0041]
[Table 1]

[0042]
As can be seen from Table 1, when the interval L between the divided upper-layer wirings is larger than the critical length of EM of 100 μm at a current density of 0.5 MA / cm ² , the EM resistance is poor. On the other hand, when the distance L between the divided upper-layer wirings was not more than the critical length of EM of 100 μm or less, no defect due to EM was observed. This is because the W via plug effectively acts as a barrier layer against the atomic flux flowing through the wiring by the EM, and the net vacancy flux becomes zero when the interval L between the divided upper wirings is equal to or less than the critical length. It is presumed that it has become.
[0043]
The W via plug does not necessarily need to completely separate the wiring. Exposure was performed by intentionally shifting the position of the via plug in the width direction of the wiring to form a wiring in which the upper wiring was not completely separated by the W via plug.
[0044]
The formed wiring was heated to a high temperature, a voltage was applied to both ends of the upper wiring, a current was passed through the upper wiring, and an EM life test was performed. FIG. 3 is a characteristic diagram showing the dependency of the defect rate of the upper wiring on the sectional area of the via plug. As shown in FIG. 3, when the sectional area of the upper wiring by the via plug is less than 90%, the defect rate is improved as compared with the case where the via plug is not divided at all (the sectional area is 0%). I couldn't. On the other hand, when the sectional area of the via plug was 90% or more, a remarkable improvement in the defect rate was observed. It can be seen that in order for the via plug to effectively act as a barrier against EM, a cross-sectional area of at least 90% or more is required.
[0045]
In the present embodiment, both the upper layer wiring and the lower layer wiring are divided, but only the wiring of one layer may be divided. For example, Table 2 shows the results of the life test described above, in which only the upper layer wiring was cut off.
[0046]
[Table 2]

[0047]
[Second embodiment]
FIG. 4 is a diagram illustrating a configuration of a semiconductor device according to a second embodiment of the present invention. 4 (a) is a plan view, FIG. 4 (b) is a cross section taken along the line AA 'in FIG. 4 (a), and FIG. 4 (c) is a cross section taken along the line BB' in FIG. 4 (a). Is shown.
[0048]
As shown in FIG. 4, a Cu lower wiring 201 is formed on an interlayer insulating film 202 made of SiO ₂ . Via holes 203 connected to the lower Cu wiring 201 and dummy via holes 205 not connected to the lower Cu wiring 201 are formed in the interlayer insulating film 202. A W via plug 204 and a W dummy via plug 206 are embedded in the via hole 203 and the dummy via hole 205, respectively. A wiring groove 207 divided by a W via plug 204 and a W dummy via plug 206 is formed in the interlayer insulating film 202. A barrier metal 208 made of Ta nitride is formed along the bottom and side walls of the wiring groove 207, and a Cu damascene upper layer wiring 209 is buried in the wiring groove 207.
[0049]
The W via plug 204 and the W dummy via plug 206 divide the longitudinal direction of the upper Cu damascene wiring 209 and are connected to the upper Cu damascene wiring 209 via the barrier metal 208.
[0050]
The W via plug 204 and the W dummy plug 209 are separated such that the length L of the Cu damascene upper layer wiring 209 divided by the W via plug 204 and the W dummy via plug 206 is not more than the critical length of EM at a current density of 5 M / cm ² of 100 μm or less. A via plug 206 is provided.
[0051]
The present device arranges the W dummy via plug 206 that is not electrically connected to the upper layer wiring 209 even if the arrangement interval of the lower layer wiring 201 is equal to or longer than the critical length of EM. The EM resistance can be made smaller than the critical length of EM, and the EM resistance can be improved.
[0052]
Next, a method for manufacturing the present apparatus will be described with reference to FIG. FIG. 5 is a process cross-sectional view showing a manufacturing process of the semiconductor device according to the second embodiment of the present invention.
[0053]
First, as shown in FIG. 5A, a Cu lower layer wiring 201 is provided inside, and a W via plug 204 connected to the Cu lower layer wiring 201 and a Cu lower layer are formed on an interlayer insulating film 202 formed by a plasma CVD method. A W dummy via plug 206 not connected to the wiring 201 is formed. Then, a resist pattern 211 corresponding to the wiring pattern is formed on the interlayer insulating film 202 by using a photolithography technique.
[0054]
The formation of the W via plug 204 and the W dummy via plug 206 is performed by forming a resist pattern corresponding to the pattern of the W via plug 204 and the W dummy via plug 206 using a lithography technique, and then performing RIE to form the via hole 203 and the W dummy via plug 206. A dummy via hole 205 is formed. After the resist pattern is removed by oxygen ashing, the surface of the Cu lower wiring 201 exposed on the bottom surfaces of the via holes 203 and the dummy via holes 205 is cleaned, and then a Ti film, a TiN film, and a W film are deposited on the entire surface by the CVD method. Then, a W film is buried in the via hole 203 and the dummy via hole 205. Further, by removing an excess W film on the interlayer insulating film 202 by the CMP method, a W via plug 204 and a W dummy via plug 206 are formed.
[0055]
Next, as shown in FIG. 5B, the interlayer insulating film 202 is etched by the RIE method to form a wiring groove 207 divided by the W via plug 204 and the W dummy via plug 206.
[0056]
Next, as shown in FIG. 5C, after the resist pattern 211 is removed by oxygen ashing, a cleaning process is performed on the W via plug 204 and the W dummy via plug 206 exposed in the wiring groove 207, and then TaN is formed. The barrier metal 208 is formed on the bottom and side walls of the wiring groove 207, on the surface of the interlayer insulating film 202, and on the surface of the W via plug 204 and the W dummy via plug 206 by a sputtering method. Subsequently, after a Cu film is formed on the entire surface by using the long throw sputtering method, the Cu film 209 is embedded in the wiring groove 207 by annealing and reflowing Cu.
[0057]
Next, as shown in FIG. 5D, the excess Cu film 209 and the barrier metal 208 are removed by CMP, so that the W via plug 204 and the W dummy via plug 206 shown in FIG. A semiconductor device having a Cu damascene upper layer wiring 209 divided into two pieces is formed.
[0058]
Next, the results of the evaluation of the EM resistance will be described. Ten samples were prepared in which the distance L between the W via plugs dividing the upper layer wiring shown in FIG. 4 was 50 μm, 100 μm, 200 μm, and 400 μm. The prepared sample was heated to a high temperature, a current was applied to the upper layer wiring, and a life test was performed at a wiring temperature of 200 ° C. and a wiring current density of 5 MA / cm ² , and the results are shown in Table 3.
[0059]
[Table 3]

[0060]
As can be seen from Table 3, when the distance L between the W via plugs is larger than the critical length of the EM at a current density of 5 MA / cm ² of 100 μm, the EM resistance is poor. On the other hand, when the distance L between the W via plug and the W dummy via plug was less than or equal to the critical length of EM of 100 μm, no defect due to EM was observed. This is because both the W via plug and the W dummy via plug effectively act as a barrier layer against the vacancy flux flowing through the wiring by EM, and when the vacancy length is less than the critical length, the net vacancy flux becomes zero. It is estimated that
[0061]
[Third embodiment]
FIG. 6 is a diagram illustrating a configuration of a semiconductor device according to a third embodiment of the present invention. 6A is a plan view, FIG. 6B is a cross section taken along the line AA ′ in FIG. 6A, and FIG. 6C is a cross section taken along the line BB ′ in FIG. Is shown.
[0062]
As shown in FIG. 6, a Cu lower wiring 201 is formed on a first interlayer insulating film 2021 made of SiO ₂ . Via holes 203 connected to the lower Cu wiring 201 and dummy via holes 205 not connected to the lower Cu wiring 201 are formed in the second interlayer insulating film 2022 on the first interlayer insulating film 2021. An Al alloy via plug 2024 and an Al alloy dummy via plug 2026 are buried in the via hole 203 and the dummy via hole 205, respectively. A wiring groove 207 separated by an Al alloy via plug 2024 and an Al alloy dummy via plug 2026 is formed in the second interlayer insulating film 2022. A barrier metal 208 made of Ta nitride is formed along the bottom surface and the side wall of the wiring groove 207, and a Cu damascene upper layer wiring 209 is buried in the wiring groove 207.
[0063]
The Al alloy via plug 2024 and the Al alloy dummy via plug 2026 divide the longitudinal direction of the upper Cu damascene wiring 209 and are connected to the upper Cu damascene wiring 209 via the barrier metal 208.
[0064]
The W via plug 204 and the W dummy plug 209 are separated such that the length L of the Cu damascene upper layer wiring 209 divided by the W via plug 204 and the W dummy via plug 206 is not more than the critical length of EM at a current density of 5 M / cm ² of 100 μm or less. A via plug 206 is provided.
[0065]
The present device arranges the W dummy via plug 206 that is not electrically connected to the upper layer wiring 209 even if the arrangement interval of the lower layer wiring 201 is equal to or longer than the critical length of EM. The EM resistance can be made smaller than the critical length of EM, and the EM resistance can be improved.
[0066]
Next, a method for manufacturing the present apparatus will be described with reference to FIG. FIG. 7 is a process cross-sectional view illustrating a manufacturing process of the semiconductor device according to the third embodiment of the present invention.
[0067]
First, as shown in FIG. 7A, an Al alloy film is formed by sputtering over the entire surface of a first interlayer insulating film 2021 having a Cu lower wiring 201 inside and formed by plasma CVD. . A resist pattern corresponding to the pattern of the via plug and the dummy via plug is formed using a lithography technique, and RIE of the Al alloy film is performed to form an Al alloy via plug 2024 and an Al alloy dummy via plug 2028. After removing the resist pattern by oxygen ashing, a second interlayer insulating film 2022 is deposited on the first interlayer insulating film 2021, the Al alloy via plug 2024 and the Al alloy via plug 2026 by a plasma CVD method, and the Al alloy via plug is removed. A second interlayer insulating film 2022 is buried between 2024 and the Al alloy dummy via plug 2026. Then, the second interlayer insulating film 2022 is subjected to a planarization process by a CMP method, and an excess second interlayer insulating film 2022 on the Al alloy via plug 2024 and the Al alloy dummy via plug 2026 is removed.
[0068]
Next, as shown in FIG. 7B, the second interlayer insulating film 2022 is etched by RIE to form a wiring groove 207 divided by the Al alloy via plug 2024 and the Al alloy dummy via plug 2026.
[0069]
Next, as shown in FIG. 7C, after the resist pattern 211 is removed by oxygen ashing, a cleaning process of the Al alloy via plug 2024 and the Al alloy dummy via plug 2026 exposed in the wiring groove 207 is performed. Is formed on the bottom and side walls of the wiring groove 207, the surface of the second interlayer insulating film 2022, and the surfaces of the Al alloy via plug 2024 and the Al alloy dummy via plug 2026 by sputtering. Subsequently, after a Cu film is formed on the entire surface by using the long throw sputtering method, the Cu film 209 is embedded in the wiring groove 207 by annealing and reflowing Cu.
[0070]
Next, as shown in FIG. 7D, the excess Cu film 209 and the barrier metal 208 are removed by CMP, so that the Al alloy via plug 2024 and the Al alloy dummy via plug 2026 shown in FIG. A semiconductor device having a Cu damascene upper layer wiring 209 divided into lengths or less is formed.
[0071]
Next, the results of the evaluation of the EM resistance will be described. Ten samples each having an interval L of 50 μm, 100 μm, 200 μm, and 400 μm between Al alloy via plugs for dividing the upper layer wiring shown in FIG. 6 were prepared. The prepared sample was heated to a high temperature, a current was applied to the upper layer wiring, and a life test was performed at a wiring temperature of 200 ° C. and a wiring current density of 5 MA / cm ² , and the results are shown in Table 4.
[0072]
[Table 4]

[0073]
As can be seen from Table 4, when the interval L between the Al alloy via plugs is larger than the critical length of EM at a current density of 5 MA / cm ² of 100 μm, the EM resistance is poor. On the other hand, when the distance L between the Al alloy via plug and the Al alloy dummy via plug was not more than the critical length of EM of 100 μm, no defect due to EM was observed. This is because both the Al alloy via plug and the Al alloy dummy via plug effectively act as a barrier layer against the vacancy flux flowing through the wiring by EM. It is presumed that it has become.
[0074]
Note that the present invention is not limited to the above embodiment. For example, the number of dummy via plugs formed between via plugs is not limited to one, and the dummy via plugs can be appropriately arranged according to the arrangement interval of the lower wiring and the critical length of EM.
[0075]
In addition, the present invention can be variously modified and implemented without departing from the gist thereof.
[0076]
【The invention's effect】
As described above, according to the present invention, the upper layer wiring or the lower layer wiring is divided into via plugs or dummy via plugs, and the length of the divided wiring is set to be equal to or less than the critical length of electromigration. Can be suppressed, and the occurrence of defects due to electromigration can be suppressed.
[0077]
In addition, since a via plug or a dummy via plug is used as a barrier portion for dividing the wiring, a special process of forming the barrier portion is not required, so that an increase in manufacturing cost can be suppressed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a semiconductor device according to a first embodiment.
FIG. 2 is a process cross-sectional view showing a manufacturing process of the semiconductor device of FIG. 1;
FIG. 3 is a characteristic diagram showing the dependency of the wiring defect rate on the sectional area of the via plug. FIG. 4 is a diagram showing the configuration of a semiconductor device according to a second embodiment.
FIG. 5 is a process cross-sectional view showing a manufacturing process of the semiconductor device of FIG. 4;
FIG. 6 is a diagram showing a configuration of a semiconductor device according to a second embodiment.
FIG. 7 is a process cross-sectional view showing a manufacturing process of the semiconductor device of FIG. 6;
[Explanation of symbols]
101 Al alloy lower wiring 102 First interlayer insulating film 103 Al alloy upper wiring 104 Second interlayer insulating film 105 Via hole 106 W via plug 111 Resist pattern 201 Lower wiring 202 Interlayer insulating film 203: Via hole 204: W via plug 205: Dummy via hole 206: W dummy via plug 207: Wiring groove 208: Barrier metal 209: Cu damascene upper layer wiring 211: Resist pattern

Claims

Forming an interlayer insulating film having a lower wiring inside on a semiconductor substrate;
Etching a predetermined region of the interlayer insulating film, forming a via hole connected to the lower wiring and a dummy via hole not connected to the lower wiring,
Forming via plugs and dummy via plugs in the via holes and the dummy via holes, respectively;
Forming a wiring groove whose opposite side surface is connected to the via plug or the dummy via plug;
Burying and forming an upper layer wiring in the wiring groove ,
The method of manufacturing a semiconductor device, wherein the upper wiring is divided by the via hole or the dummy via hole, and a length of the divided upper wiring in a longitudinal direction is equal to or less than a critical length of electromigration of the wiring .