JP3559377B2

JP3559377B2 - 4-level FSK demodulation circuit

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Publication number: JP3559377B2
Application number: JP03708596A
Authority: JP
Inventors: 英人山口; 健三占部; 裕樹鈴木; 守人杉浦
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 1996-02-01
Filing date: 1996-02-01
Publication date: 2004-09-02
Anticipated expiration: 2016-02-01
Also published as: JPH09214570A

Description

【０００１】
【発明の属する技術分野】
本発明は、無線受信機等に用いられる復調回路に係わり、特に、４値ＦＳＫ変調されたキャリア信号を変調指数の大小に係わらず適正に復調し、且つＩＣ化に適する４値ＦＳＫ復調回路に関する。
【０００２】
【従来の技術】
一般に周波数偏移（ＦＳＫ：ＦｒｅｑｕｅｎｃｙＳｈｉｆｔＫｅｙｉｎｇ）変調は、入力信号に応じて、予め定められた量だけ出力波の周波数をシフトさせる周波数変調の一方式で、変調時には出力波中に位相の不連続が生じないようになっている。
そして、ＦＳＫ復調の一つの方法として、ＦＳＫ変調されたキャリア信号の受信波について、その周波数と同一の局部発振周波数を用いてキャリア信号を直交検波し、直交ベースバンド信号Ｉ（同相成分）及びＱ（直交成分）を得た後にＦＳＫ復調を行う所謂零ＩＦ検波方式がある。
【０００３】
まず、直交検波形（零ＩＦ検波方式）の２値ＦＳＫ復調回路について、図１４によって説明する。図１４は、従来の２値ＦＳＫ復調回路の構成ブロック図である。
従来の２値ＦＳＫ復調回路は、図１４に示すように、零ＩＦ検波回路１と、２つのコンパレータ２と、位相比較回路２０とから構成されている。
【０００４】
次に、従来の２値ＦＳＫ復調回路の各部について具体的に説明する。
零ＩＦ検波回路１は、ＦＳＫ変調されている入力キャリア信号ＩＮを入力して、該入力と同一の周波数を有する局部発振信号を用いて直交検波し、同相成分Ｉと直交成分Ｑを出力する。
コンパレータ２は、零ＩＦ検波回路１から出力された直交検波出力を２値整形するもので、コンパレータ２−１は同相成分Ｉを２値整形し、コンパレータ２−２は直交成分Ｑを２値整形する。
具体的には、次の（１）式の２値整形関数ｓｇｎ（ｘ）を用いて２値整形し、２値整形された矩形波の信号ｓｇｎ（Ｉ）及びｓｇｎ（Ｑ）を出力する。
【０００５】
【数１】

【０００６】
位相比較回路２０は、コンパレータ２−１の出力とコンパレータ２−２の出力を比較し、一方が他方に対して位相が進んでいるか遅れているかを２値判定し、判定結果の２値（０か１か）を検波出力ＤＥＴとして出力する。
具体的には、入力キャリア信号ＩＮと同一の局部発振周波数を基準として、入力キャリア信号ＩＮの瞬時周波数が高い場合と低い場合のそれぞれで、２値整形された同相成分Ｉと直交成分Ｑとで表現される２次元ベクトルの回転方向が逆になることから、この回転方向を判別することにより入力キャリア信号ＩＮの瞬時周波数の高，低の２値を検波して出力するようになっている。
【０００７】
次に、従来の２値ＦＳＫ復調回路の動作を図１５によって説明する。
従来の２値ＦＳＫ復調回路は、入力キャリア信号ＩＮが入力されると、零ＩＦ検波回路１が入力キャリア信号ＩＮと同一の周波数を有する局部発振信号を用いて直交検波し、同相成分Ｉと直交成分Ｑとを出力し、コンパレータ２−１とコンパレータ２−２とがそれぞれ同相成分Ｉと直交成分Ｑを２値整形する。
そして、位相比較回路２０は、コンパレータ２で２値整形された同相成分Ｉと直交成分Ｑを入力とし、２値整形された同相成分Ｉと直交成分Ｑとで表現される２次ベクトルの回転方向を判別するように構成されている。
【０００８】
次に、従来の直交検波形（零ＩＦ検波方式）の４値ＦＳＫ復調回路について説明する。
従来の４値ＦＳＫ復調回路で使われている復調方法については、斎藤、赤岩「４値ＦＳＫ信号のダイレクトコンバージョン受信方式」電子情報通信学会技術研究報告ＲＣ９４−１２４ｐｐ．４３〜４８に記載されている復調方法が知られている。
この復調方式では、同相成分Ｉと直交成分Ｑ（但し、いずれも２値整形されている）の２軸で構成されるＩＱ平面上の信号点の回転に着目し、信号点の回転方向と回転速度とを別々に検波し、その検波結果を組合せることで、４値ＦＳＫ信号を復調している。
【０００９】
従来の４値ＦＳＫ復調回路における復調方法について、図１５〜図１７によって具体的に説明する。図１５は、従来の４値ＦＳＫ復調方法における直交検波信号のＩＱ平面上の信号点の動きを示す説明図であり、図１６は、従来の４値ＦＳＫ復調方法における直交検波信号と２値整形された信号の例を示す説明図であり、図１７は、従来の４値ＦＳＫ復調方法における直交検波信号を２値整形した信号のＩＱ平面上の信号点の動きを示す説明図である。
【００１０】
４値ＦＳＫにおいて、直交検波出力では、４値のシンボル００，０１，１１，１０を、２つの回転方向と２種類の回転速度との組合せで表現する。
ここで、回転方向は、左回転（回転角がプラス方向）と右回転（回転角がマイナス方向）とであり、回転速度は、次式で定義される変調指数ｍを用いて表す。
【００１１】
【数２】

【００１２】
例えば、大小２種類の変調指数ｍをｍ＝１，３としてＦＳＫ変調すると、直交検波出力における各シンボルのＩＱ平面上での動きは、シンボル“００”が右方向、ｍ＝３で１．５回転（図１５（ａ）の破線）であり、シンボル“０１”が右方向、ｍ＝１で０．５回転（図１５（ａ）の実線）であり、シンボル“１１”が左方向、ｍ＝１で０．５回転（図１５（ｂ）の実線）であり、シンボル“１０”が左方向、ｍ＝３で１．５回転（図１５（ｂ）破線）である。
つまり、各シンボルの上位のビットと回転方向が対応し、下位のビットと変調指数ｍの大小が対応しており、且つ回転量はｍπ［ｒａｄ］である。
【００１３】
上記のような方法でシンボル系列１１，１０，０１を４値ＦＳＫ変調すると、直交検波後の直交成分Ｑは図１６（ａ）に示すように変化し、同相成分Ｉは図１６（ｂ）に示すように変化する。
そして、上記の直交成分Ｑと同相成分Ｉとをそれぞれコンパレータ２で値整形した信号ｓｇｎ（Ｉ）とｓｇｎ（Ｑ）は、図１６（ｃ），（ｄ）のように、＋１，−１の２値を持つ信号になる。
【００１４】
具体的には、時間ａでｓｇｎ（Ｉ）とｓｇｎ（Ｑ）はともに＋１で始まり、時間ｂでｓｇｎ（Ｉ）が−１に変化し、時間ｃでｓｇｎ（Ｑ）が−１に変化する。そして、時間ｄでｓｇｎ（Ｉ）が＋１に変化し、時間ｅでｓｇｎ（Ｑ）が＋１に変化する。さらに、時間ｆでｓｇｎ（Ｉ）が−１に変化し、時間ｇでｓｇｎ（Ｑ）が−１に変化する。そして、時間ｈでｓｇｎ（Ｉ）が＋１に変化し、時間ｉでｓｇｎ（Ｉ）が−１に変化する。
【００１５】
次に、２値整形した信号ｓｇｎ（Ｉ）とｓｇｎ（Ｑ）の動きを、ｓｇｎ（Ｉ）とｓｇｎ（Ｑ）の２軸で表現される信号平面上に示すと、図１７のようになる。つまり、●印はｓｇｎ（Ｉ）とｓｇｎ（Ｑ）の値の組合せに対応する信号点の位置であり、●印を結ぶ破線は、信号の値が変化する瞬間の信号点の軌跡を示しており、信号の値が変化する際にｓｇｎ（Ｉ）軸またはｓｇｎ（Ｑ）と交差することになる。
【００１６】
具体的には、時間ａから時間ｂの間は●Ａであり、時間ｂの瞬間に●Ｂに移動し、時間ｂから時間ｃの間は●Ｂであり、時間ｃの瞬間に●Ｃに移動し、時間ｃから時間ｄの間は●Ｃであり、時間ｄの瞬間に●Ｄに移動する。そして、以下同様に、ｓｇｎ（Ｉ）及びｓｇｎ（Ｑ）が変化する毎に、その瞬間、●印を移動する。
【００１７】
そこで、従来の４値ＦＳＫ復調回路を用いた復調方法では、従来の２値ＦＳＫ復調と同様に、まずｓｇｎ（Ｉ）とｓｇｎ（Ｑ）の位相関係から回転方向（左回転または右回転）を判定する。
そして、次に、１シンボル毎の信号点の回転速度をカウンタを用いてカウントする。即ち、図１７において、信号点の回転速度が速いほど１シンボル間にｓｇｎ（Ｉ）軸及びｓｇｎ（Ｑ）軸と交差する回数も多くなるので、この回数をカウンタでカウントし、所定のしきい値との比較で回転速度、即ち変調指数の大小を判定する。
例えば、４値ＦＳＫの大小の変調指数がｍ＝３、１の場合、回転の速さはそれぞれ１シンボルあたり１．５回および０．５回の回転であるので、ｓｇｎ（Ｉ）軸及びｓｇｎ（Ｑ）軸と交差する合計回数は、それぞれ（６±１）回、（２±１）回に相当する。
【００１８】
これを図１６に示した例で具体的に説明すると、変調指数がｍ＝３の例では、シンボル“１０”で、時間ｃ，ｄ，ｅ，ｆ，ｇ，ｈにおいて計６回各軸と交差しており、変調指数がｍ＝１の例では、シンボル“１１”で、時間ａ，ｂにおいて計２回各軸と交差している。
また、各々の±１回の誤差は、信号点の動作の始点や終点が図１７の●印のごく近傍にある場合、つまり、信号の値が変化する瞬間の状態にあって、タイミングジッターや歪みによるあいまいさにより発生するものである。
一方、カウントした交差回数の大小判定を行うしきい値は、明らかに（６＋２）／２＝４回であり、大小判定のマージンは、わずかに±１回のカウント値の差になる。
【００１９】
【発明が解決しようとする課題】
しかしながら、上記従来の２値ＦＳＫ復調回路では、２値ＦＳＫ復調動作に限定されており、２値以外のＦＳＫにはそのままでは適用できないという問題があった。また、従来の２値ＦＳＫが４値ＦＳＫに適用できる場合であっても、ＦＳＫの変調指数ｍが小さくなるにつれて、変調信号の周期を基準としたとき、位相角の回転方向を判別するタイミングの周期が粗くなるため、判定出力のジッターが大きくなり検波特性が著しく劣化するという問題点があった。
一方、上記従来の４値ＦＳＫ復調回路の復調方法では、変調指数の差が小さくなるほど回転速度の大小を判定するためのマージンが小さくなり、また信号点の微小な動きが２値量子化によって消去されてしまうので、回転速度の大小判定精度が粗くなってしまうという問題点があった。
【００２０】
本発明は、上記実情に鑑みてなされたもので、ＦＳＫ変調の変調指数の差が小さい場合でも回転速度の大小の判定出力のジッターやあいまいさの発生を軽減し、復調精度を向上できる４値ＦＳＫ復調回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記問題を解決するため、本発明の４値ＦＳＫ復調回路は、４値ＦＳＫ変調された受信信号を直交検波しベースバンド信号の同相成分Ｉと直交成分Ｑを出力する零ＩＦ検波回路と、
該零ＩＦ検波回路から出力される同相成分Ｉと直交成分Ｑをそれぞれ２値整形し２値整形信号ｓｇｎ（Ｉ）とｓｇｎ（Ｑ）をそれぞれ出力する第１及び第２のコンパレータと、
該第１及び第２のコンパレータから出力される２値整形信号ｓｇｎ（Ｉ）及びｓｇｎ（Ｑ）を所定の動作クロックのタイミングで特定時間区間の移動平均を求めてディジタル移動平均値〈Ｉ〉及び〈Ｑ〉を出力する第１及び第２の移動平均回路と、
予め移動平均値〈Ｉ〉と〈Ｑ〉のアークタンゼントから求めた位相角をテーブルにして記憶し、前記第１及び第２の移動平均回路の出力をアドレスとして該テーブルの対応する位相角を出力するテーブルＲＯＭと、
前記動作クロックに従って動作し該テーブルＲＯＭからの位相角をｎサンプル（ｎは自然数）遅延させた遅延位相角を出力する遅延回路と、
前記テーブルＲＯＭからの位相角と前記遅延位相角との位相差分を求めて出力する位相差分回路と、
該位相差分の絶対値を求めて出力する絶対値演算回路と、
前記位相差分回路からの位相差分が入力され該位相差分が０の値を交差するタイミングに位相同期した受信シンボルタイミングを出力するディジタルＰＬＬと、
前記動作クロックに従って動作し前記位相差分回路からの位相差分を前記受信シンボルタイミングによる特定期間内で積分放電する第１の積分放電回路と、
前記動作クロックに従って動作し前記絶対値演算回路からの位相差分の絶対値を前記受信シンボルタイミングによる特定期間内で積分放電する第２の積分放電回路と、
前記第１の積分放電回路からの第１の積分放電出力と前記第２の積分放電回路からの第２の積分放電出力とが入力され、前記受信シンボルタイミングのタイミングで、前記第１の積分放電出力の正負を判定するとともに、前記第２の積分放電出力と所定のしきい値とを比較して該第２の積分放電出力の値域を判定することにより４値ＦＳＫのシンボル判定を行った復調出力を得る判定回路と
を備えたことを特徴とするものである。
【００２２】
【発明の実施の形態】
その実施の形態を図面を参照しながら説明する。まず、本発明に係る４値ＦＳＫ復調回路の構成について図１によって説明する。
図１は、本発明に係る４値ＦＳＫ復調回路の構成ブロック図である。なお、図１４と同様の構成をとる部分については同一の符号を付して説明する。
【００２３】
本発明の４値ＦＳＫ復調回路は、零ＩＦ検波回路１と２つのコンパレータ２は従来の２値ＦＳＫ復調回路と同じであるが、本発明の特徴部分として、クロック発生回路３と、２つの移動平均回路４と、テーブルＲＯＭ５と、遅延回路６と、位相差分回路７と、絶対値演算回路８と、ＤＰＬＬ９と、２つの積分放電回路１０と、判定回路１１とが設けられている。
【００２４】
次に、上記本発明回路の各部について具体的に説明する。
零ＩＦ検波回路１は、従来と同様に、ＦＳＫ変調された入力キャリア信号ＩＮが入力されたとき、該入力と同一の周波数を有する局部発振信号を用いて直交検波し、同相成分Ｉと直交成分Ｑとを出力する。
ここで、零ＩＦ検波回路１の詳細について図２によって説明する。図２は、本発明の零ＩＦ検波回路１の内部構成の一例を示す構成ブロック図である。
この零ＩＦ検波回路１は、９０°分配回路１２と、２つのミキサー回路１３−１，１３−２と、２つのＬＰＦ１４−１，１４−２と、局部発振回路１５とから構成されている。
【００２５】
局部発振回路１５は、４値ＦＳＫ変調され伝送された受信データである入力キャリア信号ＩＮと同一の周波数の信号を発振する発振回路である。
９０°分配回路１２は、局部発振回路１５からの信号を同相（０°）と、９０°位相シフトした直交（９０°）の２信号に分配してそれぞれ出力する分配回路である。
ミキサー回路１３は、２つの入力信号を乗算して周波数混合する乗算回路であり、ミキサー回路１３−１は入力キャリア信号ＩＮと９０°分配回路１２からの同相（０°）信号とを乗算し、ミキサー回路１３−２は入力キャリア信号ＩＮと９０°分配回路１２からの直交（９０°）信号とを乗算する。
ＬＰＦ１４は、高周波成分を除去する低域ろ波器（ＬｏｗＰａｓｓＦｉｌｔｅｒ：ＬＰＦ）であり、ＬＰＦ１４−１はミキサー回路１３−１からの信号の高周波成分を除去して入力キャリア信号ＩＮの同相成分Ｉを出力し、ＬＰＦ１４−２はミキサー回路１３−２からの信号の高周波成分を除去して入力キャリア信号ＩＮの直交成分Ｑを出力する。
【００２６】
零ＩＦ検波回路１の動作は、局部発振回路１５から出力される入力キャリア信号ＩＮと同一周波数の信号を９０°分配回路１２が同相（０°）と直交（９０°）の２信号に分配して出力する。
そして、入力キャリア信号ＩＮが入力されると、ミキサー回路１３−１は入力キャリア信号ＩＮと９０°分配回路１２からの同相信号とを乗算し、ＬＰＦ１４−１は高周波成分を除去して同相成分Ｉを出力する。一方、ミキサー回路１３−２は入力キャリア信号ＩＮと９０°分配回路１２からの直交信号とを乗算し、ＬＰＦ１４−２は高周波成分を除去して直交成分Ｑを出力する。
【００２７】
図１のコンパレータ２は、従来と同様に（１）式の２値整形関数ｓｇｎ（ｘ）を用いて零ＩＦ検波回路１から出力された直交検波出力を２値整形する。コンパレータ２−１は同相成分Ｉを２値整形して２値整形信号ｓｇｎ（Ｉ）を出力し、コンパレータ２−２は直交成分Ｑを２値整形して２値整形信号ｓｇｎ（Ｑ）を出力する。
クロック発生回路３は、ＦＳＫ復調回路全体のディジタル動作クロックＣＬＫを発生し、移動平均回路４と遅延回路６と積分放電回路１０とに供給する。
【００２８】
移動平均回路４は、コンパレータ２からの２値整形出力が入力され、クロック発生回路３から供給されるクロックＣＬＫのタイミングで、特定時間区間のディジタル移動平均値を算出する移動平均化を行う。なお、ここで特定時間区間とは、４値ＦＳＫ変調信号の１シンボル長以内の任意の時間区間である。
移動平均回路４−１はコンパレータ２−１からの２値整形信号ｓｇｎ（Ｉ）のディジタル移動平均値（Ｉ）を出力し、移動平均回路４−２はコンパレータ２−２からの２値整形信号ｓｇｎ（Ｑ）のディジタル移動平均値（Ｑ）を出力する。
【００２９】
ここで、移動平均回路４の詳細について、図３によって説明する。図３は、本発明の移動平均回路４の内部構成の一例を示す構成ブロック図である。
この移動平均回路４は、Ｍビットシフトレジスタ４１とアップダウンカウンタ４２とから構成されている。
Ｍビットシフトレジスタ４１は、クロック発生回路３から供給されるクロックＣＬＫに従って動作するＭビットのシフトレジスタで、コンパレータ２−１の出力ｓｇｎ（Ｉ）又はコンパレータ２−２の出力ｓｇｎ（Ｑ）を入力データとして入力し、Ｍクロック分遅延させて出力する。
アップダウンカウンタ４２は、クロック発生回路３から供給されるクロックＣＬＫに従って動作するカウント回路であり、アップカウント端子（ＵＰ端子）に入力される信号の値が１である毎にカウント値をプラス１し、ダウンカウント端子（ＤＯＷＮ端子）に入力される信号の値が１である毎にカウント値をマイナス１してカウント値を出力する。
【００３０】
アップダウンカウンタ４２では、ＵＰ端子にコンパレータ２−１の出力ｓｇｎ（Ｉ）（又はコンパレータ２−２の出力ｓｇｎ（Ｑ））が入力されて、信号の値が１である毎にカウント値がプラス１され、一方、ＤＯＷＮ端子にはｓｇｎ（Ｉ）（又はｓｇｎ（Ｑ））がＭビットシフトレジスタ４１によってＭクロック分遅延された信号が入力されて、信号の値が１である毎にカウント値がマイナス１される。従って、ＤＯＷＮ端子に入力される信号の値が１の時は、必然的にそれよりもＭクロックだけ前（過去）にＵＰ端子に入力された信号の値が１であったことになり、ＵＰ端子によってプラス１されたカウント値がＭクロック後にＤＯＷＮ端子によってマイナス１されて相殺される。
即ち、このアップダウンカウンタ４２は、常に、コンパレータ２からの信号ｓｇｎ（Ｉ）（又はｓｇｎ（Ｑ））に対して過去Ｍ回のサンプリングにおいてサンプル値が１であった頻度（回数）をディジタル移動平均値＜Ｉ＞（又は＜Ｑ＞）として出力するように構成されている。
【００３１】
図１に戻って、テーブルＲＯＭ５は、２つの入力値（同相成分及び直交成分）に対応する位相角θを予め記憶しているテーブル形式の記憶部であり、移動平均回路４−１からのディジタル移動平均値＜Ｉ＞と、移動平均回路４−２からのディジタル移動平均値＜Ｑ＞をアドレスとして入力し、次式に示す２つのアドレスに対応する位相角θ（ラジアン，−π≦θ≦π）を出力する。
【００３２】
【数３】

【００３３】
遅延回路６は、クロック発生回路３から供給されるクロックＣＬＫに従って動作し、テーブルＲＯＭ５から出力される位相角θが入力され、ｎサンプル（ｎ＝１，２…自然数）だけ遅延させた遅延位相角θ’を出力する。
位相差分回路７は、テーブルＲＯＭ５から出力される位相角θと遅延回路６からの遅延位相角θ’とが入力され、それらの位相差分Δθを次式によって求め、出力する。
【００３４】
【数４】

【００３５】
ここで、本発明の位相差分回路７の詳細について、図４によって説明する。図４は本発明の位相差分回路７の内部構成の一例を示す構成ブロック図である。
この位相差分回路７は、３つの加算器７１とモジュロ２π演算回路７２とから構成されている。すなわち、テーブルＲＯＭ５からの位相角θと、遅延回路６からの遅延位相角θ’とが入力され、加算器７１−１で位相角θから遅延位相角θ’を減算し、加算器７１−２で３πを加算し、モジュロ２π演算回路７２でｍｏｄ２πの演算を行い、最後に加算器７１−３でπを減算することにより、位相差分Δθを出力する。
なお、位相角を２進数で表現する場合、２πラジアンを２のｎ乗（ｎは自然数）に対応させれば、加算器７１−２の出力のオーバーフロー（２のｎ乗）を無視することがモジュロ２π演算と等価となるので、モジュロ２π演算回路７２は事実上不要となる。
【００３６】
再び図１に戻って、絶対値演算回路８は、位相差分回路７から出力される位相差分Δθが入力され、その絶対値を求め、位相差分絶対値｜Δθ｜を出力する。ＤＰＬＬ９は、位相差分回路７から出力される位相差分Δθを入力とし、位相差分Δθが０の値を交差するタイミングに位相同期した受信シンボルタイミングＲＴを出力するディジタルＰＬＬ（ＤｉｇｉｔａｌＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ：ＤＰＬＬ）であり、出力された受信シンボルタイミングＲＴは積分放電回路１０及び判定回路１１に供給される。
【００３７】
積分放電回路１０は、クロック発生回路３から供給されるクロックＣＬＫに従って動作し、位相差分回路７から出力される位相差分Δθ又は絶対値演算回路８から出力される位相差分絶対値｜Δθ｜を入力して、ＤＰＬＬ９から供給される受信シンボルタイミングＲＴによって得られる１シンボルの時間周期以内で前記位相差分Δθ又は前記位相差分絶対値｜Δθ｜を積分放電する。すなわち、積分放電回路１０−１は位相差分Δθの積分放電値ΣΔθを出力し、積分放電回路１０−２は位相差分絶対値｜Δθ｜の積分放電値Σ｜Δθ｜を出力する。
【００３８】
ここで、本発明の積分放電回路１０の詳細について、図５によって説明する。図５は本発明の積分放電回路１０の内部構成の一例を示すブロック図である。
この積分放電回路１０は、加算器１０１とレジスタ１０２とから構成され、クロック発生回路３からのクロックＣＬＫとＤＰＬＬ９からの受信シンボルタイミングＲＴとがレジスタ１０２に供給され、位相差分回路７からの出力Δθ又は絶対値演算回路８からの出力｜Δθ｜が加算器１０１の一方に入力され、レジスタ１０２からの出力が加算器１０１の他方の入力となるように接続され、それらの加算結果はレジスタ１０２に入力されると同時に積分放電値ΣΔθ又はΣ｜Δθ｜として出力され。
【００３９】
レジスタ１０２は、クロック発生回路３から供給されるクロックＣＬＫのタイミングで動作し、加算器１０１からの出力をサンプリングすると共に、ＤＰＬＬ９から供給される受信シンボルタイミングＲＴの１周期毎に記憶している内容を零にリセットするリセット機能付きのレジスタである。
その結果、積分放電回路１０では、クロックＣＬＫのタイミングで位相差分回路７からの位相差分Δθとレジスタ１０２からの出力とが加算器１０１で加算されて再びレジスタ１０２に蓄積され、この動作をＤＰＬＬ９から受信シンボルタイミングＲＴが与えられるまで繰り返され、受信シンボルタイミングＲＴでレジスタ１０２が零クリアされるので、リセット機能付きのアキュムレータ、即ち積分放電回路が実現できる。
【００４０】
図１の判定回路１１は、予め記憶しているしきい値を用いて４値ＦＳＫのシンボル判定を行う判定回路であり、具体的には、ＤＰＬＬ９から供給される受信シンボルタイミングＲＴのタイミングで、一方で積分放電回路１０−１からの積分放電出力ΣΔθの正負を判定し、他方で積分放電回路１０−２からの積分放電出力Σ｜Δθ｜としきい値とを比較して積分放電出力Σ｜Δθ｜の値域を判定し、それらの２つの判定結果から４値ＦＳＫのシンボル判定を行うように構成されている。
【００４１】
ここで、本発明の判定回路１１の詳細について、図６によって説明する。図６は、本発明の判定回路１１の内部構成の一例を示す構成ブロック図である。
この判定回路１１は、２つのレジスタ１１１と２つのディジタルコンパレータ１１２とデコーダ１１３とから構成され、ＤＰＬＬ９からの受信シンボルタイミングＲＴが２つのレジスタ１１１に供給されている。
レジスタ１１１−１には積分放電回路１０−１からの積分放電出力ΣΔθが入力され、受信シンボルタイミングＲＴのタイミングでサンプリングされる。そして、ディジタルコンパレータ１１２−１は、レジスタ１１１−１からのサンプリング値を、０値をしきい値として正負の２値判定をし、その判定結果を出力する。一方、レジスタ１１１−２には積分放電回路１０−２からの積分放電出力Σ｜Δθ｜が入力され、受信シンボルタイミングＲＴのタイミングでサンプリングする。そして、ディジタルコンパレータ１１２−１は、レジスタ１１１−２からのサンプリング値と予め定められたしきい値ＴＨとを比較し、しきい値より大きいか小さいかを２値判定し、その判定結果を出力する。
デコーダ１１３は、ディジタルコンパレータ１１２−１および１１２−２からの２つの２値判定結果を入力し、デコードし、その結果からシンボル判定を行い、検波復調出力ＤＥＴとして出力する。
【００４２】
【作用】
次に、本発明の４値ＦＳＫ復調回路の動作について、図１，図７，図８によって具体的に説明する。図７は、本発明の４値ＦＳＫ復調回路における移動平均回路４で移動平均化した信号の例を示す説明図であり、図８は、本発明の４値ＦＳＫ復調回路における＜Ｉ＞＜Ｑ＞平面上の信号点の動きを示す説明図である。
【００４３】
本発明の４値ＦＳＫ復調回路では、４値ＦＳＫ変調された入力キャリア信号ＩＮが入力され、零ＩＦ検波回路１で直交検波されて同相成分ＩおよびＱが出力される。同相成分Ｉは、コンパレータ２−１で２値整形されてｓｇｎ（Ｉ）が出力され、移動平均回路４−１で移動平均化されてディジタル移動平均値＜Ｉ＞となる。一方、直交成分Ｑは、コンパレータ２−２で２値整形されてｓｇｎ（Ｑ）が出力され、移動平均回路４−２で移動平均化されてディジタル移動平均値＜Ｑ＞となる。
【００４４】
ここで、移動平均回路４で行われる移動平均化について、具体例によって説明する。移動平均回路４−１及び移動平均回路４−２に入力されるｓｇｎ（Ｉ）及びｓｇｎ（Ｑ）が図１６（ｃ），（ｄ）と同様であるとすると、移動平均化されたディジタル移動平均値＜Ｉ＞及び＜Ｑ＞は、図７（ｃ），（ｄ）に破線で示すように、ｓｇｎ（Ｉ）及びｓｇｎ（Ｑ）の矩形波が平滑化され滑らかな曲線になる。
具体的には、時間ａ１以前でｓｇｎ（Ｑ）は−１、ｓｇｎ（Ｉ）は＋１だったとすると、ａ１からａ２までの間にｓｇｎ（Ｑ）が−１から＋１まで徐々に変化し、ａ２からｂ１までの間は、ｓｇｎ（Ｑ）とｓｇｎ（Ｉ）はともに＋１である。そして、ｂ１からｂ２までの間にｓｇｎ（Ｉ）が＋１から−１まで徐々に変化し、ｂ２からｃ１までの間は、ｓｇｎ（Ｑ）は＋１であり、ｓｇｎ（Ｉ）は−１である。以下同様に、ｃ１からｃ２、ｄ１からｄ２、ｅ１からｅ２、ｆ１からｆ２、ｇ１からｇ２、ｈ１からｈ２、ｉ１からｉ２までの間は、ｓｇｎ（Ｑ）あるいはｓｇｎ（Ｉ）が−１から＋１へ、また＋１から−１へ徐々に変化し、ｃ２からｄ１、ｄ２からｅ１、ｅ２からｆ１、ｆ２からｇ１、ｇ２からｈ１、ｈ２からｉ１までの間は、ｓｇｎ（Ｑ）とｓｇｎ（Ｉ）は＋１または−１の一定値である。
【００４５】
そして、ディジタル移動平均値＜Ｉ＞及び＜Ｑ＞の２軸で表現される信号平面上の＜Ｉ＞及び＜Ｑ＞の組合せに対応する信号点の軌跡は、図８の実線で示すように、ｓｇｎ（Ｉ）及びｓｇｎ（Ｑ）の組合せに対応する信号点の軌跡に比べて動きが平滑化される。
具体的には、ａ１からａ２の間に●Ｄから●Ａまで徐々に移動し、ａ２からｂ１の間は●Ａであり、ｂ１からｂ２の間に●Ａから●Ｂまで徐々に移動し、ｂ２からｃ１の間は●Ｂである。さらにｃ１からｃ２の間に●Ｂから●Ｃまで徐々に移動し、ｃ２からｄ１の間は●Ｃであり、ｄ１からｄ２の間に●Ｃから●Ｄまで徐々に移動し、ｄ２からｅ１の間は●Ｄである。以下同様に、信号点が時間とともに徐々に移動する。従って、コンパレータ２による２値量子化で失われる信号点の微妙な動きを基本的に回復することができる。
【００４６】
次に、移動平均回路４−１からのディジタル移動平均値＜Ｉ＞と移動平均回路４−２からのディジタル移動平均値＜Ｑ＞が、アドレスとしてテーブルＲＯＭ５に入力されて対応する位相角θが出力され、その位相角θと、該位相角θが遅延回路６によって遅延された遅延位相角θ’とが位相差分回路７に入力されて、位相差分Δθが出力される。
ここで、入力キャリア信号ＩＮの瞬時位相をφ（ｔ）、ＦＳＫによる瞬時周波数偏移をｆ_ｍ（ｔ）（ｔは時間）とおくと、零ＩＦ検波の場合、次式が成立する。
【００４７】
【数５】

【００４８】
そして、テーブルＲＯＭ５から出力される位相角θは、−π〜＋πの範囲でφ（ｔ）の動きを反映しており、位相差分回路７による位相差分Δθは、θに現れる見かけ上の±２πラジアンの位相ジャンプを（４）式によって消去するので、Δθは次式に示すようにφ（ｔ）のｎサンプル区間（ｎは遅延回路６の遅延サンプル数）の真の差分値となる。
【００４９】
【数６】

【００５０】
さらに、（５）式および（６）式により、Δθは次に示す近似式で表現される。
【００５１】
【数７】

【００５２】
従って、Δθは時系列番号ｋにおける瞬時周波数偏移ｆ_ｍ（ｋ・ΔＴ）に比例する量であることがわかる。換言すると、Δθは時間軸上で離散化された周波数検波出力となっている。
【００５３】
次に、位相差分回路７から出力される位相差分Δθは、積分放電回路１０−１によってＤＰＬＬ９からの受信シンボルタイミングＲＴによって得られる１シンボルの時間周期以内で積分放電されるとともに、絶対値演算回路８で絶対値化された後、積分放電回路１０−２によって同様にＤＰＬＬ９からの受信シンボルタイミングＲＴによって得られる１シンボルの時間周期以内で積分放電される。
ここで、積分放電回路１０−１は、（７）式に示した位相差分Δθを時系列番号ｋの刻みで１シンボル周期以内の時間長Ｔ（積分時間）の間蓄積することになり、その出力は次式で示す式になる。
【００５４】
【数８】

【００５５】
（８）式において、矩形波によるＦＭ変調と等価であるＦＳＫ変調の場合、ｆ_ｍ（ｋ・ΔＴ）は任意の１シンボル周期内ではその当該のシンボルに割り当てられた周波数偏移ΔＦ（ｉ）（ｉはシンボル系列番号）となり、一定となるので（８）式は次式のように変形できる。
【００５６】
【数９】

【００５７】
また、積分放電回路１０−２は、（７）式に示した位相差分Δθの絶対値｜Δθ｜を時系列番号ｋの刻みで１シンボル周期以内の時間長Ｔ（積分時間）の間蓄積することになり、その出力は（８），（９）式を導いたときと同様に、（１０）式に示す式になる。
【００５８】
【数１０】

【００５９】
次に、判定回路１１は、積分放電回路１０−１からの積分放電出力ΣΔθと、積分放電回路１０−２からの積分放電出力Σ｜Δθ｜を入力とし、シンボル判定を行う。（９）式から、ΣΔθはＦＳＫの周波数偏移ΔＦ（ｉ）に比例した積分値であるので、その正負を判定することにより、＜Ｉ＞及び＜Ｑ＞の２軸で構成される信号平面上の＜Ｉ＞及び＜Ｑ＞の組み合わせに対応する信号点の軌跡の回転方向を得ることができる。そして、（１０）式から、Σ｜Δθ｜はＦＳＫの周波数偏移の絶対値｜ΔＦ（ｉ）｜に比例した積分値であるので、その値域を判定することにより、＜Ｉ＞及び＜Ｑ＞の２軸で構成される信号平面上の＜Ｉ＞及び＜Ｑ＞の組み合わせに対応する信号点の軌跡の１シンボル分の回転量を得ることができる。これらの回転方向と回転量から、４値ＦＳＫの検波機能が実現できる。
【００６０】
次に、本発明を４値ＦＳＫに適応したときの動作を、計算機シミュレーションの結果を示した図９〜図１３を用いて説明する。ここで、計算に用いたパラメータとしては、伝送速度６．４ｋｂｐｓ（変調速度：Ｒ＝３．２ｋｂａｕｄ）、周波数偏移ΔＦ_ｍａｘ＝４．８ｋＨｚ（ｍ＝３）、１．６ｋＨｚ（ｍ＝１）、遅延サンプル数ｎ＝１、積分時間Ｔ＝１シンボル長、積分サンプル数Ｔ／ΔＴ＝６４としている。また、移動平均回路４−１，４−２の平均値算出サンプル数を１６サンプルとしている。
【００６１】
図９は、受信波にノイズがほとんどない場合の、本発明の４値ＦＳＫ復調回路における積分放電回路１０−１からの積分放電出力ΣΔθを示したものである。図は、横軸を時間とし、積分放電出力ΣΔθのとり得るパターンを同じタイミングで重ねて描いたものである。前述のように、１シンボルの時間周期で積分放電している。図に示されるように、積分放電出力ΣΔθは零値を境に２分されており、零値をしきい値にすることによって各シンボルの回転方向が判定できる。
【００６２】
図１０は、受信波にノイズがほとんどない場合の、本発明の４値ＦＳＫ復調回路における積分放電回路１０−２からの積分放電出力Σ｜Δθ｜を示したものである。図は、横軸を時間とし、積分放電出力Σ｜Δθ｜のとり得るパターンを同じタイミングで重ねて描いたものである。図９同様、１シンボルの時間周期で積分放電している。図に示されるように、積分放電出力Σ｜Δθ｜はＴＨ値を境に２分されており、ＴＨ値をしきい値にすることによって各シンボルの回転量の大小が判定できる。
【００６３】
図１１は、受信波に一定の割合でノイズが加わっている場合の、直交検波出力の１シンボルの出力例（シンボル“１０”：左方向、１．５回転）を示している。この出力例でのシンボルは、図１１中ａで始まり、ｂ，ｃ経てｄで終わっている。
図１２は、図１１に示した直交検波信号が得られた場合の、本発明の４値ＦＳＫ復調回路における積分放電回路１０−１からの積分放電出力ΣΔθを破線で、積分放電回路１０−２からの積分放電出力Σ｜Δθ｜を実線でそれぞれ示したものである。図１２中ａ，ｂ，ｃ，ｄは、図１１におけるａ，ｂ，ｃ，ｄと同じ時間を示している。図１１を詳細に観察すると、このシンボルは、ＩＱ平面上の原点を基準に、ａからｂまでは左回転し、ｂからｃまでは右回転し、ｃからｄまでは再び左回転している。従って、この図から、確率的に最も“起こりそうな”パターンとして、ノイズが加わった影響でｂからｃまでの間が右回転になってしまったがもともとｂからｃも破線のように左回転だったと考えられ、このシンボルは左方向、１．５回転（シンボル“１０”）であると推測できる。
【００６４】
ところが、シンボルの最終点ｄにおける積分放電回路１０−１からの積分放電出力ΣΔθ（図１２の破線）の値は、図１０と比較してわかるように、このシンボルが左方向、０．５回転（シンボル“１１”）と判定されるような値になっている。
なぜならば、図１１中ｂからｃまでの右回転によって左回転の回転量がキャンセルされ、実際の回転量より小さくなってしまうからである。一方、シンボルの最終点ｄにおける積分放電回路１０−２からの積分放電出力Σ｜Δθ｜の値は、このシンボルが左方向、１．５回転（シンボル“１０”）と判定するのに十分な値となっている。
【００６５】
図１３は、同じシンボル（シンボル“１０”：左方向、１．５回転）を繰り返し送信し、さらに一定の割合でノイズが加わっている場合の、本発明の４値ＦＳＫ復調回路における判定回路１１での被判定値の度数分布を示したものである。図中（ａ）（実線）は積分放電出力Σ｜Δθ｜に関する被判定値であり、（ｂ）（破線）は積分放電出力ΣΔθに関する被判定値である。（ｂ）には分布のピークとなるところが２つあるが、このうち内側のピークは、先の例で述べたように、回転方向の変化によって回転量がキャンセルされたものであり、従ってこの値を用いてシンボルの回転量の大小を判定するのは不適切であるが、この値を用いてシンボルの回転方向を判定することはできる。
【００６６】
一方、（ａ）は非負なのでシンボルの回転方向の判定はできないが、シンボルの回転量を高い精度で判定することができる。このことから、所望する信号に対しノイズの割合が大きく、シンボルの途中で回転方向が変化してしまっても、本発明の４値ＦＳＫ復調回路のように積分放電出力ΣΔθと積分放電出力Σ｜Δθ｜の２つの値を用いてシンボル判定を行えば、シンボル誤りを防ぐことができる。
また、送信側から時間的なインターバルをおいて多数回送信するタイムダイバーシチに対しては、受信側で積分放電出力ΣΔθと積分放電出力Σ｜Δθ｜を合成又は選択して用いることにより、シンボル単位で高いダイバーシチ利得を得ることができる。
【００６７】
【発明の効果】
本発明によれば、入力キャリア信号ＩＮを直交検波した同相成分Ｉ及び直交成分Ｑをそれぞれコンパレータ２で２値整形し、以降はクロック発生回路３から供給されるクロックに従って、ディジタル信号処理による周波数検波機能を用いてＦＳＫ復調を行うので、面倒な調整を行わずに４値ＦＳＫに容易に適用でき、かつ変調指数の大小にかかわらず復調精度を向上できる効果がある。
また、コンパレータ２で２値整形した同相成分ｓｇｎ（Ｉ）及び直交成分ｓｇｎ（Ｑ）から移動平均回路４でディジタル移動平均値をとって平滑化した信号について、信号点の回転方向及び回転量を判定するので、２値整形で失われる信号点の微妙な動きを回復することができ、検波特性の劣化を防ぎ、良好な検波特性が得られ、復調精度を向上できる効果がある。
また、積分放電回路１０−１における位相差分の積分放電出力ΣΔθと積分放電回路１０−２における位相差分絶対値の積分放電出力Σ｜Δθ｜の２つの値を用いてシンボル判定することにより、シンボルの一時的な回転方向の変化によるシンボル判定誤りを防ぐことができ、検波特性の劣化を防ぎ、良好な検波特性が得られ、復調精度を向上できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施例を示す構成図である。
【図２】本発明の実施例における零ＩＦ検波回路の詳細構成例図である。
【図３】本発明の実施例における移動平均回路の詳細構成例図である。
【図４】本発明の実施例における位相差分回路の詳細構成例図である。
【図５】本発明の実施例における積分放電回路の詳細構成例図である。
【図６】本発明の実施例における判定回路の詳細構成例図である。
【図７】本発明の実施例における移動平均回路の動作例説明図である。
【図８】本発明の実施例における移動平均化信号の＜Ｉ＞＜Ｑ＞平面上の動きを示す説明図である。
【図９】本発明の実施例における積分放電回路１０−１の出力例（１）図である。
【図１０】本発明の実施例における積分放電回路１０−２の出力例（２）図である。
【図１１】本発明の実施例におけるノイズを含む直交検波信号例図である。
【図１２】本発明の実施例におけるノイズを含む積分放電回路の出力例図である。
【図１３】本発明の実施例における積分放電回路の出力度数分布図である。
【図１４】従来の２値ＦＳＫ復調回路の構成例図である。
【図１５】従来の４値ＦＳＫ復調回路における直交検波信号のＩＱ平面上の動きを示す説明図である。
【図１６】従来の４値ＦＳＫ復調回路における直交検波信号と２値整形された信号の波形例図である。
【図１７】
従来の４値ＦＳＫ復調回路における２値整形信号のＩＱ平面上の動きを示す説明図である。
【符号の説明】
１零ＩＦ検波回路
２コンパレータ
３クロック発生回路
４移動平均回路
５テーブルＲＯＭ
６遅延回路
７位相差分回路
８絶対値演算回路
９ＤＰＬＬ
１０積分放電回路
１１判定回路
１２９０°分配回路
１３ミキサー回路
１４ＬＰＦ
１５局部発振回路
２０位相比較回路
４１Ｍビットシフトレジスタ
４２アップダウンカウンタ
７１加算器
７２モジュロπ演算回路
１０１加算器
１０２レジスタ
１１１レジスタ
１１２ディジタルコンパレータ
１１３デコーダ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a demodulation circuit used for a radio receiver and the like, and more particularly to a quaternary FSK demodulation circuit that appropriately demodulates a quaternary FSK-modulated carrier signal regardless of the magnitude of a modulation index and is suitable for IC implementation. .
[0002]
[Prior art]
Generally, frequency shift (FSK) modulation is a type of frequency modulation in which the frequency of an output wave is shifted by a predetermined amount according to an input signal. Does not occur.
Then, as one method of FSK demodulation, a received signal of a carrier signal subjected to FSK modulation is subjected to quadrature detection using the same local oscillation frequency as that frequency, and quadrature baseband signals I (in-phase component) and Q There is a so-called zero-IF detection method in which FSK demodulation is performed after obtaining (orthogonal components).
[0003]
First, a binary FSK demodulation circuit for a quadrature detection waveform (zero IF detection method) will be described with reference to FIG. FIG. 14 is a configuration block diagram of a conventional binary FSK demodulation circuit.
The conventional binary FSK demodulation circuit includes a zero IF detection circuit 1, two comparators 2, and a phase comparison circuit 20, as shown in FIG.
[0004]
Next, each section of the conventional binary FSK demodulation circuit will be specifically described.
The zero-IF detection circuit 1 receives an input carrier signal IN that is FSK-modulated, performs quadrature detection using a local oscillation signal having the same frequency as the input, and outputs an in-phase component I and a quadrature component Q.
The comparator 2 performs a binary shaping on the quadrature detection output output from the zero IF detection circuit 1. The comparator 2-1 performs a binary shaping on the in-phase component I, and the comparator 2-2 performs a binary shaping on the quadrature component Q. I do.
Specifically, the binary shaping is performed using the binary shaping function sgn (x) of the following equation (1), and the binary shaped rectangular wave signals sgn (I) and sgn (Q) are output.
[0005]
(Equation 1)

[0006]
The phase comparison circuit 20 compares the output of the comparator 2-1 with the output of the comparator 2-2, determines whether one of the phases is advanced or delayed with respect to the other, and determines the binary (0 Or 1) is output as the detection output DET.
Specifically, based on the same local oscillation frequency as that of the input carrier signal IN, the in-phase component I and the quadrature component Q that have been subjected to the binary shaping in each of the cases where the instantaneous frequency of the input carrier signal IN is high and low Since the rotation direction of the expressed two-dimensional vector is reversed, by discriminating the rotation direction, high and low instantaneous frequencies of the input carrier signal IN are detected and output.
[0007]
Next, the operation of the conventional binary FSK demodulation circuit will be described with reference to FIG.
In the conventional binary FSK demodulation circuit, when an input carrier signal IN is input, a zero IF detection circuit 1 performs quadrature detection using a local oscillation signal having the same frequency as that of the input carrier signal IN, and performs quadrature detection with an in-phase component I. The component Q is output, and the comparator 2-1 and the comparator 2-2 perform binary shaping on the in-phase component I and the quadrature component Q, respectively.
Then, the phase comparison circuit 20 receives the in-phase component I and the quadrature component Q that have been binary-shaped by the comparator 2 as inputs, and rotates the secondary vector represented by the in-phase component I and the quadrature component Q that have been binary-shaped. Is determined.
[0008]
Next, a conventional quadrature FSK demodulation circuit of quadrature detection waveform (zero IF detection method) will be described.
The demodulation method used in the conventional 4-level FSK demodulation circuit is described in Saito, Akaiwa, "Direct Conversion Receiving System of 4-level FSK Signal", IEICE Technical Report RC94-124 pp. The demodulation methods described in 43 to 48 are known.
In this demodulation method, focusing on the rotation of a signal point on an IQ plane composed of two axes of an in-phase component I and a quadrature component Q (both of which are binary-shaped), the rotation direction and the rotation of the signal point are considered. The quaternary FSK signal is demodulated by separately detecting the speed and the detection results and combining the detection results.
[0009]
A demodulation method in a conventional four-level FSK demodulation circuit will be specifically described with reference to FIGS. FIG. 15 is an explanatory diagram showing the movement of signal points on the IQ plane of the quadrature detection signal in the conventional 4-level FSK demodulation method. FIG. 16 is a diagram showing the quadrature detection signal and the binary shaping in the conventional 4-level FSK demodulation method. FIG. 17 is an explanatory diagram showing an example of the obtained signal, and FIG. 17 is an explanatory diagram showing the movement of signal points on the IQ plane of a signal obtained by binarizing a quadrature detection signal in the conventional four-level FSK demodulation method.
[0010]
In the quaternary FSK, in the quadrature detection output, the

quaternary symbols

00, 01, 11, and 10 are represented by a combination of two rotation directions and two types of rotation speeds.
Here, the rotation direction is a left rotation (a rotation angle is a plus direction) and a right rotation (a rotation angle is a minus direction), and the rotation speed is represented by using a modulation index m defined by the following equation.
[0011]
(Equation 2)

[0012]
For example, when FSK modulation is performed with two types of large and small modulation indices m = 1, 3, the movement of each symbol on the IQ plane in the quadrature detection output is such that the symbol “00” moves to the right, m = 3 and 1.5 Rotation (broken line in FIG. 15A), symbol “01” is rightward, m = 1 for 0.5 rotation (solid line in FIG. 15A), symbol “11” is leftward, m = 0.5 rotation (solid line in FIG. 15 (b)), symbol “10” is leftward, and m = 3 is 1.5 rotation (dashed line in FIG. 15 (b)).
That is, the upper bits of each symbol correspond to the rotation direction, the lower bits correspond to the magnitude of the modulation index m, and the amount of rotation is mπ [rad].
[0013]
When the

symbol sequences

11, 10, and 01 are quaternary FSK-modulated by the above-described method, the quadrature component Q after quadrature detection changes as shown in FIG. 16A, and the in-phase component I becomes as shown in FIG. Changes as shown.
Then, the signals sgn (I) and sgn (Q) obtained by shaping the quadrature component Q and the in-phase component I by the comparator 2, respectively, are +1 and −1 as shown in FIGS. It becomes a signal having two values.
[0014]
Specifically, at time a, sgn (I) and sgn (Q) both start at +1, at time b, sgn (I) changes to -1, and at time c, sgn (Q) changes to -1. . Then, at time d, sgn (I) changes to +1 and at time e, sgn (Q) changes to +1. Further, at time f, sgn (I) changes to −1, and at time g, sgn (Q) changes to −1. Then, at time h, sgn (I) changes to +1 and at time i, sgn (I) changes to -1.
[0015]
Next, the motions of the binary-shaped signals sgn (I) and sgn (Q) are shown on a signal plane expressed by two axes of sgn (I) and sgn (Q), as shown in FIG. . That is, the mark ● represents the position of the signal point corresponding to the combination of the values of sgn (I) and sgn (Q), and the broken line connecting the marks ● represents the locus of the signal point at the moment when the signal value changes. And intersects the sgn (I) axis or sgn (Q) when the signal value changes.
[0016]
Specifically, during the period from the time a to the time b, it is ● A, at the moment of the time b, it moves to ● B, and at the time of the time b, it is ● B, and at the moment of the time c, it becomes ● C. It moves and is ● C from time c to time d, and moves to ● D at the moment of time d. Then, similarly, every time sgn (I) and sgn (Q) change, the mark is moved at that moment.
[0017]
Therefore, in the demodulation method using the conventional quaternary FSK demodulation circuit, similarly to the conventional binary FSK demodulation, first, the rotation direction (left rotation or right rotation) is determined from the phase relationship between sgn (I) and sgn (Q). judge.
Then, the rotation speed of the signal point for each symbol is counted using a counter. That is, in FIG. 17, the higher the rotation speed of the signal point is, the more times the symbol intersects the sgn (I) axis and the sgn (Q) axis during one symbol. The rotation speed, that is, the magnitude of the modulation index is determined by comparison with the value.
For example, when the modulation index of the quaternary FSK is m = 3, 1, the rotation speed is 1.5 times and 0.5 times per symbol, respectively, so that the sgn (I) axis and the sgn The total number of times of intersection with the (Q) axis corresponds to (6 ± 1) and (2 ± 1), respectively.
[0018]
This will be specifically described with reference to the example shown in FIG. 16. In the example where the modulation index is m = 3, each axis has a total of six times at symbols c and d at times c, d, e, f, g, and h. In the example where the modulation index is m = 1, the symbol “11” intersects each axis a total of two times at times a and b.
In addition, each ± 1 error occurs when the starting point and the ending point of the operation of the signal point are very close to the mark ● in FIG. 17, that is, in the state at the moment when the signal value changes, the timing jitter and the This is caused by ambiguity due to distortion.
On the other hand, the threshold value for judging the magnitude of the counted number of intersections is clearly (6 + 2) / 2 = 4 times, and the margin of the magnitude judgment is only a difference of ± 1 count value.
[0019]
[Problems to be solved by the invention]
However, the above-mentioned conventional binary FSK demodulation circuit is limited to the binary FSK demodulation operation, and has a problem that it cannot be applied to FSK other than binary as it is. Further, even when the conventional binary FSK can be applied to the quaternary FSK, as the modulation index m of the FSK decreases, the timing of determining the rotation direction of the phase angle with respect to the period of the modulation signal becomes smaller. Since the cycle becomes coarse, the jitter of the judgment output becomes large, and the detection characteristic deteriorates remarkably.
On the other hand, in the conventional demodulation method of the four-level FSK demodulation circuit, as the difference between the modulation indices becomes smaller, the margin for judging the magnitude of the rotation speed becomes smaller, and the minute movement of the signal point is eliminated by binary quantization. Therefore, there is a problem in that the accuracy of determining the magnitude of the rotation speed becomes coarse.
[0020]
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and even when the difference in the modulation index of FSK modulation is small, it is possible to reduce the occurrence of jitter and ambiguity in the determination output of the rotation speed, and to improve the demodulation accuracy. An object of the present invention is to provide an FSK demodulation circuit.
[0021]
[Means for Solving the Problems]
In order to solve the above problem, a quaternary FSK demodulation circuit according to the present invention includes: a zero IF detection circuit that performs quadrature detection on a quaternary FSK modulated received signal and outputs an in-phase component I and a quadrature component Q of a baseband signal;
First and second comparators respectively performing binary shaping on the in-phase component I and the quadrature component Q output from the zero IF detection circuit and outputting binary shaped signals sgn (I) and sgn (Q), respectively;
The binary shaped signals sgn (I) and sgn (Q) output from the first and second comparators are subjected to a moving average of a specific time section at a predetermined operation clock timing to obtain a digital moving average value and First and second moving average circuits for outputting <Q>,
The phase angles obtained in advance from the arctangents of the moving average values and <Q> are stored in a table, and the corresponding phase angles in the table are obtained by using the outputs of the first and second moving average circuits as addresses. A table ROM to output,
A delay circuit that operates in accordance with the operation clock and outputs a delay phase angle obtained by delaying the phase angle from the table ROM by n samples (n is a natural number);
A phase difference circuit that calculates and outputs a phase difference between the phase angle from the table ROM and the delay phase angle;
An absolute value calculation circuit that calculates and outputs an absolute value of the phase difference;
A digital PLL that receives a phase difference from the phase difference circuit and outputs a received symbol timing phase-synchronized with a timing at which the phase difference crosses a value of 0;
A first integration discharge circuit that operates according to the operation clock and integrates and discharges a phase difference from the phase difference circuit within a specific period according to the received symbol timing;
A second integration discharge circuit that operates according to the operation clock and integrates and discharges the absolute value of the phase difference from the absolute value calculation circuit within a specific period according to the received symbol timing;
A first integral discharge output from the first integral discharge circuit and a second integral discharge output from the second integral discharge circuit are input, and the first integral discharge is performed at the reception symbol timing. A demodulation that determines whether the output is positive or negative and compares the second integrated discharge output with a predetermined threshold value to determine the range of the second integrated discharge output, thereby performing a symbol determination of quaternary FSK. A judgment circuit for obtaining an output;
It is characterized by having.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
The embodiment will be described with reference to the drawings. First, the configuration of the quaternary FSK demodulation circuit according to the present invention will be described with reference to FIG.
FIG. 1 is a configuration block diagram of a quaternary FSK demodulation circuit according to the present invention. Parts having the same configuration as in FIG. 14 will be described with the same reference numerals.
[0023]
In the quaternary FSK demodulation circuit of the present invention, the zero IF detection circuit 1 and the two comparators 2 are the same as the conventional binary FSK demodulation circuit. An averaging circuit 4, a table ROM 5, a delay circuit 6, a phase difference circuit 7, an absolute value calculation circuit 8, a DPLL 9, two integration discharge circuits 10, and a determination circuit 11 are provided.
[0024]
Next, each part of the circuit of the present invention will be specifically described.
The zero IF detection circuit 1 performs quadrature detection using a local oscillation signal having the same frequency as the input when the input carrier signal IN subjected to FSK modulation is input, as in the related art. And Q are output.
Here, details of the zero IF detection circuit 1 will be described with reference to FIG. FIG. 2 is a configuration block diagram showing an example of the internal configuration of the zero IF detection circuit 1 of the present invention.
The zero-IF detection circuit 1 includes a 90 ° distribution circuit 12, two mixer circuits 13-1 and 13-2, two LPFs 14-1 and 14-2, and a local oscillation circuit 15.
[0025]
The local oscillation circuit 15 is an oscillation circuit that oscillates a signal having the same frequency as the input carrier signal IN, which is received data transmitted by being quaternary FSK modulated.
The 90 ° distribution circuit 12 is a distribution circuit that distributes a signal from the local oscillation circuit 15 into two signals of in-phase (0 °) and quadrature (90 °) with a 90 ° phase shift, and outputs the two signals.
The mixer circuit 13 is a multiplication circuit that multiplies two input signals and performs frequency mixing. The mixer circuit 13-1 multiplies the input carrier signal IN by an in-phase (0 °) signal from the 90 ° distribution circuit 12, The mixer circuit 13-2 multiplies the input carrier signal IN by the quadrature (90 °) signal from the 90 ° distribution circuit 12.
The LPF 14 is a low-pass filter (LPF) for removing a high-frequency component, and the LPF 14-1 removes a high-frequency component of a signal from the mixer circuit 13-1 to remove an in-phase component I of the input carrier signal IN. And the LPF 14-2 removes the high frequency component of the signal from the mixer circuit 13-2 and outputs the quadrature component Q of the input carrier signal IN.
[0026]
The operation of the zero IF detection circuit 1 is as follows. The 90 ° distribution circuit 12 distributes a signal having the same frequency as the input carrier signal IN output from the local oscillation circuit 15 into two signals of in-phase (0 °) and quadrature (90 °). Output.
When the input carrier signal IN is input, the mixer circuit 13-1 multiplies the input carrier signal IN by the in-phase signal from the 90 ° distribution circuit 12, and the LPF 14-1 removes the high-frequency component and removes the in-phase component. Outputs I. On the other hand, the mixer circuit 13-2 multiplies the input carrier signal IN by the quadrature signal from the 90 ° distribution circuit 12, and the LPF 14-2 removes high frequency components and outputs quadrature components Q.
[0027]
The comparator 2 in FIG. 1 performs a binary shaping on the quadrature detection output output from the zero-IF detection circuit 1 by using the binary shaping function sgn (x) of the equation (1) as in the related art. The comparator 2-1 performs a binary shaping on the in-phase component I and outputs a binary shaped signal sgn (I), and the comparator 2-2 performs a binary shaping on the quadrature component Q and outputs a binary shaped signal sgn (Q). I do.
The clock generation circuit 3 generates a digital operation clock CLK for the entire FSK demodulation circuit and supplies the digital operation clock CLK to the moving average circuit 4, the delay circuit 6, and the integration discharge circuit 10.
[0028]
The moving average circuit 4 receives the binary shaped output from the comparator 2 and performs moving averaging for calculating a digital moving average value in a specific time section at the timing of the clock CLK supplied from the clock generation circuit 3. Here, the specific time section is an arbitrary time section within one symbol length of the quaternary FSK modulation signal.
The moving average circuit 4-1 outputs a digital moving average value (I) of the binary shaped signal sgn (I) from the comparator 2-1. The moving average circuit 4-2 outputs a binary shaped signal from the comparator 2-2. The digital moving average value (Q) of sgn (Q) is output.
[0029]
Here, details of the moving average circuit 4 will be described with reference to FIG. FIG. 3 is a configuration block diagram showing an example of the internal configuration of the moving average circuit 4 of the present invention.
The moving average circuit 4 includes an M-bit shift register 41 and an up / down counter 42.
The M-bit shift register 41 is an M-bit shift register that operates according to the clock CLK supplied from the clock generation circuit 3, and receives the output sgn (I) of the comparator 2-1 or the output sgn (Q) of the comparator 2-2. It is input as data and output with a delay of M clocks.
The up / down counter 42 is a count circuit that operates according to the clock CLK supplied from the clock generation circuit 3, and increases the count value by one each time the value of the signal input to the up count terminal (UP terminal) is one. Each time the value of the signal input to the down count terminal (DOWN terminal) is 1, the count value is subtracted by 1 and the count value is output.
[0030]
In the up / down counter 42, the output sgn (I) of the comparator 2-1 (or the output sgn (Q) of the comparator 2-2) is input to the UP terminal, and the count value is increased every time the signal value is 1. On the other hand, a signal in which sgn (I) (or sgn (Q)) is delayed by M clocks by the M-bit shift register 41 is input to the DOWN terminal, and the count value is incremented every time the signal value is 1. Is reduced by one. Therefore, when the value of the signal input to the DOWN terminal is 1, it means that the value of the signal input to the UP terminal M clocks before (in the past) is necessarily 1, and the UP The count value incremented by 1 by the terminal is subtracted by 1 by the DOWN terminal after M clocks and is canceled.
That is, the up / down counter 42 always digitally moves the frequency (number of times) that the sample value is 1 in the past M samplings for the signal sgn (I) (or sgn (Q)) from the comparator 2. It is configured to output as an average value (or <Q>).
[0031]
Returning to FIG. 1, the table ROM 5 is a storage unit in a table format in which phase angles θ corresponding to two input values (in-phase component and quadrature component) are stored in advance. The moving average and the digital moving average <Q> from the moving average circuit 4-2 are input as addresses, and the phase angle θ (radian, −π ≦ θ ≦ π) is output.
[0032]
(Equation 3)

[0033]
The delay circuit 6 operates according to the clock CLK supplied from the clock generation circuit 3, receives the phase angle θ output from the table ROM 5, and delays by n samples (n = 1, 2,..., A natural number). Output θ '.
The phase difference circuit 7 receives the phase angle θ output from the table ROM 5 and the delayed phase angle θ ′ from the delay circuit 6, obtains the phase difference Δθ by the following equation, and outputs it.
[0034]
(Equation 4)

[0035]
Here, the details of the phase difference circuit 7 of the present invention will be described with reference to FIG. FIG. 4 is a configuration block diagram showing an example of the internal configuration of the phase difference circuit 7 of the present invention.
The phase difference circuit 7 includes three adders 71 and a modulo 2π operation circuit 72. That is, the phase angle θ from the table ROM 5 and the delay phase angle θ ′ from the delay circuit 6 are input, the adder 71-1 subtracts the delay phase angle θ ′ from the phase angle θ, and the adder 71-2 , And modulo 2π is calculated by the modulo 2π operation circuit 72. Finally, π is subtracted by the adder 71-3 to output the phase difference Δθ.
When the phase angle is expressed by a binary number, overflow of the output of the adder 71-2 (2 to the n-th power) can be ignored if 2π radian is made to correspond to 2 to the n-th power (n is a natural number). Since the operation is equivalent to the modulo 2π operation, the modulo 2π operation circuit 72 is practically unnecessary.
[0036]
Returning to FIG. 1 again, the absolute value calculation circuit 8 receives the phase difference Δθ output from the phase difference circuit 7, obtains the absolute value, and outputs the phase difference absolute value | Δθ |. The DPLL 9 receives the phase difference Δθ output from the phase difference circuit 7 as input, and outputs a digital phase locked loop (DPLL) that outputs a reception symbol timing RT that is phase-synchronized with a timing at which the phase difference Δθ crosses a value of 0. The output received symbol timing RT is supplied to the integration discharge circuit 10 and the determination circuit 11.
[0037]
The integration discharge circuit 10 operates in accordance with the clock CLK supplied from the clock generation circuit 3 and receives the phase difference Δθ output from the phase difference circuit 7 or the phase difference absolute value | Δθ | Then, the phase difference Δθ or the absolute value of the phase difference | Δθ | is integrated and discharged within the time period of one symbol obtained by the reception symbol timing RT supplied from the DPLL 9. That is, the integral discharge circuit 10-1 outputs an integral discharge value ΣΔθ of the phase difference Δθ, and the integral discharge circuit 10-2 outputs an integral discharge value Σ | Δθ | of the phase difference absolute value | Δθ |.
[0038]
Here, the details of the integration discharge circuit 10 of the present invention will be described with reference to FIG. FIG. 5 is a block diagram showing an example of the internal configuration of the integration discharge circuit 10 of the present invention.
The integration discharge circuit 10 includes an adder 101 and a register 102. The clock CLK from the clock generation circuit 3 and the received symbol timing RT from the DPLL 9 are supplied to the register 102, and the output Δθ from the phase difference circuit 7 is supplied. Alternatively, the output | Δθ | from the absolute value calculation circuit 8 is input to one of the adders 101, the output from the register 102 is connected to the other input of the adder 101, and the addition result is stored in the register 102. At the same time as the input, it is output as the integrated discharge value ΣΔθ or Σ | Δθ |.
[0039]
The register 102 operates at the timing of the clock CLK supplied from the clock generation circuit 3, samples the output from the adder 101, and stores the content stored for each period of the received symbol timing RT supplied from the DPLL 9. Is a register with a reset function for resetting to zero.
As a result, in the integration discharge circuit 10, at the timing of the clock CLK, the phase difference Δθ from the phase difference circuit 7 and the output from the register 102 are added by the adder 101 and accumulated in the register 102 again. The process is repeated until the reception symbol timing RT is given, and the register 102 is cleared to zero at the reception symbol timing RT. Therefore, an accumulator with a reset function, that is, an integration discharge circuit can be realized.
[0040]
The determination circuit 11 of FIG. 1 is a determination circuit that performs symbol determination of quaternary FSK using a threshold value stored in advance, and specifically, at the timing of the reception symbol timing RT supplied from the DPLL 9, On the one hand, the sign of the integral discharge output ΣΔθ from the integral discharge circuit 10-1 is determined. On the other hand, the integral discharge output Σ | Δθ | The value range of Δθ | is determined, and a quaternary FSK symbol determination is performed based on the two determination results.
[0041]
Here, the details of the determination circuit 11 of the present invention will be described with reference to FIG. FIG. 6 is a configuration block diagram illustrating an example of the internal configuration of the determination circuit 11 of the present invention.
The determination circuit 11 includes two registers 111, two digital comparators 112, and a decoder 113. The symbol timing RT received from the DPLL 9 is supplied to the two registers 111.
The integrated discharge output ΣΔθ from the integrating discharge circuit 10-1 is input to the register 111-1, and is sampled at the reception symbol timing RT. Then, the digital comparator 112-1 makes a positive / negative binary determination on the sampled value from the register 111-1 with 0 as a threshold value, and outputs the determination result. On the other hand, the integrated discharge output Σ | Δθ | from the integrated discharge circuit 10-2 is input to the register 111-2, and is sampled at the timing of the reception symbol timing RT. Then, the digital comparator 112-1 compares the sampled value from the register 111-2 with a predetermined threshold value TH, determines whether the value is larger or smaller than the threshold value, and outputs the determination result. I do.
The decoder 113 receives and decodes the two binary determination results from the digital comparators 112-1 and 112-2, performs symbol determination from the results, and outputs the result as a detection demodulation output DET.
[0042]
[Action]
Next, the operation of the quaternary FSK demodulation circuit of the present invention will be specifically described with reference to FIGS. FIG. 7 is an explanatory diagram showing an example of a signal moving averaged by the moving average circuit 4 in the quaternary FSK demodulation circuit of the present invention. FIG. 8 is a diagram showing <Q in the quaternary FSK demodulation circuit of the present invention. > It is explanatory drawing which shows the movement of the signal point on a plane.
[0043]
In the quaternary FSK demodulation circuit of the present invention, an input carrier signal IN that has been quaternary FSK-modulated is input, subjected to quadrature detection by the zero IF detection circuit 1, and output in-phase components I and Q. The in-phase component I is binary-shaped by the comparator 2-1 and sgn (I) is output. The sgn (I) is moving-averaged by the moving average circuit 4-1 to be a digital moving average value . On the other hand, the quadrature component Q is binary-shaped by the comparator 2-2, sgn (Q) is output, and the moving average is moved and averaged by the moving average circuit 4-2 to obtain a digital moving average value <Q>.
[0044]
Here, the moving averaging performed by the moving averaging circuit 4 will be described with a specific example. Assuming that sgn (I) and sgn (Q) input to the moving average circuit 4-1 and the moving average circuit 4-2 are the same as those shown in FIGS. As shown by broken lines in FIGS. 7C and 7D, the average values and <Q> become smooth curves by smoothing the rectangular waves of sgn (I) and sgn (Q).
Specifically, assuming that sgn (Q) is -1 and sgn (I) is +1 before time a1, sgn (Q) gradually changes from -1 to +1 from a1 to a2, and a2 From b to b1, sgn (Q) and sgn (I) are both +1. Then, sgn (I) gradually changes from +1 to −1 from b1 to b2, sgn (Q) is +1 and sgn (I) is −1 from b2 to c1. . Similarly, from c1 to c2, d1 to d2, e1 to e2, f1 to f2, g1 to g2, h1 to h2, and i1 to i2, sgn (Q) or sgn (I) is -1 to +1. From +1 to -1, gradually from c2 to d1, from d2 to e1, from e2 to f1, from f2 to g1, from g2 to h1, from h2 to i1, sgn (Q) and sgn (I) Is a constant value of +1 or -1.
[0045]
The locus of the signal point corresponding to the combination of and <Q> on the signal plane expressed by the two axes of the digital moving average values and <Q> is as shown by the solid line in FIG. , Sgn (I) and sgn (Q), the motion is smoothed compared to the trajectory of the signal point corresponding to the combination.
Specifically, it gradually moves from ● D to ● A between a1 and a2, ● A between a2 and b1, and gradually moves from ● A to ● B between b1 and b2. ● B is between b2 and c1. Furthermore, it gradually moves from ● B to ● C between c1 and c2, ● C between c2 and d1, gradually moves from ● C to ● D between d1 and d2, and moves from d2 to e1. The interval is ● D. Similarly, the signal points gradually move with time. Therefore, the subtle movement of the signal point lost by the binary quantization by the comparator 2 can be basically recovered.
[0046]
Next, the digital moving average value from the moving average circuit 4-1 and the digital moving average value <Q> from the moving average circuit 4-2 are input to the table ROM 5 as addresses, and the corresponding phase angle θ is calculated. The phase angle θ and the delayed phase angle θ ′ obtained by delaying the phase angle θ by the delay circuit 6 are input to the phase difference circuit 7, and the phase difference Δθ is output.
Here, the instantaneous phase of the input carrier signal IN is φ (t), and the instantaneous frequency shift due to FSK is f _m (T) (where t is time), the following equation holds for zero IF detection.
[0047]
(Equation 5)

[0048]
The phase angle θ output from the table ROM 5 reflects the movement of φ (t) in the range of −π to + π, and the phase difference Δθ by the phase difference circuit 7 is an apparent ± 2π appearing in θ. Since the radian phase jump is eliminated by the equation (4), Δθ is a true difference value of n sample sections of φ (t) (n is the number of delay samples of the delay circuit 6) as shown in the following equation.
[0049]
(Equation 6)

[0050]
Further, from Equations (5) and (6), Δθ is represented by the following approximate equation.
[0051]
(Equation 7)

[0052]
Therefore, Δθ is the instantaneous frequency shift f at the time series number k. _m It can be seen that the quantity is proportional to (k · ΔT). In other words, Δθ is a frequency detection output discretized on the time axis.
[0053]
Next, the phase difference Δθ output from the phase difference circuit 7 is integrated and discharged within the time period of one symbol obtained by the received symbol timing RT from the DPLL 9 by the integration discharge circuit 10-1, and the absolute value calculation circuit is used. After being converted to an absolute value at 8, the integration discharge is similarly performed by the integration discharge circuit 10-2 within the time period of one symbol obtained by the reception symbol timing RT from the DPLL 9.
Here, the integration discharge circuit 10-1 accumulates the phase difference Δθ shown in the equation (7) for a time length T (integration time) within one symbol period at intervals of the time series number k. The output is given by the following equation.
[0054]
(Equation 8)

[0055]
In the formula (8), in the case of FSK modulation equivalent to FM modulation by a square wave, f _m (K · ΔT) is a frequency shift ΔF (i) (i is a symbol sequence number) assigned to the symbol within an arbitrary one symbol period, and is constant. Can be transformed into
[0056]
(Equation 9)

[0057]
In addition, the integration discharge circuit 10-2 accumulates the absolute value | Δθ | of the phase difference Δθ shown in the equation (7) for the time length T (integration time) within one symbol period at intervals of the time series number k. That is, the output becomes the expression shown in Expression (10), similarly to the case where Expressions (8) and (9) are derived.
[0058]
(Equation 10)

[0059]
Next, the determination circuit 11 receives the integral discharge output ΣΔθ from the integral discharge circuit 10-1 and the integral discharge output Σ | Δθ | from the integral discharge circuit 10-2 as inputs and performs symbol determination. From equation (9), ΣΔθ is an integral value proportional to the frequency shift ΔF (i) of the FSK. Therefore, by determining whether the sign is positive or negative, a signal plane composed of two axes and <Q> is obtained. The rotation direction of the locus of the signal point corresponding to the combination of and <Q> can be obtained. From equation (10), since Σ | Δθ | is an integral value proportional to the absolute value | ΔF (i) | of the frequency shift of FSK, by determining the value range, and <Q The rotation amount of one symbol of the trajectory of the signal point corresponding to the combination of and <Q> on the signal plane composed of the two axes can be obtained. From these rotation directions and rotation amounts, a quaternary FSK detection function can be realized.
[0060]
Next, the operation when the present invention is applied to quaternary FSK will be described with reference to FIGS. 9 to 13 showing the results of computer simulation. Here, the parameters used in the calculation include a transmission rate of 6.4 kbps (modulation rate: R = 3.2 kbaud) and a frequency shift ΔF. _max = 4.8 kHz (m = 3), 1.6 kHz (m = 1), the number of delay samples n = 1, the integration time T = 1 symbol length, and the number of integration samples T / ΔT = 64. Further, the number of samples for calculating the average value of the moving average circuits 4-1 and 4-2 is set to 16 samples.
[0061]
FIG. 9 shows the integrated discharge output ΣΔθ from the integrated discharge circuit 10-1 in the quaternary FSK demodulation circuit of the present invention when the received wave has almost no noise. In the figure, the horizontal axis represents time, and the possible patterns of the integrated discharge output ΣΔθ are drawn at the same timing. As described above, integral discharge is performed in a time period of one symbol. As shown in the figure, the integrated discharge output ΣΔθ is divided into two with a zero value as a boundary, and the rotation direction of each symbol can be determined by setting the zero value as a threshold value.
[0062]
FIG. 10 shows the integral discharge output Σ | Δθ | from the integral discharge circuit 10-2 in the four-level FSK demodulation circuit of the present invention when the received wave has almost no noise. In the figure, the horizontal axis represents time, and the possible patterns of the integrated discharge output Σ | Δθ | are superimposed and drawn at the same timing. As in FIG. 9, integrated discharge is performed in a time period of one symbol. As shown in the figure, the integrated discharge output Σ | Δθ | is divided into two parts by the TH value, and the amount of rotation of each symbol can be determined by using the TH value as a threshold value.
[0063]
FIG. 11 shows an example of output of one symbol of the quadrature detection output (symbol “10”: left rotation, 1.5 rotations) when noise is added to the received wave at a constant rate. The symbol in this output example starts at a in FIG. 11, ends at d after passing through b and c.
FIG. 12 shows the integral discharge output ΣΔθ from the integral discharge circuit 10-1 in the quaternary FSK demodulation circuit of the present invention when the quadrature detection signal shown in FIG. Are shown by solid lines, respectively. In FIG. 12, a, b, c, and d indicate the same time as a, b, c, and d in FIG. When observing FIG. 11 in detail, this symbol rotates counterclockwise from a to b, rotates clockwise from b to c, and rotates counterclockwise again from c to d based on the origin on the IQ plane. . Therefore, from this figure, it can be seen from the figure that the pattern from b to c is clockwise rotated by the influence of noise as the most probable “probable” pattern. Therefore, it can be estimated that this symbol is 1.5 turns left (symbol "10").
[0064]
However, the value of the integral discharge output ΣΔθ (dashed line in FIG. 12) from the integral discharge circuit 10-1 at the last point d of the symbol is, as can be seen from FIG. (Symbol "11").
This is because the right rotation from b to c in FIG. 11 cancels the left rotation amount and becomes smaller than the actual rotation amount. On the other hand, the value of the integral discharge output Σ | Δθ | from the integral discharge circuit 10-2 at the final point d of the symbol is sufficient to determine that the symbol is rotated left 1.5 times (symbol “10”). Value.
[0065]
FIG. 13 shows a decision circuit 11 in the quaternary FSK demodulation circuit of the present invention when the same symbol (symbol "10": left direction, 1.5 rotations) is repeatedly transmitted and noise is added at a constant rate. 5 shows the frequency distribution of the determined value in FIG. In the figure, (a) (solid line) is a determined value for the integrated discharge output Σ | Δθ |, and (b) (dashed line) is a determined value for the integrated discharge output ΣΔθ. (B) has two distribution peaks, of which the inner peak is the one whose rotation amount has been canceled due to the change in the rotation direction, as described in the previous example. It is inappropriate to judge the magnitude of the rotation amount of the symbol by using, but the rotation direction of the symbol can be determined by using this value.
[0066]
On the other hand, since (a) is non-negative, the rotation direction of the symbol cannot be determined, but the rotation amount of the symbol can be determined with high accuracy. From this, even if the ratio of noise to the desired signal is large and the rotation direction changes in the middle of the symbol, the integrated discharge output ΣΔθ and the integrated discharge output Σ | as in the four-level FSK demodulation circuit of the present invention. If symbol determination is performed using two values of Δθ |, a symbol error can be prevented.
Also, for time diversity transmitting many times at a time interval from the transmitting side, the receiving side synthesizes or selects and uses the integrated discharge output ΣΔθ and the integrated discharge output Σ | Δθ | And a high diversity gain can be obtained.
[0067]
【The invention's effect】
According to the present invention, the in-phase component I and the quadrature component Q obtained by quadrature detection of the input carrier signal IN are respectively binary-shaped by the comparator 2, and thereafter, frequency detection by digital signal processing is performed according to the clock supplied from the clock generation circuit 3. Since the FSK demodulation is performed by using the function, the FSK demodulation can be easily applied to the quaternary FSK without complicated adjustment, and the demodulation accuracy can be improved regardless of the magnitude of the modulation index.
Further, for a signal obtained by taking a digital moving average value by the moving average circuit 4 from the in-phase component sgn (I) and the quadrature component sgn (Q) shaped by the comparator 2 and smoothing, the rotation direction and the rotation amount of the signal point are calculated. Since the judgment is made, it is possible to recover the subtle movement of the signal point lost by the binary shaping, to prevent the deterioration of the detection characteristic, to obtain a good detection characteristic, and to improve the demodulation accuracy.
The symbol is determined by using the two values of the integral discharge output ΣΔθ of the phase difference in the integral discharge circuit 10-1 and the integral discharge output Σ | Δθ | of the absolute value of the phase difference in the integral discharge circuit 10-2. Can prevent a symbol determination error due to a temporary change in the rotation direction, prevent deterioration of detection characteristics, obtain good detection characteristics, and improve demodulation accuracy.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing an embodiment of the present invention.
FIG. 2 is a diagram illustrating a detailed configuration example of a zero IF detection circuit according to an embodiment of the present invention.
FIG. 3 is a diagram illustrating a detailed configuration example of a moving average circuit according to the embodiment of the present invention.
FIG. 4 is a diagram illustrating a detailed configuration example of a phase difference circuit according to the embodiment of the present invention.
FIG. 5 is a diagram illustrating a detailed configuration example of an integration discharge circuit according to an embodiment of the present invention.
FIG. 6 is a diagram illustrating a detailed configuration example of a determination circuit according to the embodiment of the present invention.
FIG. 7 is an explanatory diagram of an operation example of the moving average circuit in the embodiment of the present invention.
FIG. 8 is an explanatory diagram showing a movement of a moving average signal on a <Q> plane according to the embodiment of the present invention.
FIG. 9 is a diagram illustrating an output example (1) of the integration discharge circuit 10-1 according to the embodiment of the present invention.
FIG. 10 is a diagram (2) illustrating an output example of the integration discharge circuit 10-2 according to the embodiment of the present invention.
FIG. 11 is a diagram showing an example of a quadrature detection signal including noise in the embodiment of the present invention.
FIG. 12 is an output example of an integrating discharge circuit including noise in the embodiment of the present invention.
FIG. 13 is an output frequency distribution diagram of the integrating discharge circuit in the embodiment of the present invention.
FIG. 14 is a diagram illustrating a configuration example of a conventional binary FSK demodulation circuit.
FIG. 15 is an explanatory diagram showing the movement of the quadrature detection signal on the IQ plane in the conventional four-level FSK demodulation circuit.
FIG. 16 is a diagram illustrating an example of a waveform of a quadrature detection signal and a signal obtained by performing binary shaping in a conventional 4-level FSK demodulation circuit.
FIG.
FIG. 11 is an explanatory diagram showing the movement of a binary shaped signal on an IQ plane in a conventional four-level FSK demodulation circuit.
[Explanation of symbols]
1 Zero IF detection circuit
2 Comparator
3 Clock generation circuit
4 Moving average circuit
5 Table ROM
6. Delay circuit
7 Phase difference circuit
8 Absolute value calculation circuit
9 DPLL
10 Integral discharge circuit
11 Judgment circuit
12 90 ° distribution circuit
13 Mixer circuit
14 LPF
15 Local oscillation circuit
20 phase comparison circuit
41 Mbit shift register
42 Up / down counter
71 Adder
72 Modulo π operation circuit
101 Adder
102 registers
111 registers
112 Digital comparator
113 decoder

Claims

A zero IF detection circuit that performs quadrature detection on the quaternary FSK-modulated received signal and outputs an in-phase component I and a quadrature component Q of the baseband signal;
First and second comparators respectively performing binary shaping on the in-phase component I and the quadrature component Q output from the zero IF detection circuit and outputting binary shaped signals sgn (I) and sgn (Q), respectively;
The binary shaped signals sgn (I) and sgn (Q) output from the first and second comparators are subjected to a moving average of a specific time section at a predetermined operation clock timing to obtain a digital moving average value and First and second moving average circuits for outputting <Q>,
Advance the moving average value and in association with the phase angle determined from the arctangent of <Q> is stored, the first and second moving average circuits corresponding phase output being the association with storage as the address of the Storage means for outputting a corner;
A delay circuit that operates in accordance with the operation clock and outputs a delay phase angle obtained by delaying the phase angle from the storage means by n samples (n is a natural number);
A phase difference circuit that calculates and outputs a phase difference between the phase angle and the delay phase angle from the storage unit ;
An absolute value calculation circuit that calculates and outputs an absolute value of the phase difference;
A PLL that receives a phase difference from the phase difference circuit and outputs a received symbol timing phase-synchronized with a timing at which the phase difference crosses a value of 0;
A first integration discharge circuit that operates according to the operation clock and integrates and discharges a phase difference from the phase difference circuit within a specific period according to the received symbol timing;
A second integration discharge circuit that operates according to the operation clock and integrates and discharges the absolute value of the phase difference from the absolute value calculation circuit within a specific period according to the received symbol timing;
A first integrated discharge output from the first integrated discharge circuit and a second integrated discharge output from the second integrated discharge circuit are input, and the first integrated discharge is output at the reception symbol timing. A demodulation that determines whether the output is positive or negative and compares the second integrated discharge output with a predetermined threshold to determine the range of the second integrated discharge output, thereby performing symbol determination of four-valued FSK. A four-level FSK demodulation circuit comprising: a determination circuit for obtaining an output.