JP3552774B2

JP3552774B2 - Memory test apparatus, adapter for memory test apparatus, and memory test method

Info

Publication number: JP3552774B2
Application number: JP01780695A
Authority: JP
Inventors: 修一亀山; 剛柳瀬; 章篠崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-02-06
Filing date: 1995-02-06
Publication date: 2004-08-11
Anticipated expiration: 2019-08-11
Also published as: JPH08211126A

Description

【０００１】
【産業上の利用分野】
本発明は、被験メモリに試験データを書き込み、書き込んだ試験データを読み出すのに必要な信号を出力し、書き込んだ試験データと読み出した試験データが一致するかを照合するメモリ試験装置、そのための試験装置用アダプタ及びメモリ試験方法に関し、特にデータ幅は被験メモリのデータ幅に対して十分な余裕があるが、動作速度が遅く被験メモリの動作速度での試験ができないメモリテスタに関する。
【０００２】
【従来の技術】
半導体メモリの製造工程においては、半導体メモリが正常に動作するかを確認する動作試験が複数の工程で行われる。例えば、ウエハ上に形成された多数のメモリ素子をプローバに保持し、テスタで各メモリ素子の動作を試験し、不良のメモリ素子については後工程から除くことで製造コストを低減することが行われている。また、最終工程では半導体メモリの完成品に対して最終的な試験が行われるが、この工程でも当然動作試験が行われる。更に、半導体メモリはプリント基板等に組み込まれたメモリボードとしても使用されるが、そのような場合にはメモリボード自体を１個の大容量のメモリと考えることができ、メモリボードに対する動作試験も行われる。本発明は以上のようなメモリ試験のすべてに適用可能である。
【０００３】
メモリ試験においては、メモリテスタと呼ばれる試験装置が使用される。図８はメモリテスタを使用した従来のメモリ試験装置の構成を示す図である。
図８において、参照番号１はメモリテスタであり、内部に制御プロセッサ１１、マイクロプログラム格納メモリ１２、テストパターン発生器１３及びタイミング発生器１４を有している。２は試験される被試験体であり、半導体メモリ素子やメモリボードである。３１は被試験体を物理的に保持すると共に被試験体２とメモリテスタ１を電気的に接続するテストアダプタであり、メモリテスタ１の入出力コネクタと被試験体の入出力コネクタを適合させるために使用され、被試験体の入出力コネクタに合わせて製作される。
【０００４】
メモリテスタ１の制御プロセッサ１１はメモリテスタ１全体を制御する。マイクロプログラム格納メモリ１２はテストパターン発生方法を記述したマイクロプログラムを記憶する。タイミング発生器１４は制御プロセッサ１１からの指令に基づきテストサイクルタイムやＲＡＳ、ＣＡＳ等のメモリ制御信号のタイミング及びメモリからのリードデータのチェックタイミング等を決定するタイミング信号を発生し、テストパターン発生器１３に送る。テストパターン発生器１３はタイミング発生器１４からのタイミング信号に同期して、マイクロプログラム格納メモリ１２カラプログラムを読み出しては解読しながら、アドレス信号群、書き込みデータ信号群、制御信号群を発生し、それらの信号を被試験体に印加し、被試験体からの読み出しデータを内部で保持している書き込みデータに対応する期待データと比較照合し、一致するかを判定する。一致していれば正常に動作しているが、不一致の場合には不良になる。このようなサイクルを繰り返しながら被試験メモリの全記憶領域について書き込み読み出し機能及び性能を試験していく。
【０００５】
上記のようなメモリ試験装置の構成で被験メモリを試験する場合の書き込み動作（ライトサイクル）と読み出し動作（リードサイクル）を図９に示す。
図９でも明らかなように、このライトサイクルとリードサイクルは通常のメモリに対する書き込み及び読み出し動作である。メモリテスタ１では、このようなサイクルによって被験メモリにデータを書き込み、それを読み出して書き込んだデータと一致するか照合する。
【０００６】
半導体メモリの動作速度には改良が加え続けられており、一貫して動作速度が向上している。そのため動作速度の速い被試験体については、速い動作速度で試験を行う必要がある。例えば、動作速度を２倍にして試験するためには、図９のサイクルタイムを２倍にする必要がある。このためにはメモリテスタ１が出力するアドレス信号群Ａ０〜Ａ（ｎ−１）やデータ信号群ＷＤ０〜ＷＤ（ｍ−１）等の発生サイクルを２倍にする必要があり、またテストアダプタ３１から出力されるデータを２倍の速度で読み取れることが必要である。従って、メモリテスタ１内の制御プロセッサ１１、マイクロプログラム格納メモリ１２、テストパターン発生器１３及びタイミング発生器１４等がすべて２倍の速度で動作する必要がある。
【０００７】
【発明が解決しようとする課題】
しかし、メモリテスタは高速の動作が可能なほど高価であり、通常は速度の増加率以上に価格が増加するのが一般的である。しかも、メモリテスタは設備として導入されるのが一般的であり、導入された後はかなりの期間使用されるものであるが、半導体メモリの動作速度の向上はめざましく次々に高速の半導体メモリが開発されるため、たとえある時点で最高速のメモリテスタであっても、短期間に試験できない動作速度の半導体メモリが出現するのが現状である。その度に新しいメモリテスタを導入していては設備費が増大し、試験コストの増大を招くという問題がある。そのため、簡単な装置でメモリテスタの動作速度より速い被試験体を試験できることが望まれている。
【０００８】
通常、メモリテスタは複数の被試験体を同時に試験できるように、被試験体のデータ幅より大きなデータ幅を有するのが一般的である。本発明はこの点に着目して、データ幅に余裕のあるが動作速度が不十分なメモリテスタを使用して、高速の被試験体を試験できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
本発明のメモリ試験装置は、被験メモリに試験データを書き込み、書き込んだ試験データを読み出すのに必要な信号を出力し、書き込んだ試験データと読み出した試験データが一致するかを照合するメモリテスタと、被験メモリを保持すると共にメモリテスタと被験メモリを電気的に接続するアダプタとを備えるメモリ試験装置において、上記目的を達成するため、メモリテスタは、被験メモリの連続した複数のメモリアドレスに入出力する試験データを、被験メモリの入出力動作周期の前記複数倍の周期で同時に入出力するのに必要な信号を出力するようにし、メモリテスタとアダプタの間に、メモリテスタからの信号を受けて、試験データを連続した複数のメモリアドレスに１アドレスずつ順に入出力されるように変換する倍速回路を備えることを特徴とする。
【００１０】
上記の倍速回路は、被験メモリの入出力動作周期に対応したメモリクロック信号を発生するクロック信号発生回路と、メモリクロック信号を受けて被験メモリに試験データを入出力するのに必要な信号を発生するタイミング信号発生回路と、メモリテスタからテスタアドレス信号を受けて、テスタアドレス信号に対応する連続した複数のメモリアドレス信号を被験メモリの入出力動作周期で順次出力するアドレス変換回路と、メモリテスタから書き込みデータ信号を受けて複数の試験データに分割し、被験メモリの入出力動作周期で順次出力する書き込みデータ変換回路と、被験メモリから被験メモリの入出力動作周期で試験データを順次読み出し、複数のデータにまとめて出力する読み出しデータ変換回路とを備えることで実現できる。
【００１１】
上記のクロック信号発生回路は、メモリテスタからメモリテスタの入出力動作周期に対応したテスタクロック信号を受け、テスタクロック信号の周波数の複数倍の周波数のメモリクロック信号を発生させる周波数逓倍回路で実現でき、更にこの周波数逓倍回路はＰＬＬ回路で実現できる。
メモリテスタが、それ自体の入出力動作周期に対応したテスタクロック信号を外部から受ける外部同期式であれば、上記クロック信号発生回路は、メモリクロック信号を発生される発振回路と、メモリクロック信号を分周してテスタクロック信号を発生する分周回路とを備えることで実現でき、分周回路で発生されたテスタクロック信号をメモリテスタに供給するようにすればよい。
【００１２】
メモリテスタが、上記の被験メモリの複数のアドレスに対応して、複数分ずつ変化するテスタアドレス信号を出力するならば、アドレス変換回路は、テスタアドレス信号と、テスタアドレス信号を１ずつこの複数分より１少ない値まで増加又は減少させたアドレス信号とをメモリアドレス信号として出力するようにすることで、メモリテスタのアドレスと被験メモリのアドレスが対応するようになる。
【００１３】
上記のアドレス変換回路は、例えば、プリセット付きアップダウンカウンタで実現できる。
メモリテスタが、１ずつ変化するテスタアドレス信号を出力するならば、アドレス変換回路は、テスタアドレス信号を前記複数倍した倍アドレス信号と、倍テスタアドレス信号を１ずつ上記の複数分より１少ない値まで増加又は減少させたアドレス信号とをメモリアドレス信号として出力するようにする。ここで、アドレス変換回路がプリセット付きアップダウンカウンタであり、メモリテスタが１回の書き込み動作で出力する試験データが書き込まれる被験メモリの連続したメモリアドレスの個数が２の上記の複数の階乗であれば、メモリテスタのアドレスと被験メモリのアドレスが対応するようするには、メモリテスタの出力するテスタアドレス信号をビット位置が上記の複数分シフトされてプリセット付きアップダウンカウンタに入力すればよい。
【００１４】
上記の書き込みデータ変換回路は、例えば、マルチプレクサで実現される。
上記の読み出しデータ変換回路は、例えば、ラッチ機能付きレジスタで実現される。
倍速回路は、アダプタに内蔵されていることが望ましい。
【００１５】
【作用】
本発明によれば、メモリテスタは、データ幅に余裕があるので、被験メモリの連続した複数のメモリアドレスに入出力する試験データを、被験メモリの入出力動作周期の複数倍の周期で同時に入出力するのに必要な信号を出力する。倍速回路は、メモリテスタとアダプタの間で、メモリテスタからの信号を受けて、試験データを連続した複数のメモリアドレスに１アドレスずつ順に被験メモリの入出力動作周期で入出力されるように変換する。従って、被験メモリの入出力動作は被験メモリの入出力動作周期で行われ、メモリテスタの入出力動作は被験メモリの入出力動作周期の複数倍の周期で行われる。
【００１６】
このように、メモリテスタを改造すること無しに、単に倍速回路を付加するだけでメモリテスタの動作速度を実質的に増加させ、高速の被験メモリも試験可能になる。
【００１７】
【実施例】
図１は本発明の第１実施例のメモリ試験装置の構成を示す図である。
図１と図８を比べて明らかなように、第１実施例のメモリ試験装置では倍速回路４が設けられている点が従来のメモリ試験装置と異なる。図１では、倍速回路４はテストアダプタ筐体３内に設けられおり、実用上はこの方が望ましく被試験メモリ毎に最適の倍速回路を構成することが可能であるが、テストアダプタ筐体３の外部に設けることも可能である。
【００１８】
図２は被試験メモリの入出力速度がメモリテスタの入出力速度の２倍である時の倍速回路４の構成を示す図であり、図３は倍速回路４内の周波数逓倍回路の構成を示す図である。図４は更にアドレスが増加するように変化させる場合の書き込み動作を示すタイムチャートであり、図５は読み出し動作を示すタイムチャートである。２倍以上の時には回路規模が大きくなるが、動作原理は同じであり、ここでは２倍の時を例として説明する。
【００１９】
第１実施例においては、メモリテスタ１が、被験メモリの２つアドレスに書き込む試験データを同時に出力し、倍速回路４から被験メモリの２つアドレスに記憶された２つの試験データを同時に読み取る。この時の動作速度は、被験メモリに対する動作速度の１／２であり、メモリテスタ１はこの動作速度に対応するテストサイクル同期信号ＳＹＮＣを倍速回路４に出力する。このテストサイクル同期信号ＳＹＮＣをテスタクロック信号と呼ぶことにする。
【００２０】
倍速回路４は、周波数逓倍回路４１、タイミング発生回路４３、プリセット付きアップダウンカウンタ４５、マルチプレクサ４６、第１及び第２レジスタ４７と４８を有する。
周波数逓倍回路４１は、メモリテスタ１からのテスタクロック信号を受けて、その２倍の周波数の同期信号ＳＹＮＣ２を発生させる。周波数逓倍回路４１は図３に示すようなＰＬＬ回路によって実現される。図３に示すように、ＰＬＬ回路は、電圧制御発振器（ＶＣＯ）４１１と、位相比較器４１２と、ローパスフィルタで構成されるループ・フィルタ４１３と、１／Ｎ分周器４１４とで構成され、１／Ｎ分周器４１４を１／２分周器とすれば、ｆ_ＩＮとしてテスタクロック信号を入力することによりその２倍の周波数の同期信号ＳＹＮＣ２が出力される。
【００２１】
タイミング発生回路４３は、同期信号ＳＹＮＣ２を基準にして倍速回路４内で使用するタイミング信号ＴＣ１〜ＴＣｎ及び被試験メモリの制御信号（ＷＥ等）を発生させる。被試験メモリの制御信号と同期信号ＳＹＮＣ２は同一の周波数を有するため、被試験メモリへの入出力動作は同期信号ＳＹＮＣ２の周期で行われるといえる。そのため、ここでは同期信号ＳＹＮＣ２をメモリクロック信号と呼ぶことにする。
【００２２】
アクセスして試験データの書き込み及び読み出しを行う被試験メモリのアドレスは、メモリテスタ１から出力されるアドレス信号に従って決定される。倍速回路４は、メモリテスタ１から出力されるアドレスに続いてそこから連続するアドレス信号を発生させる。ここでは被試験メモリの動作速度がメモリテスタ１の２倍であるから、プリセット付きアップダウンカウンタ４５は、メモリテスタ１からのアドレス信号Ａ０〜Ａ（ｎ−１）をラッチして、その値そのものを被試験メモリのアドレス信号とするか、そのアドレス値に＋１又は−１してアドレス信号とする。そしてこの２つのアドレス信号をメモリクロック信号の周期、すなわちテスタクロック信号の１／２のサイクルで出力する。カウントアップして＋１するか、カウントダウンして−１するかは、メモリテスタ１内のマイクロプログラムがアドレス増加方向の処理をしているかアドレス減少方向の処理をしているかの識別をする信号ＭＯＤＥにより切り換えている。以下においては、アドレスを増加させる方向に変化させるものとする。また、４倍速時は＋３カウントアップ又は−３カウントダウンする。８倍速時には＋７又は−７となる。
【００２３】
マルチプレクサ４６は、ライトサイクル時に、メモリテスタ１で発生された被試験メモリのデータビット幅の２倍のビット数のライトデータを上位と下位の半分ずつに分割し、タイミング発生回路４３からのタイミングにより時分割で被試験メモリへ出力する。従って、４倍速時と８倍速時には、それぞれ４個と８個のデータに分割して、時分割で出力する。
【００２４】
第１及び第２レジスタ４７と４８は、リードサイクル時に、被試験メモリからの出力される２個のリードデータを一時的に保持し、２個のリードデータを同時にメモリテスタ１に出力する。メモリテスタ１は２個のリードデータが出力された時点でこれをラッチして読み取る。従って、メモリテスタ１がデータをラッチした後は第１及び第２レジスタ４７と４８が出力するデータが変化してもよい。なお、図２では第２レジスタ４８を設けてあるが、駆動能力に問題がなければ、第２レジスタ４８は省くことが可能である。４倍速時と８倍速時には、レジスタをそれぞれ４個と８個を設ける。もし、上記と同様に、駆動能力に問題がなければ、最後に読み出したデータを保持するレジスタは省くことが可能であり、レジスタ数をそれぞれ３個と７個にできる。
【００２５】
図４は被試験メモリに試験データを書き込むライトサイクル時の動作を示すタイムチャートであり、図５は被試験メモリから書き込んだ試験データを読み出すードトサイクル時の動作を示すタイムチャートであり、これらを参照して、第１実施例の装置の動作を説明する。
被試験メモリに試験データを書き込むライトサイクル時には、メモリテスタ１はマイクロプログラムに従って、テストサイクルの開始のタイミングを示す同期信号ＳＹＮＣを出力する。これと同時に、試験データを書き込むアドレスを示すアドレス信号群Ａ０〜Ａ（ｎ−１）と、試験データ群ＷＤ０〜ＷＤ（２ｍ−１）を発生させる。アドレス信号は＋２ずつ増加するようにマイクロプログラムが書かれている。従って、ＭＡｋの次はＭＡ（ｋ＋２）が出力される。試験データは、被試験メモリのデータビット幅がｍビットであるとすると、２倍の２ｍビットのライトデータが出力される。上位半分のｍビットのデータはアドレス信号が示すメモリアドレスに書き込まれる試験データであり、下位半分のデータはアドレス信号が示すメモリアドレスを＋１又は−１したアドレスに書き込まれるデータである。従って、アドレス信号ＭＡｋが出力された時に、試験データＭＷＤｋとＭＷＤ（ｋ＋１）が出力された時には、試験データＭＷＤｋはメモリアドレスＭＡｋに、試験データＭＷＤ（ｋ＋１）はメモリアドレスＭＡ（ｋ＋１）に書き込まれる必要がある。
【００２６】
周波数逓倍回路４１では、同期信号ＳＹＮＣの２倍の周波数の同期信号ＳＹＮＣ２が発生される。
１回目のＳＹＮＣ２が出力されると、タイミング発生回路４３では、ＳＹＮＣ２を基準にして生成されたタイミング信号ＴＣ１とＴＣ２により、アドレス信号線Ａ０〜Ａ（ｎ−１）の内容ＭＡｋをアップダウンカウンタ４５にプリセットすると同時に被試験メモリのアドレス信号線ＭＡ０〜ＭＡ（ｎ−１）に出力する。同時に、マルチプレクサ４６ではタイミング信号ＴＣ３に同期してライトデータ信号ＭＷＤｋ＋ＭＷＤ（ｋ＋１）の内のＭＷＤｋが選択され、被試験メモリのライトデータ線ＭＷＤ０〜ＭＷＤ（ｍ−１）に出力される。被試験メモリにアドレス信号ＭＡｋとライトデータ信号ＭＷＤｋが印加されたところで、ライトイネーブル信号ＷＥが印加され、書き込みが行われる。これで前半のライトサイクルが完了する。
【００２７】
１回目のＳＹＮＣ２が出力されると、タイミング信号ＴＣ１によりアップダウンカウンタ４５が＋１カウントアップされ、メモリアドレスがＭＡ（ｋ＋１）になり、マルチプレクサ４６ではＭＷＤ（ｋ＋１）が選択され、被試験メモリに印加される。そして、ＷＥが印加されて書き込みが行われ、後半のライトサイクルが完了する。
【００２８】
以上のように、メモリテスタ１が１回のライトサイクルをおこなっている間に、被試験メモリに対しては２回のメモリライトサイクルが実行される。
被試験メモリから試験データを書き込むライトサイクル時におけるメモリアドレス発生はライトサイクル時と同じ手順である。メモリテスタ内には、書き込んだデータに対応するリードデータ期待値ＥＸ０〜ＥＸ（２ｍ−１）を、ライトデータと同様に１サイクルで２アドレス分用意しておく。被試験メモリからのデータの読み出しはＳＹＮＣ２のサイクルに従って通常通り行われる。被試験メモリからのリードデータは２アドレス分を倍速回路４内で溜めてからメモリテスタ１に送出する必要があるので、タイミング信号ＴＣ４とＴＣ５で第１及び第２レジスタ４７、４８に取り込んだ後出力している。従って、ＴＣ４とＴＣ５が被試験メモリのリードデータに対する実質的なストローブ信号になる。第１及び第２レジスタ４７、４８から出力されるリードデータが２アドレス分揃った時点で、メモリテスタ１はこれらのデータをラッチして取り込み、上記の期待値ＥＸ０〜ＥＸ（２ｍ−１）と比較する。すなわち、２アドレス分が同時に判定される。
【００２９】
以上２倍速時を例として説明したが、他の場合も同様である。また、説明では、スタティックＲＡＭの試験を例として説明したが、アドレス分割入力型のダイナミックＲＡＭについても、ＲＡＳ、ＣＡＳ等のタイミング信号が増加することや、アドレス信号を２分割して被試験メモリに印加することが異なるが、基本的には同様な試験が可能である。
【００３０】
第１実施例では、メモリテスタが出力するアドレス信号を＋ｎずつ変化させることが可能であり、メモリテスタが出力するアドレスと被試験メモリのアドレスが直接対応しており、不良等が発見された時にはその位置を特定することが容易に行えた。もちろん、メモリテスタのアドレスと被試験メモリのアドレスが直接対応していなくてもアドレスの換算を行えばメモリテスタのアドレスから被試験メモリのアドレスを特定することは可能である。従って、メモリテスタはアドレス信号を＋１ずつ変化させてもよい。その場合も、メモリテスタが出力するアドレス信号が＋１ずつ変化する点を除けば、試験装置の構成は第１実施例と同じである。
【００３１】
しかし、メモリテスタのアドレスと被試験メモリのアドレスが直接対応している方が作業としては望ましい。そこで、メモリテスタは出力するアドレス信号を＋１ずつのみ変化させられる場合にも、メモリテスタのアドレスと被試験メモリのアドレスが直接対応するようにした実施例を次に示す。
図６は第２実施例におけるプリセット付きアップダウンカウンタの部分の構成を示す図であり、他の部分は図１、図２等に示した第１実施例と同じである。但し、第１実施例では被試験メモリの動作速度を整数倍にすることが可能であるが、第２実施例では２倍、４倍、８倍という具合に２の階乗であることが必要である。第２実施例も第１実施例と同様に、被試験メモリの動作速度がメモリテスタの動作速度の２倍である場合を例として示す。
【００３２】
第２実施例では、メモリテスタはアドレス信号を＋１ずつの変化させて出力する。メモリテスタからのアドレス信号は、１ビットだけＭＳＢ（最上位ビット）方向に全体をシフトしてプリセット付きアップダウンカウンタに入力する。そして、アドレスを増加させるか減少させるかを指示する信号ＭＯＤＥに従って、タイミング信号ＴＣ１の変化に応じて＋１又は−１させる。この場合、メモリテスタのマイクロプログラムにおける最大テストアドレスを本来の値の１／２とする。
図６において、４倍速時には、メモリテスタからのアドレス信号を、２ビットだけＭＳＢ方向に全体をシフトしてプリセット付きアップダウンカウンタに入力し、８倍速時には、メモリテスタからのアドレス信号を、３ビットだけＭＳＢ方向に全体をシフトしてプリセット付きアップダウンカウンタに入力する。
【００３３】
上記の第１及び第２実施例では、メモリテスタがテスタクロック信号を発生し、倍速回路の周波数逓減回路でテスタクロック信号の整数倍の周波数の信号を発生させていた。このためには、ＰＬＬ回路が使用されるが、ＰＬＬ回路はかなり複雑な回路である。そこで、メモリテスタが外部から供給するクロック信号に従って動作するタイプのものであれば、より簡単な回路での動作が可能である。第３実施例は、外部同期式のメモリテスタを使用した場合の実施例である。
【００３４】
図７は第３実施例の構成を示す図である。
図４に示すように、第３実施例の倍速回路４は、発振回路４２とタイミング発生回路４３と、分周回路４４とを有するが、プリセット付きアップダウンカウンタと、マルチプレクサ４６と、第１及び第２レジスタ４７と４８は図２と同様である。発振回路４２では、第１実施例の周波数逓倍回路４１が発生する同期信号ＳＹＮＣ２と等しい周波数のクロック信号が発生される。このクロック信号はタイミング発生回路４３に供給されると共に、分周回路４４に供給される。分周回路４４では、このクロック信号を分周して、メモリテスタ１のテスタクロック信号に相当する周波数の信号が生成されメモリテスタ１に供給される。メモリテスタ１はこの信号に従って動作する。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、データ幅に余裕はあるが動作速度が不十分なメモリテスタを使用して、高速の被試験体を試験できるようになる。
【図面の簡単な説明】
【図１】本発明の第１実施例のメモリ試験装置の構成を示す図である。
【図２】第１実施例の倍速回路の構成を示す図である。
【図３】第１実施例の周波数逓倍回路の構成を示すブロック図である。
【図４】第１実施例の書き込み動作を示すタイムチャートである。
【図５】第１実施例の読み出し動作を示すタイムチャートである。
【図６】第２実施例の倍速回路のアドレスカウンタを示す図である。
【図７】第３実施例の同期信号発生部の構成を示す図である。
【図８】メモリテスタを有する従来の試験装置の構成を示す図である。
【図９】従来の試験方法における動作を示すタイムチャートである。
【符号の説明】
１…メモリテスタ
２…被試験体（メモリ）
３…テストアダプタ筐体
４…倍速回路
１１…制御プロセッサ
１２…マイクロプログラム格納メモリ
１３…テストパターン発生器
１４…タイミング発生器
３１…テストアダプタ[0001]
[Industrial applications]
The present invention relates to a memory test apparatus for writing test data to a test memory, outputting a signal necessary for reading the written test data, and verifying whether the written test data matches the read test data, and a test for the same. The present invention relates to a device adapter and a memory test method, and more particularly to a memory tester which has a sufficient data width with respect to a data width of a test memory but has a low operation speed and cannot be tested at the operation speed of the test memory.
[0002]
[Prior art]
In a manufacturing process of a semiconductor memory, an operation test for confirming whether the semiconductor memory operates normally is performed in a plurality of steps. For example, a large number of memory elements formed on a wafer are held in a prober, the operation of each memory element is tested with a tester, and defective memory elements are removed from a subsequent process to reduce manufacturing costs. ing. Further, in the final step, a final test is performed on a completed semiconductor memory, and an operation test is naturally performed in this step as well. Further, the semiconductor memory is also used as a memory board incorporated in a printed circuit board or the like. In such a case, the memory board itself can be considered as one large-capacity memory, and an operation test on the memory board is also performed. Done. The present invention is applicable to all of the above memory tests.
[0003]
In the memory test, a test device called a memory tester is used. FIG. 8 is a diagram showing a configuration of a conventional memory test apparatus using a memory tester.
In FIG. 8, reference numeral 1 denotes a memory tester, which internally includes a control processor 11, a microprogram storage memory 12, a test pattern generator 13, and a timing generator 14. Reference numeral 2 denotes a device under test, which is a semiconductor memory device or a memory board. Reference numeral 31 denotes a test adapter which physically holds the device under test and electrically connects the device under test 2 and the memory tester 1. The test adapter 31 matches an input / output connector of the memory tester 1 with an input / output connector of the device under test. And manufactured according to the input / output connector of the device under test.
[0004]
The control processor 11 of the memory tester 1 controls the entire memory tester 1. The microprogram storage memory 12 stores a microprogram describing a test pattern generation method. The timing generator 14 generates a timing signal for determining a test cycle time, a timing of a memory control signal such as RAS and CAS, a check timing of read data from the memory, and the like based on a command from the control processor 11, and a test pattern generator. Send to 13. The test pattern generator 13 generates an address signal group, a write data signal group, and a control signal group while reading and decoding the microprogram storage memory 12 color program in synchronization with the timing signal from the timing generator 14. These signals are applied to the device under test, and the read data from the device under test is compared with the expected data corresponding to the write data held therein to determine whether they match. If they match, they are operating normally, but if they do not match, they are defective. By repeating such a cycle, the write / read function and performance are tested for all storage areas of the memory under test.
[0005]
FIG. 9 shows a write operation (write cycle) and a read operation (read cycle) when a test memory is tested with the configuration of the memory test apparatus as described above.
As is apparent from FIG. 9, the write cycle and the read cycle are a write and read operation for a normal memory. The memory tester 1 writes data to the test memory in such a cycle, reads out the data, and checks whether the read data matches the written data.
[0006]
The operation speed of the semiconductor memory has been continuously improved, and the operation speed has been consistently improved. Therefore, it is necessary to perform a test at a high operation speed for a device under test having a high operation speed. For example, in order to perform the test by doubling the operation speed, the cycle time in FIG. 9 needs to be doubled. For this purpose, it is necessary to double the number of generation cycles of the address signal groups A0 to A (n-1) and the data signal groups WD0 to WD (m-1) output from the memory tester 1. It is necessary to be able to read the data output from the device at twice the speed. Therefore, the control processor 11, the microprogram storage memory 12, the test pattern generator 13, the timing generator 14, and the like in the memory tester 1 all need to operate at twice the speed.
[0007]
[Problems to be solved by the invention]
However, the memory tester is expensive enough to operate at a high speed, and the price generally increases more than the rate of increase in speed. In addition, memory testers are generally introduced as equipment and are used for a considerable period of time after introduction, but the operating speed of semiconductor memories has been remarkably improved and high-speed semiconductor memories have been developed one after another. Therefore, even at the highest speed at some point, even at the highest speed, a semiconductor memory having an operation speed that cannot be tested in a short time appears. If a new memory tester is introduced each time, there is a problem that the equipment cost increases and the test cost increases. Therefore, it is desired to be able to test a device under test faster than the operation speed of the memory tester with a simple device.
[0008]
Generally, the memory tester generally has a data width larger than the data width of the device under test so that a plurality of devices under test can be tested at the same time. It is an object of the present invention to pay attention to this point and to be able to test a high-speed test object using a memory tester having a sufficient data width but an insufficient operation speed.
[0009]
[Means for Solving the Problems]
A memory tester according to the present invention includes a memory tester that writes test data to a test memory, outputs a signal necessary for reading the written test data, and checks whether the written test data matches the read test data. In order to achieve the above-mentioned object, in a memory test apparatus having a memory tester and an adapter for electrically connecting the test memory with the test memory, the memory tester inputs and outputs a plurality of consecutive memory addresses of the test memory. Test data to be output at the same time as the multiple times the input / output operation cycle of the test memory, so as to output a signal necessary to input and output the signal from the memory tester between the memory tester and the adapter. A double-speed circuit that converts test data to a plurality of continuous memory addresses so that they are sequentially input / output one by one. And wherein the Rukoto.
[0010]
The above-described double-speed circuit generates a clock signal generation circuit that generates a memory clock signal corresponding to the input / output operation cycle of the test memory, and generates a signal necessary to input / output test data to / from the test memory in response to the memory clock signal. A timing signal generating circuit, an address conversion circuit for receiving a tester address signal from the memory tester, and sequentially outputting a plurality of continuous memory address signals corresponding to the tester address signal in an input / output operation cycle of the test memory; A write data conversion circuit that receives a write data signal, divides the test data into a plurality of test data, and sequentially outputs the test data in the input / output operation cycle of the test memory; This can be realized by providing a read data conversion circuit that collectively outputs data.
[0011]
The clock signal generation circuit described above can be realized by a frequency multiplication circuit that receives a tester clock signal corresponding to the input / output operation cycle of the memory tester from the memory tester and generates a memory clock signal having a frequency that is a multiple of the frequency of the tester clock signal. The frequency multiplying circuit can be realized by a PLL circuit.
If the memory tester is an external synchronous type that receives a tester clock signal corresponding to its own input / output operation cycle from the outside, the clock signal generation circuit includes an oscillation circuit that generates a memory clock signal and a memory clock signal. This can be realized by providing a frequency dividing circuit for generating a tester clock signal by dividing the frequency. The tester clock signal generated by the frequency dividing circuit may be supplied to the memory tester.
[0012]
If the memory tester outputs a tester address signal that changes by a plurality of times corresponding to the plurality of addresses of the test memory, the address conversion circuit outputs the tester address signal and the tester address signal one by one for each of the plurality of addresses. By outputting the address signal that has been increased or decreased to one less value as the memory address signal, the address of the memory tester and the address of the test memory correspond.
[0013]
The above address conversion circuit can be realized by, for example, an up / down counter with preset.
If the memory tester outputs a tester address signal that changes one by one, the address conversion circuit generates a double address signal obtained by multiplying the tester address signal by a plurality of times and a value that is one less than the double tester address signal by one. The address signal which has been increased or decreased up to this point is output as a memory address signal. Here, the address conversion circuit is an up / down counter with preset, and the number of consecutive memory addresses of the test memory into which test data output by the memory tester in one write operation is written is two or more factorials. If so, in order to make the address of the memory tester correspond to the address of the test memory, the bit position of the tester address signal output from the memory tester may be shifted by a plurality of times and input to the up / down counter with preset.
[0014]
The above write data conversion circuit is realized by, for example, a multiplexer.
The above-described read data conversion circuit is realized by, for example, a register with a latch function.
It is desirable that the double speed circuit is built in the adapter.
[0015]
[Action]
According to the present invention, since the memory tester has a sufficient data width, test data to be input / output to a plurality of continuous memory addresses of the test memory is simultaneously input at a cycle that is a multiple of the input / output operation cycle of the test memory. Outputs signals necessary for output. The double-speed circuit receives a signal from the memory tester between the memory tester and the adapter, and converts the test data into a plurality of consecutive memory addresses so that the test data is sequentially input / output at the test memory input / output operation cycle. I do. Therefore, the input / output operation of the test memory is performed in the input / output operation cycle of the test memory, and the input / output operation of the memory tester is performed in a cycle that is a multiple of the input / output operation cycle of the test memory.
[0016]
As described above, the operation speed of the memory tester can be substantially increased only by adding a double speed circuit without modifying the memory tester, and a high-speed test memory can be tested.
[0017]
【Example】
FIG. 1 is a diagram showing a configuration of a memory test apparatus according to a first embodiment of the present invention.
As is apparent from a comparison between FIG. 1 and FIG. 8, the memory test device of the first embodiment differs from the conventional memory test device in that a double speed circuit 4 is provided. In FIG. 1, the double speed circuit 4 is provided in the test adapter housing 3. In practice, this is preferable, and an optimum double speed circuit can be configured for each memory under test. It can be provided outside.
[0018]
FIG. 2 is a diagram showing the configuration of the double speed circuit 4 when the input / output speed of the memory under test is twice the input / output speed of the memory tester. FIG. 3 shows the configuration of the frequency multiplication circuit in the double speed circuit 4. FIG. FIG. 4 is a time chart showing a write operation when the address is further changed so as to increase, and FIG. 5 is a time chart showing a read operation. When the number is twice or more, the circuit scale becomes large, but the operation principle is the same. Here, the case of twice is described as an example.
[0019]
In the first embodiment, the memory tester 1 simultaneously outputs test data to be written to two addresses of the test memory, and simultaneously reads two test data stored at the two addresses of the test memory from the double speed circuit 4. The operation speed at this time is の of the operation speed for the test memory, and the memory tester 1 outputs a test cycle synchronization signal SYNC corresponding to the operation speed to the double speed circuit 4. This test cycle synchronization signal SYNC will be referred to as a tester clock signal.
[0020]
The double speed circuit 4 includes a frequency multiplication circuit 41, a timing generation circuit 43, an up / down counter 45 with preset, a multiplexer 46, and first and second registers 47 and 48.
The frequency multiplying circuit 41 receives the tester clock signal from the memory tester 1 and generates a synchronizing signal SYNC2 having twice the frequency of the tester clock signal. The frequency multiplication circuit 41 is realized by a PLL circuit as shown in FIG. As shown in FIG. 3, the PLL circuit includes a voltage-controlled oscillator (VCO) 411, a phase comparator 412, a loop filter 413 including a low-pass filter, and a 1 / N divider 414. If the 1 / N frequency divider 414 is a 1/2 frequency divider, a tester clock signal is input as f _IN , and a synchronizing signal SYNC2 having a frequency twice that of the tester clock signal is output.
[0021]
The timing generation circuit 43 generates timing signals TC1 to TCn used in the double speed circuit 4 and a control signal (WE or the like) for the memory under test based on the synchronization signal SYNC2. Since the control signal of the memory under test and the synchronization signal SYNC2 have the same frequency, it can be said that the input / output operation to the memory under test is performed in the cycle of the synchronization signal SYNC2. Therefore, here, the synchronization signal SYNC2 is referred to as a memory clock signal.
[0022]
The address of the memory under test for accessing to write and read test data is determined according to an address signal output from the memory tester 1. The double speed circuit 4 generates a continuous address signal following the address output from the memory tester 1. Here, since the operation speed of the memory under test is twice as fast as that of the memory tester 1, the up / down counter 45 with preset latches the address signals A0 to A (n-1) from the memory tester 1 and stores the value itself. Is an address signal of the memory under test, or its address value is +1 or -1 to be an address signal. Then, these two address signals are output in the cycle of the memory clock signal, that is, one half cycle of the tester clock signal. Whether the microprogram in the memory tester 1 is performing processing in the address increasing direction or processing in the address decreasing direction is determined by whether the microprogram in the memory tester 1 performs the processing in the address increasing direction or the address decreasing direction. Switching. In the following, it is assumed that the address is changed in the increasing direction. At the time of quadruple speed, +3 count up or -3 count down is performed. At 8x speed, it becomes +7 or -7.
[0023]
The multiplexer 46 divides the write data having a bit number twice as large as the data bit width of the memory under test generated by the memory tester 1 into upper and lower halves at the time of a write cycle. Output to the memory under test in time division. Therefore, at 4 × speed and 8 × speed, the data is divided into 4 data and 8 data, respectively, and output in time division.
[0024]
The first and second registers 47 and 48 temporarily hold two read data output from the memory under test during a read cycle, and output the two read data to the memory tester 1 at the same time. When two read data are output, the memory tester 1 latches and reads them. Therefore, after the memory tester 1 latches the data, the data output from the first and second registers 47 and 48 may change. Although the second register 48 is provided in FIG. 2, the second register 48 can be omitted if there is no problem in the driving ability. At 4 × speed and 8 × speed, four and eight registers are provided, respectively. As described above, if there is no problem in the driving capability, the register holding the data read last can be omitted, and the number of registers can be reduced to three and seven, respectively.
[0025]
FIG. 4 is a time chart showing an operation in a write cycle for writing test data to the memory under test, and FIG. 5 is a time chart showing an operation in a write cycle for reading test data written from the memory under test. Then, the operation of the device of the first embodiment will be described.
At the time of a write cycle for writing test data to the memory under test, the memory tester 1 outputs a synchronization signal SYNC indicating the start timing of the test cycle according to the microprogram. At the same time, an address signal group A0 to A (n-1) indicating an address to which the test data is to be written and a test data group WD0 to WD (2m-1) are generated. The microprogram is written so that the address signal increases by +2. Therefore, after MAk, MA (k + 2) is output. Assuming that the data bit width of the memory under test is m bits, twice the write data of 2 m bits is output. The upper half m-bit data is test data written to the memory address indicated by the address signal, and the lower half data is data written to an address obtained by adding +1 or -1 to the memory address indicated by the address signal. Therefore, when the test data MWDk and MWD (k + 1) are output when the address signal MAk is output, the test data MWDk is written to the memory address MAk, and the test data MWD (k + 1) is written to the memory address MA (k + 1). There is a need.
[0026]
The frequency multiplying circuit 41 generates a synchronization signal SYNC2 having a frequency twice that of the synchronization signal SYNC.
When the first SYNC2 is output, the timing generation circuit 43 counts the contents MAk of the address signal lines A0 to A (n-1) by the up / down counter 45 using the timing signals TC1 and TC2 generated based on the SYNC2. And output to the address signal lines MA0-MA (n-1) of the memory under test. At the same time, the multiplexer 46 selects the MWDk of the write data signal MWDk + MWD (k + 1) in synchronization with the timing signal TC3, and outputs it to the write data lines MWD0 to MWD (m-1) of the memory under test. When the address signal MAk and the write data signal MWDk are applied to the memory under test, the write enable signal WE is applied and writing is performed. This completes the first half write cycle.
[0027]
When the first SYNC2 is output, the up / down counter 45 counts up by +1 by the timing signal TC1, the memory address becomes MA (k + 1), and the multiplexer 46 selects MWD (k + 1) and applies it to the memory under test. Is done. Then, WE is applied to perform writing, and the latter half write cycle is completed.
[0028]
As described above, while the memory tester 1 performs one write cycle, two memory write cycles are performed on the memory under test.
Memory address generation in a write cycle for writing test data from the memory under test is the same procedure as in the write cycle. In the memory tester, read data expected values EX0 to EX (2m-1) corresponding to the written data are prepared for two addresses in one cycle in the same manner as the write data. Reading data from the memory under test is performed normally according to the cycle of SYNC2. Since the read data from the memory under test needs to be stored in the double speed circuit 4 for two addresses and then sent to the memory tester 1, the read data is taken into the first and second registers 47 and 48 by the timing signals TC4 and TC5. Output. Therefore, TC4 and TC5 become substantial strobe signals for the read data of the memory under test. When the read data output from the first and second registers 47 and 48 are ready for two addresses, the memory tester 1 latches and takes in these data and sets the expected values EX0 to EX (2m-1). Compare. That is, two addresses are determined simultaneously.
[0029]
Although the case of the double speed has been described above as an example, the same applies to other cases. In the description, the test of the static RAM has been described as an example. However, in the case of the dynamic RAM of the address division input type, the timing signal such as RAS and CAS increases, and the address signal is divided into two and stored in the memory under test. Although the application is different, basically the same test is possible.
[0030]
In the first embodiment, the address signal output from the memory tester can be changed by + n at a time, and the address output from the memory tester and the address of the memory under test directly correspond to each other. The position could be easily specified. Of course, even if the address of the memory under test does not directly correspond to the address of the memory under test, it is possible to specify the address of the memory under test from the address of the memory tester by performing address conversion. Therefore, the memory tester may change the address signal by +1. Also in this case, the configuration of the test apparatus is the same as that of the first embodiment except that the address signal output from the memory tester changes by +1.
[0031]
However, it is preferable that the address of the memory tester and the address of the memory under test correspond directly to each other. Therefore, an embodiment in which the address of the memory tester directly corresponds to the address of the memory under test even when the output signal of the memory tester can be changed only by +1 at a time will be described below.
FIG. 6 is a diagram showing a configuration of a portion of an up / down counter with preset in the second embodiment, and other portions are the same as those in the first embodiment shown in FIGS. However, in the first embodiment, the operating speed of the memory under test can be increased to an integral multiple, but in the second embodiment, it is necessary to be a factor of 2 such as 2, 4, or 8 times. It is. Similarly to the first embodiment, the second embodiment shows an example in which the operating speed of the memory under test is twice the operating speed of the memory tester.
[0032]
In the second embodiment, the memory tester changes the address signal by +1 and outputs it. The entire address signal from the memory tester is shifted by one bit in the MSB (most significant bit) direction and input to the preset up / down counter. Then, according to a signal MODE instructing whether to increase or decrease the address, the address is incremented by +1 or -1 according to the change of the timing signal TC1. In this case, the maximum test address in the microprogram of the memory tester is の of the original value.
In FIG. 6, at 4 × speed, the entire address signal from the memory tester is shifted by 2 bits in the MSB direction and input to the up / down counter with preset. At 8 × speed, the address signal from the memory tester is 3 bits. The entire data is shifted in the MSB direction and input to the up / down counter with preset.
[0033]
In the first and second embodiments, the memory tester generates a tester clock signal, and the frequency reduction circuit of the double speed circuit generates a signal having a frequency that is an integral multiple of the tester clock signal. For this purpose, a PLL circuit is used, but the PLL circuit is a rather complicated circuit. Therefore, if the memory tester operates according to a clock signal supplied from the outside, operation with a simpler circuit is possible. The third embodiment is an embodiment in which an external synchronous memory tester is used.
[0034]
FIG. 7 is a diagram showing the configuration of the third embodiment.
As shown in FIG. 4, the double speed circuit 4 of the third embodiment includes an oscillation circuit 42, a timing generation circuit 43, and a frequency division circuit 44, but includes an up / down counter with preset, a multiplexer 46, The second registers 47 and 48 are the same as in FIG. The oscillating circuit 42 generates a clock signal having the same frequency as the synchronization signal SYNC2 generated by the frequency multiplying circuit 41 of the first embodiment. This clock signal is supplied to the timing generating circuit 43 and also to the frequency dividing circuit 44. The frequency dividing circuit 44 divides this clock signal, generates a signal having a frequency corresponding to the tester clock signal of the memory tester 1, and supplies the signal to the memory tester 1. The memory tester 1 operates according to this signal.
[0035]
【The invention's effect】
As described above, according to the present invention, a high-speed test object can be tested using a memory tester having a sufficient data width but an insufficient operation speed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a memory test device according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a configuration of a double speed circuit of the first embodiment.
FIG. 3 is a block diagram illustrating a configuration of a frequency multiplier of the first embodiment.
FIG. 4 is a time chart showing a write operation of the first embodiment.
FIG. 5 is a time chart showing a read operation of the first embodiment.
FIG. 6 is a diagram showing an address counter of the double speed circuit of the second embodiment.
FIG. 7 is a diagram illustrating a configuration of a synchronization signal generating unit according to a third embodiment.
FIG. 8 is a diagram showing a configuration of a conventional test apparatus having a memory tester.
FIG. 9 is a time chart showing an operation in a conventional test method.
[Explanation of symbols]
1: Memory tester 2: DUT (memory)
3 Test Adapter Case 4 Double Speed Circuit 11 Control Processor 12 Microprogram Storage Memory 13 Test Pattern Generator 14 Timing Generator 31 Test Adapter

Claims

A memory tester that writes test data to a test memory, outputs a signal necessary to read the written test data, and checks whether the written test data matches the read test data;
A memory test apparatus that holds the test memory and includes an adapter that electrically connects the memory tester and the test memory.
The memory tester outputs a signal necessary for simultaneously inputting / outputting test data to be input / output to a plurality of continuous memory addresses of the test memory at a cycle that is a multiple of the input / output operation cycle of the test memory. ,
The memory test device receives a signal from the memory tester between the memory tester and the adapter, and converts the test data so that the test data is sequentially input / output to the plurality of continuous memory addresses one by one. A memory test device comprising a double speed circuit.

The double speed circuit,
A clock signal generation circuit that generates a memory clock signal corresponding to an input / output operation cycle of the test memory;
A timing signal generating circuit that receives the memory clock signal and generates a signal necessary to input and output the test data to and from the test memory;
An address conversion circuit that receives a tester address signal from the memory tester, and sequentially outputs a plurality of continuous memory address signals corresponding to the tester address signal in an input / output operation cycle of the test memory;
A write data conversion circuit that receives a write data signal from the memory tester, divides the test data into a plurality of test data, and sequentially outputs the test data in an input / output operation cycle of the test memory;
The memory test apparatus according to claim 1, further comprising: a read data conversion circuit that sequentially reads test data from the test memory in an input / output operation cycle of the test memory, and outputs the test data collectively as a plurality of data.

The clock signal generating circuit receives a tester clock signal corresponding to an input / output operation cycle of the memory tester from the memory tester, and generates a memory clock signal having a frequency that is a multiple of the frequency of the tester clock signal. The memory test apparatus according to claim 2, wherein:

4. The memory test apparatus according to claim 3, wherein the frequency multiplier is a PLL circuit.

The memory tester is of an external synchronization type capable of synchronizing an input / output operation cycle of the memory tester with an external clock signal,
The clock signal generation circuit includes an oscillation circuit that generates the memory clock signal, and a frequency division circuit that divides the memory clock signal to generate the external clock signal. 3. The memory test apparatus according to claim 2, wherein an external clock signal is supplied to the memory tester.

The memory tester outputs a tester address signal that changes by the plurality of times,
3. The memory system according to claim 2, wherein the address conversion circuit outputs the tester address signal and an address signal obtained by increasing or decreasing the tester address signal by one to a value less than the plurality by one as a memory address signal. A memory test apparatus according to any of the preceding claims.

7. The memory test apparatus according to claim 2, wherein the address conversion circuit is a preset up / down counter.

The memory tester outputs a tester address signal that changes by one,
It said address translation circuit outputs a multiplied address signal to the tester address signal and the multiples, an address signal is increased or decreased the fold tester address signals to one less than the plurality by 1 as the memory address signal 3. The memory test apparatus according to claim 2, wherein:

9. The memory test apparatus according to claim 8, wherein the address conversion circuit is a preset up / down counter.

The number of consecutive memory addresses of the test memory in which test data output by the memory tester in one write operation is written is the plurality of factorials of 2,
10. The memory test apparatus according to claim 9, wherein the tester address signal output from the memory tester is input to the preset up / down counter with a bit position shifted by the plurality of bits .

11. The memory test apparatus according to claim 2, wherein the write data conversion circuit is a multiplexer.

12. The memory test apparatus according to claim 2, wherein the read data conversion circuit is a register with a latch function.

13. The memory testing device according to claim 1, wherein the double speed circuit is built in the adapter.

The test memory is used in combination with a memory tester for writing test data to a test memory, outputting a signal necessary for reading the written test data, and verifying whether the written test data matches the read test data. An adapter that holds a memory and electrically connects the memory tester and the test memory,
The test data to be input / output to a plurality of continuous memory addresses of the test memory is combined with a memory tester that outputs a signal necessary for simultaneously inputting / outputting the input / output operation cycle of the test memory at the multiple times of the cycle. In the adapter used by
An adapter for a memory test apparatus, comprising: a double speed circuit that receives a signal from the memory tester and converts the test data into the plurality of continuous memory addresses so as to be sequentially input / output one by one.

The double speed circuit,
A clock signal generation circuit that generates a memory clock signal corresponding to an input / output operation cycle of the test memory;
A timing signal generating circuit that receives the memory clock signal and generates a signal necessary to input and output the test data to and from the test memory;
An address conversion circuit that receives a tester address signal from the memory tester, and sequentially outputs a plurality of continuous memory address signals corresponding to the tester address signal in an input / output operation cycle of the test memory;
A write data conversion circuit that receives a write data signal from the memory tester, divides the test data into a plurality of test data, and sequentially outputs the test data in an input / output operation cycle of the test memory;
The memory test apparatus adapter according to claim 14, further comprising: a read data conversion circuit that sequentially reads test data from the test memory in an input / output operation cycle of the test memory, and outputs the read data collectively as a plurality of data. .

The clock signal generating circuit receives a tester clock signal corresponding to an input / output operation cycle of the memory tester from the memory tester, and generates a memory clock signal having a frequency that is a multiple of the frequency of the tester clock signal. The adapter for a memory test device according to claim 15, wherein:

17. The adapter according to claim 16, wherein the frequency multiplier is a PLL circuit.

The memory tester is an external synchronous type that receives a tester clock signal corresponding to an input / output operation cycle of the memory tester from the outside,
The clock signal generation circuit includes an oscillation circuit that generates the memory clock signal, and a frequency division circuit that divides the memory clock signal to generate the tester clock signal, and is generated by the frequency division circuit. 16. The adapter according to claim 15, wherein the tester clock signal is supplied to the memory tester.

The memory tester outputs a tester address signal that changes by the plurality of times,
16. The memory device according to claim 15, wherein the address conversion circuit outputs the tester address signal and an address signal obtained by increasing or decreasing the tester address signal by one to a value smaller than the plurality by one as a memory address signal. The adapter for a memory test device according to the above.

20. The adapter according to claim 15, wherein the address conversion circuit is a preset up / down counter.

The memory tester outputs a tester address signal that changes by one,
It said address translation circuit outputs a multiplied address signal to the tester address signal and the multiples, an address signal is increased or decreased the fold tester address signals to one less than the plurality by 1 as the memory address signal The adapter for a memory test device according to claim 15, wherein:

22. The adapter according to claim 21, wherein the address conversion circuit is a preset up / down counter.

The number of consecutive memory addresses of the test memory in which test data output by the memory tester in one write operation is written is the plurality of factorials of 2,
23. The adapter according to claim 22, wherein the tester address signal output from the memory tester is input to the up / down counter with preset after a bit position is shifted by the plurality of bits .

24. The memory test apparatus according to claim 15, wherein the write data conversion circuit is a multiplexer.

25. The adapter according to claim 15, wherein the read data conversion circuit is a register with a latch function.

A memory test method for writing test data to a test memory, outputting a signal necessary for reading the written test data, and verifying whether the written test data matches the read test data,
When writing test data,
A step of outputting a signal necessary for simultaneously writing test data to be written to a plurality of consecutive memory addresses of the test memory in the multiple times of the input / output operation cycle of the test memory;
Sequentially writing the test data to the continuous plurality of memory addresses one by one,
When reading test data,
Reading the test data sequentially from the plurality of consecutive memory addresses one by one;
Compiling a plurality of read test data into one test data, and collating and collating test data for a plurality of addresses.