JP3547383B2

JP3547383B2 - Wiring formation method

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Publication number: JP3547383B2
Application number: JP2000275779A
Authority: JP
Inventors: 和也山田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-09-12
Filing date: 2000-09-12
Publication date: 2004-07-28
Anticipated expiration: 2020-09-12
Also published as: JP2002093901A

Description

【０００１】
【発明の属する技術分野】
本発明はデュアルダマシン法による配線の形成方法に関し、特に層間絶縁膜に形成される配線溝の形式方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化に伴い、配線幅の微細化及び配線間のピッチの縮小化が必要となっているが、配線幅のドライエッチングによる微細化には、配線の加工限界が生じる為、配線層を縦方向に積層させる多層配線形式を採用するのが、現在の配線技術の主流となっている。更に、配線材料としては、近年、Ａｌに代わって、抵抗率が低く、エレクトロマイグレーション耐性の高いＣｕが使用されつつある。
【０００３】
しかしながら、Ｃｕ配線は、Ａｌ配線よりもＲＩＥ（反応性イオンエッチング）技術での加工が困難である。
【０００４】
そこで、この問題を解決する手法にデュアルダマシン（ｄｕａｌｄａｍａｓｃｅｎｅ）法がある。この方法は、層間絶縁膜中に接続孔（ビアホールとも言う）と接続孔に重畳して配線部を形成するための配線溝を形成し、接続孔と配線部に金属材料を埋め込み、ＣＭＰ（化学的機械研磨）法によって、研磨をして不要部の金属材料を取り去って接続孔にプラグ状の金属層と、溝配線を同時に形成する方法である（例えば月刊ＳｅｍｉｃｏｎｄｕｃｔｏｒＷｏｒｌｄ，１９９６年１２月号，頁１２９〜１３４参照）。尚、配線溝は、配線溝形成用のレジストパターンを形成し、エッチングされることにより形成される。この場合、Ｓｉ基板の全面にレジストを塗布すると、微少な孔径で深く形成された接続孔にレジストが埋め込まれてしまい、エッチング後のレジスト剥離時に接続孔の底部に不要なレジストが残るという問題が生じる。
【０００５】
そこで、上記問題を解決する製造工程が特開平８−３０６６１６号に記載されている。この方法は、Ｓｉ基板に形成された溝部に、水溶性の物質であるポリビニルアルコール（ＰＶＡ）膜を塗布して埋め込み、その後、Ｓｉ基板上にレジストを塗布しても、溝の中にはポリビニルアルコール（ＰＶＡ）膜も水洗で容易に除去できるので、接続孔の底部レジスト残りを防止できるというものである。
【０００６】
そこで、上記手段を、デュアルダマシン法に適用した場合を図２に基づいて説明する。図２（ａ）に示すように、Ｓｉ基板（図示せず）上の絶縁膜１１上に、配線部２２を形成し、続いて層間絶縁膜３３を形成する。次に、フォトリソグラフィー工程により現像、エッチングして層間絶縁膜３３中に接続孔４４を形成する。次に、図２（ｂ）に示すように、ポリビニルアルコール（ＰＶＡ）膜５５を全面に塗布する。ポリビニルアルコール（ＰＶＡ）膜５５は粘性が小さいため、接続孔４４内に埋め込まれ、表面の層間絶縁膜３３上には１００ｎｍ程度の膜厚が形成されて、ポリビニルアルコール（ＰＶＡ）膜５５の塗布されたＳｉ基板の表面は平坦になる。次に、図２（ｃ）に示すように、酸素プラズマを用いて、ポリビニルアルコール（ＰＶＡ）膜５５をエッチバックして、層間絶縁膜３３の表面を露出させる。次に、図２（ｄ）に示すように、レジスト７７を塗布して露光を行う。次に、図２（ｅ）及び図２（ｆ）に示すように、配線溝１００のパターンのレジスト露光及び湿式の現像時に、接続孔４４内のポリビニルアルコール（ＰＶＡ）膜５５が完全に除去され、その後、層間絶縁膜３３をエッチングすることにより配線溝１００は形成される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来技術である月刊ＳｅｍｉｃｏｎｄｕｃｔｏｒＷｏｒｌｄ，１９９６年１２月号，頁１２９〜１３４記載の方法を用いると、配線溝を形成するために、レジストを全面に塗布すると、接続孔の底部までレジストが埋め込まれる。配線溝のエッチングを行った後、接続孔の内部のレジストがエッチング中にプラズマのダメージを受け、変質するので、Ｏ_２プラズマや有機剥離によるレジスト剥離時に、接続孔の底部に不要なレジストが残ってしまい、金属材料を接続孔及び配線溝に埋め込んだ後、接触抵抗が高くなるという問題が生じる。
【０００８】
また、特開平８−３０６６１６号記載のレジストパターン形成技術をデュアルダマシン法に適用させた場合には、レジスト剥離時において、レジスト及びＰＶＡ膜が完全に除去されてしまい、配線溝を形成する際に、エッチング工程時において接続孔と接している下の配線部をエッチングしてしまうという問題が生じる（図３参照）。
【０００９】
そこで、本発明は、上記問題を解決する半導体製造方法、詳しくはレジストパターン形成方法を提供するものである。
【００１０】
【課題を解決するための手段】
上記課題を解決する為に、本発明は、半導体基板に形成した配線部上に、層間絶縁膜を形成する工程と、層間絶縁膜に接続孔を形成する工程と、層間絶縁膜に接続孔を埋めるように半導体基板上に水溶性物質の薄膜を形成する工程と、前記薄膜の表面に、シリル化層である保護膜を形成する工程と、レジスト膜を塗布する工程と、レジストパターンを形成する工程と、接続孔に重畳するように、溝配線部をエッチングにより形成する工程と、水溶性物質を除去する工程と、配線材料を接続孔と溝配線部に同時に埋め込み配線を形成する工程とを順次行うことを特徴とする配線形成方法である。
【００１２】
また、前記塗布により全面に形成された水溶性物質の薄膜の表面に、ＨＭＤＳ（ヘキサメチレンジシラザン）によりシリル化層からなる保護膜を形成することを特徴とする配線形成方法である。
【００１３】
また、前記水溶性物質は、レジストパターン時の露光による感光性が無いことを特徴とする配線形成方法である。
【００１４】
また、前記水溶性物質が、ポリビニルアルコールであることを特徴とする配線形成方法である。
【００１５】
【発明の実施の形態】
本発明の実施形態を図面を参照して説明する。図１（ａ）に示すように、Ｓｉ基板（図示せず）に、絶縁膜１を介して配線層２を形成し、次に層間絶縁膜３としてＳｉＯｘ膜をＣＶＤ法により８００ｎｍ程度堆積させる。そのレジストを塗布し、所定のマスクを用いて露光、現像を行って、直径０．２μｍ程度の孔径のレジストパターンを形成し、このレジストパターンをマスクにドライエッチング法により、層間絶縁膜３のエッチングを行い直径０．２μｍの接続孔４を形成する。
【００１６】
次に、図１（ｂ）に示すように、水溶性物質であるポリビニルアルコール膜５（以後ＰＶＡ膜５と記す）を、スピンコータで回転数を３０００ｒｐｍ程度で２０秒間で塗布し、９０℃でベーキングを行いＰＶＡ膜５を５０ｎｍ程度堆積させる。ＰＶＡ膜５は、Ｇ線、Ｉ線、エキシマレーザ等の露光に対して感光性が無く、露光プロセスにおいてレジスト膜表面に塗布し、露光時のレジスト膜中での光の多重干渉効果を抑制し、レジスト膜の定在波効果を抑制するために用いられる材料であり、水に可溶性で、レジスト膜の現像時に現像液に含まれる水分や現像後の水洗時に除去されるため、プロセスの構成が容易となるという特徴がある。更に、粘性が低いため、微細な接続孔４内にも完全にＰＶＡ膜５を埋め込むことができるという特徴がある。
【００１７】
次に、図１（ｃ）に示すように、ＰＶＡ膜５の表面にヘキサメチレンジシラザン（以後ＨＭＤＳと記す）を気相塗布し、シリル化反応を行い、ＰＶＡ膜５の表面にシリル化層６を１０ｎｍ程度を形成する。この時の気相塗布の条件は、温度が１００℃、圧力が１００Ｔｏｒｒ、塗布時間を５分とした。また、シリル化剤としてＨＭＤＳだけでなく、その他のシリル化剤としてジメチルシランジメチルアミン（ＤＭＳＤＭＡ）、テトラメチルジシラザン（ＴＭＤＳ）、トリメチルシランジメチルアミン（ＴＭＳＤＭＡ）等のどれかを液相または気相塗布で処理してその後熱処理を加えて用いても良い。ＨＭＤＳによる、ＰＶＡ膜５のシリル化反応を以下に記す。
【００１８】
【数１】

【００１９】
このシリル化層６はエーテル結合を含むため、ＰＶＡ膜５の表面には水に対して不溶な膜が形成される。
【００２０】
次に、図１（ｄ）に示すように、レジスト膜７を１．０μｍ塗布する。この時、接続孔４はＰＶＡ膜５で完全に埋め込まれているため、レジスト膜は均一に塗布される。
【００２１】
次に、図１（ｅ）に示すように、接続孔４の上部に所定のマスクを用いてレジスト膜７の露光、ウェット現像を行い、０．３μｍの幅を有する配線溝のレジストパターン８を形成する。現像条件は、アルカリ現像液で現像し、水洗後に１１０℃のベーキングを実施した。この際、レジスト膜７の下には、水に不溶性のシリル化層６が存在しているため、水量を多量に含む現像液や水洗時にシリル化層６がＰＶＡ膜５が溶解するのを防止するので、レジストパターン８が剥がれることはない。
【００２２】
次に、図１（ｆ）に示すように、配線溝形成用のレジストパターン８をマスクとして、ＣＦ系ガスを用いたドライエッチング法により層間絶縁膜３のエッチングを行い配線溝９を形成した。層間絶縁膜３のドライエッチング条件は、ＩＣＰ（ＩｎｄｕｃｅｄＣｏｕｐｌｅｄＰｌａｓｕｍａＥｔｃｈｉｎｇＳｙｓｔｅｍ）装置を使用した、エッチングガスはＣ_４Ｆ_８、Ｃ_２Ｆ_６、Ａｒ、ＣＯ等の混合ガスを使用し、圧力は５ｍＴｏｒｒ、ソースパワーを１９００Ｗ等の条件で行った。シリル化層６は上記ガス系において、容易にエッチングができ、且つ、シリル化層６は、単分子層であるため、膜厚は非常に薄く、シリル化層６自体のエッチングレートは５００〜７００ｎｍ程度であるので、エッチングに要する時間は非常に短い。また、前記エッチング条件での層間絶縁膜３に対するＰＶＡ膜５のエッチング選択比は３程度である。尚、本実施形態において、層間絶縁膜３の膜厚は６００〜１０００ｎｍであり、層間絶縁膜３の中に形成するデュアルダマシンの配線部の深さ（層間絶縁膜３のエッチング深さ）は３００ｎｍである。配線部を３００ｎｍエッチング中に接続孔４中に残るＰＶＡ膜５はシリル化層６の真下のＰＶＡ膜５は７０ｎｍ程度膜減りする程度になる。
【００２３】
次に、図１（ｇ）に示すように、スピンコーターにおいて、純水を滴下しながらウェーハを１分間回転させ、レジストを除去する。尚、レジスト除去については、純水ではなく現像液を用いても良く、またはディップ式で純水または現像液の入った槽の中にウェーハを入れても良い。更に、スピンコーターにて、シンナー等の有機溶媒で、再度滴下しながらウェーハを回転させて除去するか、またはディップ式で、純水の入った第１の槽の中にウェーハを入れＰＶＡ、シリル化層、レジストを除去し、シンナー等の有機溶媒の入った第２の槽の中に入れる。次に、純水の入った第３の槽の中に入れて洗浄する。また、第１、第２の槽においては超音波洗浄を用いて剥離される。
【００２４】
次に、図１（ｈ）に示すように、全面にバリアメタル１０として、ＴａやＴｉやＷの窒化混合物スパッタリング法等で形成し、その後全面に、ＣｕまたはＣｕ合金を電界メッキで１０００ｎｍ程度形成し、ＣＭＰ（化学的機械研磨）法を用い、接続孔４及び配線溝９にＣｕ配線を形成する。この後、通常の半導体製造工程により、上層の層間絶縁膜の形成など製造工程を経て目的とする半導体装置が完成する。
【００２５】
【発明の効果】
本発明によると、デュアルダマシン形成方法において、接続孔内にレジストを埋め込まないので、接続孔内に有機物が残留することがなく、安定した低抵抗の金属配線を形成することができる。また、接続孔内にレジストを埋め込まず、ＰＶＡ等の水溶性且つ非感光性の材料を埋め込むために、粘度が低く微細な接続孔でも完全な埋め込みが可能となる。その為、レジスト膜を均一に塗布することが可能となり、寸法制御性の高い配線溝のレジストパターンが形成が可能となる。また、配線溝のエッチングの際には、接続孔と接する下の配線層に、プラズマが届くことがないので、下の配線層がエッチングされたり、プラズマダメージによりチャージアップしたりすることがない。また、配線溝のレジストパターンを除去する際には、Ｏ_２プラズマによるアッシングや有機剥離等の一般的な剥離方法を用いなくても、水や現像液で容易に除去することが可能であるとともに、レジスト表面にエッチング中のプラズマ等により除去しにくい変質層が生じていても、リフトオフによりレジストを除去する為、完全にレジストを除去することができる。また、ＰＶＡを塗布後、ＨＭＤＳ等によりシリル化することによりＰＶＡ表面を−ＯＨ（水酸基）から−Ｏ−Ｓｉ（ＣＨ_３）_３へと変化させることによりエーテル結合ができ、疎水性になるため、現像時にＰＶＡが溶解して、レジストパターンが飛ぶことがない。
【図面の簡単な説明】
【図１】本発明の配線形成方法を工程順に示す概略断面図である。
【図２】従来技術の配線形成方法を工程順に示す概略断面図である。
【図３】従来技術で配線形成方法を用いた時に生じる問題点を示す概略断面図である。
【符号の説明】
１絶縁膜
２配線層
３層間絶縁膜
４接続孔
５ポリビニルアルコール膜（ＰＶＡ膜）
６シリル化層
７レジスト膜
８レジストパターン
９配線溝
１０バリアメタル
１１絶縁膜
２２配線部
３３層間絶縁膜
４４接続孔
５５ポリビニルアルコール（ＰＶＡ）膜
７７レジスト
１００配線溝[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method of forming a wiring by a dual damascene method, and more particularly to a method of forming a wiring groove formed in an interlayer insulating film.
[0002]
[Prior art]
Higher integration of semiconductor devices requires finer wiring widths and smaller pitches between wirings. However, miniaturization of wiring widths by dry etching imposes wiring processing limits. The mainstream of current wiring technology is to adopt a multilayer wiring format in which layers are stacked in a vertical direction. Further, in recent years, instead of Al, Cu having low resistivity and high electromigration resistance has been used as a wiring material.
[0003]
However, Cu wiring is more difficult to process by RIE (reactive ion etching) technology than Al wiring.
[0004]
Then, there is a dual damascene method as a method for solving this problem. In this method, a connection hole (also referred to as a via hole) is formed in an interlayer insulating film, a wiring groove for forming a wiring portion is formed so as to overlap the connection hole, a metal material is embedded in the connection hole and the wiring portion, and a CMP (chemical In this method, a plug-like metal layer and a grooved wiring are simultaneously formed in a connection hole by removing unnecessary metal material by polishing using a mechanical polishing method (for example, monthly Semiconductor World, December 1996, See pages 129-134). The wiring groove is formed by forming a resist pattern for forming the wiring groove and etching the resist pattern. In this case, when the resist is applied to the entire surface of the Si substrate, the resist is buried in the connection hole formed deeply with a small hole diameter, and an unnecessary resist remains at the bottom of the connection hole when the resist is peeled off after etching. Occurs.
[0005]
Therefore, a manufacturing process for solving the above problem is described in Japanese Patent Application Laid-Open No. Hei 8-306616. In this method, a polyvinyl alcohol (PVA) film, which is a water-soluble substance, is applied to and embedded in a groove formed on a Si substrate, and then, even if a resist is applied on the Si substrate, the polyvinyl alcohol is still present in the groove. The alcohol (PVA) film can also be easily removed by washing with water, so that the resist remaining at the bottom of the connection hole can be prevented.
[0006]
Therefore, a case where the above means is applied to a dual damascene method will be described with reference to FIG. As shown in FIG. 2A, a wiring portion 22 is formed on an insulating film 11 on a Si substrate (not shown), and then an interlayer insulating film 33 is formed. Next, a connection hole 44 is formed in the interlayer insulating film 33 by developing and etching by a photolithography process. Next, as shown in FIG. 2B, a polyvinyl alcohol (PVA) film 55 is applied to the entire surface. Since the polyvinyl alcohol (PVA) film 55 has low viscosity, it is buried in the connection hole 44, a thickness of about 100 nm is formed on the interlayer insulating film 33 on the surface, and the polyvinyl alcohol (PVA) film 55 is applied. The surface of the Si substrate becomes flat. Next, as shown in FIG. 2C, the surface of the interlayer insulating film 33 is exposed by etching back the polyvinyl alcohol (PVA) film 55 using oxygen plasma. Next, as shown in FIG. 2D, a resist 77 is applied and exposed. Next, as shown in FIGS. 2E and 2F, at the time of resist exposure of the pattern of the wiring groove 100 and wet development, the polyvinyl alcohol (PVA) film 55 in the connection hole 44 is completely removed. Thereafter, the wiring groove 100 is formed by etching the interlayer insulating film 33.
[0007]
[Problems to be solved by the invention]
However, using the method described in the prior art Monthly Semiconductor World, December 1996, pages 129 to 134, when a resist is applied to the entire surface in order to form a wiring groove, the resist is buried to the bottom of the connection hole. It is. After etching the wiring groove, the resist inside the connection hole is damaged by the plasma during the etching and deteriorates, so that when the resist is stripped by O ₂ plasma or organic stripping, unnecessary resist remains at the bottom of the connection hole. This causes a problem that the contact resistance increases after the metal material is embedded in the connection hole and the wiring groove.
[0008]
When the resist pattern forming technique described in JP-A-8-306616 is applied to the dual damascene method, the resist and the PVA film are completely removed at the time of peeling the resist, so that when the wiring groove is formed, In addition, a problem arises in that the lower wiring portion in contact with the connection hole is etched during the etching step (see FIG. 3).
[0009]
Therefore, the present invention provides a semiconductor manufacturing method which solves the above-mentioned problem, and more specifically, provides a resist pattern forming method.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a step of forming an interlayer insulating film on a wiring portion formed on a semiconductor substrate, a step of forming a connection hole in the interlayer insulating film, and a step of forming a connection hole in the interlayer insulating film. Forming a thin film of a water-soluble substance on a semiconductor substrate so as to fill the surface, forming a protective film as a silylated layer on the surface of the thin film, applying a resist film, and forming a resist pattern a step, so as to overlap the contact hole, and forming by etching a trench wiring portion, and removing the water-soluble substance, and forming simultaneously buried wiring wiring material in the connection hole and the groove wiring portion This is a wiring forming method characterized by performing the steps sequentially .
[0012]
Further, the surface of a thin film of water-soluble material formed on the entire surface by the coating, is a wiring forming method comprising forming a protective film made of interest Lil layer by the HMDS (hexamethylene disilazane) .
[0013]
Further, in the wiring forming method, the water-soluble substance has no photosensitivity due to exposure during a resist pattern.
[0014]
Further, in the wiring forming method, the water-soluble substance is polyvinyl alcohol.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to the drawings. As shown in FIG. 1A, a wiring layer 2 is formed on a Si substrate (not shown) via an insulating film 1, and then a SiOx film as an interlayer insulating film 3 is deposited to a thickness of about 800 nm by a CVD method. The resist is applied, exposed and developed using a predetermined mask to form a resist pattern having a hole diameter of about 0.2 μm, and etching the interlayer insulating film 3 by dry etching using the resist pattern as a mask. Is performed to form a connection hole 4 having a diameter of 0.2 μm.
[0016]
Next, as shown in FIG. 1B, a polyvinyl alcohol film 5 (hereinafter referred to as a PVA film 5), which is a water-soluble substance, is applied by a spin coater at a rotation speed of about 3000 rpm for 20 seconds, and baked at 90 ° C. Is performed to deposit a PVA film 5 of about 50 nm. The PVA film 5 has no photosensitivity to exposure to G-rays, I-rays, excimer lasers, etc., and is applied to the resist film surface in the exposure process to suppress the multiple interference effect of light in the resist film at the time of exposure. , A material used to suppress the standing wave effect of the resist film, is soluble in water, and is removed during the development of the resist film by the water contained in the developing solution or by washing with water after the development. There is a feature that it becomes easy. Furthermore, since the viscosity is low, the feature is that the PVA film 5 can be completely embedded in the fine connection hole 4.
[0017]
Next, as shown in FIG. 1 (c), hexamethylene disilazane (hereinafter referred to as HMDS) is vapor-phase-coated on the surface of the PVA film 5, and a silylation reaction is carried out to form a silylated layer on the surface of the PVA film 5. 6 is formed to a thickness of about 10 nm. The conditions for the gas phase coating at this time were a temperature of 100 ° C., a pressure of 100 Torr, and a coating time of 5 minutes. In addition to HMDS as a silylating agent, any other silylating agent such as dimethylsilane dimethylamine (DMSDMA), tetramethyldisilazane (TMDS), or trimethylsilanedimethylamine (TMSDMA) may be used in a liquid or gas phase. It is also possible to use a coating treatment followed by a heat treatment. The silylation reaction of the PVA film 5 by HMDS is described below.
[0018]
(Equation 1)

[0019]
Since the silylated layer 6 contains an ether bond, a water-insoluble film is formed on the surface of the PVA film 5.
[0020]
Next, as shown in FIG. 1D, a resist film 7 is applied by 1.0 μm. At this time, since the connection holes 4 are completely filled with the PVA film 5, the resist film is uniformly applied.
[0021]
Next, as shown in FIG. 1E, the resist film 7 is exposed and wet-developed on the connection hole 4 using a predetermined mask to form a resist pattern 8 of a wiring groove having a width of 0.3 μm. Form. Developing conditions were such that development was performed with an alkali developing solution, baking at 110 ° C. was performed after washing with water. At this time, since the water-insoluble silylation layer 6 exists under the resist film 7, the silylation layer 6 prevents the PVA film 5 from dissolving at the time of washing with water or a developing solution containing a large amount of water. Therefore, the resist pattern 8 does not peel off.
[0022]
Next, as shown in FIG. 1F, using the resist pattern 8 for forming a wiring groove as a mask, the interlayer insulating film 3 was etched by a dry etching method using a CF-based gas to form a wiring groove 9. The dry etching condition of the interlayer insulating film 3 is such that an ICP (Induced Coupled Plasma Etching System) device is used, an etching gas is a mixed gas of C ₄ F ₈ , C ₂ F ₆ , Ar, CO, etc., and a pressure is 5 mTorr. , And a source power of 1900 W or the like. The silylated layer 6 can be easily etched in the above-mentioned gas system, and since the silylated layer 6 is a monomolecular layer, the film thickness is very small, and the etching rate of the silylated layer 6 itself is 500 to 700 nm. Therefore, the time required for etching is very short. The etching selectivity of the PVA film 5 to the interlayer insulating film 3 under the above-mentioned etching conditions is about 3. In this embodiment, the thickness of the interlayer insulating film 3 is 600 to 1000 nm, and the depth of the wiring portion of the dual damascene formed in the interlayer insulating film 3 (the etching depth of the interlayer insulating film 3) is 300 nm. It is. The PVA film 5 remaining in the connection hole 4 during the etching of the wiring portion by 300 nm is reduced by about 70 nm in the PVA film 5 immediately below the silylated layer 6.
[0023]
Next, as shown in FIG. 1 (g), the wafer is rotated for 1 minute while dropping pure water with a spin coater to remove the resist. For removing the resist, a developing solution may be used instead of pure water, or a wafer may be put into a tank containing pure water or a developing solution by a dipping method. Further, with a spin coater, the wafer is removed by rotating it again with an organic solvent such as a thinner while dripping again, or the wafer is put into a first tank containing pure water by dipping, and PVA, silyl is added. The resist layer and the resist are removed and placed in a second tank containing an organic solvent such as thinner. Next, it is placed in a third tank containing pure water for cleaning. In the first and second tanks, they are separated by using ultrasonic cleaning.
[0024]
Next, as shown in FIG. 1H, a barrier metal 10 is formed on the entire surface by sputtering of a nitride mixture of Ta, Ti or W, and thereafter Cu or a Cu alloy is formed on the entire surface by electroplating to a thickness of about 1000 nm. Then, Cu wiring is formed in the connection hole 4 and the wiring groove 9 by using a CMP (chemical mechanical polishing) method. Thereafter, through a normal semiconductor manufacturing process, a target semiconductor device is completed through manufacturing processes such as formation of an upper interlayer insulating film.
[0025]
【The invention's effect】
According to the present invention, in the dual damascene forming method, since no resist is buried in the connection hole, no organic matter remains in the connection hole, and a stable low-resistance metal wiring can be formed. In addition, since a water-soluble and non-photosensitive material such as PVA is embedded without embedding a resist in the connection hole, complete embedding is possible even in a fine connection hole having a low viscosity. Therefore, it is possible to apply the resist film uniformly, and it is possible to form a resist pattern of a wiring groove having high dimensional controllability. Further, when the wiring groove is etched, since the plasma does not reach the lower wiring layer in contact with the connection hole, the lower wiring layer is not etched or charged up due to plasma damage. Further, when removing the resist pattern in the wiring groove, it is possible to easily remove the resist pattern with water or a developing solution without using a general stripping method such as ashing with O ₂ plasma or organic stripping. Even if a deteriorated layer which is difficult to remove due to plasma during etching is formed on the resist surface, the resist can be completely removed because the resist is removed by lift-off. Further, after coating the PVA, it is ether bond by changing the PVA surface by silylation from -OH (hydroxyl group) to -O-Si _(CH _{3) 3} by HMDS etc., to become hydrophobic, PVA does not dissolve during development and the resist pattern does not fly.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view showing a wiring forming method of the present invention in the order of steps.
FIG. 2 is a schematic sectional view showing a conventional wiring forming method in the order of steps.
FIG. 3 is a schematic cross-sectional view showing a problem that occurs when a wiring forming method is used in a conventional technique.
[Explanation of symbols]
Reference Signs List 1 insulating film 2 wiring layer 3 interlayer insulating film 4 connection hole 5 polyvinyl alcohol film (PVA film)
Reference Signs List 6 silylation layer 7 resist film 8 resist pattern 9 wiring groove 10 barrier metal 11 insulating film 22 wiring portion 33 interlayer insulating film 44 connection hole 55 polyvinyl alcohol (PVA) film 77 resist 100 wiring groove

Claims

A step of forming an interlayer insulating film on a wiring portion formed on the semiconductor substrate, a step of forming a connection hole in the interlayer insulating film, and a thin film of a water-soluble substance on the semiconductor substrate so as to fill the connection hole in the interlayer insulating film. Forming a protective film that is a silylated layer on the surface of the thin film, applying a resist film, forming a resist pattern, and forming a groove so as to overlap the connection hole. A method for forming a wiring, wherein a step of forming a wiring portion by etching, a step of removing a water-soluble substance, and a step of simultaneously forming a wiring material by burying a wiring material in a connection hole and a groove wiring portion are sequentially performed .

On the surface of a thin film of water-soluble material formed on the entire surface by a coating fabric, wiring forming method according to claim 1 for forming a protective film made of the silylated layer by HMDS (hexamethylene disilazane).

Water soluble substance, a wiring forming method according to claim 1 or 2, photosensitivity have name by exposure for the resist pattern.

Wiring forming method according to the water-soluble substance, any one of claims 1 to 3 Ru Oh polyvinyl alcohol.