JP3541671B2 - Method for detecting stress distribution in semiconductor chip - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フリップチップ実装を施す半導体チップにおける実装検査工程時の応力分布検出方法に関するものである。
【０００２】
【従来技術】
電子回路の高密度化、高集積化に伴い、チップをフェイスダウンして基板に接合するフリップチップ実装技術が開発されている。フリップチップ実装ではチップと基板との間に金属ボールを配し、これらを一括して溶融接合する。しかし、この際に発生する熱応力により、冷却時に接合部が断たれることがある。また、フリップチップ実装された基板の使用環境から生じる熱応力によっても接合部が断たれることがある。フリップチップ実装では、実装検査工程時に従来のワイヤボンディング実装のように接合部を目視により確認することができない。よって、接合部の状態は、これを介した全回路の導通検査によって行われている。以上のことから、チップに生じる熱応力を検出する方法、チップの応力分布を検出し接合部の状態を予測する手法の確立が重要である。
【０００３】
フリップチップ実装を施す半導体チップにおける応力分布の従来の検出方法には、第一に、素子の表面を鏡面にし、光学的干渉を用いて応力分布を検出する方法がある。この方法では素子に応力が発生すると表面である鏡面に変形が生じ、これによって起こる光学的干渉を観察することで応力分布を検出できる。次に、ピエゾ抵抗を配置した応力検出用の専用チップを用いる方法が考えられる。この方法では、チップ内に応力が発生しこれが変形する際に、ひずみによって変化するピエゾ抵抗値を検出することで応力分布を検出できる。
【０００４】
【発明が解決しようとする課題】
前述した従来の応力分布の検出方法において、素子の表面を鏡面にして光学的干渉を用いて検出する方法は、検査方法は簡素であるものの、素子に鏡面を形成する工程にコストがかかる。
また、ピエゾ抵抗を配置した応力検出用の専用素子を用いる方法は、測定装置は安価であるものの、一般の素子に対しては応力分布を検出することができない。
【０００５】
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、比較的安価に且つ簡素な検査方法で、フリップチップ実装される半導体チップにおける実装検査工程時の応力分布を検出する方法を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１の発明によれば、上記の課題を解決するために、フリップチップ実装を施す半導体チップに生じる応力の分布を検出する方法において、半導体チップの製造過程におい て異方性エッチングにより表面に溝を掘ることで半導体チップの表面にモアレ干渉検出用パターンを形成し、応力の発生に伴うチップの変形を前記パターンを用いたモアレ干渉法により検出することを特徴とするものである。ここで、半導体チップの表面に形成するモアレ干渉検出用パターンは直線状、縞状、同心円状、格子状のいずれかとすることが好ましい。
【０００７】
【発明の実施の形態】
図１は本発明の方法を実施するための装置の外観を示す斜視図である。図中、１は半導体チップ、２はフリップチップ実装基板である。半導体チップ１は、フェイスダウンして基板２に実装されている。Ｐはモアレ干渉検出用パターンであり、半導体チップ１の表面（実装面と反対側の表面）に形成されている。３はテレビカメラであり、フィルター用のモアレ干渉検出用パターンＰ２を介して半導体チップ１の表面のモアレ干渉検出用パターンＰを撮影する。４はモニターであり、テレビカメラ３により撮影されたモアレ干渉縞を映し出している。半導体チップ１に加わる応力により、半導体チップ１が変形すると、モアレ干渉縞が様々に変化することにより、応力分布を検出することができる。
【０００８】
図２は本発明で用いる各種のモアレ干渉検出用パターンを示す斜視図である。図２（ａ）は直線状（縞状）のパターンであり、図１の実施例で使用している。図２（ｂ）は同心円状のパターン、図２（ｃ）は格子状のパターンである。このほかにも、モアレ干渉縞を生じ得るパターンであれば、任意のパターンを使用できることは言うまでもない。
【０００９】
図３は本発明の作用説明図であり、図３（ａ）は直線状のパターンを使用した場合、図３（ｂ）は同心円状のパターンを使用した場合について、それぞれチップが変形したときに、観察されるモアレ干渉縞を例示している。
【００１０】
図４は本発明において半導体チップにモアレ干渉検出用パターンを形成する方法の一例を示す説明図であり、図４（ａ）は半導体チップの外観を示す斜視図、図４（ｂ）はその要部断面図である。この例では、半導体チップ１の製造過程において異方性エッチングにより表面に溝５を掘る方法でモアレ干渉検出用パターンを形成するものである。
【００１１】
【発明の効果】
請求項１の発明によれば、半導体チップの製造過程において異方性エッチングにより表面に溝を掘ることで半導体チップの表面にモアレ干渉検出用パターンを形成し、応力の発生に伴うチップの変形をこのパターンを用いたモアレ干渉法により検出することで、素子内の応力分布をリアルタイムに可視化することができる。これによって、応力検出用の専用チップを用いずに一般のチップに対しても応力分布を検出することができる。
【００１２】
また、請求項２のように、半導体チップの表面に形成するモアレ干渉検出用パターンを直線状（縞状）、同心円状、格子状とすることで、チップの平面内の変形や反りなどの三次元変形を可視化しやすくすることができ、チップの変形を検出しやすくすることができる。
【図面の簡単な説明】
【図１】本発明による応力検査方法を実施するための装置の外観を示す斜視図である。
【図２】本発明で用いる各種のモアレ干渉検出用パターンを示す斜視図である。
【図３】本発明の作用説明図である。
【図４】本発明において半導体チップにモアレ干渉検出用パターンを形成する方法の一例を示す説明図であり、（ａ）は半導体チップの外観を示す斜視図、（ｂ）はその要部断面図である。
【符号の説明】
１ 半導体チップ
２ フリップチップ実装基板
３ テレビカメラ
４ モニター
Ｐ モアレ干渉検出用パターン（チップ側）
Ｐ２ モアレ干渉検出用パターン（フィルター側）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for detecting a stress distribution in a mounting inspection step of a semiconductor chip to be flip-chip mounted.
[0002]
[Prior art]
With the increase in density and integration of electronic circuits, flip-chip mounting technology for bonding a chip face down to a substrate has been developed. In flip chip mounting, metal balls are arranged between a chip and a substrate, and these are collectively melt-bonded. However, the joint may be broken during cooling due to the thermal stress generated at this time. In addition, the joint may be broken due to thermal stress generated from the use environment of the substrate mounted with the flip chip. In flip-chip mounting, the joint cannot be visually checked during the mounting inspection process as in conventional wire bonding mounting. Therefore, the state of the joint is determined by conducting a continuity test of all circuits through the joint. From the above, it is important to establish a method for detecting the thermal stress generated in the chip and a method for detecting the stress distribution of the chip and predicting the state of the joint.
[0003]
As a conventional method for detecting a stress distribution in a semiconductor chip to be flip-chip mounted, first, there is a method in which the surface of an element is made a mirror surface and the stress distribution is detected using optical interference. In this method, when a stress is generated in the element, a mirror surface as a surface is deformed, and a stress distribution can be detected by observing optical interference caused by the deformation. Next, a method using a dedicated chip for stress detection in which piezoresistors are arranged can be considered. In this method, when a stress is generated in the chip and deformed, the stress distribution can be detected by detecting a piezo resistance value that changes due to the strain.
[0004]
[Problems to be solved by the invention]
In the above-described conventional method for detecting a stress distribution, the method of detecting the surface of an element by making the surface of the element a mirror surface and using optical interference, although the inspection method is simple, the process of forming a mirror surface on the element requires a cost.
In the method using a dedicated element for stress detection in which a piezoresistor is arranged, the measurement device is inexpensive, but the stress distribution cannot be detected for a general element.
[0005]
The present invention has been made in view of such a point, and an object of the present invention is to use a relatively inexpensive and simple inspection method to reduce a stress distribution in a mounting inspection process in a flip-chip mounted semiconductor chip. It is to provide a method of detecting.
[0006]
[Means for Solving the Problems]
According to the present invention, in order to solve the above problems, a method for detecting the distribution of stress generated in the semiconductor chip for performing flip chip mounting, on the surface by anisotropic etching Te manufacturing process smell of the semiconductor chip A moire interference detection pattern is formed on the surface of the semiconductor chip by digging a groove, and deformation of the chip due to generation of stress is detected by a moire interference method using the pattern. Here, it is preferable that the moiré interference detection pattern formed on the surface of the semiconductor chip is any of a linear shape, a stripe shape, a concentric shape, and a lattice shape .
[0007]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a perspective view showing the appearance of an apparatus for carrying out the method of the present invention. In the figure,
[0008]
FIG. 2 is a perspective view showing various moiré interference detection patterns used in the present invention. FIG. 2A shows a linear (striped) pattern, which is used in the embodiment of FIG. FIG. 2B shows a concentric pattern, and FIG. 2C shows a lattice pattern. In addition, it goes without saying that any pattern can be used as long as it can generate moiré interference fringes.
[0009]
3A and 3B are diagrams for explaining the operation of the present invention. FIG. 3A shows a case where a linear pattern is used, and FIG. 3B shows a case where a concentric pattern is used. , And Moire interference fringes observed.
[0010]
4A and 4B are explanatory views showing an example of a method for forming a moiré interference detection pattern on a semiconductor chip in the present invention. FIG. 4A is a perspective view showing the appearance of the semiconductor chip, and FIG. It is a fragmentary sectional view. In this example, a moire interference detection pattern is formed by a method of digging a
[00 11]
【The invention's effect】
According to the invention of
[00 12 ]
Further, by forming the pattern for detecting moire interference formed on the surface of the semiconductor chip into a linear shape (striped shape), a concentric shape, or a lattice shape as in
[Brief description of the drawings]
FIG. 1 is a perspective view showing the appearance of an apparatus for performing a stress inspection method according to the present invention.
FIG. 2 is a perspective view showing various moiré interference detection patterns used in the present invention.
FIG. 3 is an operation explanatory view of the present invention.
4A and 4B are explanatory views showing an example of a method for forming a moiré interference detection pattern on a semiconductor chip in the present invention, wherein FIG. 4A is a perspective view showing the appearance of the semiconductor chip, and FIG. It is .
[Explanation of symbols]
DESCRIPTION OF
P2 Moiré interference detection pattern (filter side)
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