JP3505328B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、マルチメディア機
器や携帯機器等の高度な電子機器を達成するための高機
能LSIを備えた半導体装置及びその製造方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device provided with a high-performance LSI for achieving sophisticated electronic equipment such as multimedia equipment and portable equipment, and a method of manufacturing the same.
【0002】[0002]
【従来の技術】近年、電子機器の高機能化の傾向は益々
強くなる傾向にある。この傾向に伴って電子機器に搭載
されるLSIに求められる特性も高機能化の傾向にあ
る。2. Description of the Related Art In recent years, the trend toward higher functionality of electronic devices has tended to become stronger and stronger. Along with this tendency, the characteristics required for LSIs mounted on electronic devices are also becoming more sophisticated.
【0003】しかしながら、LSIに求められる機能の
全てを1チップ化することは開発期間の長期化及び開発
コストの増加等の大きな問題がある。そこで、これらの
問題を解決する1つの手段として、異なる種類のLSI
が形成された半導体チップ同士を積層化して一体化する
技術が提案されている。However, if all the functions required for an LSI are integrated into one chip, there are major problems such as a long development period and an increase in development cost. Therefore, as one means for solving these problems, different types of LSI
There has been proposed a technique of stacking and integrating the semiconductor chips having the formed therein.
【0004】以下、図面を参照しながら、異なるLSI
が形成された半導体チップ同士が積層されてなる従来の
半導体装置について説明する。Different LSIs will be described below with reference to the drawings.
A conventional semiconductor device will be described in which semiconductor chips having the above are stacked.
【0005】図19は従来の半導体装置の断面構造を示
しており、図19に示すように、第1の半導体チップ1
1と第2の半導体チップ12とは、第1の半導体チップ
11に形成された第1のアルミ電極13と第2の半導体
チップ12に形成された第2のアルミ電極14とがバン
プ15を介して接合されることにより、電気的に接続さ
れている。この場合、第1及び第2のアルミ電極13、
14とバンプ15とは金属的な接合をしており、第1及
び第2のアルミ電極13、14とバンプ15との接合構
造としては次に説明する2つの構造が知られている。FIG. 19 shows a cross-sectional structure of a conventional semiconductor device. As shown in FIG.
The first and second semiconductor chips 12 have a first aluminum electrode 13 formed on the first semiconductor chip 11 and a second aluminum electrode 14 formed on the second semiconductor chip 12 via bumps 15. By being joined together, they are electrically connected. In this case, the first and second aluminum electrodes 13,
The bumps 15 and 14 are metallicly joined together. As the joining structure between the first and second aluminum electrodes 13 and 14 and the bumps 15, the following two structures are known.
【0006】第1の接合構造は、図20に示すように、
例えば、半導体チップ21のアルミ電極22の上にTi
−Pd−AuやTiW−Au等からなるバリヤメタル2
3を形成した後、該バリアメタル23に電解めっき法に
よりAuを析出させることにより、Auよりなるバンプ
24を形成する方法である。The first joining structure is, as shown in FIG.
For example, Ti on the aluminum electrode 22 of the semiconductor chip 21
-Barrier metal 2 made of Pd-Au or TiW-Au
3 is formed, and then Au is deposited on the barrier metal 23 by electrolytic plating to form the bump 24 made of Au.
【0007】第2の接合構造は、図21に示すように、
電解めっき法により基板25上に予め選択的にバンプ2
4を形成しておき、加熱された加圧・加熱ツール26を
用いてバンプ24を半導体チップ21のアルミ電極22
に加圧することにより、バンプ24をアルミ電極22に
熱転写する方法である。The second joint structure, as shown in FIG.
The bumps 2 are selectively pre-selected on the substrate 25 by the electrolytic plating method.
4 is formed, and the bumps 24 are attached to the aluminum electrodes 22 of the semiconductor chip 21 by using the heated pressurizing / heating tool 26.
In this method, the bumps 24 are thermally transferred to the aluminum electrodes 22 by applying pressure to the aluminum electrodes 22.
【0008】前記の第1及び第2の方法のいずれの方法
においても、半導体チップ21のアルミ電極22にバン
プ24を形成する工程は、非常に多く且つ複雑なプロセ
スが必要となる。また、半導体チップ21のアルミ電極
22にバンプ24を形成する工程において、良品であっ
た半導体チップ21が不良化することもあるので、全体
としての半導体装置の製造コストが増大するという問題
もある。In any of the first and second methods described above, the step of forming the bumps 24 on the aluminum electrodes 22 of the semiconductor chip 21 requires a large number of complicated processes. In addition, in the process of forming the bumps 24 on the aluminum electrodes 22 of the semiconductor chip 21, the non-defective semiconductor chip 21 may become defective, which causes a problem of increasing the manufacturing cost of the semiconductor device as a whole.
【0009】そこで、最近では無電解めっき法によって
バンプ24を形成する方法が提案されている。この電解
めっきによる方法は、図22に示すようなプロセスで行
なうことができる。すなわち、NaOH溶液や燐酸溶液
を用いるライトエッチングをアルミ電極22に施して、
アルミ電極22の表面の自然酸化膜を除去した後、アル
ミ電極22の表面が再度酸化することを防ぐために、ア
ルミ電極22の表面に対してジンケート処理を施して、
アルミ電極22の表面にZn層を形成する。その後、半
導体チップ21を無電解のNiめっき液に浸漬して、Z
nとNiとの置換反応を起こさせてアルミ電極22の表
面にNiを析出させる。所定の膜厚のNiを析出させた
後、半導体チップ21をAuの無電解めっき液に浸漬し
て、析出したNiの表面に薄くAuめっきを行なう。こ
の無電解めっきを用いる方法によると、半導体チップ2
1を無電解めっき液に浸漬するだけで、アルミ電極22
に直接且つ選択的にバンプ24が形成できるので、大き
なコストメリットがある。Therefore, recently, a method of forming the bumps 24 by electroless plating has been proposed. This electrolytic plating method can be performed by a process as shown in FIG. That is, the aluminum electrode 22 is subjected to light etching using a NaOH solution or a phosphoric acid solution,
After removing the natural oxide film on the surface of the aluminum electrode 22, a zincate treatment is applied to the surface of the aluminum electrode 22 in order to prevent the surface of the aluminum electrode 22 from being oxidized again.
A Zn layer is formed on the surface of the aluminum electrode 22. After that, the semiconductor chip 21 is immersed in an electroless Ni plating solution, and Z
A substitution reaction between n and Ni is caused to deposit Ni on the surface of the aluminum electrode 22. After depositing Ni with a predetermined film thickness, the semiconductor chip 21 is immersed in an electroless plating solution of Au, and the surface of the deposited Ni is thinly plated with Au. According to the method using the electroless plating, the semiconductor chip 2
Simply immersing 1 into the electroless plating solution, the aluminum electrode 22
Since the bumps 24 can be directly and selectively formed on the substrate, there is a great cost merit.
【0010】[0010]
【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置は、以下に説明するような種々の問題を
有している。However, the conventional semiconductor device has various problems as described below.
【0011】まず、半導体装置の製造プロセスにおいて
は、拡散プロセスが終了してバンプの形成プロセスを行
なう前に、通常、半導体チップに対してプローブ検査を
行なうが、この際、プローバーのプローブ端子をアルミ
電極に接触させる必要があるので、アルミ電極の面積を
所定以下に小さくできない。アルミ電極は数百個から数
千個も設けられるので、半導体チップひいては半導体チ
ップ同士が積層されてなる半導体装置の小型化が制約を
受けるという問題がある。First, in a semiconductor device manufacturing process, a semiconductor chip is normally probed before the bump formation process after the diffusion process is completed. At this time, the probe terminal of the prober is made of aluminum. Since it is necessary to contact the electrode, the area of the aluminum electrode cannot be reduced below a predetermined value. Since hundreds to thousands of aluminum electrodes are provided, there is a problem in that miniaturization of a semiconductor chip, and thus a semiconductor device in which semiconductor chips are stacked, is restricted.
【0012】また、プローブ検査を行なう際、金属製の
プローバーがアルミ電極の表面に接触してスクライブす
るので、アルミ電極の表面に傷ができるという問題があ
る。この状態で後工程の無電解めっきを行なうと、アル
ミ電極の表面の形状がそのまま反映する状態でNiが析
出していくため、バンプの最終形状がいびつになる。こ
の結果、半導体チップに形成された多数のバンプの高さ
にばらつきが生じるので、第1の半導体チップと第2の
半導体チップとを積層したときに、第1の半導体チップ
の第1のアルミ電極と第2の半導体チップの第2のアル
ミ電極との間に電気的な導通が取れない場合が生じてし
まうという問題がある。Further, when the probe inspection is performed, the metal prober comes into contact with the surface of the aluminum electrode and scribes, so that the surface of the aluminum electrode is damaged. If electroless plating in the subsequent step is performed in this state, Ni will be deposited in a state where the surface shape of the aluminum electrode is reflected as it is, and the final shape of the bump becomes distorted. As a result, the heights of many bumps formed on the semiconductor chip vary, so that when the first semiconductor chip and the second semiconductor chip are stacked, the first aluminum electrode of the first semiconductor chip is stacked. There is a problem that electrical connection may not be established between the second aluminum electrode and the second aluminum electrode of the second semiconductor chip.
【0013】また、半導体チップに面積の異なるアルミ
電極を形成した場合、無電解めっきにより例えばNiを
析出させてバンプを形成すると、面積の大きいアルミ電
極に形成されるバンプは面積の小さいアルミ電極に形成
されるバンプに比べて高さが高くなる。このため、第1
の半導体チップと第2の半導体チップとを積層した場
合、面積の大きいアルミ電極は対向するアルミ電極と電
気的導通が取りやすいが、面積の小さいアルミ電極は対
向するアルミ電極と電気的導通が取りにくくなり、不良
品が発生するという問題がある。Further, when aluminum electrodes having different areas are formed on the semiconductor chip, if, for example, Ni is deposited by electroless plating to form bumps, the bumps formed on the aluminum electrodes having a large area become aluminum electrodes having a small area. The height is higher than that of the formed bump. Therefore, the first
When the semiconductor chip and the second semiconductor chip are stacked, the aluminum electrode having a large area is easily electrically connected to the opposing aluminum electrode, but the aluminum electrode having a small area is electrically connected to the opposing aluminum electrode. There is a problem that it becomes difficult to produce defective products.
【0014】前記に鑑み、本発明は、第1の半導体チッ
プと第2の半導体チップとが積層されてなる半導体装置
の小型化を図ると共に、第1の半導体チップと第2の半
導体チップとが電気的に確実に導通されるようにするこ
とを目的とする。In view of the above, the present invention aims at downsizing of a semiconductor device in which a first semiconductor chip and a second semiconductor chip are laminated, and at the same time, the first semiconductor chip and the second semiconductor chip are The purpose is to ensure electrical conduction.
【0015】[0015]
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、第1及び第2の半導体チップに形成され
る電極を、電気的接続をするための接続用電極とプロー
ブ検査に用いる検査用電極とに分けて形成し、接続用電
極は電気的接続が取れる範囲で面積を小さくする一方、
検査用電極の面積はプローブ端子が接触可能な程度の大
きさにするものである。In order to achieve the above-mentioned object, the present invention provides a connection electrode for electrically connecting electrodes formed on the first and second semiconductor chips and a probe test. It is formed separately from the inspection electrode used, and the connection electrode has a small area within the range where electrical connection can be made.
The area of the inspection electrode is set so that the probe terminal can contact it.
【0016】本発明に係る半導体装置は、第1の機能素
子を有する第1の半導体チップと、第2の機能素子を有
する第2の半導体チップと、前記第1の半導体チップの
主面に形成され、前記第1の機能素子の電気的特性を検
査するための第1の検査用電極と、前記第1の半導体チ
ップの主面に形成され、前記第1の検査用電極よりも小
さい面積を有し且つ前記第1の機能素子と電気的に接続
されている第1の接続用電極と、前記第2の半導体チッ
プの主面に形成され、前記第2の機能素子の電気的特性
を検査するための第2の検査用電極と、前記第2の半導
体チップの主面に形成され、前記第2の検査用電極より
も小さい面積を有し且つ前記第2の機能素子と電気的に
接続されている第2の接続用電極と、前記第1の接続用
電極及び前記第2の接続用電極のうちの少なくとも一方
の上に形成されたバンプとを備え、前記第1の半導体チ
ップと前記第2の半導体チップとは、それぞれの主面が
対向する状態で両者の間に介在する絶縁性樹脂により一
体化されており、前記第1の機能素子と前記第2の機能
素子とは、前記第1の接続用電極と前記第2の接続用電
極とが前記バンプを介して接合することにより、電気的
に接続している構成である。 A semiconductor device according to the present invention is formed on a first semiconductor chip having a first functional element, a second semiconductor chip having a second functional element, and a main surface of the first semiconductor chip. And a first inspection electrode for inspecting the electrical characteristics of the first functional element and an area formed on the main surface of the first semiconductor chip, the area being smaller than that of the first inspection electrode. A first connection electrode that is provided and is electrically connected to the first functional element, and an electrical characteristic of the second functional element that is formed on the main surface of the second semiconductor chip and is inspected. And a second inspection electrode, which is formed on the main surface of the second semiconductor chip, has an area smaller than that of the second inspection electrode, and is electrically connected to the second functional element. Second connecting electrode, the first connecting electrode and the second connecting electrode A bump formed on at least one of the connection electrodes, and the first semiconductor chip and the second semiconductor chip are interposed between the two in a state where their main surfaces face each other. The first functional element and the second functional element are integrated by an insulating resin, and the first connection electrode and the second connection electrode are bonded to each other through the bump. By doing so , they are electrically connected .
【0017】本発明に係る半導体装置によると、第1の
半導体チップの主面に形成される電極を、第1の機能素
子の電気的特性を検査するための第1の検査用電極と、
第1の機能素子と電気的に接続されている第1の接続用
電極とに分けて形成したと共に、第2の半導体チップの
主面に形成される電極を、第2の機能素子の電気的特性
を検査するための第2の検査用電極と、第2の機能素子
と電気的に接続されている第2の接続用電極とに分けて
形成したため、第1及び第2の接続用電極にプローブ検
査用のプローブ端子を接触する必要がないので、プロー
ブ検査工程において第1及び第2の接続用電極に傷が付
着しない。 According to the semiconductor device of the present invention, the electrode formed on the main surface of the first semiconductor chip is provided with a first inspection electrode for inspecting the electrical characteristics of the first functional element,
The electrode formed on the main surface of the second semiconductor chip is formed separately from the first functional element and the first connection electrode electrically connected to the second functional element. Since the second inspection electrode for inspecting the characteristics and the second connection electrode electrically connected to the second functional element are separately formed, the first and second connection electrodes are formed. Since it is not necessary to contact the probe terminals for probe inspection, scratches do not adhere to the first and second connection electrodes in the probe inspection process.
【0018】[0018]
【0019】[0019]
【0020】[0020]
【0021】[0021]
【0022】本発明に係る半導体装置の製造方法は、第
1の機能素子を有する第1の半導体チップの主面に、前
記第1の機能素子の電気的特性を検査するための第1の
検査用電極及び該第1の検査用電極よりも小さい面積を
有し且つ前記第1の機能素子と電気的に接続されている
第1の接続用電極を形成すると共に、第2の機能素子を
有する第2の半導体チップの主面に、前記第2の機能素
子の電気的特性を検査するための第2の検査用電極及び
該第2の検査用電極よりも小さい面積を有し且つ前記第
2の機能素子と電気的に接続されている第2の接続用電
極を形成する電極形成工程と、前記第1の接続用電極及
び前記第2の接続用電極のうちの少なくとも一方の上に
バンプを形成するバンプ形成工程と、前記第1の接続用
電極と前記第2の接続用電極とを前記バンプを介して接
合する接合工程と、前記第1の半導体チップと前記第2
の半導体チップとを、それぞれの主面が対向する状態で
両者の間に介在する絶縁性樹脂により一体化する一体化
工程とを備えている構成である。In the method of manufacturing a semiconductor device according to the present invention, a first inspection for inspecting the electrical characteristics of the first functional element is performed on the main surface of the first semiconductor chip having the first functional element. Forming a first connection electrode having an area smaller than that of the test electrode and the first inspection electrode and electrically connected to the first functional element, and having a second functional element The main surface of the second semiconductor chip has a second inspection electrode for inspecting the electrical characteristics of the second functional element, and an area smaller than the second inspection electrode and the second inspection electrode. A step of forming a second connection electrode electrically connected to the functional element, and forming a bump on at least one of the first connection electrode and the second connection electrode. A bump forming step of forming the first connecting electrode and the second connecting electrode; A bonding step of bonding the connection electrode via the bump, wherein the first semiconductor chip and the second
A semiconductor chip, a configuration in which each of the main surface and a integration step of integrating an insulating resin interposed therebetween in a state of facing.
【0023】本発明に係る半導体装置の製造方法による
と、第1の半導体チップの主面には、第1の機能素子の
電気的特性を検査するための第1の検査用電極及び第1
の機能素子と電気的に接続されている第1の接続用電極
とが形成されていると共に、第2の半導体チップの主面
には、第2の機能素子の電気的特性を検査するための第
2の検査用電極及び第2の機能素子と電気的に接続され
ている第2の接続用電極が形成されているため、第1及
び第2の検査用電極をプローブ検査用に用いる一方、第
1及び第2の接続用電極にはプローブ端子を接触させる
必要がない。 According to the method of manufacturing a semiconductor device according to the present invention
And a first inspection electrode for inspecting the electrical characteristics of the first functional element and the first inspection electrode on the main surface of the first semiconductor chip.
And a first connecting electrode electrically connected to the functional element of the second functional element are formed on the main surface of the second semiconductor chip for inspecting the electrical characteristic of the second functional element. Since the second inspection electrode and the second connection electrode electrically connected to the second functional element are formed, the first and second inspection electrodes are used for probe inspection, It is not necessary to contact the probe terminals with the first and second connection electrodes.
【0024】[0024]
【0025】[0025]
【0026】[0026]
【0027】[0027]
【0028】[0028]
【0029】[0029]
(第1の実施の形態)以下、本発明の第1の実施形態に
係る半導体装置について、図1を参照しながら説明す
る。(First Embodiment) A semiconductor device according to a first embodiment of the present invention will be described below with reference to FIG.
【0030】図1は第1の実施形態に係る半導体装置の
断面構造を示しており、図示は省略するが、第1の半導
体チップ110内には第1の機能素子が形成されている
と共に、第2の半導体チップ120内には第2の機能素
子が形成されている。FIG. 1 shows a sectional structure of the semiconductor device according to the first embodiment. Although not shown, the first functional element is formed in the first semiconductor chip 110, and A second functional element is formed in the second semiconductor chip 120.
【0031】図1に示すように、第1の半導体チップ1
10の主面には、第1の機能素子の電気的特性を検査す
るためのアルミニウムよりなる第1の検査用電極111
と、該第1の検査用電極111よりも小さい面積を有
し、第1の機能素子と電気的に接続されているアルミニ
ウムよりなる第1の接続用電極112とが形成されてい
る。また、第1の半導体チップ120の主面には、第2
の機能素子の電気的特性を検査するためのアルミニウム
よりなる第2の検査用電極121と、該第2の検査用電
極121よりも小さい面積を有し、第2の機能素子と電
気的に接続されているアルミニウムよりなる第2の接続
用電極122とが形成されている。この場合、第1の接
続用電極112と第2の接続用電極122とは互いに対
向する位置に形成されている。As shown in FIG. 1, the first semiconductor chip 1
On the main surface of 10, the first inspection electrode 111 made of aluminum for inspecting the electrical characteristics of the first functional element is provided.
And a first connection electrode 112 made of aluminum and having an area smaller than that of the first inspection electrode 111 and electrically connected to the first functional element. In addition, a second surface is formed on the main surface of the first semiconductor chip 120.
Second inspection electrode 121 made of aluminum for inspecting the electrical characteristics of the functional element, and has an area smaller than that of the second inspection electrode 121 and is electrically connected to the second functional element. The second connection electrode 122 made of aluminum is formed. In this case, the first connection electrode 112 and the second connection electrode 122 are formed at positions facing each other.
【0032】第1の接続用電極112の上には第1のバ
ンプ113が形成されていると共に、第1の検査用電極
111の上には第2のバンプ114が形成されおり、第
1の半導体チップ110の主面における第1のバンプ1
13及び第2のバンプ114が形成されていない領域に
は第1の保護膜115が形成されている。また、第2の
接続用電極122の上には第3のバンプ123が形成さ
れていると共に、第2の検査用電極121の上には第4
のバンプ124が形成されており、第2の半導体チップ
120の主面における第3のバンプ123及び第4のバ
ンプ124が形成されていない領域には第2の保護膜1
25が形成されている。この場合、第1、第2、第3及
び第4のバンプ113、114、123、124は、そ
れぞれ無電解めっき法により形成されたZn層、Ni層
及びAu層よりなる3層構造を有している。A first bump 113 is formed on the first connection electrode 112, and a second bump 114 is formed on the first inspection electrode 111. First bump 1 on main surface of semiconductor chip 110
A first protective film 115 is formed in a region where 13 and the second bump 114 are not formed. A third bump 123 is formed on the second connection electrode 122, and a fourth bump is formed on the second inspection electrode 121.
Bumps 124 are formed on the main surface of the second semiconductor chip 120, and the second protective film 1 is formed on a region of the main surface of the second semiconductor chip 120 where the third bumps 123 and the fourth bumps 124 are not formed.
25 are formed. In this case, the first, second, third and fourth bumps 113, 114, 123 and 124 each have a three-layer structure including a Zn layer, a Ni layer and an Au layer formed by electroless plating. ing.
【0033】第1の接続用電極112と第1の検査用電
極111とは図示しない第1の金属配線により接続され
ていると共に、第2の接続用電極122と第2の検査用
電極121とは第2の金属配線126により接続されて
いる。これにより、第1の検査用電極111は第1の接
続用電極112を介して第1の機能素子と電気的に接続
されていると共に、第2の検査用電極121は第2の接
続用電極122を介して第2の機能素子と電気的に接続
されている。尚、第1の検査用電極111は第1の接続
用電極112を介することなく第1の機能素子と直接に
接続されていてもよいし、また、第2の検査用電極12
1は第2の接続用電極122を介することなく第2の機
能素子と直接に接続されていてもよい。The first connection electrode 112 and the first inspection electrode 111 are connected to each other by a first metal wiring (not shown), and the second connection electrode 122 and the second inspection electrode 121 are connected to each other. Are connected by a second metal wiring 126. As a result, the first inspection electrode 111 is electrically connected to the first functional element via the first connection electrode 112, and the second inspection electrode 121 is the second connection electrode. It is electrically connected to the second functional element via 122. The first inspection electrode 111 may be directly connected to the first functional element without the first connection electrode 112, or the second inspection electrode 12 may be connected.
1 may be directly connected to the second functional element without passing through the second connection electrode 122.
【0034】第1のバンプ113と第3のバンプ123
とが接合することにより、第1の接続用電極112と第
2の接続用電極122とは電気的に接続されている。ま
た、第1の半導体チップ110と第2の半導体チップ1
20とは、それぞれの主面が対向する状態で両者の間に
介在する絶縁性樹脂130により一体化されている。The first bump 113 and the third bump 123
By joining and, the first connection electrode 112 and the second connection electrode 122 are electrically connected. In addition, the first semiconductor chip 110 and the second semiconductor chip 1
20 is integrated by an insulating resin 130 interposed between the two with their main surfaces facing each other.
【0035】第1の実施形態に係る半導体装置による
と、第1の半導体チップ110においては第1の接続用
電極112と第1の検査用電極111とを設けると共
に、第2の半導体チップ120においては第2の接続用
電極122と第2の検査用電極121とを設けたため、
第1及び第2の検査用電極111、121にプローブ端
子を接触する一方、第1及び第2の接続用電極112、
122にプローブ端子を接触することなく、プローブ検
査を行なうことができる。このため、第1及び第2の接
続用電極112、122にプローブ検査工程において傷
が付着する事態を回避できるので、該第1及び第2の接
続用電極112、122の上に、良好な形状を持ち且つ
高さが均一な第1及び第3のバンプ113、123を形
成することができ、これにより、第1のバンプ113と
第2のバンプ123との接合が確実になる。According to the semiconductor device of the first embodiment, the first semiconductor chip 110 is provided with the first connection electrode 112 and the first inspection electrode 111, and the second semiconductor chip 120 is provided. Has the second connection electrode 122 and the second inspection electrode 121,
While the probe terminals are in contact with the first and second inspection electrodes 111 and 121, the first and second connection electrodes 112,
The probe inspection can be performed without contacting the probe terminal with 122. For this reason, it is possible to avoid a situation in which scratches are attached to the first and second connection electrodes 112 and 122 in the probe inspection process, and a good shape is formed on the first and second connection electrodes 112 and 122. It is possible to form the first and third bumps 113 and 123 having a uniform height and having a uniform height, which ensures the bonding between the first bump 113 and the second bump 123.
【0036】また、プローブ端子が接続されるために所
定の大きさが必要な第1及び第2の検査用電極111、
121の数をプローブ検査に必要な限度で低減すること
ができる。また、第1及び第2の接続用電極112、1
22の面積を第1及び第3のバンプ113、123を介
して接合できる程度に小さくできると共に、第1及び第
2の接続用電極112、122は面積が小さいために配
置する場所に制約がなくなり、第1及び第2の半導体チ
ップ110、120の主面における僅かな領域に設ける
ことができる。このため、第1及び第2の半導体チップ
110、120を小型化することが可能になる。Further, the first and second inspection electrodes 111, which require a predetermined size for connecting the probe terminals,
The number of 121 can be reduced to the limit required for probe inspection. Also, the first and second connection electrodes 112, 1
The area of 22 can be made small enough to be bonded via the first and third bumps 113 and 123, and the first and second connection electrodes 112 and 122 are small in area, so that there is no restriction on the place where they are arranged. , The first and second semiconductor chips 110 and 120 can be provided in a small area on the main surface. Therefore, it is possible to downsize the first and second semiconductor chips 110 and 120.
【0037】また、第1、第2、第3及び第4のバンプ
113、114、123、124を無電解めっき法によ
り形成するため、第1及び第2の検査用電極111、1
21並びに第1及び第2の接続用電極112、122を
無電解めっき液に浸漬するだけで、第1、第2、第3及
び第4のバンプ113、114、123、124を選択
的に形成できるので、製造コストを低減することができ
る。Further, since the first, second, third and fourth bumps 113, 114, 123 and 124 are formed by the electroless plating method, the first and second inspection electrodes 111 and 1 are formed.
The first, second, third, and fourth bumps 113, 114, 123, and 124 are selectively formed only by immersing 21 and the first and second connection electrodes 112 and 122 in an electroless plating solution. Therefore, the manufacturing cost can be reduced.
【0038】また、第2の半導体チップ120は第1の
半導体チップ110よりも大きいと共に、第2の検査用
電極121は第2の半導体チップ120の周縁部におけ
る第1の半導体チップ110と対向していない領域に形
成されているため、第2の検査用電極121にプローブ
端子を接触させて、第1の半導体チップ110と第2の
半導体チップ120とが一体化されてなる半導体装置に
対してプローブ検査を行なうことができる。The second semiconductor chip 120 is larger than the first semiconductor chip 110, and the second inspection electrode 121 faces the first semiconductor chip 110 in the peripheral portion of the second semiconductor chip 120. Since it is formed in a non-exposed region, a probe terminal is brought into contact with the second inspection electrode 121, and a semiconductor device in which the first semiconductor chip 110 and the second semiconductor chip 120 are integrated is formed. A probe test can be performed.
【0039】以下、第1の実施形態に係る半導体装置の
製造方法について図2〜図10を参照しながら説明す
る。The method of manufacturing the semiconductor device according to the first embodiment will be described below with reference to FIGS.
【0040】まず、第1の機能素子が形成された第1の
半導体チップ110の主面に第1の検査用電極111及
び第1の接続用電極112を形成した後、図2に示すよ
うに、第1の半導体チップ110の主面における第1の
バンプ113及び第2のバンプ114を形成しない領域
に第1の保護膜115を堆積し、その後、第1の検査用
電極111及び第1の接続用電極112に対して脱脂処
理及びライトエッチングを行なって、第1の検査用電極
111及び第1の接続用電極112の表面に形成された
自然酸化膜116のうち第1の保護膜115から露出す
る部分を除去する。First, after forming the first inspection electrode 111 and the first connection electrode 112 on the main surface of the first semiconductor chip 110 on which the first functional element is formed, as shown in FIG. , A first protective film 115 is deposited on a region of the main surface of the first semiconductor chip 110 where the first bump 113 and the second bump 114 are not formed, and thereafter, the first inspection electrode 111 and the first inspection film 111 are formed. The connection electrode 112 is degreased and light-etched so that the first protective film 115 of the natural oxide film 116 formed on the surfaces of the first inspection electrode 111 and the first connection electrode 112 is removed. Remove exposed parts.
【0041】次に、第1の検査用電極111及び第1の
接続用電極112の再酸化を防止するために、無電解N
iめっきの前処理工程として、第1の検査用電極111
及び第1の接続用電極112の表面に対してZn置換処
理を行なって、図3に示すように、第1の検査用電極1
11及び第1の接続用電極112の表面にZn層117
を形成する。尚、前処理工程としては、Zn層117を
形成する代わりに、Pd層やNi層を形成してもよい。Next, in order to prevent reoxidation of the first inspection electrode 111 and the first connection electrode 112, electroless N 2
As a pretreatment step for i plating, the first inspection electrode 111 is used.
Then, the surface of the first connection electrode 112 and the surface of the first connection electrode 112 are subjected to Zn substitution treatment, and as shown in FIG.
11 and the Zn layer 117 on the surface of the first connection electrode 112.
To form. In the pretreatment process, a Pd layer or a Ni layer may be formed instead of forming the Zn layer 117.
【0042】次に、第1の検査用電極111及び第1の
接続用電極112を無電解Niめっき液に浸漬して、図
4に示すように、第1及び第2のバンプ113、114
のコアとなるNi厚付け層118を形成する。Next, the first inspecting electrode 111 and the first connecting electrode 112 are immersed in an electroless Ni plating solution, and as shown in FIG. 4, the first and second bumps 113 and 114 are formed.
Forming a Ni thickening layer 118 to be the core of.
【0043】次に、第1の検査用電極111及び第1の
接続用電極112を無電解Auめっき液に浸漬して、図
5に示すように、Ni厚付け層118の表面にAu層1
19を形成する。これにより、Zn層、Ni層及びAu
層の3層構造よりなる第1及び第2のバンプ113、1
14が形成される。Next, the first inspection electrode 111 and the first connection electrode 112 are immersed in an electroless Au plating solution, and the Au layer 1 is formed on the surface of the Ni thickening layer 118 as shown in FIG.
19 is formed. Thereby, the Zn layer, the Ni layer and the Au layer are formed.
First and second bumps 113, 1 having a three-layer structure of layers
14 is formed.
【0044】尚、図示は省略しているが、第2の機能素
子が形成された第2の半導体チップ120の主面に第2
の検査用電極121及び第2の接続用電極122を形成
した後、第2の半導体チップ120の主面における第3
のバンプ123及び第4のバンプ124を形成しない領
域に第1の保護膜125を堆積し、その後、第2の検査
用電極121及び第2の接続用電極122の表面に、Z
n層、Ni層及びAu層よりなる第3及び第4のバンプ
123、124を形成する。Although not shown, the second semiconductor chip 120 on which the second functional element is formed has a second surface on the main surface.
After forming the inspection electrode 121 and the second connection electrode 122, the third electrode on the main surface of the second semiconductor chip 120 is formed.
First protective film 125 is deposited on the regions where the bumps 123 and the fourth bumps 124 are not formed, and then Z is formed on the surfaces of the second inspection electrode 121 and the second connection electrode 122.
Third and fourth bumps 123, 124 made of an n layer, a Ni layer and an Au layer are formed.
【0045】以下、第1及び第2の検査用電極111、
121、第1及び第2の接続用電極112、122並び
に第1〜第4のバンプ113、114、123、124
の寸法及び具体的な製造方法について説明する。Hereinafter, the first and second inspection electrodes 111,
121, first and second connection electrodes 112 and 122, and first to fourth bumps 113, 114, 123, and 124.
The dimensions and the specific manufacturing method will be described.
【0046】第1の実施形態においては、第1及び第2
の検査用電極111、121の寸法は92×92μm、
ピッチは150μmであって、第1及び第2の接続用電
極112、122の寸法は15μmφ、ピッチは30μ
mである。また、第1及び第2の検査用電極111、1
21並びに第1及び第2の接続用電極112、122
は、スパッタ法により形成し、厚さは約1μmであっ
て、材料はAl−1%Si−0.5%Cuである。In the first embodiment, the first and second
The inspection electrodes 111 and 121 have dimensions of 92 × 92 μm,
The pitch is 150 μm, the dimensions of the first and second connection electrodes 112 and 122 are 15 μmφ, and the pitch is 30 μm.
m. In addition, the first and second inspection electrodes 111, 1
21 and the first and second connection electrodes 112, 122
Is formed by a sputtering method, has a thickness of about 1 μm, and is made of Al-1% Si-0.5% Cu.
【0047】第1及び第2の保護膜115、125は厚
さ1μmのSi3 N4 膜である。The first and second protective films 115 and 125 are Si 3 N 4 films having a thickness of 1 μm.
【0048】第1及び第2の検査用電極111、121
並びに第1及び第2の接続用電極112、122に対す
るライトエッチング処理としては、第1及び第2の検査
用電極111、121並びに第1及び第2の接続用電極
112、122をリン酸溶液又はNaOH溶液に浸漬し
て、各電極の表面を0.1μm程度除去する。First and second inspection electrodes 111 and 121
As the light etching process for the first and second connection electrodes 112 and 122, the first and second inspection electrodes 111 and 121 and the first and second connection electrodes 112 and 122 are treated with a phosphoric acid solution or The surface of each electrode is removed by about 0.1 μm by immersing in a NaOH solution.
【0049】第1及び第2の検査用電極111、121
並びに第1及び第2の接続用電極112、122に対す
るZn置換処理としては、約50nmの膜厚を有するZ
n層117を形成する。First and second inspection electrodes 111 and 121
Also, as the Zn substitution treatment for the first and second connection electrodes 112 and 122, Z having a film thickness of about 50 nm is used.
The n-layer 117 is formed.
【0050】Ni厚付け層118の形成工程としては、
無電解Niめっき液として硫酸ニッケルを主成分とする
ものを用いて、90℃の無電解Niめっき液に10分間
浸漬することにより行ない、厚さが約4μmのNi厚付
け層118を析出させる。As the step of forming the Ni thickening layer 118,
An electroless Ni plating solution containing nickel sulfate as a main component is used and immersed in an electroless Ni plating solution at 90 ° C. for 10 minutes to deposit a Ni thickening layer 118 having a thickness of about 4 μm.
【0051】Au層119の形成工程としては、無電解
Auめっき液としてシアン系のものを用いて、90℃の
無電解Auめっき液に30分間浸漬することにより行な
い、厚さが0.1〜0.3μm程度のAu層119を形
成する。尚、通常の膜厚のAu層119に代えて厚肉の
Au層を形成する場合には、Au層119の表面に厚付
け用のAuめっきを行なう。この場合には、73℃のシ
アン系のめっき液に20分程度浸漬することにより、厚
さが約2μm程度のAu層を形成する。The step of forming the Au layer 119 is carried out by using a cyan-based electroless Au plating solution and immersing it in the electroless Au plating solution at 90 ° C. for 30 minutes to obtain a thickness of 0.1 to 0.1. An Au layer 119 of about 0.3 μm is formed. When a thick Au layer is formed instead of the Au layer 119 having a normal thickness, the surface of the Au layer 119 is plated with Au for thickening. In this case, the Au layer having a thickness of about 2 μm is formed by immersing it in a cyan plating solution at 73 ° C. for about 20 minutes.
【0052】以下、第1の半導体チップ110と第2の
半導体チップ120とを積層して一体化する工程につい
て説明する。The process of stacking and integrating the first semiconductor chip 110 and the second semiconductor chip 120 will be described below.
【0053】まず、図6に示すように、第1の半導体チ
ップ110をその裏面から加圧ツール132により保持
した状態で、第1の半導体チップ110の第1のバンプ
113と第2の半導体チップ120の第3のバンプ12
3とを位置合わせする。First, as shown in FIG. 6, with the back surface of the first semiconductor chip 110 held by the pressing tool 132, the first bumps 113 and the second semiconductor chips of the first semiconductor chip 110 are held. 120 third bump 12
Align 3 with.
【0054】次に、図7に示すように、第3のバンプ1
23の上に全面に亘って光硬化型の絶縁性樹脂130を
塗布した後、図8に示すように、加圧ツール132を降
下させて第1の半導体チップ110を第2の半導体チッ
プ120に対して押圧することにより、第1のバンプ1
13と第3のバンプ123とを接合する。この工程にお
いて、第1の半導体チップ110を第2の半導体チップ
120に対して押圧すると、絶縁性樹脂130は第1の
バンプ113と第3のバンプ123と間から周辺に押し
出されて両者の間には実質的に残存しない。Next, as shown in FIG. 7, the third bump 1
After the photo-curable insulating resin 130 is applied over the entire surface of 23, the pressure tool 132 is lowered to move the first semiconductor chip 110 to the second semiconductor chip 120 as shown in FIG. By pressing against the first bump 1
13 and the third bump 123 are joined. In this step, when the first semiconductor chip 110 is pressed against the second semiconductor chip 120, the insulating resin 130 is extruded to the periphery from between the first bump 113 and the third bump 123, and between them. Practically does not remain.
【0055】次に、図9に示すように、第1の半導体チ
ップ110と第2の半導体チップ120との間に存在す
る絶縁性樹脂130に対して紫外線照射装置133から
紫外線を照射して絶縁性樹脂130を硬化させることに
より、第1の半導体チップ110と第2の半導体チップ
120とを一体化する。Next, as shown in FIG. 9, the insulating resin 130 existing between the first semiconductor chip 110 and the second semiconductor chip 120 is irradiated with ultraviolet rays from the ultraviolet ray irradiation device 133 to be insulated. By curing the resin 130, the first semiconductor chip 110 and the second semiconductor chip 120 are integrated.
【0056】次に、図10に示すように、加圧ツール1
32を上昇させて、第1の半導体チップ110の裏面に
加えていた加圧力を解放すると、第1の実施形態に係る
半導体装置が得られる。Next, as shown in FIG. 10, the pressure tool 1
The semiconductor device according to the first embodiment is obtained by raising 32 to release the pressure applied to the back surface of the first semiconductor chip 110.
【0057】(第2の実施の形態)以下、本発明の第2
の実施形態に係る半導体装置について、図11を参照し
ながら説明する。(Second Embodiment) The second embodiment of the present invention will be described below.
The semiconductor device according to the embodiment will be described with reference to FIG.
【0058】第2の実施形態において、第1の実施形態
と同様の部材には同一の符号を付すことにより説明を省
略する。In the second embodiment, the same members as those in the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
【0059】第2の実施形態の特徴として、第1のバン
プ113又は第3のバンプ123の先端部には、第1の
バンプ113と第2のバンプ123との隙間のばらつき
を吸収する軟金属よりなる隙間調整用バンプ135が一
体的に設けられている。このため、第1又は第2の接続
用電極112、122の面積が異なることに起因して第
1のバンプ113と第3のバンプ123との隙間にばら
つきが生じても、第1のバンプ113と第3のバンプ1
23とを確実に接合することができるので、第1の接続
用電極112と第2の接続用電極122とを確実に接続
することができる。A feature of the second embodiment is that the first bump 113 or the third bump 123 has a tip end portion made of a soft metal that absorbs the variation in the gap between the first bump 113 and the second bump 123. The gap adjusting bump 135 is integrally formed. Therefore, even if the gap between the first bump 113 and the third bump 123 varies due to the difference in area of the first or second connection electrode 112, 122, the first bump 113 And the third bump 1
Since it is possible to surely bond 23 to 23, it is possible to reliably connect the first connection electrode 112 and the second connection electrode 122.
【0060】以下、第2の実施形態に係る半導体装置の
製造方法について図12〜図18を参照しながら説明す
る。The method of manufacturing the semiconductor device according to the second embodiment will be described below with reference to FIGS.
【0061】まず、第1の実施形態に係る半導体装置の
製造方法と同様にして、第1の機能素子が形成された第
1の半導体チップ110の主面に第1の検査用電極11
1及び第1の接続用電極112を形成した後、第1の半
導体チップ110の主面における第1のバンプ113及
び第2のバンプ114を形成しない領域に第1の保護膜
115を堆積する(図11を参照)。その後、第1の検
査用電極111及び第1の接続用電極112の表面に形
成された自然酸化膜のうち第1の保護膜115から露出
する部分を除去した後、第1の検査用電極111及び第
1の接続用電極112に第2のバンプ114及び第1の
バンプ113をそれぞれ形成する。First, similarly to the method of manufacturing the semiconductor device according to the first embodiment, the first inspection electrode 11 is formed on the main surface of the first semiconductor chip 110 on which the first functional element is formed.
After forming the first and first connection electrodes 112, a first protective film 115 is deposited on a region of the main surface of the first semiconductor chip 110 where the first bumps 113 and the second bumps 114 are not formed ( (See FIG. 11). Then, after removing a portion of the natural oxide film formed on the surfaces of the first inspection electrode 111 and the first connection electrode 112 from the first protective film 115, the first inspection electrode 111 is removed. Then, the second bump 114 and the first bump 113 are formed on the first connection electrode 112, respectively.
【0062】次に、図12に示すように、基板136の
上における第1のバンプ113と対応する位置に、電解
めっき法によりインジウムやインジウム−錫合金等の軟
金属よりなる隙間調整用バンプ135を形成する。隙間
調整用バンプ135は、直径が約10〜20μmφで、
高さが5〜10μm程度に形成する。その後、第1の半
導体チップ110をその裏面から加圧・加熱ツール13
7により保持した状態で、第1の半導体チップ110の
第1のバンプ113と基板136上の隙間調整用バンプ
135とを位置合わせする。その後、加圧・加熱ツール
137を下降させて、隙間調整用バンプ135を第1の
バンプ113に熱転写した後、図13に示すように、加
圧・加熱ツール137を上昇させる。この場合、加圧・
加熱ツール137の温度は150℃〜250℃程度であ
って、加圧力は1つの第1の接続用電極112当たり約
1〜10g程度である。このような加圧力で熱転写する
と、軟金属よりなる隙間調整用バンプ135が変形し
て、第1のバンプ113に熱転写された隙間調整用バン
プ135の先端面の第1の半導体チップ110の主面か
らの高さが均等になる。Next, as shown in FIG. 12, a gap adjusting bump 135 made of a soft metal such as indium or indium-tin alloy is formed on the substrate 136 at a position corresponding to the first bump 113 by electrolytic plating. To form. The gap adjusting bump 135 has a diameter of about 10 to 20 μmφ,
The height is about 5 to 10 μm. After that, the first semiconductor chip 110 is pressed from the back surface thereof with the pressing / heating tool 13
The first bump 113 of the first semiconductor chip 110 and the gap adjusting bump 135 on the substrate 136 are aligned with each other while being held by 7. Then, the pressure / heating tool 137 is lowered to thermally transfer the gap adjusting bumps 135 to the first bumps 113, and then the pressure / heating tool 137 is raised as shown in FIG. In this case, pressurization
The temperature of the heating tool 137 is about 150 ° C. to 250 ° C., and the pressing force is about 1 to 10 g per one first connecting electrode 112. When thermal transfer is performed with such a pressing force, the gap adjusting bumps 135 made of soft metal are deformed, and the tip surface of the gap adjusting bumps 135 thermally transferred to the first bumps 113 is the main surface of the first semiconductor chip 110. The height from is even.
【0063】尚、隙間調整用バンプ135の形成方法と
しては、熱転写法に代えて、軟金属の溶融液に第1のバ
ンプ113の先端部をディップすることにより、第1の
バンプ113の先端部に隙間調整用バンプ135を一体
に形成してもよい。As a method of forming the gap adjusting bumps 135, instead of the thermal transfer method, the tip end portions of the first bumps 113 are dipped in a melt of soft metal to dip the tip end portions of the first bumps 113. Alternatively, the gap adjusting bumps 135 may be integrally formed.
【0064】次に、第1の実施形態に係る半導体装置の
製造方法と同様にして、第2の機能素子が形成された第
2の半導体チップ120の主面に第2の検査用電極12
1及び第2の接続用電極122を形成した後、第2の半
導体チップ120の主面における第3のバンプ123及
び第4のバンプ124を形成しない領域に第2の保護膜
125を堆積する(図11を参照)。その後、第2の検
査用電極121及び第2の接続用電極122の表面に形
成された自然酸化膜のうち第2の保護膜125から露出
する部分を除去した後、第2の検査用電極121及び第
2の接続用電極122に第4のバンプ124及び第3の
バンプ123をそれぞれ形成する。Then, similarly to the method of manufacturing the semiconductor device according to the first embodiment, the second inspection electrode 12 is formed on the main surface of the second semiconductor chip 120 on which the second functional element is formed.
After forming the first and second connection electrodes 122, the second protective film 125 is deposited on the area of the main surface of the second semiconductor chip 120 where the third bump 123 and the fourth bump 124 are not formed ( (See FIG. 11). Then, after removing a portion of the natural oxide film formed on the surfaces of the second inspection electrode 121 and the second connection electrode 122 exposed from the second protective film 125, the second inspection electrode 121 is removed. A fourth bump 124 and a third bump 123 are formed on the second connection electrode 122 and the second connection electrode 122, respectively.
【0065】次に、図14に示すように、第1の半導体
チップ110をその裏面から加圧・加熱ツール137に
より保持した状態で、第1の半導体チップ110の第1
のバンプ113と第2の半導体チップ120の第3のバ
ンプ123とを位置合わせする。Next, as shown in FIG. 14, with the first semiconductor chip 110 held from the rear surface thereof by the pressing / heating tool 137, the first semiconductor chip 110 is removed from the first semiconductor chip 110.
And the third bump 123 of the second semiconductor chip 120 are aligned with each other.
【0066】次に、図15に示すように、第3のバンプ
123の上に全面に亘って光硬化型の絶縁性樹脂130
を塗布した後、図16に示すように、加圧・加熱ツール
137を降下させて第1の半導体チップ110を第2の
半導体チップ120に対して押圧することにより、第1
のバンプ113と第3のバンプ123とを接合する。絶
縁性樹脂130は第1のバンプ113と第3のバンプ1
23と間から周辺に押し出されて両者の間には実質的に
残存しない。Next, as shown in FIG. 15, a photo-curable insulating resin 130 is formed over the entire surface of the third bump 123.
After applying, the pressing / heating tool 137 is lowered to press the first semiconductor chip 110 against the second semiconductor chip 120, as shown in FIG.
The bump 113 and the third bump 123 are joined together. The insulating resin 130 is used for the first bump 113 and the third bump 1.
It is pushed out to the periphery from 23 and it does not substantially remain between both.
【0067】次に、図17に示すように、第1の半導体
チップ110と第2の半導体チップ120との間に存在
する絶縁性樹脂130に対して紫外線照射装置133か
ら紫外線を照射して絶縁性樹脂130を硬化させること
により、第1の半導体チップ110と第2の半導体チッ
プ120とを一体化する。Next, as shown in FIG. 17, the insulating resin 130 existing between the first semiconductor chip 110 and the second semiconductor chip 120 is irradiated with ultraviolet rays from the ultraviolet ray irradiation device 133 to be insulated. By curing the resin 130, the first semiconductor chip 110 and the second semiconductor chip 120 are integrated.
【0068】次に、図18に示すように、加圧・加熱ツ
ール137を上昇させて、第1の半導体チップ110の
裏面に加えていた加圧力を解放すると、第2の実施形態
に係る半導体装置が得られる。Next, as shown in FIG. 18, the pressurizing / heating tool 137 is raised to release the pressing force applied to the back surface of the first semiconductor chip 110, and the semiconductor according to the second embodiment. The device is obtained.
【0069】尚、第1及び第2の実施形態においては、
第1の検査用電極111に第2のバンプ114を形成す
ると共に第2の検査用電極121に第4のバンプ124
を形成したが、第2のバンプ114及び第4のバンプ1
24は形成しなくてもよい。Incidentally, in the first and second embodiments,
The second bump 114 is formed on the first inspection electrode 111 and the fourth bump 124 is formed on the second inspection electrode 121.
The second bump 114 and the fourth bump 1 are formed.
24 may not be formed.
【0070】また、第1及び第2の実施形態において
は、第1の接続用電極112に第1のバンプ113を形
成すると共に、第2の接続用電極122に第3のバンプ
123を形成したが、第1のバンプ113及び第3のバ
ンプ123のうちの一方のバンプはなくてもよい。この
場合には、第1の接続用電極122と第2の接続用電極
122とは第1のバンプ113又は第3のバンプ123
を介して接合される。In the first and second embodiments, the first bump 113 is formed on the first connection electrode 112, and the third bump 123 is formed on the second connection electrode 122. However, one of the first bump 113 and the third bump 123 may be omitted. In this case, the first connecting electrode 122 and the second connecting electrode 122 are the first bump 113 or the third bump 123.
Are joined through.
【0071】[0071]
【発明の効果】本発明に係る半導体装置によると、第1
及び第2の接続用電極にプローブ検査用のプローブ端子
を接触する必要がないため、プローブ検査工程において
第1及び第2の接続用電極に傷が付着しないので、第1
又は第2の接続用電極の上に形成されるバンプの形状が
いびつになったりバンプの高さにばらつきが生じたりす
る事態を回避でき、これにより、第1の接続用電極と第
2の接続用電極とがバンプを介して確実に接合する。According to the semiconductor device of the present invention , the first
Since it is not necessary to contact the probe terminal for probe inspection with the second and second connection electrodes, scratches do not adhere to the first and second connection electrodes during the probe inspection process.
Alternatively, it is possible to avoid a situation in which the shape of the bump formed on the second connection electrode becomes distorted or the height of the bump varies, and thus the first connection electrode and the second connection electrode can be prevented. The electrode for use is securely bonded via the bump.
【0072】また、従来は、接続用と検査用とを兼ねた
1種類の電極を備えていたため、すべての電極の面積を
プローブ端子が接触可能な程度に大きくしていたが、本
発明によると、電極を接続用と検査用とに分けたため、
プローブ端子が接触可能な大きい面積の第1及び第2の
検査用電極の数をプローブ検査に必要な最低限の数に低
減できると共に、第1及び第2の接続用電極の面積をプ
ローブ端子が接触しないのでバンプを介して接合可能な
程度に小さくできるため、第1及び第2の半導体チップ
の大きさを小さくできるので、両者が一体化されてなる
半導体装置の小型化を図ることができる。従って、本発
明によると、異なるLSIが形成された半導体チップ同
士が積層されてなる半導体装置の安定性及び信頼性の向
上並びに小型化を図ることができる。[0072] Also, conventionally, because it was provided with one electrode which also serves as the inspection and connection, but the area of all electrodes was increased enough to be contact probe pin and the
According to the invention , since the electrodes are divided into those for connection and those for inspection,
It is possible to reduce the number of the first and second inspection electrodes having a large area which the probe terminals can contact to the minimum number required for the probe inspection, and to reduce the area of the first and second connection electrodes by the probe terminals. Since they do not come into contact with each other, they can be made small enough to be bonded via bumps, and therefore the size of the first and second semiconductor chips can be made small, so that the semiconductor device in which both are integrated can be downsized. Thus, the present onset
According to bright, it is possible to achieve the stability and reliability as well as miniaturization of a semiconductor device in which a semiconductor chips different LSI are formed are laminated.
【0073】[0073]
【0074】[0074]
【0075】[0075]
【0076】[0076]
【0077】本発明に係る半導体装置の製造方法による
と、第1の半導体チップの主面に第1の検査用電極及び
第1の接続用電極を形成すると共に、第2の半導体チッ
プの主面に第2の検査用電極及び第2の接続用電極を形
成する工程を備えているため、第1及び第2の検査用電
極をプローブ検査用に用いる一方、第1及び第2の接続
用電極にはプローブ端子を接触させる必要がないので、
第1又は第2の接続用電極の上に形成されるバンプの形
状がいびつになったりバンプの高さにばらつきが生じた
りする事態を回避でき、これにより、第1の接続用電極
と第2の接続用電極とをバンプを介して確実に接合する
ことができる。According to the method of manufacturing a semiconductor device of the present invention , the first inspection electrode and the first connection electrode are formed on the main surface of the first semiconductor chip, and the main surface of the second semiconductor chip is formed. Since the method includes the step of forming the second inspection electrode and the second connection electrode on the first and second inspection electrodes, the first and second inspection electrodes are used for probe inspection, while the first and second connection electrodes are used. Since it is not necessary to contact the probe terminal with
It is possible to avoid a situation where the shape of the bump formed on the first or second connection electrode becomes distorted or the height of the bump varies, and thus the first connection electrode and the second connection electrode can be prevented. It is possible to surely bond the connection electrode with the connection electrode via the bump.
【0078】[0078]
【0079】[0079]
【0080】[0080]
【0081】[0081]
【0082】[0082]
【図1】本発明の第1の実施形態に係る半導体装置の断
面図である。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【図2】前記第1の実施形態に係る半導体装置の製造方
法におけるライトエッチング工程を示す断面図である。FIG. 2 is a cross-sectional view showing a light etching step in the method for manufacturing a semiconductor device according to the first embodiment.
【図3】前記第1の実施形態に係る半導体装置の製造方
法における無電解Niめっきの前処理工程を示す断面図
である。FIG. 3 is a cross-sectional view showing a pretreatment step of electroless Ni plating in the method for manufacturing a semiconductor device according to the first embodiment.
【図4】前記第1の実施形態に係る半導体装置の製造方
法における無電解Niめっき処理工程を示す断面図であ
る。FIG. 4 is a cross-sectional view showing an electroless Ni plating treatment step in the method for manufacturing a semiconductor device according to the first embodiment.
【図5】前記第1の実施形態に係る半導体装置の製造方
法における無電解Auめっき処理工程を示す断面図であ
る。FIG. 5 is a cross-sectional view showing an electroless Au plating treatment step in the method for manufacturing a semiconductor device according to the first embodiment.
【図6】前記第1の実施形態に係る半導体装置の製造方
法におけるバンプ同士の位置合わせ工程を示す断面図で
ある。FIG. 6 is a cross-sectional view showing a step of aligning bumps with each other in the method of manufacturing a semiconductor device according to the first embodiment.
【図7】前記第1の実施形態に係る半導体装置の製造方
法における絶縁性樹脂の塗布工程を示す断面図である。FIG. 7 is a cross-sectional view showing a step of applying an insulating resin in the method for manufacturing a semiconductor device according to the first embodiment.
【図8】前記第1の実施形態に係る半導体装置の製造方
法におけるバンプ同士の接合工程を示す断面図である。FIG. 8 is a cross-sectional view showing a step of joining bumps to each other in the method for manufacturing a semiconductor device according to the first embodiment.
【図9】前記第1の実施形態に係る半導体装置の製造方
法における絶縁性樹脂の硬化工程を示す断面図である。FIG. 9 is a cross-sectional view showing a step of curing an insulating resin in the method of manufacturing the semiconductor device according to the first embodiment.
【図10】前記第1の実施形態に係る半導体装置の製造
方法における加圧力解放工程を示す断面図である。FIG. 10 is a cross-sectional view showing a pressure release step in the method for manufacturing a semiconductor device according to the first embodiment.
【図11】本発明の第2の実施形態に係る半導体装置の
断面図である。FIG. 11 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention.
【図12】前記第2の実施形態に係る半導体装置の製造
方法における第1のバンプと隙間調整用バンプとの位置
合わせ工程を示す断面図である。FIG. 12 is a cross-sectional view showing a step of aligning the first bump and the gap adjusting bump in the method of manufacturing the semiconductor device according to the second embodiment.
【図13】前記第2の実施形態に係る半導体装置の製造
方法における隙間調整用バンプの熱転写工程を示す断面
図である。FIG. 13 is a cross-sectional view showing a thermal transfer process of the gap adjusting bump in the method of manufacturing the semiconductor device according to the second embodiment.
【図14】前記第2の実施形態に係る半導体装置の製造
方法における第1のバンプと隙間調整用バンプとの位置
合わせ工程を示す断面図である。FIG. 14 is a cross-sectional view showing a step of aligning the first bump and the gap adjusting bump in the method of manufacturing the semiconductor device according to the second embodiment.
【図15】前記第2の実施形態に係る半導体装置の製造
方法における絶縁性樹脂の硬化工程を示す断面図であ
る。FIG. 15 is a cross-sectional view showing a step of curing an insulating resin in the method for manufacturing a semiconductor device according to the second embodiment.
【図16】前記第2の実施形態に係る半導体装置の製造
方法におけるバンプ同士の接合工程を示す断面図であ
る。FIG. 16 is a cross-sectional view showing a step of joining bumps to each other in the method of manufacturing a semiconductor device according to the second embodiment.
【図17】前記第2の実施形態に係る半導体装置の製造
方法における絶縁性樹脂の硬化工程を示す断面図であ
る。FIG. 17 is a cross-sectional view showing a step of curing an insulating resin in the method for manufacturing a semiconductor device according to the second embodiment.
【図18】前記第2の実施形態に係る半導体装置の製造
方法における加圧力解放工程を示す断面図である。FIG. 18 is a cross-sectional view showing a pressurizing force releasing step in the method for manufacturing a semiconductor device according to the second embodiment.
【図19】従来の半導体装置の断面図である。FIG. 19 is a cross-sectional view of a conventional semiconductor device.
【図20】従来の半導体装置の製造方法におけるアルミ
電極とバンプとの第1の接合構造を示す断面図である。FIG. 20 is a cross-sectional view showing a first bonding structure of an aluminum electrode and a bump in a conventional method for manufacturing a semiconductor device.
【図21】従来の半導体装置の製造方法におけるアルミ
電極とバンプとの第2の接合構造を示す断面図である。FIG. 21 is a cross-sectional view showing a second bonding structure between an aluminum electrode and a bump in a conventional method for manufacturing a semiconductor device.
【図22】従来の半導体装置の製造方法において無電解
めっき法によりバンプを形成する工程を示すフロー図で
ある。FIG. 22 is a flow chart showing a step of forming bumps by electroless plating in a conventional method for manufacturing a semiconductor device.
110 第1の半導体チップ 111 第1の検査用電極 112 第1の接続用電極 113 第1のバンプ 114 第2のバンプ 115 第1の保護膜 117 Zn層 118 Ni厚付け層 119 Au層 120 第2の半導体チップ 121 第2の検査用電極 122 第2の接続用電極 123 第3のバンプ 124 第4のバンプ 125 第2の保護膜 130 絶縁性樹脂 132 加圧ツール 133 紫外線照射装置 135 隙間調整用バンプ 136 基板 137 加圧・加熱ツール 110 First semiconductor chip 111 First inspection electrode 112 First connection electrode 113 First bump 114 Second bump 115 First protective film 117 Zn layer 118 Ni thickening layer 119 Au layer 120 Second semiconductor chip 121 Second inspection electrode 122 Second Connection Electrode 123 Third bump 124 Fourth bump 125 Second protective film 130 Insulating resin 132 Pressure tool 133 UV irradiation device 135 Gap adjustment bump 136 substrate 137 Pressurizing / heating tool
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山根 一郎 大阪府高槻市幸町1番1号 松下電子工 業株式会社内 (56)参考文献 特開 昭59−117252(JP,A) 特開 平5−206383(JP,A) 特開 平4−169790(JP,A) 特開 平7−169790(JP,A) 特開 平6−232136(JP,A) 特開 平4−234126(JP,A) 特開 平3−84929(JP,A) ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Ichiro Yamane 1-1, Saiwaicho, Takatsuki City, Osaka Prefecture Matsushita Electronics Business (56) References JP-A-59-117252 (JP, A) JP-A-5-206383 (JP, A) JP 4-169790 (JP, A) JP-A-7-169790 (JP, A) JP-A-6-232136 (JP, A) JP-A-4-234126 (JP, A) JP-A-3-84929 (JP, A)
Claims (2)
ップと、 前記第1の半導体チップよりも大きく、第2の機能素子
を有する第2の半導体チップと、 前記第1の半導体チップの主面に形成され、前記第1の
機能素子の電気的特性を検査するための第1の検査用電
極と、 前記第1の半導体チップの主面に形成され、前記第1の
検査用電極よりも小さい面積を有し且つ前記第1の機能
素子と電気的に接続されている第1の接続用電極と、 前記第2の半導体チップの主面に形成され、前記第2の
機能素子の電気的特性を検査するための第2の検査用電
極と、 前記第2の半導体チップの主面に形成され、前記第2の
検査用電極よりも小さい面積を有し且つ前記第2の機能
素子と電気的に接続されている第2の接続用電極と、 前記第1の接続用電極に形成された第1のバンプと、 前記第1の検査用電極に形成された第2のバンプと、 前記第2の接続用電極に形成された第3のバンプと、 前記第2の検査用電極に形成された第4のバンプとを備
え、 前記第1の半導体チップと前記第2の半導体チップと
は、それぞれの主面が対向する状態で両者の間に介在す
る絶縁性樹脂により一体化されており、 前記第2の検査用電極は前記第1の半導体チップと対向
していない領域に形成され、 前記第1の機能素子と前記第2の機能素子とは、前記第
1のバンプと前記第3のバンプとが接合することによ
り、電気的に接続しており、 前記第1のバンプ、前記第2のバンプ、前記第3のバン
プ及び前記第4のバンプは、無電解めっき法により形成
されている ことを特徴とする半導体装置。1. A first semiconductor chip having a first functional element, a second semiconductor chip larger than the first semiconductor chip and having a second functional element, and a first semiconductor chip comprising: A first inspection electrode formed on the main surface for inspecting the electrical characteristics of the first functional element; and a first inspection electrode formed on the main surface of the first semiconductor chip. And a first connecting electrode having a small area and electrically connected to the first functional element, and an electrical connection of the second functional element formed on the main surface of the second semiconductor chip. A second inspection electrode for inspecting a static characteristic; and a second functional element formed on the main surface of the second semiconductor chip, having an area smaller than that of the second inspection electrode. A second connection electrode electrically connected to the first connection electrode; A first bump formed on a pole, a second bump formed on the first inspection electrode, a third bump formed on the second connection electrode, the second inspection A fourth bump formed on the electrode for use, wherein the first semiconductor chip and the second semiconductor chip are integrally formed by an insulating resin interposed between the first semiconductor chip and the second semiconductor chip with their main surfaces facing each other. The second inspection electrode is formed in a region that does not face the first semiconductor chip, and the first functional element and the second functional element are the first bumps. And the third bump are joined to electrically connect to each other, and the first bump, the second bump, and the third bump are connected.
And the fourth bump are formed by electroless plating.
Semiconductor device characterized by being
ップの主面に、前記第1の機能素子の電気的特性を検査
するための第1の検査用電極及び該第1の検査用電極よ
りも小さい面積を有し且つ前記第1の機能素子と電気的
に接続されている第1の接続用電極を形成すると共に、
前記第1の半導体チップよりも大きく、第2の機能素子
を有する第2の半導体チップの主面に、前記第2の機能
素子の電気的特性を検査するための第2の検査用電極及
び該第2の検査用電極よりも小さい面積を有し且つ前記
第2の機能素子と電気的に接続されている第2の接続用
電極とを形成する電極形成工程と、無電解めっき法により、 前記第1の接続用電極に第1の
バンプを形成し、前記第1の検査用電極に第2のバンプ
を形成し、前記第2の接続用電極に第3のバンプを形成
し、前記第2の検査用電極に第4のバンプを形成するバ
ンプ形成工程と、 前記第1のバンプと前記第3のバンプとを接合する接合
工程と、 前記第1の半導体チップと前記第2の半導体チップと
を、前記第2の検査用電極が前記第1の半導体チップと
対向することなく、それぞれの主面が対向する状態で両
者の間に介在する絶縁性樹脂により一体化する一体化工
程とを備えていることを特徴とする半導体装置の製造方
法。2. A first inspection electrode for inspecting the electrical characteristics of the first functional element on the main surface of a first semiconductor chip having the first functional element, and the first inspection electrode. Forming a first connection electrode having an area smaller than that of the electrode and electrically connected to the first functional element;
A second inspection electrode for inspecting electrical characteristics of the second functional element, which is larger than the first semiconductor chip and is provided on a main surface of a second semiconductor chip having a second functional element, and An electrode forming step of forming a second connecting electrode having an area smaller than that of the second inspection electrode and electrically connected to the second functional element ; A first bump is formed on the first connection electrode, a second bump is formed on the first inspection electrode, a third bump is formed on the second connection electrode, and a second bump is formed on the second connection electrode. A bump forming step of forming a fourth bump on the inspection electrode, a joining step of joining the first bump and the third bump, and the first semiconductor chip and the second semiconductor chip. So that the second inspection electrode faces the first semiconductor chip. No method of manufacturing a semiconductor device, each of the main surfaces, characterized in that and a unifying step of integrating an insulating resin interposed therebetween in a state of facing.
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