JP3485094B2 - マルチモードスケジューラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマルチモードスケジ
ューラに関し、特に通信インフラストラクチャに用いら
れ、入力バッファ型スイッチを制御するスケジューラに
関する。

【０００２】

【従来の技術】インタネットの急激な普及は公衆インフ
ラストラクチャの急激な変革を求めており、インタネッ
トの枠組み自体を通信インフラストラクチャとして活用
するという機運が高まっている。

【０００３】インタネットがそのような役割を果たすた
めには、トラヒックの増加に対するサービスノード（ル
ータ）の拡張性及び複数サービス品質の提供が必要であ
り、スケジューラもこの二つの課題に対応することが要
求されている。

【０００４】通信インフラストラクチャとしてのルータ
のスイッチ実現方式としては、Ｖｉｒｔｕａｌ Ｏｕｔ
ｐｕｔ Ｑｕｅｕｉｎｇ（ＶＯＱ）を用いた入力バッフ
ァ型スイッチが有力視されている。

【０００５】尚、拡張性を実現する方法としては、電子
情報通信学会技術研究報告（ＳＳＥ９９−１２１：１９
９９．１２．１６）に記載された方法があり、複数サー
ビス品質を提供する方法としては、電子情報通信学会技
術研究報告（ＳＳＥ９９−１２０：１９９９．１２．１
６）に記載された方法があるが、それぞれ一方の課題の
みに対応した構成となっている。

【０００６】

【発明が解決しようとする課題】上述した従来のスケジ
ューラでは、インタネットの枠組み自体を通信インフラ
ストラクチャとして活用する際に、トラヒックの増加に
対するサービスノード（ルータ）の拡張性及び複数サー
ビス品質の提供に対応することが要求されている。一般
に、基幹系のルータには拡張性が求められ、加入者系の
ルータには複数サービスの提供が求められている。

【０００７】そこで、本発明の目的は上記の問題点を解
消し、ポート数の拡張性が要求されるルータと複数のク
ラス間での優先制御が要求されるルータとの双方に対応
することができ、汎用的なスケジューラを実現すること
ができるマルチモードスケジューラを提供することにあ
る。

【０００８】

【課題を解決するための手段】本発明によるマルチモー
ドスケジューラは、Ｎ個（Ｎは正の整数）の入力インタ
フェース部とｋＭ（Ｍは正の整数、ｋは２以上の整数）
個の出力インタフェース部間のデータ転送を調停するＮ
×ｋＭスケジューラからなるマルチモードスケジューラ
であって、前記Ｎ×ｋＭスケジューラを構成するｋ個の
Ｎ×Ｍスケジューラと、前記Ｎ×ｋＭスケジューラの外
部から入力される割当済み出力ポート情報と前段のＮ×
Ｍスケジューラからの情報とを切替えて前記Ｎ×Ｍスケ
ジューラに割当済み出力ポート情報として入力するｋ−
１個の選択手段とを備え、前記ｋ−１個の選択手段の切
替動作によってｊＮ×ｋＭ（jは2以上の整数）までのス
ケジューラと優先クラスｋ個のＮ×Ｍスケジューラとの
２種類の動作を設定自在に構成している。

【０００９】すなわち、本発明のマルチモードスケジュ
ーラは、複数の入力インタフェース部と複数の出力イン
タフェース部とを有し、各入力インタフェース部にはＶ
ＯＱ（Ｖｉｒｔｕａｌ Ｏｕｔｐｕｔ Ｑｕｅｕｅ）と
呼ばれるバッファを持ち、受信データを宛先（出力イン
タフェース部）毎にＶＯＱのバッファに蓄積し、データ
が蓄積されている宛先に対するデータ転送要求（スイッ
チの接続割当要求）をスケジューラに出力し、スケジュ
ーラでは各入力インタフェース部から受信した接続割当
要求を調停してクロスポイントスイッチの接続を決定
し、その割当結果を各入力インタフェース部に通知し、
割当結果を受取った入力インタフェース部が転送を許可
された宛先のデータをクロスポイントスイッチに送出す
ることでスイッチングを行うスイッチシステムで用いら
れるスイッチスケジューラである。

【００１０】本発明のマルチモードスケジューラはこの
スイッチスケジューラにおいて、Ｎ個（Ｎは正の整数）
の入力インタフェース部とｋＭ（Ｍは正の整数、ｋは２
以上の整数）個の出力インタフェース部間のデータ転送
を調停するＮ×ｋＭスケジューラをｋ個の機能ブロック
（Ｎ×Ｍスケジューラ）から構成し、それぞれのＮ×Ｍ
スケジューラに入力される割当済み出力ポート情報を、
外部から入力される割当済み出力ポート情報とｋ個に分
割したＮ×ｋＭスケジューラ内の前段のＮ×Ｍスケジュ
ーラが出力する割当済み出力ポート情報とを設定によっ
て切替えられるようにしている。

【００１１】これによって、外部から入力される割当済
み出力ポート情報を使用する場合には、Ｎ×ｋＭスケジ
ューラをｊ個（j：2以上の整数）接続してｊＮ×ｋＭの
スケジューラを構成することが可能となる。また、Ｎ×
ｋＭスケジューラ内の前段のＮ×Ｍスケジューラからの
割当済み出力ポート情報を使用する場合には、Ｎ×ｋＭ
スケジューラを単独で使用してｋ個の優先クラスを持つ
Ｎ×Ｍスケジューラとして使用することが可能となる。

【００１２】よって、ポート数の拡張性が要求されるル
ータと複数のクラス間での優先制御が要求されるルータ
との双方に対応可能となり、汎用的なスケジューラが実
現可能となる。

【００１３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の実施の形態
によるマルチモードスケジューラの構成を示すブロック
図である。図１において、本発明は割当済み出力ポート
情報の接続に関する発明であるため、スケジューラに入
力される入力インタフェース部からの接続割当要求と接
続割当結果との図示を省略している。

【００１４】図１において、Ｎ×ｋＭスケジューラ１０
０はＮ×Ｍスケジューラ１１０，１２０，……，１ｋ０
と、選択回路１２１〜１２Ｍ，……，１ｋ１〜１ｋＭと
から構成されている。

【００１５】選択回路１２１〜１２Ｍ，……，１ｋ１〜
１ｋＭは割当済み出力ポート情報Ｓ１２１〜Ｓ１２Ｍ，
……，Ｓ１ｋ１〜Ｓ１ｋＭと前段のＮ×Ｍスケジューラ
１１０，……，１（ｋ−１）０［Ｎ×Ｍスケジューラ１
（ｋ−１）０は図示せず］が出力する割当済み出力ポー
ト情報Ｓ２２１〜Ｓ２２Ｍ，……，Ｓ２（ｋ−１）１〜
Ｓ２（ｋ−１）Ｍとを切替えて割当済み出力ポート情報
Ｓ４２１〜Ｓ４２Ｍ，……，Ｓ４ｋ１〜Ｓ４ｋＭをＮ×
Ｍスケジューラ１２０，……，１ｋ０に出力する。

【００１６】Ｎ×Ｍスケジューラ１１０，１２０，…
…，１（ｋ−１）０が出力する割当済み入力ポート情報
Ｓ３１１〜Ｓ３１Ｎ，Ｓ３２１〜Ｓ３２Ｎ，……，Ｓ３
（ｋ−１）１〜Ｓ３（ｋ−１）Ｎは後段のＮ×Ｍスケジ
ューラ１２０，……，１ｋ０の割当済み入力ポート情報
Ｓ３１１〜Ｓ３１Ｎ，Ｓ３２１〜Ｓ３２Ｎ，……，Ｓ３
（ｋ−１）１〜Ｓ３（ｋ−１）Ｎとして入力される。

【００１７】全ての選択回路１２１〜１２Ｍ，……，１
ｋ１〜１ｋＭは図示せぬ外部から設定された１つの選択
制御信号によって、外部からの割当済み出力ポート情報
と前段のＮ×Ｍスケジューラ１１０，……，１（ｋ−
１）０が出力する割当済み出力ポート情報とのどちらか
一方を選択する。外部からの割当済み出力ポート情報を
選択する場合には、全ての選択回路１２１〜１２Ｍ，…
…，１ｋ１〜１ｋＭが外部からの割当済み出力ポート情
報を選択する。

【００１８】次に、本発明の一実施例について図面を参
照して説明する。図２は本発明の一実施例によるマルチ
モードスケジューラの構成を示すブロック図である。図
２において、本発明の一実施例によるマルチモードスケ
ジューラはＮ＝４、Ｍ＝４、ｋ＝４の場合の構成を示し
ている。また、本発明は割当済み出力ポート情報の接続
に関する発明であるため、スケジューラに入力される入
力インタフェース部からの接続割当要求と接続割当結果
との図示を省略している。

【００１９】４×１６スケジューラ５００は第１の４×
４スケジューラ５１０と、第２の４×４スケジューラ５
２０と、第３の４×４スケジューラ５３０と、第４の４
×４スケジューラ５４０と、選択回路５２１〜５２４，
５３１〜５３４，５４１〜５４４とから構成されてい
る。

【００２０】選択回路５２１〜５２４は外部から入力さ
れる割当済み出力ポート情報Ｓ５０５〜Ｓ５０８と第１
の４×４スケジューラ５１０が出力する割当済み出力ポ
ート情報Ｓ５１７〜Ｓ５２０とのいずれか一方を選択し
て第２の４×４スケジューラ５２０の割当済み出力ポー
ト情報Ｓ５４５〜Ｓ５４８として出力する。

【００２１】選択回路５３１〜５３４は外部から入力さ
れる割当済み出力ポート情報Ｓ５０９〜Ｓ５１２と第２
の４×４スケジューラ５２０が出力する割当済み出力ポ
ート情報Ｓ５２１〜Ｓ５２４とのいずれか一方を選択し
て第３の４×４スケジューラ５３０の割当済み出力ポー
ト情報Ｓ５４９〜Ｓ５５２として出力する。

【００２２】選択回路５４１〜５４４は外部から入力さ
れる割当済み出力ポート情報Ｓ５１３〜Ｓ５１６と第３
の４×４スケジューラ５３０が出力する割当済み出力ポ
ート情報Ｓ５２５〜Ｓ５２８のいずれか一方を選択して
第４の４×４スケジューラ５４０の割当済み出力ポート
情報Ｓ５５３〜Ｓ５５６として出力する。

【００２３】また、第１の４×４スケジューラ５１０が
出力する割当済み入力ポート情報Ｓ５３３〜Ｓ５３６は
第２の４×４スケジューラ５２０の割当済み入力ポート
情報Ｓ５３３〜Ｓ５３６として入力され、第２の４×４
スケジューラ５２０が出力する割当済み入力ポート情報
Ｓ５３７〜Ｓ５４０は第３の４×４スケジューラ５３０
の割当済み入力ポート情報Ｓ５３７〜Ｓ５４０として入
力され、第３の４×４スケジューラ５３０が出力する割
当済み入力ポート情報Ｓ５４１〜Ｓ５４４は第４の４×
４スケジューラ５４０の割当済み入力ポート情報Ｓ５４
１〜Ｓ５４４として入力される。

【００２４】全ての選択回路５２１〜５２４，５３１〜
５３４，５４１〜５４４は外部から設定される１つの選
択制御信号によって、外部からの割当済み出力ポート情
報と前段の４×４スケジューラからの割当済み出力ポー
ト情報のどちらか一方を選択する。外部からの割当済み
出力ポート情報を選択する場合には、全ての選択回路５
２１〜５２４，５３１〜５３４，５４１〜５４４が外部
からの割当済み出力ポート情報を選択する。

【００２５】図３は本発明の一実施例における第一の動
作モードの論理的構成を示すブロック図である。図３に
おいては本発明の一実施例での第一の動作モードとし
て、選択回路５２１〜５２４，５３１〜５３４，５４１
〜５４４が外部からの割当済み出力ポート情報を選択し
た場合の論理的構成を示している。

【００２６】この第一の動作モードの場合、第１の４×
４スケジューラ５１０は出力ポート＃１〜＃４宛の接続
割当要求に対する接続割当を行い、第２の４×４スケジ
ューラ５２０は出力ポート＃５〜＃８宛の接続割当要求
に対する接続割当を行い、第３の４×４スケジューラ５
３０は出力ポート＃９〜＃１２宛の接続割当要求に対す
る接続割当を行い、第４の４×４スケジューラ５４０は
出力ポート＃１３〜＃１６宛の接続割当要求に対する接
続割当を行う。

【００２７】第１の４×４スケジューラ５１０は外部か
ら入力される割当済み出力ポート情報Ｓ５０１〜Ｓ５０
４を参照し、未割当の出力ポートに対する接続割当を行
う。第１の４×４スケジューラ５１０は接続割当結果
を、入力された割当済み出力ポート情報Ｓ５０１〜Ｓ５
０４に反映させ、新たな割当済み出力ポート情報Ｓ５１
７〜Ｓ５２０を生成して外部に出力するとともに、接続
割当が行われた入力ポートの情報を割当済み入力ポート
情報Ｓ５３３〜Ｓ５３６として第２の４×４スケジュー
ラ５２０に出力する。

【００２８】第２の４×４スケジューラ５２０は外部か
ら入力される割当済み出力ポート情報Ｓ５０５〜Ｓ５０
８と第１の４×４スケジューラから入力される割当済み
入力ポート情報Ｓ５３３〜Ｓ５３６とを参照し、未割当
の入力ポート及び出力ポートに対して接続割当を行う。

【００２９】第２の４×４スケジューラ５２０は接続割
当結果を、入力された割当済み出力ポート情報Ｓ５０５
〜Ｓ５０８と割当済み入力ポート情報Ｓ５３３〜Ｓ５３
６とに反映させ、新たな割当済み出力ポート情報Ｓ５２
１〜Ｓ５２４を生成して外部に出力するとともに、接続
割当が行われた入力ポートの情報を割当済み入力ポート
情報Ｓ５３７〜Ｓ５４０として第３の４×４スケジュー
ラ５３０に出力する。

【００３０】第３の４×４スケジューラ５３０は外部か
ら入力される割当済み出力ポート情報Ｓ５０９〜Ｓ５１
２と第２の４×４スケジューラ５２０から入力される割
当済み入力ポート情報Ｓ５３７〜Ｓ５４０とを参照し、
未割当の入力ポート及び出力ポートに対して接続割当を
行う。

【００３１】第３の４×４スケジューラ５３０は接続割
当結果を、入力された割当済み出力ポート情報Ｓ５０９
〜Ｓ５１２と割当済み入力ポート情報Ｓ５３７〜Ｓ５４
０とに反映させ、新たな割当済み出力ポート情報Ｓ５２
５〜Ｓ５２８を生成して外部に出力するとともに、接続
割当が行われた入力ポートの情報を割当済み入力ポート
情報Ｓ５４１〜Ｓ５４４として第４の４×４スケジュー
ラ５４０に出力する。

【００３２】第４の４×４スケジューラ５４０は外部か
ら入力される割当済み出力ポート情報Ｓ５１３〜Ｓ５１
６と第３の４×４スケジューラ５３０から入力される割
当済み入力ポート情報Ｓ５４１〜Ｓ５４４とを参照し、
未割当の入力ポート及び出力ポートに対して接続割当を
行う。

【００３３】第４の４×４スケジューラ５４０は接続割
当結果を、入力された割当済み出力ポート情報Ｓ５１３
〜Ｓ５１６に反映させ、新たな割当済み出力ポート情報
Ｓ５２９〜Ｓ５３２を生成して外部に出力する。

【００３４】図４は本発明の一実施例における第一の動
作モードでのポート数拡張時の論理的構成を示すブロッ
ク図である。図４においては第一の動作モードでポート
数を拡張する場合の論理的構成を示している。尚、図４
において、スケジューラ９１０，９２０，９３０，９４
０は図３に示すスケジューラ５００に相当する。

【００３５】スケジューラ９１０は入力ポート＃１〜＃
４からの接続割当要求に対する接続割当を行い、スケジ
ューラ９２０は入力ポート＃５〜＃８からの接続割当要
求に対する接続割当を行い、スケジューラ９３０は入力
ポート＃９〜＃１２からの接続割当要求に対する接続割
当を行い、スケジューラ９４０は入力ポート＃１３〜＃
１６からの接続割当要求に対する接続割当を行う。

【００３６】本実施例においてはポート数を拡張するた
めに各スケジューラ９１０，９２０，９３０，９４０を
パイプライン接続して処理を行い、またスイッチの転送
性能を落とさないように並列処理を行う。

【００３７】図５は図４の各スケジューラ９１０，９２
０，９３０，９４０の動作を示す図である。図５はＦｒ
ａｍｅｄ−ＲＲＧＳ（Ｆｒａｍｅｄ Ｒｏｕｎｄ Ｒｏ
ｂｉｎ Ｇｒｅｅｄｙ Ｓｃｈｅｄｕｌｉｎｇ）の動作
を示している。これら図４及び図５を参照して本発明の
一実施例における第一の動作モードでのポート数拡張時
の動作について説明する。

【００３８】図４に示す拡張構成は４×１６スケジュー
ラを４個パイプライン接続することによって、１６×１
６スケジューラを構成する方法を示している。この場
合、それぞれのスケジューラ９１０，９２０，９３０，
９４０が４×１６分のスケジューリングを行う時間を１
タイムスロット（ＴＳ）と定義する。

【００３９】１ＴＳは本スケジューラ９１０，９２０，
９３０，９４０とクロスポイントスイッチ（図示せず）
とから構成されるスイッチ部（図示せず）と、複数の入
力インタフェース部（図示せず）と、複数の出力インタ
フェース部（図示せず）とから構成される通信装置にお
いて、入力インタフェース部からクロスポイントスイッ
チを経由して出力インタフェース部にデータを転送する
時間と等しいか、それ以下である。

【００４０】図５を見ると、ＴＳ５に転送するデータの
スケジューリングは、最初にＴＳ１でスケジューラ９１
０が行い、順にＴＳ２でスケジューラ９２０が、ＴＳ３
でスケジューラ９３０が、ＴＳ４でスケジューラ９４０
がそれぞれ行うことによって完結する。

【００４１】同様に、ＴＳ６に転送するデータのスケジ
ューリングは、最初にＴＳ１でスケジューラ９４０が行
い、順にＴＳ２でスケジューラ９１０が、ＴＳ３でスケ
ジューラ９２０が、ＴＳ４でスケジューラ９３０がそれ
ぞれ行う。以下、同様にしてスケジューリングが行われ
る。

【００４２】ＴＳ１に着目すると、スケジューラ９１０
はＴＳ５のスケジューリングを行い、スケジューラ９２
０はＴＳ８のスケジューリングを行い、スケジューラ９
３０はＴＳ７のスケジューリングを行い、スケジューラ
９４０はＴＳ６のスケジューリングを行っている。

【００４３】他のタイムスロットでも同様に、各スケジ
ューラが異なるタイムスロットのスケジューリングを並
行して行っていることが分かる。４ＴＳ時間をかけて、
次のフレームの４ＴＳに転送するデータのスケジューリ
ングを行っていることから、１回のデータ転送のスケジ
ューリングを１ＴＳで行っていることと同等の性能とな
る。

【００４４】このＦｒａｍｅｄ−ＲＲＧＳの動作は一例
であり、ＲＲＧＳのアルゴリズムも適用可能である。こ
の動作については、例えば電子情報通信学会技術研究報
告（ＳＳＥ９９−１２１：１９９９．１２．１６）に記
載されている。

【００４５】前記のように４×４スケジューラとして使
用する場合、４×１６スケジューラを１個使用し、出力
ポート＃１〜＃４宛の接続割当要求のみ入力するように
すればよい。これは出力ポート＃５〜＃１６宛の接続割
当要求をを入力しなければ、接続割当が行われないから
である。

【００４６】また、８×８スケジューラを構成する場合
には、４×１６スケジューラを２個パイプライン接続
し、出力ポート＃１〜＃８宛の接続割当要求のみ入力す
るようにすればよい。同様に、１２×１２のスケジュー
ラを構成する場合も３個の４×１６スケジューラをパイ
プライン接続すればよい。同様に、２０×１６のスケジ
ューラを構成する場合には、５個の４×１６スケジュー
ラをパイプライン接続すればよい。このように、Ｎ×ｋ
Ｍスケジューラをｊ個（ｊ：２以上の整数）パイプライ
ン接続してjN×kMのスケジューラを構成することができ
る。図９は、図４の構成を一般化した構成を示してお
り、第一の動作モードでのポート数拡張時の論理的構成
を一般化したブロック図である。スケジューラ８１０〜
８ｊ０が図1に示すスケジューラ１００に相当する。

【００４７】図６は本発明の一実施例における第二の動
作モードの論理的構成を示すブロック図である。図６に
おいては本発明の一実施例での第一の動作モードとし
て、選択回路５２１〜５２４，５３１〜５３４，５４１
〜５４４が前段のスケジューラからの割当済み出力ポー
ト情報を選択した場合の論理的構成を示している。

【００４８】第１の４×４スケジューラ５１０は初段の
スケジューラであるため、入力される割当済み出力ポー
ト情報Ｓ３０には必ず“０”を入力することになる。し
たがって、他の第２〜第４の４×４スケジューラ５２
０，５３０，５４０と同様に、第１の４×４スケジュー
ラ５１０に入力される割当済み出力ポート情報にも選択
回路を設け、第二の動作モードとして使用する場合に４
×１６スケジューラ５００の内部で固定的に“０”を与
える構成としてもよい。

【００４９】第１〜第４の４×４スケジューラ５１０，
５２０，５３０，５４０各々は出力ポート＃１〜＃４宛
の接続割当を行うが、各スケジューラが扱う優先クラス
が異なる。

【００５０】第１の４×４スケジューラ５１０は最優先
クラスの接続割当要求に対する接続割当を行い、第２の
４×４スケジューラ５２０は第２優先クラスの接続割当
要求に対する接続割当を行い、第３の４×４スケジュー
ラ５３０は第３優先クラスの接続割当要求に対する接続
割当を行い、第４の４×４スケジューラ５４０は最低優
先クラスの接続割当要求に対する接続割当を行う。

【００５１】第１の４×４スケジューラ５１０は外部か
ら入力される割当済み出力ポート情報Ｓ５０１〜Ｓ５０
４を参照し、未割当の出力ポートに対する接続割当を行
う。第１の４×４スケジューラ５１０は接続割当結果
を、入力された割当済み出力ポート情報Ｓ５０１〜Ｓ５
０４に反映させ、新たな割当済み出力ポート情報Ｓ５４
５〜Ｓ５４８を生成して出力するとともに、接続割当が
行われた入力ポートの情報を割当済み入力ポート情報Ｓ
５３３〜Ｓ５３６として第２の４×４スケジューラ５２
０に出力する。

【００５２】第２の４×４スケジューラ５２０は第１の
４×４スケジューラ５１０から入力される割当済み出力
ポート情報Ｓ５４５〜Ｓ５４８と割当済み入力ポート情
報Ｓ５３３〜Ｓ５３６とを参照し、未割当の入力ポート
及び出力ポートに対して接続割当を行う。第２の４×４
スケジューラ５２０は接続割当結果を、入力された割当
済み出力ポート情報Ｓ５４５〜Ｓ５４８と割当済み入力
ポート情報Ｓ５３３〜Ｓ５３６とに反映させ、新たな割
当済み出力ポート情報Ｓ５４９〜Ｓ５５２を生成して出
力するとともに、接続割当が行われた入力ポートの情報
を割当済み入力ポート情報Ｓ５３７〜Ｓ５４０として第
３の４×４スケジューラ５３０に出力する。

【００５３】第３の４×４スケジューラ５３０は第２の
４×４スケジューラ５２０から入力される割当済み出力
ポート情報Ｓ５４９〜Ｓ５５２と割当済み入力ポート情
報Ｓ５３７〜Ｓ５４０とを参照し、未割当の入力ポート
及び出力ポートに対して接続割当を行う。第３の４×４
スケジューラ５３０は接続割当結果を、入力された割当
済み出力ポート情報Ｓ５４９〜Ｓ５５２と割当済み入力
ポート情報Ｓ５３７〜Ｓ５４０とに反映させ、新たな割
当済み出力ポート情報Ｓ５５３〜Ｓ５５６を生成して出
力するとともに、接続割当が行われた入力ポートの情報
を割当済み入力ポート情報Ｓ５４１〜Ｓ５４４として第
４の４×４スケジューラ５４０に出力する。

【００５４】第４の４×４スケジューラ５４０は第３の
４×４スケジューラ５３０から入力される割当済み出力
ポート情報Ｓ５５３〜Ｓ５５６と割当済み入力ポート情
報Ｓ５４１〜Ｓ５４４とを参照し、未割当の入力ポート
及び出力ポートに対して接続割当を行う。第４の４×４
スケジューラ５４０は接続割当結果を、入力された割当
済み出力ポート情報Ｓ５５３〜Ｓ５５６に反映させ、新
たな割当済み出力ポート情報Ｓ５２９〜Ｓ５３２を生成
して外部に出力する。

【００５５】図７は本発明の一実施例における第一の動
作モードの動作を説明する図であり、図８は本発明の一
実施例における第二の動作モードの動作を説明する図で
ある。これら図７及び図８を参照して本発明の一実施例
における各動作モードの動作について説明する。

【００５６】図７において、入力ポート数４、出力ポー
ト数１６のスケジューラに入力される接続割当要求は４
×１６のマトリクスで表現される。縦軸が入力ポート、
横軸が出力ポートであり、入力ポートｓ、出力ポートｄ
の要素が“１”であれば、入力ポートｓから出力ポート
ｄへの接続割当要求があることを意味する。各スケジュ
ーラ５１０〜５４０は４×４であるため、４×１６マト
リクスを出力ポート４個単位に４分割し、それぞれのス
ケジューラ５１０〜５４０には４×４の接続割当要求マ
トリクスで入力する。

【００５７】また、出力される接続割当結果のマトリク
スも同様に定義し、要素が１となっている場所が接続割
当がなされた入力ポート・出力ポートの組を表す。以
下、（ｓ，ｄ）と記述した場合、入力ポートｓ、出力ポ
ートｄに対応するものとする。

【００５８】スケジューラ５１０では入力ポート、出力
ポートとも割当済のポートは存在しないため、入力され
た接続割当要求Ｒ２１が変更されることなく、スケジュ
ーラ５１０に入力され、Ｇ２１に示す接続割当がなされ
たとする。尚、スケジューラ５１０では任意のスケジュ
ーリングアルゴリズムを採用することができる。

【００５９】スケジューラ５１０で得られる接続割当は
（１，３）であるため、割当済入力ポート情報Ｓ２１の
入力ポート＃１に“１”をセットし、割当済み出力ポー
ト情報Ｓ４１の出力ポート＃３に“１”をセットして出
力する。

【００６０】スケジューラ５２０では入力された割当済
み入力ポート情報Ｓ２１と割当済み出力ポート情報Ｓ３
２とから、入力ポート＃１と出力ポート＃７とが割当済
みであると判断し、対応するポートの接続割当要求をマ
スクし、残った接続割当要求の割当を行う（Ｇ２２）。

【００６１】スケジューラ５２０に入力される接続割当
要求Ｒ２２のマトリクスにおいて太線枠で囲んだ部分が
マスクされる接続割当要求である。スケジューラ５２０
で得られる接続割当は（４，５）であるため、入力され
た割当済み入力ポート情報Ｓ２１にこの割当結果を反映
し、入力ポート＃４に“１”を追加セットして割当済み
入力ポート情報Ｓ２２として出力するとともに、また割
当済み出力ポート情報Ｓ４２の出力ポート＃５に“１”
をセットして出力する。

【００６２】スケジューラ５３０では入力された割当済
み入力ポート情報Ｓ２２と割当済み出力ポート情報Ｓ３
３とから、入力ポート＃１，＃４が割当済みであると判
断し、対応するポートの接続割当要求をマスクし、残っ
た接続割当要求の割当を行う（Ｇ２３）。

【００６３】スケジューラ５３０に入力される接続割当
要求Ｒ２３のマトリクスにおいて太線枠で囲んだ部分が
マスクされる接続割当要求である。スケジューラ５３０
で得られる接続割当は（２，９）であるため、入力され
た割当済み入力ポート情報Ｓ２２にこの割当結果を反映
し、入力ポート＃２に“１”を追加セットして割当済み
入力ポート情報Ｓ２３として出力するとともに、また割
当済み出力ポート情報Ｓ４２の出力ポート＃９に“１”
をセットして出力する。

【００６４】スケジューラ５４０では入力された割当済
み入力ポート情報Ｓ２３と割当済み出力ポート情報Ｓ３
４とから、入力ポート＃１，＃２，＃４と出力ポート＃
１３とが割当済みであると判断し、対応するポートの接
続割当要求をマスクし、残った接続割当要求の割当を行
う（Ｇ２４）。

【００６５】スケジューラ５４０に入力される接続割当
要求Ｒ２４のマトリクスにおいて太線枠で囲んだ部分が
マスクされる接続割当要求である。スケジューラ５４０
で得られる接続割当は（３，１４）であるため、割当済
み出力ポート情報Ｓ４２の出力ポート＃５に“１”をセ
ットして出力する。また、スケジューラ５４０は最終段
なので割当済み入力ポート情報の出力はない。

【００６６】図８において、優先度の異なる４つのサー
ビスクラスが存在し、各優先クラスの接続割当要求は４
×４のマトリクスで表現される。接続割当要求及び接続
割当結果のマトリクスの定義は第一の動作モードでの説
明と同様である。最優先クラス、第２優先クラス、第３
優先クラス、最低優先クラスの接続割当要求がそれぞれ
スケジューラ５１０，５２０，５３０，５４０に入力さ
れる。

【００６７】スケジューラ５１０より優先度の高いスケ
ジューラはないため、スケジューラ５１０に入力される
割当済出力ポート情報Ｓ３１にはすべて“０”が入力さ
れている。スケジューラ５１０においては入力ポート、
出力ポートとも割当済みのポートは存在しないため、入
力された割当要求Ｒ２１が変更されることなく、スケジ
ューラ５１０に入力され、Ｇ２１に示す接続割当がなさ
れたとする。

【００６８】スケジューラ５１０で得られる接続割当は
（１，３）であるため、割当済入力ポート情報Ｓ２１の
入力ポート＃１に“１”をセットし、割当済み出力ポー
ト情報Ｓ４１の出力ポート＃３に“１”をセットして出
力する。

【００６９】スケジューラ５２０では入力された割当済
み入力ポート情報Ｓ２１と割当済み出力ポート情報Ｓ４
１とから、入力ポート＃１と出力ポート＃３とが割当済
みであると判断し、対応するポートの接続割当要求をマ
スクし、残った接続割当要求の割当を行う（Ｇ２２）。

【００７０】スケジューラ５２０に入力される接続割当
要求Ｒ２２のマトリクスにおいて太線枠で囲んだ部分が
マスクされる接続割当要求である。スケジューラ５２０
で得られる接続割当は（４，１）であるため、入力され
た割当済み入力ポート情報Ｓ２１にこの割当結果を反映
し、入力ポート＃４に“１”を追加セットして割当済み
入力ポート情報Ｓ２２として出力するとともに、また入
力された割当済み出力ポート情報Ｓ４１にも割当結果を
反映させ、割当済み出力ポート情報Ｓ４２の出力ポート
＃１に“１”をセットして出力する。

【００７１】スケジューラ５３０では入力された割当済
み入力ポート情報Ｓ２２と割当済み出力ポート情報Ｓ４
２とから、入力ポート＃１，＃４と出力ポート＃１，＃
３とが割当済みであると判断し、対応するポートの接続
割当要求をマスクし、残った接続割当要求の割当を行う
（Ｇ２２）。

【００７２】スケジューラ５３０に入力される接続割当
要求Ｒ２３のマトリクスにおいて太線枠で囲んだ部分が
マスクされる接続割当要求である。スケジューラ５３０
で得られる接続割当は（２，４）であるため、入力され
た割当済み入力ポート情報Ｓ２２にこの割当結果を反映
し、入力ポート＃２に“１”を追加セットして割当済み
入力ポート情報Ｓ２３として出力するとともに、また入
力された割当済み出力ポート情報Ｓ４２にも割当結果を
反映させ、割当済み出力ポート情報Ｓ４３の出力ポート
＃４に“１”をセットして出力する。

【００７３】スケジューラ５４０では入力された割当済
み入力ポート情報Ｓ２３と割当済み出力ポート情報Ｓ３
４とから、入力ポート＃１，＃２，＃４と出力ポート＃
１，＃３，＃４とが割当済みであると判断し、対応する
ポートの接続割当要求をマスクし、残った接続割当要求
の割当を行う（Ｇ２４）。

【００７４】スケジューラ５４０に入力される接続割当
要求Ｒ２４のマトリクスにおいて太線枠で囲んだ部分が
マスクされる接続割当要求である。スケジューラ５４０
で得られる接続割当は（３，２）であるため、入力され
た割当済み出力ポート情報Ｓ４３に割当結果を反映さ
せ、割当済み出力ポート情報Ｓ４４の出力ポート＃２に
“１”をセットして出力する。スケジューラ５４０は最
終段なので割当済み入力ポート情報の出力はない。

【００７５】スケジューラ５１０は最初に接続割当を行
うので、このスケジューラ５１０に入力される最優先ク
ラスの接続割当要求は、第２優先以下のクラスの接続割
当要求の状態に関わらず、優先的に割当が行われる。

【００７６】次に、第２優先クラスの接続割当要求は最
優先クラスの接続割当が行われた後に割当を行うため、
最優先クラスと第２優先クラスとで同じポートに対する
接続割当要求があると、そのポートに対する割当は行え
ない。しかしながら、最優先クラスの割当後に未割当と
して残っているポートに対しては、第３優先クラス及び
最低優先クラスよりも先に割当を行うことができる。こ
のように、上位の優先クラスから順に接続割当を行うこ
とで、より上位のクラスの割当機会が大きくなる。

【００７７】このように、外部から入力される割当済み
出力ポート情報を、各スケジューラ５１０，５２０，５
３０，５４０に入力するように選択回路を制御すると、
ポート数拡張性をもったスケジューラとして使用するこ
とができ、また前段のスケジューラから出力される割当
済み出力ポート情報を次段のスケジューラに入力するよ
うに選択回路を制御すると、複数の優先クラスに対応し
たスケジューラとして使用できる。

【００７８】また、本発明の第一の動作モードは、図３
を参照すると、出力ポート＃１〜＃４が他の出力ポート
に比べて優先的に割り当てが行われることになる。ここ
で、特願平１１−２８２３５８号に記載の「スケジュー
ラ」の発明を組合わせることによって、４×１６スケジ
ューラを構成する各４×４スケジューラ間での接続割当
の公平性が確保できる。

【００７９】すなわち、図３において、４×１６スケジ
ューラ５００を構成する４つの４×４スケジューラ５１
０，５２０，５３０，５４０はそれぞれ固定的に、４×
４スケジューラ５１０は出力ポート＃１〜＃４、４×４
スケジューラ５２０は出力ポート＃５〜＃８、４×４ス
ケジューラ５３０は出力ポート＃９〜＃１２、４×４ス
ケジューラ５４０は出力ポート＃１３〜＃１６のスケジ
ューリングを行っている。このため、出力ポート＃１〜
＃４への接続割当要求が最も優先的に割当が行われるこ
とになり、ポート間の割当機会が不公平となっている。

【００８０】この不公平を解消するためには、上記の
「スケジューラ」の発明にて提案されている「グループ
シャッフル」という方法が有効である。グループシャッ
フルは各４×４スケジューラ５１０，５２０，５３０，
５４０が扱うポートをそれぞれグループとして、図５に
示すフレーム毎に入替えるという方法である。この入替
えによって、処理される出力ポートの優先度がフレーム
毎に異なることになり、出力ポート間の割当機会を公平
にすることができる。

【００８１】各４×４スケジューラ５１０，５２０，５
３０，５４０内の４つの入力ポート及び４つの出力ポー
ト間の公平性については、４×４スケジューラ５１０，
５２０，５３０，５４０が適用しているアルゴリズムに
依存する。適用しているアルゴリズムがポート間の公平
性を保証しているものであれば問題ないが、公平でない
場合には各４×４スケジューラ５１０，５２０，５３
０，５４０内で入力ポート間の入替え及び出力ポート間
の入替えを行うことで、ポート間の割当機会を公平にす
ることができる。

【００８２】また、本発明の一実施例における第二の動
作モードでは４×４スケジューラ５１０が最優先の接続
割当要求を処理し、４×４スケジューラ５２０が第２優
先の接続割当要求を処理し、４×４スケジューラ５３０
が第３優先の接続割当要求を処理し、４×４スケジュー
ラ５４０が最低優先の接続割当要求を処理している。つ
まり、最優先の接続割当要求から順に割当を行うことで
優先制御を行っているため、４つの４×４スケジューラ
５１０，５２０，５３０，５４０で扱う接続割当要求の
順序を入替えることはできない。

【００８３】尚、図１〜図４及び図６では割当済み入力
ポート情報及び割当済み出力ポート情報のみを記載して
いるが、入力インタフェース部からの接続割当要求も合
わせて入力されており、また接続割当結果は入力インタ
フェース部に返送している。図７及び図８には接続割当
要求及び接続割当結果の様子を記載している。

【００８４】一方、図４に示すようなパイプライン構成
をとる場合には、特願平１１−３５５３８２号に記載の
「パケットスイッチ及びパケットスイッチング方法」の
発明を組合わせることによって、各スケジューラ間で接
続割当の公平性を保証することが可能となる。

【００８５】すなわち、図４に示す拡張構成を採用した
場合、複数の４×１６スケジューラ間で不公平が発生す
る。図５において、スケジューラ９１０とスケジューラ
９２０とに着目すると、あるＴＳに対するスケジューリ
ング順序として、スケジューラ９１０がスケジューラ９
２０よりも先に割当を行うのは４回に３回の割合であ
り、スケジューラ９１０が扱う入力ポート＃１〜＃４が
要求した接続割当要求の方が、スケジューラ９２０が扱
う入力ポート＃５〜＃８が要求した接続割当要求よりも
優先的に扱われる確率が大きい。

【００８６】他の組合わせでも同様であるが、例外は、
スケジューラ９１０及びスケジューラ９３０のように等
間隔で配置されている組合わせのみが公平である。この
問題は２つのスケジューラ間だけでなく、３つのスケジ
ューラ間でも同様の不公平が存在する。

【００８７】この不公平は各スケジューラ９１０，９２
０，９３０，９４０の接続順序が固定であることに起因
する。そこで、接続順序を動的に変更することによっ
て、この不公平を解消する。

【００８８】４×１６スケジューラが物理的に異なる回
路［ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｇａｔｅ Ａｒｒａｙ），ＡＳＩＣ（Ａｐｐｌｉｃａ
ｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）等］に分割されて
いる場合には上記の「スケジューラ」で行ったようなポ
ートの入替えを行うことができない。これは固定的な配
線によって各回路に入力されるポートが固定になるから
である。

【００８９】接続順序は割当済み出力ポートの接続先で
決まるので、この割当済み出力ポート情報の接続先を変
更する。具体的には、図４に示す構成に加えて、４×４
スイッチを用意する。割当済み出力ポート情報を直接次
のスケジューラに転送するのではなく、全ての割当済み
出力ポート情報を４×４スイッチを経由して転送する。

【００９０】４×４スイッチは、図５に示すフレーム毎
に接続先を切替えて出力することによって、４×１６ス
ケジューラ９１０，９２０，９３０，９４０間の割当処
理順序を変更する。これによって、入力ポート間の公平
性が保証できる。すなわち、上記の「パケットスイッチ
及びパケットスイッチング方法」の発明の方法を採用す
ることで、上述したような４×１６スケジューラ９１
０，９２０，９３０，９４０の入力ポート間の公平性を
保証することができる。

【００９１】このように、Ｎ×ｋＭスケジューラをｋ個
の機能ブロック（Ｎ×Ｍスケジューラ）から構成し、そ
れぞれのＮ×Ｍスケジューラに入力される割当済み出力
ポート情報をＮ×ｋＭスケジューラの外部から入力され
る情報と、Ｎ×ｋＭスケジューラ内の前段のＮ×Ｍスケ
ジューラからの情報とを設定によって切替えることで、
ポート数の拡張性が要求されるルータと複数のクラス間
での優先制御が要求されるルータとの双方に対応するこ
とができ、汎用的なスケジューラを実現することができ
る。

【００９２】

【発明の効果】以上説明したように本発明によれば、Ｎ
個（Ｎは正の整数）の入力インタフェース部とｋＭ（Ｍ
は正の整数、ｋは２以上の整数）個の出力インタフェー
ス部間のデータ転送を調停するＮ×ｋＭスケジューラか
らなるマルチモードスケジューラにおいて、Ｎ×ｋＭス
ケジューラを構成するｋ個のＮ×Ｍスケジューラと、Ｎ
×ｋＭスケジューラの外部から入力される情報と前段の
Ｎ×Ｍスケジューラからの情報とを切替えてＮ×Ｍスケ
ジューラに割当済み出力ポート情報として入力するｋ−
１個の選択手段とを配置し、ｋ−１個の選択手段の切替
動作によってｊＮ×ｋＭ（ｊは２以上の整数）までのス
ケジューラと優先クラスｋ個のＮ×Ｍスケジューラとの
２種類の動作を設定自在に構成することによって、ポー
ト数の拡張性が要求されるルータと複数のクラス間での
優先制御が要求されるルータとの双方に対応することが
でき、汎用的なスケジューラを実現することができると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態によるマルチモードスケジ
ューラの構成を示すブロック図である。

【図２】本発明の一実施例によるマルチモードスケジュ
ーラの構成を示すブロック図である。

【図３】本発明の一実施例における第一の動作モードの
論理的構成を示すブロック図である。

【図４】本発明の一実施例における第一の動作モードで
のポート数拡張時の論理的構成を示すブロック図であ
る。

【図５】図４の各スケジューラの動作を示す図である。

【図６】本発明の一実施例における第二の動作モードの
論理的構成を示すブロック図である。

【図７】本発明の一実施例における第一の動作モードの
動作を説明する図である。

【図８】本発明の一実施例における第二の動作モードの
動作を説明する図である。

【図９】本発明の一実施例における第一の動作モードで
のポート数拡張時の論理的構成を一般化したブロック図
である。

【符号の説明】

１００ Ｎ×ｋＭスケジューラ １１０〜１ｋ０ Ｎ×Ｍスケジューラ １２１〜１２Ｍ，１ｋ１〜１ｋＭ，５２１〜５２４，５
３１〜５３４，５４１〜５４４ 選択回路 ５００ ４×１６スケジューラ ５１０，５２０，５３０，５４０ ４×４スケジューラ ８１０，８２０〜８ｊ０ Ｎ×ｋＭスケジュー
ラ ９１０，９２０，９３０，９４０ ４×１６スケジュー
ラ

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 Ｎ個（Ｎは正の整数）の入力インタフェ
   ース部とｋＭ（Ｍは正の整数、ｋは２以上の整数）個の
   出力インタフェース部間のデータ転送を調停するＮ×ｋ
   Ｍスケジューラからなるマルチモードスケジューラであ
   って、前記Ｎ×ｋＭスケジューラを構成するｋ個のＮ×
   Ｍスケジューラと、前記Ｎ×ｋＭスケジューラの外部か
   ら入力される割当済み出力ポート情報と前段のＮ×Ｍス
   ケジューラからの情報とを切替えて前記Ｎ×Ｍスケジュ
   ーラに割当済み出力ポート情報として入力するｋ−１個
   の選択手段とを有し、前記ｋ−１個の選択手段の切替動
   作によってｊＮ×ｋＭ（ｊは２以上の整数）までのスケ
   ジューラと、優先クラスｋ個のＮ×Ｍスケジューラとの
   ２種類の動作を設定自在に構成したことを特徴とするマ
   ルチモードスケジューラ。
2. 【請求項２】 外部から入力される割当済み出力ポート
   情報を使用する場合に前記Ｎ×ｋＭスケジューラをｊ個
   接続してｊＮ×ｋＭのスケジューラを構成するようにし
   たことを特徴とする請求項１記載のマルチモードスケジ
   ューラ。
3. 【請求項３】 前記ｋ−１個の選択手段各々は、前記外
   部から入力される割当済み出力ポート情報を使用する際
   に前記外部から入力される割当済み出力ポート情報を選
   択するよう構成したことを特徴とする請求項２記載のマ
   ルチモードスケジューラ。
4. 【請求項４】 前記Ｎ×ｋＭスケジューラをｊ個パイプ
   ライン接続してｊＮ×ｋＭのスケジューラを構成するよ
   うにしたことを特徴とする請求項２または請求項３記載
   のマルチモードスケジューラ。
5. 【請求項５】 前記前段のＮ×Ｍスケジューラからの情
   報を使用する場合に前記Ｎ×ｋＭスケジューラを単独で
   使用してｋ個の優先クラスを持つＮ×Ｍスケジューラと
   して構成するようにしたことを特徴とする請求項１記載
   のマルチモードスケジューラ。
6. 【請求項６】 前記ｋ−１個の選択手段各々は、前記Ｎ
   ×ｋＭスケジューラを単独で使用する際に前記前段のＮ
   ×Ｍスケジューラからの情報を選択するよう構成したこ
   とを特徴とする請求項５記載のマルチモードスケジュー
   ラ。
7. 【請求項７】 前記Ｎ個の入力インタフェース部各々
   は、受信データを宛先の出力インタフェース部毎に蓄積
   するＶＯＱ（Ｖｉｒｔｕａｌ ＯｕｔｐｕｔＱｕｅｕ
   ｅ）バッファを含むことを特徴とする請求項１から請求
   項６のいずれか記載のマルチモードスケジューラ。