JP3481132B2

JP3481132B2 - シリアルバス試験器

Info

Publication number: JP3481132B2
Application number: JP12409998A
Authority: JP
Inventors: 哲篠塚
Original assignee: Kenwood KK
Current assignee: Kenwood KK
Priority date: 1998-04-16
Filing date: 1998-04-16
Publication date: 2003-12-22
Anticipated expiration: 2018-04-16
Also published as: JPH11308259A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシリアルバス試験器
に係り、とくに、シリアルバス上を転送される一連の大
量のパケットを取り込み、表示等の処理を可能にしたシ
リアルバス試験器に関する。

【０００２】

【従来の技術】近年、パソコン本体に、プリンタ、ディ
ジタルカメラ、外付型ハードディスク等をディジーチェ
ーンまたはツリー構造に接続し、任意のノード機器間で
高速通信を可能としたＩＥＥＥ１３９４と呼ばれるシリ
アルバス（以下、「高速シリアルバス」という）が実用
化された。この高速シリアルバスは、小型なケーブルを
用いて非常に多数のノード機器を接続することができ、
かつ、動画データ等の大容量のデータも円滑に転送でき
るという特徴を持つ。

【０００３】図６に示す如く、高速シリアルバス１は、
シリアルバスケーブル１₁〜１_n-1により複数のノード
機器２₁〜２_nがシリアル接続されて成り、各ノード機
器２_iは、上位のコントローラ３_iの指示に従い、ハー
ドレベルでシリアル通信のプロトコル制御を行う物理レ
イヤ回路４_iとリンクレイヤ回路５_iを有している。物
理レイヤ回路４_iはシリアルバスケーブル１_i-1、１_i
と接続されており、シリアルバスケーブル１_i-1（また
は１_i）の上を伝送された他ノード機器からの伝送信号
を受信すると、同一の伝送信号をシリアルバスケーブル
１_i（または１_i-1）に出力するとともに、受信データ
に変換し、リンクレイヤ回路５_iに出力する。また、リ
ンクレイヤ回路５_iから送信データを入力すると、伝送
信号に変換し、シリアルバスケーブル１_iと１_i-1に出
力する。

【０００４】リンクレイヤ回路５_iは上位のコントロー
ラ３_iの指示に従い、他ノード機器宛の送信パケットを
生成し、送信パケットを構成する送信データを物理レイ
ヤ回路４_iに出力する。具体的には、125 マイクロ秒周
期での転送が保証されたアイソクロナスパケットの場
合、データ長、チャンネル番号、同期化コードを含むヘ
ッダ情報とデータをコントローラ３_iから受け取ると、
計算により求めた誤り検出／訂正用のヘッダＣＲＣ、デ
ータブロックＣＲＣ等を附加しながら４バイトの整数倍
から成る所定のフォーマットのアイソクロナスパケット
を生成し（図７参照）、先頭から２ビットずつ（100Mbi
t/s の転送速度の場合）、または４ビットずつ（200Mbi
t/s の転送速度の場合）、または１バイトずつ（400Mbi
t/s の転送速度の場合）に分けた送信データを物理レイ
ヤ回路４_iに出力する。非同期で転送されるアシンクロ
ナスパケットの場合、チャンネル番号の代わりに、送信
先ノードＩＤと送信元ノードＩＤがヘッダに加わるなど
の相違が有る。

【０００５】また、物理レイヤ回路４_iから受信データ
を入力すると、自ノードで取り込むべき受信パケットを
取り出し、コントローラ３_iに出力する。リンクレイヤ
回路５_iと物理レイヤ回路４_iは３本の制御線CTL0、CT
L1、LReqを介して制御信号を受授し、ハンドシェイクし
ながら８本のデータ線Ｄ₀〜Ｄ₇の内、Ｄ₀とＤ₁の２
本（100Mbit/s の転送速度の場合）、またはＤ₀〜Ｄ₃
の４本（200Mbit/s の場合）、またはＤ₀〜Ｄ₇の８本
（400Mbit/s 以上）を用いて送信データまたは受信デー
タを受授する。物理レイヤ回路４_iは送信時にバス調停
を行ったり、リンクレイヤ回路５_iとの間で授受する制
御信号やデータに同期したクロックSCLKを出力する機能
も有する。

【０００６】高速シリアルバスに接続される種々のノー
ド機器の動作試験を行うためのシリアルバス試験器が開
発されている。このシリアスバス試験器は、図６の符号
２_nに示す如く、他のノード機器と同様に１つのノード
機器としてバス接続されており、また、例えばマイコン
で構成されたバス試験用のコントローラ３_n、リンクレ
イヤ回路５_n、物理レイヤ回路４_n、メモリ１０、表示
装置１１、操作パネル１２などを有している。例えば、
チャンネル番号１でアイソクロナス転送を行うノード機
器２₁の試験をしたい場合、メモリ１０には予めノード
機器２₁の試験に用いる各種テストデータ、ノード機器
２₁がアイソクロナス転送を行うチャンネル番号、ノー
ド機器２₁のノードＩＤ、シリアスバス試験器のノード
ＩＤ等を記憶しておく。

【０００７】操作パネル１２でノード機器２₁の起動を
指示すると、コントローラ３_nはメモリ１０を参照し
て、転送速度（ここでは100Mbit/s とする）、ノード機
器２₁のノードＩＤである送信先ＩＤ、シリアスバス試
験器のノードＩＤである送信元ＩＤ、アシンクロナスパ
ケットのデータ長を含むヘッダ情報と、起動命令を含む
データをリンクレイヤ回路５_nへ出力する。リンクレイ
ヤ回路５_nはヘッダＣＲＣ、データブロックＣＲＣなど
を附加しながら所定のフォーマットのアシンクロナスパ
ケット（図８参照）を生成するとともに、制御線LReqを
通じて物理レイヤ回路４_nに送信要求と転送速度を通知
し、物理レイヤ回路４_nが高速シリアルバスへのアクセ
スの調停に勝ち、制御線CTL0、CTL1を通じて転送許可を
与えると、リンクレイヤ回路５_nはクロックSCLKで見て
或る複数クロック数分だけ（CTL0、CTL1）＝（０１）、
データ線Ｄ₀〜Ｄ₇を全て０とし、しかるのち、クロッ
クSCLKに同期させてデータ線Ｄ₀とＤ₁を用いてアシン
クロナスパケットの先頭から２ビットずつに分けた送信
データを物理レイヤ回路４_nに出力する（この際、リン
クレイヤ回路５_nは（CTL0、CTL1）＝（１０）を出力す
ることで送信データ出力中であることを示す）。

【０００８】送信データを入力した物理レイヤ回路４_n
は、規格に従った電気的な送信信号に変換し、高速シリ
アルバスへ出力する。リンクレイヤ回路５_nが１パケッ
ト分の送信データ出力を終え、他に送信すべきパケット
が無いとき、リンクレイヤ回路５_nは（CTL0、CTL1）を
（１０）から（００）にして送信完了を示し、該信号を
受けて物理レイヤ回路４_nは他の処理に移行する。

【０００９】シリアルバス試験器２_nから送信されたア
シンクロナスパケットの伝送信号を受信したノード機器
２₁が100Mbit/s の転送速度でアイソクロナスパケット
の伝送信号を一定周期で返送したとき、他の全てのノー
ド機器２₂〜２_nの物理レイヤ回路４₂〜４_nが受信
し、受信データに変換してリンクレイヤ回路５₂〜５_n
に出力する（この際、物理レイヤ回路４₂〜４_nは制御
線CTL0、CTL1を通じて（CTL0、CTL1）＝（１０）を出力
することで受信データ出力中であることを示す）。

【００１０】リンクレイヤ回路５₂〜５_nは、制御線CT
L0、CTL1に受信データ出力中であることを示す制御信号
が現れているとき、クロックSCLKに同期して受信データ
を入力し、ヘッダＣＲＣ、データＣＲＣを用いてヘッダ
とデータに誤り検出／訂正を施しながら受信パケットを
復元する。そして、アイソクロナスパケットなので、ヘ
ッダに含まれるチャンネル番号が上位のコントローラか
ら受信を指示されたものかチェックし、指示されたもの
であれば上位のコントローラに出力し、指示されていな
ければ今回の受信パケットを無視する。シリアルバス試
験器２_nでは、コントローラ３_nにより予め受信が指定
されていたものとすると、リンクレイヤ回路５_nはノー
ド機器２₁からの受信パケットをコントローラ３_nに出
力し、コントローラ３_nはメモリ１０に記憶させる。ノ
ード機器２₁からアイソクロナスパケットが繰り返し受
信される度に、同様の処理を繰り返す。

【００１１】操作パネル１２で表示が指示されれば、コ
ントローラ３_nはメモリ１０に記憶された受信パケット
を表示装置１１に表示させ、作業者がチェック可能とす
る。

【００１２】

【発明が解決しようとする課題】ところで、シリアルバ
スに接続されたノード機器の試験を行う際、試験対象の
ノード機器が正しくパケットを送受信しているかチェッ
クする必要が有るが、このためには、シリアルバス上を
伝送される全てのパケットをモニタしなければならな
い。リンクレイヤ回路には物理レイヤ回路から入力した
受信データ列より、全ての受信パケットを取り込み、コ
ントローラに出力するスヌープ機能を持つものがある
が、コントローラが大量のパケットの取り込みながら、
平行して他ノード機器宛に所望のパケットを送信させよ
うとすると、極めて高い処理速度が必要となり、構成上
の負担が大きい。また、リンクレイヤ回路のスヌープ機
能で取り込んだパケットには送信パケットが含まれてい
ないため、シリアルバス上を伝送される全てのパケット
を時系列順でモニタすることができない。

【００１３】本発明は上記した従来技術の問題に鑑み、
簡単な構成でシリアルバス上を伝送される一連のパケッ
トを洩れなく取得できるシリアルバス試験器を提供する
ことを、その目的とする。

【００１４】

【課題を解決するための手段】本発明の請求項１記載の
シリアルバス試験器では、シリアルバスと接続されて、
シリアルバス上を伝送された他ノード機器からの伝送信
号を受信し、受信データに変換して出力したり、送信デ
ータを伝送信号に変換してシリアルバス上に送信したり
する物理レイヤ回路と、物理レイヤ回路と接続されてシ
リアルバス試験用のコントローラの指示に従い、他ノー
ド機器宛の送信パケットを生成し、送信パケットを構成
する送信データを物理レイヤ回路に出力するリンクレイ
ヤ回路と、を含むシリアルバス試験器において、シリア
ルバス試験用のコントローラが記憶内容を読み出し、所
定の処理が可能な記憶手段と、物理レイヤ回路とリンク
レイヤ回路のデータ出力側に接続されて、物理レイヤ回
路がリンクレイヤ回路に出力する受信データとリンクレ
イヤ回路が物理レイヤ回路に出力する送信データを入力
し、物理レイヤ回路とリンクレイヤ回路の間で授受され
る一連のパケットを記憶手段に記憶させるパケット取り
込み手段と、を備えたことを特徴としている。

【００１５】物理レイヤ回路はシリアルバス上を他ノー
ド機器から伝送された伝送信号を受信し、受信データに
変換して出力する。また、リンクレイヤ回路は、シリア
ルバス試験用のコントローラの指示に従い、他ノード機
器宛の送信パケットを生成し、送信パケットを構成する
送信データを物理レイヤ回路に出力する。パケット取り
込み手段は、物理レイヤ回路とリンクレイヤ回路が出力
する受信データ及び送信データを入力し、物理レイヤ回
路とリンクレイヤ回路の間で授受される一連のパケット
を記憶手段に記憶させる。記憶手段に記憶された一連の
パケットは、シリアルバス試験用のコントローラが読み
出し、表示、印刷等の所定の処理を行って作業者の解析
の用に供する。

【００１６】これにより、シリアルバス試験器から送信
したパケットを含めてシリアルバス上を伝送される一連
のパケットについてシリアルバス試験用のコントローラ
とは別個の経路で記憶手段に取り込むことができ、コン
トローラの処理速度を高速にしなくても、シリアルバス
試験器により、シリアルバス上を伝送される大量のパケ
ットの取り込みながら、平行して他ノード機器宛に所望
のパケットを送信させることができる。

【００１７】請求項２記載のシリアルバス試験器によれ
ば、取り込みの基準となるパケットを設定する設定手段
を設け、パケット取り込み手段は、設定手段で設定され
た基準パケットに対し一定の時間関係にあるパケットを
記憶手段に記憶させることを特徴としている。これによ
り、試験対象のノード機器宛にパケットを送信した前後
など、解析に必要な任意の所望の時間範囲のパケットを
入手することが可能となる。請求項３記載のシリアルバ
ス試験器によれば、パケット取り込み手段は、パケット
のタイミング情報も合わせて記憶させるようにしたこと
を特徴としている。これにより、シリアルバス上を伝送
されるパケットのタイミングについても解析可能とな
る。

【００１８】請求項４記載のシリアルバス試験器では、
シリアルバスと接続されて、シリアルバス上を伝送され
た他ノード機器からの伝送信号を受信し、受信データに
変換したり、送信データを伝送信号に変換してシリアル
バス上に送信したりする物理レイヤ回路と、物理レイヤ
回路と接続されてシリアルバス試験用のコントローラの
指示に従い、他ノード機器宛の送信パケットを生成し、
送信パケットを構成する送信データを物理レイヤ回路に
出力するリンクレイヤ回路と、を含み、物理レイヤ回路
とリンクレイヤ回路は制御線を介して制御信号を受授し
てハンドシェイクしながらデータを受授するシリアルバ
ス試験器において、シリアルバス試験用のコントローラ
が記憶内容を読み出し、所定の処理が可能な記憶手段
と、物理レイヤ回路とリンクレイヤ回路のデータ出力側
及び制御信号出力側に接続されて、物理レイヤ回路が出
力する受信データと制御信号及びリンクレイヤ回路が出
力する送信データと制御信号を入力し、物理レイヤ回路
とリンクレイヤ回路の間で授受される一連のパケットを
制御信号データと時間的にと対応付けて記憶手段に記憶
させるパケット取り込み手段と、を備えたことを特徴と
している。

【００１９】物理レイヤ回路はシリアルバス上を他ノー
ド機器から伝送された伝送信号を受信し、受信データに
変換して出力する。また、リンクレイヤ回路は、シリア
ルバス試験用のコントローラの指示に従い、他ノード機
器宛の送信パケットを生成し、送信パケットを構成する
送信データを物理レイヤ回路に出力する。この際、物理
レイヤ回路とリンクレイヤ回路は制御線を介して制御信
号を受授してハンドシェイクしながらデータを受授す
る。パケット取り込み手段は、物理レイヤ回路が出力す
る受信データと制御信号及びリンクレイヤ回路が出力す
る送信データと制御信号を入力し、物理レイヤ回路とリ
ンクレイヤ回路の間で授受される一連のパケットを制御
信号データと時間的にと対応付けて記憶手段に記憶させ
る。記憶手段に記憶された一連のパケット及び制御信号
データは、シリアルバス試験用のコントローラが読み出
し、表示、印刷等の所定の処理を行う。

【００２０】これにより、シリアルバス試験器から送信
したパケットを含めてシリアルバス上を伝送される一連
のパケットに加えて、物理レイヤ回路とリンクレイヤ回
路の間で授受された制御信号データについてもパケット
に対応付けて取り込めるので、より高度な解析が可能と
なる。

【００２１】請求項５記載のシリアルバス試験器によれ
ば、取り込みの基準となるパケットを設定する設定手段
を設け、パケット取り込み手段は、設定手段で設定され
た基準パケットに対し一定の時間関係にあるパケットを
対応する制御信号データとともに記憶手段に記憶させ
る。これにより、試験対象のノード機器宛にパケットを
送信した前後など、解析に必要な任意の所望の時間範囲
のパケット及び制御信号データを入手することが可能と
なる。請求項６記載のシリアルバス試験器によれば、パ
ケット取り込み手段は、パケットのタイミング情報も合
わせて記憶させるようにしたことを特徴としている。こ
れにより、シリアルバス上を伝送されるパケットのタイ
ミングについても解析可能となる。

【００２２】

【発明の実施の形態】次に、図１を参照して本発明の一
つの実施の形態を説明する。図１は本発明に係るシリア
ルバス試験器のブロック図であり、図６と同一の構成部
分には同一の符号が付してある。２０はレジスタ回路で
あり、３つの１０ビットパラレルレジスタ（以下、単
に、レジスタと略す）２１、２２、２３が直列に接続さ
れて成る。レジスタ２１の入力側は上位側に２本の制御
線CTL0、CTL1、下位側に８本のデータ線Ｄ₀〜Ｄ₇が接
続されている。レジスタ２１はクロックSCLKを入力する
度に、CTL0とCTL1及びＤ₀〜Ｄ₇を同時に取り込んで出
力する。レジスタ２２はクロックSCLKを入力する度に、
レジスタ２１から出力されたCTL0とCTL1及びＤ₀〜Ｄ₇
を同時に取り込んで出力する。レジスタ２３はクロック
SCLKを入力する度に、レジスタ２２から出力されたCTL0
とCTL1及びＤ₀〜Ｄ₇を同時に取り込んで出力する。よ
って、制御線CTL0、CTL1とデータ線Ｄ₀〜Ｄ₇の値は、
レジスタ２１から２３まで逐次転送される。

【００２３】２４は転送速度識別回路であり、レジスタ
２３の出力と制御線LReqを監視し、パケットの受信時は
レジスタ２３の出力から転送速度を識別し、パケットの
送信時は制御線LReqの出力から転送速度を識別する。す
なわち、物理レイヤ回路４_nが高速シリアルバス１から
伝送信号を受信し、クロックSCLKに同期して受信データ
を出力する際、最初に、（CTL0、CTL1）を（００）から
（１０）に変え、クロックSCLKで見て或るクロック数分
だけ（Ｄ₀〜Ｄ₇）＝（１１１１１１１１）＝（ＦＦ）
₁₆を出力したあと、転送速度コードを出力し、しかるの
ち、受信パケットの先頭から受信データを出力する。10
0Mbit/s の場合、転送速度コードは（Ｄ₀〜Ｄ₇）＝
（００ｘｘｘｘｘｘ）、200Mbit/s の場合、転送速度コ
ードは（Ｄ₀〜Ｄ₇）＝（０１００ｘｘｘｘ）、400Mbi
t/s の場合、転送速度コードは（Ｄ₀〜Ｄ₇）＝（０１
００００００）である（ｘは０とされ、リンクレイヤ回
路５_nで無視される）。

【００２４】100Mbit/s の場合、受信データはＤ₀とＤ
₁を用いて２ビットずつ出力され、200Mbit/s の場合、
受信データはＤ₀〜Ｄ₃を用いて４ビットずつ出力さ
れ、400Mbit/s の場合、受信データはＤ₀〜Ｄ₇を用い
て８ビットずつ出力される。転送速度識別回路２４はレ
ジスタ２３から出力されるCTL0、CTL1を監視しており、
（CTL0、CTL1）が（００）から（１０）に変わると、そ
の後、（Ｄ₀〜Ｄ₇）が（ＦＦ）₁₆から変わった最初の
（Ｄ₀〜Ｄ₇）の値から転送速度を識別し、直ちに後述
するバイト位置検出回路とパターン検出回路、及び取り
込み制御回路に転送速度識別データを出力する。

【００２５】また、リンクレイヤ回路５_nがパケットを
送信しようとするとき、該リンクレイヤ回路５_nは事前
に制御線Req を通じて送信要求とともに転送速度データ
を物理レイヤ回路４_nに出力する。転送速度識別回路２
４はReq を通じて転送速度データが入力されると、転送
速度を識別し、次に、（CTL0、CTL1）が（００）から
（０１）に変わった時点で転送速度識別データを出力す
る。

【００２６】２５はバイト位置検出回路であり、レジス
タ２３の出力するCTL0、CTL1と転送速度識別回路２４か
ら入力した転送速度識別データから、送信パケットまた
は受信パケットの何バイト目がレジスタ２３のＤ₀〜Ｄ
₇から出力されているか検出する。具体的には、（CTL
0、CTL1）が（００）から（１０）に変わった状態で転
送速度識別データを入力したとき、次のクロックSCLKを
入力した時点でレジスタ２３のＤ₀〜Ｄ₇から受信パケ
ットの先頭の受信データが出力される。よって、転送速
度が100Mbit/s であれば、（CTL0、CTL1）が（００）か
ら（１０）に変わった時点で−１に初期化したカウント
値Ｋを、転送速度識別データを入力したあと、クロック
SCLKを入力する度に＋１ずつカウントアップするととも
に、カウント値Ｋを４で割った商ｑに＋１した値をバイ
ト位置検出データとして出力する（バイト位置検出回路
２５は予め、バイト位置検出データを零としている）。

【００２７】転送速度が200Mbit/s であれば、（CTL0、
CTL1）が（００）から（１０）に変わった時点で−１に
初期化したカウント値Ｋを、転送速度識別データを入力
したあと、クロックSCLKを入力する度に＋１ずつカウン
トアップするとともに、カウント値Ｋを２で割った商ｑ
に＋１した値をバイト位置検出データとして出力する。
転送速度が400Mbit/s であれば、（CTL0、CTL1）が（０
０）から（１０）に変わった時点で−１に初期化したカ
ウント値Ｋを、転送速度識別データを入力したあと、ク
ロックSCLKを入力する度に＋１ずつカウントアップする
とともに、カウント値Ｋに＋１した値をバイト位置検出
データとして出力する。

【００２８】反対に、（CTL0、CTL1）が（００）から
（０１）に変わった時点で転送速度識別データを入力し
たとき、（CTL0、CTL1）が（０１）から（１０）に変わ
った時点で、レジスタ２３のＤ₀〜Ｄ₇から送信パケッ
トの先頭の送信データが出力される。よって、（CTL0、
CTL1）が（０１）から（１０）に変わった時点でカウン
ト値Ｋを零に初期化したあと、転送速度が100Mbit/s で
あれば、クロックSCLKを入力する度に＋１ずつカウント
アップするとともに、カウント値Ｋを４で割った商ｑに
＋１した値をバイト位置検出データとして出力する。転
送速度が200Mbit/s であれば、（CTL0、CTL1）が（０
１）から（１０）に変わった時点でカウント値Ｋを零に
初期化したあと、クロックSCLKを入力する度に＋１ずつ
カウントアップするとともに、カウント値Ｋを２で割っ
た商ｑに＋１した値をバイト位置検出データとして出力
する。転送速度が400Mbit/s であれば、（CTL0、CTL1）
が（０１）から（１０）に変わった時点でカウント値Ｋ
を零に初期化したあと、クロックSCLKを入力する度に＋
１ずつカウントアップするとともに、カウント値Ｋをバ
イト位置検出データとして出力する。

【００２９】２６はパターン検出回路であり、バイト位
置検出回路２５で検出された送信パケットまたは受信パ
ケット中のバイト位置における８ビットパターンを検出
する。パターン検出回路２６は100Mbit/s を示す転送速
度識別データを入力すると、以降、レジスタ２３の出力
Ｄ₀とＤ₁をｄ₀とｄ₁、レジスタ２２の出力Ｄ₀とＤ
₁をｄ₂とｄ₃、レジスタ２１の出力Ｄ₀とＤ₁をｄ₄
とｄ₅、リンクレイヤ回路５_nの出力Ｄ₀とＤ₁をｄ₆
とｄ₇として取り出し、（ｄ₀ｄ₁ｄ₂ｄ₃ｄ₄ｄ₅ｄ
₆ｄ₇）の順に並べてパラレル出力することで、８ビッ
トのパータンデータを出力する（ここでは、100Mbit/s
のとき、パケットを構成する各バイトデータのＭＳＢ、
２ＳＢ、３ＳＢ、４ＳＢ、５ＳＢ、６ＳＢ、７ＳＢ、Ｌ
ＳＢが、２ビットずつ、（Ｄ₀Ｄ₁）＝（ＭＳＢ２Ｓ
Ｂ）、（Ｄ₀Ｄ₁）＝（３ＳＢ４ＳＢ）、（Ｄ₀Ｄ₁）
＝（５ＳＢ６ＳＢ）、（Ｄ₀Ｄ₁）＝（７ＳＢＬＳＢ）
という具合に分けて物理レイヤ回路４_nとリンクレイヤ
回路５_nの間を転送されるものとする）。

【００３０】また、パターン検出回路２６は200Mbit/s
を示す転送速度識別データを入力すると、以降、レジス
タ２３の出力Ｄ₀〜Ｄ₃をｄ₀〜ｄ₃、レジスタ２２の
出力Ｄ₀〜Ｄ₃をｄ₄〜ｄ₇として取り出し、（ｄ₀ｄ
₁ｄ₂ｄ₃ｄ₄ｄ₅ｄ₆ｄ₇）の順に並べてパラレル出
力することで、８ビットのパータンデータを出力する
（ここでは、200Mbit/s のとき、パケットを構成する各
バイトデータのＭＳＢ、２ＳＢ、３ＳＢ、４ＳＢ、５Ｓ
Ｂ、６ＳＢ、７ＳＢ、ＬＳＢが、４ビットずつ、（Ｄ₀
Ｄ₁Ｄ₂Ｄ₃）＝（ＭＳＢ２ＳＢ３ＳＢ４ＳＢ）、（Ｄ
₀Ｄ₁Ｄ₂Ｄ₃）＝（５ＳＢ６ＳＢ７ＳＢＬＳＢ）とい
う具合に分けて物理レイヤ回路４_nとリンクレイヤ回路
５_nの間を転送されるものとする）。

【００３１】また、400Mbit/s を示す転送速度識別デー
タを入力すると、以降、レジスタ２３の出力Ｄ₀〜Ｄ₇
をｄ₀〜ｄ₇として取り出し、（ｄ₀ｄ₁ｄ₂ｄ₃ｄ₄
ｄ₅ｄ₆ｄ₇）の順でパラレル出力することで、８ビッ
トのパータンデータを出力する（ここでは、400Mbit/s
のとき、パケットを構成する各バイトデータのＭＳＢ、
２ＳＢ、３ＳＢ、４ＳＢ、５ＳＢ、６ＳＢ、７ＳＢ、Ｌ
ＳＢが、（Ｄ₀Ｄ₁Ｄ₂Ｄ₃Ｄ₄Ｄ₅Ｄ₆Ｄ₇）＝（Ｍ
ＳＢ２ＳＢ３ＳＢ４ＳＢ５ＳＢ６ＳＢ７ＳＢＬＳＢ）と
いう具合に分けて物理レイヤ回路４_nとリンクレイヤ回
路５_nの間を転送されるものとする）。

【００３２】２７は基準パケット設定回路であり、コン
トローラ３_nにより、高速システムバス１の上から一連
のパケットを取り込む際の基準パケットを特定するため
の情報が設定される。ここでは、一例としてパケット中
のバイト位置と該バイト位置での１バイトデータの組み
合わせが１または複数設定される。複数設定する場合
は、バイト位置順とする（図２参照）。２８は照合回路
であり、基準パケット設定回路２７で設定されたバイト
位置と該バイト位置での１バイトデータの組み合わせ
と、バイト位置検出回路２５とパターン検出回路２６で
検出された組み合わせが一致するか照合し、基準パケッ
ト設定回路２７での設定順に全て一致したとき、基準パ
ケット検出信号を取り込み制御回路へ出力する。

【００３３】２９はタイマであり、現在の時刻を十ナノ
ｓｅｃ単位または百ナノｓｅｃ単位で計時する。３０は
第１領域と第２領域を有するキャプチャメモリであり、
第１領域には物理レイヤ回路４_nとリンクレイヤ回路５
_nの間で授受される一連の大量のパケットを、制御信号
データCTL0、CTL1と対応付けて時系列で記憶し、第２領
域には、パケット別に第１領域の格納場所、転送速度、
開始時刻を記憶する。

【００３４】３０は取り込み制御回路であり、レジスタ
回路２０のレジスタ２３から出力された制御信号データ
CTL0、CTL1と転送速度識別回路２４で識別された転送速
度を参照して、レジスタ２３から出力される受信パケッ
トまたは送信パケットの内、基準パケットに対し一定の
時間関係に有る一連のパケットのデータを、制御信号デ
ータCTL0、CTL1と対応付けてキャプチャメモリ３０の第
１領域に記憶させ、かつ、パケット別に第１領域の格納
場所、転送速度、開始時刻を第２領域に記憶させる。レ
ジスタ回路２０、転送速度識別回路２４、バイト位置検
出回路２５、パターン検出回路２６、照合回路２８、タ
イマ２９、取り込み制御回路３１により、パケット取り
込み回路３２が構成されている。

【００３５】コントローラ３_n´は、操作パネル１２で
のパケットの送信または受信の指示に従い、リンクレイ
ヤ回路５_nに指示して所望のノード機器へのパケットの
送信を指示したり、または所望ノード機器からのパケッ
トの受信を指示する。また、操作パネル１２での指示に
従い、メモリ１０に記憶させた受信パケットを表示装置
１１に表示させたり、キャプチャメモリ３０に記憶させ
たパケット及び制御信号データを表示装置１１に表示さ
せたりする。また、パケット取り込み回路３２の基準パ
ケット設定回路２７に対し、基準パケットの設定を行
い、取り込み制御回路３１に対し取り込み範囲の指定を
行ったりする。シリアルバス試験器２_nの他の構成部分
は図６と全く同一に構成されている。

【００３６】次に、図３〜図５を参照して上記した実施
の形態の動作を簡単に説明する。図３はキャプチャメモ
リ３０の第１領域の記憶内容の説明図、図４はキャプチ
ャメモリ３０の第２領域の記憶内容の説明図、図５は表
示装置１１の表示例を示す説明図である。ここでは、ノ
ード機器２₁の動作試験を行うものとし、ノード機器２
₁に或る起動命令用の送信パケットを送信したときの前
後一定時間範囲にわたる高速シリアルバス１の上の全て
の伝送パケットをモニタする場合を例にする。メモリ１
０には予めノード機器２₁の試験に用いる各種テストデ
ータ、ノード機器２₁がアイソクロナス転送を行うチャ
ンネル番号、ノード機器２₁のノードＩＤ、シリアスバ
ス試験器２₅のノードＩＤ等が記憶されているものとす
る。また、リンクレイヤ回路５_nはスヌープ機能を有し
ていないものとする。

【００３７】（１）パケットの受信ノード機器２₁、２₂などが高速シリアルバス１の上に
パケットの伝送信号を出力しているとき、シリアルバス
試験器２_nの物理レイヤ回路４_nが受信し、クロックSC
LKに同期して受信データを出力する。この際、最初に、
（CTL0、CTL1）を（００）から（１０）に変える。リン
クレイヤ回路５_nは、物理レイヤ回路４_nがパケットを
受信し、制御線CTL0、CTL1を（００）から（１０）に変
えると、クロックSCLKに同期して受信データを入力す
る。そして、ヘッダＣＲＣ、データＣＲＣを用いてヘッ
ダとデータに誤り検出／訂正を施しながら受信パケット
を復元する。

【００３８】そして、アイソクロナスパケットであれ
ば、ヘッダに含まれるチャンネル番号が上位のコントロ
ーラ３_n´から受信を指示されたものかチェックし、指
示されたものであればコントローラ３_n´に出力し、指
示されていなければ今回の受信パケットを無視する。ま
た、アシンクロナスパケットであれば、送信先ＩＤが自
ノードＩＤと一致しているかチェックし、一致したもの
であればコントローラ３ _n´に出力し、指示されていな
ければ今回の受信パケットを無視する。コントローラ３
_n´はリンクレイヤ回路５_nから受信パケットを入力す
るとメモリ１０に記憶させる。そして、操作パネル１２
での指示に応じて、表示装置１１への表示等、必要な処
理を行う。

【００３９】リンクレイヤ回路５_nはスヌープ機能を有
しておらず、物理レイヤ回路４_nから入力した受信デー
タに基づき全ての受信パケットを取り込むことはできな
い。この実施の形態では、パケット取り込み回路３２と
キャプチャメモリ３０を備えたことで、高速シリアルバ
ス１の上を伝送される一連の大量のパケットを取り込み
可能になっている。

【００４０】すなわち、物理レイヤ回路４_nが高速シリ
アルバス１から伝送信号を受信し、クロックSCLKに同期
して受信データを出力する際、最初に、（CTL0、CTL1）
を（００）から（１０）に変える。取り込み制御回路３
１は、レジスタ２３のCTL0、CTL1を監視しており、（CT
L0、CTL1）が（００）から（１０）に変わった時点か
ら、クロックSCLKに同期してレジスタ２３の（Ｄ₀〜Ｄ
₇）と（CTL0、CTL1）を合わせた１０ビットデータをメ
モリ３０の第１領域のアドレス０から順に書き込んでい
く（図３参照）。

【００４１】レジスタ２３のＤ₀〜Ｄ₇から転送速度デ
ータが出力されると、転送速度識別回路２４は転送速度
を識別してバイト位置検出回路２５、パターン検出回路
２６、取り込み制御回路３１に出力する。取り込み制御
回路３１は転送速度識別データが入力されると、次にレ
ジスタ２３から出力されるＤ₀〜Ｄ₇が受信パケットＰ
Ａの先頭の受信データであるから、第１領域に書き込ん
だときのアドレス（７）を受信パケットＰＡの先頭アド
レスとして転送速度識別データが示す転送速度及びタイ
マ２９で計時した時刻データＴ_PAとともに第２領域に書
き込んでおく。

【００４２】転送速度が400Mbit/s であったとすると、
レジスタ２３のＤ₀〜Ｄ₇から１バイト単位の受信デー
タＰＡ₀、ＰＡ₁、・・が出力され、CTL0、CTL1ととも
に第１領域に記憶されていく。受信パケットＰＡの最後
の１バイトデータＰＡ_mの書込が終わると、レジスタ２
３から出力される（CTL0、CTL1）が（００）となり、
（Ｄ₀〜Ｄ₇）が（００００００００）となるので、こ
れらのデータを第１領域に書き込んだあと、最後の（０
１）に対応するＤ₀〜Ｄ₇が受信パケットＰＡの最後の
受信データであるから、第１領域に書き込んだときのア
ドレス（２０６）を受信パケットＰＡの終了アドレスと
して第２領域に書き込んでおく。

【００４３】その後、次のパケットＰＢが受信されたと
き、取り込み制御回路３１は、レジスタ２３の出力する
（CTL0、CTL1）が（００）から（１０）に変わった時点
から、クロックSCLKに同期してレジスタ２３の（Ｄ₀〜
Ｄ₇）と（CTL0、CTL1）を合わせた１０ビットデータを
メモリ３０の第１領域のアドレス２０８から順に書き込
んでいく（図３のアドレス２０８以降参照）。

【００４４】レジスタ２３のＤ₀〜Ｄ₇から転送速度デ
ータが出力されると、転送速度識別回路２４は転送速度
を識別してバイト位置検出回路２５、パターン検出回路
２６、取り込み制御回路３１に出力する。取り込み制御
回路３１は転送速度識別データが入力されると、次にレ
ジスタ２３から出力されるＤ₀〜Ｄ₇が受信パケットＰ
Ｂの先頭の受信データであるから、第１領域に書き込ん
だときのアドレス（２１４）を受信パケットＰＢの先頭
アドレスとして転送速度識別データが示す転送速度及び
タイマ２９で計時した時刻データＴ_PBとともに第２領域
に書き込んでおく。

【００４５】転送速度が200Mbit/s であったとすると、
レジスタ２３のＤ₀〜Ｄ3 から４ビット単位の受信デー
タＰＢ₀、ＰＢ₁、・・が出力され、CTL0、CTL1ととも
に第１領域に記憶されていく（なお、図３のｘは０であ
るが、パケットデータとしては無視される）。受信パケ
ットＰＢの最後の４ビットデータＰＢ_yの書込が終わる
と、レジスタ２３から出力される（CTL0、CTL1）が（０
０）となり、（Ｄ₀〜Ｄ₇）が（００００００００）と
なるので、これらのデータを第１領域に書き込んだあ
と、最後の（０１）に対応するＤ₀〜Ｄ₃が受信パケッ
トＰＢの最後の受信データであるから、第１領域に書き
込んだときのアドレス（６７３）を受信パケットＰＢの
終了アドレスとして第２領域に書き込んでおく（図４参
照）。以下、新たなパケットが受信される度に同様の動
作を繰り返す。なお、取り込み制御回路３１は第１領域
の最後のアドレスまでデータを書き込むと、最初のアド
レスに戻って書込を行う。

【００４６】（２）パケットの送信操作パネル１２でノード機器２₁の起動を指示すると、
コントローラ３_n´はメモリ１０を参照して、転送速度
（ここでは100Mbit/s とする）、ノード機器２₁のノー
ドＩＤである送信先ＩＤ、シリアスバス試験器のノード
ＩＤである送信元ＩＤ、アシンクロナスパケットのデー
タ長、同期化コードを含むヘッダ情報と、起動命令を含
むデータをリンクレイヤ回路５_nへ出力する。また、こ
のアシンクロナスパケットを基準パケットとして設定す
るため、まず、送信先ＩＤの１バイト目（上位バイト）
と２バイト目（下位バイト）を、パケット中のバイト位
置と対にして基準パケット設定回路２７に設定し、次
に、送信元ＩＤの１バイト目（上位バイト）と２バイト
目（下位バイト）を、パケット中のバイト位置と対にし
て基準パケット設定回路２７に設定する（図２参照）。
そして、取り込み制御回路３１に対し、基準パケットを
中心とする前後一定時間範囲にわたるパケットの取り込
みを指示する。

【００４７】コントローラ３_n´から送信指示を受けた
リンクレイヤ回路５_nはヘッダＣＲＣ、データブロック
ＣＲＣなどを附加しながら所定のフォーマットのアシン
クロナスパケット（図８参照）を生成するとともに、制
御線LReqを通じて物理レイヤ回路４_nに送信要求と転送
速度を通知し、物理レイヤ回路４_nが高速シリアルバス
へのアクセスの調停に勝ち、制御線CTL0、CTL1を通じて
転送許可を与えると、リンクレイヤ回路５_nは或るクロ
ック数分だけ（CTL0、CTL1）を（０１）、（Ｄ₀〜
Ｄ₇）を（００）₁₆としたあと、クロックSCLKに同期さ
せてデータ線Ｄ₀とＤ₁を用いてアシンクロナスパケッ
トの先頭から２ビットずつに分けた送信データを物理レ
イヤ回路４_nに出力する（この際、リンクレイヤ回路５
_nは（CTL0、CTL1）＝（１０）として送信データ出力中
であることを示す）。

【００４８】送信データを入力した物理レイヤ回路４_n
は、規格に従った電気的な送信信号に変換し、高速シリ
アルバス１へ出力する。リンクレイヤ回路５_nが１パケ
ット分の送信データ出力を終え、他に送信すべきパケッ
トが無いとき、リンクレイヤ回路５_nは（CTL0、CTL1）
を（１０）から（００）にして送信完了を示し、該信号
を受けて物理レイヤ回路４_nは他の処理に移行する。

【００４９】一方、パケット取り込み回路３２では、リ
ンクレイヤ回路５_nが制御線LReqを通して送信要求とと
もに転送速度を出力すると、転送速度識別回路２４が転
送速度を識別し、次にレジスタ２３の出力する（CTL0、
CTL1）が（００）から（０１）に変わった時点で今回の
100Mbit/s を示す転送速度識別データをバイト位置検出
回路２５、パターン検出回路２６、取り込み制御回路３
１へ出力する。

【００５０】取り込み制御回路３１は、レジスタ２３の
出力（CTL0、CTL1）が（００）から（１０）に変わった
時点から、クロックSCLKに同期してレジスタ２３の（Ｄ
₀〜Ｄ₇）と（CTL0、CTL1）を合わせた１０ビットデー
タをキャプチャメモリ３０の第１領域に順に書き込んで
いく（図３のアドレス（ｊ−５）以降参照）。取り込み
制御回路３１はレジスタ２３の出力（CTL0、CTL1）が
（０１）から（１０）に変わった時点でレジスタ２３か
ら出力されているＤ₀〜Ｄ₇が送信パケットＲＡの先頭
の受信データであることから、第１領域に書き込んだと
きのアドレス（ｊ）を送信パケットＲＡの先頭アドレス
として、転送速度及びタイマ２９で計時した時刻データ
Ｔ_PBとともに第２領域に書き込んでおく。

【００５１】転送速度が100Mbit/s であったとすると、
レジスタ２３のＤ₀とＤ₁から２ビット単位の送信デー
タＲＡ₀、ＲＡ₁、・・が出力され、CTL0、CTL1ととも
に第１領域に記憶されていく。送信パケットＲＡの最後
の１バイトデータＲＡ_zの書込が終わると、レジスタ２
３から出力される（CTL0、CTL1）が（００）となり、
（Ｄ₀〜Ｄ₇）が（００００００００）となるので、こ
れらのデータを第１領域に書き込んだあと、最後の（１
０）に対応するＤ₀とＤ₁が送信パケットＲＡの最後の
送信データであるから、第１領域に書き込んだときのア
ドレス（ｊ＋６００）を送信パケットＲＡの終了アドレ
スとして第２領域に書き込んでおく。

【００５２】ところで、今回のパケットの送信に際し
て、バイト位置検出回路２５はレジスタ２３の出力（CT
L0、CTL1）が（００）から（０１）に変わった時点で10
0Mbit/s を示す転送速度識別データを入力したとき、
（CTL0、CTL1）が（０１）から（１０）に変わった時点
でカウント値Ｋを零に初期化し、クロックSCLKを入力す
る度に＋１ずつカウントアップしていく。そして、カウ
ント値Ｋを４で割った商ｑに＋１した値をバイト位置検
出データとして出力する（バイト位置検出回路２５はバ
イト位置検出データを予め、零に初期化している）。

【００５３】また、パターン検出回路２５は100Mbit/s
を示す転送速度識別データを入力すると、以降、レジス
タ２３の出力Ｄ₀とＤ₁をｄ₀とｄ₁、レジスタ２２の
出力Ｄ₀とＤ₁をｄ₂とｄ₃、レジスタ２１の出力Ｄ₀
とＤ₁をｄ₄とｄ₅、リンクレイヤ回路５_nの出力Ｄ₀
とＤ₁をｄ₆とｄ₇として取り出し、（ｄ₀ｄ₁ｄ₂ｄ
₃ｄ₄ｄ₅ｄ₆ｄ₇）の順に並べてパラレル出力するこ
とで、８ビットのパータンデータを出力する。

【００５４】照合回路２８はバイト位置検出回路２５で
検出されたバイト位置が零から１、１から２、２から
３、・・と変化する度に、直ちに基準パケット設定回路
２７に設定された各バイト位置と一致するかチェック
し、一致するときその時点でパターン検出回路２６で検
出されている８ビットパターンと、基準パケット設定回
路２７に当該バイト位置に対応付けて設定されたバイト
データが一致するかチェックする。

【００５５】検出バイト位置が１のときの検出パターン
が、基準パケット設定回路２７に設定された最初のバイ
ト位置１に対応して設定された送信先ＩＤの上位バイト
データと一致し、次に、検出バイト位置が２のときの検
出パターンが、基準パケット設定回路２７に設定された
２番目のバイト位置２に対応して設定された送信先ＩＤ
の下位バイトデータと一致し、次に、検出バイト位置が
５のときの検出パターンが、基準パケット設定回路２７
に設定された３番目のバイト位置５に対応して設定され
た送信元ＩＤの上位バイトデータと一致し、最後に、検
出バイト位置が６のときの検出パターンが、基準パケッ
ト設定回路２７に設定された４番目のバイト位置６に対
応して設定された送信元ＩＤの下位バイトデータと一致
したとき、照合回路２８は基準パケット検出信号を取り
込み制御回路３１に出力する。

【００５６】取り込み制御回路３１は基準パケット検出
信号を入力すると、事前にコントローラ３_n´から基準
パケットを中心とする一定時間範囲の取り込みが指示さ
れているので、以降、第１領域の全アドレスの半分の量
だけ（Ｄ₀〜Ｄ₇）と（CTL0、CTL1）の１０ビットデー
タの書き込みを行う。これにより、第１領域に今回の送
信パケットＲＡを中心として、前後にほぼ同じ時間分に
わたる一連のパケットを取り込むことができる。

【００５７】送信パケットＲＡについての全ての送信デ
ータが第１領域に書き込まれ、レジスタ２３の出力（CT
L0、CTL1）が（００）になると、取り込み制御回路３１
は第１領域への書き込みを一時中断し、その後、高速シ
リアルバス１の上を伝送される新たなパケットが受信さ
れれば、前述と同様にしてキャプチャメモリ３０に書き
込む。

【００５８】シリアルバス試験器２_nから送信されたア
シンクロナスパケットの伝送信号を受信したノード機器
２₁が100Mbit/s の転送速度でアイソクロナスパケット
の伝送信号を一定周期で返送したとき、物理レイヤ回路
４_nが受信し、受信データに変換してリンクレイヤ回路
５_nに出力する。リンクレイヤ回路５_nはクロックSCLK
に同期して受信データを入力し、ヘッダＣＲＣ、データ
ＣＲＣを用いてヘッダとデータに誤り検出／訂正を施し
ながら受信パケットを復元する。そして、アイソクロナ
スパケットなので、ヘッダに含まれるチャンネル番号が
上位のコントローラ３_n´から受信を指示されたものか
チェックし、指示されたものであればコントローラ３_n
´に出力する。コントローラ３_n´はメモリ１０に記憶
させる。

【００５９】一方、ノード機器２₁からの受信パケット
は、前述と同様にして、取り込み回路３２によりCTL0、
CTL1の制御信号データと対応付けて時系列順でキャプチ
ャメモリ３０の第１領域に書き込まれる。また、受信パ
ケットを書き込んだ先頭アドレスと終了アドレス、転送
速度、時刻データがキャプチャメモリ３０の第２領域に
書き込まれる。ノード機器２₁からアイソクロナスパケ
ットが繰り返し受信される度に、同様の処理が繰り返さ
れる。

【００６０】その後、先に基準パケット検出信号を入力
してから、新たに第１領域の全アドレスの半分に相当す
る量だけ（Ｄ₀〜Ｄ₇）と（CTL0、CTL1）の１０ビット
データの書き込みを行ったならば、キャプチャメモリ３
０への書き込みを完了する。この結果、キャプチャメモ
リ３０には、ノード機器２₁へ起動命令として与えた送
信パケットＲＡを中心とし、前後の受信パケットを含め
て、高速シリアルバス１の上を一定時間内に伝送された
一連の全てのパケットの情報が記憶されているため、後
で、ノード機器２₁の動作特性を正確に検査することが
できる。

【００６１】作業者が操作パネル１２でメモリ１０に取
り込んだ受信パケットの表示を指示したとき、コントロ
ーラ３_n´はメモリ１０から読み出し、表示装置１１に
表示させる。但し、メモリ１０には全ての受信パケット
が取り込まれている訳ではなく、また、送信パケットも
無いので、可能な解析項目に限りが有る。一方、作業者
が操作パネル１２でキャプチャメモリ３０に取り込んだ
パケットの表示を指示したとき、コントローラ３_n´は
キャプチャメモリ３０から読み出し、例えば、図５に示
す如く表示装置１１に表示させる（図５では、高速シリ
アルバス１の上を伝送された一連のパケットの先頭部分
の内容が、時系列に従って表示されている。右スクロー
ル操作をすることで、各パケットの後の方を見ることが
でき、下スクロール操作をすることで、時間的に後のパ
ケットを見ることができる）。

【００６２】キャプチャメモリ３０には高速シリアルバ
ス１の上を伝送される全てのパケットが取り込まれてお
り、制御信号データCTL0、CTL1も対応付けられているの
で、試験対象のノード機器２₁がどのようなタイミング
でどのような動作をしているのか、詳細に解析すること
ができる。

【００６３】なお、基準パケットは、受信パケットを対
象として設定することもできる。また、コントローラ３
_n´によって、基準パケットを起点とした取り込みが指
示されていた場合、取り込み制御回路３１は、第１領域
の最後のアドレスまで書き込みをしたあと、最初のアド
レスに戻り、基準パケットの先頭アドレスから数十クロ
ック分前のアドレスまで書き込みをした時点で書き込み
を完了すれば良い。或いは、基準パケットを終点とした
取り込みが指示されていた場合、取り込み制御回路３１
は、基準パケットの最後まで書き込みをした時点で書き
込みを完了すれば良い。

【００６４】上記した実施の形態によれば、シリアルバ
ス試験器２_nから送信したパケットを含めて高速シリア
ルバス１の上を伝送される一連のパケットについてシリ
アルバス試験用のコントローラ３_n´とは別個の経路で
キャプチャメモリ３０に取り込ませ、あとで該キャプチ
ャメモリ３０から読み出し、表示等の所望の処理ができ
るので、コントローラ３_n´の処理速度を高速にしなく
ても、シリアルバス試験器２_nは高速シリアルバス１の
上を伝送される大量のパケットを取り込みながら、平行
して他ノード機器宛に所望のパケットを送信させること
ができる。

【００６５】また、取り込みの基準となるパケットを設
定する基準パケット設定回路２７を設け、パケット取り
込み回路３２は、基準パケット設定回路２７で設定され
た基準パケットに対し一定の時間関係にあるパケットを
キャプチャメモリ３０に記憶させるので、試験対象のノ
ード機器宛にパケットを送信した前後など、解析に必要
な任意の所望の時間範囲のパケットを入手することが可
能となる。更に、パケット取り込み回路３２は、パケッ
トのタイミング情報も合わせて記憶させるので、高速シ
リアルバス１つの上を伝送されるパケットのタイミング
についても解析可能となる。

【００６６】また、シリアルバス試験器２_nから送信し
たパケットを含めて高速シリアルバス１の上を伝送され
る一連のパケットに加えて、物理レイヤ回路４_nとリン
クレイヤ回路５_nの間で授受された制御信号データにつ
いてもパケットに対応付けて取り込めるので、受信パケ
ットの転送速度が正しく検出されているか否かなど、よ
り高度な解析が可能となる。

【００６７】

【発明の効果】本発明によれば、シリアルバス試験器か
ら送信したパケットを含めてシリアルバス上を伝送され
る一連のパケットについてシリアルバス試験用のコント
ローラとは別個の経路で記憶手段に取り込むことがで
き、コントローラは処理速度を高速にしなくても、シリ
アルバス上を伝送される大量のパケットの取り込みなが
ら、平行して他ノード機器宛に所望のパケットを送信さ
せることができる。

【図面の簡単な説明】

【図１】本発明の一つの実施の形態に係るシリアルバス
試験器のブロック図である。

【図２】図１中の基準パケット設定回路に設定されるデ
ータの説明図である。

【図３】図１中のメモリの第１領域の記憶内容の説明図
である。

【図４】図１中のメモリの第２領域の記憶内容の説明図
である。

【図５】図１中の表示装置の表示例の説明図である。

【図６】高速シリアスバスの接続方法を示す説明図であ
る。

【図７】高速シリアルバスで用いられるアイソクロナス
パケットのフォーマットを示す説明図である。

【図８】高速シリアルバスで用いられるアシンクロナス
パケットのフォーマットを示す説明図である。

【符号の説明】

１高速シリアルバス２₁、２_i ノー
ド機器２_n シリアルバス試験器３_n´ コントロ
ーラ４_n 物理レイヤ回路５_n リンクレイ
ヤ回路１０メモリ１１表示装置１２操作パネル２０レジスタ回
路２１、２２、２３レジスタ２４転送速度識
別回路２５バイト位置検出回路２６パターン検
出回路２７基準パケット設定回路２８照合回路２９タイマ３０キャプチャ
メモリ３１取り込み制御回路３２パケット取
り込み回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−48559（ＪＰ，Ａ) 特開平６−188952（ＪＰ，Ａ) 特開昭64−86729（ＪＰ，Ａ) ＩＥＥＥＳｔａｎｄａｒｄｆｏｒａＨｉｇｈＰｅｒｆｏｒｍａｎｃｅＳｅｒｉａｌＢｕｓ，ＩＥＥＥＳｔｄ 1394−1995，米国，ＩＥＥＥ, 1996年，ｐ20 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/40 H04L 29/08 H04L 29/10 H04L 29/14

Claims

(57)【特許請求の範囲】

【請求項１】シリアルバスと接続されて、シリアルバ
ス上を伝送された他ノード機器からの伝送信号を受信
し、受信データに変換して出力したり、送信データを伝
送信号に変換してシリアルバス上に送信したりする物理
レイヤ回路と、物理レイヤ回路と接続されてシリアルバ
ス試験用のコントローラの指示に従い、他ノード機器宛
の送信パケットを生成し、送信パケットを構成する送信
データを物理レイヤ回路に出力するリンクレイヤ回路
と、を含むシリアルバス試験器において、シリアルバス試験用のコントローラが記憶内容を読み出
し、所定の処理が可能な記憶手段と、物理レイヤ回路とリンクレイヤ回路のデータ出力側に接
続されて、物理レイヤ回路がリンクレイヤ回路に出力す
る受信データとリンクレイヤ回路が物理レイヤ回路に出
力する送信データを入力し、物理レイヤ回路とリンクレ
イヤ回路の間で授受される一連のパケットを記憶手段に
記憶させるパケット取り込み手段と、を備えたことを特徴とするシリアルバス試験器。
【請求項２】取り込みの基準となるパケットを設定す
る設定手段を設け、パケット取り込み手段は、設定手段で設定された基準パ
ケットに対し一定の時間的関係にあるパケットを記憶手
段に記憶させるようにしたこと、を特徴とする請求項１記載のシリアルバス試験器。
【請求項３】パケット取り込み手段は、パケットのタ
イミング情報も合わせて記憶させるようにしたこと、を特徴とする請求項１記載のシリアルバス試験器。
【請求項４】シリアルバスと接続されて、シリアルバ
ス上を伝送された他ノード機器からの伝送信号を受信
し、受信データに変換したり、送信データを伝送信号に
変換してシリアルバス上に送信したりする物理レイヤ回
路と、物理レイヤ回路と接続されてシリアルバス試験用
のコントローラの指示に従い、他ノード機器宛の送信パ
ケットを生成し、送信パケットを構成する送信データを
物理レイヤ回路に出力するリンクレイヤ回路と、を含
み、物理レイヤ回路とリンクレイヤ回路は制御線を介し
て制御信号データを受授してハンドシェイクしながらデ
ータを受授するシリアルバス試験器において、シリアルバス試験用のコントローラが記憶内容を読み出
し、所定の処理が可能な記憶手段と、物理レイヤ回路とリンクレイヤ回路のデータ出力側及び
制御信号出力側に接続されて、物理レイヤ回路が出力す
る受信データと制御信号データ及びリンクレイヤ回路が
出力する送信データと制御信号データを入力し、物理レ
イヤ回路とリンクレイヤ回路の間で授受される一連のパ
ケットを制御信号データと時間的に対応付けて記憶手段
に記憶させるパケット取り込み手段と、を備えたことを特徴とするシリアルバス試験器。
【請求項５】取り込みの基準となるパケットを設定す
る設定手段を設け、パケット取り込み手段は、設定手段で設定された基準パ
ケットに対し一定の時間関係にある一連のパケットを制
御信号データと時間的に対応付けて記憶手段に記憶させ
るようにしたこと、を特徴とする請求項４記載のシリアルバス試験器。
【請求項６】パケット取り込み手段は、パケットのタ
イミング情報も合わせて記憶させるようにしたこと、を特徴とする請求項４記載のシリアルバス試験器。