JP3476094B2 - 高性能３次元グラフィック・アクセラレータの作図プロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ・グラフ
ィック・システムの分野に関するものであり、とりわ
け、コンピュータ・システムにおける高性能３次元グラ
フィック・アクセラレータのための作図プロセッサに関
するものである。

【０００２】

【従来の技術】３次元グラフィック・アクセラレータ
は、コンピュータ・システムのための特殊化グラフィッ
ク・レンダリング・サブシステムである。一般に、コン
ピュータ・システムのホストプロセッサにおいて実行す
るアプリケーション・プログラムは、ディスプレイ装置
に表示するための３次元グラフィック要素を定義する、
３次元幾何学的形状入力データを生成する。アプリケー
ション・プログラムは、一般に、ホスト・プロセッサか
らグラフィック・アクセラレータに幾何学的形状入力デ
ータを転送する。その後、グラフィック・アクセラレー
タは、ディスプレイ装置において、対応するグラフィッ
ク要素のレンダリングを行う。

【０００３】高性能３次元グラフィック・システムの設
計アーキテクチャは、歴史的に、システム性能とシステ
ム・コストの間におけるバランスを具現化したものであ
る。一般的な設計目標は、システムの性能を向上させ、
同時に、システム・コストの増大を最小限に抑えること
である。しかし、先行グラフィック・システムには、通
常、さまざまなシステムの制約のため、性能が制限さ
れ、あるいは、コストが高いという欠点がある。

【０００４】例えば、高性能グラフィック・システム
は、市販のビデオ・ランダム・アクセス・メモリ（ＶＲ
ＡＭ）チップに関する最短読み取り・修正・書き込みサ
イクル時間が、レンダリング性能に関する基本的な制約
であるので、複数ＶＲＡＭバンクから構成される、イン
ターリーブを施したフレーム・バッファを実現するのが
普通である。複数のインターリーブを施したＶＲＡＭバ
ンクを実現することによって、フレーム・バッファに対
する並列ピクセル・レンダリングが可能になるので、レ
ンダリング性能が全体として向上する。あいにく、各イ
ンターリーブ式ＶＲＡＭバンク毎に、独立したアドレス
指定論理素子が必要になるので、こうした高性能システ
ムは、コスト及び電力消費が増大する。

【０００５】一方、グラフィック・システムは、コスト
及び電力消費を最小限に抑えるため、単一集積回路チッ
プによってレンダリング・プロセッサを実現することが
可能である。あいにく、こうしたシステムには、単一の
集積回路チップで利用可能なインターフェイス・ピンの
数が制限されるので、レンダリング性能が劣るという欠
点がある。インターフェイス・ピンの数が制限されるの
で、フレーム・バッファに関するインターリーブ・ファ
クタが減少し、結果として、並列処理のレンダリング性
能の利点が排除される。

【０００６】先行グラフィック・システムは、並列処理
パイプラインを用いて、グラフィック処理性能を高める
場合が多い。例えば、グラフィック・システムにおける
影付き三角形に関する走査変換機能は、一般に、エッジ
・ウォーキング及び走査補間の線形パイプラインによっ
て実行される。一般に、こうしたシステムの場合、エッ
ジ・ウォーキング機能は、エッジ・ウォーキング・プロ
セッサによって実施され、走査補間機能は、エッジ・ウ
ォーキング・プロセッサからパラメータを受ける１組の
並列走査補間プロセッサによって実施される。

【０００７】

【発明が解決しようとする課題】しかしながら、こうし
たシステムは、一般に、モザイク状の幾何学的形状にお
いて遭遇する、比較的長めで、細い三角形のレンダリン
グを行う場合、並列処理の速度に関する利点が得られな
い。長めで、細い三角形に対する走査変換を実施する場
合、エッジ・ウォーキング・プロセッサと走査補間プロ
セッサの間におけるパラメータ・データの流れが、大幅
に増大する。あいにく、パラメータ・データの流れが増
大すると、三角形のレンダリング速度が遅くなり、グラ
フィック・システムの性能が低下する。本発明はこれを
改善しようとするものである。

【０００８】

【課題を解決するための手段】３次元幾何学的形状パイ
プラインを介して、エッジ・ウォーキング及び走査補間
機能を実施することによって、３次元幾何学的形状オブ
ジェクトのレンダリングを行い、直接ポート・パイプラ
インを介して、ピクセル機能を実施する、グラフィック
・アクセラレータ用の作図プロセッサが開示される。作
図プロセッサは、走査線上にサブセットをなすピクセル
のレンダリングを行うので、ひとまとめになった、１組
の作図プロセッサによって、幾何学的形状オブジェクト
全体のレンダリングが行われることになる。作図プロセ
ッサは、ピクセルのレンダリングを行い、ピクセル機能
に処理を施して、複数のバンク・インターリーブ式フレ
ーム・バッファによるインターリーブ・バンクを形成す
る。

【０００９】作図プロセッサは、浮動小数点プロセッサ
から作図バスを介して、幾何学的形状オブジェクトを定
義する１組の幾何学的形状パラメータを納めた作図パケ
ットを受ける、幾何学的形状パイプライン・インターフ
ェイス回路から構成される。幾何学的形状パイプライン
・インターフェイス回路は、作図プロセッサに対応する
インターリーブ値に基づいて、幾何学的形状パラメータ
を調整する。作図プロセッサは、また、幾何学的形状パ
イプライン・インターフェイス回路から幾何学的形状パ
ラメータを受け、幾何学的形状パラメータに基づいて、
エッジ・ウォーキング及び走査補間機能を実施すること
によって、幾何学的形状に対応する１組のピクセルを生
成するレンダリング回路から構成される。作図プロセッ
サは、また、作図バスを介して、指令プリプロセッサか
ら直接ポート・パケットを受ける直接ポート・インター
フェイス回路から構成される。直接ポート・パケットに
は、作図プロセッサの少なくとも１つのピクセル機能を
制御する、１組のピクセル機能パラメータが含まれてい
る。作図プロセッサは、また、直接ポート・インターフ
ェイス回路からピクセルを受け、また、直接ポート・イ
ンターフェイス回路からピクセル機能パラメータを受け
るメモリ制御回路から構成される。メモリ制御回路は、
フレーム・バッファ・メモリにピクセルを書き込み、同
時に、ピクセル機能を実施する。

【００１０】

【実施例】コンピュータ・システムにおける高性能３次
元グラフィック・アクセラレータに関するアーキテクチ
ャが示されている。解説を目的とした以下の説明では、
本発明の理解を完全なものにするため、特定の適用例、
数、装置、構成、及び、回路が示される。ただし、当該
技術の熟練者には明らかなように、これらの特定の細部
にこだわらなくても、本発明の実施は可能である。他の
例の場合、本発明が不必要に曖昧にならないようにする
ため、周知のシステムについては、略図またはブロック
図で示されている。

【００１１】次に、図１を参照すると、ホスト・プロセ
ッサ２０、メモリ・サブシステム２２、グラフィック・
アクセラレータ２４、及び、ディスプレイ装置２６から
成るコンピュータ・システムのブロック図が示されてい
る。ホスト・プロセッサ２０、メモリ・サブシステム２
２、及び、グラフィック・アクセラレータ２４は、それ
ぞれ、通信のため、ホスト・バス２８を介して結合され
ている。ディスプレイ装置２６は、多種多様なラスター
表示モニターを表している。ホスト・プロセッサ２０
は、多種多様なコンピュータ・プロセッサ、マルチプロ
セッサ、及び、ＣＰＵを表しており、メモリ・サブシス
テム２２は、ランダム・アクセス・メモリ及び大容量記
憶装置を含む、多種多様なメモリ・サブシステムを表し
ている。ホスト・バス２８は、ホスト・プロセッサ、Ｃ
ＰＵ、及び、メモリ・サブシステム、並びに、特殊化サ
ブシステム間における通信のための、多種多様な通信バ
スまたはホスト・コンピュータ・バスを表している。

【００１２】ホスト・プロセッサ２０は、ホスト・バス
２８を介して、プログラムされた入力／出力（Ｉ／Ｏ）
プロトコルに基づいて、グラフィック・アクセラレータ
２４との間で情報の送受信を行う。また、グラフィック
・アクセラレータ２４は、直接メモリ・アクセス（ＤＭ
Ａ）・プロトコルに基づいて、メモリ・サブシステム２
２にアクセスする。ホスト・プロセッサ２０で実行され
るグラフィック・アプリケーション・プログラムは、デ
ィスプレイ装置２６に表示されるイメージを定義する、
３次元幾何学的形状情報を納めた幾何学的形状データ・
アレイを生成する。ホスト・プロセッサ２０は、幾何学
的形状データ・アレイをメモリ・サブシステム２２に転
送する。その後、グラフィック・アクセラレータ２４
が、ＤＭＡアクセス・サイクルを利用し、ホスト・バス
２８を介して、幾何学的形状データ・アレイを読み取
る。代替案として、ホスト・プロセッサ２０は、ホスト
・バス２８を介して、プログラムされたＩ／Ｏによっ
て、グラフィック・アクセラレータ２４に幾何学的形状
データ・アレイを転送する。

【００１３】幾何学的形状データ・アレイにおける３次
元情報は、頂点座標、頂点位置、及び、一般に、モデル
・スペースと呼ばれる３次元スペースにおける三角形、
ベクトル、及び、ポイントを定義する他の情報を納めた
入力頂点パケットのストリームである。各入力頂点パケ
ットには、頂点法線、頂点カラー、ファセット法線、フ
ァセット・カラー、テクスチャ・マップ座標、ピックＩ
Ｄ、ヘッダ、及び、他の情報を含む、任意の組み合わせ
による３次元頂点情報を納めることが可能である。ヘッ
ダのない入力頂点パケットは、隣接する三角形の「ジグ
ザグ」パターンの形で、三角形ストリップを定義するこ
とが可能である。ヘッダのない入力頂点パケットは、三
角形の「スター・ストリップ」パターンの形で、三角形
ストリップを定義することも可能である。さらに、ヘッ
ダのない入力頂点パケットは、孤立した三角形のストリ
ップを定義することも可能である。ヘッダを有する入力
頂点パケットは、各三角形毎に、三角形ストリップ・フ
ォーマットを変更することが可能であり、「ジグザグ」
フォーマット、「スター」フォーマット、及び、孤立三
角形の間で変更することができる。

【００１４】図２は、グラフィック・アクセラレータ２
４のブロック図である。グラフィック・アクセラレータ
２４は、指令プリプロセッサ３０、１組の浮動小数点プ
ロセッサ４０〜４３、１組の作図プロセッサ５０〜５
４、フレーム・バッファ１００、ポストプロセッサ７
０、及び、ランダム・アクセス・メモリ／デジタル・ア
ナログ変換器（ＲＡＭＤＡＣ）７２から構成される。Ｒ
ＡＭＤＡＣ７２は、ルック・アップ・テーブル機能を実
施する市販のＲＡＭＤＡＣと同様である。実施例の１つ
では、指令プリプロセッサ３０、浮動小数点プロセッサ
４０〜４３、作図プロセッサ５０〜５４、及び、ポスト
プロセッサ７０は、それぞれ、独立した集積回路チップ
である。指令プリプロセッサ３０は、通信のため、ホス
ト・バス２８を介して結合されている。指令プリプロセ
ッサ３０は、ホスト・バス２８を介して、メモリ・サブ
システム２２から、幾何学的形状データ・アレイのＤＭ
Ａ読み取りを行う。ホスト・プロセッサ２０は、指令プ
リプロセッサ３０に仮想メモリ・ポインタを転送する。
仮想メモリ・ポインタは、メモリ・サブシステム２２内
における幾何学的形状データ・アレイを指示する。指令
プリプロセッサ３０は、仮想メモリ・ポインタを物理的
メモリ・アドレスに変換して、ホスト・プロセッサ２０
を介在させずに、メモリ・サブシステム２２に対するＤ
ＭＡ読み取りを実施する。指令プリプロセッサ３０は、
２つのデータ・パイプライン、すなわち、３Ｄ幾何学的
形状パイプライン、及び、直接ポート・パイプラインを
実施する。

【００１５】直接ポート・パイプラインの場合、指令プ
リプロセッサ３０は、ホスト・バス２８を介して直接ポ
ート・データを受け、指令・作図間バス（ＣＤ−ＢＵ
Ｓ）８０を介して、作図プリプロセッサ５０〜５４に対
し、直接ポート・パケットとして、直接ポート・データ
を転送する。直接ポート・データは、作図プロセッサ５
０〜５４と協調した、文字書き込み、スクリーン・スク
ロール、及び、ブロック移動のような、Ｘ１１機能を実
施するため、オプションで指令プリプロセッサ３０によ
る処理を受ける。直接ポート・データには、作図プロセ
ッサ５０〜５４に対するレジスタ書き込み、及び、フレ
ーム・バッファ１００に対する個々のピクセル書き込み
を含めることが可能である。

【００１６】３Ｄ幾何学的形状パイプラインの場合、指
令プリプロセッサ３０は、幾何学的形状データ・アレイ
から入力頂点パケットのストリームにアクセスし、入力
頂点パケット内に含まれる情報の再配列を行い、入力頂
点パケットの情報を任意に削除する。指令プリプロセッ
サ３０は、要素配列の標準化された、再フォーマット済
み頂点パケットに、入力頂点パケットからの情報を再配
列する。指令プリプロセッサ３０は、指令・浮動小数点
間バス（ＣＦ−ＢＵＳ）８２を介して、浮動小数点プロ
セッサ４０〜４３の１つに出力幾何学的形状パケットを
転送する。出力幾何学的形状パケットは、任意の修正及
びデータ置換を施した、再フォーマット済み頂点パケッ
トから構成される。

【００１７】指令プリプロセッサ３０は、各入力頂点パ
ケット毎に、異なる数のフォーマットから３２ビットの
ＩＥＥＥ浮動小数点数のフォーマットに情報を変換す
る。指令プリプロセッサ３０は、８ビットの固定小数点
数、１６ビットの固定少数点数、及び、３２ビットまた
は６４ビットのＩＥＥＥ浮動少数点数の変換を行う。指
令プリプロセッサ３０は、ヘッダ・フィールドの再フォ
ーマットまたは挿入を行い、定数を挿入し、順次ピック
ＩＤの生成及び挿入を行い、オプションで一定の順次ピ
ックＩＤを挿入する。指令プリプロセッサ３０は、ヘッ
ダの連鎖ビットを検査し、入力頂点パケットからの情報
を再アセンブルして、ポイント、ライン、及び、三角形
を含む、完全に孤立した幾何学的形状プリミティブを含
む、再フォーマット済みの頂点パケットを生成する。指
令プリプロセッサ３０は、ＣＦ＿ＢＵＳ８２の制御部分
によって、浮動小数点プロセッサ４０〜４３から制御及
び状況信号を受ける。制御及び状況信号は、浮動小数点
プロセッサ４０〜４３内における、出力幾何学的形状パ
ケットを受けるための、入力バッファの使用可能度を示
している。

【００１８】浮動小数点プロセッサ４０〜４３は、それ
ぞれ、ほぼ同じである。各浮動小数点プロセッサ４０〜
４３は、並列入出力パケット通信ハードウェアと共に、
３２ビット・マイクロ・コード駆動浮動小数点コアを実
施する。浮動小数点プロセッサ４０〜４３は、それぞ
れ、乗算、ＡＬＵ、逆数、逆平方根、及び、整数演算を
含む、浮動小数点機能を実行する。浮動小数点プロセッ
サ４０〜４３は、それぞれ、グラフィック・アクセラレ
ータ２４によって実行される、最大の共通３次元グラフ
ィック処理マイクロ・コード内部ループを実施するのに
必要な数の高速内部レジスタを実現するように、最適化
される。実施例の１つでは、各浮動小数点プロセッサ４
０〜４３は、単一の集積回路チップ上において実現され
る。各浮動小数点プロセッサに必要な唯一の支援チップ
は、制御記憶装置（ＣＳ）の外部マイクロ・コードを提
供する、組をなす４つの外部ＳＲＡＭチップである。

【００１９】各浮動小数点プロセッサ４０〜４３は、作
図プロセッサ５０〜５４による走査変換のために三角形
をセット・アップする機能を実行する。セット・アップ
機能の第１のステップは、ｙ昇順に三角形の頂点を分類
することである。各浮動小数点プロセッサ４０〜４３
は、ＣＤ−ＢＵＳ８０を介して、全ての作図プロセッサ
５０〜５４に対して作図パケットを同報通信する。作図
パケットには、三角形、ポイント、及び、ラインを含
む、最終的な幾何学的形状プリミティブが含まれてい
る。

【００２０】作図プロセッサ５０〜５４は、フレーム・
バッファ１００のためのＶＲＡＭ制御チップの働きをす
る。作図プロセッサ５０〜５４は、浮動小数点プロセッ
サ４０〜４３の１つから受ける作図パケットに基づい
て、あるいは、指令プリプロセッサ３０から受ける直接
ポート・パケットに基づいて、フレーム・バッファ１０
０に対して、同時にイメージのレンダリングを行う。各
作図プロセッサ５０〜５４は、エッジ・ウォーキング機
能及び走査補間機能の走査変換機能を実施する。作図プ
ロセッサ５０〜５４間におけるエッジ・ウォーキング及
び走査補間機能の複製によって、独立したエッジ・ウォ
ーキング及び走査補間プロセッサ間における大規模通信
経路の必要がなくなり、この結果、作図プロセッサ５０
〜５４のそれぞれにおけるピン・カウントが最小限に抑
えられ、プリント回路基板のスペース要件が緩和され
る。

【００２１】フレーム・バッファ１００は、組をなす５
つのＶＲＡＭインターリーブ・バンクとして構成されて
いる。作図プロセッサ５０が、ピクセル・データをイン
ターリーブ・バンク＿０ ６１に書き込み、作図プロセ
ッサ５１が、ピクセル・データをインターリーブ・バン
ク＿１ ６２に書き込み、作図プロセッサ５２が、ピク
セル・データをインターリーブ・バンク＿２ ６３に書
き込み、作図プロセッサ５３が、ピクセル・データをイ
ンターリーブ・バンク＿３ ６４に書き込み、作図プロ
セッサ５４が、ピクセル・データをインターリーブ・バ
ンク＿４ ６５に書き込む。

【００２２】各作図プロセッサ５０〜５４は、対応する
インターリーブ・バンク６１〜６５内に見えるピクセル
のレンダリングだけしか行わない。作図プロセッサ５０
〜５４は、作図パケットによって定義された三角形プリ
ミティブのレンダリングを行って、フレーム・バッファ
１００に正確に組み合わせられたラスター化イメージを
形成する。各作図プロセッサ５０〜５４は、最終ラスタ
ー化イメージの各走査線に沿って５つ目のピクセル毎に
ラスター化を行う。各プロセッサ５０〜５４は、右に
０、１、２、３、または、４ピクセル分のスペースだけ
偏倚した走査線を開始する。

【００２３】各作図プロセッサ５０〜５４は、オプショ
ンで深さキューイング（depth cueing）を実施する。浮
動小数点プロセッサにおいて深さのキューイングを実施
する先行グラフィック・システムの性能ペナルティを被
ることなく、作図プロセッサ５０〜５４内において、三
角形、ベクトル、または、ドットの各ピクセル毎に、深
さのキューイングを実施することが可能である。各作図
プロセッサ５０〜５４は、オプションで矩形ウインドウ
のクリップ、ブレンド、及び、他のピクセル処理機能を
実施する。

【００２４】ポスト・プロセッサ７０は、ビデオ・バス
８４を介して、フレーム・バッファ１００からインター
リーブを施したピクセル・データを受ける。ポストプロ
セッサ７０は、カラー・ルック・アップテーブル及びカ
ーソル機能を実施する。ＲＡＭＤＡＣ７２は、ポストプ
ロセッサ７０から受けたピクセル・データをディスプレ
イ装置２６のためにビデオ信号７３に変換する。

【００２５】図３は、指令プリプロセッサ３０のブロッ
ク図である。指令プリプロセッサ３０は、図示のよう
に、３Ｄ幾何学的形状パイプライン及び直接ポート・パ
イプラインによる通信に備えて、ホスト・バス２８に結
合されている。実施例の１つでは、指令プリプロセッサ
３０は、単一集積回路チップで実現される。直接ポート
・パイプラインは、入力インターフェイス５４１及びＸ
１１操作回路から構成される。入力インターフェイス５
４１は、ホスト・バス２８を介して直接ポート・データ
を受け、ＣＤ−ＢＵＳ８０を介して作図プロセッサ５０
〜５４に直接ポート・データを転送する。直接ポート・
データには、作図プロセッサ５０〜５４に対するレジス
タ書き込み、及び、フレーム・バッファ１００に対する
個々のピクセル・書き込みが含まれる。直接ポート・デ
ータは、オプションで作図プロセッサ５０〜５４と協調
した、文字書き込み、スクリーン・スクロール、及び、
ブロック移動のようなＸ１１機能を実施するＸ１１操作
回路５５１に転送される。

【００２６】３Ｄ幾何学的形状パイプラインは、入力イ
ンターフェイス５４１、バケット・バッファ５４２、フ
ォーマット変換器５４３、１組の頂点レジスタからなる
頂点バッファ５４９、及び、代替組レジスタ５４０から
構成される。３Ｄ幾何学的形状パイプラインにおけるフ
ォーマット変換は、ＶＣＳ操作回路５４５及びコンバー
タ・シーケンサ５４４によって制御される。出力幾何学
的形状パケットが、プリミティブ・アセンブリ回路５４
７及びシーケンサ５４８によってアセンブルされる。３
２−１６回路５５０は、オプションでデータ圧縮を実施
する。１組の内部レジスタ５５２が、３Ｄ幾何学的形状
パイプライン及び直接ポート・パイプラインの操作を制
御するように、ホスト・バス２８を介してプログラムさ
れる。ＤＭＡコントローラ５４６は、ホスト・バス２８
を介して、バケット・バッファ５４２に対するＤＭＡ転
送を実施する。

【００２７】入力インターフェイス５４１には、ホスト
・バス２８及び指令プリプロセッサ３０の異なる刻時環
境間におけるインターフェイスのためのバースト・バッ
ファが設けられている。バースト・バッファは、バケッ
ト・バッファ５４２に転送される入力頂点パケットのた
めの、組をなす一時保持レジスタの働きをする。フォー
マット・変換回路５４３は、フォーマット５４２から入
力頂点パケットにアクセスし、再フォーマットされた頂
点パケットを頂点レジスタ５４９にアセンブルする。フ
ォーマット変換回路５４３は、プログラムされたフォー
マット変換操作に基づいて、ＶＣＳ操作回路５４５によ
って制御される。フォーマット変換は、コンバータ・シ
ーケンサ５４４によって順序づけされる。プリミティブ
・アセンブリ回路５４７は、シーケンサ５４８の制御下
で、頂点レジスタ５４９からの再フォーマット済み頂点
パケットにアクセスし、出力幾何学的形状パケットを転
送する。プリミティブ・アセンブリ回路５４７は、オプ
ションで代替組レジスタ５４０からの代替組代入を行
う。プリミティブ・アセンブリ５４７は、また、オプシ
ョンで３２−１６回路５５０を利用して、出力幾何学的
形状パケットにおけるデータにデータ圧縮を施す。

【００２８】フォーマット・コンバータ５４３は、三角
形ストリップを定義する入力頂点パケットの処理を行
う。各入力頂点パッケトのヘッダ・ビットは、置換タイ
プを指定する。置換タイプは、後続入力頂点パケットと
先行入力頂点パケットの組み合わせを定義して、三角形
ストリップにおける次の三角形を形成する。フォーマッ
ト・コンバータ５４３は、三角形ストリップにおける最
後の３つの頂点を保持するレジスタ・スタックを実現す
る。フォーマット変換器５４３は、三角形ストリップに
おける最後の３つの頂点に最古、中間、最新のラベル付
けを施す。

【００２９】「ジグザグ」パターンを有する三角形スト
リップは、置換タイプｒｅｐｌａｃｅ＿ｏｌｄｅｓｔを
指定するヘッダを備えた、新しい入力頂点パケットに対
応する。置換タイプｒｅｐｌａｃｅ＿ｏｌｄｅｓｔによ
って、フォーマット・コンバータは、最古の頂点を中間
の頂点に置き換え、中間の頂点を最新の頂点に置き換え
て、最新の頂点を新しい入力頂点パケットにおける頂点
にセットする。以上のパターンは、単純な三角形ストリ
ップＰＨＩＧＳ＿ＰＬＵＳに対応する。「スター」パタ
ーンを有する三角形ストリップは、新しい入力頂点パケ
ットに対応する。置換タイプｒｅｐｌａｃｅ＿ｍｉｄｄ
ｌｅｓｔによって、フォーマット・コンバータ５４３
は、最古の頂点を不変の状態にしておき、中間の頂点を
最新の頂点に置き換えて、最新の頂点を新しい入力頂点
パケットにおける頂点にセットする。

【００３０】一般化三角形ストリップを始めるため、新
しい入力頂点パケットは、置換タイプｒｅｓｔａｒｔを
指定するヘッダを備えている。置換タイプｒｅｓｔａｒ
ｔによって、フォーマット・コンバータ５４３は、最古
の頂点及び中間の頂点を無効と表示し、最新の頂点を新
しい入力頂点パケットにおける頂点にセットする。プリ
ミティブ・アセンブリ回路５４７は、置換操作によっ
て、置換レジスタ５４９の３つの有効頂点が生成される
毎に、ＣＦ−ＢＵＳ８２を介して、頂点レジスタ５４９
及び代替組レジスタ５４０からの三角形に関する出力幾
何学的形状パケットを転送する。

【００３１】入力頂点パケットのヘッダにおけるｒｅｓ
ｔａｒｔ置換タイプは、ポリラインに関する移動操作に
対応する。ｒｅｓｔａｒｔ置換タイプの場合、メモリ・
サブシステム２２における単一データ構造の幾何学的形
状データ・アレイによって、複数の接続されない可変長
の三角形ストリップを指定することが可能になる。こう
した能力によって、ホスト・バス２８を介したＤＭＡシ
ーケンスの開始に必要なオーバヘッドが減少する。メモ
リ・サブシステムにおける幾何学的形状データ・アレイ
から指令プリプロセッサ３０が受ける入力頂点パケット
の置換タイプによって、三角形ストリップは、ストリッ
プの中間において「ジグザグ」パターンから「スター」
パターンに変化することができる。こうした能力によっ
て、コンパクトなデータ構造で複雑な幾何学的形状を表
現することが可能になり、同時に、ホスト・バス２８を
介した、必要とされる入力データ帯域幅を最小限に抑え
ることが可能になる。

【００３２】フォーマット・コンバータ５４３は、全て
のｒｅｐｌａｃｅ＿ｏｌｄｅｓｔ置換タイプの後で、頂
点レジスタ５４９における頂点配列を再構成して、再フ
ォーマット済み頂点パケットにおける出力三角形の向き
を正規化する。プリミティブ・アセンブリ回路５４７
は、頂点が頂点レジスタ５４９から転送される際に、頂
点配列を再構成するので、出力三角形の正面は、必ず、
時計廻りの頂点配列によって定義される。入力頂点パケ
ットにおける見出しは、各三角形ストリップの初期向き
配列を指定する。さらに、指令プリプロセッサ３０に
は、ヘッダに指定された初期向き配列を反転させる状態
ビットを納めたレジスタが含まれている。ホスト・プロ
セッサ２０によって実行されるアプリケーション・プロ
グラムは、状態ビットを保守して、アプリケーション・
プログラムによって保守されるモデル・マトリックスを
反映する。また、指令プリプロセッサ３０は、「ジグザ
グ」パターンをなす全三角形の向き配列を反転させる。

【００３３】プリミティブ・アセンブリ回路５４７は、
頂点レジスタ５４９から次の利用可能な浮動小数点プロ
セッサ４０〜４３に各再フォーマット済み頂点パケット
を転送する。次の利用可能な浮動小数点プロセッサ４０
〜４３は、ＣＦ−ＢＵＳ８２の制御部分を通じて、各浮
動小数点プロセッサ４０〜４３の入力バッファ状況を検
知することによって判定される。指令プリプロセッサ３
０は、浮動小数点プロセッサ４０〜４３に対する各出力
幾何学的形状パケットの転送配列のレコードまたは「ス
コア・ボード」を保守する。指令プリプロセッサ３０
は、ＣＤ−ＢＵＳ８０の制御部分を通じて、制御信号を
転送することによって、浮動小数点プロセッサ４０〜４
３の出力バッファを制御する。指令プリプロセッサ３０
は、順次レンダリング配列が必要とされる場合、出力幾
何学的形状パケットが、適正な配列で、浮動小数点プロ
セッサ４０〜４３を介して処理を受けることを保証す
る。順次レンダリングが必要でなければ、浮動小数点プ
ロセッサ４０〜４３の出力における第１の作図パケット
が、まずレンダリングを施される。

【００３４】フォーマット・コンバータ５４３は、ま
た、ポリライン及びポリ・ポリラインの再フォーマット
も行う。さらに、フォーマット・コンバータ５４３は、
オプションで三角形ストリップ・データをポリライン・
エッジに変換する。こうした能力によれば、三角形エッ
ジの強調を必要とする操作時に、三角形処理が、ライン
処理と混合されることはないので、浮動小数点プロセッ
サ４０〜４３に関するマイクロ・コードの複雑さが軽減
される。三角形ストリップ内における三角形のエッジ強
調を処理するため、指令プリプロセッサ３０は、三角形
ストリップに関する入力頂点パケットを再フォーマット
済み頂点パケットにアセンブルし、ＣＦ−ＢＵＳ８２を
介して、出力幾何学的形状パケットとして、再フォーマ
ット済み頂点パケットを浮動小数点プロセッサ４０〜４
３に受け渡す。その後、指令プリプロセッサ３０は、ホ
スト・バス２８を介して、もとの三角形ストリップ入力
頂点パケットにアクセスし、入力頂点パケットを、強調
エッジを表す孤立したベクトルを含む、再フォーマット
済み頂点パケットにアセンブルする。指令プリプロセッ
サ３０は、次に、浮動小数点プロセッサ４０〜４３及び
作図プロセッサ５０〜５４を介して、孤立したベクトル
に処理を施し、強調機能を実施する。

【００３５】実施例の１つでは、ＣＦ−ＢＵＳ８２のデ
ータ部分は、１６ビット幅であり、ＣＤ−ＢＵＳ８０の
データ部分は、１６ビット幅である。指令プリプロセッ
サ３０は、３２−１６回路５５０を利用して、オプショ
ンで再フォーマット済み頂点パケットのカラー及び通常
データ成分を圧縮しておいてから、出力幾何学的形状パ
ケットとして、ＣＦ−ＢＵＳ８２を介して浮動小数点プ
ロセッサ４０〜４３に転送する。３２−１６回路５５０
は、３２ビットＩＥＥＥ浮動小数点フォーマットからの
カラー及び通常データを、１６ビットの固定小数点フォ
ーマットに圧縮する。その後、浮動小数点プロセッサ４
０〜４３が、圧縮されたカラー及び通常データ成分を有
する出力幾何学的形状パケットを受け、カラー及び通常
の成分を圧縮解除して、３２ビットのＩＥＥＥ浮動小数
点値に戻すことになる。再フォーマット済み頂点パケッ
トのカラー及び通常のデータ成分を圧縮しても、再フォ
ーマット済み頂点パケットのカラー成分は、フレーム・
バッファ１００における８ビット値で表現されるので、
グラフィック・アクセラレータ２４の最終的なイメージ
の質には、あまり影響が生じない。同様に、１６ビット
の符号のない正確度を有する出力幾何学的形状パケット
の通常成分は、１マイルで約±１インチの解像度を示
す。一方、再フォーマット済み頂点パケットのカラー及
び通常成分のデータ圧縮を行うと、ＣＦ−ＢＵＳ８２を
介したデータ転送帯域幅が約２５％だけ減少する。

【００３６】図４は、浮動小数点プロセッサ４０及び制
御記憶装置（ＣＳ）１４９を含む浮動小数点プロセッサ
セクション４５のブロック図である。浮動小数点プロセ
ッサ４０は、入力回路１４１、出力回路１４５、レジス
タ・ファイル１４２、１組の機能単位１４３、制御回路
１４４、及び、ＳＲＡＭインターフェイス回路１４６か
ら構成されている。浮動小数点プロセッサ４０は、ＣＳ
１４９に転送するための、内部サブルーチン・スタック
及びブロック、並びに、整関数のロード／記憶命令を実
行する。浮動小数点プロセッサ４０は、ＣＦ−ＢＵＳ８
２のデータ部分１８１を介した出力幾何学的形状パケッ
トを受ける。指令プリプロセッサ３０は、ＣＦ−ＢＵＳ
８２の制御部分１８２を介して、制御信号を転送し、入
力バッファ１４１を使用可能及び使用禁止にする。

【００３７】機能単位１４３は、浮動小数点乗算素子、
浮動小数点ＡＬＵ、浮動小数点逆数演算素子、逆平方根
演算素子、及び、整数ＡＬＵを実現する。出力回路１４
５は、ＣＤ−ＢＵＳ８０の制御部分１８３を介して作図
パケットを転送する。出力回路１４５は、また、ＣＤ−
ＢＵＳ８０の制御部分１８３を介して制御信号を転送
し、作図プロセッサ５０〜５４に対するデータ転送の同
期をとり、指令プリプロセッサ３０との、ＣＤ−ＢＵＳ
８０におけるバス・アクティビティの調整を行う。実施
例の１つでは、入力回路１４１及び出力回路１４５に
は、それぞれ、幾何学的形状データのバッファリングの
ために６４のレジスタが含まれている。レジスタ・ファ
イル１４２は、１６０の３２ビット・レジスタから構成
されている。

【００３８】ＳＲＡＭインターフェイス１４６は、制御
記憶アドレス・バス１４７及び制御記憶データ・バス１
４８を介して、制御記憶装置（ＣＳ）１４９との通信を
行う。制御記憶アドレス・バス１４７は、１７ビット幅
であり、制御記憶データ・バス１４８は、３２ビット幅
である。制御記憶装置１４９は、４つの１２８ｋ×８ビ
ットＳＲＡＭから構成されている。入力回路１４１に含
まれるレジスタは、二重バッファ式に、１対の３２ビッ
ト・レジスタ・ファイルとして構成されている。同様
に、出力回路１４５に含まれるレジスタは、１対の３２
ビット・レジスタによる二重バッファ式レジスタ・ファ
イルとして構成されている。浮動小数点プロセッサ４０
で実行されるマイクロコードは、特殊レジスタ・ファイ
ルとして、入力回路１４１及び出力回路１４５のレジス
タにアクセスする。浮動小数点プロセッサ４０のために
セットされた命令には、レジスタ・ファイルを要求し、
放棄するための指令、並びに、ＣＤ−ＢＵＳ８０を介し
て完成したデータ・パケットの伝送に備えて待ち行列に
入る指令が含まれる。

【００３９】浮動小数点プロセッサ４０は、作図プロセ
ッサ５０〜５４による走査変換に備えて、三角形セット
・アップ機能を実行する。三角形セット・アップ機能の
第１のステージでは、ｙ昇順に三角形の３つの頂点を分
類する。浮動小数点プロセッサ４０は、頂点のｙ座標の
最後の３つの比較結果に基づいて、ハードウェア内のレ
ジスタ・ファイル１４２のセクションの再配列を行う特
殊命令を実行する。浮動小数点プロセッサ４０において
実行されるクリップ・テスト機能は、クリップ条件ビッ
トのベクトルを計算する。浮動小数点プロセッサ４０〜
４３は、対をなすクリップ条件ビットを計算する特殊ク
リップ・テスト命令を実行し、同時に、クリップ条件ビ
ットを特殊クリップ・レジスタにシフトする。クリップ
条件ビットの計算が済むと、特殊分岐命令によって、ク
リップ・レジスタに含まれたクリップ条件ビットを適合
するクリップ条件に復号化する。浮動小数点プロセッサ
４０は、三角形及びベクトルに関する別個の分岐命令を
実行する。特殊分岐命令によって、同じ命令内における
多重クリップ条件のテストが可能になる。

【００４０】図５は、作図プロセッサ５０のブロック図
である。作図プロセッサ５０は、３Ｄ幾何学的形状パイ
プライン・インターフェイス回路２００、レンダリング
回路２１０、直接ポート・バス・インターフェイス回路
２２０、及び、メモリ制御回路２３０から構成される。
作図プロセッサ５１〜５４は、それぞれ、作図プロセッ
サ５０とほぼ同様である。レンダリング回路２１０は、
３２ビットの内部処理装置を利用して、サブピクセルの
正確度を可能にする高正確度デジタル微分解析器（ＤＤ
Ａ）を実現する。前述の分散方式で、エイリアス・ライ
ン及びドット、並びに、アンチ・エイリアス・ライン及
びドットのレンダリングが行われるが、作図プロセッサ
５０は、走査線に沿って、５つ目のピクセル毎に処理を
行う。作図プロセッサ５０は、また、指令プリプロセッ
サ３０のＸ１１操作回路と連係して、Ｘ１１操作のレン
ダリング部分を実行する。Ｘ１１操作には、垂直スクロ
ール、ラスター走査、及び、ステンシル操作のための、
ピクセル・グループの読み取り及び書き込みが含まれ
る。

【００４１】３Ｄ幾何学的形状パイプライン・インター
フェイス回路２００によって、ＣＤ−ＢＵＳ８０のデー
タ部分２４２を介して出力幾何学的形状パケットを受け
るための、二重バッファ式構成を可能にする。３Ｄ幾何
学的形状パイプライン・インターフェイス回路２００
は、また、作図ロード信号ライン２４０及び作図バッフ
ァ使用可能信号ライン２４１を介して、制御信号を転送
し、指令プリプロセッサ３０及び浮動小数点プロセッサ
４０〜４３とのデータ転送の調整を行う。３Ｄ幾何学的
形状パイプライン・インターフェイス回路２００は、古
い幾何学的形状データが、レンダリング回路２１０によ
ってレンダリングを施されている間に、新しい幾何学的
形状データがＣＤ−ＢＵＳ８０を介してロードされるよ
うに構成されている。レンダリング回路２１０は、走査
変換機能の減速を阻止するため、単一ピクセル・サイク
ル時間においてエッジ・ウォーキング機能を実行する。
エッジ・ウォーキング回路は、次の走査線に達するの
に、単一の外部エッジ・ウォーキング・チップが必要と
する５倍まで進まなければならない場合が多いので、高
速エッジ・ウォーキング機能が設けられている。レンダ
リング回路２１０は、三角形、アンチ・エイリアス・ベ
クトル、エイリアス・ベクトル、アンチ・エイリアス・
ドット、及び、エイリアス・データを実施する。

【００４２】メモリ制御回路２３０は、フレーム・バッ
ファ・アドレス・バス２５２を介してアドレスを生成
し、フレーム・バッファ制御バス２５０を介して制御信
号を生成して、フレーム・バッファ・データ・バス２５
４を介して、インターリーブ・バンク＿０６１にピクセ
ル・データを転送する。３Ｄ幾何学的形状パイプライン
・インターフェイス回路２００は、ＣＤ−ＢＵＳ８０を
介して作図パケットを受ける。指令タイプは、各作図パ
ケットの第１のワードにおいて符号化される。指令タイ
プは、作図パケットにおける各ワードのシーケンス及び
フォーマットを決定する。３Ｄ幾何学的形状パイプライ
ン・インターフェイス回路２００は、作図パケット・デ
ータの各ワードを適合する内部二重バッファ・レジスタ
に経路指定する。完全な作図パケットが、二重バッファ
・レジスタにおいてアセンブルされると、３Ｄ幾何学的
形状パイプライン・インターフェイス回路２００は、ハ
ンドシェイク・シーケンスを開始して、作図パケットか
らレンダリング回路２１０における１組のカレント・バ
ッファ・レジスタ２１２に、指令ワードをロードする。
３Ｄ幾何学的形状パイプライン・インターフェイス回路
２００には、作図プロセッサ５０に割り当てられた作図
プロセッサ・インターリーブ値に基づいて、作図パケッ
トの全Ｘ座標を調整するための回路要素が含まれてい
る。

【００４３】直接ポート・バス・インターフェイス回路
２２０は、ＣＤ−ＢＵＳ８０を介して、直接ポート・パ
ケットを受ける。直接ポート・バス・インターフェイス
回路２２０は、直接ポート指令の実行を制御する。直接
ポート・バス・インターフェイス回路２２０は、また、
直接ポート・ストローブ信号２４４及び直接ポート・バ
ッファ使用可能信号２４５に基づいて、指令プリプロセ
ッサ３０との直接ポート・ハンドシェイクを制御する。
直接ポート・バス・インターフェイス回路２２０は、直
接ポート指令をアセンブルし、ハンドシェイク・シーケ
ンスを制御して、メモリ制御回路２３０によって、必要
なフレーム・バッファ・アクセスが行われるようにす
る。指令プリプロセッサ３０宛の読み取りデータが、直
接ポート・バス・インターフェイス回路２２０における
読み取りバッファに納められ、ＣＤ−ＢＵＳ８０を介し
て、指令プリプロセッサ３０によって読み取られる。

【００４４】レンダリング回路２１０は、三角形に関し
て、エッジ・ウォーキング及びスパン補間機能を実施
し、ベクトルに関して、単純なＤＤＡ機能を実施し、ド
ットに関して、パス操作を実施する。レンダリング回路
２１０は、また、端点補正を実施し、アンチ・エイリア
シング・アルファ計算、及び、深さキュー・スケール・
ファクタの計算を実施する。レンダリング回路２１０
は、インターリーブ・バンク＿０６１にレンダリングさ
れる各ピクセル毎に、（ｘ，ｙ）、（ｒ，ｇ，ｂ，
ｚ）、及び、（アルファ）値を生成する。レンダリング
回路２１０は、（ｘ，ｙ）、（ｒ，ｇ，ｂ，ｚ）、及
び、（アルファ）値を１組の二重バッファ・レジスタ２
１４に記憶する。レンダリング回路２１０は、次に、ハ
ンドシェイク・シーケンスの制御を行い、メモリ制御回
路２３０における適合する１組の二重バッファ・レジス
タに該値をロードする。メモリ制御回路２３０は、レン
ダリング回路２１０、直接ポート・バス・インターフェ
イス回路２２０、及び、ビデオ／ＤＲＡＭリフレッシュ
回路要素（不図示）からのフレーム・バッファへのアク
セス要求を受ける。メモリ制御回路２３０は、要求間に
おいて調停を行い、必要な制御信号を生成して、ＶＲＡ
Ｍインターリーブ・バンク＿０とのピクセルの読み取り
／書き込みを行う。

【００４５】メモリ制御回路２３０は、また、アドレス
及びデータ関連機能を実施する。アドレス関連機能に
は、アドレス翻訳、ビュー・ポート・クリッピング、及
び、ページ・モード・アクセス検出が含まれている。デ
ータ関連機能には、データに関するブレンド及び論理操
作、ｚバッファリング、ウインドウＩＤチェック、及
び、スクリーン・ドア・トランスペアレンシ等が含まれ
ている。メモリ制御回路２３０には、ＶＲＡＭ転送サイ
クルに関するビデオ・リフレッシュ・カウンタも含まれ
ている。メモリ制御回路２３０は、ＲＡＳサイクルの前
に、ＣＡＳを利用してＤＲＡＭリフレッシュを実施す
る。

【００４６】図６には、３Ｄ幾何学的形状パイプライン
・インターフェイス回路２００が示されている。３Ｄ幾
何学的形状パイプライン・インターフェイス回路２００
は、ＣＤ−ＢＵＳ８０を介して、３Ｄ幾何学的形状パイ
プラインに関する作図パケットを受ける。３Ｄ幾何学的
形状パイプライン・インターフェイス回路２００は、作
図パケットを１組の二重バッファ・レジスタ２７０〜２
７２にパック解除する。二重バッファ・レジスタ２７０
〜２７２は、２４の二重バッファ・レジスタ（ｄｂｒ０
−ｄｂｒ２３）から構成される。３Ｄ幾何学的形状パイ
プラインインターフェイス回路２００は、ＤＤＡバス制
御回路２０２、及び、作図インターリーブ回路２０４、
加算器２０６、及び、マルチプレクサ２０８から成るＤ
ＤＡデータ経路回路から構成される。

【００４７】加算器２０６は、作図プロセッサ５０に割
り当てられた作図プロセッサ・インターリーブ値に基づ
いて、作図パケットの全てのｘ座標を調整する。加算器
２０６は、ＣＤ−ＢＵＳ８０を介して、３Ｄ幾何学的形
状パイプラインに関する作図パケットを受ける。作図イ
ンターリーブ回路２０４には、作図プロセッサ５０に割
り当てられた作図プロセッサ・インターリーブ値を記憶
するインターリーブ・レジスタが含まれている。作図イ
ンターリーブ回路２０４は、５からインターリーブ・レ
ジスタに記憶された作図プロセッサ・インターリーブ値
を引いた値に等しい値を発生する。加算器２０６は、二
重バッファ・レジスタ２７０〜２７２への転送前に、作
図インターリーブ回路２０４によって生じる値と作図パ
ケットにおける全ｘ座標を加算する。ＤＤＡバス制御回
路２０２は、１組の制御信号２８０を発生して、二重バ
ッファ・レジスタ２７０〜２７２に作図パケットをロー
ドする。各作図パケットの最初のワード（ヘッダ）は、
パケット・タイプ、パケット・フォーマット、パケット
長を識別する。ＤＤＡバス制御回路２０２は、第１の二
重バッファ・レジスタ（ｄｂｒ０）にヘッダをロードす
る。ヘッダ情報に基づいて、ＤＤＡバス制御回路２０２
は、二重バッファ・レジスタの残り（ｄｂｒ１〜ｄｂｒ
２３）にロードする。

【００４８】図７には、作図パケットに含まれている３
Ｄ幾何学的形状パイプライン指令のフォーマットがリス
ト・アップされている。指令パケットの各パラメータ毎
に用いられる二重バッファ・レジスタ（ｄｂｒ１〜ｄｂ
ｒ２３）も示されている。ＤＤＡバス制御回路２０２
は、ＤＤＡ回路２１０とのハンドシェイキングによっ
て、指令がきちんとカレント・バッファ・レジスタ２１
２に転送されることを保証する。ＤＤＡバス制御回路２
０２は、カレント・バッファ・ロード信号２８１を発生
して、二重バッファ・レジスタ２７０〜２７２の内容を
対応するカレント・バッファ・レジスタ２１２に同時に
転送する。ＤＤＡバス制御回路２０２は、次に作図バッ
ファ使用可能信号２４１を表明して、別の出力幾何学的
形状パケットを二重バッファ・レジスタ２７０〜２７２
に転送できるようにする。最後の指令が完了すると、Ｄ
ＤＡ回路２１０からＤＤＡ準備完了信号２８２を受け
る。

【００４９】メモリ制御回路２３０と関連した直接ポー
ト・バス・インターフェイス回路２２０は、ＣＤ−ＢＵ
Ｓ８０を介して、直接ポート・パイプラインによって受
けた指令を実行する。直接ポート・バス・インターフェ
イス回路２２０は、データ経路回路２２２及び制御回路
２２４から構成される。データ経路回路２２２は、ＣＤ
−ＢＵＳ８０を介して受けた「ｙ」及び「ｘ」アドレス
をメモリ制御回路２３０に対して経路指定する。例え
ば、データ経路回路２２２は、ピクセル読み取り／書き
込み直接ポート指令時に、ＣＤ−ＢＵＳ８０からメモリ
制御回路２３０に、「ｙ」及び「ｘ」アドレスを経路指
定する。ブロック・コピー、垂直スクロール、及び、充
填直接ポート指令時には、後述のように、作図プロセッ
サ５０によって、ピクセル・アドレスが生成される。

【００５０】データ経路回路２２２には、１組のｉｎｓ
ｔｒ送信元レジスタ及びｉｎｓｔｒ宛先レジスタが含ま
れている。ｉｎｓｔｒ送信元レジスタ及びｉｎｓｔｒ宛
先レジスタは、Ｂｌｔ、垂直スクロール、及び、充填カ
テゴリ直接ポート指令時に、用いられる。ｉｎｓｔｒ送
信元レジスタは、「ｘｙ」及び「ｙｓ」レジスタから構
成され、ｉｎｓｔ宛先レジスタは、「ｘｄ」、「ｙ
ｄ」、及び、「ｃｏｕｎｔｄ」レジスタから構成され
る。ｘｓ、ｘｄ、ｙｓ、及び、ｙｄレジスタは、対応す
る方向ビットによって指定される。

【００５１】Ｘ書き込み・Ｂｌｔ書き込み直接ポート指
令時には、作図プロセッサ５０は、フレーム・バッファ
１００の読み取りアクセスを（ｘｓ，ｙｓ）において実
施し、次に、書き込みアクセスを（ｘｄ，ｙｄ）におい
て実施する。直接ポート・パイプラインによるステンシ
ル操作時には、データ経路回路２２２は、作図プロセッ
サ５０に関する対応するインターリーブ番号に基づい
て、データ・ファイルから単一ビットを抽出する。デー
タ回路２２２は、次に、抽出したビットをマスク・ビッ
トに加算する。データ経路回路２２２は、また、ピクセ
ル「バイト書き込み」アクセス・モード及びバイト・モ
ード・ブロック・コピー直接ポート指令に関して、デー
タ・フォーマッティングを実施する。データ経路回路２
２２には、ブロック・コピー直接ポート操作のための二
重バッファ式書き込みバッファ、及び、バイト・モード
・ブロック・コピー直接ポート操作のための論理回路が
含まれている。

【００５２】制御回路２２４は、入力直接ポート・パケ
ットを、メモリ制御回路２３０のためのピクセル読み取
り、ピクセル書き込み、及び、ロード・レジスタ命令に
分解する。制御回路２２４は、また、指令プリプロセッ
サ３０とのハンドシェイク・シーケンスを実施して、指
令プリプロセッサ３０と作図プロセッサ５０の間におけ
る直接ポート指令／データの転送を行う。ピクセル書き
込み直接ポート指令は、３つの平面グループ、すなわ
ち、イメージ、深さ、または、ウインドウの１つに対す
るデータの書き込みを行う。ピクセル書き込み操作は、
直接ポート・パケット・ヘッダにおける状態セット・ビ
ットによって指定のところに従い、０にセットされた状
態レジスタ、または、１にセットされた状態レジスタに
基づいて実施される。同様に、ピクセル読み取り直接ポ
ート指令は、３つの平面グループ、すなわち、イメー
ジ、深さ、または、ウインドウの１つに対するデータの
読み取りを行う。ピクセル読み取り操作は、直接ポート
・パケット・ヘッダにおける状態セット・ビットによっ
て指定のところに従い、０にセットされた状態レジス
タ、または、１にセットされた状態レジスタに基づいて
実施される。

【００５３】ステンシル書き込み直接ポート操作時に
は、指令プリプロセッサ３０は、直接ポート入力パケッ
トにおける適合するビットからデータ及びマスク・ビッ
トを抽出する。マスク・ビットが「０」の場合、ピクセ
ルは、修正されない。マスク・ビットが１の場合、ピク
セルは、フォーグラウンド・カラーで書き込まれる。作
図プロセッサ５０が、ＯＲモードで、マスク・ビットが
０の場合、ピクセルは修正されない。作図プロセッサ５
０が、ＡＮＤモードで、マスク・ビットが０の場合、ピ
クセルは、バックグラウンド・カラーで書き込まれる。
ステンシル操作は、０にセットされた状態レジスタに基
づいて実施される。充填直接ポート指令によって、作図
５０は、（ｘｄ，ｙｄ）で始まる４つまでのピクセルを
フレーム・バッファ１００に転送する。充填直接ポート
指令のデータ源は、ステンシル／充填フォーグラウンド
・レジスタである。フレーム・バッッファ１００は、１
つのランダム・モードと３つのページ・モードによる読
み取り・修正・書き込みサイクルに関してアクセスを受
ける。

【００５４】直接ポート・ブロック・コピー操作は、独
立した命令、すなわち、ｂｌｔ＿Ｒｅａｄ、ｂｌｔ＿ｒ
ｅａｄ＿ｔｒａｎｓｍｉｔ、及び、ｂｌｔ−ｗｒｉｔｅ
−ｔｒａｎｓｍｉｔ−ｒｅａｄ命令によって実施され
る。バイト・モードの場合、各指令毎に、４つのピクセ
ルが読み取られ、書き込まれ、伝送される。別様の場
合、各指令毎に、１つのピクセルが読み取られ、書き込
まれ、伝送される。ｂｌｔ−ｒｅａｄ直接ポート命令に
よって、作図プロセッサ５０は、（ｘｓ，ｙｓ）からピ
クセルを読み取り、ブロック・コピー読み取りバッファ
に該ピクセルを記憶する。ｘｓレジスタは、インクリメ
ントし、ｘソース・サイズ・レジスタがデクリメントす
る。ｂｌｔ−ｒｅａｄ−ｔｒａｎｓｍｉｔ直接ポート命
令によって、作図プロセッサ５０は、（ｘｓ，ｙｓ）か
らピクセルを読み取り、ブロック・コピー読み取り二重
バッファに該ピクセルを記憶する。指令プリプロセッサ
３０は、ブロック・コピー読み取りバッファからピクセ
ルを読み取る。次に、ピクセル・データは、読み取り二
重バッファから読み取りバッファに移行する。これによ
って、ｘｓレジスタは、インクリメントし、サイズ・レ
ジスタは、デクリメントする。

【００５５】ｂｌｔ−ｗｒｉｔｅ−ｔｒａｎｓｍｉｔ−
ｒｅａｄ直接ポート命令によって、作図プロセッサ５０
は、書き込みバッファから書き込み二重バッファにデー
タを書き込み、次に、データをフレーム・バッファ１０
０の（ｘｄ，ｙｄ）に書き込む。これによって、ｘレジ
スタは、インクリメントし、ｘ・宛先・サイズ・レジス
タはデクリメントする。作図プロセッサ５０は、次に、
フレーム・バッファ１００の（ｘｓ，ｙｓ）からピクセ
ルを読み取り、ブロック・コピー読み取り二重バッファ
に該ピクセルを転送する。指令プリプロセッサ３０は、
ブロック・コピー読み取りバッファからピクセルを読み
取る。その後、ピクセル・データは、ブロック・コピー
読み取り二重バッファからブロック・コピー読み取りバ
ッファに送られる。これによって、ｘｓレジスタは、イ
ンクリメントし、サイズ・レジスタは、デクリメントす
る。メモリ制御回路２３０セクションは、ビュー・ポー
ト・クリッピング、論理演算、ブレンド操作、アルファ
計算、Ｚバッファリング、ウィンドウ・クリッピング、
スクリーン・ドア・トランスペアレンシ、カーソル平面
アクセス、ピッキング、ビデオ・リフレッシュ、ＤＲＡ
Ｍリフレッシュ、高速クリア平面管理、及び、ＶＲＡＭ
制御を実施する。

【００５６】メモリ制御回路２３０は、３Ｄ幾何学的形
状パイプラインと直接ポート・パイプラインの両方に関
して、フレーム・バッファ１００に対するメモリ・アク
セスにビュー・ポート・クリッピングを施す。ピック・
ヒットを検出すると、ピック・ヒットによって生じるプ
リミティブのレンダリングをしてから、作図プロセッサ
５０は、３Ｄ幾何学的形状パイプラインを凍結する。ピ
ックＩＤレジスタは、保存される。作図プロセッサ５０
は、ピック・ヒットを検出すると、指令プリプロセッサ
３０に対して作図プロセッサ割り込みを表明する。ホス
トプロセッサ２０は、作図プロセッサ５０における１組
の制御レジスタにプログラミングを施す。制御レジスタ
は、３Ｄ幾何学的形状パイプラインと直接ポート・パイ
プラインの両方に関して、操作パラメータを保持する。
指令プリプロセッサ３０は、作図プロセッサ５０の制御
レジスタに関して目標とされたホスト・バス２８を介し
て、直接ポート・データを受け、ＣＤ−ＢＵＳ８０を介
して、直接ポート・パケットとして、該直接ポート・デ
ータを作図プロセッサ５０に転送する。

【００５７】作図プロセッサ５０に含まれる制御レジス
タは、直接ポート・パイプライン（状態セット０）及び
３Ｄ幾何学的形状パイプライン（状態セット１）のため
の、大域レジスタ及び状況セット依存レジスタに分割さ
れる。操作によっては、独立したレジスタが、状態セッ
ト０と１の両方に設けられる場合もある。大域レジスタ
は、両方の状態セットに役立つレジスタを１つ備えてお
り、直接ポート・パイプラインと３Ｄ幾何学的形状パイ
プラインの両方を介してアクセス可能である。ホスト・
プロセッサ２８は、作図プロセッサ５０〜５４の全てに
書き込みの同報通信を行い、特定の作図プロセッサ５０
〜５４に書き込みを行う。同報通信書き込みは、作図プ
ロセッサ５０〜５４の全てに関する定数属性のプログラ
ミングに用いられる。ホスト・プロセッサ２８は、ま
た、作図プロセッサ５０〜５４の制御レジスタを読み取
る。

【００５８】作図プロセッサ５０に関する制御レジスタ
には、制御及び状況レジスタ（ＣＳＲ）が含まれてい
る。ＣＳＲは、直接ポートを介した読み取り専用レジス
タである。ＣＳＲに関するビット・フィールドは、下記
の通りである： Ｄ＜７＞＝Ｒｅｓｅｔ ３Ｄ Ｇｅｏｍｅｔｒｙ Ｐｏ
ｒｔ Ｄ＜６：４＞＝Ｎｕｍｂｅｒ ｏｆ ＰＩＤ’Ｓ −
作図プロセッサ・パイプラインにおけるピックＩＤの数
を示す。 Ｄ＜３＞＝Ｐｉｃｋ Ｈｉｔ − 作図プロセッサ５０
が、ピック・アパーチャ内のピクセルを検出したことを
示す。Ｐｉｃｋ Ｈｉｔフィールドは、直接ポートを介
して、指令プリプロセッサ３０によってリセットされ
る。 Ｄ＜２＞＝Ｓｅｍａｐｈｏｒｅ − 作図プロセッサ５
０のセマフォがセットされたことを示す。 Ｄ＜１＞＝Ｓｔａｌｌ Ａｃｃ − 指令プリプロセッ
サ３０からアクセラレータ・ストール信号を受けたこと
を示す。 Ｄ＜０＞＝Ａｃｃ Ｓｔａｌｌｅｄ − アクセラレー
タ・ストール状態信号が指令プリプロセッサ３０に送ら
れていることを示す。

【００５９】作図プロセッサ５０用の制御レジスタに
は、作図プロセッサ・インターリーブ値を指定する作図
プロセッサ・インターリーブ・レジスタが含まれてい
る。作図プロセッサ・インターリーブ値は、作図プロセ
ッサ５０を識別し、０〜４の範囲内である。

【００６０】セマフォ・レジスタへの書き込みによっ
て、作図プロセッサ・セマフォがセットされ、かつＣＳ
Ｒのビット２がセットされる。作図プロセッサ５０は、
セマフォ・ビットがセットされている間、３Ｄ幾何学的
形状パイプライン指令を実行しない。作図プロセッサの
セマフォ・レジスタが、３Ｄ幾何学的形状パイプライン
と直接ポート・パイプラインの両方を介して、ストロー
ブされる。セマフォ・クリア・レジスタに対する書き込
みによって、作図プロセッサ・セマフォがクリアされ、
ＣＳＲのビット２がクリアされる。作図プロセッサ・セ
マフォ・レジスタは、直接ポート・パイプラインを介し
てストローブされる。ストール・セット・レジスタに対
する書き込みによって、ＣＳＲのビット１がセットされ
る。作図プロセッサ５０は、ＣＳＲのビット１がセット
されている間、３Ｄ幾何学的形状パイプライン指令を実
行しない。指令プリプロセッサ３０は、ＣＳＲのビット
１を利用して、Ｂｌｔまたは充填直接ポート操作の実行
時に、３Ｄ幾何学的形状パイプラインを調べる。ストー
ル・クリア・レジスタへの書き込みによって、ＣＳＲの
ビット１がクリアされ、作図プロセッサ５０は、フレー
ム・バッファ１００の更新を再開することが可能にな
る。

【００６１】幾何学的形状ポート・リセット・レジスタ
に対する書き込みによって、ＣＳＲのビット７（リセッ
ト）をセットし、ビット３（ピック・ヒット）、ビット
２（セマフォ）、及び、ビット０（ストール）をリセッ
トすることによって、３Ｄ幾何学的形状パイプラインが
作図プロセッサ５０にリセットされる。幾何学的形状ポ
ート・リセット・レジスタに対する書き込みによって、
３Ｄ幾何学的形状パイプライン・リセット状態がクリア
され、ＣＳＲのビット７がクリアされる。フレーム・バ
ッファ幅レジスタが、フレーム・バッッファ１００の最
大水平解像度を選択し、ステレオ・アドレス指定モード
を実行可能にする。

【００６２】作図プロセッサ属性レジスタは、作図プロ
セッサ５０のいくつかの機能を制御する。ブレンド操作
（ビット２４及び２３）またはラスター操作（ＲＯＰ）
（ビット２１〜１８）の場合、状態セット０は、カレン
トＲＯＰを指定する。カレントＲＯＰだけが、平面グル
ープ使用可能フィールド（ビット１１〜５）によって選
択されたカレント・アクセス・モードの平面グループに
基づいて、ＲＧＢＯ平面に影響を及ぼす。状態セット１
は、カレント・ブールＲＯＰを指定し、ブレンド回路要
素を使用可能にする。カレントＲＯＰは、ＲＧＢＯ、カ
ーソル・データ、及び、カーソル使用可能平面に影響を
及ぼす。カレント・ブレンド操作は、ＲＧＢ平面に影響
を及ぼす。

【００６３】作図プロセッサ属性レジスタのビット・フ
ィールドは、下記のように定義される。ここで、ＳＲＣ
は送信元データ、ＤＳＴはフレーム・バッファ宛先にお
けるデータ、ＢＧはバックグラウンド、ＤＤＡはデジタ
ル微分解析器である： Ｄ＜３１：２９＞＝Ｐｉｃｋ Ｃｏｎｔｒｏｌ １ｘｘ ピック実行可能化 ｘ１ｘ ピック中のレンダリング ｘｘ１ ３Ｄピック・アパーチャ 該コードによって、下記の機能が可能になる： ０ｘｘ ピック実行禁止 １００ レンダリングを伴わない２Ｄ限度ピック １０１ レンダリングを伴わない３Ｄ限度ピック １１０ レンダリング中の２Ｄ限度ピック １１１ レンダリング中の３Ｄ限度ピック ２Ｄピックは、Ｘ及びＹ限度を利用する。３Ｄピック
は、Ｘ、Ｙ、及び、Ｚ限度を利用する。

【００６４】 Ｄ＜２８＞＝Ｄｅｐｔｈ Ｃｕｅ Ｅｎａｂｌｅ Ｄ＜２７＞＝Ｓｃｒｅｅｎ Ｄｏｏｒ Ｅｎａｂｌｅ
− スクリーン・ドア透明機能を実行可能にする： ０ Ｓｏｌｉｄ − 全ピクセルを作図 １ Ｔｒａｎｓｐａｒｅｎｔ − スクリーン・ド
ア・パターンを利用する Ｄ＜２６＞＝Ｆｏｒｃｅ Ｃｏｌｏｒ Ｅｎａｂｌｅ ０ ＳＲＣ＝ＤＤＡカラー １ ＳＲＣ＝カラー・レジスタ Ｄ＜２５＞＝Ａｎｔｉａｌｉａｓ Ｅｎａｂｌｅ ０ 定数アルファ １ アンチ・エイリアス・フィルタ・アルファ Ｄ＜２４＞＝Ｂｌｅｎｄ Ｆｕｎｃｔｉｏｎ Ｓｅｌｅ
ｃｔ ０ バックグラウンドに対するブレンド：（ＳＲＣ
−ＢＧ）*ａｌｐａ＋Ｄ Ｓ Ｔ １ フレーム・バッファに対するブレンド：（ＳＲ
Ｃ−ＤＳＴ）*ａｌｐａ ＋ ＤＳＴ Ｄ＜２３＞ ＝Ｂｌｅｎｄ Ｅｎａｂｌｅ ０ ビット２１〜１８のＲＯＰコードによって指定
されたラスター操作を実施する。 １ ビット２５のＡｎｔｉａｌｉａｓ Ｅｎａｂｌ
ｅ、及び、ビット２４のＢｌｅｎｄ Ｆｕｎｃｔｉｏｎ
Ｓｅｌｅｃｔによって指定されたブレンド操作を実施
する。 Ｄ＜２２＞＝ＢＬＴ Ｓｏｕｒｃｅ Ｂｕｆｆｅｒ Ｂ ０ バッファＢを使用禁止にする（バッファＡを使
用可能にする） １ バッファＡを使用禁止にする（バッファＢを使
用可能にする）

【００６５】Ｄ＜２１：１８＞＝ＲＯＰ Ｃｏｄｅ −
下記のように（コードは１６進数）ブールＲＯＰ（ラ
スター操作）を選択する： ０ ＤＳＴ＋全てのビット０ １ ＤＳＴ＝〜（ＳＲＣ ｏｒ ＤＳＴ） ２ ＤＳＴ＝〜ＳＲＣ ａｎｄ ＤＳＴ ３ ＤＳＴ＝〜ＳＲＣ ４ ＤＳＴ＝ＳＲＣ ａｎｄ 〜ＤＳＴ ５ ＤＳＴ＝〜ＤＳＴ ６ ＤＳＴ＝ＳＲＣ ｘｏｒ ＤＳＴ ７ ＤＳＴ＝〜（ＳＲＣ ａｎｄ ＤＳＴ） ８ ＤＳＴ＝ＳＲＣ ａｎｄ ＤＳＴ ９ ＤＳＴ＝〜ＳＲＣ ｘｏｒ ＤＳＴ Ａ ＤＳＴ＝ＤＳＴ Ｂ ＤＳＴ＝〜ＳＲＣ ｏｒ ＤＳＴ Ｃ ＤＳＴ＝ＳＲＣ；これは、ＲＯＰ操作を実施し
ない場合における省略時解釈の事例である。 Ｄ ＤＳＴ＝ＳＲＣ ｏｒ 〜ＤＳＴ Ｅ ＤＳＴ＝ＳＲＣ ｏｒ ＤＳＴ Ｆ ＤＳＴ＝全ビットが１ Ｄ＜１７：１４＞＝ＺＢｕｆｆｅｒｉｎｇ Ｃｏｔｒｏ
ｌ − 下記のように深さ平面の利用を制御する： １ｘｘｘ ＨＳＲ（隠面消去）実行可能化 ｘ１ｘｘ Ｚ書き込み許可 ｘｘ１ｘ 定数Ｚ使用可能化 ｘｘｘ１ ＷＩＤ拡張クリップ実行可能化

【００６６】図８には、深さバッファとしてＺを利用し
た、隠面消去（ＨＳＲ）機能に関するＺバッファリング
制御フィールドの符号化が示されている。図９には、ウ
インドウＩＤ拡張としてＺを利用した、ウインドウＩＤ
（ＷＩＤ）機能に関するＺバッファリング制御フィール
ドの符号化が示されている。 Ｄ＜１３：１２＞＝Ｓｔｅｒｅｏ Ｃｏｎｔｒｏｌ：ビ
ット１２は、カレント・ウインドウ・アプリケーション
をステレオ（１）または「モノ」（０）と定義する。ビ
ット１３は、フレーム・バッファの所望の半分を指定す
る（左について０、または、右について１）。 ｘ０ モノ ｘ１ ステレオ ０ｘ 左 １ｘ 右

【００６７】Ｄ＜１１：５＞＝Ｐｌａｎｅ Ｇｒｏｕｐ
Ｅｎａｂｌｅ − 個々の平面グループを使用可能及
び使用禁止にする。特定の平面のピクセルは、平面グル
ープが使用可能で、書き込みマスクが「１」の場合に限
って、更新される。この機能は、高速クリア・ウインド
ウの場合に修正される。各ビット（０＝使用禁止、１＝
使用可能）によって、特定の平面が下記のように制御さ
れる： ビット１１ ウインドウＩＤグループ使用可能化 ビット１０ 高速クリア操作実行可能化（ビット３：１
参照） ビット９ 赤平面使用可能化 ビット８ 緑平面使用可能化 ビット７ 青平面使用可能化 ビット６ オーバレイ平面使用可能化 ビット５ Ｚ平面使用可能化

【００６８】Ｄ＜４＞＝Ｆｏｒｃｅ Ｃｕｒｒｅｎｔ
Ｗｉｎｄｏｗ ＩＤ： ０ カレント・ウインドウＩＤを強制しない。 １ カレント・ウインドウＩＤ平面が、書き込み毎
に、フレーム・バッファの内容に取って代わる。ＷＩＤ
平面に対する最終書き込みは、平面マスク及びウインド
ウ平面グループ使用可能化ビットによって制御される。

【００６９】Ｄ＜３：１＞＝Ｆａｓｔ Ｃｌｅａｒ Ｐ
ｌａｎｅ Ｓｅｌｅｃｔ − カレント・ウインドウに
関する高速クリア平面を識別する： ０ 高速クリア平面０ １ 高速クリア平面１ ２ 高速クリア平面２ ３ 高速クリア平面３ ４ 高速クリア平面４ ５ 高速クリア平面５ ６ 高速クリア平面６ ７ 高速クリア平面７

【００７０】ｄ＜０＞＝Ｂｕｆｆｅｒ Ｂ Ｓｅｌｅｃ
ｔ − ＲＧＢ平面に関する二重バッファ制御を可能に
する。Ｂｕｆｆｅｒ Ｂ Ｓｅｌｅｃｔを１にセットす
ると、フレーム・バッファ１００の読み取り、書き込
み、及び、読み取り・修正・書き込みアクセスの全てに
関する目標として、バッファＢが選択される。ブロック
・コピー操作の場合、ビット２２（Ｂｌｔ Ｓｏｕｒｃ
ｅ Ｂｕｆｆｅｒ Ｂ）によって、送信元バッファの独
立した選択を行い、バッファＡとバッファＢの間におけ
るブロック・コピー操作を実行可能にすることができ
る。Ｂｕｆｆｅｒ ＢＳｅｌｅｃｔは、下記のようにコ
ード化される： ０ バッファＡを選択する；ビット２２がセットさ
れると、バッファＢをソースとして選択する。 １ バッファＢを選択する；ビット２２がクリアさ
れると、バッファＡをソースとして選択する。

【００７１】ステンシル／充填フォーグラウンド・カラ
ー・レジスタは、ステンシル・モード・アクセス時にお
けるフレーム・バッファ・ピクセル・データを指定す
る。１にセットされたステンシル・ビットは、フォーグ
ラウンド・カラーを利用する。充填操作時、ステンシル
／充填フォーグラウンド・カラー・レジスタのデータ
は、全てのピクセルについて、フレーム・バッファ１０
０に書き込まれる。ステンシル／充填フォーグラウンド
・カラー・レジスタのデータのフォーマットは、上述の
選択された平面グループによって決まる。イメージ平面
の場合、ステンシル／充填フォーグラウンド・カラー・
レジスタは、下記の通りである： Ｄ＜３１：２４＞＝Ｏｖｅｒｌａｙ − オーバレイ・
ピクセル値を指定する。 Ｄ＜２３：１６＞＝Ｂｌｕｅ − 青のピクセル値を指
定する。 Ｄ＜１５：８＞＝Ｇｒｅｅｎ − 緑のピクセル値を指
定する。 Ｄ＜７：０＞＝Ｒｅｄ − 赤のピクセル値を指定す
る。

【００７２】深さ平面の場合、ステンシル／充填フォー
グラウンド・カラー・レジスタのビット・フィールド
は、下記の通りである： Ｄ＜２３：０＞＝Ｄｅｐｔｈ − ピクセルの深さ
（Ｚ）を指定する。 ウインドウ平面の場合、ステンシル／充填フォーグラウ
ンド・カラー・レジスタは、下記の通りである： Ｄ＜１５：０＞＝Ｆａｓｔ Ｃｌｅａｒ − 各ビット
は、高速クリア平面を指定する：ビット１０は平面０を
指定し、ビット１１は平面１を指定し、等等。 Ｄ＜９：６＞＝Ｏｖｅｒｌａｙ Ｗｉｎｄｏｗ ＩＤ
Ｐｌａｎｅ − オーバレイ・ウィンドウＩＤ平面を指
定する。 Ｄ＜５：０＞＝Ｉｍａｇｅ Ｗｉｎｄｏｗ ＩＤ Ｐｌ
ａｎｅ − イメージ・ウインドウＩＤ平面を指定す
る。

【００７３】ステンシル・バックグラウンド・カラー・
レジスタは、ステンシル・モード・アクセス時における
フレーム・バッファ・ピクセル・データを指定する。透
明フラグがゼロの場合、０にセットされたステンシル・
ビットは、バックグラウンド・カラーを利用する。イメ
ージ平面の場合、ステンシル・バックグラウンド・カラ
ー・レジスタのビット・フィールドは、下記の通りであ
る： Ｄ＜３１：２４＞＝Ｏｖｅｒｌａｙ − オーバレイ・
ピクセル値を指定する。 Ｄ＜２３：１６＞＝Ｂｌｕｅ − 青のピクセルを指定
する。 Ｄ＜１５：８＞＝Ｇｒｅｅｎ − 緑のピクセル値を指
定する。 Ｄ＜７：０＞＝Ｒｅｄ − 赤のピクセル値を指定す
る。 深さ平面の場合、ステンシル・バックグラウンド・カラ
ー・レジスタは、下記の通りである： Ｄ＜２３：０＞＝Ｄｅｐｔｈ − ピクセルの深さ
（Ｚ）を指定する。 ウインドウ平面の場合、ステンシル・バックグラウンド
・カラー・レジスタのビット・フィールドは、下記の通
りである： Ｄ＜１５：０＞＝Ｆａｓｔ Ｃｌｅａｒ − 各ビット
は、高速クリア平面を指定する。 Ｄ＜９：６＞＝Ｏｖｅｒｌａｙ Ｗｉｎｄｏｗ ＩＤ
Ｐｌａｎｅ − オーバレイ・ウィンドウＩＤ平面を指
定する。 Ｄ＜５：０＞＝Ｉｍａｇｅ Ｗｉｎｄｏｗ ＩＤ Ｐｌ
ａｎｅ − イメージ・ウインドウＩＤ平面を指定す
る。

【００７４】作図プロセッサ５０のブロック・コピー機
能によって、送信元矩形が宛先矩形にコピーされる。指
令プリプロセッサ３０によって、ブロック・コピー機能
が、コピー／スクロール送信元アドレス・レジスタ、コ
ピー／スクロール／充填サイズ・レジスタ、及び、コピ
ー／スクロール／充填宛先アドレス・レジスタだけでな
く、ピクセル・アクセスを制御する状態セット０レジス
タにもプログラムされる。

【００７５】コピー／スクロール送信元アドレス・レジ
スタは、矩形コピー操作に関して、初期フレーム・バッ
ファ送信元アドレスを指定する。ビット・フィールド
は、下記のように定義される： Ｄ＜３１：３０＞＝Ｓｏｕｒｃｅ Ｇｒｏｕｐ − 下
記のようにコピー送信元平面グループを指定する： ０００ イメージ平面グループ ００１ 深さ平面グループ ０１０ ウインドウ平面グループ １００ イメージ平面グループ：オーバレイ １０１ イメージ平面グループ：青 １１０ イメージ平面グループ：緑 １１１ イメージ平面グループ：赤 Ｄ＜２５：１６＞＝Ｓｏｕｒｃｅ Ｙ − Ｙ送信元ア
ドレス（１０ビット）を指定する。有効値は、０〜１０
２３の範囲である。 Ｄ＜７：０＞＝Ｓｏｕｒｃｅ Ｘ − Ｘ送信元アドレ
ス（８ビット）を指定する。有効値は、０〜２５５の範
囲である。Ｘ送信元アドレスは、（実際のＸ送信元アド
レス）／５の整数値に等しい。 Ｃｏｐｙ／Ｓｃｒｏｌｌ／Ｆｉｌｌ Ｓｉｚｅ

【００７６】コピー／スクロール／充填サイズ・レジス
タは、矩形コピーまたは充填操作のサイズ、及び、コピ
ー操作の方向を指定する。ビット・フィールドは、下記
の通りである： Ｄ＜３１＞＝Ｃｏｐｙ Ｄｉｒｅｃｔｉｏｎ − 下記
のようにコピー方向を指定する： ０ 外側ループ：上から下、内側ループ：左から右、
上方左から開始。 １ 外側ループ：下から上、内側ループ：右から左、
下方右から開始。充填の場合、０にセットする。 Ｄ＜７：０＞＝Ｓｉｚｅ − ブロックのｘサイズ（８
ビット）を指定する。有効値は、０〜２５５の範囲であ
る。ｘサイズは、（実際のｘサイズ）／５の整数値に等
しい。

【００７７】コピー／スクロール／充填宛先アドレス・
レジスタは、矩形コピー操作に関して、初期フレーム・
バッファ宛先アドレスを指定する。ビット・フィールド
は、下記のように定義される： Ｄ＜３１＞＝Ｂｙｔｅ Ｍｏｄｅ − バイトまたはピ
クセル・モードを指定する。ピクセル・モードは、充填
に用いられる。 Ｄ＜３０：２９＞＝Ｄｅｓｔｉｎａｔｉｏｎ Ｇｒｏｕ
ｐ − ピクセル・モードの場合、宛先平面グループを
指定する。バイト・モードは、常に、イメージ平面グル
ープを利用する。 ００ イメージ平面グループ ０１ 深さ平面グループ １０ ウインドウ平面グループ １１ イメージ平面グループ＋深さ平面グループ Ｄ＜２８＞＝Ｅｘｔ − 宛先幅の範囲を指定する。宛
先幅は、サイズより１少ない。 Ｄ＜２５：１６＞＝Ｄｅｓｔｉｎａｔｉｏｎ Ｙ −
Ｙ宛先アドレス（１０ビット）を指定する。有効値は、
０〜１０２３の範囲である。 Ｄ＜７：０＞＝Ｄｅｓｔｉｎａｔｉｏｎ Ｘ − Ｘ宛
先アドレス（８ビット）を指定する。有効値は、０〜２
５５の範囲である。Ｘ宛先アドレスは、（実際のＸ宛先
アドレス）／５の整数値に等しい。

【００７８】作図プロセッサ５０におけるビュー・ポー
ト・クリッピングは、ビュー・クリップ最小限度レジス
タ及びビュー・クリップ最大限度レジスタによって制御
される。ビュー・クリップ最小限度レジスタは、上部左
側コーナの座標である、ビュー・ポートの上部及び左側
（を含む）境界を指定する。作図プロセッサ５０は、Ｙ
＜上部の場合、または、Ｘ＜左側の場合、ピクセルをク
リップするが、ここで、Ｙ＝０は、スクリーンの上部で
あり、Ｘ＝０は、スクリーンの左側である。ビュー・ク
リップ最小限度レジスタのビット・フィールドは、下記
のように定義される： Ｄ＜２５：１６＞＝Ｔｏｐ Ｂｏｕｎｄａｒｙ − ク
リップ領域の上部境界を指定する。Ｙ値は、１０ビット
である。 Ｄ＜１０：０＞＝Ｌｅｆｔ Ｂｏｕｎｄａｒｙ − ク
リップ領域の左側境界を指定する。

【００７９】ビュー・クリップ最大限度レジスタは、下
部右側コーナの座標である、ビュー・ポートの下部及び
右側（を含む）境界を指定する。作図プロセッサ５０
は、Ｘ＞右側の場合、または、Ｙ＞下部の場合、ピクセ
ルをクリップするが、ここで、Ｙ＝０は、スクリーンの
上部であり、Ｘ＝０は、スクリーンの左側である。ビュ
ー・クリップ最大限度レジスタのビット・フィールド
は、下記のように定義される： Ｄ＜２５：１６＞＝Ｂｏｔｔｏｍ Ｂｏｕｎｄａｒｙ
− クリップ領域の下部境界を指定する。 Ｄ＜１０：０＞＝Ｒｉｇｈｔ Ｂｏｕｎｄａｒｙ −
クリップ領域の右側境界を指定する。

【００８０】作図プロセッサ５０には、ピック機能を制
御するレジスタが含まれている。ピック・レジスタに
は、クリア・ピック・ヒット・レジスタ、１組のピック
ＩＤレジスタ、ピック最小限度レジスタ、ピック最大限
度レジスタ、ピック前部限度レジスタ、及び、ピック後
部限度レジスタが含まれている。クリア・ピック・ヒッ
ト・レジスタに対する書き込みによって、ピック・ヒッ
ト出力フラグがリセットされ、作図プロセッサ５０がピ
ックＩＤ（ＰＩＤ）レジスタを更新する。ＰＩＤレジス
タは、作図プロセッサ５０に関して、カレント・ピック
ＩＤをセットする。ＰＩＤレジスタは、組をなす５つの
３２ビット・レジスタから構成される。ＰＩＤレジスタ
は、３Ｄ幾何学的形状パイプラインを介してプログラム
される。ピッキングが実行可能になると、作図プロセッ
サ５０は、ピック・ヒットが検出されると、ＰＩＤレジ
スタが更新されないことを保証する。作図プロセッサ５
０は、また、先行作図指令に関する全ピクセルが、ピッ
キングなしに、レンダリングされるまで、ＰＩＤレジス
タが更新されないことを保証する。ホストプロセッサ２
０は、ピッキング時には、直接パイプラインを介してＰ
ＩＤを更新することはできないが、直接パイプラインを
介してピッキングを施されるピクセルのレンダリングを
行うことは可能である。

【００８１】ピック最小限度レジスタは、下部右側コー
ナの座標である、ピック・アパーチャの下部及び右側
（を含む）境界を指定する。作図プロセッサ５０は、Ｘ
＞右側の場合、または、Ｙ＞下部の場合、ピック・ヒッ
トを発生しないが、ここで、Ｙ＝０は、スクリーンの上
部であり、Ｘ＝０は、スクリーンの左側である。ビット
・フィールドは、下記のように定義される： Ｄ＜２５：１６＞＝Ｂｏｔｔｏｍ Ｂｏｕｎｄａｒｙ
− ピック・アパーチャの下部境界を指定する。 Ｄ＜１０：０＞＝Ｒｉｇｈｔ Ｂｏｕｎｄａｒｙ −
ピック・アパーチャの右側境界を指定する。

【００８２】ピック前部限度レジスタは、ピック・アパ
ーチャの前部（を含む）境界を指定する。作図プロセッ
サ５０は、Ｚ＜前部の場合、ピック・ヒットを発生せ
ず、Ｐｉｃｋ ＣＳＲ３−Ｄフィールドがセットされ
る。ピック後部限度レジスタは、ピック・アパーチャの
後部（を含む）境界を指定する。作図プロセッサ５０
は、Ｚ＞後部の場合、ピック・ヒットを発生せず、Ｐｉ
ｃｋ ＣＳＲ３−Ｄフィールドがセットされる。

【００８３】作図プロセッサ５０のスクリーン・ドア透
明機能は、１６のスクリーン・ドア・コラム・レジスタ
の内容によって指定される。各ドア・コラム・レジスタ
は、１６ビット幅であり、１６×１６のスクリーン・ド
ア透明パターンが得られる。各スクリーン・ドア・コラ
ム・レジスタは、スクリーン・ドア透明パターンの１６
ピクセルから成る１つのコラムを定義する。パターン・
ビットが１の場合、オブジェクトは、対応するピクセル
においてべた塗り（可視）である。パターン・ビットが
０の場合、オブジェクトは、透明であり、対応するピク
セルは、描かれない。コラム番号は、偶数コラムの場
合、２×ｎｎに等しく、奇数コラムの場合、２×ｎｎ＋
１に等しいが、ここで、ｎｎ（レジスタ・アドレスのオ
フセット）は、０〜７の１０進数である。スクリーン・
ドア・コラム・レジスタのビット・フィールドは、下記
のように定義される： Ｄ＜３１：１６＞＝Ｃｏｌｕｍｎ Ｏｄｄ Ｒｏｗｓ
１５ ｔｈｒｏｕｇｈ０は、ビット３１〜１６によって
指定される。 Ｄ＜１５：０＞＝Ｃｏｌｕｍｎ Ｅｖｅｎ Ｒｏｗｓ
１５ ｔｈｒｏｕｇｈ０は、ビット１５〜０によって指
定される。

【００８４】作図プロセッサ５０における高速クリア操
作は、高速クリア・データ・レジスタ及びウインドウ・
バックグラウンド・カラー・レジスタによって制御され
る。高速クリア・データ・レジスタの内容は、フレーム
・バッファ１００に対するＶＲＡＭフラッシュ書き込み
メモリ・サイクルにおいて、高速平面に対して書き込ま
れる。高速クリア・データ・レジスタに関するビット・
フィールドは、下記に示すとおりである： Ｄ＜１５：１０＞＝Ｆａｓｔ Ｃｌｅａｒ − ＶＲＡ
Ｍフラッシュ書き込みメモリ・サイクルにおいて高速平
面に対して書き込まれる６ビット・フィールド。

【００８５】ウインドウ・バックグラウンド・カラー・
レジスタは、作図プロセッサ５０が実施する操作に用い
られる、ウインドウ・バックグラウンド・カラー（ＲＧ
ＢＯ）を指定する。Ｚ平面には、全て１のバックグラウ
ンドが用いられる。ウインドウが、高速ウインドウの場
合、バックグラウンド値が、例えば、ＲＯＰまたはアン
チ・エイリアス操作のような、読み取り、または、読み
取り／修正／書き込みサイクルにおいて、任意の無効
（すなわち、高速クリアが施されたが、まだ書き込まれ
ていない）ピクセルから読み取られた、ＲＧＢＯデータ
の代わりに用いられる。ウインドウ・バックグラウンド
・カラーは、また、作図プロセッサ５０のブレンド機能
にとっても、加数源の１つとして利用可能である。ウイ
ンドウ・バックグラウンド・カラー・レジスタに関する
ビット・フィールドは、下記に示す通りである： Ｄ＜３１：２４＞＝Ｏｖｅｒｌａｙ − オーバレイ・
ピクセル値を指定する。 Ｄ＜２３：１６＞＝Ｂｌｕｅ − 青のピクセル値を指
定する。 Ｄ＜１５：８＞＝Ｇｒｅｅｎ − 緑のピクセル値を指
定する。 Ｄ＜７：０＞＝Ｒｅｄ − 赤のピクセル値を指定す
る。

【００８６】作図プロセッサ５０には、カレント・ウイ
ンドウＩＤレジスタ及びウインドウＩＤ（ＷＩＤ）クリ
ップ・マスク・レジスタが含まれている。カレント・ウ
インドウＩＤレジスタは、カレント・ウインドウＩＤコ
ードを指定する。カレント・ウインドウＩＤコードは、
強制カレントＷＩＤ属性が使用可能になると（作図プロ
セッサ属性レジスタのビット４）、ＷＩＤ平面に強制的
に送り込まれる。ＷＩＤクリッピングが実行可能になる
と、カレント・ウインドウＩＤコードは、非マスクＷＩ
Ｄ平面と比較される。ＷＩＤクリップ・マスク・レジス
タは、カレントＷＩＤクリップ・マスクを指定する。Ｗ
ＩＤクリップ・マスク・レジスタにおいてビットをセッ
トすると、ＷＩＤクリップ比較時に、カレントＷＩＤレ
ジスタの対応するビットが実行可能になる。

【００８７】作図プロセッサ５０は、３Ｄ隠面消去（Ｈ
ＳＲ）に関して、深さバッファの働きをする、２４のフ
レーム・バッファＺ平面を実現する。定数Ｚ送信元レジ
スタは、ウインドウ・クリッピングまたは並列ピクセル
・モード書き込みに関するＷＩＤ範囲として、深さ
（Ｚ）平面に書き込むことが可能な定数の指定を行う。
作図プロセッサ５０には、イメージ書き込みマスク・レ
ジスタ及びウインドウ書き込みマスク・レジスタが含ま
れている。イメージ書き込みマスク・レジスタによっ
て、ＲＧＢＯ平面に関する平面毎の書き込みマスクが得
られる。作図プロセッサ５０は、イメージ平面グループ
の４バイト全てにおけるバイトを複製する。イメージ書
き込みマスク・レジスタは、フレーム・バッファに書き
込まれるバイトを決定する。イメージ書き込みマスク・
レジスタのビット・フィールドは、下記に示す通りであ
る： Ｄ＜３１：２４＞＝Ｏｖｅｒｌａｙ Ｍａｓｋ − オ
ーバレイ・ピクセル・マスクを指定する。 Ｄ＜２３：１６＞＝Ｂｌｕｅ Ｍａｓｋ − 青のピク
セル値を指定する。 Ｄ＜１５：８＞＝Ｇｒｅｅｎ Ｍａｓｋ − 緑のピク
セル値を指定する。 Ｄ＜７：０＞＝Ｒｅｄ Ｍａｓｋ − 赤のピクセル値
を指定する。

【００８８】ウインドウ書き込みマスク・レジスタによ
って、高速クリア平面、オーバレイ・ウインドウ平面、
及び、イメージ・ウインドウ平面に関する平面毎の書き
込みマスクが得られる。ビット・フィールドは、下記に
示す通りである： Ｄ＜１５：１０＞＝Ｆａｓｔ Ｃｌｅａｒ Ｍａｓｋ
− 高速クリア・マスクを指定する。 Ｄ＜９：６＞＝Ｏｖｅｒｌａｙ Ｗｉｎｄｏｗ Ｐｌａ
ｎｅ Ｍａｓｋ − オーバレイ・ウインドウ平面マス
クを指定する。 Ｄ＜５：０＞＝Ｉｍａｇｅ Ｗｉｎｄｏｗ Ｐｌａｎｅ
Ｍａｓｋ − イメージ・ウインドウ平面マスクを指
定する。

【００８９】作図プロセッサ５０には、定数アルファ送
信元レジスタ及び強制カラー・レジスタが含まれてい
る。定数アルファ送信元レジスタは、アンチ・エイリア
ス・フィルタ・アルファに取って代わることの可能な、
定数アルファ送信元を指定する。強制カラー・レジスタ
は、ＤＡＡ装置によって生じるカラー値に取って代わる
ことの可能な、定数カラー送信元を指定する。強制カラ
ー・レジスタのビット・フィールドは、赤、緑、及び、
青のピクセル値を指定する。

【００９０】作図プロセッサ５０の深さキューイング操
作は、深さキューＺ前部レジスタ、深さキューＺ後部レ
ジスタ、深さキュー・スケール・レジスタ、深さキュー
Ｚスケール・レジスタ、及び、深さキュー・フェード・
カラー・レジスタによって制御される。深さキューＺ前
部レジスタは、深さキューイングに用いられる、Ｚ前部
値を指定する。深さキュー後部レジスタは、深さキュー
イングに用いられる、Ｚ後部値を指定する。

【００９１】深さキュー・スケール・レジスタは、深さ
キューイングに用いられる、前部及び後部スケール・フ
ァクタを指定する。スケール値は、０〜１．０の範囲の
９ビットから構成される。深さキューＺスケール・レジ
スタは、深さキューイングに用いられる、Ｚスケール・
ファクタを指定する。Ｚスケール・ファクタは、９ビッ
トの仮数及び６ビットの指数から構成される。

【００９２】深さキュー・フェード・カラー・レジスタ
は、深さキューイングに用いられる、赤、緑、及び、青
のフェード・カラーを指定する。Ｐｈｉｇｓ＋ｄｅｐｔ
ｈキューイングは、下記のように実施される： Ｃ＝ＳＣｉ＋（１−Ｓ）Ｃｄ ここで： Ｃ＝深さキューイングを施したカラーの成分 Ｃｉ＝入力カラーの成分 Ｃｄ＝深さキュー・フェード・カラーの成分 Ｓ＝作図プロセッサ５０において、下記のように計算さ
れる、深さキュー・スケール・ファクタ： ＺがＺ前部の前にある場合、Ｓ＝前部スケール ＺがＺ後部の後ろにある場合、Ｓ＝後部スケール ＺがＺ前部とＺ後部の間にある場合、Ｓ＝後部スケール
＋（Ｚ−Ｚｂａｃｋ）*Ｚｓｃａｌｅ

【００９３】図１０〜１３には、作図プロセッサ５０の
ピクセル操作が示され、フレーム・バッファ１００に対
するピクセル書き込みに先立って、作図プロセッサ５０
によってテストされる条件が示されている。図１０に
は、高速クリア平面に関するピクセル操作が示されてい
る。図１１には、ウインドウＩＤ平面に関するピクセル
操作が示されている。図１２には、イメージ（ＯＲＧ
Ｂ）平面に関するピクセル操作が示されている。図１３
には、深さ平面に関するピクセル操作が示されている。
図１０〜１３のコラムに示す条件の定義は、下記の通り
である。

【００９４】ｐｉｘ ｉｎ ｖｉｅｗｐｏｒｔ条件は、
「１」の場合、ピクセルが、ビュー・クリップ最小限度
及びビュー・クリップ最大限度レジスタによって定義さ
れるビュー・ポート内にあることを表す。

【００９５】ｐｉｃｋ ｗｉｔｈｏｕｔ ｒｅｎｄｅｒ
条件は、「１」の場合、ピッキング実行可能及びピッキ
ング中の非レンダリングを指定する、１０ｘのピック制
御コード（すなわち、作図プロセッサ属性レジスタビッ
ト３１：２９）を示す。

【００９６】ＷＩＤ ｍａｔｃｈ条件は、ＷＩＤクリッ
プ・マスク・レジスタにおいて１である各ビット毎に、
ｆｂ ｄａｔａ ｉｎにおけるビットが、カレント・ウ
インドウＩＤレジスタにおける対応するビットと等しい
ことを表しており、ここで、ｆｂ ｄａｔａ ｉｎは、
非修正ピクセル・データである。

【００９７】ＨＳＲ ｗｉｎ条件の場合、Ｈは、作図プ
ロセッサ属性レジスタのビット１７（隠面消去実行可能
化）であり、Ｘは、作図プロセッサ属性レジスタのビッ
ト１４（ＷＩＤ範囲クリップ実行可能化）である。 Ｆｏｒ Ｘ＝０，Ｈ＝０：ｈｓｒ.ｗｉｎ＝１ Ｆｏｒ Ｘ＝０，Ｈ＝１：ｉｆ（Ｚｎｅｗ，＝Ｚｏｌ
ｄ）ｈｓｒ.ｗｉｎ＝１；ｅｌｓｅ ｈｓｒ.ｗｉｎ ＝
０ Ｆｏｒ Ｘ＝１，Ｈ＝０：ｉｆ（Ｚｎｅｗ＝＝Ｚｏｌ
ｄ）ｈｓｒ.ｗｉｎ＝＝１；ｅｌｓｅ ｈｓｒ.ｗｉｎ＝
０ Ｆｏｒ Ｘ＝１，Ｈ＝１：ｉｆ（Ｚｎｅｗ＝＝Ｚｏｌ
ｄ）ｈｓｒ.ｗｉｎ＝＝１；ｅｌｓｅ ｈｓｒ.ｗｉｎ＝
０

【００９８】ｓｃｒｅｅｎ ｄｏｏｒ ｗｒｉｔｅ ｅ
ｎａｂｌｅ条件は、「０」の場合、ビット２７（作図プ
ロセッサ属性レジスタのスクリーン・ドア実行可能化）
が「１」であり、選択されたドア・ビットが「０」であ
ることを示す。ｆａｓｔ ｃｌｅａｒ ｅｎａｂｌｅ条
件は、作図プロセッサ属性レジスタのビット１０（高速
クリア実行可能化）である。ｆａｓｔ ｃｌｅａｒビッ
トが、「１」の場合、Ｉ及びＤ平面が有効であることを
表している。ａｃｃｅｓｓ ｍｏｄｅ条件は、次の通り
である： Ｉ＝イメージ（ＯＲＧＢ）平面、直接ポート書き込みま
たは読み取り Ｄ＝深さ（Ｚ）平面、直接ポート書き込みまたは読み取
り Ｗ＝ウインドウ（ＦＣ＋ＷＩＤ）平面、直接ポート書き
込みまたは読み取り ＩＤ＝イメージ＋深さ、３Ｄ書き込み専用または直接ポ
ート書き込み専用

【００９９】ｄａｔａ ｏｕｔ ｔｏ ｆｒａｍｅ ｂ
ｕｆｆｅｒに関する定義は、下記の通りである。要素
「Ｂｉｔ Ｍ（ｍ，Ｓｉｄｅ１，Ｓｉｄｅ２）」は、マ
スクｍにおける各ビット毎に、ｍ＝０の場合には、側部
０ビットを選択し、ｍ＝１の場合には、側部１ビットを
選択することを表している。「ＦＢ Ｄａｔａ Ｉｎ」
は、フレーム・バッファ１００に書き込まれたデータ
が、フレーム・バッファ１００から読み取られたデータ
と同じである、すなわち、ピクセルは、修正されていな
いことを表している。

【０１００】例えば、図１２の最初の行は、ウインドウ
・アクセスの場合、データが、フレーム・バッファ１０
０のＯＲＧＢ平面フレーム・バッファには書き出される
ことはないということを表している（Ｄａｔａ Ｏｕｔ
ｔｏ ＦＢ＝ＦＢ Ｄａｔａ Ｉｎ）。図１２の第２
の行は、（Ｉ、Ｄ、または、ＩＤアクセスの場合）ピク
セルがビュー・ポート内になければ、ピクセルは書かれ
ないということを表している（Ｄａｔａ Ｏｕｔ ｔｏ
ＦＢ＝ＦＢ Ｄａｔａ Ｉｎ）。図１２の第８の行
は、ＩまたはＩＤピクセル・アクセスの場合、垂直線の
左の全条件が合致すると、フレーム・バッファ１００か
ら読み取られたデータは、ＲＯＰ及びブレンド装置に変
更を加えずに受け渡され、フレーム・バッファ１００に
書き出されるデータは、ＲＯＰ／Ｂｌｅｎｄ Ｕｎｉｔ
（書き込みマスクの制御下にある）の出力である。

【０１０１】以上の明細書において、本発明の解説は、
その特定の典型的な実施例に関連して行ったが、もちろ
ん、付属の請求項に記載の、本発明のより一般的な精神
及び範囲を逸脱することなく、各種の修正及び変更を加
えることが可能である。明細書及び図面は、従って、制
限ではなく、例示のためのものとみなすべきである。

【図面の簡単な説明】

【図１】 ホスト・プロセッサ、メモリ・サブシステ
ム、グラフィック・アクセラレータ、及び、ディスプレ
イ装置を含むコンピュータ・システムのブロック図であ
る。

【図２】 指令プリプロセッサ、１組の浮動小数点プロ
セッサ、１組の作図プロセッサ、フレーム・バッファ、
ポストプロセッサ、及び、ランダム・アクセス・メモリ
／デジタル・アナログ変換器（ＲＡＭＤＡＣ）から構成
される、グラフィック・アクセラレータのブロック図で
ある。

【図３】 直接ポート・データ・パイプラインと共に、
３Ｄ幾何学的形状パイプラインの再フォーマット回路要
素を示す、指令プリプロセッサのブロック図である。

【図４】 制御記憶装置（ＣＳ）、入力回路、出力回
路、レジスタ・ファイル、１組の機能単位、制御回路、
及び、ＳＲＡＭインターフェイス回路を含む、浮動小数
点プロセッサ・セクションのブロック図である。

【図５】 ３Ｄ幾何学的形状パイプライン・インターフ
ェイス回路、レンダリング回路、直接ポート・バス・イ
ンターフェイス回路、及び、メモリ制御装置を示す、作
図プロセッサのブロック図である。

【図６】 ＣＤ＿ＢＵＳを介して３Ｄ幾何学的形状パイ
プラインに関する出力幾何学的形状パケットを受ける、
３Ｄ幾何学的形状パイプライン・インターフェイス回路
を示す図である。

【図７】 出力幾何学的形状パケットに含まれた３Ｄ幾
何学的形状パイプライン指令のフォーマットをリスト・
アップし、指令パケットの各パラメータ毎に用いられる
二重バッファ・レジスタ（ｄｂｒ１−ｄｂｒ２３）を示
す図である。

【図８】 深さバッファとしてＺを利用した隠面消去
（ＨＳＲ）機能に関する、Ｚバッファリング制御フィー
ルドの符号化を示す図である。

【図９】 ウインドウＩＤ範囲としてＺを利用したウイ
ンドウＩＤ（ＷＩＤ）機能に関する、Ｚバッファリング
制御フィールドの符号化を示す図である。

【図１０】 作図プロセッサのピクセル操作を例示し、
フレーム・バッファに対するピクセル書き込みに先立っ
て、作図プロセッサによってテストされる条件を示す図
である。

【図１１】 作図プロセッサのピクセル操作を例示し、
フレーム・バッファに対するピクセル書き込みに先立っ
て、作図プロセッサによってテストされる条件を示す図
である。

【図１２】 作図プロセッサのピクセル操作を例示し、
フレーム・バッファに対するピクセル書き込みに先立っ
て、作図プロセッサによってテストされる条件を示す図
である。

【図１３】 作図プロセッサのピクセル操作を例示し、
フレーム・バッファに対するピクセル書き込みに先立っ
て、作図プロセッサによってテストされる条件を示す図
である。

【符号の説明】

２０ ホスト・プロセッサ、２２ メモリ・サブシ
ステム、２４ グラフィック・アクセラレータ、２６
ディスプレイ装置、２８ ホスト・バス ３０ 指令プリプロセッサ、４０〜４３ 浮動小数
点プロセッサ、５０〜５４ 作図プロセッサ、６１〜
６５ インターリーブ・バンク、７０ ポストプロ
セッサ、７２ ＲＡＭＤＡＣ、８０ ＣＤ−ＢＵ
Ｓ、８２ ＣＦ−ＢＵＳ、８４ ビデオ・バス、１
００ フレーム・バッファ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−289984（ＪＰ，Ａ) 特開 平５−143741（ＪＰ，Ａ) 特開 平１−163884（ＪＰ，Ａ) 特開 昭59−146366（ＪＰ，Ａ) 特開 平４−213175（ＪＰ，Ａ) 米国特許5317682（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 11/00 G06T 17/40 G09G 5/36 ＣＳＤＢ（日本国特許庁)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ２次元及び３次元のポイント、ライン、
   及び領域グラフィック・プリミティブに関する高レベル
   のスクリーン・スペース記述を含む幾何学的形状オブジ
   ェクトを定義する、１組の幾何学的形状パラメータを納
   めた作図パケットを、作図バスを介して、浮動小数点プ
   ロセッサから受け、作図プロセッサに対応するインター
   リーブ値に基づいて、幾何学的形状パラメータに調整を
   加える、幾何学的形状パイプライン・インターフェイス
   回路と、 幾何学的形状パイプライン・インターフェイス回路から
   幾何学的形状パラメータを受け、幾何学的形状パラメー
   タに基づいて、エッジ・ウォーキング及び走査補間機能
   を実施することによって、幾何学的形状に対応する１組
   のピクセルを生成するレンダリング回路と、 作図プロセッサの少なくとも１つのピクセル機能を制御
   する、１組のピクセル機能パラメータを納めた直接ポー
   ト・パケットを、作図バスを介して、指令プリプロセッ
   サから受ける直接ポート・インターフェイス回路と、 直接ポート・インターフェイス回路からピクセルを受
   け、また、直接ポート・インターフェイス回路からピク
   セル機能パラメータを受けて、フレーム・バッファ・メ
   モリにピクセルを書き込み、同時に、ピクセル機能を実
   施するメモリ制御回路から構成される、 グラフィック・アクセラレータ用の作図プロセッサ。
2. 【請求項２】 ２次元及び３次元のポイント、ライン、
   及び領域グラフィック・プリミティブに関する高レベル
   のスクリーン・スペース記述から成る幾何学的形状オブ
   ジェクトを定義する、１組の幾何学的形状パラメータを
   納めた作図パケットを、作図バスを介して、浮動小数点
   プロセッサから受けるステップと、 作図プロセッサに対応するインターリーブ値に基づい
   て、幾何学的形状パラメータに調整を加えるステップ
   と、 幾何学的形状パラメータに基づいて、エッジ・ウォーキ
   ング及び走査補間機能を実施することによって、幾何学
   的形状に対応する１組のピクセルを生成するステップ
   と、 少なくとも１つのピクセル機能を制御する、１組のピク
   セル機能パラメータを納めた直接ポート・パケットを、
   作図バスを介して、指令プリプロセッサから受けるステ
   ップと、 フレーム・バッファ・メモリにピクセルを書き込み、同
   時に、ピクセル機能を実施するステップから構成され
   る、 グラフィック・アクセラレータでフレーム・バッファに
   ピクセルをレンダリングするための方法。