JP3474663B2 - 乗算回路 - Google Patents
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- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
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- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Description
【０００１】
【産業上の利用分野】この発明は、２次のブースのアル
ゴリズムにより乗数Ｙと被乗数Ｘの部分積を生成し、そ
れらを加算することで積を得る乗算回路に関し、特にそ
の小面積化および低消費電力化に関するものである。
ゴリズムにより乗数Ｙと被乗数Ｘの部分積を生成し、そ
れらを加算することで積を得る乗算回路に関し、特にそ
の小面積化および低消費電力化に関するものである。
【０００２】
【従来の技術】ディジタル信号処理において、積和演算
のための乗算回路は必須である。近年の通信、映像信号
処理、音声信号処理などのディジタル化、高速化の流れ
にあって、データのビット数は増えてきている。データ
のビット数が増加に伴い、データを乗算する乗算回路の
回路規模は指数関数的に増大していく。
のための乗算回路は必須である。近年の通信、映像信号
処理、音声信号処理などのディジタル化、高速化の流れ
にあって、データのビット数は増えてきている。データ
のビット数が増加に伴い、データを乗算する乗算回路の
回路規模は指数関数的に増大していく。
【０００３】ディジタル信号の乗算回路は、−般的に半
導体集積回路技術を用いて製造されるが、回路規模の増
大によって、ディジタル信号処理ＬＳＩの１チップあた
りの面積は増大して、製造コストが高くなる、製造時の
歩留まりが悪くなるなどの問題が生じる。
導体集積回路技術を用いて製造されるが、回路規模の増
大によって、ディジタル信号処理ＬＳＩの１チップあた
りの面積は増大して、製造コストが高くなる、製造時の
歩留まりが悪くなるなどの問題が生じる。
【０００４】従来から乗算回路の小面積化に関しては、
部分積の数を減らすことが考えられており、この部分積
の生成で最も使われるのがＢｏｏｔｈのアルゴリズムで
ある。
部分積の数を減らすことが考えられており、この部分積
の生成で最も使われるのがＢｏｏｔｈのアルゴリズムで
ある。
【０００５】図１８はＢｏｏｔｈのアルゴリズムを実現
する従来の乗算回路の構成を示すブロック図である。
する従来の乗算回路の構成を示すブロック図である。
【０００６】ブースデコーダＢＤ１１〜ＢＤ１３はそれ
ぞれ６ビットの乗数Ｙ（Ｙ０〜Ｙ５）のうち、重複した
３ビット分を受ける。すなわち、ブースデコーダＢＤ１
１は“０”，Ｙ０，Ｙ１を受け、ブースデコーダＢＤ１
２はＹ１，Ｙ２，Ｙ３を受け、ブースデコーダＢＤ１３
はＹ３，Ｙ４，Ｙ５を受ける。
ぞれ６ビットの乗数Ｙ（Ｙ０〜Ｙ５）のうち、重複した
３ビット分を受ける。すなわち、ブースデコーダＢＤ１
１は“０”，Ｙ０，Ｙ１を受け、ブースデコーダＢＤ１
２はＹ１，Ｙ２，Ｙ３を受け、ブースデコーダＢＤ１３
はＹ３，Ｙ４，Ｙ５を受ける。
【０００７】そして、ブースデコーダＢＤ１１〜ＢＤ１
３はそれぞれ、受けた乗数Ｙの３ビット分に基づき、シ
フト信号Ｃ１、反転信号Ｃ２及びイネーブル信号Ｃ３を
部分積生成回路ＰＰ１１〜ＰＰ１３にそれぞれ出力す
る。
３はそれぞれ、受けた乗数Ｙの３ビット分に基づき、シ
フト信号Ｃ１、反転信号Ｃ２及びイネーブル信号Ｃ３を
部分積生成回路ＰＰ１１〜ＰＰ１３にそれぞれ出力す
る。
【０００８】部分積生成回路ＰＰ１１〜ＰＰ１３はそれ
ぞれブースデコーダＢＤ１１〜ＢＤ１３それぞれからの
出力信号Ｃ１〜Ｃ３と８ビットの被乗数Ｘ（Ｘ０〜Ｘ
７）とを受け、部分積ＳＭ１１〜ＳＭ１３を部分積加算
回路ＡＤＤ１に出力する。
ぞれブースデコーダＢＤ１１〜ＢＤ１３それぞれからの
出力信号Ｃ１〜Ｃ３と８ビットの被乗数Ｘ（Ｘ０〜Ｘ
７）とを受け、部分積ＳＭ１１〜ＳＭ１３を部分積加算
回路ＡＤＤ１に出力する。
【０００９】部分積加算回路ＡＤＤ１はＳＭ１１〜ＳＭ
１３を加算して、乗数Ｙと被乗数Ｘとの乗算結果ＸＹを
出力する。
１３を加算して、乗数Ｙと被乗数Ｘとの乗算結果ＸＹを
出力する。
【００１０】図１９はブースデコーダＢＤの内部構成を
示す回路図である。同図において、最下位乗数Ｙ2i-1は
ブースデコーダＢＤ１１〜ＢＤ１３の０，Ｙ１，Ｙ３に
相当し、中間乗数Ｙ2iはブースデコーダＢＤ１１〜ＢＤ
１３のＹ０，Ｙ２，Ｙ４に相当し、最上位乗数Ｙ2i+1は
ブースデコーダＢＤ１１〜ＢＤ１３のＹ１，Ｙ３，Ｙ５
に相当する。
示す回路図である。同図において、最下位乗数Ｙ2i-1は
ブースデコーダＢＤ１１〜ＢＤ１３の０，Ｙ１，Ｙ３に
相当し、中間乗数Ｙ2iはブースデコーダＢＤ１１〜ＢＤ
１３のＹ０，Ｙ２，Ｙ４に相当し、最上位乗数Ｙ2i+1は
ブースデコーダＢＤ１１〜ＢＤ１３のＹ１，Ｙ３，Ｙ５
に相当する。
【００１１】ＥＸＯＲゲート２０は最下位乗数Ｙ2i-1及
び中間乗数Ｙ2iを受け、両者の排他的論理和をインバー
タ２１及びＯＲゲート２４に出力する。ＥＸＯＲゲート
２２は中間乗数Ｙ2i及び最上位乗数Ｙ2i+1を受け、両者
の排他的論理和をＯＲゲート２４に出力する。ＥＸＯＲ
ゲート２３は最下位乗数Ｙ2i-1及び最上位乗数Ｙ2i+1を
受け、両者の排他的論理和をＯＲゲート２４に出力す
る。そして、インバータ２１の出力シフト信号Ｃ１とし
て出力され、最上位乗数Ｙ2i+1がそのまま反転信号Ｃ２
として出力され、ＯＲゲート２４の出力がイネーブル信
号Ｃ３として出力される。
び中間乗数Ｙ2iを受け、両者の排他的論理和をインバー
タ２１及びＯＲゲート２４に出力する。ＥＸＯＲゲート
２２は中間乗数Ｙ2i及び最上位乗数Ｙ2i+1を受け、両者
の排他的論理和をＯＲゲート２４に出力する。ＥＸＯＲ
ゲート２３は最下位乗数Ｙ2i-1及び最上位乗数Ｙ2i+1を
受け、両者の排他的論理和をＯＲゲート２４に出力す
る。そして、インバータ２１の出力シフト信号Ｃ１とし
て出力され、最上位乗数Ｙ2i+1がそのまま反転信号Ｃ２
として出力され、ＯＲゲート２４の出力がイネーブル信
号Ｃ３として出力される。
【００１２】図２０は、相続く３ビットの乗数Ｙ（Ｙ2i
-1，Ｙ2i，Ｙ2i+1）と、ブースデコーダＢＤの出力（Ｃ
１〜Ｃ３）と部分積（０Ｘ，Ｘ，２Ｘ，−Ｘ，−２Ｘ）
との関係を示す図であり、図２１はブースデコーダＢＤ
の出力（Ｃ１〜Ｃ３）と部分積（０Ｘ，Ｘ，２Ｘ，−
Ｘ，−２Ｘ）との関係を示す図である。
-1，Ｙ2i，Ｙ2i+1）と、ブースデコーダＢＤの出力（Ｃ
１〜Ｃ３）と部分積（０Ｘ，Ｘ，２Ｘ，−Ｘ，−２Ｘ）
との関係を示す図であり、図２１はブースデコーダＢＤ
の出力（Ｃ１〜Ｃ３）と部分積（０Ｘ，Ｘ，２Ｘ，−
Ｘ，−２Ｘ）との関係を示す図である。
【００１３】図２０に示すように、ブースデコーダＢＤ
は相続く３ビットの乗数Ｙ（Ｙ2i-1，Ｙ2i，Ｙ2i+1）に
基づき、シフト信号Ｃ１、反転信号Ｃ２及びイネーブル
信号Ｃ３を出力する。
は相続く３ビットの乗数Ｙ（Ｙ2i-1，Ｙ2i，Ｙ2i+1）に
基づき、シフト信号Ｃ１、反転信号Ｃ２及びイネーブル
信号Ｃ３を出力する。
【００１４】また、イネーブル信号Ｃ３は部分積が０Ｘ
か／否かを“０”／“１”で示す信号であり、シフト信
号Ｃ１は、イネーブル信号Ｃ３が“１”のとき部分積が
２Ｘ，−２Ｘであるか／否かを“１”／“０”で示す信
号であり、反転信号Ｃ２はイネーブル信号Ｃ３が“１”
のとき部分積が−Ｘ，−２Ｘであるか／否かを“１”／
“０”で示す信号である。
か／否かを“０”／“１”で示す信号であり、シフト信
号Ｃ１は、イネーブル信号Ｃ３が“１”のとき部分積が
２Ｘ，−２Ｘであるか／否かを“１”／“０”で示す信
号であり、反転信号Ｃ２はイネーブル信号Ｃ３が“１”
のとき部分積が−Ｘ，−２Ｘであるか／否かを“１”／
“０”で示す信号である。
【００１５】したがって、ブースデコーダＢＤから出力
される３つの信号Ｃ１〜Ｃ３により、図２１に示すよう
に、部分積（０Ｘ，Ｘ，２Ｘ，−Ｘ，−２Ｘ）が決定す
る。
される３つの信号Ｃ１〜Ｃ３により、図２１に示すよう
に、部分積（０Ｘ，Ｘ，２Ｘ，−Ｘ，−２Ｘ）が決定す
る。
【００１６】図２２は部分積生成回路ＰＰ（部分積生成
回路ＰＰ１１〜ＰＰ１３）における１ビット部分積生成
回路の内部構成を示す回路図である。同図において、Ｘ
Ａ，ＸＢは被乗数Ｘのうち、相続く２ビットの下位ビッ
ト、上位ビットである。トランスファゲート３０は入力
部に下位ビットＸＡを受け、ＮＭＯＳトランジスタ部の
ゲートにシフト信号Ｃ１を受け、ＰＭＯＳトランジスタ
部のゲートにシフト信号Ｃ１がインバータ３１を介して
得られる反転シフト信号バーＣ１を受け、出力部がＥＸ
ＯＲゲート３３の一方入力に接続される。トランスファ
ゲート３２は入力部に上位ビットＸＢを受け、ＰＭＯＳ
トランジスタ部のゲートにシフト信号Ｃ１を受け、ＮＭ
ＯＳトランジスタ部のゲートにシフト信号Ｃ１がインバ
ータ３１を介して得られる反転シフト信号バーＣ１を受
け、出力部がＥＸＯＲゲート３３の他方入力に接続され
る。
回路ＰＰ１１〜ＰＰ１３）における１ビット部分積生成
回路の内部構成を示す回路図である。同図において、Ｘ
Ａ，ＸＢは被乗数Ｘのうち、相続く２ビットの下位ビッ
ト、上位ビットである。トランスファゲート３０は入力
部に下位ビットＸＡを受け、ＮＭＯＳトランジスタ部の
ゲートにシフト信号Ｃ１を受け、ＰＭＯＳトランジスタ
部のゲートにシフト信号Ｃ１がインバータ３１を介して
得られる反転シフト信号バーＣ１を受け、出力部がＥＸ
ＯＲゲート３３の一方入力に接続される。トランスファ
ゲート３２は入力部に上位ビットＸＢを受け、ＰＭＯＳ
トランジスタ部のゲートにシフト信号Ｃ１を受け、ＮＭ
ＯＳトランジスタ部のゲートにシフト信号Ｃ１がインバ
ータ３１を介して得られる反転シフト信号バーＣ１を受
け、出力部がＥＸＯＲゲート３３の他方入力に接続され
る。
【００１７】ＥＸＯＲゲート３３の出力はＡＮＤゲート
３４に一方入力となり、このＡＮＤゲート３４の他方入
力がイネーブル信号Ｃ３となる。そして、ＡＮＤゲート
３４の出力が１ビット部分積Ｑとなる。
３４に一方入力となり、このＡＮＤゲート３４の他方入
力がイネーブル信号Ｃ３となる。そして、ＡＮＤゲート
３４の出力が１ビット部分積Ｑとなる。
【００１８】このような構成において、部分積生成回路
ＰＰは、イネーブル信号Ｃ３が“０”のとき“０”の１
ビット部分積Ｑは“０”を出力し、イネーブル信号Ｃ３
が“１”のとき、シフト信号Ｃ１の“１”／“０”に基
づき下位ビットＸＡ／上位ビットＸＢを選択し、反転信
号Ｃ２の“１”／“０”に基づき選択されたビットの反
転／非反転を行って得られる情報を１ビット部分積Ｑと
して出力する。
ＰＰは、イネーブル信号Ｃ３が“０”のとき“０”の１
ビット部分積Ｑは“０”を出力し、イネーブル信号Ｃ３
が“１”のとき、シフト信号Ｃ１の“１”／“０”に基
づき下位ビットＸＡ／上位ビットＸＢを選択し、反転信
号Ｃ２の“１”／“０”に基づき選択されたビットの反
転／非反転を行って得られる情報を１ビット部分積Ｑと
して出力する。
【００１９】このような構成の１ビット部分積生成回路
を被乗数Ｘのビット数ＸＮ＋１分、隣接して形成するこ
とにより、部分積生成回路ＰＰが構成される。
を被乗数Ｘのビット数ＸＮ＋１分、隣接して形成するこ
とにより、部分積生成回路ＰＰが構成される。
【００２０】
【発明が解決しようとする課題】従来のＢｏｏｔｈのア
ルゴリズムによる乗算回路は以上のように構成されてお
り、乗数Ｙのビット数をＹＮ，被乗数Ｘのビット数をＸ
Ｎとすると、１ビット部分積Ｑの生成用の１ビット部分
積生成回路は、（ＹＮ／２）×（ＸＮ＋１）個必要とな
り、回路規模が大きくなってしまうという問題点があっ
た。
ルゴリズムによる乗算回路は以上のように構成されてお
り、乗数Ｙのビット数をＹＮ，被乗数Ｘのビット数をＸ
Ｎとすると、１ビット部分積Ｑの生成用の１ビット部分
積生成回路は、（ＹＮ／２）×（ＸＮ＋１）個必要とな
り、回路規模が大きくなってしまうという問題点があっ
た。
【００２１】また、部分積加算回路ＡＤＤ１は、常に動
作するため消費電力が大きくなってしまうという問題点
があった。
作するため消費電力が大きくなってしまうという問題点
があった。
【００２２】この発明は上記問題点を解決するためにな
されたもので、回路規模の縮小あるいは消費電力の低減
化を図った乗算回路を得ることを目的とする。
されたもので、回路規模の縮小あるいは消費電力の低減
化を図った乗算回路を得ることを目的とする。
【００２３】
【課題を解決するための手段】この発明に係る請求項１
記載の乗算回路は、ブースのアルゴリズムにより乗数Ｙ
と被乗数Ｘとの複数の部分積を生成し、該複数の部分積
を加算することにより前記乗数Ｙと前記被乗数Ｘとの乗
算結果ＸＹを得る回路であって、前記乗数Ｙを受け、前
記乗数Ｙをデコードして前記被乗数Ｘとの部分積の種別
を示す複数の部分積情報群を出力するデコード手段を備
え、前記複数の部分積情報群はそれぞれ部分積の種別毎
に１対１に対応して設けられる複数の部分積情報を有
し、前記被乗数Ｘ及び前記複数の部分積情報群を受け、
前記複数の部分積情報群に基づき、前記被乗数Ｘと前記
乗数Ｙとの複数の部分積を生成する部分積生成手段と、
前記複数の部分積を受け、前記複数の部分積を加算して
前記乗算結果ＸＹを出力する部分積加算手段とをさらに
備えて構成される。
記載の乗算回路は、ブースのアルゴリズムにより乗数Ｙ
と被乗数Ｘとの複数の部分積を生成し、該複数の部分積
を加算することにより前記乗数Ｙと前記被乗数Ｘとの乗
算結果ＸＹを得る回路であって、前記乗数Ｙを受け、前
記乗数Ｙをデコードして前記被乗数Ｘとの部分積の種別
を示す複数の部分積情報群を出力するデコード手段を備
え、前記複数の部分積情報群はそれぞれ部分積の種別毎
に１対１に対応して設けられる複数の部分積情報を有
し、前記被乗数Ｘ及び前記複数の部分積情報群を受け、
前記複数の部分積情報群に基づき、前記被乗数Ｘと前記
乗数Ｙとの複数の部分積を生成する部分積生成手段と、
前記複数の部分積を受け、前記複数の部分積を加算して
前記乗算結果ＸＹを出力する部分積加算手段とをさらに
備えて構成される。
【００２４】また、請求項２記載の乗算回路のように、
前記複数の部分積情報群それぞれにおいて、前記複数の
部分積情報のうち一の情報は、部分積が被乗数Ｘに０を
積算する０Ｘであるか否かを指示する部分積０Ｘ情報で
あり、前記部分積加算手段は、各々が一方入力と他方入
力との加算処理を行う複数の加算器を有し、かつ前記複
数の部分積情報群における複数の前記部分積０Ｘ情報を
さらに受け、前記複数の部分積０Ｘ情報に基づき、前記
複数の部分積から“０”の部分積を認識して、前記複数
の加算器のうち前記認識した“０”の部分積を一方入力
とする０入力加算器を実動作させずに、前記０入力加算
器の他方入力を当該０入力加算器をスキップして直接に
加算結果として出力しつつ加算処理を行うように構成し
てもよい。
前記複数の部分積情報群それぞれにおいて、前記複数の
部分積情報のうち一の情報は、部分積が被乗数Ｘに０を
積算する０Ｘであるか否かを指示する部分積０Ｘ情報で
あり、前記部分積加算手段は、各々が一方入力と他方入
力との加算処理を行う複数の加算器を有し、かつ前記複
数の部分積情報群における複数の前記部分積０Ｘ情報を
さらに受け、前記複数の部分積０Ｘ情報に基づき、前記
複数の部分積から“０”の部分積を認識して、前記複数
の加算器のうち前記認識した“０”の部分積を一方入力
とする０入力加算器を実動作させずに、前記０入力加算
器の他方入力を当該０入力加算器をスキップして直接に
加算結果として出力しつつ加算処理を行うように構成し
てもよい。
【００２５】また、請求項３記載の乗算回路のように、
前記複数の部分積情報群を格納する記憶手段をさらに備
え、前記部分積生成手段は前記記憶手段から前記部分積
情報群を受けるように構成してもよい。
前記複数の部分積情報群を格納する記憶手段をさらに備
え、前記部分積生成手段は前記記憶手段から前記部分積
情報群を受けるように構成してもよい。
【００２６】この発明に係る請求項４記載の乗算回路
は、ブースのアルゴリズムにより乗数Ｙと被乗数Ｘとの
乗算結果ＸＹを得る回路であって、前記乗数Ｙに基づき
決定される前記被乗数Ｘとの部分積の種別を示す複数の
部分積情報群を受け、該複数の部分積情報群を格納する
記憶手段を備え、前記複数の部分積情報群はそれぞれ前
記部分積の種別毎に１対１に対応して設けられる複数の
部分積情報を有し、外部より前記被乗数Ｘ、前記記憶手
段より前記複数の部分積情報群を受け、前記複数の部分
積情報群に基づき、前記被乗数Ｘと前記乗数Ｙとの複数
の部分積を生成する部分積生成手段と、前記複数の部分
積を受け、前記複数の部分積を加算して前記乗算結果Ｘ
Ｙを出力する部分積加算手段とを備えて構成される。
は、ブースのアルゴリズムにより乗数Ｙと被乗数Ｘとの
乗算結果ＸＹを得る回路であって、前記乗数Ｙに基づき
決定される前記被乗数Ｘとの部分積の種別を示す複数の
部分積情報群を受け、該複数の部分積情報群を格納する
記憶手段を備え、前記複数の部分積情報群はそれぞれ前
記部分積の種別毎に１対１に対応して設けられる複数の
部分積情報を有し、外部より前記被乗数Ｘ、前記記憶手
段より前記複数の部分積情報群を受け、前記複数の部分
積情報群に基づき、前記被乗数Ｘと前記乗数Ｙとの複数
の部分積を生成する部分積生成手段と、前記複数の部分
積を受け、前記複数の部分積を加算して前記乗算結果Ｘ
Ｙを出力する部分積加算手段とを備えて構成される。
【００２７】
【作用】この発明における請求項１記載の乗算回路にお
いて、デコード手段は、部分積の種別毎に１対１に対応
して設けられる複数の部分積情報をそれぞれが有する複
数の部分積情報群を出力し、部分積生成手段は、複数の
部分積情報群に基づき、前記被乗数Ｘとの複数の部分積
を生成している。
いて、デコード手段は、部分積の種別毎に１対１に対応
して設けられる複数の部分積情報をそれぞれが有する複
数の部分積情報群を出力し、部分積生成手段は、複数の
部分積情報群に基づき、前記被乗数Ｘとの複数の部分積
を生成している。
【００２８】したがって、部分積生成手段は、複数の部
分積情報群それぞれの複数の部分積情報に１対１に対応
して選択回路を設けるという比較的簡単な回路構成で部
分積を出力することができる。
分積情報群それぞれの複数の部分積情報に１対１に対応
して選択回路を設けるという比較的簡単な回路構成で部
分積を出力することができる。
【００２９】また、請求項２記載の乗算回路の部分積加
算手段は、前記複数の部分積０Ｘ情報に基づき、前記複
数の部分積から“０”の部分積を認識して、前記複数の
加算器のうち認識した“０”の部分積を一方入力とする
０入力加算器を実動作させずに、前記０入力加算器の他
方入力を当該０入力加算器をスキップして加算結果とし
て出力しつつ加算処理を行うことにより、複数の加算器
のうち実際に加算演算を行う必要のない０入力加算器を
実動作させずに加算結果を得ることができる。
算手段は、前記複数の部分積０Ｘ情報に基づき、前記複
数の部分積から“０”の部分積を認識して、前記複数の
加算器のうち認識した“０”の部分積を一方入力とする
０入力加算器を実動作させずに、前記０入力加算器の他
方入力を当該０入力加算器をスキップして加算結果とし
て出力しつつ加算処理を行うことにより、複数の加算器
のうち実際に加算演算を行う必要のない０入力加算器を
実動作させずに加算結果を得ることができる。
【００３０】また、請求項３記載の乗算回路は、前記複
数の部分積情報群を格納する記憶手段をさらに備え前記
部分積生成手段は前記記憶手段から前記部分積情報群を
受ける構成のため、乗数Ｙが固定で被乗数Ｘを変えて乗
算結果ＸＹを順次求める場合、２回目以降はデコード手
段による複数の部分積情報群の出力を得る必要がない
分、回路の低消費電力化を図ることができる。
数の部分積情報群を格納する記憶手段をさらに備え前記
部分積生成手段は前記記憶手段から前記部分積情報群を
受ける構成のため、乗数Ｙが固定で被乗数Ｘを変えて乗
算結果ＸＹを順次求める場合、２回目以降はデコード手
段による複数の部分積情報群の出力を得る必要がない
分、回路の低消費電力化を図ることができる。
【００３１】この発明における請求項４記載の乗算回路
において、記憶手段は、部分積の種別毎に１対１に対応
して設けられる複数の部分積情報をそれぞれが有する複
数の部分積情報群を格納し、部分積生成手段は記憶手段
から得た複数の部分積情報群に基づき、被乗数Ｘとの複
数の部分積を生成している。
において、記憶手段は、部分積の種別毎に１対１に対応
して設けられる複数の部分積情報をそれぞれが有する複
数の部分積情報群を格納し、部分積生成手段は記憶手段
から得た複数の部分積情報群に基づき、被乗数Ｘとの複
数の部分積を生成している。
【００３２】したがって、部分積生成手段は、複数の部
分積情報群それぞれの複数の部分積情報に１対１に対応
して選択回路を設けるという比較的簡単な回路構成で部
分積を出力することができる。
分積情報群それぞれの複数の部分積情報に１対１に対応
して選択回路を設けるという比較的簡単な回路構成で部
分積を出力することができる。
【００３３】
＜＜第１の実施例＞＞図１はＢｏｏｔｈのアルゴリズム
を実現するこの発明の第１の実施例の乗算回路の構成を
示すブロック図である。
を実現するこの発明の第１の実施例の乗算回路の構成を
示すブロック図である。
【００３４】ブースデコーダＢＤ１〜ＢＤ３はそれぞれ
６ビットの乗数Ｙ（Ｙ０〜Ｙ５）のうち、重複した３ビ
ット分を受ける。すなわち、ブースデコーダＢＤ１は
“０”，Ｙ０，Ｙ１を受け、ブースデコーダＢＤ２はＹ
１，Ｙ２，Ｙ３を受け、ブースデコーダＢＤ３はＹ３，
Ｙ４，Ｙ５を受ける。
６ビットの乗数Ｙ（Ｙ０〜Ｙ５）のうち、重複した３ビ
ット分を受ける。すなわち、ブースデコーダＢＤ１は
“０”，Ｙ０，Ｙ１を受け、ブースデコーダＢＤ２はＹ
１，Ｙ２，Ｙ３を受け、ブースデコーダＢＤ３はＹ３，
Ｙ４，Ｙ５を受ける。
【００３５】そして、ブースデコーダＢＤ１〜ＢＤ３は
それぞれ、受けた乗数Ｙの３ビット分に基づき、部分積
情報群Ｓ１〜Ｓ５を部分積生成回路ＰＰ１〜ＰＰ３にそ
れぞれ出力する。各部分積情報は部分積の種別毎に１対
１に対応して設けられる。
それぞれ、受けた乗数Ｙの３ビット分に基づき、部分積
情報群Ｓ１〜Ｓ５を部分積生成回路ＰＰ１〜ＰＰ３にそ
れぞれ出力する。各部分積情報は部分積の種別毎に１対
１に対応して設けられる。
【００３６】部分積生成回路ＰＰ１〜ＰＰ３はそれぞれ
ブースデコーダＢＤ１〜ＢＤ３それぞれからの部分積情
報群Ｓ１〜Ｓ５と８ビットの被乗数Ｘ（Ｘ０〜Ｘ７）と
を受け、部分積ＳＭ１〜ＳＭ３を部分積加算回路ＡＤＤ
１に出力する。
ブースデコーダＢＤ１〜ＢＤ３それぞれからの部分積情
報群Ｓ１〜Ｓ５と８ビットの被乗数Ｘ（Ｘ０〜Ｘ７）と
を受け、部分積ＳＭ１〜ＳＭ３を部分積加算回路ＡＤＤ
１に出力する。
【００３７】部分積加算回路ＡＤＤ１はＳＭ１〜ＳＭ３
を加算して、乗数Ｙと被乗数Ｘとの乗算結果ＸＹを出力
する。
を加算して、乗数Ｙと被乗数Ｘとの乗算結果ＸＹを出力
する。
【００３８】図２はブースデコーダＢＤ（ＢＤ１〜ＢＤ
３）の内部構成を示す回路図である。同図において、最
下位乗数Ｙ2i-1はブースデコーダＢＤ１〜ＢＤ３の０，
Ｙ１，Ｙ３に相当し、中間乗数Ｙ2iはブースデコーダＢ
Ｄ１〜ＢＤ３のＹ０，Ｙ２，Ｙ４に相当し、最上位乗数
Ｙ2i+1はブースデコーダＢＤ１〜ＢＤ３のＹ１，Ｙ３，
Ｙ５に相当する。
３）の内部構成を示す回路図である。同図において、最
下位乗数Ｙ2i-1はブースデコーダＢＤ１〜ＢＤ３の０，
Ｙ１，Ｙ３に相当し、中間乗数Ｙ2iはブースデコーダＢ
Ｄ１〜ＢＤ３のＹ０，Ｙ２，Ｙ４に相当し、最上位乗数
Ｙ2i+1はブースデコーダＢＤ１〜ＢＤ３のＹ１，Ｙ３，
Ｙ５に相当する。
【００３９】ＡＮＤゲート５０は最下位乗数Ｙ2i-1、中
間乗数Ｙ2i及び最上位乗数Ｙ2i+1を入力し、その論理演
算結果をＯＲゲート５１に出力する。ＮＯＲゲート５２
は最下位乗数Ｙ2i-1、中間乗数Ｙ2i及び最上位乗数Ｙ2i
+1を入力し、その論理演算結果をＯＲゲート５１に出力
する。ＯＲゲート５１の出力が部分積情報Ｓ１となる。
間乗数Ｙ2i及び最上位乗数Ｙ2i+1を入力し、その論理演
算結果をＯＲゲート５１に出力する。ＮＯＲゲート５２
は最下位乗数Ｙ2i-1、中間乗数Ｙ2i及び最上位乗数Ｙ2i
+1を入力し、その論理演算結果をＯＲゲート５１に出力
する。ＯＲゲート５１の出力が部分積情報Ｓ１となる。
【００４０】ＮＯＲゲート５３は最下位乗数Ｙ2i-1及び
中間乗数Ｙ2iを受け、その論理演算結果をＮＡＮＤゲー
ト５４に出力する。ＮＡＮＤゲート５６は最下位乗数Ｙ
2i-1及び中間乗数Ｙ2iを受け、その論理演算結果をＮＯ
Ｒゲート５７に出力する。ＮＡＮＤゲート５４は最上位
乗数Ｙ2i+1をさらに受け、その論理演算結果を反転部分
積情報バーＳ２として出力するとともに、インバータ５
５を介して部分積情報Ｓ２として出力する。ＮＯＲゲー
ト５７は最上位乗数Ｙ2i+1をさらに受け、その論理演算
結果を部分積情報Ｓ３として出力するとともに、インバ
ータ５８を介して反転部分積情報バーＳ３として出力す
る。
中間乗数Ｙ2iを受け、その論理演算結果をＮＡＮＤゲー
ト５４に出力する。ＮＡＮＤゲート５６は最下位乗数Ｙ
2i-1及び中間乗数Ｙ2iを受け、その論理演算結果をＮＯ
Ｒゲート５７に出力する。ＮＡＮＤゲート５４は最上位
乗数Ｙ2i+1をさらに受け、その論理演算結果を反転部分
積情報バーＳ２として出力するとともに、インバータ５
５を介して部分積情報Ｓ２として出力する。ＮＯＲゲー
ト５７は最上位乗数Ｙ2i+1をさらに受け、その論理演算
結果を部分積情報Ｓ３として出力するとともに、インバ
ータ５８を介して反転部分積情報バーＳ３として出力す
る。
【００４１】ＥＸＯＲゲート６１は最下位乗数Ｙ2i-1及
び中間乗数Ｙ2iを受け、その論理演算結果をＮＡＮＤゲ
ート５９及びＮＡＮＤゲート６３に出力する。ＮＡＮＤ
ゲート５９は最上位乗数Ｙ2i+1をさらに受け、その論理
演算結果を反転部分積情報バーＳ４として出力するとと
もに、インバータ６０を介して部分積情報Ｓ４として出
力する。ＮＡＮＤゲート６３は中間乗数Ｙ2iをインバー
タ６２を介してさらに受け、その論理演算結果を反転部
分積情報バーＳ５として出力するとともに、インバータ
６４を介して部分積情報Ｓ５として出力する。
び中間乗数Ｙ2iを受け、その論理演算結果をＮＡＮＤゲ
ート５９及びＮＡＮＤゲート６３に出力する。ＮＡＮＤ
ゲート５９は最上位乗数Ｙ2i+1をさらに受け、その論理
演算結果を反転部分積情報バーＳ４として出力するとと
もに、インバータ６０を介して部分積情報Ｓ４として出
力する。ＮＡＮＤゲート６３は中間乗数Ｙ2iをインバー
タ６２を介してさらに受け、その論理演算結果を反転部
分積情報バーＳ５として出力するとともに、インバータ
６４を介して部分積情報Ｓ５として出力する。
【００４２】図３は、相続く３ビットの乗数Ｙ（Ｙ2i-
1，Ｙ2i，Ｙ2i+1）と、ブースデコーダＢＤから出力さ
れる部分積情報（Ｓ１〜Ｓ５）と部分積（０Ｘ，Ｘ，２
Ｘ，−Ｘ，−２Ｘ）との関係を示す図であり、図４はブ
ースデコーダＢＤの部分積情報（Ｓ１〜Ｓ５）と部分積
（０Ｘ，Ｘ，２Ｘ，−Ｘ，−２Ｘ）との関係を示す図で
ある。
1，Ｙ2i，Ｙ2i+1）と、ブースデコーダＢＤから出力さ
れる部分積情報（Ｓ１〜Ｓ５）と部分積（０Ｘ，Ｘ，２
Ｘ，−Ｘ，−２Ｘ）との関係を示す図であり、図４はブ
ースデコーダＢＤの部分積情報（Ｓ１〜Ｓ５）と部分積
（０Ｘ，Ｘ，２Ｘ，−Ｘ，−２Ｘ）との関係を示す図で
ある。
【００４３】図３に示すように、ブースデコーダＢＤは
相続く３ビットの乗数Ｙ（Ｙ2i-1，Ｙ2i，Ｙ2i+1）に基
づき、部分積情報群Ｓ１〜Ｓ５を出力する。
相続く３ビットの乗数Ｙ（Ｙ2i-1，Ｙ2i，Ｙ2i+1）に基
づき、部分積情報群Ｓ１〜Ｓ５を出力する。
【００４４】部分積情報Ｓ１は部分積が０Ｘか／否かを
“１”／“０”で示す信号であり、部分積情報Ｓ２は部
分積が−Ｘか／否かを“１”／“０”で示す信号であ
り、部分積情報Ｓ３は部分積がＸか／否かを“１”／
“０”で示す信号であり、部分積情報Ｓ４は部分積が−
２Ｘか／否かを“１”／“０”で示す信号であり、部分
積情報Ｓ５は部分積が２Ｘか／否かを“１”／“０”で
示す信号である。このように各部分積情報Ｓｉ（ｉ＝１
〜５）は部分積の種別毎に１対１に対応して設けられて
いる。
“１”／“０”で示す信号であり、部分積情報Ｓ２は部
分積が−Ｘか／否かを“１”／“０”で示す信号であ
り、部分積情報Ｓ３は部分積がＸか／否かを“１”／
“０”で示す信号であり、部分積情報Ｓ４は部分積が−
２Ｘか／否かを“１”／“０”で示す信号であり、部分
積情報Ｓ５は部分積が２Ｘか／否かを“１”／“０”で
示す信号である。このように各部分積情報Ｓｉ（ｉ＝１
〜５）は部分積の種別毎に１対１に対応して設けられて
いる。
【００４５】したがって、ブースデコーダＢＤから出力
される５ビットの部分積情報群Ｓ１〜Ｓ５により、図４
に示すように、部分積（０Ｘ，Ｘ，２Ｘ，−Ｘ，−２
Ｘ）が決定する。
される５ビットの部分積情報群Ｓ１〜Ｓ５により、図４
に示すように、部分積（０Ｘ，Ｘ，２Ｘ，−Ｘ，−２
Ｘ）が決定する。
【００４６】図５は部分積生成回路ＰＰの（部分積生成
回路ＰＰ１〜ＰＰ３）の内部構成を示す回路図である。
部分積生成回路ＰＰは、部分積生成回路ＰＰは９個の１
ビット部分積生成回路ＢＰ０〜ＢＰ８（ＢＰ１〜ＢＰ６
は図示せず）、ＯＲゲート６５とから構成される。
回路ＰＰ１〜ＰＰ３）の内部構成を示す回路図である。
部分積生成回路ＰＰは、部分積生成回路ＰＰは９個の１
ビット部分積生成回路ＢＰ０〜ＢＰ８（ＢＰ１〜ＢＰ６
は図示せず）、ＯＲゲート６５とから構成される。
【００４７】ＯＲゲート６５は部分積情報Ｓ２及び部分
積情報Ｓ４を受け、その論理演算結果が反転ビット情報
Ｈ０として出力される。１ビット部分積生成回路ＢＰ０
は、部分積情報群Ｓ１〜Ｓ５（反転部分積情報バーＳ２
〜バーＳ５を含む）を受けるとともに、下位ビットＸＡ
として“０”を上位ビットＸＢとして被乗数ビットＸ０
を受け、１ビット部分積Ｑ０を出力する。また、１ビッ
ト部分積生成回路ＢＰｋ（ｋ＝１〜７）は、部分積情報
群Ｓ１〜Ｓ５（反転部分積情報バーＳ２〜バーＳ５）を
受けるとともに、下位ビットＸＡとして被乗数ビットＸ
（ｋ−１）を上位ビットＸＢとして被乗数ビットＸｋを
受け、１ビット部分積Ｑｋを出力する。さらに、１ビッ
ト部分積生成回路ＢＰ８は、部分積情報群Ｓ１〜Ｓ５
（反転部分積情報バーＳ２〜バーＳ５）を受けるととも
に、下位ビットＸＡとして被乗数ビットＸ７をを受け、
１ビット部分積Ｑ８を出力する。
積情報Ｓ４を受け、その論理演算結果が反転ビット情報
Ｈ０として出力される。１ビット部分積生成回路ＢＰ０
は、部分積情報群Ｓ１〜Ｓ５（反転部分積情報バーＳ２
〜バーＳ５を含む）を受けるとともに、下位ビットＸＡ
として“０”を上位ビットＸＢとして被乗数ビットＸ０
を受け、１ビット部分積Ｑ０を出力する。また、１ビッ
ト部分積生成回路ＢＰｋ（ｋ＝１〜７）は、部分積情報
群Ｓ１〜Ｓ５（反転部分積情報バーＳ２〜バーＳ５）を
受けるとともに、下位ビットＸＡとして被乗数ビットＸ
（ｋ−１）を上位ビットＸＢとして被乗数ビットＸｋを
受け、１ビット部分積Ｑｋを出力する。さらに、１ビッ
ト部分積生成回路ＢＰ８は、部分積情報群Ｓ１〜Ｓ５
（反転部分積情報バーＳ２〜バーＳ５）を受けるととも
に、下位ビットＸＡとして被乗数ビットＸ７をを受け、
１ビット部分積Ｑ８を出力する。
【００４８】このように、各部分積生成回路ＰＰは、部
分積情報群Ｓ１〜Ｓ５に基づき、被乗数Ｘ（Ｘ０〜Ｘ
７）の部分積ＳＭ（反転ビット情報Ｈ０、１ビット部分
積Ｑ０〜Ｑ８）を出力する。
分積情報群Ｓ１〜Ｓ５に基づき、被乗数Ｘ（Ｘ０〜Ｘ
７）の部分積ＳＭ（反転ビット情報Ｈ０、１ビット部分
積Ｑ０〜Ｑ８）を出力する。
【００４９】図６は図５の１ビット部分積生成回路ＢＰ
（１ビット部分積生成回路ＢＰ１〜ＢＰ８）の内部構成
を示す回路図である。同図において、ＸＡ，ＸＢは被乗
数Ｘのうち、相続く２ビットの下位ビット、上位ビット
である。トランスファゲート７０は入力部に下位ビット
ＸＡを受け、ＮＭＯＳトランジスタ部のゲートに部分積
情報Ｓ５を受け、ＰＭＯＳトランジスタ部のゲートに反
転部分積情報バーＳ５を受け、その出力部から得られる
信号が、１ビット部分積Ｑとなる。
（１ビット部分積生成回路ＢＰ１〜ＢＰ８）の内部構成
を示す回路図である。同図において、ＸＡ，ＸＢは被乗
数Ｘのうち、相続く２ビットの下位ビット、上位ビット
である。トランスファゲート７０は入力部に下位ビット
ＸＡを受け、ＮＭＯＳトランジスタ部のゲートに部分積
情報Ｓ５を受け、ＰＭＯＳトランジスタ部のゲートに反
転部分積情報バーＳ５を受け、その出力部から得られる
信号が、１ビット部分積Ｑとなる。
【００５０】トランスファゲート７２は入力部に下位ビ
ットＸＡがインバータ７１を介して得られる反転下位ビ
ットバーＸＡを受け、ＮＭＯＳトランジスタ部のゲート
に部分積情報Ｓ４を受け、ＰＭＯＳトランジスタ部のゲ
ートに反転部分積情報バーＳ４を受け、その出力部から
得られる信号が１ビット部分積Ｑとなる。
ットＸＡがインバータ７１を介して得られる反転下位ビ
ットバーＸＡを受け、ＮＭＯＳトランジスタ部のゲート
に部分積情報Ｓ４を受け、ＰＭＯＳトランジスタ部のゲ
ートに反転部分積情報バーＳ４を受け、その出力部から
得られる信号が１ビット部分積Ｑとなる。
【００５１】トランスファゲート７３は入力部に上位ビ
ットＸＢを受け、ＮＭＯＳトランジスタ部のゲートに部
分積情報Ｓ３を受け、ＰＭＯＳトランジスタ部のゲート
に反転部分積情報バーＳ３を受け、その出力部から得ら
れる信号が１ビット部分積Ｑとなる。
ットＸＢを受け、ＮＭＯＳトランジスタ部のゲートに部
分積情報Ｓ３を受け、ＰＭＯＳトランジスタ部のゲート
に反転部分積情報バーＳ３を受け、その出力部から得ら
れる信号が１ビット部分積Ｑとなる。
【００５２】トランスファゲート７５は入力部に上位ビ
ットＸＢがインバータ７４を介して得られる反転上位ビ
ットバーＸＢを受け、ＮＭＯＳトランジスタ部のゲート
に部分積情報Ｓ２を受け、ＰＭＯＳトランジスタ部のゲ
ートに反転部分積情報バーＳ２を受け、その出力部から
得られる信号が１ビット部分積Ｑとなる。
ットＸＢがインバータ７４を介して得られる反転上位ビ
ットバーＸＢを受け、ＮＭＯＳトランジスタ部のゲート
に部分積情報Ｓ２を受け、ＰＭＯＳトランジスタ部のゲ
ートに反転部分積情報バーＳ２を受け、その出力部から
得られる信号が１ビット部分積Ｑとなる。
【００５３】ＮＭＯＳトランジスタ７６はゲートに部分
積情報Ｓ１を受け、ソースが接地され、ドレインより得
られる信号が１ビット部分積Ｑとなる。
積情報Ｓ１を受け、ソースが接地され、ドレインより得
られる信号が１ビット部分積Ｑとなる。
【００５４】このような構成において、部分積生成回路
ＰＰは、部分積情報Ｓ１が“１”（他の部分積情報Ｓ２
〜Ｓ５は“０”）のとき１ビット部分積Ｑとして“０”
を出力し、部分積情報Ｓ２が“１”（他の部分積情報Ｓ
１，Ｓ３〜Ｓ５は“０”）のとき１ビット部分積Ｑとし
て反転上位ビットバーＸＢを出力し、部分積情報Ｓ３が
“１”（他の部分積情報Ｓ１，Ｓ２，Ｓ４，Ｓ５は
“０”）のとき１ビット部分積Ｑとして上位ビットＸＢ
を出力し、部分積情報Ｓ４が“１”（他の部分積情報Ｓ
１〜Ｓ３，Ｓ５は“０”）のとき１ビット部分積Ｑとし
て反転下位ビットバーＸＡを出力し、部分積情報Ｓ５が
“１”（他の部分積情報Ｓ１〜Ｓ４は“０”）のとき１
ビット部分積Ｑとして下位ビットＸＡを出力する。
ＰＰは、部分積情報Ｓ１が“１”（他の部分積情報Ｓ２
〜Ｓ５は“０”）のとき１ビット部分積Ｑとして“０”
を出力し、部分積情報Ｓ２が“１”（他の部分積情報Ｓ
１，Ｓ３〜Ｓ５は“０”）のとき１ビット部分積Ｑとし
て反転上位ビットバーＸＢを出力し、部分積情報Ｓ３が
“１”（他の部分積情報Ｓ１，Ｓ２，Ｓ４，Ｓ５は
“０”）のとき１ビット部分積Ｑとして上位ビットＸＢ
を出力し、部分積情報Ｓ４が“１”（他の部分積情報Ｓ
１〜Ｓ３，Ｓ５は“０”）のとき１ビット部分積Ｑとし
て反転下位ビットバーＸＡを出力し、部分積情報Ｓ５が
“１”（他の部分積情報Ｓ１〜Ｓ４は“０”）のとき１
ビット部分積Ｑとして下位ビットＸＡを出力する。
【００５５】図７、図８及び図９は部分積加算回路ＡＤ
Ｄ１の内部構成及びその周辺構成を示す回路図である。
なお、説明の都合上、被乗数Ｘは６ビットＸ０〜Ｘ５の
場合を示している。したがって、部分積生成回路ＰＰ１
〜ＰＰ３から出力される部分積ＳＭは反転ビット情報Ｈ
０、１ビット部分積Ｑ０〜Ｑ６となる。図７、図８及び
図９に示すように、部分積加算回路ＡＤＤ１は半加算器
ＨＡ０〜ＨＡ８、全加算器ＦＡ０〜ＦＡ８，ＦＡ１０〜
ＦＡ１７から構成される。
Ｄ１の内部構成及びその周辺構成を示す回路図である。
なお、説明の都合上、被乗数Ｘは６ビットＸ０〜Ｘ５の
場合を示している。したがって、部分積生成回路ＰＰ１
〜ＰＰ３から出力される部分積ＳＭは反転ビット情報Ｈ
０、１ビット部分積Ｑ０〜Ｑ６となる。図７、図８及び
図９に示すように、部分積加算回路ＡＤＤ１は半加算器
ＨＡ０〜ＨＡ８、全加算器ＦＡ０〜ＦＡ８，ＦＡ１０〜
ＦＡ１７から構成される。
【００５６】半加算器ＨＡ０は、第１入力Ａに部分積生
成回路ＰＰ１の反転ビット情報Ｈ０を受け、第２入力Ｂ
に部分積生成回路ＰＰ１の１ビット部分積Ｑ０を受け、
キャリア出力ＣＯが半加算器ＨＡ１の第１入力Ａに接続
され、加算出力ＳＵＭが１ビット乗算結果ＸＹ０として
出力される。
成回路ＰＰ１の反転ビット情報Ｈ０を受け、第２入力Ｂ
に部分積生成回路ＰＰ１の１ビット部分積Ｑ０を受け、
キャリア出力ＣＯが半加算器ＨＡ１の第１入力Ａに接続
され、加算出力ＳＵＭが１ビット乗算結果ＸＹ０として
出力される。
【００５７】半加算器ＨＡ１は、第２入力Ｂに部分積生
成回路ＰＰ１の１ビット部分積Ｑ１を受け、キャリア出
力ＣＯが全加算器ＦＡ０のキャリア入力ＣＩに出力さ
れ、加算出力ＳＵＭが１ビット乗算結果ＸＹ１として出
力される。
成回路ＰＰ１の１ビット部分積Ｑ１を受け、キャリア出
力ＣＯが全加算器ＦＡ０のキャリア入力ＣＩに出力さ
れ、加算出力ＳＵＭが１ビット乗算結果ＸＹ１として出
力される。
【００５８】半加算器ＨＡ２は、第１入力Ａに部分積生
成回路ＰＰ１のＱ２を受け、第２入力Ｂに部分積生成回
路ＰＰ２の１ビット部分積Ｑ０を受け、キャリア出力Ｃ
Ｏが全加算器ＦＡ１の第１入力Ａに接続され、加算出力
ＳＵＭが全加算器ＦＡ０の第２入力Ｂに接続される。
成回路ＰＰ１のＱ２を受け、第２入力Ｂに部分積生成回
路ＰＰ２の１ビット部分積Ｑ０を受け、キャリア出力Ｃ
Ｏが全加算器ＦＡ１の第１入力Ａに接続され、加算出力
ＳＵＭが全加算器ＦＡ０の第２入力Ｂに接続される。
【００５９】半加算器ＨＡｉ（ｉ＝３〜６）は、第１入
力Ａに部分積生成回路ＰＰ１のＱｉを受け、第２入力Ｂ
に部分積生成回路ＰＰ２の１ビット部分積Ｑ（ｉ−２）
を受け、キャリア出力ＣＯが全加算器ＦＡ（ｉ−１）の
キャリア入力ＣＩに接続され、加算出力ＳＵＭが全加算
器ＦＡ（ｉ−２）の第１入力Ａ（ＦＡ１のみ第２入力
Ｂ）に接続される。
力Ａに部分積生成回路ＰＰ１のＱｉを受け、第２入力Ｂ
に部分積生成回路ＰＰ２の１ビット部分積Ｑ（ｉ−２）
を受け、キャリア出力ＣＯが全加算器ＦＡ（ｉ−１）の
キャリア入力ＣＩに接続され、加算出力ＳＵＭが全加算
器ＦＡ（ｉ−２）の第１入力Ａ（ＦＡ１のみ第２入力
Ｂ）に接続される。
【００６０】半加算器ＨＡ７は、第１入力Ａに部分積生
成回路ＰＰ１の１ビット部分積Ｑ６を受け、第２入力Ｂ
に部分積生成回路ＰＰ２の１ビット部分積Ｑ５を受け、
キャリア出力ＣＯが全加算器ＦＡ６のキャリア入力ＣＩ
に接続され、加算出力ＳＵＭが全加算器ＦＡ５の第１入
力Ａに接続される。
成回路ＰＰ１の１ビット部分積Ｑ６を受け、第２入力Ｂ
に部分積生成回路ＰＰ２の１ビット部分積Ｑ５を受け、
キャリア出力ＣＯが全加算器ＦＡ６のキャリア入力ＣＩ
に接続され、加算出力ＳＵＭが全加算器ＦＡ５の第１入
力Ａに接続される。
【００６１】半加算器ＨＡ８は、第１入力Ａに部分積生
成回路ＰＰ１の１ビット部分積Ｑ６を受け、第２入力Ｂ
に部分積生成回路ＰＰ２の１ビット部分積Ｑ６を受け、
キャリア出力ＣＯが全加算器ＦＡ７及びＦＡ８のキャリ
ア入力ＣＩに接続され、加算出力ＳＵＭが全加算器ＦＡ
６〜ＦＡ８の第１入力Ａに接続される。
成回路ＰＰ１の１ビット部分積Ｑ６を受け、第２入力Ｂ
に部分積生成回路ＰＰ２の１ビット部分積Ｑ６を受け、
キャリア出力ＣＯが全加算器ＦＡ７及びＦＡ８のキャリ
ア入力ＣＩに接続され、加算出力ＳＵＭが全加算器ＦＡ
６〜ＦＡ８の第１入力Ａに接続される。
【００６２】全加算器ＦＡ０は、第１入力Ａに部分積生
成回路ＰＰ２の反転ビット情報Ｈ０を受け、キャリア出
力ＣＯが全加算器ＦＡ１のキャリア入力ＣＩに接続さ
れ、加算出力ＳＵＭが１ビット乗算結果ＸＹ２として出
力される。
成回路ＰＰ２の反転ビット情報Ｈ０を受け、キャリア出
力ＣＯが全加算器ＦＡ１のキャリア入力ＣＩに接続さ
れ、加算出力ＳＵＭが１ビット乗算結果ＸＹ２として出
力される。
【００６３】全加算器ＦＡ１のキャリア出力ＣＯが全加
算器ＦＡ１０のキャリア入力ＣＩに接続され、加算出力
ＳＵＭが１ビット乗算結果ＸＹ３として出力される。
算器ＦＡ１０のキャリア入力ＣＩに接続され、加算出力
ＳＵＭが１ビット乗算結果ＸＹ３として出力される。
【００６４】全加算器ＦＡｉ（ｉ＝２〜６）は、第２入
力Ｂに部分積生成回路ＰＰ３の１ビット部分積Ｑ（ｉ−
２）を受け、キャリア出力ＣＯが全加算器ＦＡ１（ｉ−
１）の第１入力Ａに接続され、加算出力ＳＵＭが全加算
器ＦＡ１（ｉ−２）の第２入力Ｂに接続される。
力Ｂに部分積生成回路ＰＰ３の１ビット部分積Ｑ（ｉ−
２）を受け、キャリア出力ＣＯが全加算器ＦＡ１（ｉ−
１）の第１入力Ａに接続され、加算出力ＳＵＭが全加算
器ＦＡ１（ｉ−２）の第２入力Ｂに接続される。
【００６５】全加算器ＦＡ７は、第２入力Ｂに部分積生
成回路ＰＰ３の１ビット部分積Ｑ５を受け、キャリア出
力ＣＯが全加算器ＦＡ１６の第１入力Ａに接続され、加
算出力ＳＵＭが全加算器ＦＡ１５の第２入力Ｂに接続さ
れる。
成回路ＰＰ３の１ビット部分積Ｑ５を受け、キャリア出
力ＣＯが全加算器ＦＡ１６の第１入力Ａに接続され、加
算出力ＳＵＭが全加算器ＦＡ１５の第２入力Ｂに接続さ
れる。
【００６６】全加算器ＦＡ８は、第２入力Ｂに部分積生
成回路ＰＰ３の１ビット部分積Ｑ６を受け、キャリア出
力ＣＯが全加算器ＦＡ１７の第１入力Ａに接続され、加
算出力ＳＵＭが全加算器ＦＡ１６の第２入力Ｂに接続さ
れる。
成回路ＰＰ３の１ビット部分積Ｑ６を受け、キャリア出
力ＣＯが全加算器ＦＡ１７の第１入力Ａに接続され、加
算出力ＳＵＭが全加算器ＦＡ１６の第２入力Ｂに接続さ
れる。
【００６７】全加算器ＦＡ１０は、第１入力Ａに部分積
生成回路ＰＰ３の反転ビット情報Ｈ０を受け、キャリア
出力ＣＯが全加算器ＦＡ１１のキャリア入力ＣＩに接続
され、加算出力ＳＵＭが１ビット乗算結果ＸＹ４として
出力される。
生成回路ＰＰ３の反転ビット情報Ｈ０を受け、キャリア
出力ＣＯが全加算器ＦＡ１１のキャリア入力ＣＩに接続
され、加算出力ＳＵＭが１ビット乗算結果ＸＹ４として
出力される。
【００６８】全加算器ＦＡ１ｉ（ｉ＝１〜６）は、キャ
リア出力ＣＯが全加算器ＦＡ１（ｉ＋１）に接続され、
加算出力ＳＵＭが１ビット乗算結果ＸＹ（ｉ＋４）とし
て出力される。
リア出力ＣＯが全加算器ＦＡ１（ｉ＋１）に接続され、
加算出力ＳＵＭが１ビット乗算結果ＸＹ（ｉ＋４）とし
て出力される。
【００６９】全加算器ＦＡ１７の加算出力ＳＵＭは１ビ
ット乗算結果ＸＹ１１として出力される。
ット乗算結果ＸＹ１１として出力される。
【００７０】このような構成の部分積加算回路ＡＤＤ１
は、半加算器ＨＡ０〜ＨＡ８、全加算器ＦＡ０〜ＦＡ
８，ＦＡ１０〜ＦＡ１７を用いて、部分積生成回路ＰＰ
１〜ＰＰ３から出力される部分積ＳＭ１〜ＳＭ３（Ｈ
０，Ｑ０〜Ｑ６）の加算処理を行い、乗数Ｙ（Ｙ０〜Ｙ
５）と被乗数Ｘ（Ｘ０〜Ｘ５）との乗算結果ＸＹ（ＸＹ
０〜ＸＹ１１）を出力する。
は、半加算器ＨＡ０〜ＨＡ８、全加算器ＦＡ０〜ＦＡ
８，ＦＡ１０〜ＦＡ１７を用いて、部分積生成回路ＰＰ
１〜ＰＰ３から出力される部分積ＳＭ１〜ＳＭ３（Ｈ
０，Ｑ０〜Ｑ６）の加算処理を行い、乗数Ｙ（Ｙ０〜Ｙ
５）と被乗数Ｘ（Ｘ０〜Ｘ５）との乗算結果ＸＹ（ＸＹ
０〜ＸＹ１１）を出力する。
【００７１】このような構成の第１の実施例の乗算回路
は、５ビットの部分積情報群Ｓ１〜Ｓ５を出力するブー
スデコーダＢＤを構成することにより、部分積生成回路
ＰＰ内の１ビット部分積生成回路ＢＰそれぞれの回路構
成を、図６に示すように、４つのトランスファゲートと
１つのＮＭＯＳトランジスタと２つのインバータとによ
り形成することを可能にした。この回路構成は、図２２
で示した従来の１ビット部分積生成回路の回路構成と比
較した場合、かなり簡単な回路構成で実現されている。
は、５ビットの部分積情報群Ｓ１〜Ｓ５を出力するブー
スデコーダＢＤを構成することにより、部分積生成回路
ＰＰ内の１ビット部分積生成回路ＢＰそれぞれの回路構
成を、図６に示すように、４つのトランスファゲートと
１つのＮＭＯＳトランジスタと２つのインバータとによ
り形成することを可能にした。この回路構成は、図２２
で示した従来の１ビット部分積生成回路の回路構成と比
較した場合、かなり簡単な回路構成で実現されている。
【００７２】したがって、第１の実施例の乗算回路は、
１ビット部分積生成回路ＢＰの必要個数は、乗数Ｙのビ
ット数をＹＮ，被乗数Ｘのビット数をＸＮとすると、従
来同様、（ＹＮ／２）×（ＸＮ＋１）個必要となるもの
の、１ビット部分積生成回路ＢＰ個々の構成を簡略化す
ることにより、乗算回路の回路規模を大幅に縮小するこ
とができる。
１ビット部分積生成回路ＢＰの必要個数は、乗数Ｙのビ
ット数をＹＮ，被乗数Ｘのビット数をＸＮとすると、従
来同様、（ＹＮ／２）×（ＸＮ＋１）個必要となるもの
の、１ビット部分積生成回路ＢＰ個々の構成を簡略化す
ることにより、乗算回路の回路規模を大幅に縮小するこ
とができる。
【００７３】＜＜第２の実施例＞＞図１０はＢｏｏｔｈ
のアルゴリズムを実現するこの発明の第２の実施例の乗
算回路の構成を示すブロック図である。
のアルゴリズムを実現するこの発明の第２の実施例の乗
算回路の構成を示すブロック図である。
【００７４】ブースデコーダＢＤ１〜ＢＤ３は、第１の
実施例同様、それぞれ６ビットの乗数Ｙ（Ｙ０〜Ｙ５）
のうち、重複した３ビット分を受け、受けた乗数Ｙの３
ビット分に基づき、部分積情報群Ｓ１〜Ｓ５を部分積生
成回路ＰＰ１〜ＰＰ３にそれぞれ出力するとともに、そ
れぞれの部分積情報Ｓ１を部分積加算回路ＡＤＤ２に出
力する。
実施例同様、それぞれ６ビットの乗数Ｙ（Ｙ０〜Ｙ５）
のうち、重複した３ビット分を受け、受けた乗数Ｙの３
ビット分に基づき、部分積情報群Ｓ１〜Ｓ５を部分積生
成回路ＰＰ１〜ＰＰ３にそれぞれ出力するとともに、そ
れぞれの部分積情報Ｓ１を部分積加算回路ＡＤＤ２に出
力する。
【００７５】部分積生成回路ＰＰ１〜ＰＰ３はそれぞれ
ブースデコーダＢＤ１〜ＢＤ３それぞれからの部分積情
報群Ｓ１〜Ｓ５と８ビットの被乗数Ｘ（Ｘ０〜Ｘ７）と
を受け、部分積ＳＭ１〜ＳＭ３を部分積加算回路ＡＤＤ
２に出力する。
ブースデコーダＢＤ１〜ＢＤ３それぞれからの部分積情
報群Ｓ１〜Ｓ５と８ビットの被乗数Ｘ（Ｘ０〜Ｘ７）と
を受け、部分積ＳＭ１〜ＳＭ３を部分積加算回路ＡＤＤ
２に出力する。
【００７６】部分積加算回路ＡＤＤ２は、部分積情報Ｓ
１に基づき、ＳＭ１〜ＳＭ３を効率的に加算して、乗数
Ｙと被乗数Ｘとの乗算結果ＸＹを出力する。
１に基づき、ＳＭ１〜ＳＭ３を効率的に加算して、乗数
Ｙと被乗数Ｘとの乗算結果ＸＹを出力する。
【００７７】図１１、図１２及び図１３は、この発明の
第２の実施例である乗算回路における部分積加算回路Ａ
ＤＤ２の内部構成及びその周辺構成を示す回路図であ
る。なお、説明の都合上、被乗数Ｘは６ビットＸ０〜Ｘ
５の場合を示している。したがって、部分積生成回路Ｐ
Ｐ１〜ＰＰ３から出力される部分積ＳＭは反転ビット情
報Ｈ０、１ビット部分積Ｑ０〜Ｑ６となる。図１１、図
１２及び図１３に示すように、部分積加算回路ＡＤＤ２
は半加算器ＨＡ０，ＨＡ１、全加算器ＦＡ０，ＦＡ１，
ＦＡ１１〜ＦＡ１７、半加算部ＰＨＡ２〜ＰＨＡ７及び
全加算部ＰＦＡ２〜ＰＦＡ８及びＰＦＡ１０から構成さ
れる。
第２の実施例である乗算回路における部分積加算回路Ａ
ＤＤ２の内部構成及びその周辺構成を示す回路図であ
る。なお、説明の都合上、被乗数Ｘは６ビットＸ０〜Ｘ
５の場合を示している。したがって、部分積生成回路Ｐ
Ｐ１〜ＰＰ３から出力される部分積ＳＭは反転ビット情
報Ｈ０、１ビット部分積Ｑ０〜Ｑ６となる。図１１、図
１２及び図１３に示すように、部分積加算回路ＡＤＤ２
は半加算器ＨＡ０，ＨＡ１、全加算器ＦＡ０，ＦＡ１，
ＦＡ１１〜ＦＡ１７、半加算部ＰＨＡ２〜ＰＨＡ７及び
全加算部ＰＦＡ２〜ＰＦＡ８及びＰＦＡ１０から構成さ
れる。
【００７８】半加算器ＨＡ０は、第１入力Ａに部分積生
成回路ＰＰ１の反転ビット情報Ｈ０を受け、第２入力Ｂ
に部分積生成回路ＰＰ１の１ビット部分積Ｑ０を受け、
キャリア出力ＣＯが半加算器ＨＡ１の第１入力Ａに接続
され、加算出力ＳＵＭが１ビット乗算結果ＸＹ０として
出力される。
成回路ＰＰ１の反転ビット情報Ｈ０を受け、第２入力Ｂ
に部分積生成回路ＰＰ１の１ビット部分積Ｑ０を受け、
キャリア出力ＣＯが半加算器ＨＡ１の第１入力Ａに接続
され、加算出力ＳＵＭが１ビット乗算結果ＸＹ０として
出力される。
【００７９】半加算器ＨＡ１は、第２入力Ｂに部分積生
成回路ＰＰ１の１ビット部分積Ｑ１を受け、キャリア出
力ＣＯが全加算器ＦＡ０のキャリア入力ＣＩに出力さ
れ、加算出力ＳＵＭが１ビット乗算結果ＸＹ１として出
力される。
成回路ＰＰ１の１ビット部分積Ｑ１を受け、キャリア出
力ＣＯが全加算器ＦＡ０のキャリア入力ＣＩに出力さ
れ、加算出力ＳＵＭが１ビット乗算結果ＸＹ１として出
力される。
【００８０】半加算部ＰＨＡ２は、第１入力Ａに部分積
生成回路ＰＰ１のＱ２を受け、第２入力Ｂに部分積生成
回路ＰＰ２の１ビット部分積Ｑ０を受け、部分積情報入
力ＳＡにブースデコーダＢＤ１からの部分積情報Ｓ１
（Ｓ１−１）を受け、部分積情報入力ＳＢにブースデコ
ーダＢＤ２からの部分積情報Ｓ１（Ｓ１−２）を受け、
キャリア出力ＣＯが全加算器ＦＡ１の第１入力Ａに接続
され、加算出力ＳＵＭが全加算器ＦＡ０の第２入力Ｂに
接続される。
生成回路ＰＰ１のＱ２を受け、第２入力Ｂに部分積生成
回路ＰＰ２の１ビット部分積Ｑ０を受け、部分積情報入
力ＳＡにブースデコーダＢＤ１からの部分積情報Ｓ１
（Ｓ１−１）を受け、部分積情報入力ＳＢにブースデコ
ーダＢＤ２からの部分積情報Ｓ１（Ｓ１−２）を受け、
キャリア出力ＣＯが全加算器ＦＡ１の第１入力Ａに接続
され、加算出力ＳＵＭが全加算器ＦＡ０の第２入力Ｂに
接続される。
【００８１】半加算部ＰＨＡｉ（ｉ＝３〜６）は、第１
入力Ａに部分積生成回路ＰＰ１のＱｉを受け、第２入力
Ｂに部分積生成回路ＰＰ２の１ビット部分積Ｑ（ｉ−
２）を受け、部分積情報入力ＳＡに部分積情報Ｓ１−１
を受け、部分積情報入力ＳＢに部分積情報Ｓ１−２を受
け、キャリア出力ＣＯが全加算部ＰＦＡ（ｉ−１）のキ
ャリア入力ＣＩに接続され、加算出力ＳＵＭが全加算部
ＰＦＡ（ｉ−２）の第１入力Ａに接続される。ただし、
全加算部ＰＦＡ３の加算出力ＳＵＭは全加算器ＦＡ１の
第２入力Ｂに接続される。
入力Ａに部分積生成回路ＰＰ１のＱｉを受け、第２入力
Ｂに部分積生成回路ＰＰ２の１ビット部分積Ｑ（ｉ−
２）を受け、部分積情報入力ＳＡに部分積情報Ｓ１−１
を受け、部分積情報入力ＳＢに部分積情報Ｓ１−２を受
け、キャリア出力ＣＯが全加算部ＰＦＡ（ｉ−１）のキ
ャリア入力ＣＩに接続され、加算出力ＳＵＭが全加算部
ＰＦＡ（ｉ−２）の第１入力Ａに接続される。ただし、
全加算部ＰＦＡ３の加算出力ＳＵＭは全加算器ＦＡ１の
第２入力Ｂに接続される。
【００８２】半加算部ＰＨＡ７は、第１入力Ａに部分積
生成回路ＰＰ１の１ビット部分積Ｑ６を受け、第２入力
Ｂに部分積生成回路ＰＰ２の１ビット部分積Ｑ５を受
け、部分積情報入力ＳＡに部分積情報Ｓ１−１を受け、
部分積情報入力ＳＢに部分積情報Ｓ１−２を受け、キャ
リア出力ＣＯが全加算部ＰＦＡ６のキャリア入力ＣＩに
接続され、加算出力ＳＵＭが全加算部ＰＦＡ５の第１入
力Ａに接続される。
生成回路ＰＰ１の１ビット部分積Ｑ６を受け、第２入力
Ｂに部分積生成回路ＰＰ２の１ビット部分積Ｑ５を受
け、部分積情報入力ＳＡに部分積情報Ｓ１−１を受け、
部分積情報入力ＳＢに部分積情報Ｓ１−２を受け、キャ
リア出力ＣＯが全加算部ＰＦＡ６のキャリア入力ＣＩに
接続され、加算出力ＳＵＭが全加算部ＰＦＡ５の第１入
力Ａに接続される。
【００８３】半加算部ＰＨＡ８は、第１入力Ａに部分積
生成回路ＰＰ１の１ビット部分積Ｑ６を受け、第２入力
Ｂに部分積生成回路ＰＰ２の１ビット部分積Ｑ６を受
け、部分積情報入力ＳＡに部分積情報Ｓ１−１を受け、
部分積情報入力ＳＢに部分積情報Ｓ１−２を受け、キャ
リア出力ＣＯが全加算部ＦＡ７及びＦＡ８のキャリア入
力ＣＩに接続され、加算出力ＳＵＭが全加算部ＰＦＡ６
〜ＰＦＡ８の第１入力Ａに接続される。
生成回路ＰＰ１の１ビット部分積Ｑ６を受け、第２入力
Ｂに部分積生成回路ＰＰ２の１ビット部分積Ｑ６を受
け、部分積情報入力ＳＡに部分積情報Ｓ１−１を受け、
部分積情報入力ＳＢに部分積情報Ｓ１−２を受け、キャ
リア出力ＣＯが全加算部ＦＡ７及びＦＡ８のキャリア入
力ＣＩに接続され、加算出力ＳＵＭが全加算部ＰＦＡ６
〜ＰＦＡ８の第１入力Ａに接続される。
【００８４】全加算器ＦＡ０は、第１入力Ａに部分積生
成回路ＰＰ２の反転ビット情報Ｈ０を受け、キャリア出
力ＣＯが全加算器ＦＡ１のキャリア入力ＣＩに接続さ
れ、加算出力ＳＵＭが１ビット乗算結果ＸＹ２として出
力される。
成回路ＰＰ２の反転ビット情報Ｈ０を受け、キャリア出
力ＣＯが全加算器ＦＡ１のキャリア入力ＣＩに接続さ
れ、加算出力ＳＵＭが１ビット乗算結果ＸＹ２として出
力される。
【００８５】全加算器ＦＡ１のキャリア出力ＣＯが全加
算部ＰＦＡ１０のキャリア入力ＣＩに接続され、加算出
力ＳＵＭが１ビット乗算結果ＸＹ３として出力される。
算部ＰＦＡ１０のキャリア入力ＣＩに接続され、加算出
力ＳＵＭが１ビット乗算結果ＸＹ３として出力される。
【００８６】全加算部ＰＦＡｉ（ｉ＝２〜６）は、第２
入力Ｂに部分積生成回路ＰＰ３の１ビット部分積Ｑ（ｉ
−２）を受け、部分積情報入力ＳＣにブースデコーダＢ
Ｄ３からの部分積情報Ｓ１（Ｓ１−３）を受け、キャリ
ア出力ＣＯが全加算器ＦＡ１（ｉ−１）の第１入力Ａに
接続され、加算出力ＳＵＭが全加算器ＦＡ１（ｉ−２）
の第２入力Ｂに接続される。ただし、全加算部ＰＦＡ２
の加算出力ＳＵＭは全加算部ＰＦＡ１０の第２入力Ｂに
接続される。
入力Ｂに部分積生成回路ＰＰ３の１ビット部分積Ｑ（ｉ
−２）を受け、部分積情報入力ＳＣにブースデコーダＢ
Ｄ３からの部分積情報Ｓ１（Ｓ１−３）を受け、キャリ
ア出力ＣＯが全加算器ＦＡ１（ｉ−１）の第１入力Ａに
接続され、加算出力ＳＵＭが全加算器ＦＡ１（ｉ−２）
の第２入力Ｂに接続される。ただし、全加算部ＰＦＡ２
の加算出力ＳＵＭは全加算部ＰＦＡ１０の第２入力Ｂに
接続される。
【００８７】全加算部ＰＦＡ７は、第２入力Ｂに部分積
生成回路ＰＰ３の１ビット部分積Ｑ５を受け、部分積情
報入力ＳＣに部分積情報Ｓ１−３を受け、キャリア出力
ＣＯが全加算器ＦＡ１６の第１入力Ａに接続され、加算
出力ＳＵＭが全加算器ＦＡ１５の第２入力Ｂに接続され
る。
生成回路ＰＰ３の１ビット部分積Ｑ５を受け、部分積情
報入力ＳＣに部分積情報Ｓ１−３を受け、キャリア出力
ＣＯが全加算器ＦＡ１６の第１入力Ａに接続され、加算
出力ＳＵＭが全加算器ＦＡ１５の第２入力Ｂに接続され
る。
【００８８】全加算部ＰＦＡ８は、第２入力Ｂに部分積
生成回路ＰＰ３の１ビット部分積Ｑ６を受け、部分積情
報入力ＳＣに部分積情報Ｓ１−３を受け、キャリア出力
ＣＯが全加算器ＦＡ１７の第１入力Ａに接続され、加算
出力ＳＵＭが全加算器ＦＡ１６の第２入力Ｂに接続され
る。
生成回路ＰＰ３の１ビット部分積Ｑ６を受け、部分積情
報入力ＳＣに部分積情報Ｓ１−３を受け、キャリア出力
ＣＯが全加算器ＦＡ１７の第１入力Ａに接続され、加算
出力ＳＵＭが全加算器ＦＡ１６の第２入力Ｂに接続され
る。
【００８９】全加算部ＰＦＡ１０は、第１入力Ａに部分
積生成回路ＰＰ３の反転ビット情報Ｈ０を受け、キャリ
ア出力ＣＯが全加算器ＦＡ１１のキャリア入力ＣＩに接
続され、加算出力ＳＵＭが１ビット乗算結果ＸＹ４とし
て出力される。
積生成回路ＰＰ３の反転ビット情報Ｈ０を受け、キャリ
ア出力ＣＯが全加算器ＦＡ１１のキャリア入力ＣＩに接
続され、加算出力ＳＵＭが１ビット乗算結果ＸＹ４とし
て出力される。
【００９０】全加算器ＦＡ１ｉ（ｉ＝１〜６）は、キャ
リア出力ＣＯが全加算器ＦＡ１（ｉ＋１）に接続され、
加算出力ＳＵＭが１ビット乗算結果ＸＹ（ｉ＋４）とし
て出力される。
リア出力ＣＯが全加算器ＦＡ１（ｉ＋１）に接続され、
加算出力ＳＵＭが１ビット乗算結果ＸＹ（ｉ＋４）とし
て出力される。
【００９１】全加算器ＦＡ１７の加算出力ＳＵＭは１ビ
ット乗算結果ＸＹ１１として出力される。
ット乗算結果ＸＹ１１として出力される。
【００９２】図１４は半加算部ＰＨＡ（ＰＨＡ２〜ＰＨ
Ａ８）の内部構成を示す回路図である。同図に示すよう
に、半加算部ＰＨＡは、ＮＯＲゲート１０１，ＡＮＤゲ
ート１０２，１０３、半加算器ＨＡ、セレクタ１及びセ
レクタ２から構成される。
Ａ８）の内部構成を示す回路図である。同図に示すよう
に、半加算部ＰＨＡは、ＮＯＲゲート１０１，ＡＮＤゲ
ート１０２，１０３、半加算器ＨＡ、セレクタ１及びセ
レクタ２から構成される。
【００９３】ＮＯＲゲート１０１はその一方入力及び他
方入力に部分積情報Ｓ１−１及び部分積情報Ｓ１−２を
受け、ＮＯＲゲート１０１の出力がＡＮＤゲート１０
２，１０３の一方入力に接続されるとともに、制御信号
Ｓ１０１としてセレクタ１及びセレクタ２に与えられ
る。
方入力に部分積情報Ｓ１−１及び部分積情報Ｓ１−２を
受け、ＮＯＲゲート１０１の出力がＡＮＤゲート１０
２，１０３の一方入力に接続されるとともに、制御信号
Ｓ１０１としてセレクタ１及びセレクタ２に与えられ
る。
【００９４】ＡＮＤゲート１０２は他方入力に部分積生
成回路ＰＰ２からの１ビット部分積Ｑ−２を受け、出力
が半加算器ＨＡの第２入力ｂに接続される。ＡＮＤゲー
ト１０３は他方入力に部分積生成回路ＰＰ１からの１ビ
ット部分積Ｑ−１を受け、出力が半加算器ＨＡの第１入
力ａに接続される。
成回路ＰＰ２からの１ビット部分積Ｑ−２を受け、出力
が半加算器ＨＡの第２入力ｂに接続される。ＡＮＤゲー
ト１０３は他方入力に部分積生成回路ＰＰ１からの１ビ
ット部分積Ｑ−１を受け、出力が半加算器ＨＡの第１入
力ａに接続される。
【００９５】したがって、部分積情報Ｓ１−１及び部分
積情報Ｓ１−２のうち、少なくとも一方が“１”を指示
するとき、ＮＯＲゲート１０１の出力が“０”となり、
ＡＮＤゲート１０２及び１０３の出力が“０”に固定さ
れる。このとき、半加算器ＨＡは実動作しない。
積情報Ｓ１−２のうち、少なくとも一方が“１”を指示
するとき、ＮＯＲゲート１０１の出力が“０”となり、
ＡＮＤゲート１０２及び１０３の出力が“０”に固定さ
れる。このとき、半加算器ＨＡは実動作しない。
【００９６】半加算器ＨＡは制御信号Ｓ１０１が“１”
のとき、１ビット部分積Ｑ−１及び１ビット部分積Ｑ−
２とを加算して、キャリア出力ｃｏ及び加算出力ｓｕｍ
を出力する。
のとき、１ビット部分積Ｑ−１及び１ビット部分積Ｑ−
２とを加算して、キャリア出力ｃｏ及び加算出力ｓｕｍ
を出力する。
【００９７】セレクタ１は、接地レベルのＧＮＤ入力と
半加算器ＨＡのキャリア出力ｃｏとを受け、制御信号Ｓ
１０１に基づき、部分積情報Ｓ１−１及び部分積情報Ｓ
１−２が共に“０”のときキャリア出力ＣＯとしてキャ
リア出力ｃｏを出力し、そうでない場合にキャリア出力
ＣＯとして“０”を出力する。
半加算器ＨＡのキャリア出力ｃｏとを受け、制御信号Ｓ
１０１に基づき、部分積情報Ｓ１−１及び部分積情報Ｓ
１−２が共に“０”のときキャリア出力ＣＯとしてキャ
リア出力ｃｏを出力し、そうでない場合にキャリア出力
ＣＯとして“０”を出力する。
【００９８】セレクタ２は、加算出力ｓｕｍ、１ビット
部分積Ｑ−２及び１ビット部分積Ｑ−１を受け、制御信
号Ｓ１０１、部分積情報Ｓ１−１及び部分積情報Ｓ１−
２とに基づき、部分積情報Ｓ１−１及び部分積情報Ｓ１
−２が共に“０”のとき加算出力ＳＵＭとして加算出力
ｓｕｍを出力し、部分積情報Ｓ１−１が“１”（部分積
ＳＭ１が“０”）のとき加算出力ＳＵＭとして１ビット
部分積Ｑ−２を出力し、部分積情報Ｓ１−２のみが
“１”（部分積ＳＭ２のみが“０”）のとき加算出力Ｓ
ＵＭとして１ビット部分積Ｑ−１を出力する。
部分積Ｑ−２及び１ビット部分積Ｑ−１を受け、制御信
号Ｓ１０１、部分積情報Ｓ１−１及び部分積情報Ｓ１−
２とに基づき、部分積情報Ｓ１−１及び部分積情報Ｓ１
−２が共に“０”のとき加算出力ＳＵＭとして加算出力
ｓｕｍを出力し、部分積情報Ｓ１−１が“１”（部分積
ＳＭ１が“０”）のとき加算出力ＳＵＭとして１ビット
部分積Ｑ−２を出力し、部分積情報Ｓ１−２のみが
“１”（部分積ＳＭ２のみが“０”）のとき加算出力Ｓ
ＵＭとして１ビット部分積Ｑ−１を出力する。
【００９９】このように、第２の実施例の半加算部ＰＨ
Ａ２〜ＰＨＡ８は、部分積情報Ｓ１−１及び部分積情報
Ｓ１−２のうち、少なくとも一方が“１”のとき、半加
算器ＨＡの第１入力ａ及び第２入力ｂを“０”に固定す
ることにより、半加算器ＨＡの実動作を停止させ、セレ
クタ１により接地レベルを選択し、セレクタ２により第
１入力Ａ（Ｑ−２）及び第２入力Ｂ（Ｑ−１）のうち、
部分積が“０”でない方を選択することにより、半加算
演算を行う。
Ａ２〜ＰＨＡ８は、部分積情報Ｓ１−１及び部分積情報
Ｓ１−２のうち、少なくとも一方が“１”のとき、半加
算器ＨＡの第１入力ａ及び第２入力ｂを“０”に固定す
ることにより、半加算器ＨＡの実動作を停止させ、セレ
クタ１により接地レベルを選択し、セレクタ２により第
１入力Ａ（Ｑ−２）及び第２入力Ｂ（Ｑ−１）のうち、
部分積が“０”でない方を選択することにより、半加算
演算を行う。
【０１００】図１５は全加算部ＰＦＡ（ＰＦＡ２〜ＰＦ
Ａ８）の内部構成を示す回路図である。同図に示すよう
に、全加算部ＰＦＡは、インバータ１０６、ＡＮＤゲー
ト１０７〜１０９、全加算器ＦＡ、セレクタ３及びセレ
クタ４から構成される。
Ａ８）の内部構成を示す回路図である。同図に示すよう
に、全加算部ＰＦＡは、インバータ１０６、ＡＮＤゲー
ト１０７〜１０９、全加算器ＦＡ、セレクタ３及びセレ
クタ４から構成される。
【０１０１】インバータ１０６はその入力に部分積情報
Ｓ１−３を受け、インバータ１０６の出力がＡＮＤゲー
ト１０７〜１０９の一方入力に接続される。
Ｓ１−３を受け、インバータ１０６の出力がＡＮＤゲー
ト１０７〜１０９の一方入力に接続される。
【０１０２】ＡＮＤゲート１０７は他方入力に部分積生
成回路ＰＰ３からの１ビット部分積Ｑ−３を受け、出力
が全加算器ＦＡの第２入力ｂに接続される。ＡＮＤゲー
ト１０８は他方入力に半加算部ＰＨＡからの加算出力Ｓ
ＵＭ１を受け、出力が全加算器ＦＡの第１入力ａに接続
される。ＡＮＤゲート１０９は他方入力に半加算部ＰＨ
Ａからのキャリア出力ＣＯ１を受け、出力が全加算器Ｆ
Ａのキャリア入力ｃｉに接続される。
成回路ＰＰ３からの１ビット部分積Ｑ−３を受け、出力
が全加算器ＦＡの第２入力ｂに接続される。ＡＮＤゲー
ト１０８は他方入力に半加算部ＰＨＡからの加算出力Ｓ
ＵＭ１を受け、出力が全加算器ＦＡの第１入力ａに接続
される。ＡＮＤゲート１０９は他方入力に半加算部ＰＨ
Ａからのキャリア出力ＣＯ１を受け、出力が全加算器Ｆ
Ａのキャリア入力ｃｉに接続される。
【０１０３】したがって、部分積情報Ｓ１−３が“１”
を指示するとき、インバータ１０６の出力が“０”とな
り、ＡＮＤゲート１０７〜１０９の出力が“０”に固定
される。このとき、全加算器ＦＡは実動作しない。
を指示するとき、インバータ１０６の出力が“０”とな
り、ＡＮＤゲート１０７〜１０９の出力が“０”に固定
される。このとき、全加算器ＦＡは実動作しない。
【０１０４】全加算器ＦＡは、インバータ１０６の出力
が“１”のとき、すなわち、部分積情報Ｓ１−３が
“０”のとき、キャリア入力がキャリア出力ＣＯ１のと
きの１ビット部分積Ｑ−３と加算出力ＳＵＭ１とを全加
算処理して、キャリア出力ｃｏ及び加算出力ｓｕｍを出
力する。
が“１”のとき、すなわち、部分積情報Ｓ１−３が
“０”のとき、キャリア入力がキャリア出力ＣＯ１のと
きの１ビット部分積Ｑ−３と加算出力ＳＵＭ１とを全加
算処理して、キャリア出力ｃｏ及び加算出力ｓｕｍを出
力する。
【０１０５】セレクタ３は、キャリア出力ＣＯ１と全加
算器ＦＡのキャリア出力ｃｏとを受け、部分積情報Ｓ１
−３に基づき、“０”のときキャリア出力ＣＯとしてキ
ャリア出力ｃｏを出力し、部分積情報Ｓ１−３が“１”
（部分積ＳＭ３が“０”のとき）のとき、キャリア出力
ＣＯとしキャリア出力ＣＯ１を出力する。
算器ＦＡのキャリア出力ｃｏとを受け、部分積情報Ｓ１
−３に基づき、“０”のときキャリア出力ＣＯとしてキ
ャリア出力ｃｏを出力し、部分積情報Ｓ１−３が“１”
（部分積ＳＭ３が“０”のとき）のとき、キャリア出力
ＣＯとしキャリア出力ＣＯ１を出力する。
【０１０６】セレクタ４は、加算出力ｓｕｍ及び加算出
力ＳＵＭ１を受け、部分積情報Ｓ１−３に基づき、部分
積情報Ｓ１−３が“０”のとき加算出力ＳＵＭとして加
算出力ｓｕｍを出力し、部分積情報Ｓ１−３が“１”の
とき加算出力ＳＵＭとして加算出力ＳＵＭ１を出力す
る。
力ＳＵＭ１を受け、部分積情報Ｓ１−３に基づき、部分
積情報Ｓ１−３が“０”のとき加算出力ＳＵＭとして加
算出力ｓｕｍを出力し、部分積情報Ｓ１−３が“１”の
とき加算出力ＳＵＭとして加算出力ＳＵＭ１を出力す
る。
【０１０７】このように、第２の実施例の全加算部ＰＦ
Ａ２〜ＰＦＡ８は、部分積情報Ｓ１−３が“１”のと
き、全加算器ＦＡの第１入力ａ、第２入力ｂ及びキャリ
ア入力ｃｉを“０”に固定することにより、全加算器Ｆ
Ａの実動作を停止させ、セレクタ３によりキャリア出力
ＣＯ１を選択し、セレクタ４により加算出力ＳＵＭ１を
選択することにより、全加算演算を行う。
Ａ２〜ＰＦＡ８は、部分積情報Ｓ１−３が“１”のと
き、全加算器ＦＡの第１入力ａ、第２入力ｂ及びキャリ
ア入力ｃｉを“０”に固定することにより、全加算器Ｆ
Ａの実動作を停止させ、セレクタ３によりキャリア出力
ＣＯ１を選択し、セレクタ４により加算出力ＳＵＭ１を
選択することにより、全加算演算を行う。
【０１０８】図１６は全加算部ＰＦＡ１０の内部構成を
示す回路図である。同図に示すように、全加算部ＰＦＡ
は、インバータ１０６、ＡＮＤゲート１０７〜１０９、
全加算器ＦＡ、セレクタ５及びセレクタ６から構成され
る。
示す回路図である。同図に示すように、全加算部ＰＦＡ
は、インバータ１０６、ＡＮＤゲート１０７〜１０９、
全加算器ＦＡ、セレクタ５及びセレクタ６から構成され
る。
【０１０９】インバータ１０６はその入力に部分積情報
Ｓ１−３を受け、インバータ１０６の出力がＡＮＤゲー
ト１０７〜１０９の一方入力に接続される。
Ｓ１−３を受け、インバータ１０６の出力がＡＮＤゲー
ト１０７〜１０９の一方入力に接続される。
【０１１０】ＡＮＤゲート１０７は他方入力に全加算部
ＰＦＡ２からの加算出力ＳＵＭ２を受け、出力が全加算
器ＦＡの第２入力ｂに接続される。ＡＮＤゲート１０８
は他方入力に部分積生成回路ＰＰ３からの１ビット部分
積Ｑ−３を受け、出力が全加算器ＦＡの第１入力ａに接
続される。ＡＮＤゲート１０９は他方入力に全加算器Ｆ
Ａ１からのキャリア出力ＣＯ２を受け、出力が全加算器
ＦＡのキャリア入力ｃｉに接続される。
ＰＦＡ２からの加算出力ＳＵＭ２を受け、出力が全加算
器ＦＡの第２入力ｂに接続される。ＡＮＤゲート１０８
は他方入力に部分積生成回路ＰＰ３からの１ビット部分
積Ｑ−３を受け、出力が全加算器ＦＡの第１入力ａに接
続される。ＡＮＤゲート１０９は他方入力に全加算器Ｆ
Ａ１からのキャリア出力ＣＯ２を受け、出力が全加算器
ＦＡのキャリア入力ｃｉに接続される。
【０１１１】したがって、全加算部ＰＦＡ１０は、全加
算部ＰＦＡ２〜ＰＦＡ８同様、部分積情報Ｓ１−３が
“１”を指示するとき、インバータ１０６の出力が
“０”となり、ＡＮＤゲート１０７〜１０９の出力が
“０”に固定される。このとき、全加算器ＦＡは実動作
しない。
算部ＰＦＡ２〜ＰＦＡ８同様、部分積情報Ｓ１−３が
“１”を指示するとき、インバータ１０６の出力が
“０”となり、ＡＮＤゲート１０７〜１０９の出力が
“０”に固定される。このとき、全加算器ＦＡは実動作
しない。
【０１１２】全加算器ＦＡは、インバータ１０６の出力
が“１”のとき、すなわち、部分積情報Ｓ１−３が
“０”のとき、キャリア入力がキャリア出力ＣＯ２のと
きの１ビット部分積Ｑ−３と加算出力ＳＵＭ２とを全加
算処理して、キャリア出力ｃｏ及び加算出力ｓｕｍを出
力する。
が“１”のとき、すなわち、部分積情報Ｓ１−３が
“０”のとき、キャリア入力がキャリア出力ＣＯ２のと
きの１ビット部分積Ｑ−３と加算出力ＳＵＭ２とを全加
算処理して、キャリア出力ｃｏ及び加算出力ｓｕｍを出
力する。
【０１１３】セレクタ５は、キャリア出力ＣＯ２と全加
算器ＦＡのキャリア出力ｃｏとを受け、部分積情報Ｓ１
−３に基づき、“０”のときキャリア出力ＣＯとしてキ
ャリア出力ｃｏを出力し、部分積情報Ｓ１−３が“１”
のとき、キャリア出力ＣＯとしキャリア出力ＣＯ２を出
力する。
算器ＦＡのキャリア出力ｃｏとを受け、部分積情報Ｓ１
−３に基づき、“０”のときキャリア出力ＣＯとしてキ
ャリア出力ｃｏを出力し、部分積情報Ｓ１−３が“１”
のとき、キャリア出力ＣＯとしキャリア出力ＣＯ２を出
力する。
【０１１４】セレクタ６は、加算出力ｓｕｍ及び加算出
力ＳＵＭ２を受け、部分積情報Ｓ１−３に基づき、部分
積情報Ｓ１−３が“０”のとき加算出力ＳＵＭとして加
算出力ｓｕｍを出力し、部分積情報Ｓ１−３が“１”の
とき加算出力ＳＵＭとして加算出力ＳＵＭ２を出力す
る。
力ＳＵＭ２を受け、部分積情報Ｓ１−３に基づき、部分
積情報Ｓ１−３が“０”のとき加算出力ＳＵＭとして加
算出力ｓｕｍを出力し、部分積情報Ｓ１−３が“１”の
とき加算出力ＳＵＭとして加算出力ＳＵＭ２を出力す
る。
【０１１５】このように、第２の実施例の全加算部ＰＦ
Ａ１０は、部分積情報Ｓ１−３が“１”のとき、全加算
器ＦＡの第１入力ａ、第２入力ｂ及びキャリア入力ｃｉ
を“０”に固定することにより、全加算器ＦＡの実動作
を停止させ、セレクタ５によりキャリア出力ＣＯ２を選
択し及びセレクタ６により加算出力ＳＵＭ２を選択する
ことにより、全加算演算を行う。
Ａ１０は、部分積情報Ｓ１−３が“１”のとき、全加算
器ＦＡの第１入力ａ、第２入力ｂ及びキャリア入力ｃｉ
を“０”に固定することにより、全加算器ＦＡの実動作
を停止させ、セレクタ５によりキャリア出力ＣＯ２を選
択し及びセレクタ６により加算出力ＳＵＭ２を選択する
ことにより、全加算演算を行う。
【０１１６】このような構成の部分積加算回路ＡＤＤ２
は、半加算器ＨＡ０，ＨＡ１、全加算器ＦＡ０，ＦＡ
１，ＦＡ１１〜ＦＡ１７、半加算部ＰＨＡ２〜ＰＨＡ８
並びに全加算部ＰＦＡ２〜ＰＦＡ８及びＰＦＡ１０を用
いて、部分積生成回路ＰＰ１〜ＰＰ３から出力される部
分積ＳＭ１〜ＳＭ３（Ｈ０，Ｑ０〜Ｑ６）の加算処理を
行い、乗数Ｙ（Ｙ０〜Ｙ５）と被乗数Ｘ（Ｘ０〜Ｘ５）
との乗算結果ＸＹ（ＸＹ０〜ＸＹ１１）を出力する。
は、半加算器ＨＡ０，ＨＡ１、全加算器ＦＡ０，ＦＡ
１，ＦＡ１１〜ＦＡ１７、半加算部ＰＨＡ２〜ＰＨＡ８
並びに全加算部ＰＦＡ２〜ＰＦＡ８及びＰＦＡ１０を用
いて、部分積生成回路ＰＰ１〜ＰＰ３から出力される部
分積ＳＭ１〜ＳＭ３（Ｈ０，Ｑ０〜Ｑ６）の加算処理を
行い、乗数Ｙ（Ｙ０〜Ｙ５）と被乗数Ｘ（Ｘ０〜Ｘ５）
との乗算結果ＸＹ（ＸＹ０〜ＸＹ１１）を出力する。
【０１１７】このような構成の第２の実施例の乗算回路
は、第１の実施例同様、５ビットの部分積情報群Ｓ１〜
Ｓ５を出力するブースデコーダＢＤを構成して、部分積
生成回路ＰＰ内の１ビット部分積生成回路ＢＰそれぞれ
の回路構成を大幅に簡略化することにより、乗算回路の
回路規模を大幅に縮小することができる。
は、第１の実施例同様、５ビットの部分積情報群Ｓ１〜
Ｓ５を出力するブースデコーダＢＤを構成して、部分積
生成回路ＰＰ内の１ビット部分積生成回路ＢＰそれぞれ
の回路構成を大幅に簡略化することにより、乗算回路の
回路規模を大幅に縮小することができる。
【０１１８】さらに、第２の実施例の部分積加算回路Ａ
ＤＤ２内の半加算部ＰＨＡ２〜ＰＨＡ８は、部分積情報
Ｓ１−１あるいは部分積情報Ｓ１−２が“１”を指示し
“０”の部分積ＳＭ１あるいはＳＭ２を演算する場合
は、半加算器ＨＡに実動作させることなく、“０”の部
分積以外の入力を選択して半加算演算を行うことによ
り、半加算器ＨＡを効率的に動作させてる。
ＤＤ２内の半加算部ＰＨＡ２〜ＰＨＡ８は、部分積情報
Ｓ１−１あるいは部分積情報Ｓ１−２が“１”を指示し
“０”の部分積ＳＭ１あるいはＳＭ２を演算する場合
は、半加算器ＨＡに実動作させることなく、“０”の部
分積以外の入力を選択して半加算演算を行うことによ
り、半加算器ＨＡを効率的に動作させてる。
【０１１９】加えて、第２の実施例の部分積加算回路Ａ
ＤＤ２内の全加算部ＰＦＡ２〜ＰＦＡ８及びＰＦＡ１０
は、部分積情報Ｓ１−３が“１”を指示し“０”の部分
積ＳＭ３を演算する場合は、全加算器ＦＡに実動作させ
ることなく、“０”の部分積以外の入力を選択して全加
算演算を行うことにより、全加算器ＦＡを効率的に動作
させている。
ＤＤ２内の全加算部ＰＦＡ２〜ＰＦＡ８及びＰＦＡ１０
は、部分積情報Ｓ１−３が“１”を指示し“０”の部分
積ＳＭ３を演算する場合は、全加算器ＦＡに実動作させ
ることなく、“０”の部分積以外の入力を選択して全加
算演算を行うことにより、全加算器ＦＡを効率的に動作
させている。
【０１２０】すなわち、第２の実施例の乗算回路の部分
積加算回路ＡＤＤ２は、部分積情報Ｓ１（部分積情報Ｓ
１−１〜部分積情報Ｓ１−３）に基づき、被乗数Ｘに０
を積算して得られる“０”の部分積の加算処理を加算器
（半加算器ＨＡ，全加算器ＦＡ）を実動作させることな
く、“０”の部分積以外の入力情報を選択して乗算結果
ＸＹを求めることにより、部分積加算回路ＡＤＤ２内に
おける半加算器ＨＡ及び全加算器ＦＡを効率的に動作さ
せることができ、消費電力の低減化を図ることができ
る。
積加算回路ＡＤＤ２は、部分積情報Ｓ１（部分積情報Ｓ
１−１〜部分積情報Ｓ１−３）に基づき、被乗数Ｘに０
を積算して得られる“０”の部分積の加算処理を加算器
（半加算器ＨＡ，全加算器ＦＡ）を実動作させることな
く、“０”の部分積以外の入力情報を選択して乗算結果
ＸＹを求めることにより、部分積加算回路ＡＤＤ２内に
おける半加算器ＨＡ及び全加算器ＦＡを効率的に動作さ
せることができ、消費電力の低減化を図ることができ
る。
【０１２１】＜＜第３の実施例＞＞図１７はＢｏｏｔｈ
のアルゴリズムを実現するこの発明の第３の実施例の乗
算回路の構成を示すブロック図である。
のアルゴリズムを実現するこの発明の第３の実施例の乗
算回路の構成を示すブロック図である。
【０１２２】ブースデコーダＢＤ１〜ＢＤ３はそれぞれ
６ビットの乗数Ｙ（Ｙ０〜Ｙ５）のうち、重複した３ビ
ット分を受け、その乗数Ｙの３ビット分に基づき、部分
積情報群Ｓ１〜Ｓ５をレジスタ回路ＲＥＧ１に出力す
る。
６ビットの乗数Ｙ（Ｙ０〜Ｙ５）のうち、重複した３ビ
ット分を受け、その乗数Ｙの３ビット分に基づき、部分
積情報群Ｓ１〜Ｓ５をレジスタ回路ＲＥＧ１に出力す
る。
【０１２３】レジスタ回路ＲＥＧ１は各ブースデコーダ
ＢＤの部分積情報群Ｓ１〜Ｓ５をパラレルに受け、パラ
レル／シリアル変換してシリアル部分積情報ＳＳをレジ
スタ回路ＲＥＧ２に出力する。
ＢＤの部分積情報群Ｓ１〜Ｓ５をパラレルに受け、パラ
レル／シリアル変換してシリアル部分積情報ＳＳをレジ
スタ回路ＲＥＧ２に出力する。
【０１２４】レジスタ回路ＲＥＧ２は、シリアル部分積
情報ＳＳを受け、シリアル部分積情報ＳＳをシリアル／
パラレル変換して、各ブースデコーダＢＤの部分積情報
群Ｓ１〜Ｓ５を対応の部分積生成回路ＰＰに出力する。
情報ＳＳを受け、シリアル部分積情報ＳＳをシリアル／
パラレル変換して、各ブースデコーダＢＤの部分積情報
群Ｓ１〜Ｓ５を対応の部分積生成回路ＰＰに出力する。
【０１２５】部分積生成回路ＰＰ１〜ＰＰ３はそれぞれ
対応の部分積情報群Ｓ１〜Ｓ５と８ビットの被乗数Ｘ
（Ｘ０〜Ｘ７）とを受け、部分積ＳＭ１〜ＳＭ３を部分
積加算回路ＡＤＤ１に出力する。
対応の部分積情報群Ｓ１〜Ｓ５と８ビットの被乗数Ｘ
（Ｘ０〜Ｘ７）とを受け、部分積ＳＭ１〜ＳＭ３を部分
積加算回路ＡＤＤ１に出力する。
【０１２６】部分積加算回路ＡＤＤ１はＳＭ１〜ＳＭ３
を加算して、乗数Ｙと被乗数Ｘとの乗算結果ＸＹを出力
する。
を加算して、乗数Ｙと被乗数Ｘとの乗算結果ＸＹを出力
する。
【０１２７】このような構成の第３の実施例の乗算回路
は、第１の実施例同様、５ビットの部分積情報群Ｓ１〜
Ｓ５を出力するブースデコーダＢＤを構成して、部分積
生成回路ＰＰ内の１ビット部分積生成回路ＢＰそれぞれ
の回路構成を大幅に簡略化することにより、乗算回路の
回路規模を大幅に縮小することができる。
は、第１の実施例同様、５ビットの部分積情報群Ｓ１〜
Ｓ５を出力するブースデコーダＢＤを構成して、部分積
生成回路ＰＰ内の１ビット部分積生成回路ＢＰそれぞれ
の回路構成を大幅に簡略化することにより、乗算回路の
回路規模を大幅に縮小することができる。
【０１２８】加えて、ブースデコーダＢＤと部分積生成
回路ＰＰとの間にレジスタ回路ＲＥＧ１及びレジスタ回
路ＲＥＧ２を介挿することにより、ブースデコーダＢＤ
により一度求められた部分積情報群Ｓ１〜Ｓ５を保存す
ることができる。
回路ＰＰとの間にレジスタ回路ＲＥＧ１及びレジスタ回
路ＲＥＧ２を介挿することにより、ブースデコーダＢＤ
により一度求められた部分積情報群Ｓ１〜Ｓ５を保存す
ることができる。
【０１２９】したがって、乗数Ｙを固定、被乗数Ｘのみ
変化させて乗算させる場合、一度、レジスタ回路ＲＥＧ
２がシリアル部分積情報ＳＳを取り込めば、以降の乗算
処理は、レジスタ回路ＲＥＧ２、部分積生成回路ＰＰ１
〜ＰＰ３及び部分積加算回路ＡＤＤ１からなる簡易乗算
部１０により乗算処理を施すことができる。その結果、
ブースデコーダＢＤを動作させない分、低消費電力化を
図ることができる。
変化させて乗算させる場合、一度、レジスタ回路ＲＥＧ
２がシリアル部分積情報ＳＳを取り込めば、以降の乗算
処理は、レジスタ回路ＲＥＧ２、部分積生成回路ＰＰ１
〜ＰＰ３及び部分積加算回路ＡＤＤ１からなる簡易乗算
部１０により乗算処理を施すことができる。その結果、
ブースデコーダＢＤを動作させない分、低消費電力化を
図ることができる。
【０１３０】また、簡易乗算部１０を乗数Ｙの部分積情
報と被乗数Ｘとを受け、乗数Ｙと被乗数Ｘの乗算を行う
乗算回路とみなした場合、この簡易乗算部１０は、内部
にブースデコーダＢＤを含まない分回路構成は簡略化
し、ブースデコーダＢＤによる部分積情報群Ｓ１〜Ｓ５
を求めない分低消費電力化を図ることができる。
報と被乗数Ｘとを受け、乗数Ｙと被乗数Ｘの乗算を行う
乗算回路とみなした場合、この簡易乗算部１０は、内部
にブースデコーダＢＤを含まない分回路構成は簡略化
し、ブースデコーダＢＤによる部分積情報群Ｓ１〜Ｓ５
を求めない分低消費電力化を図ることができる。
【０１３１】なお、簡易乗算部１０の部分積加算回路Ａ
ＤＤ１を第２の実施例の部分積加算回路ＡＤＤ２に置き
換えることにより、さらなる低消費電力化を図ることが
できるのは勿論である。
ＤＤ１を第２の実施例の部分積加算回路ＡＤＤ２に置き
換えることにより、さらなる低消費電力化を図ることが
できるのは勿論である。
【０１３２】
【発明の効果】この発明における請求項１記載の乗算回
路において、デコード手段は、部分積の種別毎に１対１
に対応して設けられる複数の部分積情報をそれぞれが有
する複数の部分積情報群を出力し、部分積生成手段は、
複数の部分積情報群に基づき、前記被乗数Ｘとの複数の
部分積を生成している。
路において、デコード手段は、部分積の種別毎に１対１
に対応して設けられる複数の部分積情報をそれぞれが有
する複数の部分積情報群を出力し、部分積生成手段は、
複数の部分積情報群に基づき、前記被乗数Ｘとの複数の
部分積を生成している。
【０１３３】したがって、部分積生成手段は、複数の部
分積情報群それぞれの複数の部分積情報に１対１に対応
して選択回路を設けるという比較的簡単な回路構成で部
分積を出力することができる。
分積情報群それぞれの複数の部分積情報に１対１に対応
して選択回路を設けるという比較的簡単な回路構成で部
分積を出力することができる。
【０１３４】その結果、部分積生成手段の回路構成を簡
略化することができるため、乗算回路全体の回路規模を
大幅に縮小することができる。
略化することができるため、乗算回路全体の回路規模を
大幅に縮小することができる。
【０１３５】また、請求項２記載の乗算回路の部分積加
算手段は、前記複数の部分積０Ｘ情報に基づき、前記複
数の部分積から“０”の部分積を認識して、前記複数の
加算器のうち認識した“０”の部分積を一方入力とする
０入力加算器を実動作させずに、前記０入力加算器の他
方入力を当該０入力加算器をスキップして加算結果とし
て出力しつつ加算処理を行うことにより、複数の加算器
のうち実際に加算演算を行う必要のない０入力加算器を
実動作させずに加算結果を得ることができる。
算手段は、前記複数の部分積０Ｘ情報に基づき、前記複
数の部分積から“０”の部分積を認識して、前記複数の
加算器のうち認識した“０”の部分積を一方入力とする
０入力加算器を実動作させずに、前記０入力加算器の他
方入力を当該０入力加算器をスキップして加算結果とし
て出力しつつ加算処理を行うことにより、複数の加算器
のうち実際に加算演算を行う必要のない０入力加算器を
実動作させずに加算結果を得ることができる。
【０１３６】その結果、部分積加算手段内の複数の加算
器を効率的に使用することができため、回路全体として
の低消費電力化が実現する。
器を効率的に使用することができため、回路全体として
の低消費電力化が実現する。
【０１３７】また、請求項３記載の乗算回路は、前記複
数の部分積情報群を格納する記憶手段をさらに備え前記
部分積生成手段は前記記憶手段から前記部分積情報群を
受ける構成のため、乗数Ｙが固定で被乗数Ｘを変えて乗
算結果ＸＹを順次求める場合、２回目以降はデコード手
段による複数の部分積情報群の出力を得る必要がない
分、回路の低消費電力化を図ることができる。
数の部分積情報群を格納する記憶手段をさらに備え前記
部分積生成手段は前記記憶手段から前記部分積情報群を
受ける構成のため、乗数Ｙが固定で被乗数Ｘを変えて乗
算結果ＸＹを順次求める場合、２回目以降はデコード手
段による複数の部分積情報群の出力を得る必要がない
分、回路の低消費電力化を図ることができる。
【０１３８】この発明における請求項４記載の乗算回路
において、記憶手段は、部分積の種別毎に１対１に対応
して設けられる複数の部分積情報をそれぞれが有する複
数の部分積情報群を格納し、部分積生成手段は記憶手段
から得た複数の部分積情報群に基づき、被乗数Ｘとの複
数の部分積を生成している。
において、記憶手段は、部分積の種別毎に１対１に対応
して設けられる複数の部分積情報をそれぞれが有する複
数の部分積情報群を格納し、部分積生成手段は記憶手段
から得た複数の部分積情報群に基づき、被乗数Ｘとの複
数の部分積を生成している。
【０１３９】したがって、部分積生成手段は、複数の部
分積情報群それぞれの複数の部分積情報に１対１に対応
して選択回路を設けるという比較的簡単な回路構成で部
分積を出力することができる。
分積情報群それぞれの複数の部分積情報に１対１に対応
して選択回路を設けるという比較的簡単な回路構成で部
分積を出力することができる。
【０１４０】その結果、部分積生成手段の回路構成を簡
略化することができるため、乗算回路全体の回路規模を
大幅に縮小することができる。
略化することができるため、乗算回路全体の回路規模を
大幅に縮小することができる。
【０１４１】加えて、記憶手段、部分積生成手段及び部
分積加算手段の構成で、乗数Ｙをデコードして複数の部
分積情報群を得る手段を用いることなく、乗算結果ＸＹ
を得ることができるため、回路規模の縮小化及び低消費
電力化を図ることができる。
分積加算手段の構成で、乗数Ｙをデコードして複数の部
分積情報群を得る手段を用いることなく、乗算結果ＸＹ
を得ることができるため、回路規模の縮小化及び低消費
電力化を図ることができる。
【図１】 この発明の第１の実施例である乗算回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 図１のブースデコーダの内部構成を示す回路
図である。
図である。
【図３】 ３ビット乗数と部分積情報及び部分積との相
関を示す図である。
関を示す図である。
【図４】 部分積情報と部分積の相関を示す図である。
【図５】 図１の部分積生成回路の内部構成を示す回路
図である。
図である。
【図６】 図５の１ビット部分積生成回路の内部構成を
示す回路図である。
示す回路図である。
【図７】 図１の部分積加算回路の内部構成を示す回路
図である。
図である。
【図８】 図１の部分積加算回路の内部構成を示す回路
図である。
図である。
【図９】 図１の部分積加算回路の内部構成を示す回路
図である。
図である。
【図１０】 この発明の第２の実施例である乗算回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１１】 図１０の部分積加算回路の内部構成を示す
回路図である。
回路図である。
【図１２】 図１０の部分積加算回路の内部構成を示す
回路図である。
回路図である。
【図１３】 図１０の部分積加算回路の内部構成を示す
回路図である。
回路図である。
【図１４】 半加算部の内部構成を示す回路図である。
【図１５】 全加算部の内部構成（その１）を示す回路
図である。
図である。
【図１６】 全加算部の内部構成（その２）を示す回路
図である。
図である。
【図１７】 この発明の第３の実施例である乗算回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１８】 従来の乗算回路の構成を示すブロック図で
ある。
ある。
【図１９】 図１８のブースデコーダの内部構成を示す
回路図である。
回路図である。
【図２０】 ３ビット乗数と部分積情報及び部分積との
相関を示す図である。
相関を示す図である。
【図２１】 部分積情報と部分積の相関を示す図であ
る。
る。
【図２２】 部分積生成回路内における１ビット部分積
生成回路の内部構成を示す回路図である。
生成回路の内部構成を示す回路図である。
ＢＤ１〜ＢＤ３ ブースデコーダ、ＰＰ１〜ＰＰ３ 部
分積生成回路、ＡＤＤ１，ＡＤＤ２ 部分積加算回路、
ＢＰ０〜ＢＰ７ １ビット部分積生成回路、ＲＥＧ１，
ＲＥＧ２ レジスタ回路。
分積生成回路、ＡＤＤ１，ＡＤＤ２ 部分積加算回路、
ＢＰ０〜ＢＰ７ １ビット部分積生成回路、ＲＥＧ１，
ＲＥＧ２ レジスタ回路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山中 一也
兵庫県伊丹市瑞原４丁目１番地 三菱電
機株式会社 システム エル・エス・ア
イ開発研究所内
(56)参考文献 特開 平３−282730（ＪＰ，Ａ)
特開 平６−168103（ＪＰ，Ａ)
実開 平６−86142（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/52 310
Claims (4)
- 【請求項１】 ブースのアルゴリズムにより乗数Ｙと被
乗数Ｘとの複数の部分積を生成し、該複数の部分積を加
算することにより前記乗数Ｙと前記被乗数Ｘとの乗算結
果ＸＹを得る乗算回路であって、 前記乗数Ｙを受け、前記乗数Ｙをデコードして前記被乗
数Ｘとの部分積の種別を示す複数の部分積情報群を出力
するデコード手段を備え、前記複数の部分積情報群はそ
れぞれ部分積の種別毎に１対１に対応して設けられる複
数の部分積情報を有し、 前記被乗数Ｘ及び前記複数の部分積情報群を受け、前記
複数の部分積情報群に基づき、前記被乗数Ｘと前記乗数
Ｙとの複数の部分積を生成する部分積生成手段と、 前記複数の部分積を受け、前記複数の部分積を加算して
前記乗算結果ＸＹを出力する部分積加算手段とをさらに
備える、乗算回路。 - 【請求項２】 前記複数の部分積情報群それぞれにおい
て、前記複数の部分積情報のうち一の情報は、部分積が
被乗数Ｘに０を積算する０Ｘであるか否かを指示する部
分積０Ｘ情報であり、 前記部分積加算手段は、各々が一方入力と他方入力との
加算処理を行う複数の加算器を有し、かつ前記複数の部
分積情報群における複数の前記部分積０Ｘ情報をさらに
受け、前記複数の部分積０Ｘ情報に基づき、前記複数の
部分積から“０”の部分積を認識して、前記複数の加算
器のうち前記認識した“０”の部分積を一方入力とする
０入力加算器を実動作させずに、前記０入力加算器の他
方入力を当該０入力加算器をスキップして直接に加算結
果として出力しつつ加算処理を行うことを特徴とする、
請求項１記載の乗算回路。 - 【請求項３】 前記複数の部分積情報群を格納する記憶
手段をさらに備え、 前記部分積生成手段は前記記憶手段から前記部分積情報
群を受ける、請求項１あるいは請求項２記載の乗算回
路。 - 【請求項４】 ブースのアルゴリズムにより乗数Ｙと被
乗数Ｘとの乗算結果ＸＹを得る乗算回路であって、 前記乗数Ｙに基づき決定される前記被乗数Ｘとの部分積
の種別を示す複数の部分積情報群を受け、該複数の部分
積情報群を格納する記憶手段を備え、前記複数の部分積
情報群はそれぞれ前記部分積の種別毎に１対１に対応し
て設けられる複数の部分積情報を有し、 外部より前記被乗数Ｘ、前記記憶手段より前記複数の部
分積情報群を受け、前記複数の部分積情報群に基づき、
前記被乗数Ｘと前記乗数Ｙとの複数の部分積を生成する
部分積生成手段と、 前記複数の部分積を受け、前記複数の部分積を加算して
前記乗算結果ＸＹを出力する部分積加算手段とを備え
る、乗算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03691195A JP3474663B2 (ja) | 1995-02-24 | 1995-02-24 | 乗算回路 |
| US08/562,100 US5748517A (en) | 1995-02-24 | 1995-11-22 | Multiplier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03691195A JP3474663B2 (ja) | 1995-02-24 | 1995-02-24 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08234964A JPH08234964A (ja) | 1996-09-13 |
| JP3474663B2 true JP3474663B2 (ja) | 2003-12-08 |
Family
ID=12482964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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