JP3474240B2 - Active matrix liquid crystal display panel - Google Patents

Active matrix liquid crystal display panel

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JP3474240B2
JP3474240B2 JP31065493A JP31065493A JP3474240B2 JP 3474240 B2 JP3474240 B2 JP 3474240B2 JP 31065493 A JP31065493 A JP 31065493A JP 31065493 A JP31065493 A JP 31065493A JP 3474240 B2 JP3474240 B2 JP 3474240B2
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pixel
line
switching transistors
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display electrodes
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ボリス、アイ、カズロフ、
オレグ、エフ、オグルツォフ
ボリス、ピー、チェルノロトフ
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エルジー フィリップス エルシーディー カンパニー リミテッド
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、三角形配列の画素を有
するアクティブマトリックス型液晶表示パネルに関し、
特に、冗長性マトリックス状の素子を有するカラー液晶
表示パネルに関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display panel having a triangular array of pixels,
In particular, the present invention relates to a color liquid crystal display panel having redundant matrix elements.

【0002】[0002]

【従来の技術】種々な形態のカラー表示パネルのうち、
薄膜トランジスタがスイッチング素子として用いられる
アクティブマトリックス型カラー表示パネルは最高の画
質を提供する。
2. Description of the Related Art Among various types of color display panels,
An active matrix type color display panel using a thin film transistor as a switching element provides the best image quality.

【0003】アクティブマトリックスは、透明絶縁基板
上に、ラインとカラムがマトリックス状に配列された複
数の画素を備えている。
The active matrix has a plurality of pixels in which lines and columns are arranged in a matrix on a transparent insulating substrate.

【0004】ここで、各画素は、少なくとも1つの表示
電極と少なくとも1つのスイッチングトランジスタとを
備える。
Here, each pixel includes at least one display electrode and at least one switching transistor.

【0005】なお、マトリックスは、画素のライン間に
配置される複数のアドレスバスと、そのアドレスバスと
直交するように交差するカラム間に配置される複数のデ
ータバスとを備える。表示電極は、1つのスイッチング
トランジスタを通じてデータ線とアドレス線とに接続さ
れる。
The matrix has a plurality of address buses arranged between pixel lines and a plurality of data buses arranged between columns intersecting the address buses at right angles. The display electrode is connected to the data line and the address line through one switching transistor.

【0006】アドレス信号は、アドレスバスを介して薄
膜トランジスタ(TFT)からなるスイッチングトラン
ジスタに印加され、ビデオ信号はアドレス信号によりオ
ンになったTFTを通じて選択された表示電極に印加さ
れるように、データバスに供給される。
The address signal is applied to the switching transistor formed of a thin film transistor (TFT) via the address bus, and the video signal is applied to the display electrode selected through the TFT turned on by the address signal. Is supplied to.

【0007】カラー表示において、1つのカラー画素ユ
ニットは主要カラー成分を伝送するための少なくとも3
つの画素を備える。これにより、黒白表示に比べ、セル
の要求される画素数は黒白の3倍になる。カラー画像の
質は、カラー画素の相互配列に大きく左右される。
In a color display, one color pixel unit has at least 3 for transmitting a main color component.
With two pixels. As a result, the number of pixels required for the cell is three times that of black and white compared to black and white display. The quality of a color image depends largely on the mutual arrangement of color pixels.

【0008】図1は、通常のアクティブマトリックス型
カラー液晶表示パネルの回路図である。図1において、
カラー液晶表示パネルは、アレイ100がロウ(行)及
びカラム(列)の各方向にマトリックス状に多数配列さ
れて構成されている。各アレイ100のマトリックス
は、複数のデータバス1と複数のアドレスバス2とを備
える。各画素31は、データバス1の両側にそれぞれ形
成された2つの表示電極3,4と、この表示電極3,4
にそれぞれ接続された2つのスイッチングトランジスタ
5,6とを有する。ビデオ信号は、データバス1とスイ
ッチングトランジスタ5,6を通じて各表示電極3,4
に供給される。
FIG. 1 is a circuit diagram of a normal active matrix type color liquid crystal display panel. In FIG.
The color liquid crystal display panel is configured by arranging a large number of arrays 100 in a matrix in each of row and column directions. The matrix of each array 100 comprises a plurality of data buses 1 and a plurality of address buses 2. Each pixel 31 includes two display electrodes 3 and 4 formed on both sides of the data bus 1 and the display electrodes 3 and 4, respectively.
And two switching transistors 5 and 6 respectively connected to. Video signals are transmitted through the data bus 1 and the switching transistors 5 and 6 to the display electrodes 3 and 4 respectively.
Is supplied to.

【0009】スイッチングトランジスタ5,6のソース
は、対応する1つの表示電極3,4に接続され、ドレイ
ンは、表示電極3,4の間を通る共通のデータバス1に
接続され、ゲートは、対応するアドレスバス2に接続さ
れる。表示電極3,4は、アドレスバス2の両側に配置
される。任意のデータバス1に接続される1対の表示電
極3,4は、アドレスバス2の一方に配置されるが、他
のデータバス1に接続される1対の他の表示電極は、画
素ラインを形成するアドレスバス2の他方に配置され
る。
The sources of the switching transistors 5 and 6 are connected to the corresponding display electrodes 3 and 4, the drains are connected to a common data bus 1 passing between the display electrodes 3 and 4, and the gates are corresponding. Connected to the address bus 2. The display electrodes 3 and 4 are arranged on both sides of the address bus 2. A pair of display electrodes 3 and 4 connected to an arbitrary data bus 1 is arranged on one side of the address bus 2, but a pair of other display electrodes connected to another data bus 1 is a pixel line. Is arranged on the other side of the address bus 2 forming the.

【0010】R,G,Bと名付けられた表示電極3,4
は、それぞれ赤、緑及び青のフィルタにより覆われて画
素31を形成する。アドレスバス2に平行に配置された
画素ライン32において、そのフィルタの配列は、赤
(R),緑(G),青(B)の順に繰り返される。その
フィルタの配置は、隣接する2つの画素ラインのうち、
1ラインでは2対の表示電極3,4で形成され、他のラ
インでは1対の表示電極で形成される三角形配列の画素
を形成するために、カラーフィルタの繰り返しサイクル
の1/2のピッチだけ表示電極3,4の2つの隣接する
データバス1の間においてシフトされる。上記のような
画素の配列は、高画質の画像を提供することになる。
Display electrodes 3, 4 named R, G, B
Form pixels 31 covered by red, green and blue filters, respectively. In the pixel line 32 arranged in parallel to the address bus 2, the arrangement of the filters is repeated in the order of red (R), green (G) and blue (B). The arrangement of the filters is such that, of two adjacent pixel lines,
In order to form a triangular array of pixels formed by two pairs of display electrodes 3 and 4 in one line and one pair of display electrodes in the other line, a pitch of 1/2 of the repeating cycle of the color filter is used. The display electrodes 3 and 4 are shifted between two adjacent data buses 1. An array of pixels as described above will provide a high quality image.

【0011】[0011]

【発明が解決しようとする課題】しかし、このようなア
レイ設計は、複数のアドレスバス2又はデータバス1の
一方が欠陥により開路されると、その欠陥のあるバスに
接続されているすべての画素の動作能が低下し、画像品
質を低下させるという重大な欠陥を持っている。
However, such an array design is such that when one of the plurality of address buses 2 or data buses 1 is opened due to a defect, all pixels connected to that defective bus will be affected. Has a serious defect in that it deteriorates the operation performance and deteriorates the image quality.

【0012】アドレスバス2での少数の開路では画像劣
化を起こさない三角形配列の画素を有する高画像のアク
ティブマトリックス型液晶表示パネルが知られている。
There is known a high image active matrix type liquid crystal display panel having a triangular array of pixels which does not cause image deterioration with a small number of open circuits in the address bus 2.

【0013】図2のパネルもカラム及びロウ方向にアレ
イ100がマトリックス状に配列され、各アレイ100
は複数のデータバス1、このデータバス1に直交するよ
うに交差する複数のアドレスバス2、及び2つの表示電
極3,4を備えた複数の画素31を含む。各画素31の
表示電極3,4は、それぞれ2つのスイッチングトラン
ジスタ5,7ないし6,8を通じて当該画素の表示電極
3,4の間を通る1つのデータバス1と2つの隣接する
アドレスバス2にそれぞれ接続される。
In the panel shown in FIG. 2, the arrays 100 are arranged in a matrix in the column and row directions.
Includes a plurality of data buses 1, a plurality of address buses 2 intersecting the data buses 1 at right angles, and a plurality of pixels 31 having two display electrodes 3 and 4. The display electrodes 3 and 4 of each pixel 31 are connected to one data bus 1 and two adjacent address buses 2 passing between the display electrodes 3 and 4 of the pixel through two switching transistors 5, 7 to 6 and 8, respectively. Connected respectively.

【0014】このパネルは複数の赤(R)フィルタ、緑
(G)フィルタ及び青(B)フィルタを備え、各カラー
フィルタは、2つの表示電極をカバーし、所定のカラー
成分を伝送する。表示電極3,4と組み合わされたカラ
ーフィルタは、図2にハッチングで示されているよう
に、画素の三角形配列を形成するように配置される。
This panel comprises a plurality of red (R) filters, green (G) filters and blue (B) filters, each color filter covering two display electrodes and transmitting a predetermined color component. The color filters combined with the display electrodes 3, 4 are arranged so as to form a triangular array of pixels, as shown by the hatching in FIG.

【0015】以上により、そのカラー液晶パネルは異な
る画素の三角形配列を持つので、高画質の画像が得られ
る。1つの画素が2つのスイッチングトランジスタ5,
7;6,8を通じて1つのデータバス1からビデオ信号
を得ると共に、その2つのスイッチングトランジスタの
ゲートは隣接する2つの他のアドレス線2に接続され
る。従って、仮に一方のアドレス線が開路されると、そ
のビデオ信号は、他方のアドレスバスに接続されたスイ
ッチングトランジスタを通じて表示電極に供給される。
それ故、その場合、アドレスバスでの少数の開路発生で
は、画面上に大きなライン欠陥を招来することはない。
As described above, since the color liquid crystal panel has a triangular array of different pixels, a high quality image can be obtained. One pixel has two switching transistors 5,
Video signals are obtained from one data bus 1 through 7; 6 and 8, and the gates of the two switching transistors are connected to two other adjacent address lines 2. Therefore, if one address line is opened, the video signal is supplied to the display electrode through the switching transistor connected to the other address bus.
Therefore, in that case, a small number of open circuits on the address bus will not cause a large line defect on the screen.

【0016】しかし、このようなカラー液晶表示パネル
の設計において、任意のデータバスでの開路は、バスの
欠陥部分に接続されたすべての画素の動作性能の低下を
もたらし、画質を低下させるのみならず、画素カラムの
多くの部分に欠陥が生ずると、パネル全体の損傷、すな
わち生産性の低下を来たすという不都合があった。
However, in the design of such a color liquid crystal display panel, if an open circuit in an arbitrary data bus causes a deterioration in operating performance of all pixels connected to the defective portion of the bus, it will only deteriorate the image quality. However, if defects occur in many parts of the pixel column, there is a disadvantage that the entire panel is damaged, that is, productivity is reduced.

【0017】本発明の目的は、生産性を向上させ、より
高画質の画像が得られる三角形配列の画素を有するアク
ティブマトリックス型カラー液晶表示パネルを提供する
ことにある。
It is an object of the present invention to provide an active matrix type color liquid crystal display panel having a triangular array of pixels which can improve productivity and obtain higher quality images.

【0018】[0018]

【課題を解決するための手段】上記目的を達成するため
に本発明によれば、透明絶縁基板と、透明絶縁基板上に
互いに平行に形成された複数のアドレスバスと、アドレ
スバスに直交するように交差して透明絶縁基板上に形成
された複数のデータバスと、それぞれ2つのビデオ信号
印加用表示電極及び4つの画素駆動用スイッチングトラ
ンジスタを有し、アドレスバスに平行に配列されて複数
の画素ラインを形成し、透明絶縁基板上に形成された複
数の画素の表示電極の上部にアドレスバスと同一方向に
複数のフィルタ要素が周期的に配列されて三角形配列の
画素を形成するための複数のフィルタと、画素の表示電
極とフィルタとの間に充填された液晶と、4つのスイッ
チングトランジスタのうちの2つのスイッチングトラン
ジスタを介して表示電極に接続されている隣接するデー
タバスに欠陥が生じたとき、表示電極に、他の2つのス
イッチングトランジスタを介して隣接していないデータ
バスからビデオ信号を送るための第1接続線と、4つの
スイッチングトランジスタのうちの2つのスイッチング
トランジスタを介して表示電極に接続されている隣接す
るアドレスバスに欠陥が生じたとき、表示電極に、他の
2つのスイッチングトランジスタを介して隣接していな
いアドレスバスからアドレス信号を送るための第2接続
線と、を備えたアクティブマトリックス液晶表示パネル
が提供される。
To achieve the above object, according to the present invention, a transparent insulating substrate, a plurality of address buses formed in parallel with each other on the transparent insulating substrate, and orthogonal to the address buses. A plurality of data buses formed on a transparent insulating substrate intersecting with each other, two display electrodes for applying a video signal and four pixel driving switching transistors respectively, and a plurality of pixels arranged in parallel with the address bus. A plurality of filter elements for forming a line and a plurality of pixel elements formed on a transparent insulating substrate are periodically arranged in the same direction as the address bus on the display electrodes of the plurality of pixels to form a triangular array of pixels. The filter, the liquid crystal filled between the display electrode of the pixel and the filter, and the two switching transistors among the four switching transistors are used for display. A first connecting line for sending a video signal from the non-adjacent data bus via the other two switching transistors to the display electrode when a defect occurs in the adjacent data bus connected to the electrode; When a defect occurs in the adjacent address bus connected to the display electrode via two of the two switching transistors, the address bus not adjacent to the display electrode via the other two switching transistors And a second connecting line for sending an address signal from the active matrix liquid crystal display panel.

【0019】[0019]

【作用】本発明の明らかな特徴は、表示電極に接続され
ている隣接するデータバスに欠陥が生じたとき、表示電
極に、第3及び第4スイッチングトランジスタを介して
隣接していないデータバスから第1接続線を介してビデ
オ信号を送り、また、表示電極に接続されている隣接す
るアドレスバスに欠陥が生じたとき、表示電極に、第3
及び第4スイッチングトランジスタを介して隣接してい
ないアドレスバスからアドレス信号を送ることにある。
A distinctive feature of the present invention is that when a defect occurs in the adjacent data bus connected to the display electrode, the data bus which is not adjacent to the display electrode via the third and fourth switching transistors is provided. When a video signal is sent through the first connection line and a defect occurs in an adjacent address bus connected to the display electrode, the display electrode receives a third signal.
And sending address signals from non-adjacent address buses via the fourth switching transistor.

【0020】従って、従来技術の特徴に結合されたこの
明らかな特徴を用いることにより、アドレスバスのみな
らず、データバスが開路欠陥を有する場合でもライン欠
陥を生じないので、三角形配列の画素を持ち、改善され
た画質と製造プロセスにおいて生産性を向上させること
の可能なアクティブマトリックス型カラー液晶パネルを
提供することができる。
Therefore, by using this obvious feature combined with the features of the prior art, it is possible to have a triangular array of pixels because no line defects occur when the data bus as well as the address bus has an open defect. It is possible to provide an active matrix type color liquid crystal panel capable of improving the image quality and the productivity in the manufacturing process.

【0021】先に説明したように、従来技術において
は、任意のデータバス内での開路の出現は、欠陥バスに
接続された画素の動作低下と画像品質の低下を招来させ
る。
As described above, in the prior art, the appearance of an open circuit in any data bus leads to poor operation of the pixels connected to the defective bus and poor image quality.

【0022】それに対して、本発明のパネル構造では、
各画素が2つの表示電極と4つのスイッチングトランジ
スタとを備え、しかも各画素は2つのアドレスバスのみ
ならず、2つのデータバスにも接続される。
On the other hand, in the panel structure of the present invention,
Each pixel has two display electrodes and four switching transistors, and each pixel is connected to not only two address buses but also two data buses.

【0023】その結果、ビデオ信号は第2データバスを
介して画素に印加されるので、1つのデータバス内で開
路が出現しても、そのバスの欠陥部分に接続された画素
の動作性の低下を招来することがない。
As a result, since the video signal is applied to the pixel via the second data bus, even if an open circuit appears in one data bus, the operability of the pixel connected to the defective portion of the bus is reduced. It does not cause a decline.

【0024】本発明によれば、各画素の動作失敗は、そ
の画素が接続された2つのバス内で開路が同時に発生さ
れる場合のみに出現し得るが、2つのバス内で開路が同
時に出現する可能性はかなり少ないので、本発明の上記
目的を良好に達成することができる。
According to the present invention, a malfunction of each pixel can only occur if an open circuit occurs simultaneously in the two buses to which the pixel is connected, but an open circuit occurs simultaneously in the two buses. Since the possibility of doing so is considerably low, the above object of the present invention can be achieved well.

【0025】[0025]

【実施例】以下、本発明の実施例を図面によってより詳
細に説明する。
Embodiments of the present invention will now be described in more detail with reference to the drawings.

【0026】図3は、本発明の第1実施例による液晶パ
ネルの一部を示す平面図である。図3に示されているの
は、ガラス材料からなる透明絶縁基板12(図5参照)
上に形成されたTFT(薄膜トランジスタ)アクティブ
マトリックスアレイ100であり、液晶表示パネルは、
このようなアレイがカラム(列)及びロウ(行)方向に
マトリックス状に配列されたものである。
FIG. 3 is a plan view showing a part of the liquid crystal panel according to the first embodiment of the present invention. FIG. 3 shows a transparent insulating substrate 12 made of a glass material (see FIG. 5).
The TFT (thin film transistor) active matrix array 100 formed on the liquid crystal display panel is
Such an array is arranged in a matrix in the column and row directions.

【0027】このマトリックスアレイ100は、複数の
データバス1と複数の画素とを備えている。各画素は、
2つの表示電極3,4と、これに組み合わされる4つの
スイッチングトランジスタ5〜8とからなっている。
The matrix array 100 comprises a plurality of data buses 1 and a plurality of pixels. Each pixel is
It is composed of two display electrodes 3 and 4 and four switching transistors 5 to 8 combined therewith.

【0028】各画素の表示電極3,4は、一対のアドレ
スバス2の間に配置され、スイッチングトランジスタ
5,6を介して一方のアドレスバスに接続され、スイッ
チングトランジスタ7,8を介して他方のアドレスバス
に接続される。同一画素ライン32上に並ぶ同一画素3
1内の2個の表示電極3,4の一方のアドレスバス側
は、スイッチングトランジスタ5,6を介して直近のア
ドレスバス2に接続されると共に、両表示電極3,4の
間を通るデータバス1に接続される。表示電極3,4の
他方のアドレスバス側は、スイッチングトランジスタ
7,8及び第1接続線9を介して、当該画素ラインの次
の2つの続く画素ラインの間に配置されているアドレス
バス2に接続されるとともに、スイッチングトランジス
タ7,8及び第2接続線10を介して、当該画素と同一
ラインの次の画素の間に配置されているデータバス1に
接続される。
The display electrodes 3 and 4 of each pixel are arranged between a pair of address buses 2 and are connected to one address bus via switching transistors 5 and 6 and to the other via switching transistors 7 and 8. Connected to address bus. Same pixel 3 arranged on the same pixel line 32
One address bus side of the two display electrodes 3 and 4 in 1 is connected to the nearest address bus 2 via the switching transistors 5 and 6, and a data bus passing between both display electrodes 3 and 4. Connected to 1. The other address bus side of the display electrodes 3 and 4 is connected via the switching transistors 7 and 8 and the first connection line 9 to the address bus 2 arranged between two subsequent pixel lines next to the pixel line concerned. In addition to being connected, the data bus 1 is connected via the switching transistors 7 and 8 and the second connection line 10 to the data bus 1 arranged between the pixel and the next pixel on the same line.

【0029】最後の画素ラインにあるすべての画素のス
イッチングトランジスタ7,8のゲートは、第1接続線
9を介して次のアレイ100の最初のアドレスバス2′
に接続され、画素ラインの最後にある不完全な画素のス
イッチングトランジスタ8のドレインは、その次のアレ
イ100の最初のデータバス1′に接続される。
The gates of the switching transistors 7, 8 of all the pixels in the last pixel line are connected via the first connecting line 9 to the first address bus 2'of the next array 100.
, The drain of the switching transistor 8 of the defective pixel at the end of the pixel line is connected to the first data bus 1 ′ of the next array 100.

【0030】図3において、表示電極3,4上のカラー
フィルタ要素の配列は、符号R,G,Bによって示され
ている。
In FIG. 3, the arrangement of the color filter elements on the display electrodes 3 and 4 is indicated by the reference signs R, G and B.

【0031】図3に示されている液晶パネルの動作は次
の通りである。
The operation of the liquid crystal panel shown in FIG. 3 is as follows.

【0032】マトリックス走査の1周期の間に、ビデオ
信号は各画素の任意の1対の表示電極3,4に2回供給
される。2つのビデオ信号のうち、第1ビデオ信号は、
スイッチングトランジスタ5,6を介して印加され、第
2ビデオ信号はトランジスタ7,8を介して印加され
る。第2ビデオ信号は1つの画素ライン32をアドレシ
ングするのに必要な時間だけ第1ビデオ信号に対して遅
れ方向にシフトされており、またマトリックスの各画素
31は最後的に第2ビデオ信号により駆動される。
During one period of matrix scanning, the video signal is supplied twice to any pair of display electrodes 3 and 4 of each pixel. The first of the two video signals is
The second video signal is applied via the switching transistors 5 and 6, and the second video signal is applied via the transistors 7 and 8. The second video signal is delayed with respect to the first video signal by the time required to address one pixel line 32, and each pixel 31 of the matrix is finally driven by the second video signal. To be done.

【0033】1対の表示電極3,4がスイッチングトラ
ンジスタ7,8を介して接続されるデータバス1又はア
ドレスバス2において開路故障が発生した場合には、第
1ビデオ信号のみがスイッチングトランジスタ5,6を
通じて表示電極3,4に供給される。他方、スイッチン
グトランジスタ5,6が接続されるデータバス1又はア
ドレスバス2において開路故障が発生した場合には、第
2ビデオ信号のみがこれらの表示電極3,4に供給され
ることになる。従って、データバス1又はアドレスバス
2における開路の発生は、それらの欠陥バスの接続され
た画素31の表示に欠陥を招来することはない。
When an open circuit failure occurs in the data bus 1 or the address bus 2 to which the pair of display electrodes 3 and 4 are connected via the switching transistors 7 and 8, only the first video signal is the switching transistor 5 and 5. It is supplied to the display electrodes 3 and 4 through 6. On the other hand, when an open circuit failure occurs in the data bus 1 or the address bus 2 to which the switching transistors 5 and 6 are connected, only the second video signal is supplied to these display electrodes 3 and 4. Therefore, the occurrence of an open circuit in the data bus 1 or the address bus 2 does not cause a defect in the display of the pixel 31 connected to the defective bus.

【0034】本発明による液晶カラーパネルのTFTマ
トリックスの任意の選択部分のレイアウトが図4に示さ
れている。
The layout of any selected portion of the TFT matrix of a liquid crystal color panel according to the present invention is shown in FIG.

【0035】図4には、データバス1、アドレスバス
2、表示電極3,4、スイッチングトランジスタ5,
6、スイッチングトランジスタ7,8、スイッチングト
ランジスタ5,6のゲート11をアドレスバス2に接続
させるための第1接続線9、及びスイッチングトランジ
スタ7,8のドレインをアドレスバス2に接続させるた
めの接続線10が示されている。
In FIG. 4, the data bus 1, the address bus 2, the display electrodes 3, 4, the switching transistor 5,
6, a switching transistor 7, 8, a first connection line 9 for connecting the gate 11 of the switching transistor 5, 6 to the address bus 2, and a connection line for connecting the drains of the switching transistors 7, 8 to the address bus 2. 10 is shown.

【0036】図4のA−A線に沿った液晶カラーパネル
の断面が図5に示されている。図5に示す構造は、以下
の方法で製作される。
A cross section of the liquid crystal color panel taken along the line AA of FIG. 4 is shown in FIG. The structure shown in FIG. 5 is manufactured by the following method.

【0037】ガラスからなる透明絶縁基板12上にクロ
ム膜を蒸着した後、このクロム膜をフォトリソグラフィ
法でパターニングし、アドレスバス2(図示されていな
い)及びスイッチングトランジスタ7,8のゲート11
を形成する。次に、ゲート誘電体として用いられるシリ
コン窒化膜13を蒸着する。このシリコン窒化膜13上
にアモルファスシリコン膜を蒸着し、フォトリソグラフ
ィ法でアモルファスシリコン膜をパターニングしてスイ
ッチングトランジスタの半導体領域14を形成する。次
に、透明なインジウム酸化膜を蒸着した後、フォトリソ
グラフィ法でパターニングして表示電極3,4を形成
し、モリブデンシリサイドフィルム15及びクロム膜1
6を連続して蒸着し、フォトリソグラフィ法でパターニ
ングしてスイッチングトランジスタのソース及びドレイ
ン電極と接続線(図5に示されていない)を形成する。
After depositing a chromium film on the transparent insulating substrate 12 made of glass, the chromium film is patterned by photolithography, and the address bus 2 (not shown) and the gates 11 of the switching transistors 7 and 8 are formed.
To form. Next, a silicon nitride film 13 used as a gate dielectric is deposited. An amorphous silicon film is vapor-deposited on the silicon nitride film 13, and the amorphous silicon film is patterned by a photolithography method to form a semiconductor region 14 of the switching transistor. Next, after depositing a transparent indium oxide film, patterning is performed by photolithography to form the display electrodes 3 and 4, and the molybdenum silicide film 15 and the chromium film 1 are formed.
6 is successively deposited and patterned by photolithography to form source and drain electrodes of the switching transistor and connection lines (not shown in FIG. 5).

【0038】続いて、保護誘電体として用いられるシリ
コン窒化膜17を蒸着し、フォトリソグラフィ法でパタ
ーニングしてスイッチングトランジスタ、アドレスバ
ス、スイッチングトランジスタ5,6のドレイン電極及
び接続線10に対するコンタクトウィンドウを形成す
る。
Subsequently, a silicon nitride film 17 used as a protective dielectric is deposited and patterned by photolithography to form contact windows for the switching transistors, address buses, drain electrodes of the switching transistors 5 and 6 and the connection line 10. To do.

【0039】次にアルミニウム膜を蒸着し、フォトリソ
グラフィ法でパターニングしてデータバス1及び第1接
続線9(図5に示されていない)を形成する。次に液晶
のオリエンテーション層としての役割を果たすように全
面にポリイミド層18が蒸着される。
Next, an aluminum film is deposited and patterned by photolithography to form the data bus 1 and the first connection line 9 (not shown in FIG. 5). Next, a polyimide layer 18 is vapor-deposited on the entire surface so as to serve as an orientation layer of the liquid crystal.

【0040】他方、図では上下反転されているが、透明
絶縁基板20上にフィルタ19が形成される。このフィ
ルタ19は液晶セルの共通電極としての役割を果たすイ
ンジウム酸化膜からなる透明導電膜により覆われ、透明
共通電極21が構成されている。この透明共通電極21
上にポリイミド層22が蒸着される。このポリイミド層
22は液晶のオリエンテーション層としての役割を果た
す。
On the other hand, the filter 19 is formed on the transparent insulating substrate 20, although it is turned upside down in the drawing. The filter 19 is covered with a transparent conductive film made of an indium oxide film that serves as a common electrode of the liquid crystal cell, and a transparent common electrode 21 is formed. This transparent common electrode 21
A polyimide layer 22 is deposited on top. The polyimide layer 22 serves as an orientation layer of liquid crystal.

【0041】アクティブマトリックス型カラー液晶表示
パネルの最後製造プロセスにおいて、TFTマトリック
ス側のポリイミド層18とフィルタ19側のポリイミド
層22との間に液晶23が充填される。
In the final manufacturing process of the active matrix type color liquid crystal display panel, the liquid crystal 23 is filled between the polyimide layer 18 on the TFT matrix side and the polyimide layer 22 on the filter 19 side.

【0042】本発明の上述した第1実施例において、図
3におけるスイッチングトランジスタ7,8のドレイン
は、当該画素とこの画素と同一画素ラインの次の画素と
の間に配置されたデータバスに接続される。しかし、図
示してはいないが、これらのトランジスタのドレイン
は、上述したデータバスに接続することなく、上記画素
と同一画素ラインの前の画素との間に配置されたデータ
バスに接続することもできる。
In the above-described first embodiment of the present invention, the drains of the switching transistors 7 and 8 in FIG. 3 are connected to the data bus arranged between the pixel concerned and the next pixel on the same pixel line as this pixel. To be done. However, although not shown, the drains of these transistors may be connected to a data bus arranged between the pixel and the previous pixel on the same pixel line without connecting to the data bus described above. it can.

【0043】図6は、本発明の第2実施例によるアクテ
ィブマトリックス型液晶表示パネルの部分平面図であ
る。第1実施例の場合は、同一画素31内の2つの表示
電極3,4の間をデータバス1が通るものであったが、
第2実施例の場合それとは異なり、2つの表示電極毎に
1本のデータバス1が通る構造を有する。なお第1実施
例においては、フィルタ19の配列が2画素ライン(I
〜II)毎に繰り返されるが、第2実施例においては、そ
れは4画素ライン(I〜IV)毎に反復的に繰り返され
る。
FIG. 6 is a partial plan view of an active matrix type liquid crystal display panel according to a second embodiment of the present invention. In the case of the first embodiment, the data bus 1 passes between the two display electrodes 3 and 4 in the same pixel 31, but
Unlike the case of the second embodiment, it has a structure in which one data bus 1 passes through every two display electrodes. In the first embodiment, the arrangement of the filters 19 is 2 pixel lines (I
~ II), but in the second embodiment it is repeated every 4 pixel lines (I-IV).

【0044】第2実施例においては、第1画素ラインI
では各画素31の第1及び第3スイッチングトランジス
タ5,6のドレインは、当該画素とこの画素と同一ライ
ンの前の画素との間を通るデータバス1に接続され、第
2及び第4スイッチングトランジスタ7,8のドレイン
は、当該画素とこの画素と同一画素ラインの次の画素と
の間を通るデータバス1に接続される。
In the second embodiment, the first pixel line I
Then, the drains of the first and third switching transistors 5 and 6 of each pixel 31 are connected to the data bus 1 that passes between the pixel and a previous pixel on the same line as this pixel, and the second and fourth switching transistors are connected. The drains of 7 and 8 are connected to the data bus 1 passing between the pixel concerned and the next pixel on the same pixel line as this pixel.

【0045】第2画素ラインIIでは、各画素の第1及び
第3スイッチングトランジスタ5,6のドレインは、接
続線10を介して、当該画素と同一画素ラインの前の画
素の表示電極3,4の間を通るデータバス1に接続さ
れ、第2及び第4スイッチングトランジスタ7,8のド
レインは、当該画素の表示電極3,4の間を通るデータ
バス1に接続される。
In the second pixel line II, the drains of the first and third switching transistors 5 and 6 of each pixel are connected via the connection line 10 to the display electrodes 3 and 4 of the previous pixel on the same pixel line as the pixel. And the drains of the second and fourth switching transistors 7 and 8 are connected to the data bus 1 passing between the display electrodes 3 and 4 of the pixel.

【0046】第3画素ラインIII では、第1画素ライン
Iとは反対に、第1及び第3スイッチングトランジスタ
5,6のドレインは、当該画素とこの画素と同一画素ラ
インの次の画素との間を通るデータバス1に接続され、
第2及び第4スイッチングトランジスタ7,8のドレイ
ンは、当該画素とこの画素と同一画素ラインの前の画素
との間を通るデータバス1に接続される。
In the third pixel line III, the first pixel line
Contrary to I, the drains of the first and third switching transistors 5, 6 are connected to the data bus 1 passing between the pixel concerned and the next pixel on the same pixel line as this pixel,
The drains of the second and fourth switching transistors 7 and 8 are connected to the data bus 1 that passes between the pixel concerned and the preceding pixel on the same pixel line as this pixel.

【0047】第4画素ラインIVでは、第1画素ラインI
とは反対に、第1及び第3スイッチングトランジスタ
5,6のドレインは、当該画素と同一画素ラインの表示
電極3,4の間を通るデータバス1に接続され、第2及
び第4スイッチングトランジスタ7,8のドレインは、
接続線10を介して、当該画素とこの画素と同一画素ラ
インの前の画素の表示電極3,4の間を通るデータバス
1に接続される。
In the fourth pixel line IV, the first pixel line I
On the contrary, the drains of the first and third switching transistors 5 and 6 are connected to the data bus 1 passing between the display electrodes 3 and 4 on the same pixel line as the pixel, and the second and fourth switching transistors 7 and 6 are connected. The drain of 8 is
It is connected via a connection line 10 to a data bus 1 passing between the pixel and the display electrodes 3 and 4 of the previous pixel on the same pixel line as this pixel.

【0048】各画素の第1及び第3スイッチングトラン
ジスタ5,6のゲートは、当該画素が配列された画素ラ
インと前の画素ラインとを通るデータバスに接続され、
第2及び第4スイッチングトランジスタ7,8のゲート
は、第1接続線9を介して、当該画素ラインの次の2つ
の続く画素の間を通るアドレスバスに接続され、最後の
画素ラインの第2及び第4スイッチングトランジスタ
7,8のゲートは、第1接続線9を介して、次のアレイ
の最初のアドレスバス2′に接続され、第2画素ライン
II及び第3画素ラインIII において、最初のスイッチン
グトランジスタ7は、前のアレイの最後のデータバス
1′に接続される。
The gates of the first and third switching transistors 5 and 6 of each pixel are connected to the data bus passing through the pixel line in which the pixel is arranged and the previous pixel line,
The gates of the second and fourth switching transistors 7, 8 are connected via a first connection line 9 to an address bus passing between two subsequent pixels of the pixel line in question and the second of the last pixel line. And the gates of the fourth switching transistors 7 and 8 are connected to the first address bus 2 ′ of the next array via the first connection line 9 and the second pixel line.
In II and the third pixel line III, the first switching transistor 7 is connected to the last data bus 1'of the previous array.

【0049】図7は、図6に基づいて設計されたアクテ
ィブマトリックス型液晶表示パネルのレイアウトを示す
ものである。図4の実施例においてはデータバス1が各
表示電極毎に通っているが、図7の実施例においてはそ
れとは異なり、2つの隣接する表示電極毎にデータバス
1が通り、データバス1が通らない表示電極3、4の間
は、第1接続線9が通る。
FIG. 7 shows a layout of an active matrix type liquid crystal display panel designed based on FIG. In the embodiment of FIG. 4, the data bus 1 passes through each display electrode, but unlike the embodiment of FIG. 7, the data bus 1 passes through every two adjacent display electrodes, and the data bus 1 The first connection line 9 passes between the display electrodes 3 and 4 that do not pass.

【0050】図8は、本発明の第3実施例によるアクテ
ィブマトリックス型液晶表示パネルの部分平面図であ
る。第3実施例は、第2実施例とほぼ類似の構造を有す
るが、アレイ100のフィルタ19(R,G,B)の配
列のみが異なるものである。
FIG. 8 is a partial plan view of an active matrix type liquid crystal display panel according to a third embodiment of the present invention. The third embodiment has a structure similar to that of the second embodiment, but is different only in the arrangement of the filters 19 (R, G, B) of the array 100.

【0051】図9は、本発明の第4実施例によるアクテ
ィブマトリックス型液晶表示パネルの部分平面図であ
る。第4実施例においては、データバス1が第2実施例
と同様に2つの画素電極毎に通り、カラーフィルタの配
列は第1実施例と同様に配列されている。
FIG. 9 is a partial plan view of an active matrix type liquid crystal display panel according to a fourth embodiment of the present invention. In the fourth embodiment, the data bus 1 passes through every two pixel electrodes as in the second embodiment, and the color filters are arranged in the same manner as in the first embodiment.

【0052】図9において、第1画素ラインIでは各画
素31の第1及び第3スイッチングトランジスタ5,6
のドレインは、接続線10を介して、当該画素とこの画
素と同一ラインの前の画素との間を通るデータバス1に
接続され、第2及び第4スイッチングトランジスタ7,
8のドレインは、接続線10を介して、当該画素とこの
画素と同一ラインの前の画素との間を通るデータバス1
に接続される。
In FIG. 9, the first and third switching transistors 5 and 6 of each pixel 31 are provided in the first pixel line I.
The drain of is connected to the data bus 1 passing between the pixel concerned and the preceding pixel on the same line as this pixel via the connection line 10, and the second and fourth switching transistors 7,
The drain of 8 passes through the connection line 10 between the pixel concerned and the preceding pixel on the same line as this data bus 1
Connected to.

【0053】第2ラインIIでは、各画素31の第1〜第
4スイッチングトランジスタ5〜8のドレインは、当該
画素の表示電極3,4の間を通るデータバス1に接続さ
れ、各画素の第2及び第4スイッチングトランジスタ
7,8のゲートは、接続線9を介して、当該画素ライン
と次の2つの続く画素ラインの間を通るアドレスバス2
に接続され、第2及び第4スイッチングトランジスタ
7,8のゲートは、次のアレイの最初のアドレスバス
2′に接続され、第2画素ラインIIの最後のトランジス
タ8は、当該アレイの最後のデータバスに接続される。
In the second line II, the drains of the first to fourth switching transistors 5 to 8 of each pixel 31 are connected to the data bus 1 passing between the display electrodes 3 and 4 of the pixel, and the first to fourth switching transistors 5 to 8 of the pixel 31 are connected. 2 and the gates of the fourth switching transistors 7 and 8 pass through the connection line 9 between the pixel line concerned and the next two succeeding pixel lines.
The gates of the second and fourth switching transistors 7 and 8 are connected to the first address bus 2'of the next array, and the last transistor 8 of the second pixel line II is connected to the last data of the array. Connected to the bus.

【0054】このように、第2ないし第4実施例におい
ては、2つの表示電極3,4毎にデータバス1が通る構
造をしており、この構造により開口率を増加させること
ができ、かつ第1実施例と同様にアドレスバス及びデー
タバスの冗長性を得ることができる。
As described above, in the second to fourth embodiments, the data bus 1 passes through every two display electrodes 3 and 4, and this structure can increase the aperture ratio, and The redundancy of the address bus and the data bus can be obtained as in the first embodiment.

【0055】図10は、第4実施例に基づいて設計され
た液晶表示パネルの部分レイアウト図であり、図11及
び図12は、図10のA−A′及びC−C線に沿った断
面図をそれぞれ示すものである。
FIG. 10 is a partial layout diagram of a liquid crystal display panel designed according to the fourth embodiment, and FIGS. 11 and 12 are cross-sectional views taken along the line AA ′ and CC of FIG. The figures are respectively shown.

【0056】なお、本発明の実施例において、第1接続
線9及び第2接続線10は、アクティブマトリックスの
製作の際、集積化することができるので、付加的な工数
を必要とすることはない。もし、他の技術工程が要求さ
れる場合には、スイッチングトランジスタ7,8は、レ
ーザを用いて接続線9,10を焼付けることにより、ア
ドレスバス及びデータバスから分離させることができ
る。
In the embodiment of the present invention, the first connecting line 9 and the second connecting line 10 can be integrated during the production of the active matrix, so that additional man-hours are not required. Absent. If other technological steps are required, the switching transistors 7, 8 can be separated from the address and data buses by burning the connecting lines 9, 10 with a laser.

【0057】[0057]

【発明の効果】本発明によれば、表示電極を2つのデー
タバスに接続することにより、データバスで開路が発生
した場合でも、画面上の画素ライン欠陥を除去すること
ができ、開口率を向上させ、これにより、画質を向上さ
せ、量産性に優れた液晶カラー表示パネルを製造するこ
とができる。
According to the present invention, by connecting the display electrodes to the two data buses, the pixel line defect on the screen can be removed even if an open circuit occurs in the data bus, and the aperture ratio can be improved. Therefore, it is possible to manufacture a liquid crystal color display panel having improved image quality and excellent mass productivity.

【図面の簡単な説明】[Brief description of drawings]

【図1】従来の三角形配列の画素を有するアクティブマ
トリックス型液晶表示パネルの部分平面図である。
FIG. 1 is a partial plan view of a conventional active matrix type liquid crystal display panel having pixels in a triangular arrangement.

【図2】従来の三角形配列の画素を有し、画素が2つの
アドレスバスに接続されるアクティブマトリックス型液
晶表示パネルの部分平面図である。
FIG. 2 is a partial plan view of an active matrix type liquid crystal display panel having pixels in a conventional triangular array, the pixels being connected to two address buses.

【図3】本発明の第1実施例による三角形配列の画素を
有するアクティブマトリックス型液晶表示パネルの部分
平面図である。
FIG. 3 is a partial plan view of an active matrix type liquid crystal display panel having pixels arranged in a triangle according to a first embodiment of the present invention.

【図4】本発明により設計されたTFTカラー液晶表示
パネルの部分レイアウト図である。
FIG. 4 is a partial layout diagram of a TFT color liquid crystal display panel designed according to the present invention.

【図5】図4のA−A′線に沿った断面図である。5 is a cross-sectional view taken along the line AA ′ of FIG.

【図6】本発明の第2実施例による三角形配列の画素を
有するアクティブマトリックス型液晶表示パネルの部分
平面図である。
FIG. 6 is a partial plan view of an active matrix type liquid crystal display panel having a triangular array of pixels according to a second embodiment of the present invention.

【図7】図6により設計されたTFTカラー液晶表示パ
ネルの部分レイアウト図である。
FIG. 7 is a partial layout diagram of the TFT color liquid crystal display panel designed according to FIG.

【図8】本発明の第3実施例による三角形配列の画素を
有するアクティブマトリックス型液晶表示パネルの部分
平面図である。
FIG. 8 is a partial plan view of an active matrix type liquid crystal display panel having a triangular array of pixels according to a third embodiment of the present invention.

【図9】本発明の第4実施例による三角形配列の画素を
有するアクティブマトリックス型液晶表示パネルの部分
平面図である。
FIG. 9 is a partial plan view of an active matrix type liquid crystal display panel having a triangular array of pixels according to a fourth embodiment of the present invention.

【図10】図9により設計されたTFTカラー液晶表示
パネルの部分レイアウト図である。
FIG. 10 is a partial layout diagram of the TFT color liquid crystal display panel designed according to FIG.

【図11】図10のA−A′線に沿った断面図である。11 is a cross-sectional view taken along the line AA ′ of FIG.

【図12】図10のC−C線に沿った断面図である。12 is a cross-sectional view taken along the line CC of FIG.

【符号の説明】[Explanation of symbols]

1,1′ データバス 2,2′ アドレスバス 3,4 表示電極 5〜8 スイッチングトランジスタ 9,10 接続線 11 ゲート 12,20 透明絶縁基板 13,17 シリコン窒化膜 14 半導体領域 15 モリブデンシリサイド膜 16 クロム膜 18,22 ポリイミド層 19 フィルタ 21 透明導電膜 23 液晶 31 画素 1,1 'data bus 2,2 'address bus 3,4 display electrode 5-8 switching transistors 9,10 connection line 11 gates 12, 20 Transparent insulating substrate 13,17 Silicon nitride film 14 Semiconductor area 15 Molybdenum silicide film 16 Chrome film 18,22 Polyimide layer 19 filters 21 Transparent conductive film 23 LCD 31 pixels

フロントページの続き (72)発明者 ボリス、ピー、チェルノロトフ ロシア共和国モスクワ、ビルディング、 302エー、アパートメント、105 (56)参考文献 特開 平2−110433(JP,A) 特開 昭64−37585(JP,A) 特開 平6−294972(JP,A) 特開 昭61−267782(JP,A) 特開 昭61−20091(JP,A) 特開 平4−110891(JP,A) (58)調査した分野(Int.Cl.7,DB名) G09G 3/36 G02F 1/133 G02F 1/136 Front page continuation (72) Inventor Boris, Py, Chernolotov Moscow, Russia, Building, 302 A, apartment, 105 (56) References JP-A 2-110433 (JP, A) JP-A 64-37585 (JP , A) JP-A-6-294972 (JP, A) JP-A-61-267782 (JP, A) JP-A-61-20091 (JP, A) JP-A-4-110891 (JP, A) (58) Fields surveyed (Int.Cl. 7 , DB name) G09G 3/36 G02F 1/133 G02F 1/136

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】透明絶縁基板(12)と、 上記透明絶縁基板(12)上に互いに平行に形成された
複数のアドレスバス(2)と、 上記アドレスバス(2)に直交するように交差して上記
透明絶縁基板(12)上に形成された複数のデータバス
(1)と、 それぞれ2つのビデオ信号印加用表示電極(3,4)及
び4つの画素駆動用スイッチングトランジスタ(5〜
8)を有し、上記アドレスバス(2)に平行に配列され
て複数の画素ライン(32)を形成し、上記透明絶縁基
板(12)上に形成された複数の画素(31)の表示電
極(3,4)の上部に上記アドレスバス(2)と同一方
向に複数のフィルタ要素が周期的に配列されて三角形配
列の画素を形成するための複数のフィルタ(19)と、 上記画素(31)の表示電極(3,4)と上記フィルタ
(19)との間に充填された液晶(23)と、 上記4つのスイッチングトランジスタ(5〜8)のうち
の第1及び第2スイッチングトランジスタ(5,6)を
介して上記表示電極(3,4)の間を通るデータバスに
欠陥が生じたとき、上記表示電極(3,4)に、第3及
び第4スイッチングトランジスタ(7,8)を介して
記表示電極(3,4)に隣接するデータバスからビデオ
信号を送るための第1接続線(9)と、 上記第1及び第2スイッチングトランジスタ(5,6)
を介して、上記表示電極(3,4)に接続されている隣
接するアドレスバスに欠陥が生じたとき、上記表示電極
(3,4)に、上記第3及び第4スイッチングトランジ
スタ(7,8)を介して、上記表示電極(3,4)に
接していないアドレスバスからアドレス信号を送るため
の第2接続線(10)と、 を備えたアクティブマトリックス型液晶表示パネル。
1. A transparent insulating substrate (12), a plurality of address buses (2) formed on the transparent insulating substrate (12) in parallel with each other, and intersecting the address bus (2) at right angles. A plurality of data buses (1) formed on the transparent insulating substrate (12), two video signal applying display electrodes (3, 4) and four pixel driving switching transistors (5
8) and arranged in parallel to the address bus (2) to form a plurality of pixel lines (32), and display electrodes of a plurality of pixels (31) formed on the transparent insulating substrate (12). A plurality of filters (19) for forming a triangular array of pixels by periodically arranging a plurality of filter elements in the same direction as the address bus (2) above (3, 4), and the pixel (31 Liquid crystal (23) filled between the display electrodes (3, 4) and the filter (19), and first and second switching transistors (5) of the four switching transistors (5-8). , 6) when a defect occurs in the data bus passing between the display electrodes (3, 4), the display electrodes (3, 4) are provided with the third and fourth switching transistors (7, 8). Over through
A first connection line (9) for sending a video signal from a data bus adjacent to the display electrodes (3, 4), and the first and second switching transistors (5, 6)
When a defect occurs in an adjacent address bus connected to the display electrode (3, 4) via the display electrode (3, 4), the display electrode (3, 4) is provided with the third and fourth switching transistors (7, 8). And a second connection line (10) for sending an address signal from an address bus which is not adjacent to the display electrodes (3, 4) via the above ), and an active matrix type liquid crystal display panel.
【請求項2】透明絶縁基板(12)と、 上記透明絶縁基板(12)上に互いに平行に形成された
複数のアドレスバス(2)と、 上記アドレスバス(2)に直交するように交差して上記
透明絶縁基板(12)上に形成された複数のデータバス
(1)と、 上記透明絶縁基板(12)上に形成された複数の画素
(31)及び種々のカラー成分を有する複数のフィルタ
要素を有し、上記複数の画素(31)のそれぞれは第1
及び第2表示電極(3,4)及び第1〜第4スイッチン
グトランジスタ(5〜8)を備え、上記第1及び第2表
示電極(3,4)は、隣接するアドレスバス(2)間に
画素ライン(32)を形成する2つのデータバス(1)
と2つのアドレスバス(2)との間でそのアドレスバス
の方向に隣接する領域に設けられ、第1及び第2スイッ
チングトランジスタ(5,7)のソースは、第1表示電
極(3)に接続され、第3及び第4スイッチングトラン
ジスタ(6,8)のソースは、第2表示電極(4)に接
続され、第1及び第3スイッチングトランジスタ(5,
6)のゲートは、当該画素(31)が配列された画素ラ
インと前の画素ラインとの間に配置されたアドレスバス
(2)に接続され、第1及び第3スイッチングトランジ
スタ(5,6)のドレインは、当該画素の第1及び第2
表示電極(3,4)の間を通るデータバス(1)に接続
され、上記画素ライン(32)に配列された画素(3
1)は、隣接する画素ラインの画素に対して画素の繰り
返しサイクルの1/2のピッチでシフトされ、上記複数
のフィルタ要素は、赤、緑及び青のフィルタ要素のライ
ンを形成するために、アドレスバス(2)と同一方向に
周期的に上記表示電極(3,4)上に配列され、2つの
第1フィルタ要素、2つの第2フィルタ要素、及び2つ
の第3フィルタ要素を含む2つの隣接する画素ライン中
の第1ラインでは、それぞれ2つの第1、第2及び第3
フィルタ要素の繰り返しサイクルが赤、緑及び青の順に
配列され、第2ラインでは、第1、第2及び第3フィル
タ要素の繰り返しサイクルが1つの第2フィルタ要素、
2つの第3フィルタ要素、2つの第1フィルタ要素、及
び1つの第2フィルタ要素の順に配列されているフィル
タ(19)と、 上記第1及び第2表示電極(3,4)と上記フィルタ
(19)との間に充填される液晶(23)とを備えたア
クティブマトリックス型液晶表示パネルにおいて、 各画素の第2及び第4スイッチングトランジスタ(7,
8)のゲートは、第1接続線(9)を介して当該画素ラ
インの次の2つの続く画素ライン間を通るアドレスバス
(2)に接続され、最後の画素ラインの画素の第2及び
第4スイッチングトランジスタ(7,8)のゲートは、
第1接続線(9)を介して次のアレイ(100)の最初
のアドレスバス(2′)に接続され、上記第2及び第4
スイッチングトランジスタ(7,8)のドレインは、第
2接続線(10)を介して当該画素(31)とこの画素
と同一画素ラインの次の画素ラインとの間に配置された
データバス(1)に接続され、2つの隣接するフィルタ
要素ラインのうちの第2ラインの最後のスイッチングト
ランジスタ(8)は、第2接続線(10)を介して次の
アレイの最初のデータバス(1′)に接続されているこ
とを特徴とするアクティブマトリックス型液晶表示パネ
ル。
2. A transparent insulating substrate (12), a plurality of address buses (2) formed on the transparent insulating substrate (12) in parallel with each other, and intersecting the address bus (2) at right angles. A plurality of data buses (1) formed on the transparent insulating substrate (12), a plurality of pixels (31) formed on the transparent insulating substrate (12), and a plurality of filters having various color components. An element, each of the plurality of pixels (31) having a first
And second display electrodes (3, 4) and first to fourth switching transistors (5 to 8), and the first and second display electrodes (3, 4) are provided between adjacent address buses (2). Two data buses (1) forming a pixel line (32)
And the two address buses (2) are provided in a region adjacent to each other in the direction of the address bus, and the sources of the first and second switching transistors (5, 7) are connected to the first display electrode (3). The sources of the third and fourth switching transistors (6, 8) are connected to the second display electrode (4), and the first and third switching transistors (5, 5) are connected.
The gate of 6) is connected to the address bus (2) arranged between the pixel line in which the pixel (31) is arranged and the previous pixel line, and the first and third switching transistors (5, 6). The drain of the first pixel of the pixel
The pixels (3) connected to the data bus (1) passing between the display electrodes (3, 4) and arranged in the pixel line (32).
1) is shifted with respect to the pixels of the adjacent pixel line by a pitch of ½ of the repeating cycle of the pixel, and the plurality of filter elements form a line of red, green and blue filter elements, Two address filters are arranged on the display electrodes (3, 4) periodically in the same direction as the address bus (2) and include two first filter elements, two second filter elements, and two third filter elements. In the first line of the adjacent pixel lines, there are two first, second and third lines, respectively.
The repeating cycle of the filter elements is arranged in the order of red, green and blue, and in the second line, the repeating cycle of the first, second and third filter elements is one second filter element,
A filter (19) in which two third filter elements, two first filter elements, and one second filter element are arranged in this order, the first and second display electrodes (3, 4), and the filter ( In the active matrix type liquid crystal display panel including a liquid crystal (23) filled between the second and fourth switching transistors (7, 19) of each pixel.
The gate of 8) is connected via a first connecting line (9) to an address bus (2) passing between two subsequent pixel lines of the pixel line in question, and the second and the second of the pixels of the last pixel line. The gates of the 4 switching transistors (7, 8) are
It is connected to the first address bus (2 ') of the next array (100) through the first connection line (9), and the second and fourth are connected.
A drain of the switching transistor (7, 8) has a data bus (1) arranged between the pixel (31) and a pixel line next to the same pixel line as this pixel via the second connection line (10). And the last switching transistor (8) of the second of the two adjacent filter element lines is connected to the first data bus (1 ') of the next array via the second connecting line (10). Active matrix liquid crystal display panel characterized by being connected.
【請求項3】透明絶縁基板(12)と、 上記透明絶縁基板(12)上に互いに平行に形成された
複数のアドレスバス(2)と、 上記アドレスバス(2)に直交するように交差して上記
透明絶縁基板(12)上に形成された複数のデータバス
(1)と、 上記透明絶縁基板(12)上に形成された複数の画素
(31)及び種々のカラー成分を有する複数のフィルタ
要素とを有し、各画素(31)は、第1及び第2表示電
極(3,4)と第1〜第4スイッチングトランジスタ
(5〜8)とを備え、第1及び第2スイッチングトラン
ジスタ(5,7)のソースは第1表示電極(3)に接続
され、第3及び第4スイッチングトランジスタ(6,
8)のソースは、第2表示電極(4)に接続され、第1
及び第3スイッチングトランジスタ(5,6)のゲート
は、当該画素(31)が配列された画素ライン(32)
と前の画素ラインとの間に配置されたアドレスバス
(2)に接続され、各画素ライン(32)に配列された
画素(31)は、隣接する画素ラインの画素に対して画
素の繰り返しサイクルの1/2のピッチでシフトされ、
上記複数のフィルタ要素は、赤、緑及び青のフィルタ要
素のラインを形成するために、アドレスバス(2)と同
一方向に周期的に上記表示電極(3,4)上に配列さ
れ、2つの第1フィルタ要素、2つの第2フィルタ要
素、及び2つの第3フィルタ要素を含む2つの隣接する
フィルタ要素ライン中の第1ラインでは、第1、第2及
び第3フィルタ要素の繰り返しサイクルがそれぞれ2つ
の第1、第2及び第3フィルタ要素の順に配列され、第
2ラインでは第1、第2及び第3フィルタ要素の繰り返
しサイクルが、1つの第2フィルタ要素、2つの第3フ
ィルタ要素、2つの第1フィルタ要素、及び1つの第2
フィルタ要素の順に配列される、フィルタ(19)と、 上記第1及び第2表示電極(3,4)とフィルタとの間
に充填される液晶(23)と を備えたアクティブマトリックス型液晶表示パネルにお
いて、 隣接する画素ライン(32)中の1ラインにおいて、各
画素の第1及び第2表示電極(3,4)は、2つのデー
タバス(1)と2つのアドレスバス(2)との間の1つ
の領域にアドレスバス(1)と同一の方向に配列され、
他のラインにおいて、上記表示電極(3,4)は、2つ
のデータバス(1)と2つのアドレスバス(2)との間
の領域にアドレスバス(1)と同一の方向に隣接する画
素の表示電極(3,4)のいずれかと配列され、上記ラ
インの各画素の第1及び第3スイッチングトランジスタ
(5,6)のドレインは、当該画素とこの画素と同一ラ
インの画素との間を通るデータバス(1)に接続され、
第2及び第4スイッチングトランジスタ(7,8)のド
レインは、当該画素とこの画素と同一ラインの次の画素
との間を通るデータバス(1)に接続され、上記画素ラ
インの前のラインにおいて各画素の第1及び第3スイッ
チングトランジスタ(5,6)のドレインは、当該画素
の表示電極(3,4)の間を通るデータバスに接続さ
れ、第2及び第4スイッチングトランジスタ(7,8)
のドレインは、第2接続線(10)を介して当該画素と
同一のラインの前の画素の表示電極(3,4)との間を
通るデータバス(1)に接続され、上記他の画素ライン
において各画素の第1及び第3スイッチングトランジス
タ(5,6)のドレインは、第2接続線(10)を介し
て当該画素と同一ラインの前の画素の表示電極(3,
4)の間を通るデータバス(1)に接続され、第2及び
第4スイッチングトランジスタ(7,8)のドレイン
は、当該画素の表示電極(3,4)の間を通るデータバ
スに接続され、上記他の画素ラインの次のラインにおい
て各画素の第1及び第3スイッチングトランジスタ
(5,6)のドレインは、当該画素とこの画素と同一ラ
インの次の画素との間を通るデータバス(1)に接続さ
れ、第2及び第4スイッチングトランジスタ(7,8)
のドレインは、当該画素とこの画素と同一ラインの前の
画素との間を通るデータバスに接続され、各画素の第2
及び第4スイッチングトランジスタ(7,8)のゲート
は、第1接続線(9)を介して当該画素ラインの次の2
つの続く画素ラインの間を通るアドレスバス(2)に接
続され、最後の画素ラインの画素の第2及び第4スイッ
チングトランジスタ(7,8)のゲートは、第1接続線
(9)を介して次のアレイ(100)の最初のアドレス
バス(2´)に接続され、2つの隣接するフィルタ要素
ラインのうちの第2ラインの最初のスイッチングトラン
ジスタ(7)は、前のアレイの最後のデータバス(1
´)に接続されていることを特徴とするアクティブマト
リックス型液晶表示パネル。
3. A transparent insulating substrate (12), a plurality of address buses (2) formed on the transparent insulating substrate (12) in parallel with each other, and intersecting the address bus (2) at right angles. A plurality of data buses (1) formed on the transparent insulating substrate (12), a plurality of pixels (31) formed on the transparent insulating substrate (12), and a plurality of filters having various color components. And each pixel (31) includes first and second display electrodes (3, 4) and first to fourth switching transistors (5 to 8), and first and second switching transistors ( The sources of 5, 7) are connected to the first display electrode (3), and the third and fourth switching transistors (6, 6)
The source of 8) is connected to the second display electrode (4),
And the gates of the third switching transistors (5, 6) have pixel lines (32) in which the pixels (31) are arranged.
Pixels (31) connected to the address bus (2) arranged between the pixel line and the previous pixel line and arranged in each pixel line (32) have a pixel repeating cycle with respect to a pixel of an adjacent pixel line. Is shifted by half the pitch of
The plurality of filter elements are arranged on the display electrodes (3, 4) periodically in the same direction as the address bus (2) to form a line of red, green and blue filter elements, and two filter elements are arranged. In a first line of two adjacent filter element lines comprising a first filter element, two second filter elements and two third filter elements, a repeating cycle of the first, second and third filter elements respectively The two first, second and third filter elements are arranged in order, and in the second line, the repeating cycle of the first, second and third filter elements is one second filter element, two third filter elements, Two first filter elements and one second
Active matrix liquid crystal display panel comprising a filter (19) arranged in the order of filter elements, and a liquid crystal (23) filled between the first and second display electrodes (3, 4) and the filter. In one line of the adjacent pixel lines (32), the first and second display electrodes (3, 4) of each pixel are between the two data buses (1) and the two address buses (2). Are arranged in the same direction as the address bus (1) in one area of
In the other line, the display electrodes (3, 4) are provided in the area between the two data buses (1) and the two address buses (2) in the pixel adjacent to the address bus (1) in the same direction. The drains of the first and third switching transistors (5, 6) of each pixel of the line arranged with any of the display electrodes (3, 4) pass between the pixel and a pixel of the same line. Connected to the data bus (1),
The drains of the second and fourth switching transistors (7, 8) are connected to the data bus (1) passing between the pixel concerned and the next pixel on the same line as this pixel, and in the line before the pixel line. The drains of the first and third switching transistors (5, 6) of each pixel are connected to the data bus passing between the display electrodes (3, 4) of the pixel, and the second and fourth switching transistors (7, 8) are connected. )
Is connected to the data bus (1) passing between the display electrode (3, 4) of the previous pixel on the same line as the pixel via the second connection line (10), and is connected to the other pixel. The drains of the first and third switching transistors (5, 6) of each pixel on the line are connected to the display electrodes (3, 6) of the previous pixel on the same line as the pixel via the second connection line (10).
4) connected to the data bus (1), and the drains of the second and fourth switching transistors (7, 8) are connected to the data bus passing between the display electrodes (3, 4) of the pixel. , The drains of the first and third switching transistors (5, 6) of each pixel on the line next to the other pixel line pass between the pixel and the next pixel on the same line as this pixel ( 1) connected to the second and fourth switching transistors (7, 8)
Has a drain connected to a data bus passing between the pixel concerned and a preceding pixel on the same line as this pixel,
And the gates of the fourth switching transistors (7, 8) are connected to the next 2 of the pixel line via the first connection line (9).
The gates of the second and fourth switching transistors (7, 8) of the pixels of the last pixel line, which are connected to the address bus (2) passing between two successive pixel lines, are connected via the first connection line (9). Connected to the first address bus (2 ') of the next array (100), the first switching transistor (7) of the second of the two adjacent filter element lines is the last data bus of the previous array. (1
An active matrix type liquid crystal display panel characterized by being connected to ???
【請求項4】透明絶縁基板(12)と、 上記透明絶縁基板(12)上に互いに平行に形成された
複数のアドレスバス(2)と、 上記アドレスバス(2)に直交するように交差して上記
透明絶縁基板(12)上に形成された複数のデータバス
(1)と、 上記透明絶縁基板(12)上に形成された複数の画素
(31)及び種々のカラー成分を有する複数のフィルタ
要素とを有し、各画素(31)は、第1及び第2表示電
極(3,4)と第1〜第4スイッチングトランジスタ
(5〜8)とを備え、第1及び第2スイッチングトラン
ジスタ(5,7)のソースは、第1表示電極(3)に接
続され、第3及び第4スイッチングトランジスタ(6,
8)のソースは第2表示電極(4)に接続され、第1及
び第3スイッチングトランジスタ(5,6)のゲート
は、当該画素(31)が配列された画素ライン(32)
と前の画素ラインとの間に配置されたアドレスバス
(2)に接続され、各画素ライン(32)に配列された
画素(31)は、隣接する画素ラインの画素に対して画
素の繰り返しサイクルの1/2のピッチでシフトされ、
上記複数のフィルタ要素は、赤、緑及び青のフィルタ要
素のラインを形成するために、アドレスバス(2)と同
一方向に周期的に配列される、フィルタ(19)と、 上記第1及び第2表示電極(3,4)とフィルタ(1
9)との間に充填される液晶(23)と を備えたアクティブマトリックス型液晶表示パネルにお
いて、 2つの第1フィルタ要素、2つの第2フィルタ要素、及
び2つの第3フィルタ要素を含む2つの隣接するフィル
タ要素ラインのうちの第1ラインでは、第1、第2及び
第3フィルタ要素の繰り返しサイクルが1つの第2フィ
ルタ要素と、2つの第3フィルタ要素、2つの第1フィ
ルタ要素、及び1つの第2フィルタ要素の順に配列さ
れ、第2ラインでは、第1、第2及び第3フィルタ要素
の繰り返しサイクルが、それぞれ2つの第1フィルタ要
素、2つの第2フィルタ要素、及び2つの第3フィルタ
要素の順に配列され、1ラインにおいて上記表示電極
(3,4)は、2つのデータバス(1)と2つのアドレ
スバス(2)との間の領域にアドレスバス(2)と同一
の方向に隣接する画素の表示電極(3,4)のうちの1
つと配列され、隣接する画素ラインのうちの他のライン
において各画素の表示電極(3,4)は両方が2つのデ
ータバス(1)と2つのアドレスバス(2)との間の1
つの領域にアドレスバス(2)と同一の方向に配列さ
れ、 上記1つのラインの各画素の第1及び第3スイッチング
トランジスタ(5,6)のドレインは、当該画素の第1
及び第2表示電極(3,4)の間を通るデータバス
(1)に接続され、第2及び第4スイッチングトランジ
スタ(7,8)のドレインは、第2接続線(10)を介
して当該画素と同一ラインの前の画素の第1及び第2表
示電極(3,4)の間を通るデータバス(1)に接続さ
れ、上記画素ラインの前のラインにおいて各画素の第1
及び第3スイッチングトランジスタ(5,6)のドレイ
ンは、第2接続線(10)を介して当該画素とこの画素
と同一ラインの次の画素との間を通るデータバス(1)
に接続され、第2及び第4スイッチングトランジスタ
(7,8)のドレインは、第2接続線(10)を介して
当該画素とこの画素と同一ラインの前の画素との間を通
るデータバス(1)に接続され、上記他の画素ラインに
おいて各画素の第1及び第3スイッチングトランジスタ
(5,6)のドレインは、第2接続線(10)を介して
当該画素とこの画素と同一ラインの前の画素との間を通
るデータバス(1)に接続され、第2及び第4スイッチ
ングトランジスタ(7,8)のドレインは、第2接続線
(10)を介して当該画素とこの画素と同一ラインの次
の画素との間を通るデータバス(1)に接続され、上記
他の画素ラインの次のラインにおいて画素の第1及び第
3スイッチングトランジスタ(5,6)のドレインは、
第2接続線(10)を介して、当該画素と同一ラインの
前の画素の第1及び第2表示電極(3,4)間を通るデ
ータバス(1)に接続され、第2及び第4スイッチング
トランジスタ(7,8)のドレインは、当該画素の第1
及び第2表示電極(3,4)の間を通るデータバスに接
続され、各画素の第2及び第4スイッチングトランジス
タ(7,8)のゲートは、第1接続線(9)を介して、
当該画素ラインの次の2つの続く画素ライン間を通るア
ドレスバス(2,2′)に接続され、最後の画素ライン
の第2及び第4スイッチングトランジスタ(7,8)の
ゲートは、第1接続線(9)を介して、次のアレイ(1
00)の最初のアドレスバス(2′)に接続され、2つ
の隣接する画素ラインのうちの第1ラインの最初のスイ
ッチングトランジスタ(7)は、前のアレイの最後のデ
ータバス(1′)に接続されていることを特徴とするア
クティブマトリックス型液晶表示パネル。
4. A transparent insulating substrate (12), a plurality of address buses (2) formed on the transparent insulating substrate (12) in parallel with each other, and intersecting the address bus (2) at right angles. A plurality of data buses (1) formed on the transparent insulating substrate (12), a plurality of pixels (31) formed on the transparent insulating substrate (12), and a plurality of filters having various color components. And each pixel (31) includes first and second display electrodes (3, 4) and first to fourth switching transistors (5 to 8), and first and second switching transistors ( The sources of the transistors 5, 7 are connected to the first display electrode 3, and the third and fourth switching transistors 6,
The source of 8) is connected to the second display electrode (4), and the gates of the first and third switching transistors (5, 6) are connected to the pixel line (32) in which the pixel (31) is arranged.
Pixels (31) connected to the address bus (2) arranged between the pixel line and the previous pixel line and arranged in each pixel line (32) have a pixel repeating cycle with respect to a pixel of an adjacent pixel line. Is shifted by half the pitch of
The plurality of filter elements are periodically arranged in the same direction as the address bus (2) to form a line of red, green and blue filter elements; 2 Display electrodes (3, 4) and filter (1
In an active matrix type liquid crystal display panel having a liquid crystal (23) filled in between 9) and 2) two filter elements including two first filter elements, two second filter elements and two third filter elements. In the first of the adjacent filter element lines, the repeating cycle of the first, second and third filter elements is one second filter element, two third filter elements, two first filter elements, and Arranged in order of one second filter element, and in the second line, a repeating cycle of the first, second and third filter elements comprises two first filter elements, two second filter elements and two second filter elements, respectively. The display electrodes (3, 4) are arranged in the order of three filter elements, and in one line, the display electrodes (3, 4) are arranged in an area between the two data buses (1) and the two address buses (2). One of the display electrodes (3, 4) of the pixels adjacent in the same direction as the dress bus (2)
And the display electrodes (3, 4) of each pixel are arranged between two data buses (1) and two address buses (2) in another line of adjacent pixel lines.
The drains of the first and third switching transistors (5, 6) of each pixel of the one line are arranged in the same direction as the address bus (2) in one region, and are arranged in the same direction as the first bus of the pixel.
And the drains of the second and fourth switching transistors (7, 8) connected to the data bus (1) passing between the first and second display electrodes (3, 4) via the second connection line (10). It is connected to the data bus (1) passing between the first and second display electrodes (3, 4) of the previous pixel on the same line as the pixel, and the first of each pixel on the line before the pixel line.
And the drains of the third switching transistors (5, 6) pass through the second connection line (10) between the pixel concerned and the next pixel on the same line as this data bus (1).
And the drains of the second and fourth switching transistors (7, 8) are connected to the data bus (between the pixel and the previous pixel on the same line as this pixel via the second connection line (10). 1), the drains of the first and third switching transistors (5, 6) of each pixel in the other pixel line are connected to the same pixel as this pixel via the second connection line (10). The drains of the second and fourth switching transistors (7, 8), which are connected to the data bus (1) passing between the pixel and the previous pixel, are the same as the pixel and this pixel via the second connection line (10). The drain of the first and third switching transistors (5, 6) of the pixel in the line next to the other pixel line is connected to the data bus (1) passing through to the pixel next to the line.
It is connected to the data bus (1) passing between the first and second display electrodes (3, 4) of the previous pixel on the same line as the pixel via the second connection line (10), and the second and fourth The drain of the switching transistor (7, 8) is the first of the pixel.
And a gate of the second and fourth switching transistors (7, 8) of each pixel, which are connected to a data bus passing between the second display electrodes (3, 4), via a first connection line (9).
The gates of the second and fourth switching transistors (7, 8) of the last pixel line are connected to the first connection, which is connected to the address bus (2, 2 ') passing between two subsequent pixel lines of the pixel line. The next array (1
00) first address bus (2 '), the first switching transistor (7) of the first of the two adjacent pixel lines is connected to the last data bus (1') of the previous array. Active matrix liquid crystal display panel characterized by being connected.
【請求項5】透明絶縁基板(12)と、 上記透明絶縁基板(12)上に互いに平行に形成された
複数のアドレスバス(2)と、 上記アドレスバス(2)に直交するように交差して上記
透明絶縁基板(12)上に形成された複数のデータバス
(1)と、 上記透明絶縁基板(12)上に形成された複数の画素
(31)及び種々のカラー成分を有する複数のフィルタ
要素とを有し、各画素(31)は、第1及び第2表示電
極(3,4)と第1〜第4スイッチングトランジスタ
(5〜8)とを備え、第1及び第2スイッチングトラン
ジスタ(5,7)のソースは第1表示電極(3)に接続
され、第3及び第4スイッチングトランジスタ(6,
8)のソースは第2表示電極(4)に接続され、第1及
び第3スイッチングトランジスタ(5,6)のゲート
は、当該画素(31)が配列された画素ライン(32)
と前の画素ラインとの間に配置されたアドレスバス
(2)に接続され、各画素ライン(32)に配列された
画素(31)は、隣接する画素ラインの画素に対して画
素の繰り返しサイクルの1/2のピッチでシフトされ、
上記複数のフィルタ要素は、赤、緑及び青のフィルタ要
素のラインを形成するために、アドレスバス(2)と同
一方向に周期的に上記第1及び第2表示電極(3,4)
上に配列され、2つの第1フィルタ要素と2つの第2フ
ィルタ要素及び2つの第3フィルタ要素を含む2つの隣
接するフィルタ要素ラインのうちの第1ラインでは、第
1フィルタ要素、第2フィルタ要素及び第3フィルタ要
素の繰り返しサイクルが赤、緑及び青の順に配列され、
第2ラインでは、第1フィルタ要素、第2フィルタ要素
及び第3フィルタ要素の繰り返しサイクルが1つの第2
フィルタ要素、2つの第3フィルタ要素、2つの第1フ
ィルタ要素、及び1つの第2要素の順に配列されてい
る、フィルタ(19)と、 上記第1及び第2表示電極(3,4)と上記フィルタ
(19)との間に充填される液晶(23)と を備えたアクティブマトリックス型液晶表示パネルにお
いて、 隣接する画素ライン(32)のうちの1ラインにおい
て、各画素の第1及び第2表示電極(3,4)は、2つ
のデータバス(1)と2つのアドレスバス(2)との間
の1つの領域にアドレスバス(1)と同一の方向に配列
され、他のラインにおいて、第1及び第2表示電極
(3,4)は、2つのデータバス(1)と2つのアドレ
スバス(2)との間の1つの領域にアドレスバス(1)
と同一の方向に隣接する画素の電極(3,4)のうちの
1つと配列され、上記1つのラインの各画素の第1及び
第3スイッチングトランジスタ(5,6)のドレイン
は、第2接続線(10)を介して、当該画素とこの当該
画素と同一ラインの前の画素との間を通るデータバス
(1)に接続され、第2及び第4スイッチングトランジ
スタ(7,8)のドレインは、第2接続線(10)を介
して、当該画素とこの当該画素と同一ラインの前の画素
との間を通るデータバス(1)に接続され、上記画素ラ
インの次のラインにおいて各画素の第1ないし第4スイ
ッチングトランジスタ(5〜8)のドレインは、当該画
素の第1及び第2表示電極(3,4)の間を通るデータ
バス(1)に接続され、各画素の第2及び第4スイッチ
ングトランジスタ(7,8)のゲートは、第1接続線
(9)を介して、当該画素ラインの次の2つの続く画素
ラインの間を通るアドレスバス(2)に接続され、最後
の画素ラインの第2及び第4スイッチングトランジスタ
(7,8)のゲートは、第1接続線(9)を介して、次
のアレイの最初のアドレスバス(2′)に接続され、2
つの隣接する画素ラインのうちの第2ラインの最後のス
イッチングトランジスタ(7)のドレインは、当該アレ
イの最後のデータバス(1′)に接続されていることを
特徴とするアクティブマトリックス型液晶表示パネル。
5. A transparent insulating substrate (12), a plurality of address buses (2) formed on the transparent insulating substrate (12) in parallel with each other, and intersecting the address bus (2) at right angles. A plurality of data buses (1) formed on the transparent insulating substrate (12), a plurality of pixels (31) formed on the transparent insulating substrate (12), and a plurality of filters having various color components. And each pixel (31) includes first and second display electrodes (3, 4) and first to fourth switching transistors (5 to 8), and first and second switching transistors ( The sources of 5, 7) are connected to the first display electrode (3), and the third and fourth switching transistors (6, 6)
The source of 8) is connected to the second display electrode (4), and the gates of the first and third switching transistors (5, 6) are connected to the pixel line (32) in which the pixel (31) is arranged.
Pixels (31) connected to the address bus (2) arranged between the pixel line and the previous pixel line and arranged in each pixel line (32) have a pixel repeating cycle with respect to a pixel of an adjacent pixel line. Is shifted by half the pitch of
The plurality of filter elements periodically form the first and second display electrodes (3, 4) in the same direction as the address bus (2) to form a line of red, green and blue filter elements.
The first line of the two adjacent filter element lines arranged above and including the two first filter elements, the two second filter elements and the two third filter elements comprises a first filter element, a second filter The repeating cycle of the element and the third filter element is arranged in the order red, green and blue,
In the second line, the repeating cycle of the first filter element, the second filter element and the third filter element is one second cycle.
A filter (19), in which a filter element, two third filter elements, two first filter elements, and one second element are arranged in this order; and the first and second display electrodes (3, 4) In an active matrix liquid crystal display panel comprising a liquid crystal (23) filled between the filter (19) and one of adjacent pixel lines (32), a first and a second pixel of each pixel are provided. The display electrodes (3, 4) are arranged in the same direction as the address bus (1) in one region between the two data buses (1) and the two address buses (2), and in other lines, The first and second display electrodes (3, 4) have an address bus (1) in a region between the two data buses (1) and two address buses (2).
And the drains of the first and third switching transistors (5, 6) of each pixel of the one line, which are arranged with one of the electrodes (3, 4) of the adjacent pixels in the same direction as the second connection. The drains of the second and fourth switching transistors (7, 8) are connected via a line (10) to a data bus (1) passing between the pixel concerned and a previous pixel on the same line as the pixel concerned. , Connected to a data bus (1) passing between the pixel and a previous pixel on the same line as the pixel via the second connection line (10), and connecting each pixel on the line next to the pixel line. The drains of the first to fourth switching transistors (5 to 8) are connected to the data bus (1) passing between the first and second display electrodes (3, 4) of the pixel, and the drain and Fourth switching transistor (7 The gate of 8) is connected via a first connection line (9) to an address bus (2) passing between two subsequent pixel lines of the pixel line in question, and a second and a second of the last pixel line. The gates of the four switching transistors (7, 8) are connected to the first address bus (2 ') of the next array via the first connection line (9), and
An active matrix liquid crystal display panel, characterized in that the drain of the last switching transistor (7) of the second line of the two adjacent pixel lines is connected to the last data bus (1 ') of the array. .
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