JP3452921B2 - 繰り返し性セルを含むモノリシックチップの集積回路 - Google Patents
繰り返し性セルを含むモノリシックチップの集積回路Info
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- cell
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0643—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain
- H03M1/0646—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain by analogue redistribution among corresponding nodes of adjacent cells, e.g. using an impedance network connected among all comparator outputs in a flash converter
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
発明の背景
1.発明の技術分野
本発明は、正常な回路動作のために整合されるべく設
計された繰り返し性（反復性）のセル（repetitive cel
ls）を含むモノリシックチップの集積回路（IC）に関す
る。さらに詳しくは、本発明は、不整合なセルが回路動
作に与える悪影響を低減する手段を備えた集積回路に関
するものである。
計された繰り返し性（反復性）のセル（repetitive cel
ls）を含むモノリシックチップの集積回路（IC）に関す
る。さらに詳しくは、本発明は、不整合なセルが回路動
作に与える悪影響を低減する手段を備えた集積回路に関
するものである。
2.先行技術の説明
指定された回路動作を保証するために、整合された様
式で性能を発揮するように設計された多数の繰り返し性
セルを備えた多種の集積回路が現存する。このようなセ
ルでは、例えば対応する出力信号を発生するための電流
源の近くに配置される抵抗等のインピーダンス素子を、
しばしば含有している。A/D変換器及びD/A変換器は、上
記のような繰り返し性セルをしばしば組み入れるデバイ
スの一例である。
式で性能を発揮するように設計された多数の繰り返し性
セルを備えた多種の集積回路が現存する。このようなセ
ルでは、例えば対応する出力信号を発生するための電流
源の近くに配置される抵抗等のインピーダンス素子を、
しばしば含有している。A/D変換器及びD/A変換器は、上
記のような繰り返し性セルをしばしば組み入れるデバイ
スの一例である。
上記のような集積回路に伴ってしばしば生じる一つの
問題は、実際のデバイスでは、実際のセルの間の整合性
が必要なものより低いため、上記デバイスは満足の行く
性能を発揮できないということである。例えば、フラッ
シュタイプ（the flash type）のA/D変換器では、上記
変換器の中で従来通りに用いられるコンパレータの一部
を形成している繰り返し性セルの間に不整合があると、
デジタル出力の微分及び積分（the differential and i
ntegral）直線性に悪影響を及ぼす。したがって、上記
集積回路を有する加工処理されたモノリシックチップで
あればどのようなものであっても、幾つかの回路素子の
パラメータが名目より少し狂うことによって生じるラン
ダムな複数の不整合のために、高品位な動作のための規
格を満足させる部品の数は、望まれるよりもずっと少な
くなることが起こり得る。
問題は、実際のデバイスでは、実際のセルの間の整合性
が必要なものより低いため、上記デバイスは満足の行く
性能を発揮できないということである。例えば、フラッ
シュタイプ（the flash type）のA/D変換器では、上記
変換器の中で従来通りに用いられるコンパレータの一部
を形成している繰り返し性セルの間に不整合があると、
デジタル出力の微分及び積分（the differential and i
ntegral）直線性に悪影響を及ぼす。したがって、上記
集積回路を有する加工処理されたモノリシックチップで
あればどのようなものであっても、幾つかの回路素子の
パラメータが名目より少し狂うことによって生じるラン
ダムな複数の不整合のために、高品位な動作のための規
格を満足させる部品の数は、望まれるよりもずっと少な
くなることが起こり得る。
繰り返し性セルの間の不整合についての、この問題を
解決するために、幾つかの試みがなされてきたが、その
ような試みの結果は満足の行くものではなかった。した
がって、改善された技術を用いることによって上記不整
合の影響を実質的に低減することが、本発明の主な目的
となる。
解決するために、幾つかの試みがなされてきたが、その
ような試みの結果は満足の行くものではなかった。した
がって、改善された技術を用いることによって上記不整
合の影響を実質的に低減することが、本発明の主な目的
となる。
発明の概要
この後詳しく説明することとなるが、本発明の具体例
の内で、現在のところより模範的であるとされる一の具
体例においては、抵抗の形をとる各インピーダンス素子
を通過する電流を出力するための繰り返し性セルの間の
不整合の影響は、セル抵抗の対応する端子間に接続され
た各補償抵抗を有したインピーダンス回路網を付加する
ことによって、かなり低減される。もし、上記セルが完
全に整合していたら、上記の付加された回路網は全く電
流を流さず、したがって回路の動作に影響を与えない。
しかしながら、もし、幾つかの繰り返し性セルの中の幾
つかの素子が不完全に製造されたためにある程度の不整
合が発生したなら（これはしばしば起きることだが）、
上記の付加回路網の中の素子は、上記不整合によって上
記デバイスの性能に与えられる悪影響を低減するのに必
要なだけの電流を流す。さらに詳しくは、付加された上
記インピーダンス回路網は、信号構成部分のための上記
セルのゲインに比べて、エラー構成部分に対応した上記
セルの有効ゲインを低減するゲイン選択回路を形成す
る。したがって、上記エラー構成部分は、上記信号構成
部分よりも小さなゲインを受け、これにより上記エラー
が相対的に抑制される。
の内で、現在のところより模範的であるとされる一の具
体例においては、抵抗の形をとる各インピーダンス素子
を通過する電流を出力するための繰り返し性セルの間の
不整合の影響は、セル抵抗の対応する端子間に接続され
た各補償抵抗を有したインピーダンス回路網を付加する
ことによって、かなり低減される。もし、上記セルが完
全に整合していたら、上記の付加された回路網は全く電
流を流さず、したがって回路の動作に影響を与えない。
しかしながら、もし、幾つかの繰り返し性セルの中の幾
つかの素子が不完全に製造されたためにある程度の不整
合が発生したなら（これはしばしば起きることだが）、
上記の付加回路網の中の素子は、上記不整合によって上
記デバイスの性能に与えられる悪影響を低減するのに必
要なだけの電流を流す。さらに詳しくは、付加された上
記インピーダンス回路網は、信号構成部分のための上記
セルのゲインに比べて、エラー構成部分に対応した上記
セルの有効ゲインを低減するゲイン選択回路を形成す
る。したがって、上記エラー構成部分は、上記信号構成
部分よりも小さなゲインを受け、これにより上記エラー
が相対的に抑制される。
本発明のその他の目的、観点及び利点は、添附の図面
及び現在の好適具体例についての以下の詳細な記載から
明らかとなるであろう。
及び現在の好適具体例についての以下の詳細な記載から
明らかとなるであろう。
図面の簡単な説明
図１は、モノリシックチップ上に形成された集積回路
中の繰り返し性セルの素子と、不整合の影響を低減する
ための付加抵抗回路網とをともに示した概略図である。
中の繰り返し性セルの素子と、不整合の影響を低減する
ための付加抵抗回路網とをともに示した概略図である。
図２は、図１に示したような繰り返し性セルを用いた
フラッシュタイプのA/D変換器の構造を示す概略図であ
る。
フラッシュタイプのA/D変換器の構造を示す概略図であ
る。
図３は、図１に示した繰り返し性セルの基本的な抵抗
配列からなる等価ハーフ回路の概略図である。
配列からなる等価ハーフ回路の概略図である。
図４は、図３と同様な等価ハーフ回路を示した概略図
であるが、補償抵抗の回路網を付加することによって部
分的に変更されている。
であるが、補償抵抗の回路網を付加することによって部
分的に変更されている。
図５は、図４の合成抵抗配列の状態を示す概略図であ
る。
る。
図６は、図４の付加抵抗回路網によってもたらされる
エラー低減ファクタを、セル抵抗に対する補償抵抗の比
率に応じてプロットしたグラフである。
エラー低減ファクタを、セル抵抗に対する補償抵抗の比
率に応じてプロットしたグラフである。
好適具体例の詳細な説明
図１を参照すると、そこには同一となるべく設計され
た一連の繰り返し性セル10A,10B,10Cが示されている。
たった３つのセルが示されているだけだが、完全なセル
のセットでは３つよりもっと多く存在しており、代表的
に３つが示されていることが理解できるであろう。ここ
では上記セルは差動増幅器として示されており、そして
各々のセルは、例えば“フラッシュ（flash）”すなわ
ち並列形のA/D変換器の中のコンパレータの一部を形成
する。このようなコンパレータとしては多くの異なるタ
イプがある。一つのタイプは、米国特許4,270,118（Bro
kaw）に開示されている。もう一つのタイプは、AD9002
として、本出願の譲受人であるAnalog Devices,Inc.,に
よって商業的に販売されている。上記AD9002は、整合し
た繰り返し性セルを用いた256のコンパレータを有する
８ビットの変換器である。
た一連の繰り返し性セル10A,10B,10Cが示されている。
たった３つのセルが示されているだけだが、完全なセル
のセットでは３つよりもっと多く存在しており、代表的
に３つが示されていることが理解できるであろう。ここ
では上記セルは差動増幅器として示されており、そして
各々のセルは、例えば“フラッシュ（flash）”すなわ
ち並列形のA/D変換器の中のコンパレータの一部を形成
する。このようなコンパレータとしては多くの異なるタ
イプがある。一つのタイプは、米国特許4,270,118（Bro
kaw）に開示されている。もう一つのタイプは、AD9002
として、本出願の譲受人であるAnalog Devices,Inc.,に
よって商業的に販売されている。上記AD9002は、整合し
た繰り返し性セルを用いた256のコンパレータを有する
８ビットの変換器である。
上記セル10A,10B,10Cの各々は、例えばコンパレータ1
4A,14B,14Cの一部を形成するプリアンプ12A,12B,12C
（図２に示す）の出力段として供される。これらのプリ
アンプから引き出された差動出力線16A1,16A2,等は、そ
れぞれ対応するコンパレータ用のラッチ18A,18B,18Cの
入力端子に接続されている。上記プリアンプは、共通の
アナログ入力線20に接続された一つの入力端子を有して
いる。各プリアンプの他の入力端子は、アナログ入力と
比較されるべく各段階状に増加した基準電圧（Ref）
を、基準として生じさせる抵抗配列基準線22の対応する
接続点に接続されている。上記ラッチ18A等の出力は、
上記変換器のデジタル出力を出すための公知の論理回路
24に送出される。
4A,14B,14Cの一部を形成するプリアンプ12A,12B,12C
（図２に示す）の出力段として供される。これらのプリ
アンプから引き出された差動出力線16A1,16A2,等は、そ
れぞれ対応するコンパレータ用のラッチ18A,18B,18Cの
入力端子に接続されている。上記プリアンプは、共通の
アナログ入力線20に接続された一つの入力端子を有して
いる。各プリアンプの他の入力端子は、アナログ入力と
比較されるべく各段階状に増加した基準電圧（Ref）
を、基準として生じさせる抵抗配列基準線22の対応する
接続点に接続されている。上記ラッチ18A等の出力は、
上記変換器のデジタル出力を出すための公知の論理回路
24に送出される。
さて、ここで、話を繰り返し性セル10A,10B,10Cに戻
してさらに詳しく説明する。この例では、正の電圧供給
＋Ｖが発生された共通点において、ともに上部端子を接
続された一対の抵抗R1が各セルに含まれていることが示
されており、このことは他の全ての回路も同様であり得
る。上記抵抗R1のインピーダンス（オーミック）値は、
予め決められたパターンに応じたものであるが、さらに
好適で特徴的な具体例では、上記抵抗R1は全て等しいオ
ーミック値を有すると説明される。一対のセル抵抗R1の
下部端子は、それぞれトランジスタを介して共通電流源
Ｉに接続されている。各セルは、その一対の抵抗R1の内
どちらか対応するトランジスタが導通している方を通じ
て、上記共通電流源Ｉに向かって電流を流す。
してさらに詳しく説明する。この例では、正の電圧供給
＋Ｖが発生された共通点において、ともに上部端子を接
続された一対の抵抗R1が各セルに含まれていることが示
されており、このことは他の全ての回路も同様であり得
る。上記抵抗R1のインピーダンス（オーミック）値は、
予め決められたパターンに応じたものであるが、さらに
好適で特徴的な具体例では、上記抵抗R1は全て等しいオ
ーミック値を有すると説明される。一対のセル抵抗R1の
下部端子は、それぞれトランジスタを介して共通電流源
Ｉに接続されている。各セルは、その一対の抵抗R1の内
どちらか対応するトランジスタが導通している方を通じ
て、上記共通電流源Ｉに向かって電流を流す。
左右一対のトランジスタの内、左側のトランジスタの
ベースは、アナログ入力線20から、例えばさらに増幅し
て取り出されたアナログ入力信号Ainを受け取る。右側
のトランジスタのベースは、上記基準線22の対応する接
続点における電圧から基準入力電圧Refnを受け取る。
ベースは、アナログ入力線20から、例えばさらに増幅し
て取り出されたアナログ入力信号Ainを受け取る。右側
のトランジスタのベースは、上記基準線22の対応する接
続点における電圧から基準入力電圧Refnを受け取る。
与えられた任意のセルにおいて、どちらのトランジス
タが導通するかは、何れにしても正であるそのセルの基
準電圧（Refn）が上記アナログ入力Ainより高いか低い
かに依存する。したがって、特徴的なアナログ入力によ
って、一つの特定のセルより上の全てのセルにおいて、
電流Ｉが右側の抵抗R1を通じて流れるとともに、他の全
てのセルにおいて、電流Ｉが左側の抵抗を通じて流れ
る。この結果として、出力線16A1,16A2,等に生じる差動
出力は、ラッチ18A,等を対応するように切り換え、そし
て論理回路24は、上記アナログ入力線20から供給される
アナログ入力に相当するデジタル出力を発生する。
タが導通するかは、何れにしても正であるそのセルの基
準電圧（Refn）が上記アナログ入力Ainより高いか低い
かに依存する。したがって、特徴的なアナログ入力によ
って、一つの特定のセルより上の全てのセルにおいて、
電流Ｉが右側の抵抗R1を通じて流れるとともに、他の全
てのセルにおいて、電流Ｉが左側の抵抗を通じて流れ
る。この結果として、出力線16A1,16A2,等に生じる差動
出力は、ラッチ18A,等を対応するように切り換え、そし
て論理回路24は、上記アナログ入力線20から供給される
アナログ入力に相当するデジタル出力を発生する。
既に述べたように、上記の繰り返し性セルに伴う一つ
の重大な問題は、実際の集積回路にどのように導入して
も、上記セルの間に不整合が存在することである。この
不整合は、抵抗R1の値が名目上の値から狂っているこ
と、又は電流源の出力が名目上の値から狂っていること
等の様々な原因によって生じ得る。上記原因の如何に拘
らず、不整合は、基本的に一つの抵抗R1を流れる電流の
エラーとして扱うことができる。すなわち、少なくとも
一つの抵抗R1を通過した電流は、電流エラーΔＩを用い
て、Ｉ＋ΔＩとして定義することができる。
の重大な問題は、実際の集積回路にどのように導入して
も、上記セルの間に不整合が存在することである。この
不整合は、抵抗R1の値が名目上の値から狂っているこ
と、又は電流源の出力が名目上の値から狂っていること
等の様々な原因によって生じ得る。上記原因の如何に拘
らず、不整合は、基本的に一つの抵抗R1を流れる電流の
エラーとして扱うことができる。すなわち、少なくとも
一つの抵抗R1を通過した電流は、電流エラーΔＩを用い
て、Ｉ＋ΔＩとして定義することができる。
これは、図３の等価抵抗回路網の中に描かれている。
この回路は、電流を流している連続した抵抗、すなわち
接続されたトランジスタが導通している抵抗を備えてい
る。したがって、最左端の抵抗のセットは、上記セル10
A等の左側セル抵抗R1を表現し、これにともなって上記
抵抗の右側の抵抗は、右側セル抵抗R1を表現する最初の
セットとみなすことができる。以下の分析において、上
記セルの活性化された左側抵抗と活性化された右側抵抗
との間の区切り点の場所を特定することは必要ない。
この回路は、電流を流している連続した抵抗、すなわち
接続されたトランジスタが導通している抵抗を備えてい
る。したがって、最左端の抵抗のセットは、上記セル10
A等の左側セル抵抗R1を表現し、これにともなって上記
抵抗の右側の抵抗は、右側セル抵抗R1を表現する最初の
セットとみなすことができる。以下の分析において、上
記セルの活性化された左側抵抗と活性化された右側抵抗
との間の区切り点の場所を特定することは必要ない。
上記セル抵抗回路網の任意の抵抗R1の脚における電流
エラーＩの生起は、上記セルの間における不整合を表現
し、さらに詳しくはA/D変換器用のコンパレータ等の高
性能回路における重大な問題の原因となり得る。しかし
ながら、この問題は、図１中に示された繰り返し性セル
回路の一部を、簡単に変更することによって有効に改善
できることが分かった。さらに詳細には、この変更は、
付加的な抵抗R2の回路網を組み入れることである。
エラーＩの生起は、上記セルの間における不整合を表現
し、さらに詳しくはA/D変換器用のコンパレータ等の高
性能回路における重大な問題の原因となり得る。しかし
ながら、この問題は、図１中に示された繰り返し性セル
回路の一部を、簡単に変更することによって有効に改善
できることが分かった。さらに詳細には、この変更は、
付加的な抵抗R2の回路網を組み入れることである。
各付加抵抗R2は、それぞれに隣接した一対の連続抵抗
R1の、対応する端子の間に接続されている。複数の抵抗
R1からなる最初の組のインピーダンス値のパターンに応
じて、上記複数の抵抗R2のインピーダンス（オーミッ
ク）値のパターンが予め決定される。特徴的な好適具体
例では、抵抗R1の抵抗値がそうであるように、抵抗R2の
オーム抵抗値は全て等しい。さらに他の対応パターン、
例えば２つの抵抗の組のインピーダンスを二進法的に決
定したパターンを用いることもできる。
R1の、対応する端子の間に接続されている。複数の抵抗
R1からなる最初の組のインピーダンス値のパターンに応
じて、上記複数の抵抗R2のインピーダンス（オーミッ
ク）値のパターンが予め決定される。特徴的な好適具体
例では、抵抗R1の抵抗値がそうであるように、抵抗R2の
オーム抵抗値は全て等しい。さらに他の対応パターン、
例えば２つの抵抗の組のインピーダンスを二進法的に決
定したパターンを用いることもできる。
抵抗R1とR2の両方の組を含んだ等価ハーフ回路の回路
構成を示す図４を参照することによって、抵抗の２つの
回路網の相互接続がさらに明確に理解され得る。
構成を示す図４を参照することによって、抵抗の２つの
回路網の相互接続がさらに明確に理解され得る。
今、図３をさらに詳しく参照すると、図３中で出力Vn
を発生している一つのセルの電流として示されたエラー
電流ΔＩの結果として、従来通りの任意の繰り返し性セ
ルから出力される出力エラーは、Vn−Vn-1として定義さ
れる。信号ゲイン及びエラーゲインは、 AVS＝ｋ・（Vn-1）/I ・・・（１） AVe＝ｋ・（Vn−Vn-1）／ΔＩ ・・・（２） （ここで、ｋは比例係数である） として定義される。これらの方程式を、図３の回路網に
あてはめると、 AVS＝ｋ・R1 ・・・（３） AVe＝ｋ・R1 ・・・（４） が得られる。後者の方程式はともに同じであり、入力信
号に対する出力信号のゲインは、どのようなエラーにつ
いても同じでることを簡明に示している。
を発生している一つのセルの電流として示されたエラー
電流ΔＩの結果として、従来通りの任意の繰り返し性セ
ルから出力される出力エラーは、Vn−Vn-1として定義さ
れる。信号ゲイン及びエラーゲインは、 AVS＝ｋ・（Vn-1）/I ・・・（１） AVe＝ｋ・（Vn−Vn-1）／ΔＩ ・・・（２） （ここで、ｋは比例係数である） として定義される。これらの方程式を、図３の回路網に
あてはめると、 AVS＝ｋ・R1 ・・・（３） AVe＝ｋ・R1 ・・・（４） が得られる。後者の方程式はともに同じであり、入力信
号に対する出力信号のゲインは、どのようなエラーにつ
いても同じでることを簡明に示している。
今、補償抵抗R2の付加的な回路網を含んだ図４に話を
戻すと、信号ゲイン及びエラーゲインの上記定義は上記
式（１）及び（２）のままである。ΔＩ＝０であると
き、 Vn＝Vn-1＝Ｉ・R1 ・・・（５） 及び AVS＝ｋ・R1 ・・・（６） が成立する。
戻すと、信号ゲイン及びエラーゲインの上記定義は上記
式（１）及び（２）のままである。ΔＩ＝０であると
き、 Vn＝Vn-1＝Ｉ・R1 ・・・（５） 及び AVS＝ｋ・R1 ・・・（６） が成立する。
したがって、ΔＩ＝０ならば、想定した通りに、図４
の回路の動作は図３の回路の動作と同じになる。
の回路の動作は図３の回路の動作と同じになる。
ΔＩが０でない（セルが不整合を示す）とき、重ね合
わせの原理を用いることによって、 Vn＝Ｉ・R1＋ΔＩ・Req ・・・（７） が成立する。ここで、Reqは、図４のＩ＋ΔＩの電流源
から電流の供給を受けている等価負荷抵抗の値である。
上記回路のその部分の検査では、 Req＝R1・（RX/2）／（R1＋RX/2） ・・・（８） （ここで、RXは、図５中に描かれた抵抗である） が示される。
わせの原理を用いることによって、 Vn＝Ｉ・R1＋ΔＩ・Req ・・・（７） が成立する。ここで、Reqは、図４のＩ＋ΔＩの電流源
から電流の供給を受けている等価負荷抵抗の値である。
上記回路のその部分の検査では、 Req＝R1・（RX/2）／（R1＋RX/2） ・・・（８） （ここで、RXは、図５中に描かれた抵抗である） が示される。
特徴として、膨大な数の繰り返し性セルが存在するの
で、図５の回路網は無限に延びるものとして扱うのが相
当である。この場合、 RX＝R2＋（R1・RX/（R1＋RX）） ・・・（９） 又は RX 2−R2・RX−R2・R1＝０ ・・・（10） RXについて解くと、 式（８）及び（11）を式（７）とともに用いることによ
って、Vnの解が求められる。
で、図５の回路網は無限に延びるものとして扱うのが相
当である。この場合、 RX＝R2＋（R1・RX/（R1＋RX）） ・・・（９） 又は RX 2−R2・RX−R2・R1＝０ ・・・（10） RXについて解くと、 式（８）及び（11）を式（７）とともに用いることによ
って、Vnの解が求められる。
次に、Vn-1を決定する必要がある。そのため、最初に
図５中のVaとVbとの間の電圧分割関係に注目するとよ
い。Vaに与えられたある電圧に基づいて解くと、 Vb＝Va・（R1・RX/（R1＋RX））/RX ・・・（12） ＝Va・（R1/（R1＋RX）） ・・・（13） したがって、 Vn-1＝Ｉ・R1＋ΔＩ・Req・（R1/（R1＋RX）） ・・・（14） ΔＩが０でない場合の上記エラーゲインは、 AVe＝ｋ・Req・（１−R1/（R1＋RX）） ・・・（15） これがさらに低減される場合には、R2が無限大より小さ
いと、上記エラー構成部分は、上記信号構成部分よりも
小さなゲインを受け、これにより上記エラーが相対的に
抑制されることが分かる。
図５中のVaとVbとの間の電圧分割関係に注目するとよ
い。Vaに与えられたある電圧に基づいて解くと、 Vb＝Va・（R1・RX/（R1＋RX））/RX ・・・（12） ＝Va・（R1/（R1＋RX）） ・・・（13） したがって、 Vn-1＝Ｉ・R1＋ΔＩ・Req・（R1/（R1＋RX）） ・・・（14） ΔＩが０でない場合の上記エラーゲインは、 AVe＝ｋ・Req・（１−R1/（R1＋RX）） ・・・（15） これがさらに低減される場合には、R2が無限大より小さ
いと、上記エラー構成部分は、上記信号構成部分よりも
小さなゲインを受け、これにより上記エラーが相対的に
抑制されることが分かる。
このエラー抑制の効果は、図４の上記ゲイン選択回路
におけるAVeと、図３の従来通りの回路におけるAVeとの
比率を計算することによって以下のように計測すること
が可能である。
におけるAVeと、図３の従来通りの回路におけるAVeとの
比率を計算することによって以下のように計測すること
が可能である。
エラー低減ファクタ＝Req・（１−R1/（R1＋RX））/R1 ・・・（16）
図６は、このファクタをR2/R1の比率に応じてプロッ
トしたグラフを示している。R2が（無限大に近い）大き
な値をとるとき、このファクタは1.0に接近するので、
全く改善されていないのと同等となる。本発明の一つの
実用的な具体例では、R2/R1の比率をほぼ1.3とするため
に、R2を6kに設定するとともにR1を4.7kに設定する。図
６のグラフから見て、この具体例では、ほぼ70％のファ
クタによってエラーが抑制され、エラーは大幅に低減さ
れる。
トしたグラフを示している。R2が（無限大に近い）大き
な値をとるとき、このファクタは1.0に接近するので、
全く改善されていないのと同等となる。本発明の一つの
実用的な具体例では、R2/R1の比率をほぼ1.3とするため
に、R2を6kに設定するとともにR1を4.7kに設定する。図
６のグラフから見て、この具体例では、ほぼ70％のファ
クタによってエラーが抑制され、エラーは大幅に低減さ
れる。
上記のようなエラーの抑制によって、繰り返し性セル
を有する集積回路部品の歩留りは大幅に増加する。上記
の改善は、高品位の性能を発揮するように意図された部
品にとっては特に価値あるものである。
を有する集積回路部品の歩留りは大幅に増加する。上記
の改善は、高品位の性能を発揮するように意図された部
品にとっては特に価値あるものである。
ほんの僅かなデバイス数の上昇があるものの、全く電
力要求を増加することなく本発明が達成されることによ
り、上記の改善は実現される。上記のエラー抑制は、整
合エラーの原因の如何にかかわらず効果的であり、また
図６のグラフから明らかなことであるが、上記のエラー
抑制の大きさは十分である。
力要求を増加することなく本発明が達成されることによ
り、上記の改善は実現される。上記のエラー抑制は、整
合エラーの原因の如何にかかわらず効果的であり、また
図６のグラフから明らかなことであるが、上記のエラー
抑制の大きさは十分である。
本発明の一つの好適具体例についてはここに詳しく説
明したが、この説明は本発明を例証するためになされた
ものであり、また、この明細書の中で請求の範囲とした
本発明を実施するにあたり、この技術分野の当業者によ
って多くの変形がなされ得ることは明白であるので、本
発明の範囲を必然的に限定して解釈するべきではないこ
とが理解できる。例えば、上記一具体例では補償回路
は、上記プリアンプ12の一部として説明されているが、
もし必要ならば、上記のような補償は、上記デバイスの
他の部位、例えばデコーダ24等に組み入れることによっ
ても可能である。また、本発明は、抵抗性の有る回路素
子を備えたセルを用いるものとして明確に示されている
が、本発明の一般原則によれば、本出願には他のタイプ
のインピーダンス素子、例えばキャパシタンス素子等も
包含され、上記キャパシタンス素子を用いた場合におい
ては、リアクタンス（reactive impedance）を有する補
償素子を用いてもよい。その上、上記の好適具体例の繰
り返し性セル中にはバイポーラトランジスタが用いられ
ているが、本発明は、FET、MOSスイッチ素子等を用いた
他のタイプのセルにも適用できることは明白である。し
たがって、決してこの開示の上記一つの観点に基づい
て、本発明の範囲を限定的に解釈するべきではない。
明したが、この説明は本発明を例証するためになされた
ものであり、また、この明細書の中で請求の範囲とした
本発明を実施するにあたり、この技術分野の当業者によ
って多くの変形がなされ得ることは明白であるので、本
発明の範囲を必然的に限定して解釈するべきではないこ
とが理解できる。例えば、上記一具体例では補償回路
は、上記プリアンプ12の一部として説明されているが、
もし必要ならば、上記のような補償は、上記デバイスの
他の部位、例えばデコーダ24等に組み入れることによっ
ても可能である。また、本発明は、抵抗性の有る回路素
子を備えたセルを用いるものとして明確に示されている
が、本発明の一般原則によれば、本出願には他のタイプ
のインピーダンス素子、例えばキャパシタンス素子等も
包含され、上記キャパシタンス素子を用いた場合におい
ては、リアクタンス（reactive impedance）を有する補
償素子を用いてもよい。その上、上記の好適具体例の繰
り返し性セル中にはバイポーラトランジスタが用いられ
ているが、本発明は、FET、MOSスイッチ素子等を用いた
他のタイプのセルにも適用できることは明白である。し
たがって、決してこの開示の上記一つの観点に基づい
て、本発明の範囲を限定的に解釈するべきではない。
フロントページの続き
(72)発明者 バーロウ，ジェフリー，ジー
アメリカ合衆国ノースキャロライナ州
27310オーク リッジ・キンロス ドラ
イブ7805
(56)参考文献 特開 昭56−129424（ＪＰ，Ａ)
特開 昭51−120160（ＪＰ，Ａ)
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓ
ｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ，米国，1975年12月，ｖｏｌ．ＳＣ
10，ｎｏ．６，ｐ499−501
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
Claims (4)
- 【請求項１】それぞれの入力に応じて出力信号を発生す
るための差動増幅器のアレイを含み、 上記差動増幅器のそれぞれは、関連する電流源からの電
流を受けて上記差動増幅器出力信号を発生する等しいオ
ーミック抵抗値の一対の負荷抵抗を有する集積回路にお
いて、 上記差動増幅器のそれぞれの上記電流源の不整合によっ
て生じる上記差動増幅器の上記出力信号のエラー構成部
分を低減するために、近接する上記差動増幅器の対応す
る出力にそれぞれ接続されている一組の付加的な抵抗を
備えたインピーダンス回路網を備えていることを特徴と
する集積回路。 - 【請求項２】上記付加的な抵抗は等しいオーミック抵抗
値を有していることを特徴とする請求項１に記載の集積
回路。 - 【請求項３】上記差動増幅器のそれぞれはコンパレータ
の一部を形成することを特徴とする請求項１または２に
記載の集積回路。 - 【請求項４】上記コンパレータはフラッシュタイプA/D
変換器の一部を形成するように相互に接続されているこ
とを特徴とする請求項３に記載の集積回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US540,098 | 1990-06-19 | ||
| US07/540,098 US5175550A (en) | 1990-06-19 | 1990-06-19 | Repetitive cell matching technique for integrated circuits |
| PCT/US1991/004127 WO1991020131A1 (en) | 1990-06-19 | 1991-06-11 | Repetitive cell matching technique for integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05508064A JPH05508064A (ja) | 1993-11-11 |
| JP3452921B2 true JP3452921B2 (ja) | 2003-10-06 |
Family
ID=24153982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51150091A Expired - Lifetime JP3452921B2 (ja) | 1990-06-19 | 1991-06-11 | 繰り返し性セルを含むモノリシックチップの集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5175550A (ja) |
| EP (1) | EP0536209B1 (ja) |
| JP (1) | JP3452921B2 (ja) |
| DE (1) | DE69132219T2 (ja) |
| WO (1) | WO1991020131A1 (ja) |
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|---|---|---|---|---|
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| US6014098A (en) * | 1997-01-22 | 2000-01-11 | Broadcom Corporation | Analog to digital converter |
| US5835048A (en) * | 1997-01-22 | 1998-11-10 | Broadcom Corporation | Analog-to-digital converter with improved cell mismatch compensation |
| US6163290A (en) * | 1999-07-13 | 2000-12-19 | Analog Devices, Inc. | Linearizing structures and methods for unity-gain folding amplifiers |
| US6356225B1 (en) | 1999-12-14 | 2002-03-12 | Maxim Integrated Products, Inc. | Averaging cell mismatches in integrated circuits |
| US7827581B1 (en) | 2000-02-29 | 2010-11-02 | BE Labs, Inc. | Wireless multimedia system |
| TW453042B (en) | 2000-09-26 | 2001-09-01 | Silicon Integrated Sys Corp | Low voltage fully differential analog-to-digital converter |
| US6480136B1 (en) * | 2001-05-08 | 2002-11-12 | Analog Devices, Inc. | Modified repetitive cell matching technique for integrated circuits |
| EP1333582B1 (en) * | 2002-01-30 | 2006-11-29 | Koninklijke Philips Electronics N.V. | Averaging amplifier array |
| US6606049B1 (en) | 2002-08-02 | 2003-08-12 | Ami Semiconductor, Inc. | Analog to digital converters based on transconveyance amplifiers |
| JP3830914B2 (ja) * | 2003-05-09 | 2006-10-11 | Ｎｅｃエレクトロニクス株式会社 | Ａ／ｄ変換器用の繰り返し性のセルを含むモノリシックチップの集積回路 |
| WO2006000987A1 (en) * | 2004-06-24 | 2006-01-05 | Koninklijke Philips Electronics N.V. | Device for converting analog signals to digital signals with non-uniform accuracy |
| US7116147B2 (en) * | 2004-10-18 | 2006-10-03 | Freescale Semiconductor, Inc. | Circuit and method for interpolative delay |
| EP1770866B1 (en) * | 2005-09-12 | 2008-04-02 | Rohde & Schwarz GmbH & Co. KG | High-speed analog/digital converter |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3940760A (en) * | 1975-03-21 | 1976-02-24 | Analog Devices, Inc. | Digital-to-analog converter with current source transistors operated accurately at different current densities |
| US4338592A (en) * | 1980-02-11 | 1982-07-06 | Hybrid Systems Corporation | High accuracy digital-to-analog converter and transient elimination system thereof |
| US4924227A (en) * | 1988-12-13 | 1990-05-08 | Analog Devices, Inc. | Parallel analog-to-digital converter |
| US4928103A (en) * | 1989-09-18 | 1990-05-22 | Analog Devices, Inc. | Parallel analog-to-digital converter using 2.sup.(n-1) comparators |
-
1990
- 1990-06-19 US US07/540,098 patent/US5175550A/en not_active Expired - Lifetime
-
1991
- 1991-06-11 DE DE69132219T patent/DE69132219T2/de not_active Expired - Lifetime
- 1991-06-11 EP EP91911704A patent/EP0536209B1/en not_active Expired - Lifetime
- 1991-06-11 WO PCT/US1991/004127 patent/WO1991020131A1/en active IP Right Grant
- 1991-06-11 JP JP51150091A patent/JP3452921B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，米国，１９７５年１２月，ｖｏｌ．ＳＣ１０，ｎｏ．６，ｐ４９９−５０１ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0536209B1 (en) | 2000-05-24 |
| EP0536209A4 (en) | 1993-11-10 |
| DE69132219D1 (de) | 2000-06-29 |
| EP0536209A1 (en) | 1993-04-14 |
| DE69132219T2 (de) | 2000-11-30 |
| US5175550A (en) | 1992-12-29 |
| JPH05508064A (ja) | 1993-11-11 |
| WO1991020131A1 (en) | 1991-12-26 |
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