JP3451298B2

JP3451298B2 - Liquid crystal display

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Publication number: JP3451298B2
Application number: JP07472695A
Authority: JP
Inventors: 誠竹内
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1995-03-08
Filing date: 1995-03-08
Publication date: 2003-09-29
Anticipated expiration: 2018-09-29
Also published as: JPH08248927A

Description

【発明の詳細な説明】【０００１】【発明の属する技術分野】この発明は、高解像度の液晶
表示装置に関する。【０００２】【従来の技術】図１２は、いわゆるＣＯＧ（チップオン
グラス）方式の液晶表示装置の構成を示す。この液晶表
示装置は、液晶表示パネル（液晶表示素子）１１１のガ
ラス基板の上に信号側ドライバ（ソースドライバ）１１
２Ａ、１１２Ｂと走査側ドライバ（アドレスドライバ）
１１３Ａ、１１３Ｂを配置して構成されている。【０００３】このような構成の液晶表示装置の液晶パネ
ル１１１と信号側ドライバ１１２Ａ、１１２Ｂの構成を
図１３に示す。図示するように、液晶表示パネル１１１
は、アクティブマトリクス型のものであり、各画素電極
１２１はＴＦＴ（薄膜トランジスタ）１２２を介して対
応する信号ラインＳ１、Ｓ２、・・・に接続されている。
また、各行のＴＦＴ１２２は対応するゲートラインＧ
１、Ｇ２・・・に接続されている。信号側ドライバ１１２
Ａ、１１２Ｂは、シフトレジスタを構成する複数のフリ
ップフロップ１３１と、フリップフロップ１３１の出力
信号ＳＳ１、ＳＳ２、・・・に応じてオン・オフするアナ
ログスイッチ１３２と、アナログスイッチ１３２を介し
てＢＧＲいずれかの映像信号が供給され、信号ラインＳ
１、Ｓ２、・・・を駆動するチャージ回路１３３と、から
構成されている。【０００４】図１３に示す回路構成において、各水平走
査期間が開始すると、走査側ドライバ１１４Ａ、１１４
Ｂは選択対象のゲートラインにゲートパルスを印加し、
対応する行のＴＦＴ１２２をオンする。また、クリア信
号ＣＬＲがアクティブレベルに設定され、選択行の画素
の容量（液晶容量）に蓄積されていた電荷がオンしたＴ
ＦＴ１２２とチャージ回路１３３を介して放電される。
続いて、クリア信号ＣＬＲがオフし、出力イネイブル信
号ＯＥがアクティブレベルに設定される。また、第１段
のフリップフロップ１３１に図１４（Ｂ）に示す３クロ
ック期間ハイレベルとなるスタート信号ＳＲＴが供給さ
れる。各フリップフロップ１３１は（Ａ）に示すクロッ
クＣＫに従ってスタート信号ＳＲＴをシフトして、
（Ｃ）〜（Ｆ）に示す信号ＳＳ１〜ＳＳ４・・・として出
力する。【０００５】フリップフロップ１３１の出力信号ＳＳ
１、ＳＳ２、・・・に応じて、アナログスイッチ１３２が
順次３クロック期間オンする。このため、（Ｇ）〜
（Ｉ）に示すように、ＢＧＲ各色の映像信号がチャージ
回路１３３の入力容量にサンプリングされ、チャージ回
路１３３により選択行の液晶容量に書き込まれる。この
ような構成及び動作とすることにより、各液晶容量に
は、３クロック期間、即ち、ＢＲＧの３画素の表示期間
分の映像信号の平均値が書き込まれ、平均値に対応する
階調が表示される。【０００６】液晶表示パネルは解像度が高いものが求め
られており、特に拡大投影用の液晶表示パネルでは、小
さなパネルに高解像度が要求されている。解像度を高め
るためには、画素数を増加すると共に画素の増加に伴っ
てドライバの数を増加しなければならない。また、ドラ
イバの配置スペースが限られている。このため、図１５
に示すように、信号ラインを上下に交互（千鳥）に引き
出し、図１６に示すように信号側ドライバ１１２Ａ〜１
１２Ｄを表示領域の上下に配置して結線する必要が生ず
る。【０００７】このような構造の液晶表示装置を駆動する
場合、従来の駆動方法を踏襲し、図１７（Ａ）、
（Ｂ）、（Ｆ）、（Ｇ）に示すように、下側の信号側ド
ライバ１１２Ａ、１１２Ｂに供給するクロックＣＫ１及
びスタート信号ＳＴＲ１よりも半クロック期間遅延した
クロックＣＫ２及びスタート信号ＳＲＴ２を上側の信号
側ドライバ１１２Ｃ、１１２Ｄに供給する方法も考えら
れる。【０００８】この駆動方法によれば、下側の信号側ドラ
イバ１１２Ａ、１１２Ｂは（Ｃ）〜（Ｅ）に示すように
順次ＢＲＧ各色の映像信号をサンプリングして、対応す
る液晶容量に書き込む。また、上側の信号側ドライバ１
１２Ｃ、１１２Ｄは、（Ｈ）〜（Ｊ）に示すように順次
ＢＲＧ各色の映像信号をサンプリングして、対応する液
晶容量に書き込む。【０００９】【発明が解決しようとする課題】しかし、図１７に示す
駆動方法では、（Ｃ）と（Ｉ）、（Ｄ）と（Ｊ）、
（Ｅ）と（Ｈ）を比較すれば明らかなように、下側の信
号側ドライバ１１２Ａ、１１２Ｂがサンプリングする映
像信号の後半と上側の信号側ドライバ１１２Ｃ、１１２
Ｄがサンプリングする映像信号の前半が重複する。この
ため、表示画像の解像度が低下する。【００１０】この発明は上記実状に鑑みてなされたもの
で、高解像度の画像を表示することができる液晶表示装
置及び液晶表示パネルの駆動方法を提供することを目的
とする。【００１１】【課題を解決するための手段】上記目的を達成するた
め、この発明の液晶表示装置は、液晶容量と液晶容量に
接続されたスイッチング素子と、スイッチング素子を介
して液晶容量に接続された信号ラインとを備え、信号ラ
インが反対方向に千鳥状に引き出された液晶表示パネル
と、前記液晶表示パネルを挟んで反対側に配置され、対
応する信号ラインにそれぞれ接続され、供給された映像
信号に従って信号ラインを駆動する第１と第２の駆動回
路と、映像信号を前記第１と第２の駆動回路用に異なっ
たタイミングでサンプリングし、前記第１と第２の駆動
回路に振り分けて供給する変換手段と、前記変換手段
は、前記映像信号をディジタルデータに変換するＡ／Ｄ
変換手段と、前記Ａ／Ｄ変換手段の出力データを前記第
１の駆動回路用と第２の駆動回路用に振り分ける手段
と、振り分けられたデータをそれぞれ記憶するメモリ
と、前記メモリの記憶データを順次読み出し、アナログ
信号に変換して出力するＤ／Ａ変換手段と、を備え、前
記Ａ／Ｄ変換手段の変換速度と、前記Ｄ／Ａ変換手段の
変換速度は等しいことを特徴とする。【００１２】【００１３】【作用】この発明によれば、各液晶容量に印加される信
号のサンプリング期間が重複することがない。従って、
高解像度の画像を表示できる。【００１４】【実施例】以下、この発明の実施例にかかる液晶表示装
置及び液晶表示パネルの駆動方法を図面を参照して説明
する。（第１実施例）この実施例の液晶表示装置は、図１に示
すように、ＴＦＴ側ガラス基板１２とカラーフィルタ側
ガラス基板１３を備えるＴＦＴ液晶表示パネル１１と、
該パネルのＴＦＴ側ガラス基板１２上に配置された４つ
の信号側ドライバ１４Ａ〜１４Ｄと２つの走査側ドライ
バ１５Ａ、１５Ｂとこれらのドライバに接続されたフレ
キシブル回路基板（ＦＰＢ）１６と、信号変換回路１７
と、より構成される。【００１５】信号側ドライバ１４Ａと１４Ｂとは液晶表
示パネル１１の表示領域の下側に配置され、信号側ドラ
イバ１４Ｃと１４Ｄは表示領域の上側に配置されてい
る。また、走査側ドライバ１５Ａと１５Ｂは液晶表示パ
ネル１１の右端に配置されている。信号変換回路１７
は、フレキシブル回路基板１６上に配置され、信号側ド
ライバ１４Ａ〜１４Ｄに接続されている。【００１６】図２は、液晶表示パネル１１と信号側ドラ
イバ１４Ａ〜１４Ｄの回路構成を示す。液晶表示パネル
１１は、ＢＧＲ各色の画素がΔ配置されて形成されてお
り、各画素の液晶容量（画素電極２１と対向電極とその
間の液晶により形成される容量）はＴＦＴ２２を介して
信号ライン（データライン）２３Ｌ、２３Ｕに接続され
ている。奇数列の信号ライン２３Ｌは表示領域の下側に
引き出され、下側の信号側ドライバ１４Ａ、１４Ｂに接
続され、偶数列の信号ライン２３Ｕは表示領域の上側に
引き出され、上側の信号側ドライバ１４Ｃ、１４Ｄに接
続されている。また、各行のＴＦＴ２２のゲートはゲー
トライン２４に接続され、走査側ドライバ１５Ａ、１５
Ｂに接続されている。【００１７】下側の信号側ドライバ１４Ａ、１４Ｂは、
シフトレジスタを構成する複数のフリップフロップ３１
Ｌと、フリップフロップ３１Ｌの出力に応じてオン・オ
フし、ＢＧＲいずれかの映像信号をチャージ回路３３Ｌ
に供給するアナログスイッチ３２Ｌと、クリア信号ＣＬ
Ｒと出力イネイブル信号ＯＥに従って、各液晶容量を充
・放電するチャージ回路３３Ｌと、から構成されてい
る。【００１８】上側の信号側ドライバ１４Ｃ、１４Ｄも同
様に、シフトレジスタを構成する複数のフリップフロッ
プ３１Ｕと、フリップフロップ３１の出力に応じてオン
・オフし、ＢＧＲいずれかの映像信号をチャージ回路３
３Ｕに供給するアナログスイッチ３２Ｕと、クリア信号
ＣＬＲと出力イネイブル信号ＯＥに従って、各液晶容量
を充・放電するチャージ回路３３Ｕから構成されてい
る。【００１９】下側の信号側ドライバ１４Ａと１４Ｂの各
フリップフロップ３１にはクロックＣＫ１が供給され
る。信号側ドライバ１４Ａの先頭フリップフロップ３１
には、スタート信号ＳＲＴ１が供給される。信号側ドラ
イバ１４Ｂの先頭フリップフロップ３１には、信号側ド
ライバ１４Ａの最終段のフリップフロップ３１の出力信
号が供給される。【００２０】上側の信号側ドライバ１４Ｃと１４Ｄの各
フリップフロップ３１にはクロックＣＫ１の反転信号で
あるＣＫ２が供給される。左上側の信号側ドライバ１４
Ｃの先頭フリップフロップには、スタート信号ＳＲＴ１
よりもクロックの半周期分遅延したスタート信号ＳＲＴ
２が供給される。信号側ドライバ１４Ｄの先頭フリップ
フロップ３１には、信号側ドライバ１４Ｃの最終段のフ
リップフロップ３１の出力信号が供給される。【００２１】信号変換回路１７は、テレビジョン受信信
号等から生成された青赤緑各色のアナログ映像信号（階
調信号）ＢＧＲは信号変換回路１７に供給される。ＢＧ
Ｒ各色の映像信号とクロックＣＫ１を受け、ＢＧＲ各色
の映像信号を１．５クロック期間ずつサンプリングす
る。また、ＢＧＲ各色の映像信号のサンプリングタイミ
ングは１クロック期間ずつシフトしている。信号変換回
路１７は、サンプリングした信号（信号素片）を３クロ
ック期間の信号に伸長し、奇数番のサンプリング映像信
号を下側の信号側ドライバ１４Ａ、１４Ｂに階調信号Ｂ
Ｌ、ＧＬ、ＲＬとして供給し、偶数番のサンプリング映
像信号を上側の信号側ドライバ１４Ｃ、１４Ｄに階調信
号ＲＵ、ＢＵ、ＧＵとして供給する。【００２２】クリア信号ＣＬＲ、出力イネイブル信号Ｏ
Ｅ、クロックＣＫ１、ＣＫ２、スタート信号ＳＴＲ１、
ＳＴＲ２はタイミング制御部３５により生成される。【００２３】次に、上記構成の液晶表示装置の動作を図
３のタイミングチャートを参照して説明する。各水平走
査期間が開始すると、走査側ドライバ１５Ａ、１５Ｂは
選択行のゲートライン２４にゲートパルスを印加し、選
択行のＴＦＴ２２をオンさせる。タイミング制御部３５
は、チャージ回路３３Ｌ、３３Ｕにクリア信号ＣＬＲを
供給し、選択行の液晶容量の電荷がオン状態のＴＦＴ２
２を介して放電される。続いて、クリア信号ＣＬＲがオ
フし、出力イネイブル信号ＯＥがアクティブレベルとな
る。【００２４】信号変換回路１７は、図３（Ｄ）に示すク
ロックＣＫ１に従って、（Ａ）〜（Ｃ）に例示するＢ、
Ｇ、Ｒ各色の映像信号を、（Ｆ）〜（Ｈ）に示すように
１．５クロック期間ずつ、１クロック期間ずつシフトし
たタイミングでサンプリングする。信号変換回路１７
は、サンプルした信号を３クロック期間の信号（信号素
片）に伸長し、さらに、奇数番の信号を（Ｉ）、
（Ｋ）、（Ｍ）に示すように下側の信号側ドライバ１４
Ａ、１４Ｂに階調信号ＢＬ、ＧＬ、ＲＬとして供給し、
偶数番の信号を（Ｊ）、（Ｌ）、（Ｎ）に示すように上
側の信号側ドライバ１４Ｃ、１４Ｄに階調信号ＲＵ、Ｂ
Ｕ、ＧＵとして供給する。【００２５】下側の信号側ドライバ１４Ａ、１４Ｂのフ
リップフロップ３１には（Ｄ）に示すクロックＣＫ１と
（Ｏ）に示すスタート信号ＳＲＴ１が供給され、フリッ
プフロップ３１はスタート信号ＳＲＴ１を順次転送す
る。このため、第１段、第２段、第３段・・・のフリップ
フロップ３１から出力される制御信号ＳＬ１、ＳＬ２、
ＳＬ３・・・は、（Ｐ）〜（Ｒ）に例示するように、１ク
ロック期間ずつシフトして、３クロック期間Ｈレベルと
なる。【００２６】フリップフロップ３１Ｌの出力信号ＳＬ
１、ＳＬ２・・・に従って、各アナログスイッチ３２Ｌが
順次３クロック期間ずつオンする。従って、（Ｉ）に示
す信号Ｂ１、Ｂ３・・・が第１段、第４段、・・・のチャージ
回路３３Ｌに供給され、（Ｋ）に示す信号Ｇ１、Ｇ３・・
・が第２段、第５段、・・・のチャージ回路３３Ｌに供給さ
れ、（Ｋ）に示す信号Ｒ１、Ｒ３・・・が第３段、第６
段、・・・のチャージ回路３３Ｌに供給される。【００２７】アナログスイッチ３２Ｌを通過した信号
は、チャージ回路３３Ｌの入力容量をチャージし、チャ
ージ回路３３Ｌは入力容量にサンプリングされた電圧に
対応する電圧を信号ライン２３Ｌに供給する。【００２８】上側の信号側ドライバ１４Ｃ、１４Ｄのフ
リップフロップ３１Ｕには（Ｅ）に示すクロックＣＫ２
と（Ｓ）に示すスタート信号ＳＲＴ２が供給され、フリ
ップフロップ３１Ｕはスタート信号ＳＲＴ２を順次転送
する。このため、第１段、第２段、第３段・・・のフリッ
プフロップ３１Ｕから出力される制御信号ＳＵ１、ＳＵ
２、ＳＵ３・・・は、（Ｔ）〜（Ｖ）に例示するように、
１クロック期間ずつシフトして、３クロック期間Ｈレベ
ルとなる。【００２９】フリップフロップ３１Ｕの出力信号ＳＵ
１、ＳＵ２・・・に従って、各アナログスイッチ３２Ｕが
順次３クロック期間ずつオンする。従って、（Ｎ）に示
す信号Ｒ０、Ｒ２・・・が第１段、第４段、・・・のチャージ
回路３３Ｕに供給され、（Ｊ）に示す信号Ｂ２、Ｂ４・・
・が第２段、第５段、・・・のチャージ回路３３Ｕに供給さ
れ、（Ｌ）に示す信号Ｇ２、Ｇ４・・・が第３段、第６
段、・・・のチャージ回路３３Ｕに供給される。【００３０】チャージ回路３３Ｕに供給された信号は、
チャージ回路３３Ｕの入力容量を充電し、サンプリング
される。チャージ回路３３Ｕはサンプリング信号に対応
する信号を信号ライン２３Ｕに供給される。【００３１】各信号ライン２３Ｌ及び２３Ｕに印加され
た信号は、選択行のＴＦＴ２２を介して各液晶容量に印
加され、該液晶容量を充電する。各ゲートライン２４の
選択期間が終了すると、ゲートパルスがオフし、ＴＦＴ
２２がオフする。従って、次の選択期間まで、各液晶容
量に電荷が保持され続け、所望の階調が表示される。【００３２】信号変換回路１７は１．５クロック期間で
映像信号のサンプリングを完了し、サンプリングした信
号を３クロック期間の信号に伸長して上下の信号側ドラ
イバ１４Ａ〜１４Ｄに供給する。従って、同一色の画素
の映像信号のサンプリング期間が重複することがない。
従って、信号ライン２３Ｌ、２３Ｕが上下に千鳥状に引
き出され、表示領域の上下に信号側ドライバ１４Ａ〜１
４Ｄが配置された構成の液晶表示装置に、高解像度の画
像を表示させることができる。【００３３】なお、例えば、図１２〜図１４に示す構成
において、各ドライバ１１２Ａ〜１１２Ｄのサンプリン
グ期間を３クロック期間のうちの前半１．５クロック期
間のみとし、後半１．５クロック期間はサンプリングを
停止することにより、サンプリング期間の重複を避ける
ことも可能である。しかし、この方法では、チャージ回
路１３３の入力容量をチャージする時間が半分になって
しまい、チャージが完全に行われなくなる虞がある。し
かし、この実施例によれば、チャージ回路３３Ｌ、３３
Ｕの入力容量を３クロック期間で充電することができ、
入力容量を充分に充電することができる。【００３４】次に、信号変換回路１７の構成例を図４を
参照して説明する。図４に示す構成は１色用の構成であ
り、ＢＧＲ３色の映像信号用に図４に示す回路が３組配
置される。まず、Ｂ、Ｇ又はＲの映像信号は、チャネル
制御信号ＣＨ１〜ＣＨ４に従ってオンオフするアナログ
スイッチ４１〜４４を介して信号サンプリング用の容量
Ｃ１〜Ｃ４の一端にそれぞれ供給される。容量Ｃ１〜Ｃ
４の他端には基準電圧ＶＢＢが印加されている。また、
容量Ｃ１〜Ｃ４の一端は、クリア信号ＣＬ１〜ＣＬ４に
従って導通するアナログスイッチ４５〜４８を介して基
準電圧ＶＢＢに接続されている。【００３５】容量Ｃ１〜Ｃ４は、チャージ回路３３Ｌ及
び３３Ｕの入力容量の１／２以下の容量を有し、１．５
クロック期間で充電が完了する。或いは、容量Ｃ１〜Ｃ
４の時定数はチャージ回路３３Ｌ、３３Ｕの入力容量の
時定数の１／２以下である。容量Ｃ１〜Ｃ４の一端の電
圧は増幅器５３〜５６に供給されている。【００３６】増幅器５３、５４の出力信号はアナログス
イッチ４９と５０を介して下側の信号側ドライバ１４
Ａ、１４Ｂ用の階調信号ＢＬ、ＧＬ、ＲＬとして出力さ
れる。アナログスイッチ４９の制御端には選択信号ＳＥ
Ｌ１がインバータＩＶ１を介して供給されており、アナ
ログスイッチ５０の制御端には選択信号ＳＥＬ１が供給
されている。【００３７】増幅器５５、５６の出力信号はアナログス
イッチ５１と５２を介して上側の信号側ドライバ１４
Ｃ、１４Ｄ用の階調信号ＲＵ、ＢＵ、ＧＵとして出力さ
れる。アナログスイッチ５１の制御端には選択信号ＳＥ
Ｌ２がインバータＩＮＶ２を介して供給されており、ア
ナログスイッチ５２の制御端には選択信号ＳＥＬ２が供
給されている。また、タイミングロジック５７はクロッ
クＣＫ１に従ってチャネル選択信号ＣＨ１〜ＣＨ４、ク
リア信号ＣＬ１〜ＣＬ４、選択信号ＳＥＬ１、ＳＥＬ２
を出力する。【００３８】次に、上記構成の変換回路の動作を図５を
参照して説明する。まず、タイミングロジック５７は、
図５（Ｂ）、（Ｄ）、（Ｈ）、（Ｊ）に示すように、ク
リア信号ＣＬ１〜ＣＬ４を、１．５クロック期間づつ順
次ハイレベルとする。クリア信号ＣＬ１〜ＣＬ４によ
り、アナログスイッチ４５〜４８は１．５クロック期間
づつ順次オンする。オンしたアナログスイッチ４５〜４
８を介して、各容量Ｃ１〜Ｃ４に充電されていた電荷が
放電される。【００３９】（Ｂ）〜（Ｅ）及び（Ｈ）〜（Ｋ）に示す
ように、クリア信号ＣＬ１〜ＣＬ４に続いてチャネル信
号ＣＨ１〜ＣＨ４が１．５クロック期間づつ順次ハイレ
ベルとなる。チャネル信号ＣＨ１〜ＣＨ４によりアナロ
グスイッチ４１〜４４は１．５クロック期間づつ順次オ
ンする。映像信号はオンしたアナログスイッチ４１〜４
４を介して、放電済みの容量Ｃ１〜Ｃ４に供給され、サ
ンプリングされる。【００４０】従って、（Ａ）に示す映像信号は、期間Ｔ
１、Ｔ５に容量Ｃ１にサンプリングされ、期間Ｔ３、Ｔ
６に容量Ｃ２にサンプリングされ、期間Ｔ３に容量Ｃ３
にサンプリングされ、期間Ｔ４に容量Ｃ４にサンプリン
グされる。【００４１】選択信号ＳＥＬ１は（Ｆ）に示すようにク
リア信号ＣＬ１に同期して３クロック期間ハイレベルと
なる。また、選択信号ＳＥＬ２は（Ｌ）に示すようにク
リア信号ＣＬ２に同期して３クロック期間ハイレベルと
なる信号である。アナログスイッチ４９と５０は選択信
号ＳＥＬ１に従って交互に３クロック期間づつオンし、
（Ｆ）に示すように容量Ｃ１とＣ２にホールドされた信
号を階調信号ＢＬ、ＧＬ又はＲＬとして出力する。これ
らの信号は下側の信号側ドライバ１４Ａ、１４Ｂに供給
される。アナログスイッチ５１と５２は選択信号ＳＥＬ
２に従って交互に３クロック期間づつオンし、（Ｍ）に
示すように容量Ｃ３とＣ４にホールドされた信号を階調
信号ＲＵ、ＢＵ、ＧＵとして出力する。これらの信号は
上側の信号側ドライバ１４Ｃ、１４Ｄに供給される。【００４２】下側の信号側ドライバ１４Ａ、１４Ｂには
（Ｎ）に示すクロックＣＫ１、下側の信号側ドライバ１
４Ｃ、１４Ｄには（Ｏ）に示すクロックＣＫ２が供給さ
れている。各信号側ドライバ１４Ａ〜１４Ｄは信号変換
回路１７から供給される信号を対応するチャージ回路３
３Ｌ、３３Ｕの入力容量に充電され、チャージ回路３３
Ｌ、３３Ｕは入力端容量にサンプリングされた信号に対
応する信号を信号ライン２３Ｌ、２３Ｕに印加する。【００４３】このように、図４に示す構成によれば、各
色の映像信号の１．５クロック期間分の映像信号を３ク
ロック期間の信号に伸長することができる。従って、こ
の回路により得られた信号を下側及び上側の信号側ドラ
イバ１４Ａ〜１４Ｄに振り分けて供給することにより、
前述のように、高解像度の画像を表示することができ
る。なお、液晶の劣化を防止するため、印加電圧の極性
を所定周期毎に反転することが望ましい。そこで、タイ
ミングロジック５７により、増幅器５３〜５６の増幅率
の極性を適宜反転すればよい。【００４４】（第２実施例）図２に示す信号変換回路１
７の他の構成例を図６に示す。図６に示す回路構成で
は、Ｂ、Ｇ、Ｒ各色の映像信号はＡ／Ｄ変換器６１によ
りディジタルデータに変換され、フリップフロップ（Ｆ
Ｆ）６２と６４に供給される。フリップフロップ６２の
出力はフリップフロップ６３に供給される。フリップフ
ロップ６３と６４の出力信号はＤ／Ａ変換器６５と６６
によりアナログ信号に変換され、増幅器６７、６８を介
して下側の信号側ドライバ１４Ａと１４Ｂ、上側の信号
側ドライバ１４Ｃと１４Ｃに供給される。また、フリッ
プフロップ６２には３クロック周期の制御信号ＳＣが供
給され、フリップフロップ６３、６４には、インバータ
６９により反転された制御信号ＳＣが供給される。【００４５】このような構成によれば、映像信号は１．
５クロック期間毎にディジタルデータに変換され、奇数
番のデータはＤ／Ａ変換器６５に供給され、偶数番のデ
ータはＤ／Ａ変換器６６に供給され、３クロック期間の
信号に変換され、増幅器６７、６８を介して信号側ドラ
イバ１４Ａ〜１４Ｄに供給される。【００４６】Ａ／Ｄ変換器６１のサンプリング容量をチ
ャージ回路３３Ｌ及び３３Ｕの入力容量よりも充分小さ
くすることにより、下側の信号側ドライバ１４Ａ、１４
Ｂと上側の信号側ドライバ１４Ｃ、１４Ｄに供給する信
号を異なったタイミングで正確にサンプリングすること
ができる。【００４７】（第３実施例）通常のテレビ受信機では、
インターレース走査が行われており、走査線は１本おき
に走査され、２フィールドで１フレームが構成されてい
る。一方、液晶表示装置では、各画素の駆動周波数を考
慮すると、このような駆動は好ましくない。そこで、１
走査線分の映像信号を２走査線に表示する倍速駆動法を
行い、１画素の液晶駆動周波数を倍にすることが有効で
ある。【００４８】そこで、信号ラインを表示領域の上下に千
鳥状に引き出し、有効画素領域の上下に信号側ドライバ
を配置した構造の液晶表示装置において、倍速駆動を可
能とする第３実施例を説明する。【００４９】倍速駆動を可能とするためには、図４に示
す信号変換回路１７の出力端に図７に示す倍速駆動用の
信号変換回路を配置し、図２に示すクロックＣＫ１、Ｃ
Ｋ２の周波数を２倍にする。この場合には、チャージ回
路３３Ｌ、３３Ｕの入力容量の充電が３クロックで完了
するように信号側ドライバ１４Ａ〜１４Ｄを形成する。
また、図７に示す変換回路は、信号変換回路１７の出力
信号毎に配置される。【００５０】信号変換回路１７から出力される階調信号
ＢＬ、ＧＬ、ＲＬ、ＲＵ、ＢＵ、ＧＵは、Ａ／Ｄ変換器
７１に供給される。Ａ／Ｄ変換器７１は供給された信号
をＡ／Ｄクロックに従ってディジタルデータに変換す
る。得られたディジタルデータはＡ／Ｄクロックをイン
バータ７２により反転して得られたライトクロックに従
って順次ラインメモリ７３に格納される。ラインメモリ
７３は２走査線分の記憶容量を有する。【００５１】直前の水平走査期間にラインメモリ７３に
書き込まれていた映像信号はＤ／Ａクロックをインバー
タ７４により反転して得られたリードクロックに従って
３クロック期間毎に読み出される。ラインメモリ７３か
ら読み出されたデータは、Ｄ／Ａ変換器７５によりアナ
ログ信号に変換され、正転・反転アンプ７６により表示
フレーム毎に極性の反転する信号に変換され、階調信号
ＢＬ、ＧＬ、ＲＬ、ＲＵ、ＢＵ、ＧＵとして出力する。
コントローラは７７は、６クロック周期のＡ／Ｄクロッ
クと、３クロック周期のＤ／Ａクロックと、映像信号の
１ライン毎に書き込み領域と読み出し領域を切り換える
メモリ制御信号と、出力信号の極性を反転するための極
性反転信号を出力する。【００５２】このような構成によれば、前の走査期間に
ラインメモリ７３に書き込まれたデータを第１実施例の
２倍の速度で読み出し、１走査ライン分の映像を表示パ
ネル１１の連続する２つの走査ラインに表示することが
できる。従って、表示画像の品質を高めることができ
る。【００５３】（第４実施例）第３実施例においては、信
号変換回路１７により映像信号を伸長した後で、図７の
回路により倍速駆動用の信号に変換したが、映像信号を
倍速駆動用の信号に変換する過程で下側の信号側ドライ
バ１４Ａ、１４Ｂ用の信号と上側の信号側ドライバ１４
Ｃ、１４Ｄ用の信号に変換することも可能である。図８
はこのように構成した信号変換回路の構成例を示す。な
お、この回路は、ＢＧＲ映像信号のそれぞれについて１
つ配置され、計３セットが必要となる。【００５４】まず、映像信号はＡ／Ｄ変換器８１に供給
される。Ａ／Ｄ変換器８１の出力するデータＤ１はフリ
ップフロップ８２と８４に供給される。フリップフロッ
プ８２の出力Ｄ２はフリップフロップ８３に供給され
る。フリップフロップ８３と８４の出力データＤ３、Ｄ
４はそれぞれ液晶表示パネル１１の２走査ライン分の記
憶容量を有する第１と第２のラインメモリ８５、８６の
書き込み端子に供給される。【００５５】ラインメモリ８５、８６から読み出された
データＤ５、Ｄ６はＤ／Ａ変換器８７、８８に供給され
る。Ｄ／Ａ変換器８７、８８の出力信号は正転・反転ア
ンプ９、９０に供給される。正転・反転アンプ８９、９
０の出力がそれぞれ下側及び上側の信号側ドライバ１４
Ａ〜１４Ｄに供給される。【００５６】コントローラ９１は、３クロック周期のＡ
／ＤクロックをＡ／Ｄ変換器８１に供給する。Ａ／Ｄク
ロックは分周回路により１／２分周され、ライトクロッ
クとして第１のフリップフロップ８２のクロック端子と
ラインメモリ８５、８６の書き込みクロック端子に供給
される。ライトクロックはインバータ９３を介して第２
及び第３のフリップフロップ８３、８４のクロック端子
に供給される。さらに、コントローラ９１は３クロック
周期のＤ／ＡクロックをＤ／Ａ変換器８７、８８のクロ
ック端子に供給し、さらに、インバータ９４を介してラ
インメモリ８５、８６の読み出しクロック端子に供給す
る。また、正転・反転アンプ８９、９０の増幅率の極性
を反転する極性反転信号を所定期間毎に出力する。【００５７】次に、図８に示す回路の動作を図９のタイ
ムチャートを参照して説明する。Ａ／Ｄ変換器８１は、
図９（Ａ）に例示する映像信号を（Ｂ）に示すＡ／Ｄク
ロックに同期してディジタルデータに変換し、（Ｃ）に
示すデータＤ１を順次出力する。データＤ１は（Ｄ）に
示すライトクロックに従って、第１のフリップフロップ
８２にラッチされる。（Ｅ）に示す第１のフリップフロ
ップ８２の出力データＤ２は反転ライトクロックに従っ
て第２のフリップフロップ８４にラッチされる。また、
Ａ／Ｄ変換器８１の出力データＤ１は、反転ライトクロ
ックに従って第３のフリップフロップ８４にラッチされ
る。（Ｆ）、（Ｇ）に示す第２、第３のフリップフロッ
プ８３、８４の出力データＤ３、Ｄ４は（Ｄ）に示すラ
イトクロックに従ってラインメモリ８５と８６に順次格
納される。【００５８】直前の水平走査期間にラインメモリ８５、
８６に書き込まれていたデータは、リードクロックに従
って（Ｈ）、（Ｊ）に示すように順次読み出される。ラ
インメモリ８５、８６から読み出されたデータはＤ／Ａ
変換器８７、８８によりアナログ信号に変換され、正転
・反転アンプ８９、９０により増幅され、出力される。
コントローラ９１は、例えば、１コモン毎に出力信号の
極性を反転させる。第１の正転・反転アンプ８９の出力
信号を下側の信号側ドライバ１４Ａに、１４Ｂに、第２
の正転・反転アンプ９０の出力信号を上側の信号側ドラ
イバ１４Ｃ、１４Ｄに供給する。【００５９】この構成の場合、（Ｉ）、（Ｋ）に示すよ
うに、下側の信号側ドライバ１４Ａ、１４Ｂに供給され
るクロックＣＫ１’と上側の信号側ドライバ１４Ｃ、１
４Ｄに供給されるクロックＣＫ２’は（Ｌ）に示す通常
駆動時のクロックＣＫ１の２倍の周波数となる。また、
クロックＣＫ１’とＣＫ２’は同相の信号である。【００６０】下側の信号側ドライバ１４Ａ、１４Ｂのフ
リップフロップ３１Ｌはスタート信号ＳＲＴ１を順次転
送し、３クロック期間ハイレベルとなる信号ＳＬ１、Ｓ
Ｌ２、・・・を順次出力し、上側の信号側ドライバ１４
Ｃ、１４Ｄのフリップフロップ３１Ｕはスタート信号Ｓ
ＲＴ２を順次転送し、３クロック期間ハイレベルとなる
信号ＳＵ１、ＳＵ２、・・・を順次出力する。これらの信
号に対応するアナログスイッチ３２Ｌ、３２Ｕが順次オ
ンする。（Ｈ）、（Ｊ）に示す各映像信号は、オンした
アナログスイッチ３２Ｌ、３２Ｕを介して対応するチャ
ージ回路３３Ｌ又は３３Ｕに供給され、入力容量を充電
する。チャージ回路３３Ｌ又は３３Ｕは、入力容量にサ
ンプリングされた信号に対応する信号を信号ライン２３
Ｌ、２３Ｕ及びオンしているＴＦＴ２２を介して選択状
態の液晶容量に対向する書き込む。【００６１】このような構成によれば、倍速駆動により
テレビジョンの１走査期間に液晶表示装置の２走査線に
映像を表示するので、高品質の画像を表示することがで
きる。また、各画素に供給される信号は、映像信号を重
複しないタイミングサンプルして得られたものであり、
解像度の低下を防止することができる。【００６２】図８に示す構成では、映像信号をＡ／Ｄ変
換して、下側と上側の信号側ドライバ１４Ａと１４Ｂ、
１４Ｃと１４Ｄ用に振り分けた後に、各データをライン
メモリ８５、８６に格納した。しかし、Ａ／Ｄ変換後の
データをメモリに格納した後に、下側と上側の信号側ド
ライバ１４Ａと１４Ｂ、１４Ｃと１４Ｄ用に振り分けて
もよい。【００６３】このような構成の駆動回路の構成を図１０
に示す。図１０の構成では、映像信号はＡ／Ｄ変換器８
１に供給され、Ａ／Ｄ変換器８１の出力Ｄ１１はライン
メモリ９５の書き込み端子に順次供給される。ラインメ
モリ９５から読み出されたデータＤ１２は、フリップフ
ロップ８２と８４に供給される。フリップフロップ８２
の出力Ｄ１３はフリップフロップ８４に供給される。フ
リップフロップ８３と８４の出力データＤ１４、Ｄ１５
はＤ／Ａ変換器８７、８８の出力信号は正転・反転アン
プ８９、９０に供給される。正転・反転アンプ８９、９
０の出力がそれぞれ下側及び上側の信号側ドライバ１４
Ａ〜１４Ｄに供給される。【００６４】コントローラ９１は、Ａ／ＤクロックをＡ
／Ｄ変換器８１に供給する。Ａ／Ｄクロックはインバー
タ９６を介してライトクロックとしてラインメモリ９５
に供給される。また、コントローラ９１は、映像信号の
１走査ライン期間毎に、読み出し対象記憶領域と書き込
み対象記憶領域を切り換えるメモリ制御信号をラインメ
モリ９５に供給する。コントローラ９１はリードクロッ
クをラインメモリ９５に供給する。リードクロックは分
周回路９７により１／２分周され、Ｄ／Ａクロックとし
て第１フリップフロップ８２とＤ／Ａ変換器８７、８８
に供給される。Ｄ／Ａクロックはインバータ９８により
反転され、第２、第３のフリップフロップ８３、８４に
供給される。【００６５】このような構成によれば、図１１（Ａ）に
示す映像信号は、Ａ／Ｄクロックに従って、Ａ／Ｄ変換
器８１により（Ｂ）に示すディジタルデータＤ１１に変
換され、ラインメモリ９５に順次格納される。一方、前
の走査期間に格納されていたデータは、リードクロック
に従って、（Ｃ）に示すように順次読み出される。【００６６】読み出されたデータＤ１２は、Ｄ／Ａクロ
ックに従って、（Ｄ）に示すように第１のフリップフロ
ップ８２に格納される。また、データＤ１２と第１のフ
リップフロップ８２の出力データＤ１３は反転Ｄ／Ａク
ロックに従って（Ｅ）と（Ｇ）に示すように第２と第３
のフリップフロップ８３、８４に格納される。第２と第
３のフリップフロップ８３、８４の出力データＤ１４、
Ｄ１５はＤ／Ａ変換器８７、８８に供給され、アナログ
信号に変換され、さらに、極性反転信号に従った極性に
増幅されて信号側ドライバ１４Ａ〜１４Ｄに供給され
る。信号側ドライバ１４Ａ〜１４Ｄには、（Ｆ）と
（Ｈ）に示すクロックＣＫ１、ＣＫ２が供給されてお
り、各信号側ドライバ１４Ａ〜１４Ｄは供給された信号
をクロックに従ってサンプリングし、対応する信号ライ
ン２３Ｌ、２３Ｕに印加する。このような構成によって
も、高解像度の画像を表示することができる。【００６７】なお、この発明は上記実施例に限定され
ず、種々の変形及び応用が可能である。例えば、信号変
換回路１７の構成は、図４、図８、図１０に示す構成に
限定されず、同様の機能を実現する他の回路を採用して
もよい。また、信号変換回路１７を信号側ドライバ１４
Ａ〜１４Ｄの外部に配置する構成を示したが、各信号側
ドライバ１４Ａ〜１４Ｄの内部に配置してもよい。【００６８】さらに、この発明は上記実施例に限定され
ない。例えば、液晶表示パネル１１はＢＧＲ３色の画素
から構成されるカラー液晶表示パネルに限定されず、モ
ノクロ液晶表示パネル或いは印加電圧に応じて表示色が
変化する複屈折制御方式のカラー液晶表示パネル等でも
よい。この場合、信号変換回路１７は映像信号を１画分
の期間サンプリングし、通常駆動の場合には２画素分の
期間に伸長し、信号側ドライバ１４Ａ〜１４Ｄに供給す
る。各チャージ回路３１Ｌ、３１Ｕは供給されたされた
信号を映像信号の２画素分の表示期間サンプリングし、
サンプリング値に対応する信号を信号ラインを介して液
晶容量に印加する。また、倍速駆動の場合には１画素分
の期間に伸長し、信号側ドライバ１４Ａ〜１４Ｄに供給
する。各チャージ回路３１Ｌ、３１Ｕは供給されたされ
た信号を映像信号の１画素分の表示期間サンプリング
し、サンプリング値に対応する信号を信号ラインを介し
て液晶容量に印加する。そして、映像信号の１水平走査
期間の間に２走査線を駆動する。【００６９】また、この発明は通常駆動、倍速駆動の他
に３倍駆動、４倍駆動等に適用することも可能である。
また、スイッチング素子としてＴＦＴを用いたアクティ
ブマトリクス型液晶表示パネルを例示したが、スイッチ
ング素子としてはＭＩＭ等の他のアクティブ素子を使用
してもよい。【００７０】【発明の効果】以上説明したように、この発明によれ
ば、映像信号のサンプリング期間を、一方の側のドライ
バ用の期間と他方の側のドライバ用の期間で異ならせた
ので、映像信号を重複してサンプリングすることがな
く、解像度の低下を防止し、高解像度の画像を表示でき
る。DETAILED DESCRIPTION OF THE INVENTION [0001] BACKGROUND OF THE INVENTION 1. Field of the Inventionliquid crystal
For display devicesRelated. [0002] FIG. 12 shows a so-called COG (chip-on-chip).
1 shows a configuration of a glass-type liquid crystal display device. This liquid crystal table
The display device is a liquid crystal display panel (liquid crystal display element) 111.
Signal side driver (source driver) 11 on a glass substrate
2A, 112B and scanning side driver (address driver)
113A and 113B are arranged. The liquid crystal panel of the liquid crystal display device having such a configuration is
Configuration of the signal 111 and the signal side drivers 112A and 112B.
As shown in FIG. As shown, the liquid crystal display panel 111
Is an active matrix type, and each pixel electrode
Reference numeral 121 denotes a pair via a TFT (thin film transistor) 122.
Are connected to corresponding signal lines S1, S2,...
Further, the TFT 122 in each row is connected to the corresponding gate line G
1, G2... Signal side driver 112
A and 112B are a plurality of free lines constituting a shift register.
Output of flip-flop 131 and flip-flop 131
An analyzer that turns on and off in response to signals SS1, SS2,.
Via the log switch 132 and the analog switch 132
Is supplied with any of the BGR video signals and the signal line S
, S2,... And a charge circuit 133 for driving
It is configured. In the circuit configuration shown in FIG.
When the scanning period starts, the scanning-side drivers 114A and 114A
B applies a gate pulse to the selected gate line,
The TFT 122 in the corresponding row is turned on. Also, clear
Signal CLR is set to the active level, and the pixels in the selected row
When the charge stored in the capacitor (liquid crystal capacitor) is turned on.
It is discharged through the FT 122 and the charge circuit 133.
Subsequently, the clear signal CLR is turned off, and the output enable signal is output.
The signal OE is set to the active level. Also, the first stage
The flip-flop 131 shown in FIG.
The start signal SRT which becomes high level during the
It is. Each flip-flop 131 is connected to the clock shown in FIG.
Shift the start signal SRT according to the clock CK,
(C) to (F) shown as signals SS1 to SS4.
Power. The output signal SS of the flip-flop 131
1, SS2,..., The analog switch 132
They are sequentially turned on for three clock periods. Therefore, (G) ~
As shown in (I), the video signal of each BGR is charged.
The input capacitance of the circuit 133 is sampled and the charge
The data is written to the liquid crystal capacitance of the selected row by the path 133. this
With such a configuration and operation, each liquid crystal capacitor
Is a three clock period, that is, a display period of three pixels of BRG.
The average value of the video signal for minutes is written and corresponds to the average value.
The gradation is displayed. A liquid crystal display panel is required to have a high resolution.
In particular, liquid crystal display panels for enlarged projection
High resolution is required for small panels. Increase resolution
To increase the number of pixels and increase the number of pixels
You have to increase the number of drivers. Also, Dora
Space for placing iva is limited. Therefore, FIG.
As shown in the figure, the signal lines are alternately
As shown in FIG.
There is no need to arrange and connect 12D above and below the display area
You. Driving a liquid crystal display having such a structure
In this case, following the conventional driving method, FIG.
As shown in (B), (F), and (G), the lower signal side
The clocks CK1 and CK1 supplied to the drivers 112A and 112B
And a half clock period behind the start signal STR1
The clock CK2 and the start signal SRT2 are the upper signals
It is conceivable to supply it to the side drivers 112C and 112D.
It is. According to this driving method, the lower signal driver is provided.
The ivas 112A and 112B are as shown in (C) to (E).
The video signals of each color are sequentially sampled, and the corresponding
Write to the liquid crystal capacitor. Also, the upper signal side driver 1
12C and 112D are sequentially shown as (H) to (J).
The image signals of BRG colors are sampled, and the corresponding liquids are sampled.
Write to crystal volume. [0009] However, as shown in FIG.
In the driving method, (C) and (I), (D) and (J),
As is clear from the comparison between (E) and (H), the lower signal
The video sampled by the signal side drivers 112A and 112B
The latter half of the image signal and the upper signal side drivers 112C, 112
The first half of the video signal sampled by D overlaps. this
Therefore, the resolution of the displayed image is reduced. The present invention has been made in view of the above situation.
LCD display device that can display high-resolution images
And a method for driving a liquid crystal display panel
And [0011] Means for Solving the Problems To achieve the above object,
,The liquid crystal display device of the present invention has a liquid crystal capacity and a liquid crystal capacity.
Via the connected switching element and the switching element
And a signal line connected to the liquid crystal capacitor.
LCD panel with staggered pull-out in the opposite direction
Are disposed on opposite sides of the liquid crystal display panel,
The supplied video is connected to the corresponding signal line, respectively.
First and second driving circuits for driving a signal line according to a signal;
And different video signals for the first and second drive circuits.
And the first and second drive
Conversion means for distributing and supplying to a circuit, and the conversion means
A / D for converting the video signal into digital data
Conversion means, and the output data of the A / D conversion means
Means for distributing for the first drive circuit and for the second drive circuit
And memory to store the sorted data
And sequentially read the stored data of the memory,
D / A conversion means for converting the signal into a signal and outputting the signal.
The conversion speed of the A / D conversion means and the conversion speed of the D / A conversion means
The conversion speed is characterized by being equal. [0012] [0013] According to the present invention, a signal applied to each liquid crystal capacitor is provided.
The sampling periods of the signals do not overlap. Therefore,
High resolution images can be displayed. [0014] DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a liquid crystal display device according to an embodiment of the present invention will be described.
Of the display and the driving method of the liquid crystal display panel with reference to the drawings.
I do. (First Embodiment) The liquid crystal display of this embodiment is shown in FIG.
As shown, the glass substrate 12 on the TFT side and the color filter side
A TFT liquid crystal display panel 11 including a glass substrate 13,
Four panels arranged on the glass substrate 12 on the TFT side of the panel
Signal side drivers 14A to 14D and two scanning side drivers
Frames 15A and 15B and frames connected to these drivers.
Kibble circuit board (FPB) 16 and signal conversion circuit 17
And is composed of The signal-side drivers 14A and 14B are defined by a liquid crystal display.
The signal side driver is arranged below the display area of the display panel 11.
The devices 14C and 14D are arranged above the display area.
You. The scanning drivers 15A and 15B are connected to a liquid crystal display panel.
It is arranged at the right end of the flannel 11. Signal conversion circuit 17
Is disposed on the flexible circuit board 16 and the signal side
It is connected to the drivers 14A to 14D. FIG. 2 shows a liquid crystal display panel 11 and a signal side driver.
4 shows a circuit configuration of the inverters 14A to 14D. LCD panel
No. 11 is formed by arranging pixels of each color of BGR in Δ.
And the liquid crystal capacitance of each pixel (the pixel electrode 21, the counter electrode, and the
The capacitance formed by the liquid crystal between them)
Connected to signal lines (data lines) 23L, 23U
ing. The odd-numbered signal lines 23L are located below the display area.
Pulled out and connected to the lower signal-side drivers 14A and 14B.
The signal lines 23U of the even columns are connected to the upper side of the display area.
Pulled out and connected to the upper signal side drivers 14C and 14D.
Has been continued. The gate of the TFT 22 in each row is
And the scanning side drivers 15A, 15A
B. The lower signal side drivers 14A and 14B are
A plurality of flip-flops 31 constituting a shift register
L and on / off according to the output of the flip-flop 31L.
And the video signal of any of the BGRs is supplied to the charging circuit 33L.
Switch 32L which supplies the clear signal CL
Each liquid crystal capacity is charged according to R and the output enable signal OE.
A discharge circuit 33L for discharging
You. The upper signal side drivers 14C and 14D are the same.
As shown in FIG.
ON according to the output of the flip-flop 31U and the flip-flop 31
・ Turn off and charge any video signal of BGR to charge circuit 3
Analog switch 32U to supply 3U, clear signal
Each liquid crystal capacitance according to CLR and output enable signal OE
Charge circuit 33U for charging and discharging
You. Each of the lower signal side drivers 14A and 14B
The clock CK1 is supplied to the flip-flop 31.
You. Top flip-flop 31 of signal side driver 14A
Is supplied with a start signal SRT1. Signal side Dora
The first flip-flop 31 of the driver 14B has a signal side signal.
The output signal of the last-stage flip-flop 31 of the driver 14A
No. is supplied. Each of the upper signal side drivers 14C and 14D
The flip-flop 31 receives an inverted signal of the clock CK1.
A certain CK2 is supplied. Upper left signal side driver 14
The start flip-flop of C has a start signal SRT1
Start signal SRT delayed by half a cycle of the clock
2 are supplied. Top flip of signal side driver 14D
The flop 31 has a final stage flop of the signal side driver 14C.
The output signal of the lip flop 31 is supplied. The signal conversion circuit 17 is provided for receiving a television reception signal.
Analog video signals (floor
The tone signal BGR is supplied to the signal conversion circuit 17. BG
Receiving the video signal of each color R and clock CK1, each color of BGR
Video signal for 1.5 clock periods
You. Also, the sampling timing of the video signal of each color of BGR
The clock is shifted by one clock period. Signal conversion times
The path 17 converts the sampled signal (signal unit) into three
The odd-numbered sampled video signal.
Signal to the lower signal side drivers 14A and 14B.
Provided as L, GL, RL, and even-numbered sampling
The image signal is sent to the upper signal-side drivers 14C and 14D as gradation signals.
No. RU, BU, GU. Clear signal CLR, output enable signal O
E, clocks CK1, CK2, start signal STR1,
STR2 is generated by the timing control unit 35. Next, the operation of the liquid crystal display device having the above configuration will be described.
3 will be described with reference to the timing chart. Each horizontal run
When the inspection period starts, the scanning drivers 15A and 15B
A gate pulse is applied to the gate line 24 of the selected row to select
The selected TFT 22 is turned on. Timing control unit 35
Supplies the clear signal CLR to the charge circuits 33L and 33U.
The TFT2 supplied and the charge of the liquid crystal capacitance of the selected row is turned on.
2 is discharged. Subsequently, the clear signal CLR is turned off.
And the output enable signal OE becomes active level.
You. The signal conversion circuit 17 is a signal conversion circuit as shown in FIG.
B illustrated in (A) to (C) according to the lock CK1;
The video signal of each color of G and R is expressed as shown in (F) to (H).
Shift by 1.5 clock periods and 1 clock period
Sampling is performed at the specified timing. Signal conversion circuit 17
Is a signal (signal element) for three clock periods.
Strips), and further converts the odd-numbered signals into (I),
As shown in (K) and (M), the lower signal side driver 14
A, 14B are supplied as gradation signals BL, GL, RL,
As shown in (J), (L) and (N), the even-numbered signals are
The grayscale signals RU, B are supplied to the signal side drivers 14C, 14D of the side.
Supply as U and GU. The lower signal side drivers 14A, 14B
The clock CK1 shown in FIG.
The start signal SRT1 shown in FIG.
The flop 31 sequentially transfers the start signal SRT1.
You. For this reason, the first, second, third, etc. flips
The control signals SL1, SL2 output from the flop 31
SL3 ..., as illustrated in (P) to (R),
It shifts by the lock period and changes to H level for three clock periods.
Become. Output signal SL of flip-flop 31L
According to 1, SL2..., Each analog switch 32L
They are sequentially turned on for three clock periods. Therefore, as shown in (I)
Are charged in the first, fourth,... Stages.
The signals G1, G3,... Shown in FIG.
Are supplied to the second, fifth,... Charge circuits 33L.
, And the signals R1, R3,... Shown in FIG.
Are supplied to the charge circuits 33L of the stages,. Signal passed through analog switch 32L
Charges the input capacitance of the charge circuit 33L,
Circuit 33L is connected to the voltage sampled by the input capacitance.
The corresponding voltage is supplied to the signal line 23L. The upper signal side drivers 14C and 14D
The clock CK2 shown in FIG.
And a start signal SRT2 shown in FIG.
The flip-flop 31U sequentially transfers the start signal SRT2
I do. Therefore, the first stage, the second stage, the third stage,...
Control signals SU1 and SU output from flop 31U
2, SU3... Are exemplified in (T) to (V),
It shifts by one clock period,
It becomes. Output signal SU of flip-flop 31U
According to 1, SU2..., Each analog switch 32U
They are sequentially turned on for three clock periods. Therefore, shown in (N)
Are the first stage, fourth stage,.
The signals B2, B4,...
Are supplied to the second-stage, fifth-stage,... Charge circuits 33U.
., The signals G2, G4,.
, Are supplied to the charge circuit 33U. The signal supplied to the charging circuit 33U is
Charges the input capacitance of the charging circuit 33U and samples
Is done. Charge circuit 33U supports sampling signal
Is supplied to the signal line 23U. Each of the signal lines 23L and 23U is
Signal is applied to each liquid crystal capacitor via the TFT 22 in the selected row.
To charge the liquid crystal capacitance. Of each gate line 24
When the selection period ends, the gate pulse turns off and the TFT
22 turns off. Therefore, each liquid crystal capacitor until the next selection period.
The electric charge continues to be held in the amount, and a desired gradation is displayed. The signal conversion circuit 17 operates in 1.5 clock periods.
Complete the sampling of the video signal, and
Signal to a signal for three clock periods
Supply to the first and second drivers 14A to 14D. Therefore, pixels of the same color
Are not overlapped with each other.
Therefore, the signal lines 23L and 23U are staggered up and down.
And the signal side drivers 14A-1A above and below the display area.
A high-resolution image is displayed on a liquid crystal display device with a 4D arrangement.
An image can be displayed. For example, the configuration shown in FIGS.
In each of the drivers 112A to 112D,
The first 1.5 clock periods of the three clock periods
Sampling during the latter 1.5 clock periods.
Stop to avoid overlapping sampling periods
It is also possible. However, in this method, the charge times
The time to charge the input capacitance of the road 133 is halved
As a result, charging may not be performed completely. I
However, according to this embodiment, the charge circuits 33L, 33L
The input capacity of U can be charged in three clock periods,
The input capacity can be sufficiently charged. Next, an example of the configuration of the signal conversion circuit 17 is shown in FIG.
It will be described with reference to FIG. The configuration shown in FIG. 4 is a configuration for one color.
In addition, three sets of circuits shown in FIG. 4 are provided for video signals of three colors BGR.
Is placed. First, the video signal of B, G or R is channel
Analog that turns on and off according to control signals CH1 to CH4
Capacitor for signal sampling via switches 41-44
It is supplied to one end of each of C1 to C4. Capacity C1-C
A reference voltage VBB is applied to the other end of 4. Also,
One ends of the capacitors C1 to C4 are connected to the clear signals CL1 to CL4.
Therefore, it is controlled via the analog switches 45 to 48 which are conductive.
It is connected to the reference voltage VBB. The capacitors C1 to C4 are connected to the charge circuit 33L and
And 1 / 2U or less of the input capacity of 33U, 1.5
Charging is completed in the clock period. Alternatively, the capacitances C1 to C
4 is the time constant of the input capacitance of the charge circuits 33L and 33U.
It is 1/2 or less of the time constant. One end of each of the capacitors C1 to C4
The pressure is supplied to amplifiers 53-56. The output signals of the amplifiers 53 and 54 are analog
The lower signal side driver 14 via the switches 49 and 50
A and 14B are output as gradation signals BL, GL, and RL.
It is. The control terminal of the analog switch 49 has a selection signal SE.
L1 is supplied via the inverter IV1, and
The selection signal SEL1 is supplied to the control terminal of the log switch 50.
Have been. The output signals of the amplifiers 55 and 56 are analog
The upper signal side driver 14 via the switches 51 and 52
Output as gradation signals RU, BU, GU for C, 14D
It is. The control terminal of the analog switch 51 has a selection signal SE.
L2 is supplied via the inverter INV2.
The control terminal of the analog switch 52 is supplied with a selection signal SEL2.
Have been paid. Also, the timing logic 57
The channel selection signals CH1 to CH4,
Rear signals CL1 to CL4, selection signals SEL1, SEL2
Is output. Next, the operation of the conversion circuit having the above configuration will be described with reference to FIG.
It will be described with reference to FIG. First, the timing logic 57
As shown in FIGS. 5 (B), (D), (H) and (J),
Rear signals CL1 to CL4 are output in order of 1.5 clock periods.
Next high level. By clear signals CL1 to CL4
Analog switches 45-48 for 1.5 clock periods
Turn on one by one. Analog switches 45-4 turned on
8, the charges charged in the capacitors C1 to C4 are
Discharged. (B) to (E) and (H) to (K)
Channel signals following the clear signals CL1 to CL4.
The signals CH1 to CH4 are sequentially set to high level for 1.5 clock periods.
Be a bell. Analog by channel signals CH1 to CH4
Switches 41 to 44 are sequentially turned off every 1.5 clock periods.
On. The video signal is turned on by the analog switches 41 to 4
4 to the discharged capacities C1 to C4.
Sampled. Therefore, the video signal shown in FIG.
1 and T5, the signal is sampled by the capacitor C1, and the period T3, T
6, the capacitor C2 is sampled, and during the period T3, the capacitor C3 is sampled.
And sampled in the capacitor C4 during the period T4.
Is The selection signal SEL1 is reset as shown in FIG.
High level for 3 clock periods in synchronization with rear signal CL1
Become. Further, the selection signal SEL2 is canceled as shown in (L).
High level for 3 clock periods in synchronization with rear signal CL2
Signal. Analog switches 49 and 50 are
ON alternately for three clock periods according to signal SEL1,
As shown in (F), the signals held in the capacitors C1 and C2
Is output as a gradation signal BL, GL or RL. this
These signals are supplied to the lower signal side drivers 14A and 14B.
Is done. The analog switches 51 and 52 are connected to the selection signal SEL.
Turn on alternately for 3 clock periods according to 2, and to (M)
As shown, the signals held in the capacitors C3 and C4
Output as signals RU, BU, GU. These signals are
It is supplied to the upper signal side drivers 14C and 14D. The lower signal side drivers 14A and 14B have
Clock CK1 shown in (N), lower signal side driver 1
The clock CK2 shown in (O) is supplied to 4C and 14D.
Have been. Each signal side driver 14A to 14D converts signals
Charge signal 3 corresponding to the signal supplied from circuit 17
Charged to the input capacity of 3L, 33U, the charge circuit 33
L and 33U correspond to the signal sampled by the input terminal capacitance.
A corresponding signal is applied to signal lines 23L and 23U. As described above, according to the configuration shown in FIG.
3 video signals for 1.5 clock periods of the color video signal
It can be extended to a signal during the lock period. Therefore,
The signals obtained by the circuits of
By distributing and supplying to ivas 14A to 14D,
As mentioned earlier, it can display high resolution images
You. Note that the polarity of the applied voltage is
Is desirably inverted every predetermined period. So Thailand
The amplification factors of the amplifiers 53 to 56
May be appropriately inverted. (Second Embodiment) The signal conversion circuit 1 shown in FIG.
FIG. 6 shows another example of the configuration of FIG. With the circuit configuration shown in FIG.
Means that the video signals of each color of B, G, and R are processed by the A / D converter 61.
Is converted to digital data and the flip-flop (F
F) supplied to 62 and 64; Of the flip-flop 62
The output is supplied to the flip-flop 63. Flip flip
The output signals of the flops 63 and 64 are D / A converters 65 and 66.
Is converted to an analog signal by the amplifiers 67 and 68
And lower signal side drivers 14A and 14B and upper signal
It is supplied to the side drivers 14C and 14C. Flick
The flip-flop 62 is supplied with a control signal SC having a three clock cycle.
And flip-flops 63 and 64 have inverters
69 supplies the inverted control signal SC. According to such a configuration, the video signal has the following characteristics:
Converted to digital data every 5 clock periods, odd number
The numbered data is supplied to the D / A converter 65, and the even numbered data is
The data is supplied to the D / A converter 66, and is output for three clock periods.
The signal is converted to a signal, and the signal
Are supplied to the first and second drivers 14A to 14D. The sampling capacity of the A / D converter 61 is
Sufficiently smaller than the input capacitance of the large circuits 33L and 33U.
The lower signal side drivers 14A, 14A
B and the signal supplied to the upper signal side drivers 14C and 14D.
To accurately sample signals at different times
Can be. (Third Embodiment) In a normal television receiver,
Interlaced scanning is performed, and every other scanning line
And one frame is composed of two fields.
You. On the other hand, in a liquid crystal display device, the driving frequency of each pixel is considered.
Considering this, such driving is not preferable. So 1
Double speed drive method to display video signals for two scan lines on two scan lines
It is effective to double the liquid crystal driving frequency of one pixel.
is there. Therefore, signal lines are placed above and below the display area by a thousand.
Pull out in a bird shape, signal driver above and below the effective pixel area
Double-speed drive is possible in a liquid crystal display device
A third embodiment will be described. In order to enable double speed driving, FIG.
The output terminal of the signal conversion circuit 17 for the double speed drive shown in FIG.
A signal conversion circuit is provided, and clocks CK1 and C2 shown in FIG.
Double the frequency of K2. In this case, charge times
Charge of input capacity of road 33L, 33U is completed in 3 clocks
Then, the signal side drivers 14A to 14D are formed.
The conversion circuit shown in FIG.
It is arranged for each signal. Gray scale signal output from signal conversion circuit 17
BL, GL, RL, RU, BU, GU are A / D converters
71. The A / D converter 71 receives the supplied signal
Is converted to digital data according to the A / D clock.
You. The obtained digital data is input with an A / D clock.
In accordance with the write clock obtained by inversion by the
Are sequentially stored in the line memory 73. Line memory
Reference numeral 73 has a storage capacity for two scanning lines. During the immediately preceding horizontal scanning period, the line memory 73
The written video signal is inverted D / A clock
According to the read clock obtained by inversion by the
It is read out every three clock periods. Line memory 73
The data read from the D / A converter 75 is
Converted to log signal and displayed by forward / reverse amplifier 76
It is converted to a signal whose polarity is inverted for each frame, and a grayscale signal
Output as BL, GL, RL, RU, BU, GU.
The controller 77 has an A / D clock of 6 clock cycles.
Clock, a D / A clock of three clock cycles, and a video signal
Switching between the write area and read area for each line
A pole for inverting the polarity of the memory control signal and the output signal
And outputs a sex reversal signal. According to such a configuration, during the previous scanning period,
The data written in the line memory 73 is used in the first embodiment.
Read at twice the speed and display video for one scan line
Can be displayed on two consecutive scan lines
it can. Therefore, the quality of the displayed image can be improved.
You. (Fourth Embodiment) In the third embodiment, the signal
After the video signal is expanded by the signal conversion circuit 17,
The signal was converted to a signal for double speed drive by the circuit, but the video signal was
In the process of converting to the signal for double speed drive, the lower signal side drive
Signals for the buses 14A and 14B and the upper signal side driver 14
It is also possible to convert to signals for C and 14D. FIG.
Shows a configuration example of the signal conversion circuit thus configured. What
Note that this circuit has one circuit for each of the BGR video signals.
And a total of three sets are required. First, the video signal is supplied to the A / D converter 81.
Is done. The data D1 output from the A / D converter 81 is free.
It is supplied to flip-flops 82 and 84. Flip-flop
The output D2 of the flip-flop 82 is supplied to the flip-flop 83.
You. Output data D3, D of flip-flops 83 and 84
4 is a record for two scanning lines of the liquid crystal display panel 11 respectively.
Of the first and second line memories 85 and 86 having storage capacity
It is supplied to the write terminal. Read from the line memories 85 and 86
Data D5 and D6 are supplied to D / A converters 87 and 88.
You. The output signals of the D / A converters 87 and 88 are forward / reverse
Pumps 9 and 90. Forward / reverse amplifier 89, 9
0 is the lower and upper signal side driver 14 respectively.
A to 14D. The controller 91 has a three-clock cycle A
A / D clock is supplied to the A / D converter 81. A / D
The lock is divided by により by the frequency divider, and
And the clock terminal of the first flip-flop 82
Supply to write clock terminals of line memories 85 and 86
Is done. The write clock is supplied to the second
And the clock terminals of the third flip-flops 83 and 84
Supplied to Further, the controller 91 has three clocks.
The period D / A clock is used as the clock for the D / A converters 87 and 88.
Supplied to the power supply terminal, and
Supplied to the read clock terminals of the in-memory 85, 86.
You. The polarity of the amplification rate of the forward / reverse amplifiers 89 and 90
Is output every predetermined period. Next, the operation of the circuit shown in FIG.
This will be described with reference to a time chart. The A / D converter 81 is
The video signal illustrated in FIG. 9A is converted to an A / D signal shown in FIG.
Convert to digital data in synchronization with lock,
The data D1 shown in FIG. Data D1 becomes (D)
A first flip-flop according to the write clock shown
Latched at 82. (E) First flip flow
The output data D2 of the step 82 follows the inverted write clock.
Is latched by the second flip-flop 84. Also,
The output data D1 of the A / D converter 81 is an inverted write clock.
Latched in the third flip-flop 84 according to the
You. (F), second and third flip-flops shown in (G)
The output data D3 and D4 of the loops 83 and 84 are shown in FIG.
In line memories 85 and 86 sequentially according to the unit clock.
Will be delivered. During the immediately preceding horizontal scanning period, the line memory 85,
86 has been written in accordance with the read clock.
(H) and (J) are sequentially read. La
Data read from the in-memory 85, 86 is D / A
Converted to analog signals by converters 87 and 88,
Amplified by the inverting amplifiers 89 and 90 and output.
The controller 91 outputs an output signal for each common, for example.
Reverse the polarity. Output of first forward / inverting amplifier 89
The signal is sent to the lower signal side driver 14A,
The output signal of the non-inverting / inverting amplifier 90 of FIG.
Supply to the inverters 14C and 14D. In the case of this configuration, (I) and (K)
As shown, the signal is supplied to the lower signal side drivers 14A and 14B.
Clock CK1 'and the upper signal side driver 14C, 1
The clock CK2 'supplied to the 4D is the normal clock CK2' shown in (L).
The frequency is twice the frequency of the clock CK1 at the time of driving. Also,
The clocks CK1 'and CK2' are in-phase signals. The lower signal side drivers 14A, 14B
The lip flop 31L sequentially changes the start signal SRT1.
Signals SL1 and S which are high for three clock periods.
L2,... Are sequentially output, and the upper signal side driver 14 is output.
C, 14D flip-flop 31U outputs start signal S
RT2 is sequentially transferred and goes high for three clock periods
The signals SU1, SU2,... Are sequentially output. These messages
The analog switches 32L and 32U corresponding to the
On. Each video signal shown in (H) and (J) is turned on.
Corresponding channels via analog switches 32L and 32U
Supplied to the storage circuit 33L or 33U to charge the input capacity
I do. The charging circuit 33L or 33U supports the input capacitance.
A signal corresponding to the sampled signal is sent to a signal line 23.
L, 23U and the selected state via the TFT 22 which is turned on.
Writing opposite to the liquid crystal capacitance of the state. According to such a configuration, double-speed driving
Two scanning lines of the liquid crystal display device during one scanning period of television
Displays video, so you can display high-quality images.
Wear. The signal supplied to each pixel overlaps the video signal.
It is obtained by timing sample without duplication,
It is possible to prevent a decrease in resolution. In the configuration shown in FIG. 8, the video signal is A / D converted.
In other words, the lower and upper signal side drivers 14A and 14B,
After sorting for 14C and 14D, line each data
Stored in memories 85 and 86. However, after A / D conversion
After storing the data in memory, the lower and upper signal
Divide for drivers 14A and 14B, 14C and 14D
Is also good. FIG. 10 shows a configuration of a driving circuit having such a configuration.
Shown in In the configuration of FIG. 10, the video signal is transmitted to the A / D converter 8
1 and the output D11 of the A / D converter 81 is a line
The data is sequentially supplied to the write terminal of the memory 95. Lineme
The data D12 read from the memory 95 is a flip-flop.
Lops 82 and 84. Flip-flop 82
Is supplied to the flip-flop 84. H
Output data D14, D15 of lip flops 83 and 84
Are the output signals of the D / A converters 87 and 88.
Are supplied to the pumps 89 and 90. Forward / reverse amplifier 89, 9
0 is the lower and upper signal side driver 14 respectively.
A to 14D. The controller 91 sets the A / D clock to A
/ D converter 81. A / D clock is Invar
Line memory 95 as a write clock
Supplied to In addition, the controller 91 outputs the video signal.
Read target storage area and write
Memory control signal for switching the target storage area
Supply to the moly 95. Controller 91 is the lead clock.
Is supplied to the line memory 95. Read clock is minute
The frequency is divided by により by the frequency dividing circuit 97 to obtain a D / A clock.
And the first flip-flop 82 and the D / A converters 87 and 88
Supplied to D / A clock is driven by inverter 98
Inverted to the second and third flip-flops 83 and 84
Supplied. According to such a configuration, FIG.
The video signal shown is A / D converted according to the A / D clock.
The digital data D11 shown in FIG.
The data is sequentially stored in the line memory 95. Meanwhile, before
The data stored during the scan period of
Are sequentially read out as shown in FIG. The read data D12 is a D / A clock.
According to the first flip-flop as shown in FIG.
Is stored in the head 82. Also, the data D12 and the first file are stored.
The output data D13 of the lip flop 82 is inverted D / A clock.
According to the lock, the second and third as shown in (E) and (G)
Are stored in the flip-flops 83 and 84 of FIG. 2nd and 2nd
3 flip-flops 83, 84 output data D14,
D15 is supplied to D / A converters 87 and 88,
Is converted to a signal, and further converted to a polarity according to the polarity inversion signal.
Amplified and supplied to the signal side drivers 14A to 14D
You. The signal-side drivers 14A to 14D include (F)
Clocks CK1 and CK2 shown in FIG.
Each of the signal side drivers 14A to 14D receives the supplied signal.
Is sampled according to the clock, and the corresponding signal line is
23L and 23U. With such a configuration
Also, a high-resolution image can be displayed. The present invention is not limited to the above embodiment.
However, various modifications and applications are possible. For example, signal change
The configuration of the conversion circuit 17 is the same as that shown in FIGS.
It is not limited and adopts another circuit that realizes the same function.
Is also good. Further, the signal conversion circuit 17 is connected to the signal side driver 14.
A to 14D configuration outside the A to 14D is shown.
It may be arranged inside the drivers 14A to 14D. Further, the present invention is limited to the above embodiment.
Absent. For example, the liquid crystal display panel 11 has pixels of three colors BGR.
Is not limited to a color LCD panel composed of
Display color can be changed according to the applied voltage
Even color liquid crystal display panels with variable birefringence control method
Good. In this case, the signal conversion circuit 17 converts the video signal into one
During normal driving, and in the case of normal driving,
And supplies the signals to the signal side drivers 14A to 14D.
You. Each charge circuit 31L, 31U is supplied
The signal is sampled for a display period of two pixels of the video signal,
The signal corresponding to the sampled value is output via the signal line
To the crystal volume. In the case of double-speed driving, one pixel
And supplies it to the signal-side drivers 14A to 14D
I do. Each of the charge circuits 31L and 31U is supplied with
Sampling the display signal for one pixel of the video signal during the display period
And the signal corresponding to the sampled value is
To apply to the liquid crystal capacitance. And one horizontal scan of the video signal
Two scanning lines are driven during the period. The present invention is applicable to other than normal driving and double speed driving.
It is also possible to apply to triple drive, quadruple drive, etc.
In addition, active devices using TFTs as switching elements
The example of the sub-matrix liquid crystal display panel
Use other active elements such as MIM as
May be. [0070] As described above, according to the present invention,
If the sampling period of the video signal is
The period for the driver and the period for the driver on the other side are different
Therefore, it is not possible to sample video signals redundantly.
To prevent loss of resolution and display high-resolution images.
You.

【図面の簡単な説明】【図１】この発明の一実施例にかかる液晶表示装置の平
面図である。【図２】図１に示す液晶表示パネルと信号側ドライバの
構成を示す回路図である。【図３】（Ａ）〜（Ｖ）は図１及び図２に示す構成の液
晶表示装置の動作を説明するためのタイミングチャート
である。【図４】図１及び図２に示す信号変換回路の構成例を示
す回路図である。【図５】（Ａ）〜（Ｏ）は図４に示す信号変換回路の動
作を説明するためのタイミングチャートである。【図６】図１及び図２に示す信号変換回路の他の構成例
を示す回路図である。【図７】倍速駆動を可能とするための付加回路の構成の
一例を示す回路図である。【図８】倍速駆動を可能とする信号変換回路の構成の一
例を示す回路図である。【図９】（Ａ）〜（Ｌ）は、図８に示す信号変換回路の
動作を説明するためのタイミングチャートである。【図１０】倍速駆動を可能とする信号変換回路の構成の
他の例を示す回路図である。【図１１】（Ａ）〜（Ｈ）は、図１０に示す信号変換回
路の動作を説明するためのタイミングチャートである。【図１２】従来の液晶表示装置の構成を示す平面図であ
る。【図１３】図１２に示す液晶表示パネルと信号側ドライ
バの構成を示す回路図である。【図１４】（Ａ）〜（Ｉ）は図１２及び図１３に示す構
成の液晶表示装置の動作を説明するためのタイミングチ
ャートである。【図１５】信号ラインの配線例を示す回路図である。【図１６】液晶表示装置の変形例を示す平面図である。【図１７】（Ａ）〜（Ｊ）は図１５及び図１６に示す配
線の液晶表示パネルの駆動波形を示す図である。【符号の説明】１１・・・液晶表示パネル（液晶表示素子）、１２・・・下側
ガラス基板（ＴＦＴ基板）、１３・・・上側ガラス基板、
１４Ａ〜１４Ｄ・・・信号側ドライバ、１５Ａ、１５Ｂ・・・
走査側ドライバ、１６・・・フレキシブル回路基板、１７・
・・信号変換回路、２１・・・画素電極、２２・・・ＴＦＴ、２
３Ｌ、２３Ｕ・・・信号ライン、２４・・・ゲートライン、３
１Ｌ、３１Ｕ・・・フリップフロップ、３２Ｌ、３２Ｕ・・・
アナログスイッチ、３３Ｌ、３３Ｕ・・・ドライバ、３５・
・・タイミング制御部、４１〜５２・・・アナログスイッ
チ、６１・・・Ａ／Ｄ変換器、６２〜６４・・・フリップフロ
ップ、６５、６６・・・Ｄ／Ａ変換器、６７、６８・・・増幅
器、７１・・・Ａ／Ｄ変換器、７２・・・インバータ、７３・・
・ラインメモリ、７４・・・インバータ、７５・・・Ｄ／Ａ変
換器、７６・・・正転・反転アンプ、７７・・・コントロー
ラ、８１・・・Ａ／Ｄ変換器、８２〜８４・・・フリップフロ
ップ、８５、８６・・・ラインメモリ、８７、８８・・・Ｄ／
Ａ変換器、８９、９０・・・正転・反転アンプ、９１・・・コ
ントローラ、９２・・・分周回路、９３、９４・・・インバー
タBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a plan view of a liquid crystal display device according to one embodiment of the present invention. FIG. 2 is a circuit diagram showing a configuration of a liquid crystal display panel and a signal side driver shown in FIG. FIGS. 3A to 3V are timing charts for explaining the operation of the liquid crystal display device having the configuration shown in FIGS. 1 and 2. FIG. FIG. 4 is a circuit diagram showing a configuration example of a signal conversion circuit shown in FIGS. 1 and 2; FIGS. 5A to 5O are timing charts for explaining the operation of the signal conversion circuit shown in FIG. 4; FIG. 6 is a circuit diagram showing another configuration example of the signal conversion circuit shown in FIGS. 1 and 2; FIG. 7 is a circuit diagram showing an example of a configuration of an additional circuit for enabling double-speed driving. FIG. 8 is a circuit diagram illustrating an example of a configuration of a signal conversion circuit that enables double-speed driving. FIGS. 9A to 9L are timing charts for explaining the operation of the signal conversion circuit shown in FIG. 8; FIG. 10 is a circuit diagram showing another example of the configuration of the signal conversion circuit that enables double-speed driving. FIGS. 11A to 11H are timing charts for explaining the operation of the signal conversion circuit shown in FIG. 10; FIG. 12 is a plan view showing a configuration of a conventional liquid crystal display device. 13 is a circuit diagram showing a configuration of a liquid crystal display panel and a signal driver shown in FIG. FIGS. 14A to 14I are timing charts for explaining the operation of the liquid crystal display device having the configuration shown in FIGS. 12 and 13; FIG. 15 is a circuit diagram showing a wiring example of a signal line. FIG. 16 is a plan view showing a modification of the liquid crystal display device. FIGS. 17A to 17J are diagrams showing driving waveforms of the liquid crystal display panel having the wirings shown in FIGS. 15 and 16; [Explanation of Symbols] 11: Liquid crystal display panel (liquid crystal display element), 12: Lower glass substrate (TFT substrate), 13: Upper glass substrate
14A to 14D ... signal side driver, 15A, 15B ...
Scan-side driver, 16 ... Flexible circuit board, 17
..Signal conversion circuits, 21 ... pixel electrodes, 22 ... TFTs, 2
3L, 23U: signal line, 24: gate line, 3
1L, 31U ... flip-flop, 32L, 32U ...
Analog switch, 33L, 33U ... driver, 35
..Timing control units, 41 to 52 analog switches, 61 A / D converters, 62 to 64 flip-flops, 65, 66 D / A converters, 67, 68 ..Amplifiers, 71 ... A / D converters, 72 ... Inverters, 73 ...
・ Line memory, 74 ・・・ Inverter, 75 ・・・ D / A converter, 76 ・・・ Normal / inverting amplifier, 77 ・・・ Controller, 81 ・・・ A / D converter, 82-84 ・..Flip-flops, 85, 86 ... line memories, 87, 88 ... D /
A converter, 89, 90: forward / inverting amplifier, 91: controller, 92: frequency dividing circuit, 93, 94: inverter

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/36 G02F 1/133 H04N 5/66 - 5/74 ──────────────────────────────────────────────────続き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) G09G 3/36 G02F 1/133 H04N 5/66-5/74

Claims

(57) [Claim 1] A liquid crystal capacitor, a switching element connected to the liquid crystal capacitor, and a signal line connected to the liquid crystal capacitor via the switching element, wherein the signal lines are arranged in opposite directions. A liquid crystal display panel drawn out in a staggered manner; first and second liquid crystal display panels disposed on opposite sides of the liquid crystal display panel, respectively connected to corresponding signal lines, and driving the signal lines according to the supplied video signal. a drive circuit, sampled at different timings video signal for the first and second driving circuits, a conversion unit supplies distributed to the first and second driving circuits, and the converting means, the video Convert signal to digital data
A / D conversion means for converting, and output data of the A / D conversion means to the first drive circuit
Means for allocating data for the second drive circuit, a memory for storing the allocated data, and data stored in the memory sequentially read out, and an analog signal
D / A conversion means for converting and outputting the data, and the conversion speed of the A / D conversion means, and the D / A conversion means.
A liquid crystal display device characterized in that the conversion speeds are the same.