JP3449597B2 - キャパシタ - Google Patents

キャパシタ

Info

Publication number
JP3449597B2
JP3449597B2 JP32070097A JP32070097A JP3449597B2 JP 3449597 B2 JP3449597 B2 JP 3449597B2 JP 32070097 A JP32070097 A JP 32070097A JP 32070097 A JP32070097 A JP 32070097A JP 3449597 B2 JP3449597 B2 JP 3449597B2
Authority
JP
Japan
Prior art keywords
film
electrode
capacitor
dielectric
dielectric film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP32070097A
Other languages
English (en)
Other versions
JPH10242428A (ja
Inventor
公一 水島
利江 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP32070097A priority Critical patent/JP3449597B2/ja
Publication of JPH10242428A publication Critical patent/JPH10242428A/ja
Application granted granted Critical
Publication of JP3449597B2 publication Critical patent/JP3449597B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Non-Volatile Memory (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、キャパシタに関す
る。特にDRAM、SRAM、FRAMなどの半導体メ
モリに用いられるキャパシタに関する。
【0002】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、1チップ上に集積化して形成し
た大規模集積回路(LSI)が多用されている。このた
め、機器全体の性能は、LSI単体の性能と大きく結び
付いている。LSI単体の性能向上は、集積度を高める
ことにより実現できる。
【0003】特に、DRAMは、1970年に構造や製
法の簡単な電荷蓄積固体メモリとして登場して以来、そ
の集積度を高めつつ広く用いられている。なかでも19
72年以来、1つのメモリセルが1つのキャパシタ(コ
ンデンサ)と1つのトランジスタからなるDRAMは、
その簡単な構造と小さな寸法のゆえに最も広く用いられ
ている。
【0004】このDRAMでは、信号電荷を蓄積記憶す
るのは、SiO2系薄膜を中心とする誘電体薄膜を電極
で挟んだキャパシタである。トランジスタはこのキャパ
シタを識別、指定するためのスイッチとして使われてい
る。
【0005】DRAMの集積度が増加するとともに、チ
ップ面積も緩やかに増加しているものの、ひとつのメモ
リセル面積はそれ以上の率で小さくなっている。ここ
で、問題なのは、メモリセルの面積が小さくなっても、
そのメモリセル内のキャパシタの静電容量は、センスア
ンプの感度、ビット線静電容量、耐放射線ソフトエラー
の点から、30fF以上に保たなければならないことで
ある。
【0006】この静電容量を達成するために、キャパシ
タ絶縁膜(誘電体薄膜)を薄くすること(第1の方
法)、キャパシタ構造を立体化してキャパシタの実効面
積を大きくすること(第2の方法)、誘電率の大きな誘
電体材料を使うこと(第3の方法)などの方法が行なわ
れてきた。これらの方法のうち、これまで第1、第2の
方法が主にとられてきた。
【0007】しかしながら、第1の方法の場合には、S
iO2膜の膜厚は5nmと薄くなっており、同様に、サ
ンドイッチ構造の誘電体薄膜であるSiO2/Si34
/SiO2膜のSiO2換算膜厚も5nmと薄くなってい
る。これにより、トンネル効果によるリーク電流の増大
が問題となっている。
【0008】第2の方法の場合には、立体構造を形成す
るために、プロセスが複雑化し、これによる工程数の増
加および段差の増大により、歩留まりが低下するという
問題がある。
【0009】第3の方法の場合には、高誘電体材料とし
て、Ta25、Y23、SrTiO3などの高誘電体酸
化物が用いられるが、これら高誘電体酸化物は必然的に
禁制帯幅が狭い(3〜4eV)ため、やはりリーク電流
が大きいという問題がある。
【0010】
【発明が解決しようとする課題】上述の如く、DRAM
の高集積化に伴い、信号電荷を蓄積するためのキャパシ
タも微細化が進んでいる。その結果、キャパシタの静電
容量は小さくなる一方で、必要な静電容量を確保するこ
とが困難になってきている。
【0011】そこで、静電容量を確保するために、キャ
パシタ絶縁膜の薄膜化や、キャパシタ構造の立体化や、
高誘電体材料の採用などの種々の方法が提案されていた
が、リーク電流が増大したり、歩留まりが低下するとい
う問題があった。本発明は、上記事情を考慮してなされ
たもので、その目的とするところは、微細化を進めても
リーク電流の少ないキャパシタを提供することにある。
【0012】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、誘電体膜を第1および第2の電極により
挾持してなるキャパシタにおいて、前記第1および第2
の電極の少なくとも一方の構成材料が、層状2次元半金
属であることを特徴とするキャパシタを提供する。また
本発明は、誘電体膜を第1および第2の電極により挾持
してなるキャパシタにおいて、前記第1および第2の電
極の少なくとも一方の構成材料が、層状2次元半導体で
あることを特徴とするキャパシタを提供する。また本発
明は、誘電体膜を第1および第2の電極により挾持して
なるキャパシタにおいて、前記第1および第2の電極の
少なくとも一方の構成材料が、金属超薄膜であることを
特徴とするキャパシタを提供する。また本発明は、誘電
体膜を第1および第2の電極により挾持してなるキャパ
シタにおいて、前記第1および第2の電極の少なくとも
一方の構成材料が、半金属超薄膜であることを特徴とす
るキャパシタを提供する。また本発明は、誘電体膜を第
1および第2の電極により挾持してなるキャパシタにお
いて、前記第1および第2の電極の少なくとも一方の構
成材料が、半導体超薄膜であることを特徴とするキャパ
シタを提供する。また本発明は、前記層状2次元半導体
のキャリア濃度は、1×1020cm-3以上1×1021
-3以下であることを特徴とする前記キャパシタを提供
する。
【0013】また本発明は、誘電体膜を第1および第2
の電極により挾持してなるキャパシタにおいて、前記第
1および第2の電極の少なくとも一方の構成材料が、金
属超薄膜と、絶縁体超薄膜とが交互に積層された積層膜
であることを特徴とするキャパシタを提供する。
【0014】また本発明は、誘電体膜を第1および第2
の電極により挾持してなるキャパシタにおいて、前記第
1および第2の電極の少なくとも一方の構成材料が、半
金属超薄膜と、絶縁体超薄膜とが交互に積層された積層
膜であることを特徴とするキャパシタを提供する。
【0015】また本発明は、誘電体膜を第1および第2
の電極により挾持してなるキャパシタにおいて、前記第
1および第2の電極の少なくとも一方の構成材料が、金
属超薄膜と、半導体超薄膜とが交互に積層された積層膜
であることを特徴とするキャパシタを提供する。
【0016】また本発明は、誘電体膜を第1および第2
の電極により挾持してなるキャパシタにおいて、前記第
1および第2の電極の少なくとも一方の構成材料が、半
金属超薄膜と、半導体超薄膜とが交互に積層された積層
膜であることを特徴とするキャパシタを提供する。また
本発明は、前記誘電体膜は、層状2次元誘電体膜である
ことを特徴とする前記キャパシタを提供する。
【0017】また本発明は、前記層状2次元半金属とし
て、グラファイト、またはTiS2などの遷移金属カル
コゲン化合物を用いる。また本発明は、層状2次元半導
体として、BC2 Nなどの層状B−C−N化合物、結晶
構造がNaFeO2型でかつ組成がLixMO2もしくは
Lix2-x2M=V、Cr、Mn,Fe、Co、N
i)の層状2次元酸化物、またはビスマス系超伝導体や
鉛系超伝導体などの層状ペロブスカイト型構造の銅酸化
物(具体的には、少なくとも1つの以上のCuO2面を
有するペロブスカイト型構造の銅酸化物)を、酸素欠損
の導入もしくは金属元素の置換により半導体化したもの
を用いる。
【0018】また本発明は、層状2次元誘電体膜とし
て、六方晶窒化硼素を用いる。本発明の特徴は、薄い誘
電体膜を用いても、キャパシタのリーク電流を小さく保
つことができるように、キャパシタ電極の構成材料とし
て、層状構造を有する2次元性の強い導体、なかでも金
属ではなく、半金属(層状2次元半金属)または半導体
(層状2次元半導体)を用いることにある。層状2次元
半金属または層状2次元半導体は、層に沿って電荷が2
次元的伝導を示す。したがって誘電体膜に対してほぼ平
行に層が形成されるように電極を形成することで、リー
ク電流を抑制することが可能となる。また本発明の特徴
は、キャパシタ電極の構成材料として、金属超薄膜、半
金属超薄膜或いは半導体超薄膜を用いることにある。超
薄膜とは膜界面をバリアーにより挟まれた構造で、電荷
の量子閉込め効果により面方向に2次元的伝導を示す膜
を言う。この金属超薄膜や半金属超薄膜は、電荷が面方
向に2次元的伝導を示すので、誘電体膜に対して電極を
形成することで、リーク電流を抑制することが可能とな
る。またこのとき金属超薄膜や半金属超薄膜と、絶縁体
超薄膜や半導体超薄膜などのバリアー材料の交互積層膜
としてもよい。
【0019】また本発明は、層状2次元構造の誘電体
(層状2次元誘電体)を用いることで、より薄い誘電体
膜を用いても、キャパシタの耐圧を高くすることができ
る。以下、本発明の作用について詳細に説明する。ま
ず、誘電体薄膜を用いたキャパシタのリーク電流の主機
構について説明する。主機構としては、図5に示す5つ
の機構が考えられる。
【0020】図5(a)は、直接トンネル電流によるリ
ーク電流を示すバンド図である。また図5(b)は、不
純物準位を介したトンネル電流によるリーク電流を示す
バンド図である。これらのリーク電流は、キャパシタの
誘電体薄膜の膜厚が数nm以下になると無視できなくな
る。
【0021】図5(c)は、ファウラ−ノードハイム型
(FN型)のトンネル電流によるリーク電流を示すバン
ド図である。このリーク電流は、誘電体薄膜の禁制帯幅
が小さい場合において特に顕著となる。図5(d)は、
不純物(欠陥)準位を介したFN型のトンネル電流によ
るリーク電流を示すバンド図である。このリーク電流
は、遷移金属酸化物膜のように、禁制帯幅が狭くかつ多
くの欠陥を含む誘電体薄膜においては無視できなくな
る。
【0022】図5(e)は、プールフレンケル型の伝導
機構によるリーク電流を示すバンド図である。このリー
ク電流は、浅い不純物準位が発生しやすい禁制帯幅の狭
い誘電体薄膜において顕著となる。ただし、このリーク
電流は、酸化還元処理によりフェルミ準位を制御するこ
とで、大幅に低減させることができる。以上述べたリー
ク電流のうち、図5(e)を除く、図5(a)〜図5
(d)のリーク電流は、いずれも誘電体薄膜だけではな
く、電極も関与している。したがって本発明のように、
適当な電極を選択することにより、同じ誘電体薄膜を用
いた場合でも、リーク電流を減少させることが可能とな
る。
【0023】
【発明の実施の形態】次に図6は本発明のキャパシタの
一例である。ここでは、図5(a)の直接トンネル電流
によるリーク電流を防ぐ場合について説明する。図6に
示すように、3次元的伝導を示す金属からなる第1の電
極1上に、誘電体薄膜3が形成されている。この誘電体
薄膜3上に、層状次元半金属あるいは層状2次元半導体
からなる第2の電極が形成されている。図6のように誘
電体薄膜3は第1の電極1と第2の電極2により挾持さ
れている。
【0024】ここで、第2の電極2は、その2次元的伝
導を示す面が誘電体薄膜3に対して、ほぼ平行になるよ
うに形成されている。第2の電極として、例えば層状2
次元半金属であるグラファイトを用いる。このときグラ
ファイトの原子層は誘電体3に対してほぼ平行に配置さ
れるよう形成する。通常MOCVDのような気相成長し
たエピタキシャル膜によって、誘電体3に対してほぼ平
行に原子層が形成できる。グラファイトの場合、フェル
ミ準位近傍の伝導電子は原子層内に閉じ込められてい
て、原子層に平行な方向の速度をもって運動している。
原子層に垂直な方向に運動できる電子の状態(インター
レイヤーバンド)は、フェルミ面より約4eV以上高い
エネルギーをもつ電子状態である。そのためグラファイ
トは、伝導電子が原子層に垂直な方向には運動できず、
原子層に平行な方向に運動できる強い2次元性をもって
いる。図6に示した接合を流れるトンネル電流が小さい
ことは、以下に述べる簡単な考察から理解することがで
きる。印加電圧V=0の場合、第1の電極1から第2の
電極2へ流れる電流J1 は、 J1 =e∫vx1 (vx )D12(Ex )dvx =(4πm2 /h3 )D12(Ex )dEx ∫f(E)dEt (1) となる。
【0025】一方、第2の電極2から第1の電極1へ流
れる電流J2 は、 J2 =e∫vx2 (vx )D21(Ex )dvx (2) となる。
【0026】上記式(1)、(2)において、vx は電
子の接合面に垂直方向(x方向)の速度である。n1
(vx )およびn2 (vx )はそれぞれ第1の電極1お
よび第2の電極2で速度vx をもつ電子の密度である。
12およびD21はそれぞれ第1の電極1から第2の電極
2および第2の電極2から第1の電極1への電子のトン
ネル確率である。Ex およびEt はそれぞれ接合面に垂
直および平行方向の電子の運動エネルギー成分である。
eは素電荷、fはフェルミ分布関数、hはプランク定
数、mは電子の質量を示している。
【0027】ここで、第2の電極2では、基本的には、
x方向に運動する電子は存在しないので、n2 (vx
はδ(vx )(デルタ関数)を用いて表現される。した
がって、(2)式からJ2 =0が導かれる。
【0028】なお、本発明では、層状2次元性を、電極
のvx の平均速度vxMEAN 、電子速度の残りの2成分の
平均速度をそれぞれvyMEAN 、vzMEAN とした場合に、
xMEAN 1/2 <10(vyMEAN 1/2 +vzMEAN 1/2 )と
なるものと定義する。したがって、必ずしもδ関数のよ
うな超関数ではなく、ガウス関数のような通常の関数に
なることもあるが、J2 は通常のもの(J2 ´)に比べ
て実用上十分に小さい(J2 <J2 ´ /10)ものと
なる。
【0029】V=0では、全電流J=J1 +J2 =0な
のでJ1 も0となり、したがって(1)式から、 D12(Ex )=0 (3) が得られる。
【0030】印加電圧V≠0の場合でも、第2の電極2
では、n2 (vx )はδ(vx )を用いて表現されるの
で、J2 =0となる。一方、J1 は、 J1 =(4πm2 /h3 )∫D12 * (Ex )dEx ∫f(E+eV)dEt (4) となる。
【0031】ここで、D12 * は印加電圧V≠0の場合の
第1の電極1から第2の電極2への電子のトンネル確率
を示しているが、一次近似の範囲では、D12 * はD
12(=0)に略等しいので、J2 は略0となる。
【0032】以上の結果から、トンネル電流はほとんど
流れないことになり、微細化を進めてもリーク電流はほ
とんど流れなくなる。ここで、図5(a)の直接トンネ
ル電流の場合について、本発明の作用の説明を行なった
が、同様の議論は図5(b)〜図5(d)のように不純
物準位を介したトンネル電流やFN型トンネル電流の場
合にも当てはまり、第1および第2の電極の少なくとも
一方を層状2次元性をもった半金属や半導体にすること
によって、リーク電流を減少させることができる。もち
ろん第1および第2の電極の両方を層状2次元性をもっ
た半金属や半導体にすれば、リーク電流はより減少す
る。
【0033】さらに、(1)式から明らかなように、電
極内の電子濃度n、電子速度vを減少させることによ
り、トンネル電流によるリーク電流を低減させることが
できることが分かる。
【0034】すなわち、電子濃度nが1022cm-3程度
であり、電子のフェルミ速度vF が108 cm/sec
程度の通常の金属ではなく、本発明のように電子濃度n
が1021cm-3以下であり、フェルミ速度vF が107
cm/sec以下の2次元半金属を用いることにより、
リーク電流をさらに1桁以上減少させることができる。
【0035】同様な効果は、キャリア濃度が1021cm
-3以下の半導体を用いた場合にも期待される。ただし、
半導体の場合には、キャリア濃度(ドーパント濃度)が
小さいと、厚い空乏層が界面に形成され、見かけの誘電
率が低下するので、キャリア濃度は1020cm-3以上で
あることが好ましい。以上のことから、層状2次元半導
体のキャリア濃度は、1020cm-3以上1021cm-3
下であることが好ましい。本発明では、超高真空CVD
法により、グラファイトを原子層単位で誘電体層上に形
成し、電極とすることができる。この薄膜成長により、
誘電体に対してほぼ平行に原子層がそろった半金属であ
るグラファイト電極を形成できる。
【0036】前述したようにグラファイトは、フェルミ
準位近くの伝導電子が原子層に平行なc面内を運動して
おり、原子層に垂直なc軸方向に運動する電子はフェル
ミ準位より4eVも高いエネルギー状態にある。すなわ
ち、グラファイトは、原子層内では金属、原子層に垂直
方向では絶縁体であり、ほぼ理想的な2次元導体であ
る。
【0037】また近年酸化物高温超伝導体の研究が盛ん
に行なわれているが、これら超伝導体はいずれもペロブ
スカイト構造を基本とした銅の酸化物である。なかでも
ビスマス系、鉛系に代表される、層状ペロブスカイト構
造を有する超伝導体は強い2次元性をもった金属である
ことが分かっている。これらの層状ペロブスカイト酸化
物は、酸素欠損の導入や金属元素の置換により、銅の3
価イオンを減少させることによって容易に半導体とな
る。このように形成された層状2次元半導体をキャパシ
タ電極として用いることができる。
【0038】またこれらの物質は、チタン酸ストロンチ
ウムなどのペロブスカイト型誘電体基板上に容易にエピ
タキシャル成長させることができる。したがってDRA
M,FRAMなどの半導体メモリに用いられるペロブス
カイト型酸化物膜からなる誘電体に、前記半導体化した
超電導体をキャパシタの電極として用いることができ
る。
【0039】また良好なキャパシタを形成するために
は、耐圧の高い誘電体薄膜を形成することが重要であ
る。近年、超高真空CVD法によって形成されるように
なった六方晶窒化硼素薄膜は、極めて高い耐圧を示して
いる。
【0040】この六方晶窒化硼素薄膜は、グラファイト
とほとんど同じ結晶構造と格子定数をもっている。した
がって六方晶窒化硼素薄膜からなる誘電体、この誘電体
上に形成されたグラファイト電極からなるキャパシタは
特に有用である。このように電極の2次元面、誘電体薄
膜の2次元面をほぼ平行にすることで、さらに低リーク
電流で高耐圧な小型のキャパシタを提供できるようにな
る。
【0041】その他の強い2次元性を有する層状2次元
半金属としては、結晶構造がNaFeO2型でかつ組成
がLixMO2もしくはLix2-x2(M=V、Cr、
Mn,Fe、Co、Ni)の層状酸化物や、TiS2
どの遷移金属カルコゲン化合物などが知られている。ま
た図6に示すキャパシタにおいて、第2の電極として、
2次元性の強い金属超薄膜や半金属超薄膜或いは半導体
超薄膜を用いることができる。例えば金属としてAlや
Cuなどの材料を用いて2次元性の強い厚さ単原子層以
上5nm以下の電極を形成することによって、リーク電
流の低減が期待できる。半金属超薄膜や半導体超薄膜も
同様である。この膜厚では、膜厚方向(Z方向)の電子
の運動が数100mV以上のエネルギー間隔で量子化さ
れ、そのエネルギーEは、 E=(h2/8mπ2)(kx 2+ky 2)+Eznzn=(h2/8mπ2)(nπ/l)2 (5) となり、状態密度は図7に示したように階段状になる。
ここでhはプランク定数、mは電子の有効質量、nは正
の整数、lは膜厚を表す。またkx、kyはそれぞれ電子
の波数を表し、EznはZ方向に量子化されたエネルギー
を表す。一方トンネル電流の角度依存性Jθは、 Jθ(比例する)exp[−β2sin2θ] ただしβ4=2ms2F2/h2(Ev−E) (6) を考慮すると、絶縁膜をトンネルする電子の波数ベクト
ルは図8に示したように接合面にほぼ垂直(θcニアリ
イクオ−ル10°)であり、図7の状態のうち斜線を施
した部分の電子のみがトンネル電流に寄与することが分
かる。斜線を施した部分のエネルギー幅は約100me
Vであり、超薄膜の膜厚l=4nmの場合、フェルミエ
ネルギーEFを5eV程度とすると、EF近くでの斜線
を施した部分のエネルギー間隔は約0.8eVである。
すなわち超薄膜中の電子はトンネル接合においてあたか
も絶縁体中の電子のように振る舞い、トンネル電流には
寄与しない。しかしながら超薄膜のみを電極に用いると
膜厚が薄すぎるために、電極のシート抵抗が増大してし
まう。そこで図9に示すキャパシタが考えられる。図9
は本発明の別のキャパシタである。基板1上に、バック
アップ層5、バリアー層6、超薄膜7、誘電体層8、電
極9が順次形成されている。バリア層6は超薄膜が膜中
に電子を2次元的に閉じ込められるように、超薄膜7の
バリアーとして作用する。バリアー層6はトンネル絶縁
膜に比較して十分に薄くしなければならない。またバリ
アー層の役割は超薄膜7中の電子を反射することにあ
る。具体的な材料としては絶縁体、半導体、半金属を用
いることができる。バックアップ層5は電極のシート抵
抗を低減するために厚く(100nm以上1000nm
以下)形成している。こうすることで電極に十分に電荷
を供給することができる。また図9の超薄膜7とバリア
ー層6の積層構造の代わりに、図10に示すように超薄
膜7とバリアー層6を交互に複数積層した構造にしても
よい。この場合もバリアー層の厚さはトンネル絶縁膜に
比較して十分薄いことが必要である。また図9や図10
の構造において、超薄膜7としてグラファイト、ビスマ
ス、アンチモンなどの半金属を用いてもリーク電流が更
に低減することが期待できる。またキャリアー濃度10
20/cm3以上1021/cm3以下の半導体超薄膜につい
ても同様のことがいえる。
【0042】以下、図面を参照しながら本発明の実施の
形態(以下、実施形態という)を説明する。
【0043】(第1の実施形態)図1は、本発明の第1
の実施形態に係るキャパシタを示す断面図である。これ
を製造工程に従って説明する。先ず、主面が(100)
のSi基板11上に反応防止膜および第1の下部電極と
してNbN膜12を形成する。NbN膜12の成膜は、
反応性スパッタリング法を用いて行なう。具体的には以
下の通りである。
【0044】先ずNbスパッタターゲットを用い、基板
温度を473K〜673Kの範囲の一定値に設定する。
次にN2 ガスおよびArガスをそれぞれ5mTorr導
入し、投入電力DCを50W〜100W程度に設定し、
成膜速度0.5mm/s〜1mm/sの条件で、厚さ1
00nmのNbN膜12を形成する。
【0045】なお、N原料として、N2 ガスではなく、
NbNスパッタターゲットを用いても良い。あるいはこ
れらの両方を用いても良い。このようにして成膜したN
bN膜12とSi基板11との界面を、断面TEMとE
DX (Energy Dispersive X-ray analysis system)によ
って観察したところ、NbN膜12とSi基板11との
界面ではSiの拡散は見られず、急峻な界面が形成され
ていることを確認した。
【0046】次にSi基板11を1×10-10 Torr
の超高真空チャンバー内に導入し、NbN膜12上に第
2の下部キャパシタ電極として厚さ300nmのNi膜
13を蒸着する。このとき、NbN膜12が反応防止膜
として働くので、Ni膜13はSi基板11と反応する
ことはない。Ni膜12を形成した理由は、第3のキャ
パシタ電極の構成材料である層状2次元半金属であるグ
ラファイトの成長を容易にするためである。
【0047】次にSi基板11を650℃まで昇温した
後、上記超高真空チャンバー内に1mTorrのC3
8 ガスを導入して、Ni膜12上に第3の下部キャパシ
タ電極(層状2次元半金属)として厚さ20nmのグラ
ファイト膜14を形成する。
【0048】次にC38 ガスの導入を停止し、真空度
を1×10-8Torrまで高めた後に、基板温度を70
0℃に昇温する。次にジボランガスを1mTorr導入
し、グラファイト膜14上に、キャパシタ誘電体薄膜と
して厚さ3nmの六方晶窒化硼素BN薄膜15(層状2
次元誘電体)をCVD法により形成する。このような超
高真空CVD法を用いることにより、耐圧の高い六方晶
窒化硼素BN薄膜15を実現できる。
【0049】次に再び真空度を1×10-8Torrまで
高めた後、基板温度を650℃に設定する。次にC3
8 ガスを導入して、六方晶窒化硼素BN薄膜15上に、
第1の上部キャパシタ電極として厚さ10nmのグラフ
ァイト膜16(層状2次元半金属)を形成する。次にこ
のグラファイト膜16上に、第2の上部キャパシタ電極
としてAu膜17を蒸着する。
【0050】最後に、リソグラフィとArイオンミリン
グ装置を用いて、図示の如く、積層膜12〜17を加工
して、Si基板11上にキャパシタが完成する。このよ
うにして得られたキャパシタをキャパシタンス測定によ
り評価したところ、六方晶窒化硼素BN薄膜15の比誘
電率は5であった。また、2Vの電圧印加時のリーク電
流は1×10-9A/cm2 以下という低い値であった。
【0051】このようなリーク電流の小さい微細なキャ
パシタを、DRAMやFRAMなどの半導体メモリの信
号電荷を蓄積するためのキャパシタに用いることによ
り、集積度の高い半導体メモリを容易に実現できるよう
になる。
【0052】また、本実施形態のキャパシタは、DRA
M,FRAMなどの半導体メモリだけでなく、種々の分
野に応用することができる。例えば、電力貯蔵用の蓄電
器に応用することにより、化学電池に匹敵する容量を持
ち高速充放電が可能な蓄電器を実現することも可能とな
る。
【0053】(第1の比較例)第1の実施形態と同様の
方法で、Si基板上にNbN膜を形成し、このNbN膜
上に厚さ300nmのNi膜を蒸着形成する。次に基板
温度を700℃に昇温し、ジボランガスを1mTorr
導入し、キャパシタ誘電体薄膜として厚さ3nmの六方
晶窒化硼素BN薄膜をNi薄膜上に形成する。次に基板
温度を室温に戻した後、六方晶窒化硼素BN薄膜上に厚
さ100nmのNi膜を形成した。最後に、上記3層膜
を第1の実施形態と同様の方法で加工し、NbN/Ni
/BN/Ni構造(3次元金属/層状2次元誘電体/3
次元金属)のキャパシタが完成する。
【0054】このキャパシタのキャパシタンス測定から
求めたBNの比誘電率は、第1の実施形態のそれと同様
に5であったが、リーク電流は大きく、1Vの電圧印加
時のリーク電流は1×10-6A/cm2 以上という大き
な値であった。
【0055】(第2の実施形態)図2は、本発明の第2
の実施形態に係るキャパシタを示す断面図である。な
お、図1のキャパシタと対応する部分には図1と同一符
号を付してある。
【0056】まず、第1の実施形態と同様の方法によ
り、Si基板11上に第1の下部キャパシタ電極として
NbN膜12を形成した。次にこのNbN膜12上に厚
さ300nmの第2の下部キャパシタ電極としてNi膜
13を蒸着する。
【0057】次に基板温度を600℃に昇温し、BC3
ガスおよびCH3 CNガスをそれぞれ1mTorr導入
して、Ni膜13上に、第3の下部キャパシタ電極とし
て層状化合物の厚さ100nmの六方晶BC2 N化合物
膜18を形成する。
【0058】このような方法で形成された六方晶BC2
N化合物膜18は、バンドギャップが2eVで、窒素の
欠損によりキャリア濃度が約1020cm-3の層状2次元
p型半導体である。
【0059】次にBCl3 ガスおよびCH3 CNガスの
導入を停止し、真空度を1×10-8Torrまで高めた
後、基板温度を700℃に昇温した。次にジボランガス
を1mTorr導入して、六方晶BC2 N化合物膜18
上に、厚さ3nmの六方晶窒化硼素BN薄膜15(層状
誘電体)を形成する。
【0060】次に再び真空度を1×10-8Torrにし
た後、基板温度を650℃に設定した。次にC38
スを導入して、六方晶窒化硼素BN薄膜15上に厚さ1
0nmのグラファイト膜16(層状2次元半金属)を形
成する。この後の工程は第1の実施形態と同様である。
【0061】このようにして得られたキャパシタをキャ
パシタンス測定により評価したところ、六方晶窒化硼素
BN薄膜15の比誘電率は5であり、電圧印加時のリー
ク電流は1×10-9A/cm2 以下という低い値であっ
た。したがって、第2の実施形態でも第1の実施形態と
同様な効果が得られる。また、層状2次元誘電体である
六方晶窒化硼素BN薄膜15と層状2次元半導体である
六方晶BC2 N化合物膜18との界面には、誘電率の低
下の原因となる空乏層は形成されていないことが分かっ
た。これは六方晶窒化硼素BN薄膜15と六方晶BC2
N化合物膜18の格子整合が極めてよいことに起因す
る。
【0062】(第3の実施形態)図3は、本発明の第3
の実施形態に係るキャパシタを示す断面図である。な
お、図1のキャパシタと対応する部分には図1と同一符
号を付してある。
【0063】第3の実施形態は、第2の上部キャパシタ
電極20の構成材料として、層状2次元半導体の一つで
あるビスマス系超伝導体(2212)相のBiSrCu
O酸化物(層状ぺロブスカイ構造型の銅酸化物)を半導
体化したものを用いた例である。
【0064】このキャパシタの製造方法を製造工程に従
って説明する。先ず主面が(100)のSi基板11上
に反応防止膜および下部キャパシタ電極としてNbN膜
12を形成する。このNbN膜12上にキャパシタ誘電
体薄膜としてSrTiO3 薄膜19を形成する。NbN
膜12、SrTiO3 薄膜19の成膜は、反応性スパッ
タリング法を用いて行なう。具体的には以下の通りであ
る。
【0065】ここでは、Nbスパッタターゲット、Sr
OスパッタターゲットおよびTiスパッタターゲットを
用いる。先ずNbスパッタターゲットを用い、基板温度
を473K〜673Kの範囲の一定値に設定する。次に
2 ガスおよびArガスをそれぞれ5mTorrを導入
し、投入電力DCを50W〜100W程度に設定し、成
膜速度0.5〜1mm/sの条件で、厚さ100nmの
NbN膜12を形成する。
【0066】次に上記3つのスパッタターゲットを独立
に制御し、基板温度を673Kに設定する。次に酸素ガ
スおよびアルゴンガスをそれぞれ5mTorrを導入
し、成膜速度0.1nm/sの条件で、厚さ20nmの
SrTiO3 薄膜19を形成する。このようにして成膜
したNbN膜12、SrTiO3 薄膜19について、N
bN膜12とSi基板11との界面、SrTiO3 薄膜
19とNbN膜12との界面をそれぞれ断面TEMとE
DXによって観察した。
【0067】その結果、NbN膜12とSi基板11と
の界面でSiの拡散は見られず、急峻な界面が形成され
ていた。また、SrTiO3 薄膜19とNbN膜12と
の界面には一部NbO2 が形成されていたが、この酸化
物は導電性を有するため、誘電特性に影響を及ぼさな
い。
【0068】次にMOCVD法を用いて、SrTiO3
薄膜19上に第1の上部キャパシタ電極として(221
2)相のBiSr2 Cu1.36 膜20を形成する。具
体的には、有機金属原料にBi(PH)3 、Sr(DP
M)2 、Cu(DPM)2 、キャリアガスにArを用
い、基板温度を730℃に設定し、酸素分圧を0.01
Torr〜0.5Torrの範囲で制御することによっ
て、厚さ100nmの(2212)相のBiSr2 Cu
1.36 膜20を形成する。ここで、BiSr2 Cu
1.36 膜20の堆積組成比をICP発光分光法により
測定し、結晶構造の同定をX線回折により行なった。こ
の結果酸素分圧が0.05Torr以下の場合には、B
iSr2 Cu1.36 膜20は半導体的伝導を示し、
0.03Torrの場合には、キャリア濃度が8×10
20cm-3の層状2次元p型半導体であった。
【0069】最後に、BiSr2 Cu1.36 膜20上
に、第1の実施形態と同様に、第2の上部キャパシタ電
極としてのAu膜17を蒸着し、積層膜12,19,2
0,17を加工して、キャパシタが完成する。
【0070】このようにして得られたキャパシタをキャ
パシタンス測定により評価したところ、SrTiO3
膜19の比誘電率は150であった。また、2Vの電圧
印加時のリーク電流は1×10-8A/cm2 以下という
低い値であった。したがって、第3の実施形態でも第1
の実施形態と同様の効果が得られる。
【0071】なお、第3の実施形態では、層状2次元半
導体としてビスマス系超伝導体の層状ペロブスカイト型
構造の銅酸化物を半導体化したが、鉛系超伝導体の層状
ペロブスカイト型構造の銅酸化物を半導体化しても良
い。
【0072】(第2の比較例)第3の実施形態と同様の
方法により、Si基板上にNbN膜、SrTiO3 膜を
形成した。次に層状2次元半導体であるBiSrCuO
膜を形成せずに、SrTiO3 膜19上に直接Au電極
を蒸着する。
【0073】このキャパシタのキャパシタンス測定から
求めたSrTiO3 膜の比誘電率は、第3の実施形態の
それと同様に150であった。しかしこのキャパシタの
リーク電流は大きく、2Vの電圧印加時のリーク電流は
1×10-7A/cm2 以上と、第3の実施形態よりも1
桁以上大きい値であった。
【0074】(第4の実施形態)図4は、本発明の第4
の実施形態に係るキャパシタを示す断面図である。な
お、図3のキャパシタと対応する部分には図3と同一符
号を付してある。
【0075】このキャパシタを製造工程に従い説明す
る。先ず第3の実施形態と同様に、Si基板11上に反
応防止膜および第1の上部キャパシタ電極としてNbN
膜12を形成する。
【0076】次にNbN膜12上に第2の下部キャパシ
タ電極として金属的伝導を示すSrTi0.9 Nb0.1
3 膜21を形成する。具体的には以下の通りである。S
rOスパッタターゲット、Tiスパッタターゲットおよ
びNbスパッタターゲットを用い、これら3つのスパッ
タターゲットを独立に制御し、基板温度を673Kに設
定する。次に酸素ガスを1mTorr、アルゴンガスを
9mTorr導入して、成膜速度0.1nm/sの条件
で、厚さ20nmのSrTi0.9 Nb0.13 膜21を
形成する。TiとNbの組成比は、Tiターゲットおよ
びNbターゲットに投入する電力により制御する。
【0077】次にSrTi0.9 Nb0.13 膜21上
に、第3の実施形態と同様にMOCVD法を用いて、第
2の下部キャパシタ電極として厚さ100nmの半導体
化された(2212)相のBiSr2 Cu1.36 膜2
2(層状2次元半導体)を形成する。
【0078】次にこのBiSr2 Cu1.36 膜22上
に、第3の実施形態と同様の方法を用いて、キャパシタ
誘電体薄膜として厚さ20nmのSrTiO3 薄膜19
を形成する。
【0079】次にこのSrTiO3 薄膜19上に、第1
の上部キャパシタ電極として半導体化された厚さ100
nmの(2212)相のBiSr2 Cu1.36 膜20
(層状2次元半導体)、第2の上部キャパシタ電極とし
てAu膜17を順次形成する。この後の工程は、第1の
実施形態と同様である。このようにして得られたキャパ
シタをキャパシタンス測定により評価したところ、Sr
TiO3 薄膜19の比誘電率は150であった。また、
2Vの電圧印加時のリーク電流は1×10-9A/cm2
以下という低い値であった。したがって、本実施形態で
も第1の実施形態と同様の効果が得られる。
【0080】(第5の実施形態)図11は、本発明の第4
の実施形態に係るキャパシタを示す断面図である。先ず
P型シリコン(100)基板31の表面に、エネルギー
100KeV、ドーズ量1.5×1015/cm2でホ
ウ素イオンを打ち込んだ。この後この基板を乾燥窒素雰
囲気中で800℃、20分間熱処理を行った。こうして
P型シリコン基板31上にキャパシタ株電極32として
高濃度ドーピング(約1.5×1020/cm3)領域を
形成した。
【0081】次にキャパシタ下部電極32が形成された
P型シリコン基板31上に、CVD法(SiH4−O2
300℃)により、厚さ3nmのSiO2誘電体層33
を形成した。
【0082】次に真空蒸着法により厚さ2nmの金属超
薄膜34をAlにて形成した。この時の真空度は10-8
torr、基板の温度は77Kである。次にこの基板を
室温に戻した後、グロー放電によりAl超薄膜の表面の
ごく一部を酸化し、AlOx絶縁膜35(バリアー層)
を0.2nm厚形成した。
【0083】最後にAuバックアップ層36を100n
m形成し、本発明のキャパシターを作成した。このキャ
パシターの下部電極32とAuバックアップ層36との
間に電圧を印加しリーク電流を測定したところ、2Vの
電圧印加時のリーク電流は1×10-9A/cm2 以下と
いう低い値であった。したがって、本実施形態でも第1
の実施形態と同様の効果が得られる。また金属超薄膜3
4にかえて、グラファイト、ビスマス、アンチモンなど
の半金属超薄膜、キャリア濃度1020/cm3以上の半
導体超薄膜を用いても同様の効果が得られる。
【0084】なお、本発明は上記実施形態に限定される
ものではない。例えば、キャパシタ電極の材料として
は、上記実施形態で述べたのものの他に、例えば、Ti
2 などの遷移金属カルコゲン化合物や、結晶構造がN
aFeO2 型でかつ組成がLix MO2 もしくはLix
2-x2 (M=V、Cr、Mn,Fe、Co、Ni)
の層状酸化物を用いても良い。その他、本発明の技術的
範囲で、種々変形して実施できる。
【0085】
【発明の効果】以上詳述したように本発明によれば、電
極材料として層状2次元半金属または層状2次元半導体
を用いることにより、微細化を進めてもリーク電流の少
ないキャパシタを実現できるようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るキャパシタを示
す断面図
【図2】本発明の第2の実施形態に係るキャパシタを示
す断面図
【図3】本発明の第3の実施形態に係るキャパシタを示
す断面図
【図4】本発明の第4の実施形態に係るキャパシタを示
す断面図
【図5】キャパシタのリーク電流の機構の種類を説明す
るためのバンド図
【図6】本発明の作用を説明するための図
【図7】本発明の電極における量子化された電子の状態
密度を示すバンド図
【図8】絶縁膜をトンネルする電子の波数ベクトルを示
す図
【図9】本発明の第5の実施形態に係るキャパシタを示
す断面図
【図10】本発明の第5の実施形態に係るキャパシタを
示す断面図
【図11】本発明の第5の実施形態に係るキャパシタを
示す断面図
【符号の説明】
1…第1の電極 2…第2の電極 3…誘電体薄膜 4…基板 5…バックアップ層 6…バリアー層 7…超薄膜 8…誘電体 9…電極 11…Si基板 12…NbN膜 13…Ni膜 14…グラファイト膜(第1の電極) 15…六方晶窒化硼素BN薄膜(誘電体膜) 16…グラファイト膜(第2の電極) 17…Au膜 18…六方晶BC2 N化合物膜(第1の電極) 19…SrTiO3 薄膜(誘電体膜) 20…BiSr2 Cu1.36 膜(第2の電極) 21…SrTi0.9 Nb0.13 膜 22…BiSr2 Cu1.36 膜(第1の電極) 31…p 型シリコン基板 32…高濃度ドーピング層 33…酸化シリコン絶縁膜(誘電体) 34…超薄膜 35…バリアー層 36…バックアップ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 27/10 451 27/108 29/788 29/792 (58)調査した分野(Int.Cl.7,DB名) H01L 21/8242 H01G 4/33 H01L 21/822 H01L 21/8247 H01L 27/04 H01L 27/10 451 H01L 27/108 H01L 29/788 H01L 29/792

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項1】誘電体膜と、 前記誘電体膜を挟持する第1の電極及び第2の電極とを
    備え、 前記第1の電極は、前記誘電体膜に対して平行な原子層
    を有し、前記層に沿って電荷が2次元的に伝導する2次
    元半金属であることを特徴とするキャパシタ。
  2. 【請求項2】誘電体膜と、 前記誘電体膜を挟持する第1の電極及び第2の電極とを
    備え、 前記第1の電極は、前記誘電体膜に対して平行な原子層
    を有し、前記層に沿って電荷が2次元的に伝導する2次
    元半導体であることを特徴とするキャパシタ。
  3. 【請求項3】誘電体膜と、 前記誘電体膜を挟持する第1の電極及び第2の電極とを
    備え、 前記第1の電極は、厚さが5nm以下である金属超薄膜
    であることを特徴とするキャパシタ。
  4. 【請求項4】誘電体膜と、 前記誘電体膜を挟持する第1の電極及び第2の電極とを
    備え、 前記第1の電極は、厚さが5nm以下である半金属超薄
    膜であることを特徴とするキャパシタ。
  5. 【請求項5】誘電体膜と、 前記誘電体膜を挟持する第1の電極及び第2の電極とを
    備え、 前記第1の電極は、厚さが5nm以下である半導体であ
    ることを特徴とするキャパシタ。
  6. 【請求項6】前記半導体のキャリア濃度は、1×1020
    cm-3以上1×1021cm-3以下であることを特徴とす
    る請求項2または請求項5に記載のキャパシタ。
  7. 【請求項7】誘電体膜と、 前記誘電体膜を挟持する第1の電極及び第2の電極とを
    備え、 前記第1の電極は、厚さ5nm以下である金属超薄膜
    と、絶縁体薄膜とが交互に積層された積層膜であること
    を特徴とするキャパシタ。
  8. 【請求項8】誘電体膜と、 前記誘電体膜を挟持する第1の電極及び第2の電極とを
    備え、 前記第1の電極は、厚さ5nm以下である半金属超薄膜
    と、絶縁体薄膜とが交互に積層された積層膜であること
    を特徴とするキャパシタ。
  9. 【請求項9】誘電体膜と、 前記誘電体膜を挟持する第1の電極及び第2の電極とを
    備え、 前記第1の電極は、厚さ5nm以下である金属超薄膜
    と、半導体膜とが交互に積層された積層膜であることを
    特徴とするキャパシタ。
  10. 【請求項10】誘電体膜と、 前記誘電体膜を挟持する第1の電極及び第2の電極とを
    備え、 前記第1の電極は、厚さ5nm以下である半金属超薄膜
    と、半導体膜とが交互に積層された積層膜であることを
    特徴とするキャパシタ。
  11. 【請求項11】前記誘電体膜は、層状誘電体膜であるこ
    とを特徴とする請求項1乃至請求項10のいずれかに
    載のキャパシタ
JP32070097A 1996-12-26 1997-11-21 キャパシタ Expired - Fee Related JP3449597B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32070097A JP3449597B2 (ja) 1996-12-26 1997-11-21 キャパシタ

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8-348958 1996-12-26
JP34895896 1996-12-26
JP32070097A JP3449597B2 (ja) 1996-12-26 1997-11-21 キャパシタ

Publications (2)

Publication Number Publication Date
JPH10242428A JPH10242428A (ja) 1998-09-11
JP3449597B2 true JP3449597B2 (ja) 2003-09-22

Family

ID=26570179

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32070097A Expired - Fee Related JP3449597B2 (ja) 1996-12-26 1997-11-21 キャパシタ

Country Status (1)

Country Link
JP (1) JP3449597B2 (ja)

Also Published As

Publication number Publication date
JPH10242428A (ja) 1998-09-11

Similar Documents

Publication Publication Date Title
US6144546A (en) Capacitor having electrodes with two-dimensional conductivity
Sakuma et al. Barrier layers for realization of high capacitance density in SrTiO3 thin‐film capacitor on silicon
Kim et al. Integration of lead zirconium titanate thin films for high density ferroelectric random access memory
Schmehl et al. Doping-induced enhancement of the critical currents of grain boundaries in YBa2Cu3O7− δ
JP3570472B2 (ja) 高温電極バリアを備えるキャパシタおよびその製造方法並びにFeRAMおよびDRAM
US6040594A (en) High permittivity ST thin film and a capacitor for a semiconductor integrated circuit having such a thin film
US8204564B2 (en) High temperature interfacial superconductivity
JPH06151872A (ja) Fet素子
Rastogi et al. Structure and optoelectronic properties of spray deposited Mg doped p-CuCrO2 semiconductor oxide thin films
WO1999025014A1 (fr) Element dielectrique et mode de fabrication
GB2334622A (en) Electrodes for thin film capacitors
US20060108623A1 (en) Oxidative top electrode deposition process, and microelectronic device structure
US20210391412A1 (en) Dielectric thin film, memcapacitor including the same, cell array including the same, and manufacturing method thereof
KR20140070344A (ko) 반도체 물질과 이를 포함하는 트랜지스터 및 트랜지스터를 포함하는 전자소자
US4395813A (en) Process for forming improved superconductor/semiconductor junction structures
JPH09246496A (ja) 誘電体薄膜形成方法及びこれを用いた半導体装置の製造方法
US4495510A (en) Improved superconductor/semiconductor junction structures
Joseph et al. Ferroelectric behavior of epitaxial Bi 2 VO 5.5 thin films on Si (100) formed by pulsed-laser deposition
US6781179B2 (en) Semiconductor device having a capacitor comprising an electrode with an iridium oxide film as an oxygen barrier film
JP3449597B2 (ja) キャパシタ
US7714405B2 (en) Layered CU-based electrode for high-dielectric constant oxide thin film-based devices
JP4230179B2 (ja) ペロブスカイト型酸化膜を含む酸化物積層膜
JP3020524B2 (ja) 酸化物超電導素子
JPH1168057A (ja) 誘電体素子
Lan et al. Physical characteristics and electrical properties of Sr0. 8Bi2+ xTa2O9 films on Al2O3/Si annealed at high temperature

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees