JP3447035B2 - 試験パターン発生器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明はＩＣテスタ等に用
いられる試験パターン発生器に関し、特に外部の試験パ
ターンファイル装置からデータを効率よくパターン発生
器に転送する技術に関する。
いられる試験パターン発生器に関し、特に外部の試験パ
ターンファイル装置からデータを効率よくパターン発生
器に転送する技術に関する。
【０００２】
【従来の技術】図３Ａに示す従来の試験パターン発生シ
ステム１では、ＬＳＩテスタの制御コンピュータまたは
パターンデータ転送装置のような試験パターンファイル
装置（以下簡単にファイル装置と言う）２からパターン
発生器３の（パターンデータ）書込制御部４へ、図３Ｂ
に示すパターンデータ｛Ａ１，Ｄ１｝を１ワード転送
し、書込制御部４より、受け取った１ワードのパターン
データの処理が終了し、次の１ワードのパターンデータ
を受信できることを示す応答信号ＡＣＫをファイル装置
２に返してから、ファイル装置２が次のパターンデータ
｛Ａ２，Ｄ２｝を転送するという手順で行っている。
ステム１では、ＬＳＩテスタの制御コンピュータまたは
パターンデータ転送装置のような試験パターンファイル
装置（以下簡単にファイル装置と言う）２からパターン
発生器３の（パターンデータ）書込制御部４へ、図３Ｂ
に示すパターンデータ｛Ａ１，Ｄ１｝を１ワード転送
し、書込制御部４より、受け取った１ワードのパターン
データの処理が終了し、次の１ワードのパターンデータ
を受信できることを示す応答信号ＡＣＫをファイル装置
２に返してから、ファイル装置２が次のパターンデータ
｛Ａ２，Ｄ２｝を転送するという手順で行っている。
【０００３】１ワードのパターンデータはアドレスＡｉ
（たとえば３２ビット）とそれに続くデータＤｉ（たと
えば３２ビット）で構成される。しかしアドレスＡｉの
みではアドレス情報がたらないのでデータＤｉの先頭８
ビットをアドレスａｉとして用いる。そのアドレスａｉ
の内の先頭３ビット分δｉを、パターン発生器３内での
パターンデータの各ワードの転送に関する次の３種類の
命令情報に用いている。
（たとえば３２ビット）とそれに続くデータＤｉ（たと
えば３２ビット）で構成される。しかしアドレスＡｉの
みではアドレス情報がたらないのでデータＤｉの先頭８
ビットをアドレスａｉとして用いる。そのアドレスａｉ
の内の先頭３ビット分δｉを、パターン発生器３内での
パターンデータの各ワードの転送に関する次の３種類の
命令情報に用いている。
【０００４】（イ）書込制御部４よりのパターンデータ
｛Ａｉ，Ｄｉ｝をアドレス制御部５に入力し、そのパタ
ーンデータ｛Ａｉ，Ｄｉ｝の内のデータｄｉを（パター
ンデータ）レジスタ６に書き込む命令（命令の処理時間
をＮ２とする）。 （ロ）（イ）の命令に加えて、レジスタ６のデータｄｉ
を更に記憶回路７に書き込む命令（命令の処理時間をＮ
４とする）。
｛Ａｉ，Ｄｉ｝をアドレス制御部５に入力し、そのパタ
ーンデータ｛Ａｉ，Ｄｉ｝の内のデータｄｉを（パター
ンデータ）レジスタ６に書き込む命令（命令の処理時間
をＮ２とする）。 （ロ）（イ）の命令に加えて、レジスタ６のデータｄｉ
を更に記憶回路７に書き込む命令（命令の処理時間をＮ
４とする）。
【０００５】（ハ）レジスタ６に記憶されたデータｄｉ
を記憶回路７に書き込む命令（命令の処理時間をＮ６と
する）。なお（パターンデータ）記憶回路７にデータｄ
ｉを書き込む場合には、アドレス制御部５よりアドレス
Ａｉ′（Ａｉ，ａｉ）が記憶回路７に転送される。アド
レス制御部５とレジスタ６と記憶回路７とによりパター
ンデータ記憶部８が構成される。記憶回路７に格納され
たパターンデータは適宜にパターン発生部９に読み出さ
れ、所定の波形で被試験ＩＣに供給される。
を記憶回路７に書き込む命令（命令の処理時間をＮ６と
する）。なお（パターンデータ）記憶回路７にデータｄ
ｉを書き込む場合には、アドレス制御部５よりアドレス
Ａｉ′（Ａｉ，ａｉ）が記憶回路７に転送される。アド
レス制御部５とレジスタ６と記憶回路７とによりパター
ンデータ記憶部８が構成される。記憶回路７に格納され
たパターンデータは適宜にパターン発生部９に読み出さ
れ、所定の波形で被試験ＩＣに供給される。
【０００６】上記（イ）、（ロ）、（ハ）の命令はそれ
ぞれパターンデータ記憶部８における命令実行時間（命
令処理時間）Ｎ２、Ｎ４、Ｎ６の長さが異なる。それぞ
れの処理時間は既知であり（ロ）のＮ４が最も大きい。
（イ）のＮ２は１ワードの時間長Ｔとほぼ同じであり、
リアルタイムで処理される。書込制御部４は、各パター
ンデータ｛Ａｉ，Ｄｉ｝ごとに、命令ビットδｉで指定
された命令を処理するための時間とファイル装置２とパ
ターン発生器３（書込制御部４）との間の信号伝搬時間
Ｍを考慮して、命令の処理が終了し、次の１ワードの受
信が可能であることを通知する応答信号ＡＣＫをファイ
ル装置２へ転送する。
ぞれパターンデータ記憶部８における命令実行時間（命
令処理時間）Ｎ２、Ｎ４、Ｎ６の長さが異なる。それぞ
れの処理時間は既知であり（ロ）のＮ４が最も大きい。
（イ）のＮ２は１ワードの時間長Ｔとほぼ同じであり、
リアルタイムで処理される。書込制御部４は、各パター
ンデータ｛Ａｉ，Ｄｉ｝ごとに、命令ビットδｉで指定
された命令を処理するための時間とファイル装置２とパ
ターン発生器３（書込制御部４）との間の信号伝搬時間
Ｍを考慮して、命令の処理が終了し、次の１ワードの受
信が可能であることを通知する応答信号ＡＣＫをファイ
ル装置２へ転送する。
【０００７】（例１）ファイル装置２とパターン発生器
３との間のパターンデータ｛Ａｉ，Ｄｉ｝の転送のタイ
ミングの一例を図４に示す。しかし図４の例はパターン
データに含まれる命令ビットδｉが（イ）の場合、つま
りレジスタ６にデータｄｉを書き込む命令の場合であ
る。
３との間のパターンデータ｛Ａｉ，Ｄｉ｝の転送のタイ
ミングの一例を図４に示す。しかし図４の例はパターン
データに含まれる命令ビットδｉが（イ）の場合、つま
りレジスタ６にデータｄｉを書き込む命令の場合であ
る。
【０００８】次に図４について説明する。ファイル装置
２より送信されたパターンデータ｛Ａ１，Ｄ１｝（図４
Ａ）は、信号伝搬時間Ｍ後に書込制御部４で受信される
（図４Ｂ）。書込制御部４では命令ビットδ１をデコー
ドして、その内容が前述の（イ）であることを識別する
と共に、入力に｛Ａ１，Ｄ１｝が印加されてからＬ時間
後にパターンデータ｛Ａ１，Ｄ１｝をアドレス制御部５
に転送する。データｄ１はアドレス制御部５から更にレ
ジスタ６に転送されて格納される（図４Ｅ）。
２より送信されたパターンデータ｛Ａ１，Ｄ１｝（図４
Ａ）は、信号伝搬時間Ｍ後に書込制御部４で受信される
（図４Ｂ）。書込制御部４では命令ビットδ１をデコー
ドして、その内容が前述の（イ）であることを識別する
と共に、入力に｛Ａ１，Ｄ１｝が印加されてからＬ時間
後にパターンデータ｛Ａ１，Ｄ１｝をアドレス制御部５
に転送する。データｄ１はアドレス制御部５から更にレ
ジスタ６に転送されて格納される（図４Ｅ）。
【０００９】書込制御部４では命令（イ）の処理時間Ｎ
２（既知である）と信号伝搬時間Ｍを考慮して、応答信
号ＡＣＫをファイル装置２へ送信する（図４Ｃ）。該フ
ァイル装置２でＭ時間後にＡＣＫが受信されると（図４
Ｄ）、次の１ワードのパターンデータ｛Ａ２，Ｄ２｝が
書込制御部４に送信される。図４Ａにおいてパターンデ
ータ｛Ａ１，Ｄ１｝の送信から次のパターンデータ｛Ａ
２，Ｄ２｝の送信までの時間が１ワード転送時間Ｎ１ａ
である。また｛Ａ１，Ｄ１｝の処理時間Ｎ２と次の｛Ａ
２，Ｄ２｝の処理時間Ｎ２との間が未処理時間Ｎ３とな
る。
２（既知である）と信号伝搬時間Ｍを考慮して、応答信
号ＡＣＫをファイル装置２へ送信する（図４Ｃ）。該フ
ァイル装置２でＭ時間後にＡＣＫが受信されると（図４
Ｄ）、次の１ワードのパターンデータ｛Ａ２，Ｄ２｝が
書込制御部４に送信される。図４Ａにおいてパターンデ
ータ｛Ａ１，Ｄ１｝の送信から次のパターンデータ｛Ａ
２，Ｄ２｝の送信までの時間が１ワード転送時間Ｎ１ａ
である。また｛Ａ１，Ｄ１｝の処理時間Ｎ２と次の｛Ａ
２，Ｄ２｝の処理時間Ｎ２との間が未処理時間Ｎ３とな
る。
【００１０】（例２）図４は命令（イ）を処理する場合
であったが、命令（ロ）を処理する場合のタイミングチ
ャートを図５に示す。この場合には、レジスタ６に書き
込まれたデータｄｉは更に記憶回路７に転送される。そ
のときアドレス情報Ａｉ′（Ａｉ，ａｉより成る）がア
ドレス制御部５から記憶回路７に転送される。パターン
発生器３（パターンデータ記憶部８）における命令
（ロ）の処理時間Ｎ４は図４の命令（イ）の処理時間Ｎ
２より可なり長くなるので、１ワード転送時間Ｎ１ｂも
それだけ長くなっている。
であったが、命令（ロ）を処理する場合のタイミングチ
ャートを図５に示す。この場合には、レジスタ６に書き
込まれたデータｄｉは更に記憶回路７に転送される。そ
のときアドレス情報Ａｉ′（Ａｉ，ａｉより成る）がア
ドレス制御部５から記憶回路７に転送される。パターン
発生器３（パターンデータ記憶部８）における命令
（ロ）の処理時間Ｎ４は図４の命令（イ）の処理時間Ｎ
２より可なり長くなるので、１ワード転送時間Ｎ１ｂも
それだけ長くなっている。
【００１１】図４、図５からも分かるように、１ワード
転送時間Ｎ１ａ，Ｎ１ｂに占める往復の信号伝搬時間２
Ｍの割合がかなり大きい。そのためパターン発生器３で
の未処理時間Ｎ３が増え、ファイル装置２からのデータ
転送の効率が低い問題がある。 （例３）パターンデータの転送効率を上げるために、図
６に示すようにファイル装置２が応答信号ＡＣＫを識別
せずにパターンデータ｛Ａ１，Ｄ１｝〜｛Ａ５，Ｄ５｝
を送信したとすると（図６Ａ）、Ｍ時間後に書込制御部
４で受信され（図６Ｂ）。
転送時間Ｎ１ａ，Ｎ１ｂに占める往復の信号伝搬時間２
Ｍの割合がかなり大きい。そのためパターン発生器３で
の未処理時間Ｎ３が増え、ファイル装置２からのデータ
転送の効率が低い問題がある。 （例３）パターンデータの転送効率を上げるために、図
６に示すようにファイル装置２が応答信号ＡＣＫを識別
せずにパターンデータ｛Ａ１，Ｄ１｝〜｛Ａ５，Ｄ５｝
を送信したとすると（図６Ａ）、Ｍ時間後に書込制御部
４で受信され（図６Ｂ）。
【００１２】その受信から更にＬ時間後にこれらのパタ
ーンデータはパターンデータ記憶部８に転送されて、処
理される。Ｄ１の命令ビットδ１の内容が命令（イ）で
ある場合には、処理時間Ｎ２をもってリアルタイムで処
理できるが、Ｄ２の命令ビットδ２の内容が命令（ロ）
である場合には、長い処理時間Ｎ４を必要とする。この
Ｎ４時間の処理中にパターンデータ｛Ａ３，Ｄ３｝，
｛Ａ４，Ｄ４｝を取りこぼす、つまり未処理となり、次
の｛Ａ５，Ｄ５｝が処理される。このようにパターンデ
ータに命令（ロ）が含まれていると、それ以降の数ワー
ドのパターンデータを取りこぼす問題がある。
ーンデータはパターンデータ記憶部８に転送されて、処
理される。Ｄ１の命令ビットδ１の内容が命令（イ）で
ある場合には、処理時間Ｎ２をもってリアルタイムで処
理できるが、Ｄ２の命令ビットδ２の内容が命令（ロ）
である場合には、長い処理時間Ｎ４を必要とする。この
Ｎ４時間の処理中にパターンデータ｛Ａ３，Ｄ３｝，
｛Ａ４，Ｄ４｝を取りこぼす、つまり未処理となり、次
の｛Ａ５，Ｄ５｝が処理される。このようにパターンデ
ータに命令（ロ）が含まれていると、それ以降の数ワー
ドのパターンデータを取りこぼす問題がある。
【００１３】（例４）（例３）のようなパターンデータ
の取りこぼしを防ぐために、パターン発生器３の１ワー
ドの処理時間を全て最大のＮ４時間と見積もって、次の
ワードとの間隔を開けて、ファイル装置２がパターンデ
ータを送信したとすると、１ワード転送時間が全てＮ１
ｂと長くなり、パターン発生器３における未処理時間Ｎ
３の合計が増えてデータ転送の効率が悪くなる。
の取りこぼしを防ぐために、パターン発生器３の１ワー
ドの処理時間を全て最大のＮ４時間と見積もって、次の
ワードとの間隔を開けて、ファイル装置２がパターンデ
ータを送信したとすると、１ワード転送時間が全てＮ１
ｂと長くなり、パターン発生器３における未処理時間Ｎ
３の合計が増えてデータ転送の効率が悪くなる。
【００１４】
【発明が解決しようとする課題】この発明は、パターン
発生器３において、ファイル装置２から転送されたパタ
ーンデータを指定されたレジスタ６または記憶回路７に
格納させるために必要な処理時間に空きができないよう
に、効率よく動作させて、ファイル装置２からパターン
発生器３へのパターンデータの転送期間を短くして、パ
ターン発生器３が被試験ＩＣに試験パターンを送出でき
ない時間、つまりＩＣテスタが試験を行えないロスタイ
ムを短縮させようとするものである。
発生器３において、ファイル装置２から転送されたパタ
ーンデータを指定されたレジスタ６または記憶回路７に
格納させるために必要な処理時間に空きができないよう
に、効率よく動作させて、ファイル装置２からパターン
発生器３へのパターンデータの転送期間を短くして、パ
ターン発生器３が被試験ＩＣに試験パターンを送出でき
ない時間、つまりＩＣテスタが試験を行えないロスタイ
ムを短縮させようとするものである。
【００１５】
（１）請求項１の試験パターン発生器は、外部の試験パ
ターンファイル装置より転送されたパターンデータを格
納するメモリ部と、そのメモリ部より読みだされたパタ
ーンデータを１ワードづつ、各ワードに含まれる命令ビ
ットに応じて、レジスタまたはそのレジスタを経由して
他の記憶回路に格納する、書き込み処理動作を行うパタ
ーンデータ記憶部（８）と、メモリ部よりパターンデー
タ記憶部（８）へ読み出す動作を制御する読出制御部と
を有するパターン発生器に関する。
ターンファイル装置より転送されたパターンデータを格
納するメモリ部と、そのメモリ部より読みだされたパタ
ーンデータを１ワードづつ、各ワードに含まれる命令ビ
ットに応じて、レジスタまたはそのレジスタを経由して
他の記憶回路に格納する、書き込み処理動作を行うパタ
ーンデータ記憶部（８）と、メモリ部よりパターンデー
タ記憶部（８）へ読み出す動作を制御する読出制御部と
を有するパターン発生器に関する。
【００１６】請求項１では特に、読出制御部は、パター
ンデータの各ワードに含まれる命令ビットをデコードし
て、各ワードに対する前記パターンデータ記憶部での書
き込み処理時間を識別し、その処理時間に整合するよう
に、メモリ部に対して１ワードごとにパターンデータの
読み出しを指示する読出信号（ＲＥＡＤ信号）を送出す
る。 （２）請求項２の発明では、前記（１）において、メモ
リ部は、記憶領域がオーバーフローする前にビジイ（Ｂ
ＳＹ）信号を試験パターンファイル装置へ送信して、パ
ターンデータの転送を停止させる。 （３）請求項３の発明では、前記（２）において、メモ
リ部は、ビジイ信号をオンにした結果、試験パターンフ
ァイル装置から入力されるパターンデータが無くなった
期間で、かつ読み出し信号がオンの期間において、ビジ
イ信号をオフにして、試験パターンファイル装置のパタ
ーンデータの転送を再開させる。
ンデータの各ワードに含まれる命令ビットをデコードし
て、各ワードに対する前記パターンデータ記憶部での書
き込み処理時間を識別し、その処理時間に整合するよう
に、メモリ部に対して１ワードごとにパターンデータの
読み出しを指示する読出信号（ＲＥＡＤ信号）を送出す
る。 （２）請求項２の発明では、前記（１）において、メモ
リ部は、記憶領域がオーバーフローする前にビジイ（Ｂ
ＳＹ）信号を試験パターンファイル装置へ送信して、パ
ターンデータの転送を停止させる。 （３）請求項３の発明では、前記（２）において、メモ
リ部は、ビジイ信号をオンにした結果、試験パターンフ
ァイル装置から入力されるパターンデータが無くなった
期間で、かつ読み出し信号がオンの期間において、ビジ
イ信号をオフにして、試験パターンファイル装置のパタ
ーンデータの転送を再開させる。
【００１７】
【発明の実施の形態】図１、図２の実施例を参照して、
発明の実施の形態を説明する。図１には図３と対応する
部分に同じ符号を付けてある。ファイル装置２より連続
的にパターンデータ｛Ａｉ，Ｄｉ｝を送出して（図２
Ａ）、ＦｉＦｏメモリ部１１へ取り込む。ＦｉＦｏメモ
リ部１１はデータＡ１の取り込みを開始すると、直ちに
ＨレベルのＳＴＡＴＵＳ（ステータス）信号（メモリが
空のときＬ、空でないときＨとなる）をＦｉＦｏ読出制
御部１２へ送出する（図２Ｃ）。ＦｉＦｏ読出制御部１
２はＳＴＡＴＵＳ信号を受信すると直ちにＨレベルのＲ
ＥＡＤ（読み出し）信号を１ワードの時間長Ｔの間Ｆｉ
Ｆｏメモリ部１１へ送出する（図２Ｄ）。ＦｉＦｏメモ
リ部１１はＲＥＡＤ信号がＨレベルの時間Ｔの間、パタ
ーンデータ｛Ａ１，Ｄ１｝をＦｉＦｏ読出制御部１２及
びパターンデータ記憶部８へ送出する（図２Ｅ）。
発明の実施の形態を説明する。図１には図３と対応する
部分に同じ符号を付けてある。ファイル装置２より連続
的にパターンデータ｛Ａｉ，Ｄｉ｝を送出して（図２
Ａ）、ＦｉＦｏメモリ部１１へ取り込む。ＦｉＦｏメモ
リ部１１はデータＡ１の取り込みを開始すると、直ちに
ＨレベルのＳＴＡＴＵＳ（ステータス）信号（メモリが
空のときＬ、空でないときＨとなる）をＦｉＦｏ読出制
御部１２へ送出する（図２Ｃ）。ＦｉＦｏ読出制御部１
２はＳＴＡＴＵＳ信号を受信すると直ちにＨレベルのＲ
ＥＡＤ（読み出し）信号を１ワードの時間長Ｔの間Ｆｉ
Ｆｏメモリ部１１へ送出する（図２Ｄ）。ＦｉＦｏメモ
リ部１１はＲＥＡＤ信号がＨレベルの時間Ｔの間、パタ
ーンデータ｛Ａ１，Ｄ１｝をＦｉＦｏ読出制御部１２及
びパターンデータ記憶部８へ送出する（図２Ｅ）。
【００１８】ＦｉＦｏ読出制御部１２はＤ１の命令ビッ
トδ１をデコードして、その内容が命令（イ）であった
とすれば、パターン発生器３での命令処理時間はＮ２で
あり、リアルタイムで処理できることが分かるので、引
き続き次のＴ時間の間ＲＥＡＤ信号をＨレベルに保持す
る（図２Ｄ）。これによりＦｉＦｏメモリ部１１は｛Ａ
１，Ｄ１｝に続けて｛Ａ２，Ｄ２｝を送出する（図２
Ｅ）。
トδ１をデコードして、その内容が命令（イ）であった
とすれば、パターン発生器３での命令処理時間はＮ２で
あり、リアルタイムで処理できることが分かるので、引
き続き次のＴ時間の間ＲＥＡＤ信号をＨレベルに保持す
る（図２Ｄ）。これによりＦｉＦｏメモリ部１１は｛Ａ
１，Ｄ１｝に続けて｛Ａ２，Ｄ２｝を送出する（図２
Ｅ）。
【００１９】ＦｉＦｏ読出制御部１２は命令ビットδ２
をデコードして、その内容が命令（ロ）であったとすれ
ば、パターン発生器３での命令処理時間はＮ４であり、
長くなることが分かるので、Ｎ４−Ｔ時間の間ＲＥＡＤ
信号をＬレベルに保持した後、次のＴ時間の間Ｈレベル
にする。ＦｉＦｏメモリ部１１はＲＥＡＤ信号がＬレベ
ルとなるＮ４−Ｔの期間パターンデータの送出を停止
し、ＲＥＡＤ信号がＨレベルに戻されると次のデータ
｛Ａ３，Ｄ３｝を送出する。
をデコードして、その内容が命令（ロ）であったとすれ
ば、パターン発生器３での命令処理時間はＮ４であり、
長くなることが分かるので、Ｎ４−Ｔ時間の間ＲＥＡＤ
信号をＬレベルに保持した後、次のＴ時間の間Ｈレベル
にする。ＦｉＦｏメモリ部１１はＲＥＡＤ信号がＬレベ
ルとなるＮ４−Ｔの期間パターンデータの送出を停止
し、ＲＥＡＤ信号がＨレベルに戻されると次のデータ
｛Ａ３，Ｄ３｝を送出する。
【００２０】パターンデータ記憶部８は転送されたデー
タ｛Ａ１，Ｄ１｝をＮ２時間で処理し、次に転送された
データ｛Ａ２，Ｄ２｝をＮ４時間で処理し（図２Ｇ）、
次に転送されたデータ｛Ａ３，Ｄ３｝を命令に応じた時
間で処理する。以下各ワードの処理が繰り返される。Ｆ
ｉＦｏメモリ部１１の、メモリセルは格納データでいず
れ満杯になるので、オーバフローしないように、ある時
点でファイル装置２がデータの送出を停止する必要があ
る。そのためにＦｉＦｏ メモリ部１１はファイル装置
２にＨレベルのＢＳＹ信号を送出する（図２Ｆ）。Ｆｉ
Ｆｏメモリ部１１がＢＳＹ信号の送出を開始した時点か
ら、ＢＳＹ信号がＦｉＦｏメモリ部１１よりファイル装
置２に到達するまでの伝搬時間Ｍと、ファイル装置２に
ＢＳＹ信号が入力してからパターンデータの送出を停止
させるための内部処理時間Ｑだけ遅れた時点でパターン
データの送出が停止される。従ってＦｉＦｏメモリ部の
記憶容量をｎワードとすれば、ＦｉＦｏメモリ部１１は
パターンデータ｛Ａ１，Ｄ１｝の受信を開始してから、
Ｎ８≒ｎＴ−Ｍ−Ｑ時間経過した時点でＢＳＹ信号を送
出する。ファイル装置２はＢＳＹ信号がＨレベルの間パ
ターンデータの送出を停止する。
タ｛Ａ１，Ｄ１｝をＮ２時間で処理し、次に転送された
データ｛Ａ２，Ｄ２｝をＮ４時間で処理し（図２Ｇ）、
次に転送されたデータ｛Ａ３，Ｄ３｝を命令に応じた時
間で処理する。以下各ワードの処理が繰り返される。Ｆ
ｉＦｏメモリ部１１の、メモリセルは格納データでいず
れ満杯になるので、オーバフローしないように、ある時
点でファイル装置２がデータの送出を停止する必要があ
る。そのためにＦｉＦｏ メモリ部１１はファイル装置
２にＨレベルのＢＳＹ信号を送出する（図２Ｆ）。Ｆｉ
Ｆｏメモリ部１１がＢＳＹ信号の送出を開始した時点か
ら、ＢＳＹ信号がＦｉＦｏメモリ部１１よりファイル装
置２に到達するまでの伝搬時間Ｍと、ファイル装置２に
ＢＳＹ信号が入力してからパターンデータの送出を停止
させるための内部処理時間Ｑだけ遅れた時点でパターン
データの送出が停止される。従ってＦｉＦｏメモリ部の
記憶容量をｎワードとすれば、ＦｉＦｏメモリ部１１は
パターンデータ｛Ａ１，Ｄ１｝の受信を開始してから、
Ｎ８≒ｎＴ−Ｍ−Ｑ時間経過した時点でＢＳＹ信号を送
出する。ファイル装置２はＢＳＹ信号がＨレベルの間パ
ターンデータの送出を停止する。
【００２１】ＦｉＦｏメモリ部１１では、パターンデー
タ｛Ａｎ，Ｄｎ｝を受信して後、入力されるデータが無
く、かつＦｉＦｏ読出制御部１２からのＲＥＡＤ信号が
Ｈレベルである間は、ＦｉＦｏメモリ部１１に格納され
たパターンデータがパターンデータ記憶部８へ転送さ
れ、その転送されたワード分だけメモリセルが空にな
り、新しいパターンデータを格納できるようになる。そ
こでＦｉＦｏメモリ部１１はＨレベルのＲＥＡＤ信号が
Ｌレベルになるまでの間ＢＳＹ信号をＬレベルに保持し
て、その間ファイル装置２より新しいデータを送出させ
る。
タ｛Ａｎ，Ｄｎ｝を受信して後、入力されるデータが無
く、かつＦｉＦｏ読出制御部１２からのＲＥＡＤ信号が
Ｈレベルである間は、ＦｉＦｏメモリ部１１に格納され
たパターンデータがパターンデータ記憶部８へ転送さ
れ、その転送されたワード分だけメモリセルが空にな
り、新しいパターンデータを格納できるようになる。そ
こでＦｉＦｏメモリ部１１はＨレベルのＲＥＡＤ信号が
Ｌレベルになるまでの間ＢＳＹ信号をＬレベルに保持し
て、その間ファイル装置２より新しいデータを送出させ
る。
【００２２】以上述べたようにＦｉＦｏ読出制御部１２
では各ワードごとにパターンデータ記憶部８の所要処理
時間（Ｎ２，Ｎ４，Ｎ６）を考慮してＲＥＡＤ信号をＨ
レベルとし、その期間のみＦｉＦｏメモリ部１１はパタ
ーンデータをパターンデータ記憶部８へ転送する。この
ようにしてパターン発生器３（パターンデータ記憶部
８）での各ワードの命令処理時間の間に空きがないよう
に効率のよい動作が行われる。
では各ワードごとにパターンデータ記憶部８の所要処理
時間（Ｎ２，Ｎ４，Ｎ６）を考慮してＲＥＡＤ信号をＨ
レベルとし、その期間のみＦｉＦｏメモリ部１１はパタ
ーンデータをパターンデータ記憶部８へ転送する。この
ようにしてパターン発生器３（パターンデータ記憶部
８）での各ワードの命令処理時間の間に空きがないよう
に効率のよい動作が行われる。
【００２３】ファイル装置２の転送すべきデータが無く
なり、しばらくしてＦｉＦｏメモリ部１１の格納データ
が無くなると、ＦｉＦｏメモリ部１１はＨレベルのＡＣ
Ｋ信号をファイル装置に送信し、ファイル装置２は、Ａ
ＣＫ信号を受信して一連のパターンデータの転送動作を
終了させる。これまでの説明では、符号１１及び１２を
ＦｉＦｏメモリ部及びＦｉＦｏ読出制御部としたが、メ
モリとしてＦｉＦｏメモリでなくても、ＦｉＦｏメモリ
と同様の動作をさせることができるので、符号１１及び
１２をメモリ部及び読出制御部として、一般化すること
ができる。
なり、しばらくしてＦｉＦｏメモリ部１１の格納データ
が無くなると、ＦｉＦｏメモリ部１１はＨレベルのＡＣ
Ｋ信号をファイル装置に送信し、ファイル装置２は、Ａ
ＣＫ信号を受信して一連のパターンデータの転送動作を
終了させる。これまでの説明では、符号１１及び１２を
ＦｉＦｏメモリ部及びＦｉＦｏ読出制御部としたが、メ
モリとしてＦｉＦｏメモリでなくても、ＦｉＦｏメモリ
と同様の動作をさせることができるので、符号１１及び
１２をメモリ部及び読出制御部として、一般化すること
ができる。
【００２４】
【発明の効果】（１）以上述べたようにこの発明では、
パターン発生器３にＦｉＦｏメモリ部１１とＦｉＦｏ読
出制御部１２を設け、ＦｉＦｏ読出制御部１２がパター
ンデータの各ワードの命令ビットδｉをデコードして、
各ワードのパターンデータ記憶部８での処理時間（Ｎ
２，Ｎ４，Ｎ６）を識別して、その処理速度に整合する
ように、ＦｉＦｏメモリ部１１に対して１ワードごとに
データの読み出しを指示するＲＥＡＤ信号（読み出し信
号）を与えることによって、パターン発生器３（パター
ンデータ記憶部８）でのデータ処理時間に空きのない処
理が行われ、ＦｉＦｏメモリ部１１からパターンデータ
記憶部８へパターンデータが効率よく転送される。 （２）ＦｉＦｏメモリ部１１は、メモリがオーバーフロ
ーする前にＢＳＹ信号をファイル装置２へ送信して、パ
ターンデータの送信を停止させる。その結果パターンデ
ータの入力がなくなり、かつＲＥＡＤ信号がＨレベルで
あれば、その間ＦｉＦｏメモリ部１１のデータは転送さ
れてメモリに空きスペースができるので、ＢＳＹ信号を
Ｌレベルにして、ファイル装置２より新しいデータを補
充する。 （３）このようにして、パターン発生器３でのデータ処
理時間に空きが出ないようにすると共に、その処理動作
に整合するように、ファイル装置２から新しいデータを
転送することができる。従って本発明によれば、ファイ
ル装置２からパターン発生器３へのパターンデータの転
送を極めて効率よく行うことができる。よって、パター
ン発生器３が被試験ＩＣに試験パターンを送出できない
時間、つまりＩＣテスタが試験を行えないロスタイムを
短縮できる。
パターン発生器３にＦｉＦｏメモリ部１１とＦｉＦｏ読
出制御部１２を設け、ＦｉＦｏ読出制御部１２がパター
ンデータの各ワードの命令ビットδｉをデコードして、
各ワードのパターンデータ記憶部８での処理時間（Ｎ
２，Ｎ４，Ｎ６）を識別して、その処理速度に整合する
ように、ＦｉＦｏメモリ部１１に対して１ワードごとに
データの読み出しを指示するＲＥＡＤ信号（読み出し信
号）を与えることによって、パターン発生器３（パター
ンデータ記憶部８）でのデータ処理時間に空きのない処
理が行われ、ＦｉＦｏメモリ部１１からパターンデータ
記憶部８へパターンデータが効率よく転送される。 （２）ＦｉＦｏメモリ部１１は、メモリがオーバーフロ
ーする前にＢＳＹ信号をファイル装置２へ送信して、パ
ターンデータの送信を停止させる。その結果パターンデ
ータの入力がなくなり、かつＲＥＡＤ信号がＨレベルで
あれば、その間ＦｉＦｏメモリ部１１のデータは転送さ
れてメモリに空きスペースができるので、ＢＳＹ信号を
Ｌレベルにして、ファイル装置２より新しいデータを補
充する。 （３）このようにして、パターン発生器３でのデータ処
理時間に空きが出ないようにすると共に、その処理動作
に整合するように、ファイル装置２から新しいデータを
転送することができる。従って本発明によれば、ファイ
ル装置２からパターン発生器３へのパターンデータの転
送を極めて効率よく行うことができる。よって、パター
ン発生器３が被試験ＩＣに試験パターンを送出できない
時間、つまりＩＣテスタが試験を行えないロスタイムを
短縮できる。
【図１】Ａはこの発明の実施例を示すブロック図、Ｂは
Ａのパターンデータ１ワード分のビット構成の一例を示
す図。
Ａのパターンデータ１ワード分のビット構成の一例を示
す図。
【図２】図１Ａの要部のタイミングチャート。
【図３】Ａは従来の試験パターン発生器のブロック図、
ＢはＡのパターンデータ１ワード分の構成の一例を示す
図。
ＢはＡのパターンデータ１ワード分の構成の一例を示す
図。
【図４】図３Ａの動作の一例を説明するための要部のタ
イミングチャート。
イミングチャート。
【図５】図３Ａの動作の他の例を説明するための要部の
タイミングチャート。
タイミングチャート。
【図６】図３Ａにおいて、ファイル装置２よりパターン
データ｛Ａｉ，Ｄｉ｝を連続的に送信した場合の動作を
説明するための要部のタイミングチャート。
データ｛Ａｉ，Ｄｉ｝を連続的に送信した場合の動作を
説明するための要部のタイミングチャート。
Claims (3)
- 【請求項１】 外部の試験パターンファイル装置より転
送されたパターンデータを格納するメモリ部と、 そのメモリ部より読みだされたパターンデータを１ワー
ドづつ、各ワードに含まれる命令ビットに応じて、レジ
スタまたはそのレジスタを経由して他の記憶回路に格納
する、書き込み処理動作を行うパターンデータ記憶部
（８）と、 前記メモリ部より前記パターンデータ記憶部（８）へ読
み出す動作を制御する読出制御部とを有するパターン発
生器であって、 前記読出制御部は、パターンデータの各ワードに含まれ
る前記命令ビットをデコードして、各ワードに対する前
記パターンデータ記憶部での書き込み処理時間を識別
し、その処理時間に整合するように、前記メモリ部に対
して１ワードごとにパターンデータの読み出しを指示す
る読み出し信号（ＲＥＡＤ信号）を送出することを特徴
とする試験パターン発生器。 - 【請求項２】 請求項１において、前記メモリ部は、記
憶領域がオーバーフローする前にビジイ（ＢＳＹ）信号
を前記試験パターンファイル装置へ送信して、パターン
データの転送を停止させることを特徴とする試験パター
ン発生器。 - 【請求項３】 請求項２において、前記メモリ部は、前
記ビジイ信号をオンにした結果、前記試験パターンファ
イル装置から入力されるパターンデータが無くなった期
間で、かつ前記読み出し信号がオンの期間において、前
記ビジイ信号をオフにして、前記試験パターンファイル
装置のパターンデータの転送を再開させることを特徴と
する試験パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17803196A JP3447035B2 (ja) | 1996-07-08 | 1996-07-08 | 試験パターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17803196A JP3447035B2 (ja) | 1996-07-08 | 1996-07-08 | 試験パターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1019995A JPH1019995A (ja) | 1998-01-23 |
| JP3447035B2 true JP3447035B2 (ja) | 2003-09-16 |
Family
ID=16041387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17803196A Expired - Fee Related JP3447035B2 (ja) | 1996-07-08 | 1996-07-08 | 試験パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3447035B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202186B1 (en) * | 1999-01-29 | 2001-03-13 | Credence Systems Corporation | Integrated circuit tester having pattern generator controlled data bus |
-
1996
- 1996-07-08 JP JP17803196A patent/JP3447035B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1019995A (ja) | 1998-01-23 |
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