JP3444448B2 - 集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、許容範囲時間Ｔａ以内
で相互に接近するタイミング、ないしは同一タイミング
で論理状態が変化することのある、複数の信号Ｓ１〜Ｓ
ｎが存在する集積回路に係り、特に、不必要にこれら信
号Ｓ１〜Ｓｎを遅延させることなく、又、これら信号Ｓ
１〜Ｓｎのドライブ能力等の使用条件を悪化させること
なく、これら信号Ｓ１〜Ｓｎの論理状態の変化がほぼ同
時に発生した場合に生じる電源電流や信号電流の変化に
よって生じてしまうノイズを効果的に低減することので
きる集積回路に関する。

【０００２】

【従来の技術】従来から、集積回路内部において、ある
いは、集積回路を用いた電子回路において、集積回路内
部あるいは、このような電子回路における信号線の信号
の論理状態変化時に、このような集積回路あるいは電子
回路内部における電源を供給するための電源線あるいは
グランド線上にノイズ電圧が発生することが知られてい
る。

【０００３】これは、このような集積回路や電子回路を
構成する論理素子において、この論理素子に入力される
信号の論理状態が変化すると、このような論理素子の動
作状態や内部の論理状態あるいはこのような論理素子の
出力信号の論理状態が変化するために、このような論理
素子の消費電流や信号電流等が急激に変化するためであ
る。

【０００４】通常、集積回路あるいはこのような集積回
路を用いた電子回路に供給される電源電圧は、所定電源
電圧に保たれている。しかしながら、前述のような集積
回路や電子回路を構成する論理素子の急激な消費電流の
変化が生じた場合には、極短時間の電源電圧の変動（電
源電圧に重畳されてしまっているノイズ電圧）が生じて
しまう。これは、電源を供給する電源線やグランド線に
分布する電気抵抗等が原因となっている。

【０００５】このような信号線の信号の論理状態変化時
に電源線とグランド線との間に電源電圧に重畳してノイ
ズ電圧が発生してしまうと、この電源電圧を用いて判定
値（スレッショルド電圧あるいは比較電圧）を得ている
論理素子等は誤動作を招いてしまうという問題がある。

【０００６】又、このような電源線やグランド線の近傍
に配線されている信号線の信号にノイズ電圧が誘導され
てしまうと、この信号線の信号を入力している論理回
路、例えばフリップフロップを反転させてしまうという
ような誤動作が生じてしまうという問題がある。

【０００７】特に、集積回路内部におけるあるいは集積
回路を用いた電子回路における複数の信号線において、
これら複数の信号線の信号の論理状態変化がほぼ同時に
発生した場合には、消費電流の急激な変化が集中してし
まい、電源電圧には、より大きいノイズ電圧が重畳され
てしまうという問題が生じてしまう。

【０００８】このような電源電圧に重畳されてしまうノ
イズ電圧を低減するために、様々な方法が提案されてい
る。

【０００９】例えば、信号線の信号の立上り時間及び立
下り信号を長くすることにより、この信号を入力してい
る論理素子の動作状態の変化や論理状態の変化を緩やか
にし、これら素子の消費電流の変化が急激に変化しない
ようにするという方法がある。

【００１０】このような信号線の信号の立上り時間及び
立下り時間を長くする方法としては、この信号を出力す
る出力部分に直列の抵抗を付加し、この信号の信号電流
を低減するという方法がある。又、信号を出力するドラ
イバトランジスタのピーク電流を抑え、信号の論理状態
変化時に生じる信号のピーク電流を低減することによ
り、この信号の立上り時間や立下り時間を長くするとい
う方法等がある。

【００１１】又、このような複数の信号線の信号の論理
状態の変化に伴った、複数の論理素子の消費電流の急激
な変化による、電源電圧に重畳されてしまうノイズ電圧
を低減するために、ほぼ同時に動作する論理素子の素子
数を減少させるという方法も用いられている。

【００１２】例えば、集積回路内部において、あるい
は、集積回路を用いた電子回路において、複数の信号線
の複数の信号の論理状態がほぼ同時に変化するものとな
っていた場合に、この同時変化時に、これら同時に変化
する複数の信号線の複数の信号のうちの一部の状態変化
時期を遅延させ、これにより同時に動作状態や論理状態
の変化する論理素子の素子数を減少させるという方法が
行われている。

【００１３】又、特開平４−１３５３１５では、集積回
路内部の、あるいは集積回路外部への少なくとも２本以
上の信号の伝達のための配線を含む集積回路におけるノ
イズ低減に関する技術が開示されている。該特開平４−
１３５３１５では、前記配線のうちの少なくとも１本の
配線の信号の状態変化の有無を検出する状態変化検出回
路を備えている。これにより、状態変化有りを検出した
場合には、前記配線のうちの他の配線の信号の状態変化
が、所定時間の範囲で重ならないように遅延させる。該
特開平４−１３５３１５では、複数の配線の信号の論理
状態の変化がほぼ同時に発生した場合、これらの信号の
立ち上がり時間あるいは立ち下がり時間を長くせず、一
方の信号の論理状態の変化に対して、他方の信号の論理
状態の変化を所定時間だけずらすようにしている。これ
によって、不必要に信号を遅延させることなく、又信号
のドライブ能力等の使用条件を悪化させることなく、信
号の論理状態が同時に変化した場合の電源ノイズ等を効
果的に低減するようにしている。

【００１４】

【発明が達成しようとする課題】しかしながら、前述の
ように電源電圧に重畳されるノイズ電圧を低減するため
に、信号線の信号の論理状態変化時の立上り時間及び立
下り時間を長くした場合には、電子回路の動作速度の低
下という問題や、信号線のドライブ能力の低下という問
題が生じてしまう。

【００１５】又、ほぼ同時に論理状態変化が生じる複数
の信号線の複数の信号のうちの一部の信号を遅延させた
場合には、このときの遅延時間はこれら複数の信号の状
態変化の時期を確実にずらすことができる十分な長さの
時間でなければならないので、このような十分な長さの
信号の遅延により電子回路の動作速度の低下という問題
が生じてしまう。

【００１６】又、前記特開平４−１３５３１５で開示さ
れる前述の技術は、対象となる信号の数が比較的少ない
ことが前提となっている。即ち、ある１つの信号の論理
状態の変化に対して、他の２つ以上の信号の論理状態が
接近した場合、これら他の信号の論理状態を遅延させる
ものである。従って、これら他の信号間での論理状態の
変化のタイミングの接近等は解消することはできない。
これら他の信号間での論理状態の変化のタイミングの接
近をも解消するためには、対象となる全ての２つの信号
間で、随時該特開平４−１３５３１５を適用させる必要
がある。

【００１７】本発明は、前記従来の問題点を解決するべ
くなされたもので、許容範囲時間Ｔａ以内で相互に接近
するタイミング、ないしは同一タイミングで論理状態が
変化することのある、複数の信号Ｓ１〜Ｓｎ〜Ｓｎが存
在する集積回路において、不必要にこれら信号Ｓ１〜Ｓ
ｎを遅延させることなく、又、これら信号Ｓ１〜Ｓｎの
ドライブ能力等の使用条件を悪化させることなく、これ
ら信号Ｓ１〜Ｓｎの論理状態の変化が相互に接近するタ
イミングないしは同一のタイミングで発生した場合に生
じる、これら信号Ｓ１〜Ｓｎに従って動作状態や内部論
理状態や出力する論理状態が変化する論理素子等の電源
電流や信号電流の変化により生じてしまうノイズを効果
的に低減することのできる集積回路を提供することを目
的とする。

【００１８】

【課題を達成するための手段】本発明は、許容範囲時間
Ｔａ以内で相互に接近するタイミング、ないしは同一タ
イミングで論理状態が変化することのある、複数の信号
Ｓ１〜Ｓｎが存在する集積回路において、前記信号Ｓ１
〜Ｓｎそれぞれの論理状態の変化の有無を個別に検出
し、変化有りが検出された場合、変化有りの信号をこれ
ら信号Ｓ１〜Ｓｎ毎に個別に、前記許容範囲時間Ｔａの
期間だけ出力するスイッチング検出回路と、該検出の出
力に従って、前記許容範囲時間Ｔａの時間以内で論理状
態が変化する前記信号Ｓ１〜Ｓｎの数が、定数Ｎを越え
るか否かを判定するスイッチング信号数増大判定回路
と、該判定にて前記定数Ｎを越えたと判定される期間、
より後のタイミングで論理状態の変化が発生した前記信
号Ｓ１〜Ｓｎの、当該集積回路内での信号分配を遅延す
る出力制御回路とを有することにより、前記課題を達成
したものである。

【００１９】又、前記集積回路において、記スイッチン
グ信号数増大判定回路が、エンコーダを用いて構成さ
れ、又、前記スイッチング検出回路、前記スイッチング
信号数増大判定回路及び前記出力制御回路が、当該集積
回路の外部に対する信号の入力用あるいは出力用の回路
が作り込まれる領域の一部を用いて作り込まれているこ
とにより、前記課題を達成すると共に、特に、設計者の
負担を軽減するようにしたものである。

【００２０】

【作用】例えば前記特開平４−１３５３１５等、従来で
は、電源ノイズの低減等を目的として複数の信号の論理
状態の変化が重ならないよう、一方に対して他方の信号
を遅延させる。このことは、基本的に、対象となる２つ
の信号を抽出し、構成するものである。例えば複数の信
号のいずれの信号間にあって、論理状態の変化のタイミ
ングが接近しないようにする場合、これら複数の信号中
のいずれの２つの信号の組み合わせについても、タイミ
ングを制御する手段を設け、論理状態の変化の接近の検
出及びこれに基づいた遅い方の信号の遅延を行わなけれ
ばならない。例えば、ｎ本の信号が対象の場合、（ｎ×
（ｎ−１））の組合せの数だけ、信号の論理状態の変化
の接近の検出、及びこれに基づいた遅い方の信号の遅延
等の制御を行わなければならない。

【００２１】これに対して、本発明にあっては、論理状
態が変化する２つの信号間隔ではなく、論理状態が変化
する複数の信号の、特に信号密度に着目している。即
ち、本発明では、各時点にあって、論理状態の変化が接
近している信号の、この本数の密度を随時考慮してい
る。又、論理状態の変化が接近する信号の密度が所定以
上の場合、より後のタイミングで論理状態の変化が発生
した信号の、当該集積回路内部での信号分配を遅延して
いる。従って、本発明によれば、各時点で、対象となる
複数の信号の内、接近して論理状態の変化のある信号の
単位時間当りの本数、即ち、このような信号の信号密度
を一定範囲に抑えることができる。

【００２２】通常、電源電流の変化や信号電流の変化に
よって生じてしまうノイズの低減という観点では、対象
となる複数の信号の論理状態全てが完全に１つずつ離散
的に発生することを要求するものではない。即ち、対象
となる複数の信号で、接近して論理状態の変化がある信
号数が、ある程度の時間的な密度の範囲内であれば、こ
のような電源電流の変化や信号電流の変化により生じて
しまうノイズを抑制することができる。従って、本発明
によれば、このような一般的な特性に適合させながら、
論理状態の変化のタイミングが接近してしまった信号の
遅延を必要最小限の範囲で行うことで、このようなノイ
ズを効果的に低減することができる。

【００２３】図１は、本発明の要旨を示すブロック図で
ある。

【００２４】この図１においては、ある集積回路内にお
いて、例えばランダムロジック部５４の複数の出力端子
Ａ１〜Ａｎのそれぞれから出力される、複数の信号Ｓ１
〜Ｓｎが、当該集積回路内で分配される場合を考える。
これら信号Ｓ１〜Ｓｎについては、許容範囲時間Ｔａ以
内で相互に接近するタイミング、ないしは同一タイミン
グで論理状態が変化することがあるものとする。このよ
うな複数の信号Ｓ１〜Ｓｎに対して、本発明は、これら
信号Ｓ１〜Ｓｎの信号分配元により近いところを中心と
して構成する。即ち、これら信号Ｓ１〜Ｓｎの発生源で
ある、前記出力端子Ａ１〜Ａｎ付近にて構成する。

【００２５】具体的には、これら出力端子Ａ１〜Ａｎ付
近にて、スイッチング検出回路１２と、スイッチング信
号数増大判定回路１８と、出力制御回路１４とを構成す
る。ここで、従来前記出力端子Ａ１〜Ａｎから直接出力
されていた前記信号Ｓ１〜Ｓｎに対して、このような構
成をとることで、前記出力端子Ａ１〜Ａｎから出力され
る信号をＳ１′〜Ｓｎ′とする。

【００２６】まず、前記スイッチング検出回路１２は、
前記信号Ｓ１〜Ｓｎに相当する、信号Ｓ１′〜Ｓｎ′そ
れぞれの論理状態の変化の有無を個別に検出する。又、
該スイッチング検出回路１２は、このように個々のこれ
ら信号Ｓ１′〜Ｓｎ′（Ｓ１〜Ｓｎに相当）について論
理状態の変化有りが検出された場合、変化有りの信号Ｃ
１〜Ｃｎをこれら信号Ｓ１〜Ｓｎに相当するこれら信号
Ｓ１′〜Ｓｎ′毎に個別に出力する。

【００２７】特に、該スイッチング検出回路１２にあっ
ては、このような変化有りが検出された場合に出力され
る、信号Ｃ１〜Ｃｎの出力期間にも特徴がある。即ち、
前記信号Ｓ１′〜Ｓｎ′に論理状態の変化が検出された
場合、該検出の時から所定の許容範囲時間Ｔａの期間だ
け継続して、該変化有りの検出に応じた前記信号Ｃ１〜
Ｃｎを出力する。

【００２８】ある前記信号Ｓ１〜Ｓｎに論理状態の変化
が有った場合、この論理状態の発生している期間は極短
時間である。このような極短時間の論理状態の変化に対
して、前記スイッチング検出回路１２は、この論理状態
の変化有りの検出から前記許容範囲時間Ｔａの期間だけ
継続して、前記信号Ｃ１〜Ｃｎを前記信号Ｓ１〜Ｓｎ毎
に個別に出力するものである。

【００２９】この許容範囲時間Ｔａは、電源電流の変化
や信号電流の変化によって生じてしまうノイズを抑制す
るための、論理状態に変化のある前記信号Ｓ１〜Ｓｎの
本数の信号密度を算定するための単位時間となる。即
ち、該許容範囲時間Ｔａに対して、ある定数Ｎ以下であ
れば、このようなノイズが抑制されているものとする、
信号密度を判定するための時間間隔である。

【００３０】次に、前記スイッチング信号数増大判定回
路１８は、前記スイッチング検出回路１２が出力する前
記信号Ｃ１〜Ｃｎに従って、前記許容範囲時間Ｔａの時
間以内で論理状態が変化する前記信号Ｓ１〜Ｓｎの本数
の密度を判定する。具体的には、該スイッチング信号数
増大判定回路は、論理状態の変化が有ったとされている
信号を伝達している前記信号Ｃ１〜Ｃｎの本数を把握
し、該本数が前記定数Ｎを越えるか否かを判定する。

【００３１】前記信号Ｃ１〜Ｃｎについては、対応する
前記信号Ｓ１′〜Ｓｎ′の論理状態の変化が有った場
合、前記許容範囲時間Ｔａの期間だけ継続して、前述の
ように信号が出力される。従って、このような信号Ｃ１
〜Ｃｎのうち、論理状態の変化有りを伝達しているもの
の本数を把握することで、このような把握を行ったタイ
ミングから前記許容範囲時間Ｔａ以前までの期間におけ
る、前記信号Ｓ１′〜Ｓｎ′の論理状態の変化が有った
ものの信号数を把握することができ、該許容範囲時間Ｔ
ａを基準としたこのような信号の密度を求めることがで
きる。従って、このような論理状態の変化有りを伝達す
る前記信号Ｃ１〜Ｃｎの本数と前記定数Ｎとを比較する
ことで、（Ｎ／Ｔａ）で定まる単位時間当りの、論理状
態の変化の有った前記信号Ｓ１〜Ｓｎの信号数の密度の
限界値を、実際に論理状態に変化のあった信号の密度が
越えたか否かを判定することができる。

【００３２】次に、前記出力制御回路１４は、前記スイ
ッチング信号数増大判定回路１８にてなされた判定に基
づき、前記信号Ｓ１〜Ｓｎの当該集積回路内での信号分
配を遅延させる。具体的には、該出力制御回路１４は、
前記スイッチング信号数増大判定回路１８にて、前記許
容範囲時間Ｔａの時間以内で論理状態が変化する前記信
号Ｓ１〜Ｓｎが前記定数Ｎを越えたと判定された場合、
より後のタイミングで論理状態の変化が発生した前記信
号Ｓ１〜Ｓｎの当該集積回路内での信号分配を遅延させ
る。この信号分配の遅延は、前記スイッチング信号数増
大判定回路１８にて前記定数Ｎを越えたと判定された場
合に、より後のタイミングで論理状態の変化が発生した
前記信号Ｓ１′〜Ｓｎ′に相当する前記信号Ｓ１〜Ｓｎ
の論理状態を、該変化に拘らず以前の論理状態に保持す
るというものである。この後、前記スイッチング信号数
増大判定回路１８にて前記定数Ｎを越えていないとの判
定がなされた場合、このように保持されていた該当する
前記信号Ｓ１〜Ｓｎの論理状態を、既に変化している対
応する前記信号Ｓ１′〜Ｓｎ′の変化後の論理状態へと
変化させるというものである。

【００３３】ここで、複数の前記信号Ｓ１′〜Ｓｎ′の
論理状態の変化があったとしても、前記許容範囲時間Ｔ
ａの時間以内で論理状態が変化したものの数が前記定数
Ｎ以下であれば、前記出力制御回路１４等での信号遅延
がなされない。即ち、前記出力制御回路１４でなされる
信号遅延については、前記許容範囲時間Ｔａの時間以内
で論理状態が変化する前記信号Ｓ１′〜Ｓｎ′の数が前
記定数Ｎを越えたときの、この越えた数の分だけの信号
のみが、前記出力制御回路１４にて遅延されるのみであ
る。又、この信号遅延の時間の長さについても、各時点
から前記許容範囲時間Ｔａ以前の期間にあって、最も最
初に論理状態の変化が発生した前記信号Ｓ１′〜Ｓｎ′
の前記信号Ｃ１〜ＣｎがＬ状態になるタイミングまでの
時間間隔程度であり、通常は極短い時間となる。従っ
て、本発明における平均的な信号遅延時間は、全体とし
てはより短時間となる。

【００３４】このように、本発明においては、対象とな
る複数の前記信号Ｓ１〜Ｓｎに対し、論理状態の変化の
有ったものの単位時間当りの密度に着目しながら、電源
電流の変化や信号電流の変化により生じてしまうノイズ
の増大を生じてしまう恐れのある限界の密度以下となる
ように、より後のタイミングで論理状態の変化が発生し
た前記信号Ｓ１〜Ｓｎの当該集積回路内での信号分配を
遅延することができる。従って、ノイズ低減という観点
で予め定められた、論理状態の変化が許される前記信号
Ｓ１〜Ｓｎの本数の密度を保つことができる。従って、
不必要に前記信号Ｓ１〜Ｓｎを遅延させることなく、
又、前記信号Ｓ１〜Ｓｎのドライブ能力等の使用条件を
不必要に悪化させることなく、このような複数の前記信
号Ｓ１〜Ｓｎの論理状態の変化によって生じてしまうノ
イズを効果的に低減することができる。

【００３５】なお、前記スイッチング検出回路１２や前
記スイッチング信号数増大判定回路又前記出力制御回路
１４を用いた、集積回路での本発明の適用箇所を、本発
明は具体的に限定するものではない。例えば前記図１で
は前記ランダムロジック部５４の出力側に本発明が用い
られているが、このようなものに限定するものではな
い。例えば、集積回路内のある部分的なロジック部の、
信号入力部分や信号出力部分にも適用することができ
る。あるいは、集積回路外部に対して信号を入力する部
分や出力する部分に本発明を適用してもよい。

【００３６】特に、このように集積回路外部に対して信
号を入力あるいは出力する部分に本発明を構成する場
合、集積回路レイアウトのいわゆるＩＯ領域の一部に、
本発明の前記スイッチング検出回路１２や前記スイッチ
ング信号数増大判定回路１８や前記出力制御回路１４を
共に作り込むようにしてもよい。このＩＯ領域は、集積
回路外部からの信号の入力に用いる入力バッファ、ある
いは集積回路外部に対して信号を出力する出力バッフ
ァ、更には集積回路外部に対して双方向で信号を入出力
する双方向バッファ等が作り込まれる領域である。この
ような領域に予め作り込むことで、設計者の負担を軽減
することができる。このようにＩＯ領域に予め作り込ん
でおけば、電源電流の変化や信号電流の変化によって生
じてしまうノイズを抑えるため、相互に接近するタイミ
ングないしは同一のタイミングで論理状態の変化が発生
する信号数を検討する等の、設計者の作業が不要となる
ため、設計者の負担を軽減することができる。

【００３７】なお、このようにＩＯ領域に作り込む際、
後述する実施例の如くエンコーダを前記スイッチング信
号数増大判定回路１８に用いて構成することもできる。
このようにエンコーダを用いることで、該スイッチング
信号数増大判定回路１８に用いる論理ゲート数やトラン
ジスタ数等を削減することができ、より能率良く前記Ｉ
Ｏ領域に作り込むことが可能となる。

【００３８】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３９】図２は、本発明が適用された集積回路の実
施例の論理回路図である。

【００４０】この図２にあっては、本実施例の集積回路
の内部の論理回路のうち、特に、本発明の適用部分付近
で示されている。本実施例にあっては、ランダムロジッ
ク部５４から出力バッファ３２及び該当する出力端子Ｕ
１〜Ｕ８を経て、本実施例の集積回路外部へ信号を出力
する部分に本発明が適用されている。

【００４１】この図２において、前記ランダムロジック
部５４の出力端子Ａ１〜Ａ８それぞれには、信号タイミ
ング調整回路１６が設けられている。又、これら合計８
個の信号タイミング調整回路１６の出力Ｕには、前記出
力端子Ｕ１〜Ｕ８との間に、出力バッファ３２が設けら
れている。又、これら合計８個の信号タイミング調整回
路１６には、スイッチング信号数増大判定回路１８Ａが
接続されている。

【００４２】まず、前記信号タイミング調整回路１６
は、図３の回路図に示すとおり、スイッチング検出回路
１２Ａと、出力制御回路１４Ａとにより構成されてい
る。

【００４３】まず、前記スイッチング検出回路１２Ａに
ついては、遅延回路３４と、エクスクルーシブＯＲ論理
ゲート３８とにより構成されている。前記遅延回路３４
は、前記許容範囲時間Ｔａと同一時間だけ、入力される
信号の論理状態を遅延させ出力する。

【００４４】従って、当該スイッチング検出回路１２Ａ
にあって、まず、該スイッチング検出回路１２Ａに入力
される信号がＬ状態からＨ状態へ立ち上がる場合、前記
エクスクルーシブＯＲ論理ゲート３８の一方の入力３８
ｂの論理状態は極短時間でＨ状態となる。一方、該エク
スクルーシブＯＲ論理ゲート３８の他方の入力３８ａに
ついては、このような該スイッチング検出回路１２Ａの
入力の立ち上がりから、前記許容範囲時間Ｔａが経過し
た後に、Ｈ状態が入力される。このため、前記エクスク
ルーシブＯＲ論理ゲートは、当該スイッチング検出回路
１２Ａに入力される信号が立ち上がってから前記許容範
囲時間Ｔａが経過するまでの時間、Ｈ状態を出力する。

【００４５】一方、当該スイッチング検出回路１２Ａに
あって、この入力の論理状態がＨ状態からＬ状態へ立ち
下がる場合、まず、前記エクスクルーシブＯＲ論理ゲー
ト３８の前記入力３８ｂは比較的短時間にＬ状態とな
る。これに対して、該エクスクルーシブＯＲ論理ゲート
３８の他方の前記入力３８ａについては、このような立
ち下がりから前記許容範囲時間Ｔａが経過した後に、Ｌ
状態が入力される。従って、該エクスクルーシブＯＲ論
理ゲート３８の出力は、このように当該スイッチング検
出回路１２Ａの入力が立ち下がってから前記許容範囲時
間Ｔａが経過するまでの時間、Ｈ状態を出力する。

【００４６】このように、当該スイッチング検出回路１
２Ａは、この入力の論理状態の立ち上がり及び立ち下が
りのそれぞれのタイミングから、前記許容範囲時間Ｔａ
が経過するまでの時間幅のＨ状態のワンショット信号を
出力する微分回路となっている。

【００４７】次に、前記出力制御回路１４Ａについて
は、遅延回路３６と、Ｄ型ラッチ４２とにより構成され
ている。

【００４８】まず、前記遅延回路３６は、前記信号タイ
ミング調整回路１６の前記入力Ｉの論理状態が変化し、
これに対応する前記スイッチング信号数増大判定回路１
８Ａの出力する信号Ｇの論理状態が設定され、且つこれ
に伴って前記Ｄ型ラッチ４２の動作が完了するまでの、
これら一連の動作時間以上の遅延時間となっている。基
本的には、該遅延回路３６の遅延時間は、前記遅延回路
３４の遅延時間より短い。

【００４９】又、前記Ｄ型ラッチ４２は、入力Ｄ及びク
ロック入力ＣＫ又出力Ｑを有する。該Ｄ型ラッチ４２
は、前記クロック入力ＣＫがＬ状態の場合、前記出力Ｑ
の論理状態は前記入力Ｄの論理状態と同一となる。又、
該Ｄ型ラッチ４２は、前記クロック入力ＣＫがＨ状態と
なると、前記出力Ｑの論理状態は、該クロック入力ＣＫ
の立ち上がり時の前記入力Ｄの論理状態に保持される。

【００５０】続いて、前記図２において、前記スイッチ
ング信号数増大判定回路１８Ａは、電源電流の変化や信
号電流の変化に伴って生じてしまうノイズを所定範囲に
抑えるよう決定された、前記許容範囲時間Ｔａの時間以
内で論理状態が変化する前記信号Ｓ１′〜Ｓ８′の数の
限界値である定数Ｎが記憶されている。該スイッチング
信号数増大判定回路１８Ａは、前記信号Ｃ１〜Ｃ８にあ
って、Ｈ状態となっているものの信号数を求め、この信
号数を前記定数Ｎと比較する。該スイッチング信号数増
大判定回路１８Ａは、このような信号数が前記定数Ｎを
越えたと判定された場合、Ｈ状態の信号Ｇを出力する。
一方、該スイッチング信号数増大判定回路１８Ａは、こ
のような信号数が前記定数Ｎ以下であると判定された場
合、Ｌ状態の前記信号Ｇを出力する。

【００５１】この様な動作をする前記スイッチング信号
数増大判定回路１８Ａは、例えば、エンコーダを用いて
構成することができ、あるいは、ＲＯＭ（read only me
mory）を用いて構成することができる。例えば前記信号
Ｃ１〜Ｃ８の本数に対応する本数のアドレス線、即ち、
合計８本のアドレス線にてアドレス指定しながら、１ビ
ットのデータを読み出すＲＯＭを用いて構成することが
できる。この場合、前記定数Ｎ以上の本数の前記アドレ
ス線がＨ状態となるアドレスには、前記信号ＧのＨ状態
に対応し、“１”のビットデータを書き込んでおけばよ
い。

【００５２】図４は、本実施例の集積回路レイアウト図
である。

【００５３】この図４にあっては、本実施例の集積回路
チップ５０のレイアウトが示されている。該集積回路チ
ップ５０の内部には、ユーザの所望の論理回路が作り込
まれるランダムロジック部５４と、ＲＡＭ（random acc
ess memory）及びＲＯＭを備えたメモリ５２が作り込ま
れている。又、これらランダムロジック部５４及びメモ
リ５２の周囲には、ＩＯ領域５６が設けられている。該
ＩＯ領域５６には、まず、前記出力バッファ３２が作り
込まれ、又、前記図２には図示されない他の入力バッフ
ァや双方向入出力バッファが作り込まれている。更に、
該ＩＯ領域５６には、本発明が適用された前記信号タイ
ミング調整回路１６及び前記スイッチング信号数増大判
定回路１８Ａが作り込まれている。

【００５４】以下、本実施例の作用を説明する。

【００５５】ここで、初期状態として前記図２に示され
る、信号Ｓ１′がＨ状態で、信号Ｓ２′がＬ状態で、信
号Ｓ３′がＬ状態で、信号Ｓ４′がＨ状態で、信号Ｓ
５′がＨ状態で、信号Ｓ６′がＬ状態で、信号Ｓ７′が
Ｌ状態で、信号Ｓ８′がＨ状態であるとする。又、この
初期状態は前記許容範囲時間Ｔａ以上継続されているも
のとし、従って、信号Ｓ１がＨ状態で、信号Ｓ２がＬ状
態で、信号Ｓ３がＬ状態で、信号Ｓ４がＨ状態で、信号
Ｓ５がＨ状態で、信号Ｓ６がＬ状態で、信号Ｓ７がＬ状
態で、信号Ｓ８がＨ状態であるとする。

【００５６】ここで、まず、前記信号Ｓ４′がＨ状態か
らＬ状態に変化する。該信号Ｓ４の論理状態の変化から
時間ｔ１の後、前記信号Ｓ３がＬ状態からＨ状態に変化
する。該信号Ｓ３の論理状態の変化から時間ｔ２の後、
前記信号Ｓ５がＨ状態からＬ状態に変化する。該信号Ｓ
５の変化から時間ｔ３の後、前記信号Ｓ１がＨ状態から
Ｌ状態へ変化するものとする。

【００５７】なお、前記許容範囲時間Ｔａについて、
（Ｔａ＞（ｔ１＋ｔ２＋ｔ３））とする。又、前記定数
Ｎを“３”とする。

【００５８】まず、前記信号Ｓ４′、Ｓ３′及びＳ５′
が前述のように順次論理状態が変化すると、これに応
じ、前記スイッチング信号数増大判定回路１８Ａに入力
される前記信号Ｃ４、Ｃ３及びＣ５が順にＨ状態となっ
ていく。この後、前記信号Ｓ１′の論理状態が変化する
と、これに対応し前記信号Ｃ１の論理状態もＨ状態とな
る。

【００５９】ここで、前記スイッチング信号数増大判定
回路１８Ａに記憶される前記定数Ｎが“３”となってお
り、且つ、（Ｔａ＞（ｔ１＋ｔ２＋ｔ３））であるた
め、前記信号Ｓ１′がＨ状態からＬ状態となった時点
で、前記信号ＧがＨ状態となる。

【００６０】ここで、前記信号Ｓ１′を入力し、前記信
号Ｓ１を出力する、前記図３の前記信号タイミング調整
回路１６を考える。このように前記信号Ｓ１′がＨ状態
からＬ状態に変化すると、前記スイッチング検出回路１
２Ａは、Ｈ状態の前記信号Ｃ１を出力する。この間、前
記遅延回路３３があるため、前記信号Ｓ１′がＨ状態か
らＬ状態に変化したにも拘らず、前記Ｄ型ラッチ４２の
前記入力Ｄ又前記出力ＱはいずれもＨ状態のままであ
る。次に、前記信号Ｃ１がＨ状態となると、ここで前記
信号Ｃ４、Ｃ３及びＣ５に加え、該信号Ｃ１がＨ状態と
なることで、前記信号Ｃ１〜Ｃ８でＨ状態のものが合計
４個となる。従って、このようにＨ状態の前記信号Ｃ１
〜Ｃ８の個数が前記定数Ｎを越えるため、前記信号Ｇが
Ｈ状態となる。従って、前記Ｄ型ラッチ４２の前記クロ
ック入力ＣＫはＨ状態となり、該Ｄ型ラッチ４２の前記
出力Ｑの論理状態は、該クロック入力ＣＫの立ち上がり
時の論理状態に保持される。

【００６１】前記信号Ｓ１′がＨ状態からＬ状態になっ
た後から（Ｔａ−（ｔ１＋ｔ２＋ｔ３））の時間が経過
すると、最初に論理状態が変化した前記信号Ｓ４′に対
応する前記信号Ｃ４はＨ状態からＬ状態となる。従っ
て、この時点における前記スイッチング信号数増大判定
回路１８Ａに入力される前記信号Ｃ１〜Ｃ８のうち、前
記信号Ｃ３、Ｃ５及びＣ１のみがＨ状態となる。従っ
て、このようにＨ状態のものが“３”であり、前記定数
Ｎ（＝３）以下であるため、前記信号ＧがＬ状態とな
る。従って、この時点で、前記信号Ｓ１が、前記信号Ｓ
１′と同じＬ状態となる。

【００６２】図５は、本実施例の動作を示すタイムチャ
ートである。又、図６は、本実施例に対する比較例のタ
イムチャートである。

【００６３】まず、前記図６の比較例は、前記図２の前
記信号Ｓ１′〜Ｓ８′のそれぞれが、対応する前記バッ
ファゲート３２に直接入力されているものとする。即
ち、該比較例では、前記信号タイミング調整回路１６及
び前記スイッチング信号数増大判定回路１８Ａは備えて
いない。

【００６４】又、これら図５及び図６において、初期状
態として、前記信号Ｓ１′〜Ｓ８′は全てＬ状態とす
る。又、前記信号Ｓ１〜Ｓ８は全てＬ状態とする。

【００６５】ここで、これら図５及び図６では、前記信
号Ｓ１′〜Ｓ８′が、この順に、順次Ｌ状態からＨ状態
へと論理状態が変化する。又、このように順次論理状態
が変化する時間間隔は、これら図５及び図６に示される
如く、時間Ｔｄとする。又、（Ｔａ＞（７×Ｔｄ））と
する。図５に示される時間Ｔｃは、主として前記遅延回
路３６による遅延時間である。又、前記定数Ｎを“７”
とする。

【００６６】このように前記信号Ｓ１′〜Ｓ７′が順次
Ｌ状態からＨ状態となると、それぞれに対応し、前記時
間Ｔｃの後、対応する前記信号Ｓ１〜Ｓ７がＨ状態とな
る。これら信号Ｓ１〜Ｓ７がＨ状態となってから前記時
間Ｔｄの後、前記信号Ｓ８′がＬ状態からＨ状態となる
と、前記許容範囲時間Ｔａの範囲内で論理状態が切り替
わる前記信号Ｓ１〜Ｓ８の数が“７”（前記定数Ｎの
値）を越えてしまう。従って、この図５の破線で示され
る如く、前記信号Ｓ８は直ちにＨ状態とはならない。即
ち、前記信号Ｓ１′がＬ状態からＨ状態になる前記時刻
ｔ１から前記許容範囲時間Ｔａの後の時刻ｔ２にて、該
信号Ｓ８はＬ状態からＨ状態へ変化する。

【００６７】このように、本実施例によれば、本発明が
適用された回路を前記ＩＯ領域５６に作り込むことがで
きる。従って、前記許容範囲時間Ｔａの時間以内で論理
状態が変化する前記信号Ｓ１〜Ｓ８の数を、前記定数Ｎ
以内に抑えることができる。従って、より多くの前記信
号Ｓ１〜Ｓ８の論理状態の変化が発生してしまうことが
なく、これらの信号Ｓ１〜Ｓ８に従って動作する、例え
ば前記出力バッファ３２の動作状態や内部論理状態や出
力される論理状態が変化することで生じる、電源電流の
変化や信号電流の変化によって生じてしまうノイズを効
果的に低減することができる。又、このように本発明が
適用する回路は前記ＩＯ領域５６に予め作り込まれてい
るため、設計者の負担を軽減することも可能である。

【００６８】

【発明の効果】以上説明したとおり、本発明によれば、
許容範囲時間Ｔａ以内で相互に接近するタイミング、な
いしは同一タイミングで論理状態が変化する、複数の信
号Ｓ１〜Ｓｎが存在する集積回路において、不必要にこ
れら信号Ｓ１〜Ｓｎを遅延させることなく、又、これら
信号Ｓ１〜Ｓｎを出力するドライブ能力等の使用条件を
悪化させることなく、これら信号Ｓ１〜Ｓｎの論理状態
の変化が相互に接近するタイミングないしは同一のタイ
ミングで発生した場合に生じる、これらの信号Ｓ１〜Ｓ
ｎに従った動作状態や内部論理状態や出力される論理状
態が変化する論理素子の電源電流や信号電流の変化によ
り生じてしまうノイズを、設計者の負担を軽減しながら
効果的に低減することができるという優れた効果を得る
ことができる。

【図面の簡単な説明】

【図１】本発明の要旨を示す論理回路図

【図２】本発明が適用された集積回路の実施例の主要部
の論理回路図

【図３】前記実施例に用いられる信号タイミング調整回
路の回路図

【図４】前記実施例の集積回路レイアウト図

【図５】前記実施例の動作を示すタイムチャート

【図６】比較例の集積回路の動作を示すタイムチャート

【符号の説明】

１２、１２Ａ…スイッチング検出回路 １４、１４Ａ…出力制御回路 １６…信号タイミング調整回路 １８、１８Ａ…スイッチング信号数増大判定回路 ３２…出力バッファ ３３…バッファゲート ３４、３６…遅延回路 ３８…エクスクルーシブＯＲ論理ゲート ４２…Ｄ型ラッチ ５０…集積回路チップ ５２…メモリ ５４…ランダムロジック部 ５６…ＩＯ領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/00 - 19/003 H01L 27/10

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】許容範囲時間Ｔａ以内で相互に接近するタ
   イミング、ないしは同一タイミングで論理状態が変化す
   ることのある、複数の信号Ｓ１〜Ｓｎが存在する集積回
   路において、 前記信号Ｓ１〜Ｓｎそれぞれの論理状態の変化の有無を
   個別に検出し、変化有りが検出された場合、変化有りの
   信号をこれら信号Ｓ１〜Ｓｎ毎に個別に、前記許容範囲
   時間Ｔａの期間だけ出力するスイッチング検出回路と、 該検出の出力に従って、前記許容範囲時間Ｔａの時間以
   内で論理状態が変化する前記信号Ｓ１〜Ｓｎの数が、定
   数Ｎを越えるか否かを判定するスイッチング信号数増大
   判定回路と、 該判定にて前記定数Ｎを越えたと判定される期間、より
   後のタイミングで論理状態の変化が発生した前記信号Ｓ
   １〜Ｓｎの、当該集積回路内での信号分配を遅延する出
   力制御回路とを有することを特徴とする集積回路。
2. 【請求項２】請求項１において、 前記スイッチング信号数増大判定回路が、エンコーダを
   用いて構成され、 又、前記スイッチング検出回路、前記スイッチング信号
   数増大判定回路及び前記出力制御回路が、当該集積回路
   の外部に対する信号の入力用あるいは出力用の回路が作
   り込まれる領域の一部を用いて作り込まれていることを
   特徴とする集積回路。