JP3444014B2 - コンパレータ回路 - Google Patents
コンパレータ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、２つの入力信号を比較
して、その結果に基づいた信号を出力するコンパレータ
回路に係り、特に回路保護の目的で使用されるもので、
入力信号の変化により出力信号が反転した場合に、その
状態を保持するするような回路に関する。
して、その結果に基づいた信号を出力するコンパレータ
回路に係り、特に回路保護の目的で使用されるもので、
入力信号の変化により出力信号が反転した場合に、その
状態を保持するするような回路に関する。
【０００２】このようなコンパレータ回路においても、
ＩＣパッケージの小型大容量化の要求に伴って、回路構
成の簡単化が望まれている。
ＩＣパッケージの小型大容量化の要求に伴って、回路構
成の簡単化が望まれている。
【０００３】
【従来の技術】図６は、従来のコンパレータ回路を説明
するための図である。従来のコンパレータ回路は、図６
に示すように２つの信号を比較するコンパレータ部１１
と一端反転した信号を保持状態にするためのラッチ部１
２とから構成されている。
するための図である。従来のコンパレータ回路は、図６
に示すように２つの信号を比較するコンパレータ部１１
と一端反転した信号を保持状態にするためのラッチ部１
２とから構成されている。
【０００４】コンパレータ部１１は、まず、比較される
一方の信号が入力される端子Ａ’がＰＮＰ型バイポーラ
トランジスタＱ２１のベースに接続され、他方の信号が
入力される端子Ｂ’がＰＮＰ型バイポーラトランジスタ
Ｑ２８のベースに接続されている。これらトランジスタ
Ｑ２１，Ｑ２８のコレクタは、接地線ＧＮＤに接続され
ると共に、トランジスタＱ２１のエミッタは、ＰＮＰ型
バイポーラトランジスタＱ２２のベース及びコレクタ
と、ＰＮＰ型バイポーラトランジスタＱ２３のベースに
接続され、トランジスタＱ２８のエミッタは、ＰＮＰ型
バイポーラトランジスタＱ２５のベース及びコレクタ
と、ＰＮＰ型バイポーラトランジスタＱ２４のベースに
接続されている。
一方の信号が入力される端子Ａ’がＰＮＰ型バイポーラ
トランジスタＱ２１のベースに接続され、他方の信号が
入力される端子Ｂ’がＰＮＰ型バイポーラトランジスタ
Ｑ２８のベースに接続されている。これらトランジスタ
Ｑ２１，Ｑ２８のコレクタは、接地線ＧＮＤに接続され
ると共に、トランジスタＱ２１のエミッタは、ＰＮＰ型
バイポーラトランジスタＱ２２のベース及びコレクタ
と、ＰＮＰ型バイポーラトランジスタＱ２３のベースに
接続され、トランジスタＱ２８のエミッタは、ＰＮＰ型
バイポーラトランジスタＱ２５のベース及びコレクタ
と、ＰＮＰ型バイポーラトランジスタＱ２４のベースに
接続されている。
【０００５】尚、トランジスタＱ２２〜Ｑ２５のコレク
タはそれぞれ接続され、抵抗Ｒ１１を介して電源線Ｖｉ
ｎに接続されている。更に、トランジスタＱ２３，Ｑ２
４のコレクタは、ＮＰＮ型バイポーラトランジスタＱ２
６，Ｑ２７のコレクタにそれぞれ接続され、これらのト
ランジスタＱ２６，Ｑ２７のエミッタは、接地線ＧＮＤ
に接続され、ベース同士は互いに接続していると共に、
トランジスタＱ２６のコレクタに接続されている。
タはそれぞれ接続され、抵抗Ｒ１１を介して電源線Ｖｉ
ｎに接続されている。更に、トランジスタＱ２３，Ｑ２
４のコレクタは、ＮＰＮ型バイポーラトランジスタＱ２
６，Ｑ２７のコレクタにそれぞれ接続され、これらのト
ランジスタＱ２６，Ｑ２７のエミッタは、接地線ＧＮＤ
に接続され、ベース同士は互いに接続していると共に、
トランジスタＱ２６のコレクタに接続されている。
【０００６】また、トランジスタＱ２７のコレクタは、
ＮＰＮ型バイポーラトランジスタＱ２９のベースに接続
され、このトランジスタＱ２９のコレクタは抵抗Ｒ１２
を介して電源線Ｖｉｎに、エミッタは接地線ＧＮＤに接
続されている。一方、ラッチ部１２は、詳細は後述する
がコンパレータ部１１の出力信号Ｃ’を受け、一端反転
した信号を保持状態にするためのものであり、保持状態
を解除するためのリセット信号ＲＳが入力されるよう構
成されている。
ＮＰＮ型バイポーラトランジスタＱ２９のベースに接続
され、このトランジスタＱ２９のコレクタは抵抗Ｒ１２
を介して電源線Ｖｉｎに、エミッタは接地線ＧＮＤに接
続されている。一方、ラッチ部１２は、詳細は後述する
がコンパレータ部１１の出力信号Ｃ’を受け、一端反転
した信号を保持状態にするためのものであり、保持状態
を解除するためのリセット信号ＲＳが入力されるよう構
成されている。
【０００７】コンパレータ回路は、例えば温度保護回路
として用いられるものであり、通常時と異常時とで、コ
ンパレータ部１１に入力される信号（端子Ａ’）と信号
（端子Ｂ’）のレベルが逆点するように設定されてお
り、これによってコンパレータ部１１の出力信号Ｃ’が
反転するようになっている。例えば、通常時、即ち常温
の時に、信号Ａ’のレベルが低く、信号Ｂ’のレベルが
高くなるように、また、異常時、即ち回路の加熱によっ
て高温になった時には、これらの信号Ａ’，Ｂ’のレベ
ルが逆転するように設定してある場合、図６に示す回路
において、各トランジスタの動作によってコンパレータ
部１１の出力信号Ｃ’は、通常時に“Ｈ”（ハイ）レベ
ル、異常時に“Ｌ”（ロー）レベルとなる。
として用いられるものであり、通常時と異常時とで、コ
ンパレータ部１１に入力される信号（端子Ａ’）と信号
（端子Ｂ’）のレベルが逆点するように設定されてお
り、これによってコンパレータ部１１の出力信号Ｃ’が
反転するようになっている。例えば、通常時、即ち常温
の時に、信号Ａ’のレベルが低く、信号Ｂ’のレベルが
高くなるように、また、異常時、即ち回路の加熱によっ
て高温になった時には、これらの信号Ａ’，Ｂ’のレベ
ルが逆転するように設定してある場合、図６に示す回路
において、各トランジスタの動作によってコンパレータ
部１１の出力信号Ｃ’は、通常時に“Ｈ”（ハイ）レベ
ル、異常時に“Ｌ”（ロー）レベルとなる。
【０００８】図７は、図６に示す従来のコンパレータ回
路におけるラッチ部１２の構成及びコンパレータ回路の
動作を説明するための図である。図７（ａ）は、ラッチ
部１２を論理的に示したものであり、２つのＮＯＴ回路
１３，１４と、２つのＮＯＲ回路１５，１６とから構成
されている。また、図７（ｂ）は、コンパレータ回路の
ラッチ部１２における各信号Ｃ’，ＲＳ，Ｄ’の動作を
説明するためのタイミングチャートである。
路におけるラッチ部１２の構成及びコンパレータ回路の
動作を説明するための図である。図７（ａ）は、ラッチ
部１２を論理的に示したものであり、２つのＮＯＴ回路
１３，１４と、２つのＮＯＲ回路１５，１６とから構成
されている。また、図７（ｂ）は、コンパレータ回路の
ラッチ部１２における各信号Ｃ’，ＲＳ，Ｄ’の動作を
説明するためのタイミングチャートである。
【０００９】コンパレータ回路を動作させる場合には、
まず電源Ｖｉｎの供給を開始すると共に、ラッチ部１２
にリセット信号ＲＳを入力する。リセット信号ＲＳが入
力されるまでは、ラッチ部１２の出力信号Ｄ’は不特定
状態である。（Ｔ１） そして、ラッチ部１２にリセット信号ＲＳが入力される
と、コンパレータ部１１の出力信号Ｃ’は通常“Ｈ”レ
ベルであるため、ラッチ部１２の出力信号Ｄ’は“Ｌ”
レベルとなる。（Ｔ２） その後、温度変化が生じて、入力信号Ａ’，Ｂ’のレベ
ルが逆転すると、コンパレータ部１１の出力信号Ｃ’が
“Ｌ”レベルとなり、ラッチ部１２の出力信号Ｄ’も反
転して“Ｈ”レベルとなる。この“Ｈ”レベルによっ
て、後段の回路動作を停止させて回路破壊等を防止す
る。
まず電源Ｖｉｎの供給を開始すると共に、ラッチ部１２
にリセット信号ＲＳを入力する。リセット信号ＲＳが入
力されるまでは、ラッチ部１２の出力信号Ｄ’は不特定
状態である。（Ｔ１） そして、ラッチ部１２にリセット信号ＲＳが入力される
と、コンパレータ部１１の出力信号Ｃ’は通常“Ｈ”レ
ベルであるため、ラッチ部１２の出力信号Ｄ’は“Ｌ”
レベルとなる。（Ｔ２） その後、温度変化が生じて、入力信号Ａ’，Ｂ’のレベ
ルが逆転すると、コンパレータ部１１の出力信号Ｃ’が
“Ｌ”レベルとなり、ラッチ部１２の出力信号Ｄ’も反
転して“Ｈ”レベルとなる。この“Ｈ”レベルによっ
て、後段の回路動作を停止させて回路破壊等を防止す
る。
【００１０】ラッチ部１２は、その出力信号Ｄ’が、
“Ｌ”レベルから“Ｈ”レベルになると、図７（ａ）に
示す回路構成になっていることから、その後出力信号
Ｃ’が変化したとしても、その状態を保持することにな
る。（Ｔ３） この保護状態は、ラッチ部１２にリセット信号ＲＳが入
力されることにより、出力信号Ｄ’が“Ｌ”レベルに戻
って、解除される。
“Ｌ”レベルから“Ｈ”レベルになると、図７（ａ）に
示す回路構成になっていることから、その後出力信号
Ｃ’が変化したとしても、その状態を保持することにな
る。（Ｔ３） この保護状態は、ラッチ部１２にリセット信号ＲＳが入
力されることにより、出力信号Ｄ’が“Ｌ”レベルに戻
って、解除される。
【００１１】
【発明が解決しようとする課題】以上説明した従来のコ
ンパレータ回路においては、一旦異常な状態になって、
それに対応する出力信号によって回路を保護する状態に
なった場合、その後の入力信号の変化に影響されること
なく、保護状態を継続するために、ラッチ部１２が必要
であると共に、保護状態を解除するためのリセット信号
ＲＳをラッチ部１２に入力しなければならない。
ンパレータ回路においては、一旦異常な状態になって、
それに対応する出力信号によって回路を保護する状態に
なった場合、その後の入力信号の変化に影響されること
なく、保護状態を継続するために、ラッチ部１２が必要
であると共に、保護状態を解除するためのリセット信号
ＲＳをラッチ部１２に入力しなければならない。
【００１２】ラッチ部１２は、図７（ａ）に示すよう
に、複数の回路によって構成されており、またリセット
信号ＲＳを作成するにも、複数のトランジスタ等からな
る回路が必要である。従って、従来のコンパレータ回路
においては、ラッチ動作のための回路構成が複雑とな
り、パッケージの大型化を招いている。
に、複数の回路によって構成されており、またリセット
信号ＲＳを作成するにも、複数のトランジスタ等からな
る回路が必要である。従って、従来のコンパレータ回路
においては、ラッチ動作のための回路構成が複雑とな
り、パッケージの大型化を招いている。
【００１３】本発明は上記課題を解決して、回路構成を
簡単にすることのできるコンパレータ回路を提供するこ
とを目的としている。
簡単にすることのできるコンパレータ回路を提供するこ
とを目的としている。
【００１４】
【課題を解決するための手段】上記課題を解決するため
の本発明は、電圧の異なる２本の電源線Ｖｉｎ，ＧＮＤ
の間に接続され、電圧レベルが変化する２つの入力信号
Ａ，Ｂによって制御される一対のトランジスタＱ６，Ｑ
７からなるカレントミラー回路１と、前記電圧の異なる
２本の電源線Ｖｉｎ，ＧＮＤの間に接続され、前記カレ
ントミラー回路１によって制御される電圧レベルが入力
されるトランジスタＱ９とを有するコンパレータ回路で
あり、前記トランジスタＱ９と電源線Ｖｉｎの間の電圧
レベルＣを入力信号とする一対のＭＯＳトランジスタＭ
１，Ｍ２からなるＣ−ＭＯＳインバータ２と、前記カレ
ントミラー回路１を構成する一対のトランジスタＱ６，
Ｑ７の入力部同士を接続する点と一方の電源線ＧＮＤと
の間に接続され、前記Ｃ−ＭＯＳインバータの出力信号
Ｄによって制御されるトランジスタＭ３とを備えている
ことを特徴としている。
の本発明は、電圧の異なる２本の電源線Ｖｉｎ，ＧＮＤ
の間に接続され、電圧レベルが変化する２つの入力信号
Ａ，Ｂによって制御される一対のトランジスタＱ６，Ｑ
７からなるカレントミラー回路１と、前記電圧の異なる
２本の電源線Ｖｉｎ，ＧＮＤの間に接続され、前記カレ
ントミラー回路１によって制御される電圧レベルが入力
されるトランジスタＱ９とを有するコンパレータ回路で
あり、前記トランジスタＱ９と電源線Ｖｉｎの間の電圧
レベルＣを入力信号とする一対のＭＯＳトランジスタＭ
１，Ｍ２からなるＣ−ＭＯＳインバータ２と、前記カレ
ントミラー回路１を構成する一対のトランジスタＱ６，
Ｑ７の入力部同士を接続する点と一方の電源線ＧＮＤと
の間に接続され、前記Ｃ−ＭＯＳインバータの出力信号
Ｄによって制御されるトランジスタＭ３とを備えている
ことを特徴としている。
【００１５】
【作用】上記本発明のコンパレータ回路は、Ｃ−ＭＯＳ
インバータ２の出力信号Ｄを入力してカレントミラー回
路１を制御するトランジスタＭ３を有しているため、Ｃ
−ＭＯＳインバータ２の出力信号、即ちコンパレータ回
路の出力信号Ｄが“Ｌ”レベルから“Ｈ”レベルに変化
した場合、トランジスタＭ３はオン状態になり、カレン
トミラー回路１をオフ状態に固定する。従って、出力信
号Ｄは、“Ｈ”レベルに保持される。
インバータ２の出力信号Ｄを入力してカレントミラー回
路１を制御するトランジスタＭ３を有しているため、Ｃ
−ＭＯＳインバータ２の出力信号、即ちコンパレータ回
路の出力信号Ｄが“Ｌ”レベルから“Ｈ”レベルに変化
した場合、トランジスタＭ３はオン状態になり、カレン
トミラー回路１をオフ状態に固定する。従って、出力信
号Ｄは、“Ｈ”レベルに保持される。
【００１６】以上のように本発明によれば、簡単な回路
構成によりラッチ動作を行うことができるコンパレータ
回路を実現することができる。
構成によりラッチ動作を行うことができるコンパレータ
回路を実現することができる。
【００１７】
【実施例】図１は、本発明のコンパレータ回路の基本構
成を示す回路図であり、図２は、図１におけるコンパレ
ータ回路の動作説明を行うためのタイミングチャートで
ある。本発明のコンパレータ回路は、図６に示す従来の
コンパレータ回路のコンパレータ部の出力部分にＣ−Ｍ
ＯＳインバータを付加すると共に、このＣ−ＭＯＳイン
バータの出力信号がゲートに入力されるＭＯＳトランジ
スタを設けることにより、ラッチ動作を可能として、従
来の如く複数の回路から構成されるラッチ部を削減して
いる。
成を示す回路図であり、図２は、図１におけるコンパレ
ータ回路の動作説明を行うためのタイミングチャートで
ある。本発明のコンパレータ回路は、図６に示す従来の
コンパレータ回路のコンパレータ部の出力部分にＣ−Ｍ
ＯＳインバータを付加すると共に、このＣ−ＭＯＳイン
バータの出力信号がゲートに入力されるＭＯＳトランジ
スタを設けることにより、ラッチ動作を可能として、従
来の如く複数の回路から構成されるラッチ部を削減して
いる。
【００１８】本発明のコンパレータ回路は、比較される
２つの入力信号Ａ，Ｂがそれぞれベースに入力されるＰ
ＮＰ型バイポーラトランジスタＱ１，Ｑ８を有し、これ
らトランジスタＱ１，Ｑ８のコレクタは、接地線ＧＮＤ
に接続されると共に、トランジスタＱ１のエミッタは、
ＰＮＰ型バイポーラトランジスタＱ２のベース及びコレ
クタと、ＰＮＰ型バイポーラトランジスタＱ３のベース
に接続され、トランジスタＱ８のエミッタは、ＰＮＰ型
バイポーラトランジスタＱ５のベース及びコレクタと、
ＰＮＰ型バイポーラトランジスタＱ４のベースに接続さ
れている。
２つの入力信号Ａ，Ｂがそれぞれベースに入力されるＰ
ＮＰ型バイポーラトランジスタＱ１，Ｑ８を有し、これ
らトランジスタＱ１，Ｑ８のコレクタは、接地線ＧＮＤ
に接続されると共に、トランジスタＱ１のエミッタは、
ＰＮＰ型バイポーラトランジスタＱ２のベース及びコレ
クタと、ＰＮＰ型バイポーラトランジスタＱ３のベース
に接続され、トランジスタＱ８のエミッタは、ＰＮＰ型
バイポーラトランジスタＱ５のベース及びコレクタと、
ＰＮＰ型バイポーラトランジスタＱ４のベースに接続さ
れている。
【００１９】尚、トランジスタＱ２〜Ｑ５のコレクタは
それぞれ接続され、抵抗Ｒ１を介して電源線Ｖｉｎに接
続されている。更に、トランジスタＱ３，Ｑ４のコレク
タは、カレントミラー回路１を構成するＮＰＮ型バイポ
ーラトランジスタＱ６，Ｑ７のコレクタにそれぞれ接続
され、これらのトランジスタＱ６，Ｑ７のエミッタは、
接地線ＧＮＤに接続され、ベース同士は互いに接続して
いると共に、トランジスタＱ６のコレクタに接続され、
更に本発明の特徴部分であるＮＭＯＳトランジスタＭ３
のドレインに接続されている。そしてＮＭＯＳトランジ
スタＭ３のソースは接地線ＧＮＤに接続されている。
それぞれ接続され、抵抗Ｒ１を介して電源線Ｖｉｎに接
続されている。更に、トランジスタＱ３，Ｑ４のコレク
タは、カレントミラー回路１を構成するＮＰＮ型バイポ
ーラトランジスタＱ６，Ｑ７のコレクタにそれぞれ接続
され、これらのトランジスタＱ６，Ｑ７のエミッタは、
接地線ＧＮＤに接続され、ベース同士は互いに接続して
いると共に、トランジスタＱ６のコレクタに接続され、
更に本発明の特徴部分であるＮＭＯＳトランジスタＭ３
のドレインに接続されている。そしてＮＭＯＳトランジ
スタＭ３のソースは接地線ＧＮＤに接続されている。
【００２０】また、トランジスタＱ７のコレクタは、Ｎ
ＰＮ型バイポーラトランジスタＱ９のベースに接続さ
れ、このトランジスタＱ９のコレクタは抵抗Ｒ２を介し
て電源線Ｖｉｎに、エミッタは接地線ＧＮＤに接続され
ている。これらトランジスタＱ９と抵抗Ｒ２の中間点か
ら出力される信号Ｃは、Ｃ−ＭＯＳインバータ２を構成
するＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタ
Ｍ２のゲートに入力され、このＣ−ＭＯＳインバータ２
の出力が本発明のコンパレータ回路の出力信号Ｄとなっ
ている。
ＰＮ型バイポーラトランジスタＱ９のベースに接続さ
れ、このトランジスタＱ９のコレクタは抵抗Ｒ２を介し
て電源線Ｖｉｎに、エミッタは接地線ＧＮＤに接続され
ている。これらトランジスタＱ９と抵抗Ｒ２の中間点か
ら出力される信号Ｃは、Ｃ−ＭＯＳインバータ２を構成
するＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタ
Ｍ２のゲートに入力され、このＣ−ＭＯＳインバータ２
の出力が本発明のコンパレータ回路の出力信号Ｄとなっ
ている。
【００２１】そして、出力信号Ｄは、前述したＮＭＯＳ
トランジスタＭ３のゲートに入力されている。本発明の
コンパレータ回路は、例えば温度保護回路として用いら
れるものであり、通常時と異常時とで、回路に入力され
る２つの信号Ａ，Ｂのレベルが逆点するように設定され
ている。
トランジスタＭ３のゲートに入力されている。本発明の
コンパレータ回路は、例えば温度保護回路として用いら
れるものであり、通常時と異常時とで、回路に入力され
る２つの信号Ａ，Ｂのレベルが逆点するように設定され
ている。
【００２２】本発明のコンパレータ回路の動作を、図２
に示すタイミングチャートを参照しながら説明する。入
力信号Ａ，Ｂは、図示せぬ前段の回路によって通常時に
おいて信号Ａが低く信号Ｂが高いレベルとなるように設
定してある。トランジスタＱ１とトランジスタＱ８とで
は、そのゲート部のレベルの低い方に電流が流れるた
め、信号Ａのレベルが信号Ｂのレベルより低い場合、ト
ランジスタＱ１及びトランジスタＱ２，Ｑ３がオンす
る。
に示すタイミングチャートを参照しながら説明する。入
力信号Ａ，Ｂは、図示せぬ前段の回路によって通常時に
おいて信号Ａが低く信号Ｂが高いレベルとなるように設
定してある。トランジスタＱ１とトランジスタＱ８とで
は、そのゲート部のレベルの低い方に電流が流れるた
め、信号Ａのレベルが信号Ｂのレベルより低い場合、ト
ランジスタＱ１及びトランジスタＱ２，Ｑ３がオンす
る。
【００２３】トランジスタＱ３がオンすると、トランジ
スタＱ６，Ｑ７のゲートが“Ｈ”（ハイ）レベルとなる
ため、これらのトランジスタＱ６，Ｑ７がオンして、ト
ランジスタＱ７とトランジスタＱ４との間の点は“Ｌ”
（ロー）レベルとなる。従って、トランジスタＱ９はオ
フして、出力点Ｃは“Ｈ”レベル、トランジスタＭ１，
Ｍ２から構成されるＣ−ＭＯＳインバータを介した出力
信号Ｄは“Ｌ”レベルとなる。（Ｔ１） 尚、出力信号Ｄが“Ｌ”レベルの場合、ＭＯＳトランジ
スタＭ３はオフ状態となり、カレントミラー回路１を構
成するトランジスタＱ６，Ｑ７に何ら影響を及ぼさな
い。
スタＱ６，Ｑ７のゲートが“Ｈ”（ハイ）レベルとなる
ため、これらのトランジスタＱ６，Ｑ７がオンして、ト
ランジスタＱ７とトランジスタＱ４との間の点は“Ｌ”
（ロー）レベルとなる。従って、トランジスタＱ９はオ
フして、出力点Ｃは“Ｈ”レベル、トランジスタＭ１，
Ｍ２から構成されるＣ−ＭＯＳインバータを介した出力
信号Ｄは“Ｌ”レベルとなる。（Ｔ１） 尚、出力信号Ｄが“Ｌ”レベルの場合、ＭＯＳトランジ
スタＭ３はオフ状態となり、カレントミラー回路１を構
成するトランジスタＱ６，Ｑ７に何ら影響を及ぼさな
い。
【００２４】その後、何らかの要因で回路内の温度が上
昇して、入力信号Ａ，Ｂが逆転して信号Ｂのレベルが信
号Ａのレベルより低くなった場合、トランジスタＱ８及
びトランジスタＱ４，Ｑ５がオンする。この場合トラン
ジスタＱ３はオフ状態であるため、トランジスタＱ６，
Ｑ７はオフ状態である。従って、トランジスタＱ４とト
ランジスタＱ７との間の点は“Ｈ”レベルとなり、トラ
ンジスタＱ９はオンして、出力点Ｃは“Ｌ”レベル、Ｃ
−ＭＯＳインバータを介した出力信号Ｄは“Ｈ”レベル
となる。
昇して、入力信号Ａ，Ｂが逆転して信号Ｂのレベルが信
号Ａのレベルより低くなった場合、トランジスタＱ８及
びトランジスタＱ４，Ｑ５がオンする。この場合トラン
ジスタＱ３はオフ状態であるため、トランジスタＱ６，
Ｑ７はオフ状態である。従って、トランジスタＱ４とト
ランジスタＱ７との間の点は“Ｈ”レベルとなり、トラ
ンジスタＱ９はオンして、出力点Ｃは“Ｌ”レベル、Ｃ
−ＭＯＳインバータを介した出力信号Ｄは“Ｈ”レベル
となる。
【００２５】この出力信号Ｄが、ゲートに入力されるＭ
ＯＳトランジスタＭ３は、オンして、この状態を保持す
る。（Ｔ２） 図２に示すとおり、この保持状態（Ｔ２）においては、
温度変化により信号Ａ，Ｂが変化しても、ＭＯＳトラン
ジスタＭ３の作用によってカレントミラーを構成するト
ランジスタＱ６，Ｑ７のゲート部を“Ｌ”レベルに固定
しているため、出力信号Ｃ，Ｄは変化しない。
ＯＳトランジスタＭ３は、オンして、この状態を保持す
る。（Ｔ２） 図２に示すとおり、この保持状態（Ｔ２）においては、
温度変化により信号Ａ，Ｂが変化しても、ＭＯＳトラン
ジスタＭ３の作用によってカレントミラーを構成するト
ランジスタＱ６，Ｑ７のゲート部を“Ｌ”レベルに固定
しているため、出力信号Ｃ，Ｄは変化しない。
【００２６】尚、図２に示す信号Ａ，Ｂのレベルは相対
的に表したものであり、僅かでも高いレベルとなった方
を“Ｈ”レベルとしている。この保持状態は、電源Ｖｉ
ｎの供給を停止することによって解除される。即ち、電
源Ｖｉｎの供給を停止することによって、ＭＯＳトラン
ジスタＭ３がオフになるため、保持状態が解除される。
（Ｔ３） その後、温度変化によって、信号Ａが信号Ｂより高いレ
ベルになると、信号Ｃは“Ｌ”レベル、出力信号Ｄは
“Ｈ”レベルとなり、この“Ｈ”レベルによりＭＯＳト
ランジスタＭ３がオンになり、再度保持状態になる。
（Ｔ４） 以上のように、本発明によれば、カレントミラー回路１
を構成するトランジスタＱ６及びＱ７のゲートのレベル
を制御するＭＯＳトランジスタＭ３を設け、このＭＯＳ
トランジスタＭ３のゲートにＣ−ＭＯＳインバータの出
力信号Ｄを入力するよう構成しているため、簡単な構成
にも関わらず、異常温度になった後の出力状態を保持す
ることが可能となっている。
的に表したものであり、僅かでも高いレベルとなった方
を“Ｈ”レベルとしている。この保持状態は、電源Ｖｉ
ｎの供給を停止することによって解除される。即ち、電
源Ｖｉｎの供給を停止することによって、ＭＯＳトラン
ジスタＭ３がオフになるため、保持状態が解除される。
（Ｔ３） その後、温度変化によって、信号Ａが信号Ｂより高いレ
ベルになると、信号Ｃは“Ｌ”レベル、出力信号Ｄは
“Ｈ”レベルとなり、この“Ｈ”レベルによりＭＯＳト
ランジスタＭ３がオンになり、再度保持状態になる。
（Ｔ４） 以上のように、本発明によれば、カレントミラー回路１
を構成するトランジスタＱ６及びＱ７のゲートのレベル
を制御するＭＯＳトランジスタＭ３を設け、このＭＯＳ
トランジスタＭ３のゲートにＣ−ＭＯＳインバータの出
力信号Ｄを入力するよう構成しているため、簡単な構成
にも関わらず、異常温度になった後の出力状態を保持す
ることが可能となっている。
【００２７】図３は、本発明の第１実施例を説明するた
めの回路図であり、異常温度になった場合に後段の回路
を保護するための温度保護回路を示している。本実施例
は、２つの入力信号を比較して、その結果に応じた信号
を出力するコンパレータ回路３と、コンパレータ回路３
に入力される２つの信号を出力する温度検出回路４とか
らなっており、以下に詳細を説明する。
めの回路図であり、異常温度になった場合に後段の回路
を保護するための温度保護回路を示している。本実施例
は、２つの入力信号を比較して、その結果に応じた信号
を出力するコンパレータ回路３と、コンパレータ回路３
に入力される２つの信号を出力する温度検出回路４とか
らなっており、以下に詳細を説明する。
【００２８】コンパレータ回路３は、図１において説明
したものとほぼ同じ構成であるが、図１の回路における
抵抗Ｒ１，Ｒ２に代えてＰＭＯＳトランジスタＭ４，Ｍ
５を備えている。尚、図１と同一部分には、同一符号を
付している。また、温度検出回路４は、抵抗Ｒ３〜Ｒ
７、ＮＰＮ型バイポーラトランジスタＱ１０〜Ｑ１４及
びＰＭＯＳトランジスタＭ６とから構成されている。
したものとほぼ同じ構成であるが、図１の回路における
抵抗Ｒ１，Ｒ２に代えてＰＭＯＳトランジスタＭ４，Ｍ
５を備えている。尚、図１と同一部分には、同一符号を
付している。また、温度検出回路４は、抵抗Ｒ３〜Ｒ
７、ＮＰＮ型バイポーラトランジスタＱ１０〜Ｑ１４及
びＰＭＯＳトランジスタＭ６とから構成されている。
【００２９】温度検出回路４において、トランジスタＱ
１４と抵抗Ｒ４，Ｒ５，Ｒ７は温度を設定するための素
子であり、これらトランジスタＱ１４及び抵抗Ｒ４，Ｒ
５，Ｒ７に電源線Ｖｉｎから電流が流れることによっ
て、コンパレータ回路３のトランジスタＱ１，Ｑ８にそ
の時の温度に応じたレベルの信号Ａ，Ｂが入力される。
これら温度を設定するためのトランジスタＱ１４と抵抗
Ｒ４，Ｒ５，Ｒ７は、通常の温度の場合に、信号Ａが低
く、信号Ｂが高いレベルになるようにそれぞれ選定され
ている。また、抵抗Ｒ４と抵抗Ｒ５の合計の抵抗値は、
抵抗Ｒ７より極めて高い値にしてある。
１４と抵抗Ｒ４，Ｒ５，Ｒ７は温度を設定するための素
子であり、これらトランジスタＱ１４及び抵抗Ｒ４，Ｒ
５，Ｒ７に電源線Ｖｉｎから電流が流れることによっ
て、コンパレータ回路３のトランジスタＱ１，Ｑ８にそ
の時の温度に応じたレベルの信号Ａ，Ｂが入力される。
これら温度を設定するためのトランジスタＱ１４と抵抗
Ｒ４，Ｒ５，Ｒ７は、通常の温度の場合に、信号Ａが低
く、信号Ｂが高いレベルになるようにそれぞれ選定され
ている。また、抵抗Ｒ４と抵抗Ｒ５の合計の抵抗値は、
抵抗Ｒ７より極めて高い値にしてある。
【００３０】通常状態、即ち温度が常温付近の場合、信
号Ａのレベルは信号Ｂのレベルよりも低いため、コンパ
レータ回路３のトランジスタＱ１及びトランジスタＱ
２，Ｑ３がオンする。図１，図２でも説明したとおり、
トランジスタＱ３がオンすると、カレントミラー回路１
を構成するトランジスタＱ６，Ｑ７のゲートが“Ｈ”レ
ベルとなるため、これらのトランジスタＱ６，Ｑ７がオ
ンして、トランジスタＱ７とトランジスタＱ４との間の
点は“Ｌ”レベルとなる。
号Ａのレベルは信号Ｂのレベルよりも低いため、コンパ
レータ回路３のトランジスタＱ１及びトランジスタＱ
２，Ｑ３がオンする。図１，図２でも説明したとおり、
トランジスタＱ３がオンすると、カレントミラー回路１
を構成するトランジスタＱ６，Ｑ７のゲートが“Ｈ”レ
ベルとなるため、これらのトランジスタＱ６，Ｑ７がオ
ンして、トランジスタＱ７とトランジスタＱ４との間の
点は“Ｌ”レベルとなる。
【００３１】従って、トランジスタＱ９はオフして、出
力点Ｃは“Ｈ”レベル、トランジスタＭ１，Ｍ２から構
成されるＣ−ＭＯＳインバータ２を介した出力信号Ｄは
“Ｌ”レベルとなる。その後、回路内の温度が上昇する
と、温度検出回路４の各抵抗の抵抗値が上がっていき、
所定の温度（異常温度）になったところで、信号Ａのレ
ベルが信号Ｂのレベルよりも高くなる。
力点Ｃは“Ｈ”レベル、トランジスタＭ１，Ｍ２から構
成されるＣ−ＭＯＳインバータ２を介した出力信号Ｄは
“Ｌ”レベルとなる。その後、回路内の温度が上昇する
と、温度検出回路４の各抵抗の抵抗値が上がっていき、
所定の温度（異常温度）になったところで、信号Ａのレ
ベルが信号Ｂのレベルよりも高くなる。
【００３２】このレベルの逆転は、抵抗Ｒ４と抵抗Ｒ５
の合計の抵抗値を、抵抗Ｒ７より極めて高い値にしてあ
るために生じるものである。このように、信号Ａ，Ｂが
逆転して信号Ａのレベルが信号Ｂのレベルより高くなっ
た場合、トランジスタＱ８及びトランジスタＱ４，Ｑ５
がオンする。この場合、トランジスタＱ３はオフ状態で
あるため、カレントミラー回路１を構成するトランジス
タＱ６，Ｑ７はオフ状態である。
の合計の抵抗値を、抵抗Ｒ７より極めて高い値にしてあ
るために生じるものである。このように、信号Ａ，Ｂが
逆転して信号Ａのレベルが信号Ｂのレベルより高くなっ
た場合、トランジスタＱ８及びトランジスタＱ４，Ｑ５
がオンする。この場合、トランジスタＱ３はオフ状態で
あるため、カレントミラー回路１を構成するトランジス
タＱ６，Ｑ７はオフ状態である。
【００３３】従って、トランジスタＱ４とトランジスタ
Ｑ７との間の点は“Ｈ”レベルとなり、トランジスタＱ
９はオンして、出力点Ｃは“Ｌ”レベル、Ｃ−ＭＯＳイ
ンバータを介した出力信号Ｄは“Ｈ”レベルとなって、
図示せぬ後段の回路の破壊等を防止する。この出力信号
Ｄがゲートに入力されるＭＯＳトランジスタＭ３は、オ
ンして、この状態を保持する。即ち、この後、温度変化
により信号Ａ，Ｂが変化しても、ＭＯＳトランジスタＭ
３がカレントミラー回路１を構成するトランジスタＱ
６，Ｑ７のゲート部を“Ｌ”レベルに固定しているた
め、出力信号Ｃ，Ｄは変化しない。
Ｑ７との間の点は“Ｈ”レベルとなり、トランジスタＱ
９はオンして、出力点Ｃは“Ｌ”レベル、Ｃ−ＭＯＳイ
ンバータを介した出力信号Ｄは“Ｈ”レベルとなって、
図示せぬ後段の回路の破壊等を防止する。この出力信号
Ｄがゲートに入力されるＭＯＳトランジスタＭ３は、オ
ンして、この状態を保持する。即ち、この後、温度変化
により信号Ａ，Ｂが変化しても、ＭＯＳトランジスタＭ
３がカレントミラー回路１を構成するトランジスタＱ
６，Ｑ７のゲート部を“Ｌ”レベルに固定しているた
め、出力信号Ｃ，Ｄは変化しない。
【００３４】この保持状態は、電源Ｖｉｎの供給を停止
することによって解除される。即ち、電源Ｖｉｎの供給
を停止することによって、ＭＯＳトランジスタＭ３がオ
フになるため、保持状態が解除される。以上、本実施例
によれば、簡単な回路構成でありながら、回路の加熱に
よって温度が上昇した場合に、後段の回路の破壊を防止
するための信号を出力し、その状態を保持することがで
きる。
することによって解除される。即ち、電源Ｖｉｎの供給
を停止することによって、ＭＯＳトランジスタＭ３がオ
フになるため、保持状態が解除される。以上、本実施例
によれば、簡単な回路構成でありながら、回路の加熱に
よって温度が上昇した場合に、後段の回路の破壊を防止
するための信号を出力し、その状態を保持することがで
きる。
【００３５】図４は、本発明の第２実施例を説明するた
めの回路図である。第２実施例は、出力部に２段のＣ−
ＭＯＳインバータを備えるものであり、一方のＣ−ＭＯ
Ｓインバータにリセット信号を入力することにより、保
持状態を解除する構成になっている。即ち、本実施例の
コンパレータ回路の出力部には、一対のＭＯＳトランジ
スタＭ１，Ｍ２から成るＣ−ＭＯＳインバータ２に加
え、それぞれのゲートにインバータ６に介してリセット
信号ＲＳが入力されるＰＭＯＳトランジスタ６とＮＭＯ
ＳトランジスタＭ７とからなるＣ−ＭＯＳトランジスタ
５が設けられている。
めの回路図である。第２実施例は、出力部に２段のＣ−
ＭＯＳインバータを備えるものであり、一方のＣ−ＭＯ
Ｓインバータにリセット信号を入力することにより、保
持状態を解除する構成になっている。即ち、本実施例の
コンパレータ回路の出力部には、一対のＭＯＳトランジ
スタＭ１，Ｍ２から成るＣ−ＭＯＳインバータ２に加
え、それぞれのゲートにインバータ６に介してリセット
信号ＲＳが入力されるＰＭＯＳトランジスタ６とＮＭＯ
ＳトランジスタＭ７とからなるＣ−ＭＯＳトランジスタ
５が設けられている。
【００３６】図５は、第２実施例の回路における動作説
明を行うためのタイミングチャートであるが、第１実施
例と同様に、コンパレータ回路に対して入力信号Ａのレ
ベルが低く、信号Ｂのレベルが高い状態から、これらの
レベルが逆転すると、信号Ｃが“Ｌ”レベル、出力信号
Ｄが“Ｈ”レベルとなって、この状態を保持する。この
場合、リセット信号ＲＳはオフ状態としており、インバ
ータ６を介してＣ−ＭＯＳインバータ５のそれぞれのト
ランジスタＭ６，Ｍ７のゲートには、“Ｈ”レベルが入
力されている。
明を行うためのタイミングチャートであるが、第１実施
例と同様に、コンパレータ回路に対して入力信号Ａのレ
ベルが低く、信号Ｂのレベルが高い状態から、これらの
レベルが逆転すると、信号Ｃが“Ｌ”レベル、出力信号
Ｄが“Ｈ”レベルとなって、この状態を保持する。この
場合、リセット信号ＲＳはオフ状態としており、インバ
ータ６を介してＣ−ＭＯＳインバータ５のそれぞれのト
ランジスタＭ６，Ｍ７のゲートには、“Ｈ”レベルが入
力されている。
【００３７】この保持状態より、リセット信号ＲＳをオ
ン状態にすると、インバータ６を介してＣ−ＭＯＳイン
バータ５のそれぞれのトランジスタＭ６，Ｍ７のゲート
には、“Ｌ”レベルが入力される。従って、Ｃ−ＭＯＳ
インバータ５がオフ状態となり、出力信号Ｄが“Ｌ”レ
ベルになるため、ＭＯＳトランジスタＭ３がオフとな
り、保持状態が解除される。
ン状態にすると、インバータ６を介してＣ−ＭＯＳイン
バータ５のそれぞれのトランジスタＭ６，Ｍ７のゲート
には、“Ｌ”レベルが入力される。従って、Ｃ−ＭＯＳ
インバータ５がオフ状態となり、出力信号Ｄが“Ｌ”レ
ベルになるため、ＭＯＳトランジスタＭ３がオフとな
り、保持状態が解除される。
【００３８】第１実施例では、電源Ｖｉｎの供給を停止
することによって、保持状態を解除していたが、他の回
路への影響等を配慮する必要があるような場合には、本
実施例のようにリセット信号ＲＳを入力することで解除
するものが有効となる。なお、図４においては、温度検
出回路は省略してあるが、図３に示す温度検出回路４と
全く同様なものでよい。
することによって、保持状態を解除していたが、他の回
路への影響等を配慮する必要があるような場合には、本
実施例のようにリセット信号ＲＳを入力することで解除
するものが有効となる。なお、図４においては、温度検
出回路は省略してあるが、図３に示す温度検出回路４と
全く同様なものでよい。
【００３９】以上説明した第１，第２の実施例では、そ
の回路構成として、主にバイポーラトランジスタを使用
したが、ＭＯＳトランジスタでも実現できることは言う
までもない。
の回路構成として、主にバイポーラトランジスタを使用
したが、ＭＯＳトランジスタでも実現できることは言う
までもない。
【００４０】
【効果】以上説明した本発明によるコンパレータ回路に
よれば、ラッチ回路及びリセット信号を作成するための
回路を特に備えることなく、出力信号反転後のラッチ動
作を行うことができるため、回路構成が極めて簡単なも
のになり、本回路を搭載するパッケージの小型化も実現
することができる。
よれば、ラッチ回路及びリセット信号を作成するための
回路を特に備えることなく、出力信号反転後のラッチ動
作を行うことができるため、回路構成が極めて簡単なも
のになり、本回路を搭載するパッケージの小型化も実現
することができる。
【図１】本発明のコンパレータ回路の基本構成図であ
る。
る。
【図２】本発明のコンパレータ回路（図１）の動作説明
を行うためのタンミングチャートである。
を行うためのタンミングチャートである。
【図３】本発明の第１実施例を説明するための回路図で
ある。
ある。
【図４】本発明の第２実施例を説明するための回路図で
ある。
ある。
【図５】本発明の第２実施例における動作説明を行うた
めのタイミングチャートである。従来のコンパレータ回
路を説明するための回路図である。
めのタイミングチャートである。従来のコンパレータ回
路を説明するための回路図である。
【図６】従来のコンパレータ回路を説明するための回路
図である。
図である。
【図７】従来技術におけるラッチ回路を説明するための
図である。
図である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/08
H03K 19/007
Claims (4)
- 【請求項１】 電圧の異なる２本の電源線（Ｖｉｎ，Ｇ
ＮＤ）の間に接続され、電圧レベルが変化する２つの入
力信号（Ａ，Ｂ）によって制御される一対の差動対と、 前記差動対に共通接続され、ベースどうしが接続された
一対のトランジスタ（Ｑ６，Ｑ７）からなるカレントミ
ラー回路（１）と、 前記電圧の異なる２本の電源線（Ｖｉｎ，ＧＮＤ）の間
に接続され、前記カレントミラー回路（１）によって制
御される電圧レベルが入力されるトランジスタ（Ｑ９）
とを有するコンパレータ回路であり、 前記トランジスタ（Ｑ９）と一方の電源線（Ｖｉｎ）の
間の電圧レベルを入力信号（Ｃ）とする一対のＭＯＳト
ランジスタ（Ｍ１，Ｍ２）からなるＣ−ＭＯＳインバー
タ（２）と、 前記カレントミラー回路（１）を構成する一対のトラン
ジスタ（Ｑ６，Ｑ７）のベースと前記他方の電源線（Ｇ
ＮＤ）との間に接続され、前記Ｃ−ＭＯＳインバータ
（２）の出力信号（Ｄ）によって制御されるトランジス
タ（Ｍ３）とを備えていることを特徴とするコンパレー
タ回路。 - 【請求項２】 前記出力信号（Ｄ）によって制御される
トランジスタ（Ｍ３）は、ＮＭＯＳトランジスタであ
り、該ＮＭＯＳトランジスタをオン動作させることで、
カレントミラー回路（１）の状態を固定することを特徴
とする請求項１記載のコンパレータ回路。 - 【請求項３】 前記２つの入力信号（Ａ，Ｂ）は、前段
に設けられる温度検出回路（４）により出力されるもの
であり、温度変化に応じて異なるレベルになる信号であ
ることを特徴とする請求項１記載のコンパレータ回路。 - 【請求項４】 前記Ｃ−ＭＯＳインバータ（２）を構成
するＮＭＯＳトランジスタ（Ｍ２）のドレインと前記電
源線（Ｖｉｎ）との間に接続されるＰＭＯＳトランジス
タ（Ｍ６）とＮＭＯＳトランジスタ（Ｍ７）とからなる
Ｃ−ＭＯＳインバータ（５）を備えており、該Ｃ−ＭＯ
Ｓトランジスタ（５）に対して前記Ｃ−ＭＯＳインバー
タ（２）を構成するＰＭＯＳトランジスタ（Ｍ１）のソ
ースが中間点に接続されて、この点を出力信号Ｄとする
と共に、一対のＭＯＳトランジスタ（Ｍ６，Ｍ７）のゲ
ートにはリセット信号（ＲＳ）が入力されていることを
特徴とする請求項１記載のコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08793695A JP3444014B2 (ja) | 1995-04-13 | 1995-04-13 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08793695A JP3444014B2 (ja) | 1995-04-13 | 1995-04-13 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288805A JPH08288805A (ja) | 1996-11-01 |
| JP3444014B2 true JP3444014B2 (ja) | 2003-09-08 |
Family
ID=13928799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08793695A Expired - Fee Related JP3444014B2 (ja) | 1995-04-13 | 1995-04-13 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3444014B2 (ja) |
-
1995
- 1995-04-13 JP JP08793695A patent/JP3444014B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288805A (ja) | 1996-11-01 |
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|---|---|---|---|
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