JP3443923B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、外部から供給されるク
ロックに同期して動作する半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device which operates in synchronization with an externally supplied clock.
【０００２】[0002]
【従来の技術】従来、外部から供給されるクロックに同
期して動作する半導体装置として、例えば、ＭＰＵ（mi
croprocessor unit）や、ＳＤＲＡＭ（Ｓynchronous Ｄ
ＲＡＭ［dynamic random access memory］）が知られて
いる。2. Description of the Related Art Conventionally, as a semiconductor device which operates in synchronization with an externally supplied clock, for example, an MPU (mi
croprocessor unit) and SDRAM (Synchronous D)
RAM [dynamic random access memory]) is known.
【０００３】図１８はＭＰＵとＳＤＲＡＭとを使用して
なる電子装置の一部分を示しており、１はＭＰＵ、２は
ＳＤＲＡＭ、３はクロックＣＬＫをＭＰＵ１及びＳＤＲ
ＡＭ２に供給するクロック供給線、４はデータＤＱの伝
送線路をなすデータバスである。FIG. 18 shows a part of an electronic device using an MPU and an SDRAM. 1 is MPU, 2 is SDRAM, 3 is a clock CLK, and MPU1 and SDR.
The clock supply lines 4 supplied to the AM2 are data buses forming a transmission line for the data DQ.
【０００４】なお、ＭＰＵ１及びＳＤＲＡＭ２におい
て、５、６はクロック入力端子、７、８はデータ入出力
端子である。In the MPU 1 and SDRAM 2, 5 and 6 are clock input terminals, and 7 and 8 are data input / output terminals.
【０００５】ここに、図１９はＳＤＲＡＭ２のデータ出
力時の動作波形を示す図であり、図１９Ａはサイクル時
間ｔCLKを１０ｎｓとするクロックＣＬＫ、図１９Ｂは
ＳＤＲＡＭ２から出力されるデータＤＱを示している。FIG. 19 is a diagram showing operation waveforms of the SDRAM 2 during data output. FIG. 19A shows a clock CLK having a cycle time t CLK of 10 ns, and FIG. 19B shows data DQ output from the SDRAM 2. There is.
【０００６】即ち、このＳＤＲＡＭ２は、クロック・ア
クセス時間ｔCLKA（クロックＣＬＫの立ち上がりのタイ
ミングからデータＤＱを出力するまでの遅延時間）を６
ｎｓとされ、アウトプット・ホールド時間tOH（クロッ
クＣＬＫの立ち上がりのタイミングから出力データＤＱ
を保持する時間）を２ｎｓとされている。That is, the SDRAM 2 has a clock access time t CLKA (delay time from the rising timing of the clock CLK to the output of the data DQ) of 6
ns, and output hold time t OH (from the rising timing of clock CLK to the output data DQ
Is held for 2 ns.
【０００７】したがって、この場合には、クロックＣＬ
Ｋのサイクル時間ｔCLKを１０ｎｓとし、データ転送速
度を１００ＭＨzとされているが、セットアップ時間ｔ
SU（クロックＣＬＫの立ち上がりのタイミング前に、あ
らかじめデータＤＱを確定しておく時間）として、４ｎ
ｓを確保することができる。Therefore, in this case, the clock CL
The cycle time t CLK of K is set to 10 ns and the data transfer rate is set to 100 MHz.
SU (time to determine data DQ in advance before the rising edge of clock CLK) is 4n
s can be secured.
【０００８】[0008]
【発明が解決しようとする課題】しかし、このＳＤＲＡ
Ｍ２においては、クロックＣＬＫのサイクル時間ｔCLK
を１０ｎｓよりも短くすると、セットアップ時間ｔSUも
短くなり、場合によっては、セットアップ時間ｔSUとし
て、十分な時間を確保することができなくなってしま
う。However, this SDRA
In M2, the cycle time t CLK of the clock CLK
Is shorter than 10 ns, the setup time t SU is also shortened, and in some cases, the setup time t SU cannot be secured sufficiently.
【０００９】たとえば、図２０はクロックＣＬＫのサイ
クル時間ｔCLKを６ｎｓ（データ転送速度＝１６７ＭＨ
z）とした場合を示しており、この場合には、セットア
ップ時間ｔSUを全く確保することができなくなり、受信
側、たとえば、ＭＰＵ１においては、ＳＤＲＡＭ２が出
力したデータＤＱを取り込むことができなくなる。For example, in FIG. 20, the cycle time t CLK of the clock CLK is 6 ns (data transfer rate = 167 MH).
z). In this case, the setup time t SU cannot be secured at all, and the receiving side, for example, the MPU 1 cannot capture the data DQ output from the SDRAM 2.
【００１０】この場合、ＰＬＬ（phase-locked loop）
回路を内蔵させて、データＤＱの出力のタイミングを制
御する場合には、一定の範囲であれば、クロックＣＬＫ
のサイクル時間ｔCLKが異なっても、出力データについ
てのセットアップ時間として、同一時間を確保すること
ができる。In this case, a PLL (phase-locked loop)
When a circuit is built in to control the output timing of the data DQ, the clock CLK is maintained within a certain range.
Even if the cycle time t CLK of the above is different, the same time can be secured as the setup time for the output data.
【００１１】しかし、ＰＬＬ回路は消費電力が大きいた
め、ＳＤＲＡＭ２などのように消費電力の低減化が要求
されている半導体装置には不向きな回路である。However, since the PLL circuit consumes a large amount of power, it is not suitable for a semiconductor device such as the SDRAM 2 which requires a reduction in power consumption.
【００１２】本発明は、かかる点に鑑み、外部クロック
に同期して動作する半導体装置であって、ＰＬＬ回路を
使用することなく、一定の範囲であれば、外部クロック
のサイクル時間が異なっても、セットアップ時間として
同一時間を確保し、データ転送速度を異にする電子装置
に広く適用することができるようにし、その利便性を高
めた半導体装置を提供することを目的とする。[0012] In view of the above problems, a semiconductor device which operates in synchronization with an external clock <br/>, without using the PLL circuit, if the predetermined range, the external clock
Even if the cycle time is different, the same time can be secured as the setup time so that it can be widely applied to electronic devices having different data transfer rates, and a semiconductor device with improved convenience is provided. And
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置は、
外部クロックの立ち上がり又は立ち下がりのタイミング
で所定のパルス幅のワンショットパルスを発生するワン
ショットパルス発生回路と、このワンショットパルス発
生回路から出力されるワンショットパルスを介して外部
クロックのサイクル時間を測定するサイクル時間測定回
路と、このサイクル時間測定回路による測定結果及びワ
ンショットパルス発生回路から出力されるワンショット
パルスに基づいて、サイクル時間を外部クロックと同一
とし、立ち上がり又は立ち下がりのタイミングを、外部
クロックよりも、所定の時間から外部クロックのサイク
ル時間を減じた時間だけ早くする内部クロックを生成す
る内部クロック生成回路とを設けてなるデータ出力回路
制御回路と、このデータ出力回路制御回路から出力され
る内部クロックが供給され、内部クロックの立ち上がり
又は立ち下がりのタイミングから所定の遅延時間を経過
してデータを出力するデータ出力回路とを設けて構成さ
れる。The semiconductor device of the present invention comprises:
A one shot pulse generating circuit which generates a one shot pulse having a predetermined pulse width at the rising or falling timing of the external clock, the outside via a one-shot pulse output from one-shot pulse generating circuit
Based on the cycle time measurement circuit that measures the clock cycle time, the measurement result by this cycle time measurement circuit, and the one-shot pulse output from the one-shot pulse generation circuit, make the cycle time the same as the external clock and Fall timing, external
A data output circuit control circuit provided with an internal clock generation circuit that generates an internal clock that is faster than a clock by a time obtained by subtracting the cycle time of the external clock from a predetermined time, and output from this data output circuit control circuit. And a data output circuit that outputs data after a predetermined delay time has elapsed from the rising or falling timing of the internal clock.
【００１４】[0014]
【作用】本発明では、データ出力回路は、内部クロック
の立ち上がり又は立ち下がりのタイミングから所定の遅
延時間を経過してデータを出力するが、内部クロック
は、サイクル時間を外部クロックと同一とし、立ち上が
り又は立ち下がりのタイミングを、外部クロックより
も、所定の時間から外部クロックのサイクル時間だけ減
じた時間だけ早くするものである。According to the present invention, the data output circuit outputs the data after a predetermined delay time has elapsed from the rising or falling timing of the internal clock, but the internal clock has the same cycle time as the external clock, and or the timing of the fall, than the external clock, is to earlier by the time obtained by subtracting only the external clock cycle time from a predetermined time.
【００１５】この結果、データ出力回路からデータが出
力されるタイミングは、一定の範囲であれば、外部クロ
ックのサイクル時間が異なっても、セットアップ時間と
して、同一時間を確保することができる。As a result, the timing at which the data is output from the data output circuit is within the fixed range, if the external clock is used.
Even if the cycle time of the clock is different, the same time can be secured as the setup time.
【００１６】[0016]
【実施例】以下、図１〜図１７を参照して、本発明の第
１実施例〜第３実施例について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The first to third embodiments of the present invention will be described below with reference to FIGS.
【００１７】第１実施例・・図１〜図１１
図１は本発明の第１実施例の要部を示す回路図であり、
図中、１０は外部からクロックＣＬＫが供給されるクロ
ック入力端子、１１はクロックＣＬＫを入力して、内部
クロックＩＮＴ−ＣＬＫを生成し、後述するデータ出力
回路を制御するデータ出力回路制御回路である。First Embodiment FIG. 1 to FIG. 11 FIG. 1 is a circuit diagram showing an essential part of the first embodiment of the present invention.
In the figure, 10 is a clock input terminal to which a clock CLK is supplied from the outside, and 11 is a data output circuit control circuit for inputting the clock CLK to generate an internal clock INT-CLK and controlling a data output circuit described later. .
【００１８】また、１２はデータ出力回路制御回路１１
から供給される内部クロックＩＮＴ−ＣＬＫの立ち上が
りのタイミングに同期させてデータＤＱの出力動作を開
始するデータ出力回路、１３はデータＤＱが出力される
データ出力端子である。Further, 12 is a data output circuit control circuit 11
The data output circuit 13 starts the output operation of the data DQ in synchronization with the rising timing of the internal clock INT-CLK supplied from the data output terminal 13. The data output terminal 13 outputs the data DQ.
【００１９】ここに、データ出力回路制御回路１１は、
図２に示すように構成されている。図中、１５はクロッ
クＣＬＫの立ち上がりを検出して、パルス幅を１ｎｓと
するワンショットパルスを発生するワンショットパルス
発生回路である。Here, the data output circuit control circuit 11 is
It is configured as shown in FIG. In the figure, reference numeral 15 is a one-shot pulse generation circuit which detects the rising edge of the clock CLK and generates a one-shot pulse having a pulse width of 1 ns.
【００２０】このワンショットパルス発生回路１５は図
３に示すように構成されている。図中、１７はクロック
ＣＬＫを遅延する遅延回路であり、１８1、１８2、１８
2m-1はインバータ（インバータ１８3〜１８ 2m-2 は図示
を省略している）である。なお、ｍは正の整数である。The one-shot pulse generating circuit 15 is constructed as shown in FIG. In the figure, 17 is a delay circuit for delaying the clock CLK, 18 1, 18 2, 18
2m-1 is an inverter (inverters 18 3 to 18 2m-2 are not shown). Note that m is a positive integer.
【００２１】また、１９はクロックＣＬＫと遅延回路１
７の出力とをＮＡＮＤ処理（非論理積処理）するＮＡＮ
Ｄ回路（非論理積回路）、２０はＮＡＮＤ回路１９の出
力を反転するインバータである。Further, 19 is a clock CLK and a delay circuit 1
NAN that performs NAND processing (non-logical product processing) with the output of 7
A D circuit (non-logical product circuit) 20 is an inverter that inverts the output of the NAND circuit 19.
【００２２】また、図２において、２２はワンショット
パルス発生回路１５から出力されるワンショットパルス
を介してクロックＣＬＫのサイクル時間を測定するサイ
クル時間測定回路であり、２３〜３２は遅延時間を１ｎ
ｓとされた遅延回路である。Further, in FIG. 2, reference numeral 22 is a cycle time measuring circuit for measuring the cycle time of the clock CLK through the one-shot pulse output from the one-shot pulse generating circuit 15, and 23 to 32 are delay times of 1n.
It is a delay circuit designated as s.
【００２３】これら遅延回路２３〜３２は、同一の回路
構成とされており、たとえば、遅延回路２３は、図４に
示すように構成されている。図中、３３1、３３2、３３
2nはインバータ（インバータ３３3〜３３2n-1は図示を
省略している）である。なお、ｎは正の整数である。These delay circuits 23 to 32 have the same circuit configuration. For example, the delay circuit 23 is configured as shown in FIG. In the figure, 33 1 , 33 2 , 33
2n is an inverter (inverter 33 3 ~ 33 2n-1 are not shown). Note that n is a positive integer.
【００２４】また、図２において、３５〜４０は、それ
ぞれ、遅延回路２７〜３２の出力とワンショットパルス
発生回路１５の出力とをＡＮＤ処理（論理積処理）する
ＡＮＤ回路（論理積回路）である。Further, in FIG. 2, 35 to 40 are outputs of the delay circuits 27 to 32 and one-shot pulse , respectively.
An AND circuit (logical product circuit) that performs an AND process (logical product process) with the output of the generation circuit 15 .
【００２５】また、４１〜４６は測定結果であるクロッ
クＣＬＫのサイクル時間を記憶するサイクル時間記憶回
路を構成するラッチ回路である。Reference numerals 41 to 46 are latch circuits which constitute a cycle time storage circuit for storing the cycle time of the clock CLK which is the measurement result.
【００２６】ここに、ラッチ回路４１〜４６は、同一の
回路構成とされており、たとえば、ラッチ回路４２は、
図５に示すように構成されている。The latch circuits 41 to 46 have the same circuit configuration. For example, the latch circuit 42 is
It is configured as shown in FIG.
【００２７】図中、４８はＯＲ回路、４９はＡＮＤ回
路、５０はインバータ、５１はクロックド・インバータ
であり、５２、５３はエンハンスメント形のｐＭＯＳト
ランジスタ、５４、５５はエンハンスメント形のｎＭＯ
Ｓトランジスタである。In the figure, 48 is an OR circuit, 49 is an AND circuit, 50 is an inverter, 51 is a clocked inverter, 52 and 53 are enhancement type pMOS transistors, and 54 and 55 are enhancement type nMO.
It is an S transistor.
【００２８】また、５６はクロックド・インバータ５１
の出力をラッチするラッチ回路であり、５７、５８はイ
ンバータである。Reference numeral 56 is a clocked inverter 51.
Is a latch circuit for latching the output of the inverter, and 57 and 58 are inverters.
【００２９】また、図２において、５９はクロックＣＬ
Ｋのサイクル時間を記憶するラッチ回路４１〜４６の出
力と、ワンショットパルス発生回路１５から出力される
ワンショットパルスとに基づいて、内部クロックＩＮＴ
−ＣＬＫを生成する内部クロック生成回路である。Further, in FIG. 2, 59 is a clock CL
Based on the outputs of the latch circuits 41 to 46 that store the K cycle time and the one-shot pulse output from the one-shot pulse generation circuit 15, the internal clock INT
An internal clock generation circuit that generates -CLK.
【００３０】この内部クロック生成回路５９において、
６０〜６９は遅延回路２３〜３２と同一の回路構成とさ
れた遅延時間を１ｎｓとする遅延回路、７０〜７５はＡ
ＮＤ回路である。In this internal clock generation circuit 59,
Reference numerals 60 to 69 are delay circuits having the same circuit configuration as the delay circuits 23 to 32 and having a delay time of 1 ns, and 70 to 75 are A
It is an ND circuit.
【００３１】また、７６〜８１はＡＮＤ回路７０〜７５
の出力によりＯＮ（導通）、ＯＦＦ（非導通）が制御さ
れるエンハンスメント形のｎＭＯＳトランジスタ、８２
はインバータ、８３は抵抗である。Reference numerals 76 to 81 denote AND circuits 70 to 75.
An nMOS transistor of enhancement type whose ON (conduction) and OFF (non-conduction) are controlled by the output of 82
Is an inverter and 83 is a resistor.
【００３２】また、データ出力回路１２は、クロック・
アクセス時間ｔCLKAを６ｎｓとするものであり、図６に
示すように構成されている。Further, the data output circuit 12 has a clock
The access time t CLKA is 6 ns and is configured as shown in FIG.
【００３３】図中、８５は出力すべきデータＤＱを記憶
するデータ・レジスタ、８６はデータ・レジスタ８５の
出力を反転するインバータ、８７は内部クロックＩＮＴ
−ＣＬＫを反転するインバータである。In the figure, 85 is a data register for storing the data DQ to be output, 86 is an inverter for inverting the output of the data register 85, and 87 is an internal clock INT.
-Inverter that inverts CLK.
【００３４】また、８８はクロックド・インバータであ
り、８９、９０はエンハンスメント形のｐＭＯＳトラン
ジスタ、９１、９２はエンハンスメント形のｎＭＯＳト
ランジスタである。Further, 88 is a clocked inverter, 89 and 90 are enhancement type pMOS transistors, and 91 and 92 are enhancement type nMOS transistors.
【００３５】また、９３はクロックド・インバータ８８
の出力をラッチするラッチ回路であり、９４、９５はイ
ンバータである。Further, 93 is a clocked inverter 88.
Is a latch circuit for latching the output of the inverter, and 94 and 95 are inverters.
【００３６】また、９６は出力回路部であり、９７はプ
ルアップ素子をなすエンハンスメント形のｐＭＯＳトラ
ンジスタ、９８はプルダウン素子をなすエンハンスメン
ト形のｎＭＯＳトランジスタである。Further, 96 is an output circuit section, 97 is an enhancement type pMOS transistor which forms a pull-up element, and 98 is an enhancement type nMOS transistor which forms a pull-down element.
【００３７】このデータ出力回路１２においては、図７
に示すように、内部クロックＩＮＴ−ＣＬＫ＝Ｈレベル
の場合、ｐＭＯＳトランジスタ９０＝ＯＮ、ｎＭＯＳト
ランジスタ９１＝ＯＮとなる。In this data output circuit 12, FIG.
As shown in, when the internal clock INT-CLK = H level, the pMOS transistor 90 = ON and the nMOS transistor 91 = ON.
【００３８】ここに、データ・レジスタ８５の出力＝Ｈ
レベルの場合、インバータ８６の出力＝Ｌレベル、ｐＭ
ＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳトランジスタ９
２＝ＯＦＦとなる。Here, the output of the data register 85 = H
In case of level, output of inverter 86 = L level, pM
OS transistor 89 = ON, nMOS transistor 9
2 = OFF.
【００３９】この結果、クロックド・インバータ８８の
出力＝Ｈレベル、ラッチ回路９３の出力＝Ｌレベル、ｐ
ＭＯＳトランジスタ９７＝ＯＮ、ｎＭＯＳトランジスタ
９８＝ＯＦＦ、出力データＤＱ＝Ｈレベルとなる。As a result, the output of the clocked inverter 88 = H level, the output of the latch circuit 93 = L level, p
The MOS transistor 97 = ON, the nMOS transistor 98 = OFF, and the output data DQ = H level.
【００４０】これに対して、図８に示すように、データ
・レジスタ８５の出力＝Ｌレベルの場合、インバータ８
６の出力＝Ｈレベル、ｐＭＯＳトランジスタ８９＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ９２＝ＯＮとなる。On the other hand, as shown in FIG. 8, when the output of the data register 85 = L level, the inverter 8
6 output = H level, pMOS transistor 89 = OF
F, nMOS transistor 92 is turned on.
【００４１】この結果、クロックド・インバータ８８の
出力＝Ｌレベル、ラッチ回路９３の出力＝Ｈレベル、ｐ
ＭＯＳトランジスタ９７＝ＯＦＦ、ｎＭＯＳトランジス
タ９８＝ＯＮ、出力データＤＱ＝Ｌレベルとなる。As a result, the output of the clocked inverter 88 = L level, the output of the latch circuit 93 = H level, p
The MOS transistor 97 = OFF, the nMOS transistor 98 = ON, and the output data DQ = L level.
【００４２】また、内部クロックＩＮＴ−ＣＬＫ＝Ｌレ
ベルの場合には、ｐＭＯＳトランジスタ９０＝ＯＦＦ、
ｎＭＯＳトランジスタ９１＝ＯＦＦとなり、クロックド
・インバータ８８の出力状態はハイインピーダンスとな
り、ラッチ回路９３は前サイクルのデータＤＱを維持す
る。When the internal clock INT-CLK = L level, the pMOS transistor 90 = OFF,
The nMOS transistor 91 = OFF, the output state of the clocked inverter 88 becomes high impedance, and the latch circuit 93 maintains the data DQ of the previous cycle.
【００４３】図９は、クロックＣＬＫのサイクル時間ｔ
CLKが１０ｎｓの場合（データ転送速度＝１００ＭＨzの
場合）におけるデータ出力時の動作波形を示す図であ
り、図９ＡはクロックＣＬＫを示している。FIG. 9 shows the cycle time t of the clock CLK.
FIG. 9A is a diagram showing operation waveforms at the time of data output when CLK is 10 ns (when data transfer rate = 100 MHz), and FIG. 9A shows the clock CLK.
【００４４】ここに、ワンショットパルス発生回路１５
は、クロックＣＬＫの立ち上がりのタイミングを検出
し、パルス幅を１ｎｓとするパルスを発生するものであ
るから、ワンショットパルス発生回路１５の出力、即
ち、ノードＮ１の電位は、図９Ｂに示すようになる。Here, the one-shot pulse generation circuit 15
Detects the rising timing of the clock CLK and generates a pulse having a pulse width of 1 ns. Therefore, the output of the one-shot pulse generation circuit 15, that is, the potential of the node N1 is as shown in FIG. 9B. Become.
【００４５】また、遅延回路２３〜３２は、遅延時間を
１ｎｓとする遅延回路であるから、遅延回路２７〜３２
の出力、即ち、ノードＮ２〜Ｎ７の電位は、図９Ｃ〜図
９Ｈに示すようになる。Since the delay circuits 23 to 32 are delay circuits each having a delay time of 1 ns, the delay circuits 27 to 32 are included.
Output, i.e., the potential of the node N2～N7, as shown in FIG. 9 C ~ Figure 9H.
【００４６】この結果、ＡＮＤ回路３５〜３９の出力、
即ち、ノードＮ８〜１２の電位は、図９Ｉに示すように
常にＬレベルとなり、ＡＮＤ回路４０の出力、即ち、ノ
ード１３の出力は、図９Ｊに示すようにノードＮ７の電
位と同様に変化する。As a result, the outputs of the AND circuits 35 to 39,
That is, the potentials of the nodes N8 to 12 are always at the L level as shown in FIG. 9I, and the output of the AND circuit 40, that is, the output of the node 13 is the potential of the node N7 as shown in FIG. 9J. Changes as well.
【００４７】ここに、ラッチ回路４１〜４５はＡＮＤ回
路３５〜３９の出力であるＬレベルをラッチするので、
その出力、即ち、ノードＮ１４〜Ｎ１８の電位は図９Ｋ
に示すように常にＬレベルとなる。Since the latch circuits 41 to 45 latch the L level output from the AND circuits 35 to 39,
The output, that is, the potentials of the nodes N14 to N18 are shown in FIG. 9K.
It is always at the L level as shown in.
【００４８】これに対して、ラッチ回路４６は、ＡＮＤ
回路４０の出力であるＨレベルをラッチするので、その
出力、即ち、ノードＮ１９の電位は図９Ｌに示すように
常にＨレベルとなる。On the other hand, the latch circuit 46 is AND
Since the H level output from the circuit 40 is latched, the output, that is, the potential of the node N19, is always at the H level as shown in FIG. 9L.
【００４９】また、遅延回路６０〜６９は、遅延時間を
１ｎｓとする遅延回路であるから、遅延回路６１、６
３、６５、６７、６９の出力、即ち、ノードＮ２０〜Ｎ
２４の電位は、図９Ｍ〜図９Ｑに示すようになる。Since the delay circuits 60 to 69 are delay circuits each having a delay time of 1 ns, the delay circuits 61 and 6 are provided.
Outputs of 3, 65, 67, 69, that is, nodes N20 to N
The potential of 24 is as shown in FIGS. 9M to 9Q.
【００５０】この結果、ＡＮＤ回路７０〜７４の出力は
常にＬレベルとなり、ｎＭＯＳトランジスタ７６〜８０
は常にＯＦＦとなる。As a result, the outputs of the AND circuits 70 to 74 are always at the L level, and the nMOS transistors 76 to 80.
Is always off.
【００５１】これに対して、ＡＮＤ回路７５の出力は、
遅延回路６９の出力と同様に変化するので、ｎＭＯＳト
ランジスタ８１は、このＡＮＤ回路７５の出力に同期し
てＯＮ、ＯＦＦを繰り返すことになる。On the other hand, the output of the AND circuit 75 is
Since it changes similarly to the output of the delay circuit 69, the nMOS transistor 81 repeats ON and OFF in synchronization with the output of the AND circuit 75.
【００５２】したがって、クロックＣＬＫ＝１０ｎｓの
場合には、内部クロックＩＮＴ−ＣＬＫとして、遅延回
路６９の出力と同様の信号、即ち、サイクル時間をクロ
ックＣＬＫと同一とし、立ち上がりのタイミングを、ク
ロックＣＬＫよりも、所定の時間１０ｎｓ−クロックＣ
ＬＫのサイクル時間１０ｎｓ＝０ｎｓだけ早くするクロ
ック、即ち、クロックＣＬＫと立ち上がりのタイミング
を同一とするクロックを出力することになる。Therefore, when the clock CLK = 10 ns, the same signal as the output of the delay circuit 69, that is, the cycle time is the same as the output of the delay circuit 69 as the internal clock INT-CLK, and the rising timing is from the clock CLK. For a predetermined time of 10 ns-clock C
A clock that advances the LK cycle time by 10 ns = 0 ns, that is, a clock having the same rising timing as the clock CLK is output.
【００５３】ここに、データ出力回路１２のクロック・
アクセス時間ｔCLKAは、６ｎｓであることから、この場
合には、セットアップ信号ｔSUとして、４ｎｓを確保す
ることができる。Here, the clock of the data output circuit 12
Since the access time t CLKA is 6 ns, in this case, 4 ns can be secured as the setup signal t SU .
【００５４】また、図１０はクロックＣＬＫのサイクル
時間ｔCLKが８ｎｓの場合（データ転送速度＝１２５Ｍ
Ｈzの場合）におけるデータ出力時の動作波形を示す図
であり、図１０ＡはクロックＣＬＫを示している。FIG. 10 shows that the cycle time t CLK of the clock CLK is 8 ns (data transfer rate = 125 M).
FIG. 10A shows a clock CLK when outputting data in the case of Hz).
【００５５】ここに、ワンショットパルス発生回路１５
は、クロックＣＬＫの立ち上がりのタイミングを検出
し、パルス幅を１ｎｓとするパルスを発生するものであ
るから、ワンショットパルス発生回路１５の出力、即
ち、ノードＮ１の電位は、図１０Ｂに示すようになる。Here, the one-shot pulse generation circuit 15
Detects the rising timing of the clock CLK and generates a pulse having a pulse width of 1 ns. Therefore, the output of the one-shot pulse generation circuit 15, that is, the potential of the node N1 is as shown in FIG. 10B. Become.
【００５６】また、遅延回路２３〜３２は、遅延時間を
１ｎｓとする遅延回路であるから、遅延回路２７〜３２
の出力、即ち、ノードＮ２〜Ｎ７の電位は、図１０Ｃ〜
図１０Ｈに示すようになる。Since the delay circuits 23 to 32 are delay circuits each having a delay time of 1 ns, the delay circuits 27 to 32 are
The output, i.e., the potential of the node N2～N7, Fig 10 C ~
As shown in FIG. 10H.
【００５７】この結果、ＡＮＤ回路３５〜３７、３９、
４０の出力、即ち、ノードＮ８〜１０、１２、１３の電
位は、図１０Ｉに示すように常にＬレベルとなり、ＡＮ
Ｄ回路３８の出力、即ち、ノードＮ１１の出力は、図１
０Ｊに示すようにノードＮ５と同様に変化する。As a result, the AND circuits 35 to 37, 39,
The output of 40, that is, the potentials of the nodes N8 to 10, 12, and 13 are always at the L level as shown in FIG.
The output of the D circuit 38, that is, the output of the node N11, is shown in FIG.
It changes similarly to the node N5 as indicated by 0J.
【００５８】したがって、ラッチ回路４１〜４３、４
５、４６は、ＡＮＤ回路３５〜３７、３９、４０の出力
であるＬレベルをラッチするので、その出力、即ち、ノ
ードＮ１４〜１６、１８、１９は図１０Ｋに示すように
常にＬレベルとなる。Therefore, the latch circuits 41 to 43, 4
Since the reference numerals 5 and 46 latch the L level output from the AND circuits 35 to 37, 39 and 40, the output, that is, the nodes N14 to 16, 18, and 19 are always at the L level as shown in FIG. 10K. .
【００５９】これに対して、ラッチ回路４４は、ＡＮＤ
回路３８の出力であるＨレベルをラッチするので、その
出力、即ち、ノードＮ１７は図１０Ｌに示すように常に
Ｈレベルとなる。On the other hand, the latch circuit 44 is ANDed.
Since the H level which is the output of the circuit 38 is latched, its output, that is, the node N17, is always at the H level as shown in FIG. 10L.
【００６０】また、遅延回路６０〜６９は、遅延時間を
１ｎｓとする遅延回路であるから、遅延回路６１、６
３、６５、６７、６９の出力、即ち、ノードＮ２０〜Ｎ
２４の電位は、図１０Ｍ〜図１０Ｑに示すようになる。Since the delay circuits 60 to 69 are delay circuits each having a delay time of 1 ns, the delay circuits 61 and 6 are provided.
Outputs of 3, 65 , 67 and 69, that is, nodes N20 to N
The potential of 24 is as shown in FIGS. 10M to 10Q.
【００６１】この結果、ＡＮＤ回路７０〜７２、７４、
７５の出力は常にＬレベルとなり、ｎＭＯＳトランジス
タ７６〜７８、８０、８１は常にＯＦＦとなる。As a result, the AND circuits 70 to 72, 74,
The output of 75 is always at the L level, and the nMOS transistors 76 to 78, 80, 81 are always off.
【００６２】これに対して、ＡＮＤ回路７３の出力は、
遅延回路６５の出力と同様に変化し、ｎＭＯＳトランジ
スタ７９は、このＡＮＤ回路７３の出力に同期してＯ
Ｎ、ＯＦＦを繰り返すことになる。On the other hand, the output of the AND circuit 73 is
It changes similarly to the output of the delay circuit 65, and the nMOS transistor 79 synchronizes with the output of the AND circuit 73 so that the O
N and OFF will be repeated.
【００６３】したがって、クロックＣＬＫ＝８ｎｓの場
合には、内部クロックＩＮＴ−ＣＬＫとして、遅延回路
６５の出力と同様の信号、即ち、サイクル時間をクロッ
クＣＬＫと同一とし、立ち上がりのタイミングを、クロ
ックＣＬＫよりも、所定の時間１０ｎｓ−クロックＣＬ
Ｋのサイクル時間８ｎｓ＝２ｎｓだけ早くするクロッ
ク、即ち、クロックＣＬＫと立ち上がりのタイミングを
同一とするクロックを出力することになる。Therefore, when the clock CLK = 8 ns, the internal clock INT-CLK has the same signal as the output of the delay circuit 65, that is, the cycle time is the same as the clock CLK, and the rising timing is higher than the clock CLK. Also a predetermined time 10ns-clock CL
A clock whose K cycle time is advanced by 8 ns = 2 ns, that is, a clock whose rising timing is the same as that of the clock CLK is output.
【００６４】ここに、データ出力回路１２のクロック・
アクセス時間ｔCLKAは、６ｎｓであることから、この場
合にも、セットアップ信号ｔSUとして、４ｎｓを確保す
ることができる。Here, the clock of the data output circuit 12
Since the access time t CLKA is 6 ns, 4 ns can be secured as the setup signal t SU in this case as well.
【００６５】ちなみに、図１１はクロックＣＬＫのサイ
クル時間ｔCLKが１０ｎｓ、９ｎｓ、８ｎｓ、７ｎｓ、
６ｎｓ、５ｎｓの場合におけるクロックＣＬＫと、内部
クロックＩＮＴ−ＣＬＫと、出力データＤＱとの関係を
示している。Incidentally, in FIG. 11, the cycle time t CLK of the clock CLK is 10 ns, 9 ns, 8 ns, 7 ns,
The relationship between the clock CLK in the case of 6 ns and 5 ns, the internal clock INT-CLK, and the output data DQ is shown.
【００６６】このように、この第１実施例によれば、デ
ータ出力回路１２は、内部クロックＩＮＴ−ＣＬＫの立
ち上がりのタイミングから６ｎｓのクロック・アクセス
時間ｔCLKAを経過してデータＤＱを出力するが、内部ク
ロックＩＮＴ−ＣＬＫは、サイクル時間をクロックＣＬ
Ｋと同一とし、立ち上がりのタイミングをクロックＣＬ
Ｋよりも、「所定の時間１０ｎｓ−クロックＣＬＫのサ
イクル時間ｔCLK」だけ早くするものである。As described above, according to the first embodiment, the data output circuit 12 outputs the data DQ after the clock access time t CLKA of 6 ns has passed from the rising timing of the internal clock INT-CLK. , Internal clock INT-CLK, cycle time clock CL
Same as K, rising timing is clock CL
It is earlier than K by "predetermined time 10 ns-cycle time t CLK of clock CLK ".
【００６７】この結果、データ出力回路１２からデータ
ＤＱが出力されるタイミングは、クロックＣＬＫのサイ
クル時間ｔCLKが、１０ｎｓ、９ｎｓ、８ｎｓ、７ｎ
ｓ、６ｎｓ、５ｎｓであれば、次のクロックＣＬＫの立
ち上がりから見て同一のタイミングとなり、セットアッ
プ時間ｔCUとして、４ｎｓを確保することができる。As a result, when the data DQ is output from the data output circuit 12, the cycle time t CLK of the clock CLK is 10 ns, 9 ns, 8 ns, 7 n.
If s, 6 ns, and 5 ns, the same timing is seen from the next rising edge of the clock CLK, and 4 ns can be secured as the setup time t CU .
【００６８】したがって、この第１実施例によれば、デ
ータ転送速度を１００ＭＨz、１１１ＭＨz、１２５ＭＨ
z、１４３ＭＨz、１６７ＭＨz、２００ＭＨzとする電子
装置に使用することができ、利便性の向上を図ることが
できる。Therefore, according to the first embodiment, the data transfer rates are 100 MHz, 111 MHz and 125 MHz.
It can be used for electronic devices of z, 143 MHz, 167 MHz, and 200 MHz, and convenience can be improved.
【００６９】第２実施例・・図１２〜図１５
図１２は本発明の第２実施例の要部を示す図であり、本
発明の第２実施例が内蔵するデータ出力回路制御回路を
示している。Second Embodiment FIG. 12 to FIG. 15 FIG. 12 is a diagram showing a main part of the second embodiment of the present invention, showing a data output circuit control circuit incorporated in the second embodiment of the present invention. ing.
【００７０】即ち、本発明の第２実施例は、図２に示す
データ出力回路制御回路の代わりに、図１２に示すデー
タ出力回路制御回路を設け、その他については、図１に
示す第１実施例と同様に構成したものである。That is, in the second embodiment of the present invention, the data output circuit control circuit shown in FIG. 12 is provided in place of the data output circuit control circuit shown in FIG. 2, and the others are the same as the first embodiment shown in FIG. The configuration is similar to the example.
【００７１】この図１２に示すデータ出力回路制御回路
は、切換スイッチ回路１００を設け、その他について
は、図２に示すデータ出力回路制御回路と同様に構成し
たものである。The data output circuit control circuit shown in FIG. 12 is provided with a changeover switch circuit 100 and is otherwise configured similarly to the data output circuit control circuit shown in FIG.
【００７２】この切換スイッチ回路１００において、１
０１〜１０６はエンハンスメント形のｎＭＯＳトランジ
スタ、１０７は抵抗、１０８、１０９はインバータ、１
１０、１１１はＡＮＤ回路、１１２はＯＲ回路である。In this changeover switch circuit 100, 1
01 to 106 are enhancement type nMOS transistors, 107 is a resistor, 108 and 109 are inverters, 1
Reference numerals 10 and 111 are AND circuits, and 112 is an OR circuit.
【００７３】この第２実施例においては、クロックＣＬ
Ｋのサイクル時間ｔCLKが１０ｎｓ、９ｎｓ、８ｎｓ、
７ｎｓ、６ｎｓ、５ｎｓの場合には、ラッチ回路４１〜
４６のいずれかの出力がＨレベルとなる。In the second embodiment, the clock CL
K cycle time t CLK is 10 ns, 9 ns, 8 ns,
In the case of 7 ns, 6 ns, and 5 ns, the latch circuits 41 to
One of the outputs of 46 becomes H level.
【００７４】この結果、図１３に示すように、インバー
タ１０８の入力＝Ｌレベル、インバータ１０８の出力＝
Ｈレベル、インバータ１０９の出力はＬレベルになり、
ＡＮＤ回路１１１の出力はＬレベルに固定される。As a result, as shown in FIG. 13, the input of the inverter 108 = L level, the output of the inverter 108 =
H level, the output of the inverter 109 becomes L level,
The output of the AND circuit 111 is fixed to the L level.
【００７５】したがって、この場合には、ＡＮＤ回路１
１０はインバータ８２の出力に対して非反転回路として
動作し、ＯＲ回路１１２はＡＮＤ回路１１０の出力に対
して非反転回路として動作するので、内部クロック生成
回路５９によって生成される内部クロックＩＮＴ−ＣＬ
Ｋがデータ出力回路１２に供給される。Therefore, in this case, the AND circuit 1
Since 10 operates as a non-inverting circuit with respect to the output of the inverter 82, and the OR circuit 112 operates as a non-inverting circuit with respect to the output of the AND circuit 110, the internal clock INT-CL generated by the internal clock generating circuit 59.
K is supplied to the data output circuit 12.
【００７６】これに対して、クロックＣＬＫのサイクル
時間ｔCLKが１０ｎｓよりも長い場合、たとえば、１２
ｎｓの場合は、図１４に示すように、ラッチ回路４１〜
４６の出力、Ｎ１４〜１９はすべてＬレベルとなり、ノ
ードＮ１４〜１９＝Ｌレベルとなる。On the other hand, when the cycle time t CLK of the clock CLK is longer than 10 ns, for example, 12
In the case of ns, as shown in FIG.
The outputs of 46, N14 to 19, are all at the L level, and the nodes N14 to 19 = L level.
【００７７】この結果、図１５に示すように、ｎＭＯＳ
トランジスタ７６〜８１＝ＯＦＦ、ｎＭＯＳトランジス
タ１０１〜１０６＝ＯＦＦとなり、インバータ８２の入
力＝Ｈレベル、インバータ８２の出力＝Ｌレベル、イン
バータ１０８の入力＝Ｈレベル、インバータ１０８の出
力＝Ｌレベル、インバータ１０９の出力＝Ｈレベルとな
る。As a result, as shown in FIG.
Transistors 76 to 81 = OFF, nMOS transistors 101 to 106 = OFF, input of inverter 82 = H level, output of inverter 82 = L level, input of inverter 108 = H level, output of inverter 108 = L level, inverter 109 Output = H level.
【００７８】したがって、ＡＮＤ回路１１０の出力はＬ
レベルに固定され、ＡＮＤ回路１１１はワンショットパ
ルス発生回路１５から出力されるワンショットパルスに
対して非反転回路として動作し、ＯＲ回路１１２はＡＮ
Ｄ回路１１１の出力に対して非反転回路として動作す
る。Therefore, the output of the AND circuit 110 is L
The AND circuit 111 operates as a non-inverting circuit with respect to the one-shot pulse output from the one-shot pulse generation circuit 15, while the OR circuit 112 is fixed to the level AN.
The output of the D circuit 111 operates as a non-inverting circuit.
【００７９】この結果、この場合には、ワンショットパ
ルス発生回路１５から出力されるワンショットパルス、
即ち、サイクル時間及び立ち上がりのタイミングをクロ
ックＣＬＫと同一とする信号がデータ出力回路に供給さ
れる。As a result, in this case, the one-shot pulse output from the one-shot pulse generating circuit 15
That is, a signal having the same cycle time and rising timing as the clock CLK is supplied to the data output circuit.
【００８０】したがって、この第２実施例によれば、デ
ータ転送速度を１００ＭＨz、１１１ＭＨz、１２５ＭＨ
z、１４３ＭＨz、１６７ＭＨz、２００ＭＨz及び１００
ＭＨz以下とする電子装置に使用することができ、第１
実施例以上に利便性の向上を図ることができる。Therefore, according to the second embodiment, the data transfer rates are 100 MHz, 111 MHz and 125 MHz.
z, 143 MHz, 167 MHz, 200 MHz and 100
It can be used for electronic devices below MHz.
It is possible to improve convenience more than the embodiment.
【００８１】第３実施例・・図１６、図１７
図１６は本発明の第３実施例の要部を示す図であり、本
発明の第３実施例が内蔵するデータ出力回路制御回路を
示している。Third Embodiment ... FIG. 16 and FIG. 17 FIG. 16 is a diagram showing a main part of a third embodiment of the present invention, showing a data output circuit control circuit incorporated in the third embodiment of the present invention. ing.
【００８２】即ち、本発明の第３実施例は、図１２に示
すデータ出力回路制御回路の代わりに、図１６に示すデ
ータ出力回路制御回路を設け、その他については、図１
に示す第１実施例と同様に構成したものである。That is, in the third embodiment of the present invention, the data output circuit control circuit shown in FIG. 16 is provided in place of the data output circuit control circuit shown in FIG.
It is configured similarly to the first embodiment shown in FIG.
【００８３】この図１６に示すデータ出力回路制御回路
は、図１２に示すサイクル時間測定回路２２の代わり
に、回路構成の異なるサイクル時間測定回路１１４を設
け、その他については、図１２に示すサイクル時間測定
回路２２と同様に構成したものである。[0083] Data output circuit control circuit shown in FIG. 16, instead of the cycle time measuring circuit 22 shown in FIG. 12, provided with different cycle time measuring circuit 114 of the circuit arrangement, for the rest, the cycle time shown in FIG. 12 It has the same configuration as the measuring circuit 22.
【００８４】このサイクル時間測定回路１１４は、図１
２に示すサイクル時間測定回路２２が設けている遅延回
路２３〜２７の代わりに、回路構成の異なる遅延回路１
１５〜１１９を設けると共に、ＡＮＤ回路１２０〜１２
５と、これら遅延回路１１５〜１１９及びＡＮＤ回路１
２０〜１２５を制御するプログラマブル・データ格納部
１２６を設けている。[0084] The cycle time measurement circuit 114, FIG. 1
In place of the delay circuits 23 to 27 provided in the cycle time measuring circuit 22 shown in FIG. 2 , a delay circuit 1 having a different circuit configuration is provided.
15 to 119 and AND circuits 120 to 12
5, the delay circuits 115 to 119 and the AND circuit 1
A programmable data storage unit 126 for controlling 20 to 125 is provided.
【００８５】ここに、遅延回路１１５〜１１９は、同一
の回路構成とされており、たとえば、遅延回路１１５
は、図１７に示すように構成されている。The delay circuits 115 to 119 have the same circuit configuration, and for example, the delay circuit 115.
Are configured as shown in FIG.
【００８６】図中、１２８は遅延回路、１２９1、１２
９2、１２９2kはインバータ（インバータ１２９3〜１２
９2k-1は図示を省略している）、１３０、１３１はＡＮ
Ｄ回路、１３２はＯＲ回路、ＰＤはプログラマブル・デ
ータ格納部１２６から供給されるプログラマブル・デー
タである。In the figure, 128 is a delay circuit, 129 1 , 12
9 2, 129 2k inverter (inverter 129 3-12
9 2k-1 is not shown), and 130 and 131 are ANs.
D circuit, 132 is an OR circuit, and PD is programmable data supplied from the programmable data storage unit 126.
【００８７】ここに、プログラマブル・データＰＤ＝Ｈ
レベルの場合、ＡＮＤ回路１３０の出力はＬレベルに固
定され、ＡＮＤ回路１３１は遅延回路１２８の出力に対
して非反転回路として動作し、この場合には、遅延回路
１２８の出力が次段回路に供給される。Programmable data PD = H
In the case of the level, the output of the AND circuit 130 is fixed to the L level, and the AND circuit 131 operates as a non-inverting circuit with respect to the output of the delay circuit 128. In this case, the output of the delay circuit 128 is transferred to the next stage circuit. Supplied.
【００８８】これに対して、プログラマブル・データＰ
Ｄ＝Ｌレベルの場合、ＡＮＤ回路１３１の出力はＬレベ
ルに固定され、ＡＮＤ回路１３０は入力信号に対して非
反転回路として動作し、この場合には、入力信号がその
まま次段回路に供給される。On the other hand, programmable data P
When D = L level, the output of the AND circuit 131 is fixed to L level, and the AND circuit 130 operates as a non-inverting circuit with respect to the input signal. In this case, the input signal is directly supplied to the next stage circuit. It
【００８９】そこで、この第３実施例においては、ウエ
ハ時に行う試験、いわゆる、ウエハプロビング試験で、
遅延回路１１５〜１１９の遅延時間を測定し、遅延回路
として使用するものを選択するようにし、ＡＮＤ回路１
２０〜１２５のうち、必要なＡＮＤ回路の出力をＬレベ
ルに固定するようにする。Therefore, in the third embodiment, a test performed at the time of wafer, that is, a so-called wafer probing test,
The delay time of the delay circuits 115 to 119 is measured and the one used as the delay circuit is selected.
Of 20 to 125, the necessary output of the AND circuit is fixed to the L level.
【００９０】この第３実施例によれば、データ転送速度
を１００ＭＨz、１１１ＭＨz、１２５ＭＨz、１４３Ｍ
Ｈz、１６７ＭＨz、２００ＭＨz及び１００ＭＨz以下と
する電子装置に使用することができ、第１実施例以上に
利便性の向上を図ることができると共に、遅延回路１１
５〜１１９のトリミングを行うことができる。According to the third embodiment, the data transfer rates are 100 MHz, 111 MHz, 125 MHz and 143 MHz.
It can be used for an electronic device having a frequency of Hz, 167 MHz, 200 MHz and 100 MHz or less, and the convenience can be improved more than in the first embodiment, and the delay circuit 11 can be used.
The trimming of 5 to 119 can be performed.
【００９１】[0091]
【発明の効果】以上のように、本発明によれば、遅延回
路を利用して、外部クロックのサイクル時間を測定し、
サイクル時間を外部クロックと同一とし、立ち上がり又
は立ち下がりのタイミングを、外部クロックよりも、
「所定の時間−外部クロックのサイクル時間」だけ早く
する内部クロックをデータ出力回路に供給するようにし
たことにより、一定の範囲であれば、外部クロックのサ
イクル時間が異なっても、セットアップ時間として同一
時間を確保することができるので、データ転送速度を異
にする電子装置に適用でき、利便性の向上を図ることが
できる。As described above , according to the present invention, the delay time is used to measure the cycle time of the external clock ,
The cycle time was the external clock and the same, the timing of the rise or fall, than the external clock,
By supplying the internal clock to the data output circuit that is advanced by "predetermined time-cycle time of external clock ", the setup time is the same even if the cycle time of the external clock is different within a certain range. Since time can be secured, it can be applied to electronic devices having different data transfer rates, and convenience can be improved.
【図１】本発明の第１実施例の要部を示す回路図であ
る。FIG. 1 is a circuit diagram showing a main part of a first embodiment of the present invention.
【図２】本発明の第１実施例が内蔵しているデータ出力
回路制御回路を示す回路図である。FIG. 2 is a circuit diagram showing a data output circuit control circuit incorporated in the first embodiment of the present invention.
【図３】本発明の第１実施例が内蔵しているデータ出力
回路制御回路が設けているワンショットパルス発生回路
を示す回路図である。FIG. 3 is a circuit diagram showing a one-shot pulse generation circuit provided in a data output circuit control circuit incorporated in the first embodiment of the present invention.
【図４】本発明の第１実施例が内蔵しているデータ出力
回路制御回路が設けている遅延回路を示す回路図であ
る。FIG. 4 is a circuit diagram showing a delay circuit provided in a data output circuit control circuit incorporated in the first embodiment of the present invention.
【図５】本発明の第１実施例が内蔵しているデータ出力
回路制御回路が設けているラッチ回路を示す回路図であ
る。FIG. 5 is a circuit diagram showing a latch circuit provided in a data output circuit control circuit incorporated in the first embodiment of the present invention.
【図６】本発明の第１実施例が内蔵しているデータ出力
回路を示す回路図である。FIG. 6 is a circuit diagram showing a data output circuit incorporated in the first embodiment of the present invention.
【図７】本発明の第１実施例が内蔵しているデータ出力
回路の動作を示す回路図である。FIG. 7 is a circuit diagram showing an operation of a data output circuit incorporated in the first embodiment of the present invention.
【図８】本発明の第１実施例が内蔵しているデータ出力
回路の動作を示す回路図である。FIG. 8 is a circuit diagram showing an operation of a data output circuit incorporated in the first embodiment of the present invention.
【図９】本発明の第１実施例のデータ出力時の動作波形
図である。FIG. 9 is an operation waveform diagram when outputting data according to the first embodiment of this invention.
【図１０】本発明の第１実施例のデータ出力時の動作波
形図である。FIG. 10 is an operation waveform diagram when outputting data according to the first embodiment of this invention.
【図１１】本発明の第１実施例のデータ出力時の動作波
形図である。FIG. 11 is an operation waveform diagram when outputting data according to the first embodiment of this invention.
【図１２】本発明の第２実施例の要部（本発明の第２実
施例が内蔵するデータ出力回路制御回路）を示す回路図
である。FIG. 12 is a circuit diagram showing a main part (a data output circuit control circuit incorporated in the second embodiment of the present invention) of the second embodiment of the present invention.
【図１３】本発明の第２実施例の要部（本発明の第２実
施例が内蔵するデータ出力回路制御回路）のデータ出力
時の動作を示す回路図である。FIG. 13 is a circuit diagram showing an operation of a main part of the second embodiment of the present invention (a data output circuit control circuit incorporated in the second embodiment of the present invention) during data output.
【図１４】本発明の第２実施例の要部（本発明の第２実
施例が内蔵するデータ出力回路制御回路）のデータ出力
時の動作波形図である。FIG. 14 is an operation waveform diagram at the time of data output of a main part (a data output circuit control circuit incorporated in the second embodiment of the present invention) of the second embodiment of the present invention.
【図１５】本発明の第２実施例の要部（本発明の第２実
施例が内蔵するデータ出力回路制御回路）のデータ出力
時の動作を示す回路図である。FIG. 15 is a circuit diagram showing an operation of a main part of the second embodiment of the present invention (a data output circuit control circuit incorporated in the second embodiment of the present invention) during data output.
【図１６】本発明の第３実施例の要部（本発明の第３実
施例が内蔵するデータ出力回路制御）を示す回路図であ
る。FIG. 16 is a circuit diagram showing a main part of a third embodiment of the present invention (control of a data output circuit incorporated in the third embodiment of the present invention).
【図１７】本発明の第３実施例が内蔵するデータ出力回
路制御が設けているトリミング可能な遅延回路を示す回
路図である。FIG. 17 is a circuit diagram showing a delay circuit which can be trimmed and which is provided in the data output circuit control incorporated in the third embodiment of the present invention.
【図１８】電子装置の一例の一部分を示す回路図であ
る。FIG. 18 is a circuit diagram showing a part of an example of an electronic device.
【図１９】図１８に示すＳＤＲＡＭのデータ出力時の動
作波形を示す図である。19 is a diagram showing operation waveforms at the time of data output of the SDRAM shown in FIG.
【図２０】図１８に示すＳＤＲＡＭのデータ出力時の動
作波形を示す波形図である。20 is a waveform diagram showing operation waveforms of the SDRAM shown in FIG. 18 when outputting data.
（図１） １０ クロック入力端子 １３ データ出力端子 (Fig. 1) 10 Clock input terminal 13 Data output terminal
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−218820（ＪＰ，Ａ) 特開 平２−250108（ＪＰ，Ａ) 特開 昭61−70831（ＪＰ，Ａ) 特開 昭62−100824（ＪＰ，Ａ) 特開 平６−215575（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/04 - 1/12 G06F 12/00 - 12/06 G06F 13/16 - 13/18 G11C 11/407 H04L 7/00 ─────────────────────────────────────────────────── --- Continuation of the front page (56) References JP-A-5-218820 (JP, A) JP-A-2-250108 (JP, A) JP-A 61-70831 (JP, A) JP-A 62- 100824 (JP, A) JP-A-6-215575 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) G06F 1/04-1/12 G06F 12/00-12/06 G06F 13/16-13/18 G11C 11/407 H04L 7/00
Claims (8)
のタイミングで所定のパルス幅のワンショットパルスを
発生するワンショットパルス発生回路と、このワンショ
ットパルス発生回路から出力されるワンショットパルス
を介して前記外部クロックのサイクル時間を測定するサ
イクル時間測定回路と、このサイクル時間測定回路によ
る測定結果及び前記ワンショットパルス発生回路から出
力されるワンショットパルスに基づいて、サイクル時間
を前記外部クロックと同一とし、立ち上がり又は立ち下
がりのタイミングを、前記外部クロックよりも、所定の
時間から前記外部クロックのサイクル時間を減じた時間
だけ早くする内部クロックを生成する内部クロック生成
回路とを設けてなるデータ出力回路制御回路と、このデ
ータ出力回路制御回路から出力される前記内部クロック
が供給され、前記内部クロックの立ち上がり又は立ち下
がりのタイミングから所定の遅延時間を経過してデータ
を出力するデータ出力回路とを設けて構成されているこ
とを特徴とする半導体装置。1. A one-shot pulse generating circuit that generates a one-shot pulse having a predetermined pulse width at the rising or falling timing of an external clock , and the one-shot pulse output from the one-shot pulse generating circuit. A cycle time measuring circuit for measuring the cycle time of the external clock , based on the one shot pulse output from the measurement result and the one shot pulse generating circuit by the cycle time measuring circuit, the cycle time is the same as the external clock , the timing of rising or falling, the external clock than, the internal clock generating circuit and the data output circuit control circuit formed by providing a for generating an internal clock to speed by the time obtained by subtracting the cycle time of the external clock from a predetermined time And this data output circuit control And a data output circuit that outputs the data after a predetermined delay time has elapsed from the rising or falling timing of the internal clock. Semiconductor device.
ョットパルス発生回路から出力されるワンショットパル
スを遅延する第１の遅延回路と、この第１の遅延回路か
ら出力されるワンショットパルスを遅延する直列接続さ
れた複数の第２の遅延回路とを有し、前記第１の遅延回
路及び前記複数の第２の遅延回路の出力を検出すること
により、前記外部クロックのサイクル時間を測定するよ
うに構成されていることを特徴とする請求項１記載の半
導体装置。2. The cycle time measuring circuit delays a one-shot pulse output from the one-shot pulse generating circuit and a first delay circuit delaying the one-shot pulse output from the first delay circuit. And a plurality of second delay circuits connected in series to detect the output of the first delay circuit and the plurality of second delay circuits to measure the cycle time of the external clock. The semiconductor device according to claim 1, wherein the semiconductor device is configured as follows.
ョットパルス発生回路から出力されるワンショットパル
スを遅延する第１の遅延回路と、この第１の遅延回路か
ら出力されるワンショットパルスを遅延する直列接続さ
れた複数の第２の遅延回路と、前記第１の遅延回路及び
前記複数の第２の遅延回路の出力のそれぞれと前記ワン
ショットパルス発生回路から出力されるワンショットパ
ルスとを論理積処理する複数の論理積回路と、これら複
数の論理積回路の出力をラッチする複数のラッチ回路と
を設けて構成されていることを特徴とする請求項１記載
の半導体装置。3. The cycle time measuring circuit delays a one-shot pulse output from the one-shot pulse generating circuit and a first delay circuit delaying the one-shot pulse output from the first delay circuit. A plurality of second delay circuits connected in series, each of the outputs of the first delay circuit and the plurality of second delay circuits, and the one-shot pulse output from the one-shot pulse generating circuit. 2. The semiconductor device according to claim 1, further comprising a plurality of AND circuits for performing a multiplication process and a plurality of latch circuits for latching outputs of the plurality of AND circuits.
前記第２の遅延回路よりも長くし、かつ、前記ワンショ
ットパルス発生回路から出力されるワンショットパルス
を遅延する直列接続されてなる複数の第３の遅延回路
と、前記ワンショットパルス発生回路から出力されるワ
ンショットパルス及び前記複数の第３の遅延回路のそれ
ぞれの出力と前記複数のラッチ回路のそれぞれの出力と
のうち、所定のもの同士を論理積処理する複数の論理積
回路と、ドレインを共通接続され、ソースを接地され、
かつ、前記複数の論理積回路のそれぞれの出力によって
導通、非導通が制御される複数の電界効果トランジスタ
と、これら複数の電界効果トランジスタの共通接続され
たドレインが入力端に接続されたインバータとからな
り、このインバータの出力端に前記内部クロックを得る
ように構成されていることを特徴とする請求項３記載の
半導体装置。4. A plurality of the internal clock generation circuits, which are connected in series and have a delay time longer than that of the second delay circuit and delay the one-shot pulse output from the one-shot pulse generation circuit. Of the third delay circuit, the one-shot pulse output from the one-shot pulse generation circuit, the respective outputs of the plurality of third delay circuits, and the respective outputs of the plurality of latch circuits. A plurality of AND circuits that perform AND processing of things, the drain is commonly connected, the source is grounded,
In addition, a plurality of field effect transistors whose conduction and non-conduction are controlled by respective outputs of the plurality of AND circuits, and an inverter in which the commonly connected drains of the plurality of field effect transistors are connected to input terminals 4. The semiconductor device according to claim 3 , wherein the output terminal of the inverter is configured to obtain the internal clock.
定の時間よりも短い場合には、前記内部クロック生成回
路から出力される内部クロックを前記データ出力回路に
供給し、前記外部クロックのサイクル時間が前記所定の
時間よりも長い場合には、前記ワンショットパルス発生
回路から出力されるワンショットパルスを前記データ出
力回路に供給する切換スイッチ回路を設けて構成されて
いることを特徴とする請求項４記載の半導体装置。5. When the cycle time of the external clock is shorter than the predetermined time, the internal clock output from the internal clock generation circuit is supplied to the data output circuit, and the cycle time of the external clock is increased. If longer than the predetermined time, according to claim 4, characterized in that it is constituted by providing the switch circuit to supply one-shot pulse output from the one-shot pulse generating circuit to the data output circuit The semiconductor device described.
延回路又は略遅延のない非反転回路として動作するよう
に構成され、かつ、直列接続された複数の第４のゲート
回路からなり、前記制御信号により遅延時間を可変する
ことができるように構成されていることを特徴とする請
求項２又は３記載の半導体装置。6. The first delay circuit is configured to operate as a delay circuit or a substantially nondelayed non-inverting circuit by a control signal, and includes a plurality of fourth gate circuits connected in series, The contract is characterized in that the delay time can be varied by the control signal.
The semiconductor device according to claim 2 or 3 .
遅延時間と、前記複数の第２の遅延回路の遅延時間との
合計値であることを特徴とする請求項２又は３記載の半
導体装置。Wherein said predetermined time is the delay time of the first delay circuit, according to claim 2 or 3, wherein the the sum value of the delay time of the plurality of second delay circuits Semiconductor device.
数の第２の遅延回路の合計の遅延時間との合計値と、前
記複数の第３の遅延回路の合計の遅延時間とは、一致す
ることを特徴とする請求項４記載の半導体装置。8. A total value of a delay time of the first delay circuit and a total delay time of the plurality of second delay circuits, and a total delay time of the plurality of third delay circuits. 5. The semiconductor device according to claim 4 , wherein the two match.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04956994A JP3443923B2 (en) | 1994-03-18 | 1994-03-18 | Semiconductor device |
| KR1019950003010A KR0158762B1 (en) | 1994-02-17 | 1995-02-17 | Semiconductor device |
| US08/892,066 US5767712A (en) | 1994-02-17 | 1997-07-14 | Semiconductor device |
| US09/014,976 US6009039A (en) | 1994-02-17 | 1998-01-28 | Semiconductor device |
| KR1019980014673A KR0158797B1 (en) | 1994-02-17 | 1998-04-24 | Semiconductor integrated circuit |
| KR1019980014672A KR0158798B1 (en) | 1994-02-17 | 1998-04-24 | Synchronous memory device |
| KR1019980014674A KR0183416B1 (en) | 1994-02-17 | 1998-04-24 | Synchronous semiconductor memory device and semiconductor integrated circuit |
| US09/517,338 US6166992A (en) | 1994-02-17 | 2000-03-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04956994A JP3443923B2 (en) | 1994-03-18 | 1994-03-18 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07262076A JPH07262076A (en) | 1995-10-13 |
| JP3443923B2 true JP3443923B2 (en) | 2003-09-08 |
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ID=12834848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04956994A Expired - Lifetime JP3443923B2 (en) | 1994-02-17 | 1994-03-18 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3443923B2 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3410922B2 (en) * | 1996-04-23 | 2003-05-26 | 株式会社東芝 | Clock control circuit |
| TW340262B (en) | 1996-08-13 | 1998-09-11 | Fujitsu Ltd | Semiconductor device, system consisting of semiconductor devices and digital delay circuit |
| JP3363077B2 (en) | 1997-10-06 | 2003-01-07 | 株式会社東芝 | Clock control circuit |
| JP3961195B2 (en) | 2000-05-30 | 2007-08-22 | 株式会社東芝 | Semiconductor integrated circuit |
| KR100382985B1 (en) * | 2000-12-27 | 2003-05-09 | 주식회사 하이닉스반도체 | Data output circuit of semiconductor memory and method thereof |
| JP2007128646A (en) * | 2006-12-19 | 2007-05-24 | Renesas Technology Corp | Semiconductor memory device |
| JP5102800B2 (en) | 2009-04-15 | 2012-12-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Semiconductor memory device |
-
1994
- 1994-03-18 JP JP04956994A patent/JP3443923B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07262076A (en) | 1995-10-13 |
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