JP3437423B2 - Recording head and recording apparatus using the recording head - Google Patents
Recording head and recording apparatus using the recording headInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、例えばインクを吐
出して記録媒体に記録を行うインクジェット方式の記録
ヘッド及び該記録ヘッドを用いた記録装置に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an ink jet type recording head for recording on a recording medium by ejecting ink, and a recording apparatus using the recording head.
【0002】[0002]
【従来の技術】従来のインクジェット方式の記録ヘッド
の回路構成を図3に示す。図3に示すような記録ヘッド
の電気熱変換素子(ヒータ)とその駆動回路は、例え
ば、特開平5−185594号に開示されているように
半導体プロセス技術を用いて同一基板上に形成されてい
る。2. Description of the Related Art FIG. 3 shows a circuit configuration of a conventional ink jet recording head. The electrothermal conversion element (heater) of the recording head as shown in FIG. 3 and its drive circuit are formed on the same substrate by using a semiconductor process technique as disclosed in, for example, Japanese Patent Laid-Open No. 185594/1993. There is.
【0003】図3に示すように、401は熱エネルギー
を発生するための電気熱変換素子(ヒータ)、符号42
2はヒータ401に所望の電流を供給するためのパワー
トランジスタ、符号424は各ヒータ401に電流を供
給し、記録ヘッドのノズル部からインクを吐出するか否
かを決定する画像データを一時的に格納するシフトレジ
スタ、符号427はシフトレジスタ424に設けられた
転送クロック信号CLKを入力するための転送クロック
入力端子、符号426はヒータ401をON/OFFさ
せる画像データDATAをシリアルに入力する画像デー
タ入力端子、符号423は各ヒータに対する画像データ
を各ヒータ毎に記録保持するためのラッチ回路、符号4
28はラッチ回路423のラッチタイミングをコントロ
ールするためのラッチ信号LTを入力するラッチ信号入
力端子、符号429はヒータ401に電流を流すタイミ
ングを決定するスイッチ、425はヒータに所定の電圧
を印加し電流を供給するための電源ライン、430はヒ
ータ401及びパワートランジスタ422を流れた電流
が流れ込むGNDラインである。As shown in FIG. 3, reference numeral 401 is an electrothermal conversion element (heater) for generating heat energy, which is designated by reference numeral 42.
Reference numeral 2 is a power transistor for supplying a desired current to the heater 401, and reference numeral 424 is for supplying current to each heater 401 to temporarily store image data for determining whether or not to eject ink from the nozzle portion of the recording head. A shift register for storing, reference numeral 427 is a transfer clock input terminal for inputting the transfer clock signal CLK provided in the shift register 424, and reference numeral 426 is image data input for serially inputting image data DATA for turning the heater 401 ON / OFF. A terminal, reference numeral 423, is a latch circuit for recording and holding image data for each heater, for each heater, reference numeral 4
Reference numeral 28 is a latch signal input terminal for inputting a latch signal LT for controlling the latch timing of the latch circuit 423, reference numeral 429 is a switch for deciding the timing of flowing current to the heater 401, and 425 is a current for applying a predetermined voltage to the heater. Is a GND line into which the current flowing through the heater 401 and the power transistor 422 flows.
【0004】また、シフトレジスタ424に格納される
画像データのビット数とパワートランジスタ422の数
とヒータ401の数は同じである。The number of bits of image data stored in the shift register 424, the number of power transistors 422, and the number of heaters 401 are the same.
【0005】図4は、図3に示す記録ヘッドの駆動回路
を駆動するための各種信号のタイミングチャートであ
る。図4を参照して、図3に示す記録ヘッドの駆動回路
について説明する。FIG. 4 is a timing chart of various signals for driving the drive circuit of the recording head shown in FIG. The drive circuit of the recording head shown in FIG. 3 will be described with reference to FIG.
【0006】転送クロック入力端子427には、シフト
レジスタ424に格納される画像データDATAのビッ
ト数分の転送クロック信号CLKが入力される。The transfer clock input terminal 427 receives the transfer clock signal CLK for the number of bits of the image data DATA stored in the shift register 424.
【0007】シフトレジスタ424へのデータ転送は転
送クロック信号CLKの立上がりに同期して行われる。
各ヒータ401をON/OFFさせるための画像データ
DATAは画像データ入力端子426から入力される。
ここで、シフトレジスタ424に格納される画像データ
DATAのビット数とヒータ410及びパワートランジ
スタ422の数が同じであるから、ヒータ401の数の
分だけ転送クロック信号CLKのパルスを入力して画像
データDATAをシフトレジスタ424に転送した後、
ラッチ信号入力端子428にラッチ信号LTを与えて各
ヒータ401に対応した画像データDATAをラッチ回
路423に保持する。Data transfer to the shift register 424 is performed in synchronization with the rising edge of the transfer clock signal CLK.
Image data DATA for turning ON / OFF each heater 401 is input from an image data input terminal 426.
Here, since the number of bits of the image data DATA stored in the shift register 424 and the number of the heaters 410 and the power transistors 422 are the same, as many pulses of the transfer clock signal CLK as the number of the heaters 401 are input to input the image data. After transferring DATA to the shift register 424,
The latch signal LT is given to the latch signal input terminal 428 to hold the image data DATA corresponding to each heater 401 in the latch circuit 423.
【0008】その後、スイッチ429を適当な時間ON
にすれば、スイッチ429がONになっている期間に応
じてパワートランジスタ422及びヒータ401に電源
ライン425から電流が流れ、その電流はGNDライン
430へ流れ込む。この時ヒータ401はインクを吐出
するために必要な熱を発生し、画像データに見合ったイ
ンクが記録ヘッドのノズルから吐出される。After that, the switch 429 is turned on for an appropriate time.
If so, a current flows from the power supply line 425 to the power transistor 422 and the heater 401 according to the period in which the switch 429 is ON, and the current flows into the GND line 430. At this time, the heater 401 generates heat necessary for ejecting ink, and the ink corresponding to the image data is ejected from the nozzle of the recording head.
【0009】以上説明した回路構成は既に特開平8−1
08536号に開示されているが、更に図3に示す回路
構成の改良型として図5に示す回路構成が提案されてい
る。The circuit configuration described above has already been disclosed in Japanese Patent Laid-Open No. 8-1.
Although disclosed in No. 08536, a circuit configuration shown in FIG. 5 is proposed as an improved type of the circuit configuration shown in FIG.
【0010】図5に示すように、符号440はヒータ4
01に所望の電流を供給するためのパワートランジスタ
であり、nMOSトランジスタが用いられている。図3
に示すパワートランジスタはダーリントン接続されたN
PNトランジスタが用いられているが、このような回路
構成では通常シフトレジスタやラッチ回路等の所謂論理
回路にはCMOSゲートが使われるため、これと同時に
NPNトランジスタを形成するにはBi−CMOSプロ
セスを用いることになる。しかしながら、Bi−CMO
Sプロセスはその工程に要するマスク枚数が多く、高価
であるという欠点を持っている。そこで、パワートラン
ジスタとしてNPNトランジスタの代わりにnMOSト
ランジスタを用いれば、論理回路と同様のプロセスにて
製造できるために比較的安いコストで製造できる。以上
説明したものが、所謂CMOSプロセスにより製造され
た記録ヘッドの回路構成である。As shown in FIG. 5, reference numeral 440 is the heater 4.
01 is a power transistor for supplying a desired current, and an nMOS transistor is used. Figure 3
The power transistor shown in is an N connected in Darlington.
Although a PN transistor is used, a CMOS gate is usually used in a so-called logic circuit such as a shift register or a latch circuit in such a circuit configuration. Therefore, at the same time, a Bi-CMOS process is used to form an NPN transistor. Will be used. However, Bi-CMO
The S process has the drawback that it requires a large number of masks for the process and is expensive. Therefore, if an nMOS transistor is used as the power transistor instead of the NPN transistor, the nMOS transistor can be manufactured by a process similar to that of the logic circuit, and therefore the manufacturing cost can be relatively low. What has been described above is the circuit configuration of the recording head manufactured by the so-called CMOS process.
【0011】このCMOSプロセスを用いた回路構成に
おいて、CMOS論理回路に適用される信号は0V/5
VをLo/Hiとするデジタル信号であるため、nMO
Sパワートランジスタのゲートに、5VのHi信号を直
接印加したとしても十分なドライバビリティが得られな
いという問題がある。そこで、ゲート電圧を上昇させて
ドライバビリティを向上する目的で、図5に示す電圧変
換回路451を設けることが提案されている。In the circuit structure using this CMOS process, the signal applied to the CMOS logic circuit is 0V / 5.
Since it is a digital signal in which V is Lo / Hi, nMO
Even if a 5V Hi signal is directly applied to the gate of the S power transistor, there is a problem that sufficient drivability cannot be obtained. Therefore, it has been proposed to provide the voltage conversion circuit 451 shown in FIG. 5 for the purpose of increasing the gate voltage and improving drivability.
【0012】つまり、CMOS論理回路とnMOSトラ
ンジスタからなるパワートランジスタで構成した記録ヘ
ッドでは、CMOS論理回路内の信号の振幅5Vをより
高い電圧に変換した上でnMOSパワートランジスタの
ゲートに供給することによりドライバビリティの向上を
図っている。That is, in the recording head composed of the CMOS logic circuit and the power transistor composed of the nMOS transistor, the amplitude 5V of the signal in the CMOS logic circuit is converted into a higher voltage and then supplied to the gate of the nMOS power transistor. We are working to improve drivability.
【0013】[0013]
【発明が解決しようとする課題】しかしながら、上記従
来技術では、電圧変換回路451内の抵抗452とnM
OSトランジスタ453を組み合わせたインバータのし
きい値が、抵抗452とnMOSトランジスタ453の
ON抵抗との相関関係で決定され、ラッチ回路423や
シフトレジスタ424で用いられるCMOSインバータ
と比較して低く、ノイズに対して弱いという問題があっ
た。特にインクジェット方式のプリンタでは、ヒータ4
01、nMOSパワートランジスタ440を流れた電流
がGNDライン430に流れ込み、GNDラインに大き
なノイズが生じるためにノイズに対して強い回路構成が
求められている。However, in the above conventional technique, the resistor 452 and the nM in the voltage conversion circuit 451 are connected to each other.
The threshold value of the inverter combined with the OS transistor 453 is determined by the correlation between the resistor 452 and the ON resistance of the nMOS transistor 453, and is lower than that of the CMOS inverter used in the latch circuit 423 or the shift register 424, which causes noise. There was a problem of weakness. Especially in an inkjet printer, the heater 4
01, the current flowing through the nMOS power transistor 440 flows into the GND line 430, and a large noise is generated in the GND line. Therefore, a circuit configuration resistant to noise is required.
【0014】更に、上記従来技術では、電圧変換部回路
451内の抵抗452とnMOSトランジスタ453を
組み合わせたインバータにおいて、ラッチ回路423の
画像信号がHiの状態でスイッチ429がONされる
と、その間は電源ライン456から常に一定の電流が抵
抗452とnMOSトランジスタ453を通って流れる
ことになる。この電流は、ラッチ回路423の画像信号
Hiのビットが多くなるほど増加する。現在、インクジ
ェットプリンタは高速・高画質を追及しており、その実
現のためにはヒータの狭ピッチ化、多ノズル化を進める
とともに、同時に吐出するビット数の増加が必要であ
る。同時に吐出するビット数が増加することは、ラッチ
回路423の出力がHiとなるビット数が増加すること
で、即ち電圧変換回路の電源ライン456からGNDラ
イン430に流れる電流が増加することを意味する。こ
の結果、流れる電流により変換電源ライン456の電圧
が電圧降下を起し、多ビット同時オンの時にパワートラ
ンジスタ440のゲートに印加される電圧が低下する。
この結果、パワートランジスタ440のゲートに印加さ
れる電圧はONビット数に依存して変化してしまうため
に、安定したnMOSパワートランジスタの駆動が出来
なくなるという問題点があった。Further, in the above-mentioned conventional technique, in the inverter in which the resistor 452 in the voltage conversion circuit 451 and the nMOS transistor 453 are combined, when the switch 429 is turned on while the image signal of the latch circuit 423 is Hi, the interval is kept. A constant current always flows from the power supply line 456 through the resistor 452 and the nMOS transistor 453. This current increases as the number of bits of the image signal Hi of the latch circuit 423 increases. At present, inkjet printers are pursuing high speed and high image quality, and in order to realize them, it is necessary to increase the number of bits to be ejected at the same time as the heater pitch is narrowed and the number of nozzles is increased. The increase in the number of bits to be discharged at the same time means that the number of bits at which the output of the latch circuit 423 becomes Hi increases, that is, the current flowing from the power supply line 456 to the GND line 430 of the voltage conversion circuit increases. . As a result, the voltage flowing through the conversion power supply line 456 causes a voltage drop due to the flowing current, and the voltage applied to the gate of the power transistor 440 drops when multiple bits are simultaneously turned on.
As a result, since the voltage applied to the gate of the power transistor 440 changes depending on the number of ON bits, there is a problem that the stable driving of the nMOS power transistor cannot be performed.
【0015】本発明は、上述の問題点に鑑みてなされ、
その目的は、nMOSパワートランジスタのドライバビ
リティを向上するための電圧変換回路で用いられるイン
バータのしきい値を高くしてGNDラインのノイズマー
ジンを確保すると共に、オンビット数に依存した電源電
圧の変動を抑制する記録ヘッド及び該記録ヘッドを用い
た記録装置を提供することである。The present invention has been made in view of the above problems,
The purpose is to increase the threshold value of the inverter used in the voltage conversion circuit for improving the drivability of the nMOS power transistor to secure the noise margin of the GND line, and to fluctuate the power supply voltage depending on the number of ON bits. It is an object of the present invention to provide a recording head that suppresses the above and a recording apparatus that uses the recording head.
【0016】[0016]
【課題を解決するための手段】上述の課題を解決し、目
的を達成するために、本発明の記録ヘッドは以下の構成
を備える。即ち、複数の記録素子を有し、該夫々の記録
素子を独立に通電駆動することにより画像データを記録
媒体に記録する記録ヘッドにおいて、電源が供給され、
前記記録素子を通電駆動するためのパワートランジスタ
と、前記夫々の記録素子に対して所定のタイミングで画
像データを出力する出力回路と、電源が供給され、前記
画像データに基づいて該パワートランジスタのゲートに
印加される電圧を変換して通電駆動するためのCMOS
論理回路とを備え、前記CMOS論理回路は、第1のイ
ンバータ回路及び第1のpMOS型素子と、第2のイン
バータ回路及び第2のpMOS型素子とを有し、該第1
のインバータ回路の出力が該第2のpMOS型素子のゲ
ートに接続され、該第2のインバータ回路の出力が該第
1のpMOS型素子のゲートに接続されている。In order to solve the above problems and achieve the object, a recording head of the present invention has the following constitution. That is, in a recording head that has a plurality of recording elements, and that electrically drives each recording element independently to record image data on a recording medium, power is supplied,
A power transistor for energizing and driving the recording element, an output circuit for outputting image data to each of the recording elements at a predetermined timing, and a power supply, and a gate of the power transistor based on the image data CMOS for converting the voltage applied to the transistor and energizing it
A logic circuit, wherein the CMOS logic circuit is a first logic circuit.
The inverter circuit and the first pMOS type element, and the second inverter
A first pMOS-type element and a first pMOS-type element
The output of the inverter circuit of the
Is connected to the second inverter circuit, and the output of the second inverter circuit is
1 is connected to the gate of the pMOS type element .
【0017】上述の課題を解決し、目的を達成するため
に、本発明の記録ヘッドは以下の構成を備える。即ち、
複数の記録素子を有し、該夫々の記録素子を独立に通電
駆動することにより画像データを記録媒体に記録する記
録ヘッドにおいて、電源が供給され、前記記録素子を通
電駆動するためのパワートランジスタと、前記夫々の記
録素子に対して所定のタイミングで画像データを出力す
る出力回路と、電源が供給され、前記画像データに基づ
いて該パワートランジスタのゲートに印加される電圧を
変換して通電駆動するためのCMOS論理回路とを備
え、前記CMOS論理回路は、第1のpMOSトランジ
スタと第1のnMOSトランジスタからなる第1のCM
OSインバータ回路と、第2のpMOSトランジスタ
と、第3のpMOSトランジスタと第2のnMOSトラ
ンジスタからなる第2のCMOSインバータ回路と、第
4のpMOSトランジスタとを有し、前記第2のpMO
Sトランジスタのソースが電源に接続され、該第2のp
MOSトランジスタのドレインが前記第1のpMOSト
ランジスタのソースに接続され、該第1のpMOSトラ
ンジスタのドレインが前記第1のnMOSトランジスタ
のドレインに接続され、該第1のnMOSトランジスタ
のソースが接地され、前記第4のpMOSトランジスタ
のソースが電源に接続され、該第4のpMOSトランジ
スタのドレインが前記第3のpMOSトランジスタのソ
ースに接続され、該第3のpMOSトランジスタのドレ
インが前記第2のnMOSトランジスタのドレインに接
続され、該第2のnMOSトランジスタのソースが接地
され、前記第2のpMOSトランジスタのゲートが前記
第3のpMOSトランジスタのドレインと前記第2のn
MOSトランジスタのドレインとの接続部に接続され、
前記第4のpMOSトランジスタのゲートが前記第1の
pMOSトランジスタのドレインと前記第1のnMOS
トランジスタのドレインとの接続部に接続され、前記第
1のpMOS、nMOSトランジスタのゲートは共通に
画像信号の出力と同じ信号が出力される端子に接続さ
れ、前記第3のpMOS、第2のnMOSトランジスタ
のゲートは共通に画像信号の出力を反転した信号が出力
される端子に接続され、前記第3のpMOS、第2のn
MOSトランジスタのドレインの接続部から前記パワー
トランジスタのゲートに対して画像信号の振幅を変換し
た信号が出力される。In order to solve the above problems and achieve the object, the recording head of the present invention has the following constitution. That is,
In a recording head which has a plurality of recording elements and records image data on a recording medium by independently energizing each recording element, power is supplied and a power transistor for energizing the recording elements. An output circuit that outputs image data to each of the recording elements at a predetermined timing, and a power supply are supplied, and the voltage applied to the gate of the power transistor is converted based on the image data to drive by energization. A first CM including a first pMOS transistor and a first nMOS transistor.
The second pMO transistor includes an OS inverter circuit, a second pMOS transistor, a second CMOS inverter circuit including a third pMOS transistor and a second nMOS transistor, and a fourth pMOS transistor.
The source of the S-transistor is connected to the power supply and the second p
A drain of the MOS transistor is connected to a source of the first pMOS transistor, a drain of the first pMOS transistor is connected to a drain of the first nMOS transistor, and a source of the first nMOS transistor is grounded; The source of the fourth pMOS transistor is connected to the power supply, the drain of the fourth pMOS transistor is connected to the source of the third pMOS transistor, and the drain of the third pMOS transistor is the second nMOS transistor. Is connected to the drain of the second nMOS transistor, the source of the second nMOS transistor is grounded, and the gate of the second pMOS transistor is connected to the drain of the third pMOS transistor and the second nMOS transistor.
Connected to the connection with the drain of the MOS transistor,
The gate of the fourth pMOS transistor is connected to the drain of the first pMOS transistor and the first nMOS.
The gates of the first pMOS and nMOS transistors are connected to the connection with the drain of the transistor, and are commonly connected to a terminal for outputting the same signal as the output of the image signal, and the third pMOS and the second nMOS are connected. The gates of the transistors are commonly connected to a terminal for outputting a signal obtained by inverting the output of the image signal, and the third pMOS and the second n are connected.
A signal obtained by converting the amplitude of the image signal is output from the connection of the drain of the MOS transistor to the gate of the power transistor.
【0018】上述の課題を解決し、目的を達成するため
に、本発明の記録装置は上記特徴を有する記録ヘッドを
搭載する構成とした。In order to solve the above-mentioned problems and to achieve the object, the recording apparatus of the present invention is configured to mount the recording head having the above characteristics.
【0019】[0019]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて添付図面を参照して詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the accompanying drawings.
【0020】[第1の実施形態の回路構成]第1の実施
形態の回路構成について説明する。図1は本発明の第1
の実施形態の回路図である。[Circuit Configuration of First Embodiment] The circuit configuration of the first embodiment will be described. FIG. 1 shows the first of the present invention.
3 is a circuit diagram of the embodiment of FIG.
【0021】図1に示すように、符号121はインクを
吐出するための熱を発生する電気熱変換素子(以下ヒー
タと称す)、符号122はヒータ121に所望の電流を
供給するためのパワートランジスタ、符号124は各ヒ
ータ121に電流を供給し、記録ヘッドのノズルからイ
ンクを吐出するか否かを決定する画像データを一時的に
格納するシフトレジスタ、符号127はシフトレジスタ
124に設けられた転送クロック信号CLKの転送クロ
ック入力端子、符号126はヒータ121をON/OF
Fさせる画像データDATAをシリアルに入力する画像
データ入力端子、符号123は各ヒータ121に対する
画像データを各ヒータ毎に記録保持するためのラッチ回
路、符号128はラッチ回路123にラッチタイミング
をコントロールするためのラッチ信号LTを入力するラ
ッチ信号入力端子、符号129はヒータ121に電流を
流すタイミングを決定するスイッチ、符号131はスイ
ッチ129からのデジタル信号の電圧振幅をより高い電
圧振幅に変換し、パワートランジスタ122のゲートに
供給する電圧変換回路、符号140は電圧変換回路13
1に電源を供給するための電源ライン、130はヒータ
121及びパワートランジスタ122に通電された電流
が流れ込むGNDライン、符号132はラッチ回路12
3からの画像データを反転させ、電圧変換回路131の
一部を構成するCMOSインバータ素子、符号133は
CMOSインバータ素子132で反転された画像データ
をさらに反転させるCMOSインバータ素子、符号13
5、136は夫々pMOS、nMOSトランジスタでC
MOSインバータを構成するものである。符号134は
CMOSインバータ135、136をラッチ回路123
からの出力電圧である5V入力で駆動可能とするために
電源ライン140から供給される電圧を分割するための
バッファ用pMOS、符号138、139及び137は
夫々CMOSインバータ135、136及びバッファ用
pMOS134と対をなすように設けられたnMOS、
pMOS、バッファ用pMOSである。ここで、バッフ
ァ用pMOS134のゲートは、対をなすCMOSイン
バータの出力部であるpMOS138とnMOS139
の接続部に接続されている。また、バッファ用pMOS
137のゲートも同様にpMOS135とnMOS13
6の接続部に接続されている。As shown in FIG. 1, reference numeral 121 is an electrothermal conversion element (hereinafter referred to as a heater) that generates heat for ejecting ink, and reference numeral 122 is a power transistor for supplying a desired current to the heater 121. , Reference numeral 124 is a shift register for supplying electric current to each heater 121 and temporarily storing image data for determining whether or not ink is ejected from the nozzles of the recording head, and reference numeral 127 is a transfer register provided in the shift register 124. A transfer clock input terminal for the clock signal CLK, reference numeral 126 indicates ON / OF of the heater 121.
Image data input terminal for serially inputting image data DATA to be F, reference numeral 123 is a latch circuit for recording and holding image data for each heater 121 for each heater, and reference numeral 128 is for controlling the latch timing to the latch circuit 123. Latch signal input terminal for inputting the latch signal LT of No. 1, reference numeral 129 is a switch for deciding the timing of flowing the current to the heater 121, and reference numeral 131 is for converting the voltage amplitude of the digital signal from the switch 129 into a higher voltage amplitude, and the power transistor A voltage conversion circuit to be supplied to the gate of 122, reference numeral 140 is the voltage conversion circuit 13
1 is a power supply line for supplying power, 130 is a GND line into which the current supplied to the heater 121 and the power transistor 122 flows, and reference numeral 132 is the latch circuit 12.
3 is a CMOS inverter element that inverts the image data to form a part of the voltage conversion circuit 131, and the reference numeral 133 is a CMOS inverter element that further inverts the image data inverted by the CMOS inverter element 132, the reference numeral 13
5, 136 are pMOS and nMOS transistors, respectively, which are C
It constitutes a MOS inverter. Reference numeral 134 indicates the CMOS inverters 135 and 136 and the latch circuit 123.
The buffer pMOSs for dividing the voltage supplied from the power supply line 140 in order to be able to drive with the 5V input which is the output voltage from the device, reference numerals 138, 139 and 137 are the CMOS inverters 135, 136 and the buffer pMOS 134, respectively. NMOS arranged in pairs,
pMOS and buffer pMOS. Here, the gate of the buffer pMOS 134 has a pMOS 138 and an nMOS 139 which are the output parts of the paired CMOS inverter.
Is connected to the connection part of. Also, pMOS for buffer
Similarly, the gate of 137 has pMOS135 and nMOS13.
6 are connected to the connection part.
【0022】[回路動作]ここで、ラッチ回路123か
らの出力がHiの場合の回路動作の説明を行う。[Circuit Operation] Here, the circuit operation when the output from the latch circuit 123 is Hi will be described.
【0023】ラッチ回路123からの出力がHiのと
き、CMOSインバータ素子132の出力はLoとな
り、pMOSトランジスタ138とnMOSトランジス
タ139から構成されるCMOSインバータの入力部に
Loが印加されるが、この時点でバッファ用pMOS1
37のON/OFF状態は不確定であるので、nMOS
パワートランジスタ122のゲートへの印加電圧となる
pMOSトランジスタ138とnMOSトランジスタ1
39からなるCMOSインバータの出力電圧のHi/L
oはバッファ用pMOS137のON/OFF状態に依
存する。このバッファ用pMOS137のゲートは、対
をなすpMOSトランジスタ135とnMOSトランジ
スタ136からなるCMOSインバータの出力部に接続
されている。このpMOSトランジスタ135とnMO
Sトランジスタ136からなるCMOSインバータの入
力部には、ラッチ回路123からCMOSインバータ1
32と133を通過した出力電圧が入力される。尚、こ
こでは、ラッチ回路123からの出力をHiとして説明
しているので、pMOSトランジスタ135、nMOS
トランジスタ136のゲートには夫々論理回路からHi
の入力信号5Vが印加され、nMOSトランジスタ13
6は通電状態になる。pMOSトランジスタ135にも
ゲート電圧5Vが印加されるが、電源ライン140より
供給される電圧が5Vよりも高い場合、pMOSトラン
ジスタ135はON状態となることが考えられる。しか
し、バッファ用pMOS134において電圧降下がある
ために、出力電圧は電源ライン140の電圧よりも低く
なり、この電圧はバッファ用pMOS134、pMOS
トランジスタ135、及びnMOSトランジスタ136
のサイズを変化することで制御できる。従って、バッフ
ァ用pMOS137のゲートに印加されるpMOSトラ
ンジスタ135とnMOSトランジスタ136から構成
されるCMOSインバータの出力電圧は電源ライン14
0の電圧よりも低くでき、この値をバッファ用pMOS
137がONされる値に設定することができる。このよ
うに設定されて、バッファ用pMOS137がONされ
る結果、pMOSトランジスタ138とnMOSトラン
ジスタ139から構成されるCMOSインバータの出力
はHiに確定されて電源ライン140の電圧が印加さ
れ、ラッチ回路123からの入力信号5Vを電源ライン
140から供給される電圧に変換してnMOSパワート
ランジスタ122に供給することができる。また、この
出力電圧は、バッファ用pMOS134のゲートにも接
続されているために、バッファ用pMOS134は瞬時
にOFFとなり、バッファ用pMOS134、pMOS
トランジスタ135、nMOSトランジスタ136に流
れる貫通電流はON/OFFの切り替わりの瞬間にわず
かに流れるだけである。その結果、バッファ用pMOS
137のゲートに印加される電圧は0Vに確定するの
で、バッファ用pMOS137のON状態をより確実に
することができる。When the output from the latch circuit 123 is Hi, the output of the CMOS inverter element 132 becomes Lo, and Lo is applied to the input portion of the CMOS inverter composed of the pMOS transistor 138 and the nMOS transistor 139. For buffer pMOS1
Since the ON / OFF state of 37 is indeterminate, the nMOS
The pMOS transistor 138 and the nMOS transistor 1 which become the voltage applied to the gate of the power transistor 122.
Hi / L of output voltage of CMOS inverter consisting of 39
o depends on the ON / OFF state of the buffer pMOS 137. The gate of the buffer pMOS 137 is connected to the output section of the CMOS inverter including the pMOS transistor 135 and the nMOS transistor 136 forming a pair. This pMOS transistor 135 and nMO
The input portion of the CMOS inverter including the S-transistor 136 includes the latch circuit 123 and the CMOS inverter 1
The output voltage that has passed through 32 and 133 is input. Since the output from the latch circuit 123 is described as Hi here, the pMOS transistor 135, the nMOS
The gate of the transistor 136 is provided with Hi from the logic circuit.
Input signal 5V is applied to the nMOS transistor 13
6 is energized. Although the gate voltage 5V is applied to the pMOS transistor 135, it can be considered that the pMOS transistor 135 is turned on when the voltage supplied from the power supply line 140 is higher than 5V. However, since there is a voltage drop in the buffer pMOS 134, the output voltage becomes lower than the voltage of the power supply line 140, and this voltage is the buffer pMOS 134, pMOS.
Transistor 135 and nMOS transistor 136
It can be controlled by changing the size of. Therefore, the output voltage of the CMOS inverter composed of the pMOS transistor 135 and the nMOS transistor 136 applied to the gate of the buffer pMOS 137 is the power supply line 14
It can be made lower than 0 voltage, and this value can be
It can be set to a value at which 137 is turned on. As a result of being set in this way and turning on the buffer pMOS 137, the output of the CMOS inverter composed of the pMOS transistor 138 and the nMOS transistor 139 is fixed to Hi, the voltage of the power supply line 140 is applied, and the latch circuit 123 outputs the voltage. Input signal 5V can be converted into a voltage supplied from the power supply line 140 and supplied to the nMOS power transistor 122. Further, since this output voltage is also connected to the gate of the buffer pMOS134, the buffer pMOS134 is instantly turned off, and the buffer pMOS134, pMOS134
The penetrating current flowing through the transistor 135 and the nMOS transistor 136 only slightly flows at the moment of switching ON / OFF. As a result, buffer pMOS
Since the voltage applied to the gate of 137 is fixed at 0V, the ON state of the buffer pMOS 137 can be made more reliable.
【0024】また、ラッチ回路123からの出力電圧が
Loの時は、バッファ用pMOS134、CMOSイン
バータ135、136とバッファ用pMOS137、C
MOSインバータ138、139がそれぞれ反対の状態
になり、nMOSパワートランジスタ122のゲートに
出力される信号は0Vとなる。つまり、ラッチ回路12
3の出力がHi(画像データ有り)の場合には、パワー
トランジスタ122のゲートは電源140の電圧が印加
されてパワートランジスタ122はONとなり、ヒータ
101に電流が流れてインク吐出による記録が行われ
る。When the output voltage from the latch circuit 123 is Lo, the pMOS for buffer 134, the CMOS inverters 135 and 136 and the pMOS for buffer 137, C.
The MOS inverters 138 and 139 are in the opposite states, and the signal output to the gate of the nMOS power transistor 122 becomes 0V. That is, the latch circuit 12
When the output of No. 3 is Hi (with image data), the voltage of the power supply 140 is applied to the gate of the power transistor 122, the power transistor 122 is turned on, current flows through the heater 101, and recording by ink ejection is performed. .
【0025】このとき、電源ライン140の電圧をシフ
トレジスタ124及びラッチ回路123の電源電圧であ
る5Vより高く設定しておけば、その電圧がパワートラ
ンジスタ122のゲートに印加されて、パワートランジ
スタ122のドライバビリティを向上させることができ
る。この時の電源ライン140の電圧は任意に設定する
ことが可能であるが、例えばCMOSインバータのブレ
ークダウン耐圧やMOSトランジスタのゲート酸化膜の
絶縁耐圧の許容範囲内で、できるだけ高い電圧に設定す
ることが望ましい。また、ヒータ121への電源ライン
125の電圧と電圧変換回路131の電源ライン140
とを共有することも可能であり、こうすれば電源ライン
を2系統要する必要がなく、所望の特性が得られ、回路
構成が簡略化できる。At this time, if the voltage of the power supply line 140 is set higher than the power supply voltage of 5 V which is the power supply voltage of the shift register 124 and the latch circuit 123, the voltage is applied to the gate of the power transistor 122, and the voltage of the power transistor 122. Drivability can be improved. The voltage of the power supply line 140 at this time can be set arbitrarily, but for example, it should be set as high as possible within the allowable range of breakdown withstand voltage of the CMOS inverter and withstand voltage of the gate oxide film of the MOS transistor. Is desirable. Further, the voltage of the power supply line 125 to the heater 121 and the power supply line 140 of the voltage conversion circuit 131.
It is also possible to share the above, and thus, it is not necessary to provide two power supply lines, desired characteristics can be obtained, and the circuit configuration can be simplified.
【0026】この場合、電圧変換回路131のON/O
FFのしきい値は、電源ライン140の電圧、バッファ
用pMOS134、137、CMOSインバータを構成
するpMOSトランジスタ135、138及びnMOS
トランジスタ136、139のサイズで決定されるた
め、これらを最適化することで任意の値に調節可能であ
る。例えば、バッファ用pMOS134、137のON
抵抗が高くなるようにサイズ決定すれば、しきい値は低
くなり、ON抵抗が低くなるようにすればしきい値は高
くなる。このようにサイズを調整し、例えば2.5V付
近のしきい値とすれば、従来の抵抗とnMOSトランジ
スタからなる電圧変換回路に比較して、高いノイズマー
ジンを確保することができる。In this case, ON / O of the voltage conversion circuit 131
The threshold value of the FF is the voltage of the power supply line 140, the buffer pMOSs 134 and 137, the pMOS transistors 135 and 138 that form the CMOS inverter, and the nMOS.
Since it is determined by the sizes of the transistors 136 and 139, they can be adjusted to any value by optimizing them. For example, turning on the buffer pMOSs 134 and 137
If the resistance is sized to be high, the threshold will be low, and if the ON resistance is low, the threshold will be high. By adjusting the size in this way and setting it to a threshold value near 2.5 V, for example, a high noise margin can be secured as compared with the conventional voltage conversion circuit composed of a resistor and an nMOS transistor.
【0027】[第2の実施形態の回路構成]第2の実施
形態の回路構成について説明する。図2は本発明の第2
の実施形態の回路図である。[Circuit Configuration of Second Embodiment] The circuit configuration of the second embodiment will be described. FIG. 2 shows the second aspect of the present invention.
3 is a circuit diagram of the embodiment of FIG.
【0028】図2に示すように、符号151は、ヒータ
121の電源ライン125から電圧変換回路131の電
源ライン140へ電圧を作り出すための電圧供給回路で
ある。符号152、153は抵抗、符号154はnMO
Sトランジスタ、符号155はnMOSトランジスタ1
54のソースに接続された抵抗で、nMOSトランジス
タ154及び抵抗155によりソースフォロワ型のバッ
ファを形成する。第1の実施形態において、電圧変換回
路131の電源ライン140の電圧は、CMOSインバ
ータのブレークダウン耐圧及びMOSのゲート耐圧を超
えることなく、可能な限り高く設定することが望まし
く、可能ならばヒータの電源ラインと共有してもよいと
述べた。しかしながら、通常、ヒータへの駆動電圧は2
0V以上の高い値に設定される場合が多く、またCMO
Sインバータのブレークダウン耐圧は15V程度までの
プロセスで作られることが多い。またMOSのゲート耐
圧はゲート酸化膜厚に依存するために、ゲート酸化膜の
絶縁耐圧より十分低い電圧とする必要があり、電圧変換
回路の最適な電圧とヒータの駆動電圧とが一致すること
は難しい。更に、電圧変換回路の電源ラインを別に設け
ることは全体のシステムによっては大きな負担となり、
コストアップにつながる場合もある。As shown in FIG. 2, reference numeral 151 is a voltage supply circuit for generating a voltage from the power supply line 125 of the heater 121 to the power supply line 140 of the voltage conversion circuit 131. Reference numerals 152 and 153 are resistors, and reference numeral 154 is nMO.
S-transistor, reference numeral 155 is nMOS transistor 1
The nMOS transistor 154 and the resistor 155 form a source follower type buffer with a resistor connected to the source of 54. In the first embodiment, the voltage of the power supply line 140 of the voltage conversion circuit 131 is preferably set as high as possible without exceeding the breakdown withstand voltage of the CMOS inverter and the gate withstand voltage of the MOS. It may be shared with the power line. However, the driving voltage to the heater is usually 2
It is often set to a high value of 0 V or higher, and the CMO
The breakdown voltage of an S inverter is often made by a process up to about 15V. Moreover, since the gate breakdown voltage of the MOS depends on the gate oxide film thickness, it is necessary to set the voltage sufficiently lower than the insulation breakdown voltage of the gate oxide film, and the optimum voltage of the voltage conversion circuit and the heater driving voltage may not match. difficult. Furthermore, providing a separate power supply line for the voltage conversion circuit is a heavy burden depending on the entire system,
It may lead to higher costs.
【0029】そこで、この第2の実施形態では、抵抗1
52、153の分圧比により、ヒータの電源ライン12
5から任意の電圧を作り出し、これにバッファとしての
nMOSトランジスタ154と抵抗155から構成され
るソースフォロワ回路を接続して、電圧変換回路に供給
することにより、別電源を設けることなく、電圧変換回
路に最適な電圧を供給することを実現したものである。Therefore, in the second embodiment, the resistor 1
The power supply line 12 of the heater is determined by the voltage division ratio of 52 and 153.
5, an arbitrary voltage is generated, a source follower circuit composed of an nMOS transistor 154 as a buffer and a resistor 155 is connected to the voltage, and the voltage is supplied to the voltage conversion circuit. It is possible to supply the optimum voltage for the.
【0030】特に、第2の実施形態の回路構成に対し
て、従来のnMOSトランジスタと抵抗の組み合わせか
らなる電圧変換回路を用いた場合、このnMOSトラン
ジスタがONする時に流れる電流で生じる電圧降下を吸
収するために、バッファとしてnMOSトランジスタを
十分大きくする必要があり、チップサイズの増大が必要
であったが、本発明の回路構成を適用すると、電圧変換
回路の電流は、ON/OFFの切り替わりで瞬時に流れ
るだけなので、従来のように大きなバッファ用のトラン
ジスタを必用とせず、チップサイズが縮小できる。In particular, in the case where the conventional voltage conversion circuit composed of the combination of the nMOS transistor and the resistor is used in the circuit configuration of the second embodiment, the voltage drop caused by the current flowing when the nMOS transistor is turned on is absorbed. In order to achieve this, it was necessary to make the nMOS transistor as a buffer sufficiently large, and it was necessary to increase the chip size. However, when the circuit configuration of the present invention is applied, the current of the voltage conversion circuit is instantaneously switched by ON / OFF switching. It does not require a large buffer transistor as in the past, so the chip size can be reduced.
【0031】以上説明したように、上記第1、第2の実
施形態によれば、ラッチ回路123の出力と、パワーn
MOSトランジスタ122のゲートとの間に、パワーn
MOSトランジスタ122のドライバビリティを向上さ
せる目的で電圧変換回路を設け、その構成を、バッファ
用pMOSトランジスタ134、137と、pMOSト
ランジスタ135、138及びnMOSトランジスタ1
36、139からなるCMOSインバータとし、これら
のサイズを調節することで、高ノイズマージンの電圧変
換回路を実現できる。As described above, according to the first and second embodiments, the output of the latch circuit 123 and the power n
Between the gate of the MOS transistor 122 and the power n
A voltage conversion circuit is provided for the purpose of improving the drivability of the MOS transistor 122, and the voltage conversion circuit is configured to have buffer pMOS transistors 134 and 137, pMOS transistors 135 and 138, and an nMOS transistor 1.
By using CMOS inverters 36 and 139 and adjusting their sizes, a voltage conversion circuit with a high noise margin can be realized.
【0032】更に、電圧変換回路に流れる電流はON/
OFFの切り替わり時に瞬間的に流れるだけであるた
め、オンするビット数に依存せずに安定したヒータ駆動
を実現できる。Further, the current flowing through the voltage conversion circuit is ON /
Since it only flows momentarily when switching OFF, stable heater driving can be realized without depending on the number of bits to be turned ON.
【0033】[インクジェット記録ヘッド用基体]次
に、第1、第2の実施形態の回路構造を有するインクジ
ェット記録ヘッド用基体について説明する。図6は、イ
ンクジェット記録ヘッド用基体の詳細構成を示す斜視図
である。[Inkjet Recording Head Substrate] Next, an inkjet recording head substrate having the circuit structures of the first and second embodiments will be described. FIG. 6 is a perspective view showing the detailed configuration of the inkjet recording head substrate.
【0034】図6に示すように、インクジェット記録ヘ
ッド用基体は、複数の吐出口800に連通した液路80
5を形成するための流路壁部材801と、インク供給口
803を有する天板802とを組み付けることにより、
インクジェット記録方式の記録ヘッド810を構成でき
る。この場合、インク供給口803から注入されるイン
クが内部の共通液室804へ蓄えられて各液路805へ
供給され、その状態で基体808、発熱部806を駆動
することで吐出口800からインクの吐出がなされる。As shown in FIG. 6, the ink jet recording head substrate has a liquid passage 80 communicating with a plurality of ejection ports 800.
By assembling the flow path wall member 801 for forming 5 and the top plate 802 having the ink supply port 803,
An ink jet recording type recording head 810 can be configured. In this case, the ink injected from the ink supply port 803 is stored in the internal common liquid chamber 804 and supplied to each liquid path 805, and in this state, the base 808 and the heat generating portion 806 are driven to eject the ink from the ejection port 800. Is discharged.
【0035】また、図6に示す記録ヘッド810をイン
クジェット記録装置本体に装着し、装置本体から記録ヘ
ッド810へ付与される信号をコントロールすることに
より、高速記録、高画質記録を実現できるインクジェッ
ト記録装置を提供することができる。Further, by mounting the recording head 810 shown in FIG. 6 in the ink jet recording apparatus main body and controlling the signal given from the apparatus main body to the recording head 810, an ink jet recording apparatus capable of realizing high speed recording and high image quality recording. Can be provided.
【0036】[インクジェット記録装置本体]次に、図
6に示す記録ヘッド810を用いたインクジェット記録
装置について説明する。図7は、本発明に係る実施形態
のインクジェット記録装置900を示す外観斜視図であ
る。[Inkjet Recording Device Main Body] Next, an inkjet recording device using the recording head 810 shown in FIG. 6 will be described. FIG. 7 is an external perspective view showing an inkjet recording apparatus 900 according to an embodiment of the present invention.
【0037】図7において、記録ヘッド810は、駆動
モータ901の正逆回転に連動して駆動力伝達ギア90
2、903を介して回転するリードスクリュー904の
螺旋溝921に対して係合するキャリッジ920上に搭
載されており、駆動モータ901の駆動力によってキャ
リッジ920と共にガイド919に沿って矢印a又はb
方向に往復移動可能となっている。不図示の記録媒体給
送装置によってプラテン906上に搬送される記録用紙
P用の紙押え板905は、キャリッジ移動方向に沿って
記録用紙Pをプラテン906に対して押圧する。In FIG. 7, the recording head 810 is driven by a driving force transmission gear 90 in association with the forward and reverse rotations of the driving motor 901.
It is mounted on a carriage 920 that engages with a spiral groove 921 of a lead screw 904 that rotates via a rotary shaft 2, 903, and is driven by a driving force of a driving motor 901 along with a carriage 920 along a guide 919 along an arrow a or b.
It is possible to reciprocate in any direction. The paper pressing plate 905 for the recording paper P that is conveyed onto the platen 906 by the recording medium feeding device (not shown) presses the recording paper P against the platen 906 along the carriage movement direction.
【0038】フォトカプラ907、908は、キャリッ
ジ920に設けられたレバー909のフォトカプラ90
7、908が設けられた領域での存在を確認して駆動モ
ータ901の回転方向の切換等を行うためのホームポジ
ション検知手段である。支持部材910は記録ヘッド8
10の全面をキャップするキャップ部材911を支持
し、吸引手段912はキャップ部材911内を吸引し、
キャップ内開口513を介して記録ヘッド810の吸引
回復を行う。移動部材915は、クリーニングブレード
914を前後方向に移動可能にし、クリーニングブレー
ド914及び移動部材915は、本体支持板916に支
持されている。クリーニングブレード914は、図示の
形態でなく周知のクリーニングブレードが本実施形態に
も適用できることは言うまでもない。また、レバー91
7は、吸引回復の吸引を開始するために設けられ、キャ
リッジ920と係合するカム918の移動に伴って移動
し、駆動モータ901からの駆動力がクラッチ切換等の
公知の伝達手段で移動制御される。記録ヘッド810に
設けられた発熱部806に信号を付与したり、駆動モー
タ901等の各機構の駆動制御を司る記録制御部(不図
示)は、装置本体側に設けられている。The photocouplers 907 and 908 are the photocouplers 90 of the lever 909 provided on the carriage 920.
Home position detecting means for confirming the presence in the area where 7, 908 are provided and for switching the rotation direction of the drive motor 901 and the like. The support member 910 is the recording head 8
10 supports the cap member 911 that caps the entire surface, and the suction means 912 sucks the inside of the cap member 911,
The suction recovery of the recording head 810 is performed through the opening 513 in the cap. The moving member 915 allows the cleaning blade 914 to move in the front-rear direction, and the cleaning blade 914 and the moving member 915 are supported by the main body support plate 916. Needless to say, the cleaning blade 914 is not limited to the illustrated form, but a known cleaning blade can be applied to this embodiment. Also, the lever 91
Reference numeral 7 is provided to start suction for suction recovery, moves with the movement of the cam 918 engaging with the carriage 920, and the driving force from the driving motor 901 is controlled by a known transmission means such as clutch switching. To be done. A recording control unit (not shown) that gives a signal to the heat generating unit 806 provided in the recording head 810 and controls the drive of each mechanism such as the drive motor 901 is provided on the apparatus main body side.
【0039】上述のような構成のインクジェット記録装
置900は、記録媒体給送装置によってプラテン906
上に搬送される記録用紙Pに対し、記録ヘッド810が
記録用紙Pの全幅にわたって往復移動しながら記録を行
うものであり、記録ヘッド810は、前述の各実施形態
の回路構造を有するインクジェット記録ヘッド用基体を
用いて製造されているため、高精度で高速な記録が可能
となる。In the ink jet recording apparatus 900 having the above structure, the platen 906 is provided by the recording medium feeding apparatus.
The recording head 810 performs recording on the recording paper P conveyed above while reciprocating over the entire width of the recording paper P. The recording head 810 is an inkjet recording head having the circuit structure of each of the above-described embodiments. Since it is manufactured using the substrate for use, high-precision and high-speed recording is possible.
【0040】[制御回路の構成]次に、上述した装置の
記録制御を実行するための制御回路の構成について説明
する。図8はインクジェット記録装置900の制御回路
の構成を示すブロック図である。制御回路を示す同図に
おいて、1700は記録信号を入力するインタフェー
ス、1701はMPU、1702はMPU1701が実
行する制御プログラムを格納するプログラムROM、1
703は各種データ(上記記録信号やヘッドに供給され
る記録データ等)を保存しておくダイナミック型のRA
Mである。1704は記録ヘッド1708に対する記録
データの供給制御を行うゲートアレイであり、インタフ
ェース1700、MPU1701、RAM1703間の
データ転送制御も行う。1710は記録ヘッド1708
を搬送するためのキャリアモータ、1709は記録紙搬
送のための搬送モータである。1705はヘッドを駆動
するヘッドドライバ、1706,1707はそれぞれ搬
送モータ1709、キャリアモータ1710を駆動する
ためのモータドライバである。[Structure of Control Circuit] Next, the structure of the control circuit for executing the recording control of the above-mentioned apparatus will be described. FIG. 8 is a block diagram showing the configuration of the control circuit of the inkjet recording apparatus 900. In the figure showing a control circuit, 1700 is an interface for inputting a recording signal, 1701 is an MPU, 1702 is a program ROM for storing a control program executed by the MPU 1701, 1
A dynamic RA 703 stores various data (the above-mentioned recording signals, recording data supplied to the head, etc.).
It is M. A gate array 1704 controls supply of print data to the print head 1708, and also controls data transfer between the interface 1700, the MPU 1701, and the RAM 1703. 1710 is a recording head 1708
1709 is a carrier motor for carrying the recording paper, and 1709 is a carrying motor for carrying the recording paper. Reference numeral 1705 is a head driver for driving the head, and 1706 and 1707 are motor drivers for driving the carry motor 1709 and the carrier motor 1710, respectively.
【0041】上記制御構成の動作を説明すると、インタ
フェース1700に記録信号が入るとゲートアレイ17
04とMPU1701との間で記録信号がプリント用の
記録データに変換される。そして、モータドライバ17
06、1707が駆動されると共に、ヘッドドライバ1
705に送られた記録データに従って記録ヘッドが駆動
され、印字が行われる。The operation of the above control structure will be described. When a recording signal is input to the interface 1700, the gate array 17
The print signal is converted between the print signal 04 and the MPU 1701 to print data for printing. Then, the motor driver 17
06 and 1707 are driven, and the head driver 1
The print head is driven according to the print data sent to 705, and printing is performed.
【0042】以上の説明においては、インクジェット記
録ヘッド用基体をインクジェット方式の記録ヘッドに採
用した例について説明したが、本発明に基づく基体構造
は、たとえば、サーマルヘッド用基体にも応用できるも
のである。In the above description, an example in which the ink jet recording head substrate is used in an ink jet recording head has been described, but the substrate structure according to the present invention can be applied to a thermal head substrate, for example. .
【0043】本発明は、特にインクジェット記録方式の
中でも出願人の提唱する、熱エネルギーを利用してイン
クを吐出する方式の記録ヘッド、記録装置において、優
れた効果をもたらすものである。The present invention provides excellent effects particularly in a recording head and a recording apparatus of the type proposed by the applicant among the ink jet recording systems, which ejects ink by utilizing thermal energy.
【0044】その代表的な構成や原理については、例え
ば、米国特許第4,723,129号明細書、同第4,740,796号明
細書に開示されている基本的な原理を用いて行なうもの
が好ましい。この方法はいわゆるオンデマンド型、コン
ティニュアス型のいずれにも適用可能であるが、特に、
オンデマンド型の場合には、液体(インク)が保持され
ているシートや液路に対応して配置されている電気熱変
換体に、記録情報に対応していて該沸騰を越える急速な
温度上昇を与える少なくとも一つの駆動信号を印加する
ことによって、電気熱変換体に熱エネルギーを発生せし
め、記録ヘッドの熱作用面に膜沸騰させて、結果的にこ
の駆動信号に一対一対応し液体(インク)内の気泡を形
成出来るので有効である。この気泡の成長、収縮により
吐出用開口を介して液体(インク)を吐出させて、少な
くとも一つの滴を形成する。この駆動信号をパルス形状
とすると、即時適切に気泡の成長収縮が行なわれるの
で、特に応答性に優れた液体(インク)の吐出が達成で
き、より好ましい。このパルス形状の駆動信号として
は、米国特許第4,463,359号明細書、同第4,345,262号明
細書に記載されているようなものが適している。なお、
上記熱作用面の温度上昇率に関する発明の米国特許第4,
313,124号明細書に記載されている条件を採用すると、
さらに優れた記録を行なうことができる。With regard to its typical structure and principle, it is preferable to use the basic principle disclosed in, for example, US Pat. Nos. 4,723,129 and 4,740,796. This method is applicable to both so-called on-demand type and continuous type, but in particular,
In the case of the on-demand type, the electrothermal converter arranged corresponding to the sheet or liquid path holding the liquid (ink) has a rapid temperature rise corresponding to the recorded information and exceeding the boiling point. By applying at least one drive signal that gives a heat energy to the electrothermal converter, the film is boiled on the heat-acting surface of the recording head, and as a result, the liquid (ink It is effective because bubbles can be formed inside. The liquid (ink) is ejected through the ejection openings by the growth and contraction of the bubbles to form at least one droplet. It is more preferable to make the driving signal into a pulse shape because bubbles can be grown and contracted immediately and appropriately, and thus a liquid (ink) with excellent responsiveness can be ejected. As the pulse-shaped drive signal, those described in US Pat. Nos. 4,463,359 and 4,345,262 are suitable. In addition,
US Pat. No. 4, of the invention relating to the rate of temperature rise of the heat acting surface,
If the conditions described in the specification of 313,124 are adopted,
Further excellent recording can be performed.
【0045】記録ヘッドの構成としては、上述の各明細
書に開示されているような吐出口、液路、電器熱変換体
の組み合わせ構成(直線状液流路または直角液流路)の
他に熱作用部が屈曲する領域に配置されている構成を開
示する米国特許第4,558,333号明細書、米国特許第4,45
9,600号明細書を用いた構成も本発明に含まれるもので
ある。加えて、複数の電気熱変換体に対して、共通する
スリットを電気熱変換体の吐出部とする構成を開示する
特開昭59年第123670号公報や熱エネルギーの圧
力波を吸収する開口を吐出部に対応させる構成を開示す
る特開昭59年第138461号公報に基づいた構成と
しても本発明は有効である。As the constitution of the recording head, in addition to the combination constitution of the discharge port, the liquid passage, and the electric heat conversion body (the linear liquid passage or the right-angled liquid passage) as disclosed in the above-mentioned respective specifications. U.S. Pat.No. 4,558,333, U.S. Pat.
The structure using the specification of No. 9,600 is also included in the present invention. In addition, Japanese Laid-Open Patent Publication No. 123670/1984, which discloses a configuration in which a common slit is used as a discharge portion of a plurality of electrothermal converters, and an opening for absorbing a pressure wave of thermal energy are provided. The present invention is also effective as a configuration based on JP-A-59-138461, which discloses a configuration corresponding to the ejection portion.
【0046】更に、記録装置が記録出来る最大記録媒体
の幅に対応した長さを有するフルラインタイプの記録ヘ
ッドとしては、上述した明細書に開示されているような
複数記録ヘッドの組み合わせによって、その長さを満た
す構成や一体的に形成された一個の記録ヘッドとしての
構成のいずれでもよいが、本発明は、上述した効果を一
層有効に発揮することができる。Further, as a full line type recording head having a length corresponding to the width of the maximum recording medium which can be recorded by the recording device, a combination of a plurality of recording heads as disclosed in the above-mentioned specification is used. The present invention can exert the above-mentioned effects more effectively, although it may have a configuration satisfying the length or a configuration as one recording head integrally formed.
【0047】[記録ヘッドの別形態]図9に示すよう
に、インクジェット記録ヘッド810は、複数の吐出口
800を有する記録ヘッド部811と、この記録ヘッド
部811に供給するためのインクを保持するインク容器
812とを備える。インク容器812は、境界線Kを境
に記録ヘッド部811に着脱可能に設けられている。イ
ンクジェット記録ヘッド810には、図7に示す記録装
置に搭載された時にキャリッジ側からの電気信号を受け
取るための電気的コンタクト(不図示)が設けられてお
り、この電気信号によってヒータが駆動される。インク
容器812内部には、インクを保持するために繊維質状
若しくは多孔質状のインク吸収体が設けられており、こ
れらのインク吸収体によってインクが保持されている。[Other Form of Recording Head] As shown in FIG. 9, an ink jet recording head 810 holds a recording head portion 811 having a plurality of ejection ports 800 and ink to be supplied to the recording head portion 811. And an ink container 812. The ink container 812 is detachably attached to the recording head unit 811 with the boundary line K as a boundary. The ink jet recording head 810 is provided with an electric contact (not shown) for receiving an electric signal from the carriage side when mounted on the recording apparatus shown in FIG. 7, and the heater is driven by this electric signal. . A fibrous or porous ink absorber is provided inside the ink container 812 to hold the ink, and the ink is held by these ink absorbers.
【0048】これに対して、図7に示すインクジェット
記録ヘッド810は、記録ヘッド部811とインク容器
812とが一体的に構成されている。On the other hand, in the ink jet recording head 810 shown in FIG. 7, the recording head portion 811 and the ink container 812 are integrally formed.
【0049】尚、本発明は、その趣旨を逸脱しない範囲
で上記実施形態を修正又は変更したものに適用可能であ
る。The present invention can be applied to a modification or change of the above embodiment without departing from the spirit of the present invention.
【0050】本発明は、複数の機器(例えばホストコン
ピュータ、インタフェイス機器、リーダ、プリンタな
ど)から構成されるシステムに適用しても、一つの機器
からなる装置(例えば、複写機、ファクシミリ装置等)
に適用してもよい。Even when the present invention is applied to a system composed of a plurality of devices (for example, host computer, interface device, reader, printer, etc.), a device composed of one device (for example, copying machine, facsimile device, etc.) )
May be applied to.
【0051】[0051]
【発明の効果】以上説明したように、本発明によれば、
パワートランジスタのドライバビリティを向上するため
の電圧変換回路で用いられるインバータのしきい値を高
くしてGNDラインのノイズマージンを確保すると共
に、オンビット数に依存した電源電圧の変動を抑制でき
る。As described above, according to the present invention,
It is possible to increase the threshold value of the inverter used in the voltage conversion circuit for improving the drivability of the power transistor to secure the noise margin of the GND line and suppress the fluctuation of the power supply voltage depending on the number of ON bits.
【0052】[0052]
【図1】本発明の第1の実施形態の回路図である。FIG. 1 is a circuit diagram of a first embodiment of the present invention.
【図2】本発明の第2の実施形態の回路図である。FIG. 2 is a circuit diagram of a second embodiment of the present invention.
【図3】従来のインクジェット方式の記録ヘッドの回路
構成を示す図である。FIG. 3 is a diagram showing a circuit configuration of a conventional inkjet recording head.
【図4】図3に示す記録ヘッドの駆動回路を駆動するた
めの各種信号のタイミングチャートである。FIG. 4 is a timing chart of various signals for driving the drive circuit of the recording head shown in FIG.
【図5】従来のインクジェット方式の記録ヘッドの回路
構成を示す図である。FIG. 5 is a diagram showing a circuit configuration of a conventional inkjet recording head.
【図6】インクジェット記録ヘッド用基体の詳細構成を
示す斜視図である。FIG. 6 is a perspective view showing a detailed configuration of a substrate for an inkjet recording head.
【図7】本発明に係る実施形態のインクジェット記録装
置を示す外観斜視図である。FIG. 7 is an external perspective view showing an inkjet recording apparatus according to an embodiment of the present invention.
【図8】インクジェット記録装置の制御回路の構成を示
すブロック図である。FIG. 8 is a block diagram showing a configuration of a control circuit of the inkjet recording apparatus.
【図9】図7に示すインクジェット記録ヘッドの別形態
を説明する外観斜視図である。9 is an external perspective view illustrating another form of the inkjet recording head shown in FIG. 7. FIG.
121…ヒータ 122…nMOSパワートランジスタ 123…ラッチ回路 124…シフトレジスタ 131…電圧変換回路 151…電圧発生回路 121 ... Heater 122 ... nMOS power transistor 123 ... Latch circuit 124 ... Shift register 131 ... Voltage conversion circuit 151 ... Voltage generation circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−88124(JP,A) 特開 平10−151746(JP,A) 特開 昭60−61271(JP,A) 特開 昭59−214668(JP,A) (58)調査した分野(Int.Cl.7,DB名) B41J 2/05 B41J 2/01 ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-11-88124 (JP, A) JP-A-10-151746 (JP, A) JP-A-60-61271 (JP, A) JP-A-59- 214668 (JP, A) (58) Fields surveyed (Int.Cl. 7 , DB name) B41J 2/05 B41J 2/01
Claims (8)
子を独立に通電駆動することにより画像データを記録媒
体に記録する記録ヘッドにおいて、 電源が供給され、前記記録素子を通電駆動するためのパ
ワートランジスタと、 前記夫々の記録素子に対して所定のタイミングで画像デ
ータを出力する出力回路と、 電源が供給され、前記画像データに基づいて該パワート
ランジスタのゲートに印加される電圧を変換して通電駆
動するためのCMOS論理回路とを備え、 前記CMOS論理回路は、第1のインバータ回路及び第
1のpMOS型素子と、第2のインバータ回路及び第2
のpMOS型素子とを有し、該第1のインバータ回路の
出力が該第2のpMOS型素子のゲートに接続され、該
第2のインバータ回路の出力が該第1のpMOS型素子
のゲートに接続されていることを特徴とする記録ヘッ
ド。1. A recording head having a plurality of recording elements, wherein each recording element is independently energized to record image data on a recording medium, and power is supplied to energize the recording elements. Power transistor, an output circuit that outputs image data to each of the recording elements at a predetermined timing, and power is supplied to convert the voltage applied to the gate of the power transistor based on the image data. And a CMOS logic circuit for energizing and driving the same. The CMOS logic circuit comprises a first inverter circuit and a first inverter circuit.
1 pMOS type element, second inverter circuit and second
And a pMOS type element of
The output is connected to the gate of the second pMOS-type device,
The output of the second inverter circuit is the first pMOS type element.
A recording head characterized in that it is connected to the gate of .
タを反転して前記第2のインバータ回路に入力する第1
のCMOSインバータ素子と、該反転された画像データ
を再度反転して前記第1のインバータ回路に入力する第
2のCMOSインバータ素子とを更に備えることを特徴
とする請求項1に記載の記録ヘッド。2. The first and second CMOS logic circuits invert the image data and input the inverted image data to the second inverter circuit.
2. The recording head according to claim 1 , further comprising: the CMOS inverter element of 1 ), and a second CMOS inverter element that inverts the inverted image data again and inputs the inverted image data to the first inverter circuit.
パワートランジスタに供給される電源と、前記CMOS
論理回路に供給される電源とを共通化することを特徴と
する請求項1又は2に記載の記録ヘッド。3. A power supply supplied to the power transistor for energizing the recording element, and the CMOS.
Recording head according to claim 1 or 2, characterized in that a common and power supplied to the logic circuit.
源に接続され、前記CMOS論理回路に供給される電源
電圧を生成する電圧生成回路を更に具備することを特徴
とする請求項3に記載の記録ヘッド。4. The recording head according to claim 3 , further comprising a voltage generation circuit connected to a power supply supplied to the power transistor and generating a power supply voltage supplied to the CMOS logic circuit. .
録を行うインクジェット記録ヘッドであることを特徴と
する請求項1に記載の記録ヘッド。5. The recording head according to claim 1, wherein the recording head is an inkjet recording head that performs recording by ejecting ink.
してインクを吐出する記録ヘッドであって、インクに与
える熱エネルギーを発生するための熱エネルギー変換体
を備えていることを特徴とする請求項5に記載の記録ヘ
ッド。6. The recording head is a recording head which ejects ink by utilizing thermal energy, and is provided with a thermal energy converter for generating thermal energy applied to the ink. Item 5. The recording head according to item 5 .
子を独立に通電駆動することにより画像データを記録媒
体に記録する記録ヘッドにおいて、 電源が供給され、前記記録素子を通電駆動するためのパ
ワートランジスタと、 前記夫々の記録素子に対して所定のタイミングで画像デ
ータを出力する出力回路と、 電源が供給され、前記画像データに基づいて該パワート
ランジスタのゲートに印加される電圧を変換して通電駆
動するためのCMOS論理回路とを備え、 前記CMOS論理回路は、第1のpMOSトランジスタ
と第1のnMOSトランジスタからなる第1のCMOS
インバータ回路と、第2のpMOSトランジスタと、第
3のpMOSトランジスタと第2のnMOSトランジス
タからなる第2のCMOSインバータ回路と、第4のp
MOSトランジスタとを有し、 前記第2のpMOSトランジスタのソースが電源に接続
され、該第2のpMOSトランジスタのドレインが前記
第1のpMOSトランジスタのソースに接続され、該第
1のpMOSトランジスタのドレインが前記第1のnM
OSトランジスタのドレインに接続され、該第1のnM
OSトランジスタのソースが接地され、 前記第4のpMOSトランジスタのソースが電源に接続
され、該第4のpMOSトランジスタのドレインが前記
第3のpMOSトランジスタのソースに接続され、該第
3のpMOSトランジスタのドレインが前記第2のnM
OSトランジスタのドレインに接続され、該第2のnM
OSトランジスタのソースが接地され、 前記第2のpMOSトランジスタのゲートが前記第3の
pMOSトランジスタのドレインと前記第2のnMOS
トランジスタのドレインとの接続部に接続され、 前記第4のpMOSトランジスタのゲートが前記第1の
pMOSトランジスタのドレインと前記第1のnMOS
トランジスタのドレインとの接続部に接続され、 前記第1のpMOS、nMOSトランジスタのゲートは
共通に画像信号の出力と同じ信号が出力される端子に接
続され、 前記第3のpMOS、第2のnMOSトランジスタのゲ
ートは共通に画像信号の出力を反転した信号が出力され
る端子に接続され、 前記第3のpMOS、第2のnMOSトランジスタのド
レインの接続部から前記パワートランジスタのゲートに
対して画像信号の振幅を変換した信号が出力されること
を特徴とする記録ヘッド。7. A recording head having a plurality of recording elements, wherein each recording element is independently energized to record image data on a recording medium, and power is supplied to energize the recording elements. Power transistor, an output circuit that outputs image data to each of the recording elements at a predetermined timing, and power is supplied to convert the voltage applied to the gate of the power transistor based on the image data. And a CMOS logic circuit for energization driving, wherein the CMOS logic circuit is a first CMOS including a first pMOS transistor and a first nMOS transistor.
An inverter circuit, a second pMOS transistor, a second CMOS inverter circuit composed of a third pMOS transistor and a second nMOS transistor, and a fourth pMOS transistor.
A MOS transistor, a source of the second pMOS transistor is connected to a power source, a drain of the second pMOS transistor is connected to a source of the first pMOS transistor, and a drain of the first pMOS transistor. Is the first nM
The first nM is connected to the drain of the OS transistor.
The source of the OS transistor is grounded, the source of the fourth pMOS transistor is connected to the power supply, the drain of the fourth pMOS transistor is connected to the source of the third pMOS transistor, and the source of the third pMOS transistor is connected to the source of the third pMOS transistor. The drain is the second nM
The second nM is connected to the drain of the OS transistor.
The source of the OS transistor is grounded, and the gate of the second pMOS transistor is connected to the drain of the third pMOS transistor and the second nMOS.
A gate of the fourth pMOS transistor is connected to a drain of the transistor, and a gate of the fourth pMOS transistor is connected to a drain of the first pMOS transistor and the first nMOS.
The gates of the first pMOS and nMOS transistors are connected to the connection with the drain of the transistor, and are commonly connected to a terminal that outputs the same signal as the output of the image signal, and the third pMOS and the second nMOS. The gate of the transistor is commonly connected to a terminal for outputting a signal obtained by inverting the output of the image signal, and an image signal is output from the connection part of the drains of the third pMOS and second nMOS transistors to the gate of the power transistor. A recording head characterized in that a signal obtained by converting the amplitude of is output.
記録ヘッドを搭載することを特徴とする記録装置。8. A recording apparatus comprising the recording head according to any one of claims 1 to 7 .
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