JP3431308B2 - Ａｔｍ交換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、交換装置に係わり、特
に複数のインタフェース点を収容し、各インタフェース
点に入力ポートから入力されたＡＴＭセルを、そのＡＴ
Ｍセルのヘッダ情報に従って所望のインタフェース点の
出力ポートへと転送して出力するＡＴＭ交換装置に係わ
り、特に物理レイヤ処理やＡＴＭレイヤ処理などをＣＰ
Ｕを用いたソフトウェア処理によって行うＡＴＭ交換装
置に関する。

【０００２】

【従来の技術】従来より、伝送／交換技術の高速化を狙
う技術として、ＡＴＭ（非同期転送モード）技術が注目
を集めている。ＡＴＭは全ての情報をセルと呼ばれる固
定長短パケットに担わせて転送することによりパケット
交換のハードウェア化を狙い、高速な情報の伝送／交換
を容易にすることを狙った技術である。この方式を用い
て情報通信を行うＡＴＭ通信網を実現するためには、セ
ルをある伝送路から該セルのヘッダ情報に従って所望の
伝送路に転送する交換装置が必須となる。

【０００３】しかしながら、従来の交換装置には以下の
ような問題がある。ＡＴＭ通信網は、基本的にハードウ
ェアでＡＴＭレイヤの情報伝達機能を提供するものであ
る。ハードウェアで実現される機能は、一般的にそのス
ループットは高いが、コスト高となる。従来の交換装置
においても、ハードウェアによりＡＴＭレイヤ機能を実
現しており、コスト高となってしまう。特に、ＡＴＭ−
ＬＡＮとして近年注目を集めている、比較的狭い範囲に
存在している端末に対してＡＴＭセルによる情報転送能
力を提供する目的の通信システムに使用する交換装置と
しては、耐え難いコストとなってしまう。また、ハード
ウェア化された機能では、機能を少しだけ変更する場合
にもハードウェアを作りなおす必要があり、柔軟性に欠
けるという問題点もある。

【０００４】このような問題点を解決するためには、交
換装置の機能をソフトウェアにより実現することが考え
られるが、その場合にはスループットの低下をいかに抑
えるかが大きな課題となる。さらに、ソフトウェア処理
を行うことを考えた場合、与えられた情報によって処理
時間が変動するという問題も考えられる。インタフェー
ス点より定められた速度でよどみなく情報の入出力を行
わなければならないＡＴＭ交換装置においては、この処
理時間の変動をいかに吸収するかも大きな課題である。

【０００５】ソフトウェアによって交換処理を行うよう
にした交換装置であって、スループットの低下を抑える
ために、例えば良く知られたＤＭＡの技術を用い、イン
タフェース点から入力されたビット列やセルをマイクロ
プロセッサのメインメモリに転送し、処理済みのセルを
マイクロプロセッサのメインメモリからインタフェース
点へと転送するものが考えられる。これにより、Ｉ／Ｏ
ポートへのマイクロプロセッサのアクセス回数を削減
し、その結果として、高速な物理レイヤ処理、ＡＴＭレ
イヤ処理を実現できる可能性がある。

【０００６】ところで、近年性能向上の著しいプロセッ
サで、ＲＩＳＣプロセッサとして周知のもの（例えばＭ
ＩＰＳ社のＲ３０００）は、その速度向上を大規模なキ
ャッシュメモリを持つことに負っているところが大き
い。高速のキャッシュメモリに、キャッシュメモリに較
べて低速のメインメモリの内容をコピーして保持してお
くことで、メインメモリへのアクセス回数を削減し、も
って高速化を得ている。 （１）しかしながら、前記のようなソフトウェアによる
交換処理を採用した交換装置では、ＤＭＡ転送にてイン
タフェース点とメインメモリとの間でデータ転送を行う
だけであり、結局プロセッサのメインメモリへのアクセ
ス回数を削減できず、結果として充分な高速性を得るこ
とはできない。

【０００７】（２）また、ソフトウェアによって交換処
理を行うようにした交換装置（ＣＰＵ交換装置）では、
通話路機能を実現するプロセス（以下、通話路プロセス
と呼ぶ）と通話路機能を制御するプロセス（以下、ＯＡ
Ｍプロセスと呼ぶ）とを分離し、通話路プロセスを差し
替えることで、複数種類のフレーム構造に容易に対応可
能となるようにしていた。

【０００８】しかしながら、ソフトウェアによって交換
処理を行う交換装置では、これらのプロセスの実行制御
を行う手段をまったく持っていなかった。これは、必要
な時に必要に応じてこれらプロセスの起動、停止を行う
ことが出来ないことを意味し、結果としてプロセッサの
処理能力の効率的使用ができなかった。

【０００９】以下では、プロセッサの処理能力の効率性
についての問題点を詳細に述べる。一般に交換装置にお
けるＯＡＭプロセスを実行する機能（以下、ＯＡＭ機能
と呼ぶ）は通常、広い意味で装置や網自身の管理制御を
行う機能であり、装置の統計情報や故障情報、故障復旧
処理などさまざまな処理がある。

【００１０】このＯＡＭ機能は通話路機能の処理がハー
ドウェアによって行われる従来からの交換装置における
通話路インタフェースにおいても、ソフトウェアで実現
されている場合が多い。

【００１１】ＣＰＵ交換装置ではコスト削減の観点から
通話路プロセスとＯＡＭプロセスが同じプロセッサによ
って処理実行される場合が多いものと考えられるが、単
純に従来のＯＡＭプロセス処理のプログラムの一部とし
て通話路処理を追加しただけではＣＰＵ交換装置に要求
される性能を満たすことは難しい。

【００１２】これは、ＯＡＭプロセスと通話路プロセス
とでは、処理に要求される時間的な特性が大きく異るた
めである。

【００１３】一般的な交換装置のＯＡＭプロセスは一般
にはリアルタイムプロセスと呼ばれ、一定時間以内に処
理を終了することが要求されている。しかし、その要求
時間は１００ｍｓ〜１０ｓｅｃオーダーのものが一般的
であり、現在の高速プロセッサの処理時間はもとより、
高速ハードディスクなどの２次記憶装置を利用する場合
にも十分余裕があるといえる。また、要求自体もマン−
マシンインタフェースにおける応答性の確保や、他のＯ
ＡＭプロセスのタイムアウト制限によるものである。従
ってアプリケーションにおける巨大なデータベースの検
索などの事象、もしくは処理を起動する事象の頻発など
について考慮すれば、ここで要求されるリアルタイム性
は十分確保できるものであり、ソフトウェアやハードウ
ェアの資源を管理するオペレーティングシステムレベル
では特別なものは要求されないものである。

【００１４】ただし、ＯＡＭプロセス処理は時間的な制
約は緩いが、処理の内容は多岐に渡り複雑な状態遷移を
伴う。また、実行プログラムイメージも大きくなりやす
いため高速プロセッサのキャッシュメモリに格納するの
は困難である。

【００１５】一方、通話路処理はリアルタイム性の要求
がＯＡＭ処理に比較して極めて厳しい。例えばＳＤＨ
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒ
ａｒｃｈｙ）のフレーム周期は１２５μｓである。これ
は高速ハードディスクのアクセスタイムの約１０倍程度
でしかないため、通常の２次記憶を利用することは困難
である。プロセッサによる処理を考えても、この時間内
で実行できるプログラムのステップ数は極めて限られて
おり、一般的にはそれほど余裕がない。

【００１６】さらに、これらの速度が要求されるおおも
とは通信路のデータ処理である。通話路処理の速度要求
が満たされなければ、正常に受信されるべき受信データ
が失われたり、異常データが送信されることにもなる。
このような事象が起きれば伝送システムの特性が悪化し
て、例えばＩＴＵ等で規定された通信路の特性を満たせ
なくなることもありうる。

【００１７】しかしながら、処理の複雑さの点から見れ
ば通話路処理は常に同じ動作の繰り返しであり、処理の
内容もＯＡＭ処理に比べてさほど多くはない。

【００１８】これら２種類の異なる要求をもつソフトウ
ェア上の処理単位である通話路プロセス、及びＯＡＭプ
ロセスを一つまたは限られた数のプロセッサと周辺装置
の上に実装するには、それぞれのプロセスに適した扱い
をすると同時に、両者が共存するための起動処理や資源
管理が必要になる。

【００１９】加えて、通話路処理には速度整合という問
題もある。クロックのずれや、伝送誤り、管理用に挿入
されるデータによって、送受信すべきデータが期待され
るものに対して過不足が生じることがある。従来のハー
ドウェア処理では送受信部に十分なバッファを用意し、
そこに専用の制御回路を設けてダミーデータ（空セル）
の挿入などの速度整合処理を行ってきた。

【００２０】しかし、ＣＰＵ交換装置におけるＡＴＭセ
ル処理部ではコスト制約の点からなるべく専用の制御回
路を減らしてソフトウェアによる処理を行うことが要求
される。もちろんこの制御には先ほど述べた通話路のリ
アルタイム性が要求されるため、ハードウェアのバッフ
ァを単純にソフトウェア上のバッファに置き換えただけ
では高速な伝送路に対応することは困難である。

【００２１】この問題についても、ＡＴＭのプロトコル
処理の特徴と速度やコスト要求条件に適合した実装方式
が要求される。特に、従来のように交換装置の通話路処
理あるいはスイッチング処理をハードウェアによって実
現していた場合には、特にＡＴＭ処理のような作業の多
いものについて、通常は複数のハードウェアモジュール
から構成されていることになる。従って交換装置の外部
インタフェースに対応するのみでなく、交換装置内部に
おいても、モジュール単位の速度整合機能をそれら複数
のモジュール毎に少なくとも１箇所持つことを必要とし
ていた。

【００２２】このような速度整合のためには、通常は空
セルを生成して挿入するような機構が用いられる。しか
し、交換装置をソフトウェアで実現する場合、やはり複
数のプロセス（あるいはプログラム）によって交換処理
が実現されていることが有り得るが、これら複数プロセ
ス（あるいはプログラム）間のデータの受け渡しは、１
回の単位がプロセッサのデータ幅に制限されている。も
ちろん、この受け渡しのための速度は、プロセッサにお
いて用いられるクロックの速度がベースとなって決ま
る。しかし、一般に交換装置外部のインタフェース速度
とプロセッサのクロックとは周波数上のずれがあり、ま
たプロセッサ上での処理の排他制御や、タスクスイッチ
ング等の処理によって、プロセッサ自体の処理タイミン
グにもずれがある。

【００２３】このような理由からデータの受け渡しは、
その順序は保証されているとしても、タイミングに関し
ては通常正確に一定ではない。このことは逆に言うと、
ソフトウェアによる交換処理は、そのような微妙なずれ
を許容できるような性質を持つように設計されているこ
とを意味する。すなわち、ハードウェアのように交換装
置内のモジュール単位で正確なタイミングでデータを受
け渡しする必要がなく、そのため、正確なデータの授受
を行うための空セル生成／挿入処理機能が不要となる。
そして、ソフトウェアによる処理から正確なタイミング
を必要とするハードウェア処理に変わる部分に対しての
み、速度整合機能を設ければよいことになる。

【００２４】しかしながら、通話路プロセスにおいて、
その中に速度調整機能を含めるような場合の処理方法に
ついては、これまで全く知られていなかった。

【００２５】

【発明が解決しようとする課題】以上説明したように、
従来のソフトウェアによって交換処理を行うＣＰＵ交換
装置では、通話路機能を実現するプロセスと、このプロ
セスを制御するプロセスの実行制御ができず、必要に応
じてプロセッサの処理能力を割り当てることができなか
った。

【００２６】

【００２７】

【００２８】本発明は、上記事情に鑑みてなされたもの
であり、通話路機能を実現するプロセスと、通話路機能
を実現するプロセスを制御するプロセスに対して効率的
にプロセッサの処理能力を割り当てることのできる交換
装置を提供することを目的とする。

【００２９】

【００３０】

【００３１】

【課題を解決するための手段】本発明は、入力されたＡ
ＴＭセルを該ＡＴＭセルに付加されたヘッダ情報に従っ
て交換処理するＡＴＭ交換装置において、前記ＡＴＭセ
ルに対して物理レイヤ処理およびＡＴＭ処理を、通話路
プロセスとして、マイクロプロセッサで実行する通話路
処理手段と、前記ＡＴＭセルにスイッチ処理を施すスイ
ッチ処理手段と、前記通話路処理手段を制御するため
に、ＯＡＭプロセスをマイクロプロセッサで実行するＯ
ＡＭ処理手段と、前記通話路プロセスを予め決められた
所定の実行周期毎にほぼ一定期間実行させる制御を行う
通話路プロセス実行制御手段と、前記ＯＡＭプロセスを
前記通話路プロセスの前記実行周期とは独立したタイミ
ングで実行させる制御を行うＯＡＭプロセス実行制御手
段とを具備したことを特徴とする。

【００３２】

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【００４１】

【００４２】

【作用】本発明によれば、通話路プロセスは、規格仕様
上早い応答性を要求されることから、比較的短い周期に
対応できるよう、短期間の一定周期で実行されるように
制御される。この通話路プロセスの実行内容は、例えば
フレーム同期、セル同期、セルヘッダ変換等の比較的定
常的なタスクであるため、処理量の変動が極めて少な
く、従って短い周期で実行される場合にも１回のプロセ
ス実行時間がその周期を超えて継続されなければならな
いような事態は発生し得ない。一方、比較的長い周期で
実行されるべきＯＡＭプロセスは、その一定周期とは全
く独立して実行される。しかも一般に処理内容が複雑で
あるため、通話路プロセスと独立した一定周期を持つこ
とはできない。その代わり、処理の高速性を要求されな
いため、あるタスクの処理中に別のタスクを起動しなけ
ればならないような割り込み処理が入ったとしても、そ
れほど問題ではない。従って、通話路プロセスとＯＡＭ
プロセスを同じプロセッサ、あるいはプロセッサ群で実
行する場合には、例えば短周期の通話路プロセス処理の
余り時間を利用してＯＡＭプロセスを実行させる、ある
いはＯＡＭプロセスを一定処理量毎に区切って通話路プ
ロセスに引き渡す等の実行制御手段を用いることによっ
て、プロセッサによる交換処理の利用効率を上げること
が可能である。また、複数の通話路プロセスおよびＯＡ
Ｍプロセスを同じプロセッサ（あるいはプロセッサ群）
上で実行する場合にも、上記の実行制御手段を応用し
て、例えば複数の短周期プロセスを排他的にタスクスイ
ッチングするような複数のタスクの組合せによって構成
された通話路プロセスに対して、ＯＡＭプロセス処理を
上記のような方法で加えるといった、実行制御手段を用
いることができる。このように、それぞれのプロセスの
特性にあったプロセス制御手段、さらにはプログラミン
グ手法を用いることによって、プロセッサの利用効率を
上げることができる。

【００４３】

【００４４】

【００４５】

【００４６】

【００４７】

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【００６３】

【００６４】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００６５】（１）（第１の実施例） まず、第１の発明に係る第１の実施例について説明す
る。

【００６６】図１に、本実施例のＡＴＭ交換装置の基本
構成の概念図を示す。

【００６７】マイクロプロセッサ（ＣＰＵ）１−１は、
例えばＭＩＰＳ社製のＲ３０００のようなＲＩＳＣ型の
マイクロプロセッサであり、入出力ポート（Ｉ／Ｏ）１
０−１〜１０−ｎにおいて夫々入出力されるＡＴＭセル
を含んだ情報の交換処理を行うために用いられる。

【００６８】ＣＰＵ１−１と、インストラクション・キ
ャッシュ（Ｉ−Ｃａｃｈｅ；Ｉｎｓｔｒｕｃｔｉｏｎ−
Ｃａｃｈｅ）２１−１とデータ・キャッシュ（Ｄ−Ｃａ
ｃｈｅ；Ｄａｔａ−Ｃａｃｈｅ）２２−１とを接続して
いるキャッシュ・バス（Ｃａｃｈｅ−Ｂｕｓ）９１−１
には、入出力ポート１０−１〜１０−ｎを直接接続して
いる。本実施例では、入出力ポートから送られてきたデ
ータを一度メインメモリに取り込んでからＣＰＵにて処
理を施すのではなく、ＣＰＵ１−１が各入出力ポート１
０−１〜１０−ｎからそれぞれキャッシュ・バス９１−
１を介して入出力回線を送られてきたデータを直接Ｄ−
Ｃａｃｈｅ２２−１に転送できるようになっている。

【００６９】当然、通常の方式と同様に、キャッシュ領
域に書き込めない情報などは、リード／ライト・バッフ
ァ（Ｒｅａｄ／Ｗｒｉｔｅ−Ｂｕｆｆｅｒ）３−１を介
してメモリ・バス（Ｍｅｍｏｒｙ−Ｂｕｓ）９９９に接
続しているメインメモリ６１に書き込まれることにな
る。本実施例においては、メモリ・バス９９９をＤＭＡ
コントローラ（ＤＭＡ）５１によって制御し、ＤＭＡ転
送によってデータの送受信を行う構成を示している。

【００７０】図１には、本実施例における入出力ポート
の一構成方法として、各入出力回線から送られてきたデ
ータについてビット同期を取った後に、入力ＦＩＦＯ１
２２に順次書き込み、ＣＰＵ１−１が入力ＦＩＦＯ１２
２の先頭から入力されたデータをＤ−Ｃａｃｈｅ２２−
１に順次転送する方法を示している。スイッチング処理
が終わったデータは、Ｄ−Ｃａｃｈｅ２２−１から順次
入出力ポート１０−１〜１０−ｎの出力ＦＩＦＯ１２３
に書き込まれ、出力ＦＩＦＯ１２３の先頭からデータが
出力回線に順次送出されていくこととなる。

【００７１】マイクロプロセッサＣＰＵ１−１は、入出
力ポート１０−１〜１０−ｎからの入力データをＤ−Ｃ
ａｃｈｅ２２−１の適当な記憶領域に書き込んで、物理
レイヤ処理・ＡＴＭレイヤ処理、スイッチング処理を順
次施していく。

【００７２】本実施例で用いられるソフトウェアなど
は、Ｉ−Ｃａｃｈｅ２１−１またはＲＯＭ４１などに格
納される。

【００７３】ここで、上記のように本実施例では、入出
力ポート１０−１〜１０−ｎをキャッシュバスに直接接
続する構成としている。良く知られているように、近年
のマイクロプロセッサ技術やデバイス技術の急激な進歩
により、マイクロプロセッサの処理速度やキャッシュメ
モリの大容量化や高速化が進んでいる。また、ＡＴＭ交
換装置に入力されるデータは従来通りバースト性の高い
データであることが予想されるが、そのデータの転送レ
ートの上限は伝送路の速度によって決まっており、有意
のデータが伝送路速度より低いレートで送られてくるこ
とはあっても、伝送路速度以上の高いレートで送られて
くることはありえない。すでに、現在の最も高速である
といわれているマイクロプロセッサ（例えばアルファチ
ップ２００ＭＨｚ）は、ＡＴＭ通信方式の代表的なイン
タフェース速度である１５５ＭＨｚよりも高速のクロッ
クで動作している。

【００７４】また、現在のマイクロプロセッサは大容量
のキャッシュメモリを持つことが可能となっており（例
えばＲ３０００は２５６ｋＢのキャッシュメモリまで搭
載可能である）、通常のデータパケットの処理を行うた
めには充分な容量になってきたといえる。

【００７５】さらに、高速ＳＲＡＭとしては、すでにア
クセス時間１０ｎｓで１ＭＢの記憶容量を持ったものが
開発されており、将来的にはより大容量でより高速なキ
ャッシュメモリが開発されることが期待されている。

【００７６】このような各機能の進歩から、本実施例の
ようにキャッシュバスに直接入出力ポートを接続するよ
うな構成によってＡＴＭ交換処理を行った場合、入出力
ポート１０−１〜１０−ｎとデータ・キャッシュ２２−
１の間でのデータ転送のためにマイクロプロセッサ１−
１における命令パイプラインを乱されることはないと考
えられるので、本実施例によって従来よりも高速のＡＴ
Ｍ交換装置を実現することが可能となる。

【００７７】例えば、ＡＴＭインタフェースの一つであ
る６．４Ｍｂｐｓ Ｉ／Ｆについて考える。６．４Ｍｂ
ｐｓ Ｉ／Ｆのフレーム長は７８９ｂｉｔ×４フレーム
＝３１５６ｂｉｔであるので、この１フレーム分のデー
タは高々３Ｋｂｉｔ＝０．４ＫＢである。これに対し
て、本実施例で用いているマイクロプロセッサＲ３００
０のキャッシュメモリは２５６ＫＢまで持つことができ
るので、キャッシュメモリの容量としては充分なものが
提供できることになる。

【００７８】また、この６．４Ｍｂｐｓ Ｉ／Ｆの全て
を使って有意データが送られてくるとしても、マイクロ
プロセッサＲ３０００は、その標準動作速度である２５
ＭＨｚクロック（１クロック−１命令）で動作するの
で、充分そのインタフェース点からキャッシュメモリま
でのデータ転送を実行できることになる。

【００７９】以上に示したような６．４Ｍｂｐｓ Ｉ／
Ｆを２５ＭＨｚクロック動作のＲ３０００（マイクロプ
ロセッサ１１）で処理する場合には、入出力ポート１０
−１〜１０−ｎ内の入出力ＦＩＦＯ１２２，１２３には
３１５６ｂｉｔ分のデータが書き込めればよく、Ｒ３０
００が各入出力ポート１０−１〜１０−ｎの処理に割り
当てられる命令サイクル数は約１２０００／ｎ程度とな
る。言い換えると、マイクロプロセッサ１−１が例えば
１００ＭＨｚのような高速動作を行う場合に、各入出力
回線あたりに必要となるＡＴＭ交換処理が１２０００命
令以下であるならば、本実施例に示したＡＴＭ交換装置
によって４×４のＡＴＭ交換処理が実現でき、その場合
の入出力ＦＩＦＯ１２２，１２３としては８００ｂｉｔ
ほどのＦＩＦＯ長があれば充分ということになる。

【００８０】ここで、マイクロプロセッサ１−１として
Ｒ３０００を用いた場合のマイクロプロセッサ１−１に
おける命令パイプラインの構成を図２に示す。この図２
に示すパイプラインの中の各サイクルでの処理は以下の
ようになっている。

【００８１】ＩＦ：命令フェッチ（ここではＩ−Ｃａｃ
ｈｅへのアクセス） ＲＤ：ＣＰＵレジスタからオペランドをフェッチ ＡＬＵ：命令オペランドの実行 ＭＥＭ：メモリアクセス（ここではＤ−Ｃａｃｈｅへの
アクセス） ＷＢ：レジスタファイルへの結果の書き込み このような命令パイプラインの各サイクル中のＭＥＭサ
イクルで、マイクロプロセッサ１１はＤ−Ｃａｃｈｅ２
２−１や入出力ポート１０−１〜１０−ｎからのデータ
読み込みや夫々へのデータ書き込みなどの処理を行うこ
とになる。また、図２からもわかるように、ＭＥＭサイ
クルとＩＦサイクル（Ｉ−Ｃａｃｈｅ２１−１へのアク
セス）が重なることになるので、Ｒ３０００においては
１サイクルにＩ−Ｃａｃｈｅ２２−１とＤ−Ｃａｃｈｅ
２１−１の両方にアクセスを行うこととしており、実際
にはＲ３０００が２５ＭＨｚで動作している場合には、
それぞれキャッシュメモリ２１−１，２２−１に対して
５０ＭＨｚのアクセス速度でアクセスしていることにな
る。このため、本実施例に示しているＩ−Ｃａｃｈｅ２
１−１、Ｄ−Ｃａｃｈｅ２２−１、入出力ポート１０１
〜１０ｎ内の双方向ＦＩＦＯ１２２，１２３は５０ＭＨ
ｚのアクセス速度でデータの入出力を行うことになる。

【００８２】前述したように、高速ＳＲＡＭとしてはア
クセスタイム１０ｎｓ（アクセス速度１００ＭＨｚ）で
容量１ＭＢ程度のものはすでに開発されている。また、
ＦＩＦＯとしても、アクセスタイム２０ｎｓ以下（アク
セス速度５０ＭＨｚ以上）で容量３Ｋｂｉｔ以上のもの
はすでに開発されている。

【００８３】このような点からも、本実施例に示した構
成で入出力ポート１０−１〜１０−ｎから送られてくる
データを、マイクロプロセッサ１−１の命令パイプライ
ンを乱すことなくＡＴＭ交換処理を行うことは現実に可
能である。

【００８４】また、ＡＴＭセルのヘッダ部は４Ｂｙｔｅ
（３２ｂｉｔ）で構成されているので、本実施例のよう
に３２ｂｉｔマイクロプロセッサを用いて処理を行うと
した場合には、図２に示した命令パイプラインの１命令
（１ＭＥＭ Ｃｙｃｌｅ）でそのＡＴＭセルのヘッダ部
を読み出すことや書き込むことができるので、非常に効
率的にＡＴＭレイヤ処理やスイッチング処理を行ってい
くことが可能になる。以上のような命令パイプラインに
よって処理を行うＲ３０００などのマイクロプロセッサ
ＣＰＵ１−１が、本実施例のＡＴＭ交換装置において順
次行っていくべき処理としては、物理レイヤ処理、ＡＴ
Ｍレイヤ処理、スイッチング処理などが必要である。そ
して、物理レイヤ処理としてはラインコーディング・デ
コーディング、物理レイヤフレームのフレーム同期確
立、ＡＴＭセルのセル同期確立、スクランブル・デスク
ランブル処理などが上げられる。

【００８５】また、ＡＴＭレイヤ処理としてはヘッダ読
み取り処理やヘッダ書き換え処理などが上げられる。

【００８６】さらに、スイッチング処理としてはＡＴＭ
レイヤ処理において読み取ったヘッダの値から出力する
べき伝送路にＡＴＭセルを転送させる処理が上げられ
る。

【００８７】このような各処理をマイクロプロセッサで
行っていく場合の処理の手順（命令ストリーム）の一例
を以下に示す。

【００８８】１）入出力回線を経て入出力ポート１０−
１〜１０−ｎに到着したデータを、ＣＰＵ１−１のリー
ド・サイクルによってＣＰＵ１−１の扱うビット幅（例
えばＲ３０００であれば３２ｂｉｔ）毎に読み取り、デ
ータキャッシュＤ−Ｃａｃｈｅ２２−１内の各入力回線
からのデータを処理するための記憶領域（図３参照）に
順次書き込んで行く。

【００８９】（受信側の物理レイヤ処理；２〜５） ２）データ・キャッシュ２２−１の各入出力回線に対応
した記憶領域内に書き込んだデータに対して、各入出力
回線が従っている物理レイヤの物理レイヤフレームの同
期を確立する。

【００９０】３）物理レイヤフレーム内のデータに対し
てＨｅｃ演算処理を順次行い、ＡＴＭセル同期を確立し
てからＡＴＭセルにセグメント化する。

【００９１】４）セグメント化したＡＴＭセルに対し
て、そのペイロード部に施されているスクランブル処理
を解除するためのデスクランブル処理を行う。

【００９２】５）セグメント化したＡＴＭセルに対し
て、順次Ｈｅｃ演算処理を施していき、セル同期の確認
とともにヘッダの誤り訂正や空セルの廃棄処理を行う。

【００９３】（受信側のＡＴＭレイヤ処理） ６）各ＡＴＭセルのヘッダ値を用いて各コネクション毎
のトラヒック監視処理や課金情報の収集などの処理を行
う。

【００９４】（ＡＴＭレイヤのスイッチング処理） ７）ＡＴＭセルのヘッダ情報に従って、そのＡＴＭセル
を出力するべき所望の入出力回線を識別し、所望の入出
力回線へ出力するデータの処理を行う別の記憶領域にそ
のＡＴＭセルを転送する。ここでは、ヘッダ値の書き換
え処理も行う。

【００９５】（送信側のＡＴＭレイヤ処理） ８）スイッチング処理を施されたＡＴＭセルに対して、
書き換えられたヘッダ値を用いて各コネクション毎のシ
ェイピング処理やシェイピング処理のための空セルの挿
入を行う。

【００９６】（送信側の物理レイヤ処理；９〜１１） ９）新たなヘッダ値から新たにＨｅｃ値を計算してヘッ
ダに付加する。

【００９７】１０）各出力回線に送出するＡＴＭセルス
トリーム内の各ＡＴＭセルのペイロード部のスクランブ
ル処理を施す。

【００９８】１１）各出力回線毎にＡＴＭセルを物理レ
イヤフレーム内に書き込んでいき、物理レイヤフレーム
のヘッダを付加して物理レイヤフレームを作成する。

【００９９】１２）送信側の物理レイヤ処理を施した物
理レイヤフレームをＣＰＵ１１のライト・サイクルによ
って、スイッチング処理が識別した出力するべき入出力
ポート（例えば、入出力ポート１０−１）に転送し、入
出力ポート１０−１からデータを出力回線に送出する。

【０１００】ここでは示していないが、もちろん、この
ような処理の他にもＯＡＭセルの分岐・挿入や、網管理
情報やシグナリング情報の授受、物理レイヤフレームに
対するＯＡＭ機能の提供など、ＣＰＵ１１はＡＴＭ交換
処理を行うために必要な多数の処理を行う。

【０１０１】ここで、本実施例のようなＡＴＭ交換処理
方式においては、例えばマイクロプロセッサＣＰＵ１−
１が入出力ポート１０−１内のデータを読みにいった際
に、入出力ポート１０−１内には有意なデータが存在し
ないという場合（データが送られてきていない場合やビ
ット同期やフレーム同期がはずれている場合など）にマ
イクロプロセッサが処理をストップするのか継続するの
かという間題が考えられる。このような場合に、例え
ば、命令パイプラインを崩さないために、全ての入出力
ポートに対して常に同じ処理手順でマイクロプロセッサ
ＣＰＵ１−１を動作させ、有意でないデータも一度Ｄ−
Ｃａｃｈｅ２２−１に取り込んで処理を行うという方法
（継続処理方法と呼ぶ）が考えられる。

【０１０２】また、マイクロプロセッサＣＰＵ１−１は
インタフェース点に送られてきたデータに対する処理ば
かりではなく、ネットワーク全体の管理情報処理やＯＡ
Ｍ機能のための処理など、他にも行わなければならない
処理（プロセス）がいくつか考えられるので、このよう
な複数のプロセス間でのプロセススイッチングのタイミ
ングをどのようにするのかという問題も考えられる。こ
のような場合に、例えば、他の処理（ＯＡＭ処理など）
のプロセスを実行する必要が生じた場合にマイクロプロ
セッサに割り込みをかけ、インタフェース点に送られて
きたデータ処理のためのプロセスを一度ストップさせて
他の処理のためのプロセスを実行するという方法（割り
込み処理方法と呼ぶ）が考えられる。

【０１０３】この割り込み処理方法を行う場合には、Ｏ
ＡＭプロセスなどからの割り込みによってデータ処理の
プロセスを実行していた命令パイプラインが乱されるの
で、割り込みを行う際に、データ処理プロセスの再起動
のために一度処理結果などを記憶しておく処理が必要と
なる。

【０１０４】このような継続処理方法と割り込み処理方
法の中間的な方法として、例えば、入出力ポート１０−
１内に有意情報が存在しなかった場合には、入出力ポー
ト１０−１から割り込み信号をマイクロプロセッサＣＰ
Ｕ１−１に送信し、マイクロプロセッサＣＰＵ１−１が
入出力ポート１０−１からのデータ転送処理のプロセス
からＯＡＭ処理などの別のプロセスを実行するためにプ
ロセススイッチングを行うという方法（アクティブプロ
セススイッチ方法と呼ぶ）が考えられる。

【０１０５】そして、マイクロプロセッサＣＰＵ１−１
は、入出力ポート１０−１からのデータ取り込みに割り
当てられるはずであったサイクル数だけ時間が経過した
後に、自律的に、または再度の割り込み信号によって再
びプロセススイッチングを行い、先ほど割り込みをかけ
られたデータ処理のプロセスに復帰すれば、命令パイプ
ランを乱すことのないプロセススイッチングが実現でき
ることになる。

【０１０６】ただし、このアクティブプロセススイッチ
ング方法だけでは入出力ポートに有意情報が存在しない
確率が保証されないことなどから、どの程度の能力をＯ
ＡＭ処理などの他の処理のプロセス実行に割り当てるこ
とができるかわからなくなるという問題点も存在する。
そのため、本実施例に示したＡＴＭ交換装置において
は、アクティブプロセススイッチング方式によってプロ
セススイッチングを行う場合と割り込み処理方式によっ
てプロセススイッチングを行う場合とを比較して、最も
効率的にデータ処理プロセスとＯＡＭ処理プロセスの間
のプロセススイッチングを実現できる方法を選択して適
応する必要がある。

【０１０７】本実施例に示した構成において、キャッシ
ュ領域がＣＰＵ１１からどのように見えているのかを図
３に示す。図３に示すように、入出力ポート１０−１〜
１０−ｎがキャッシュ・バス９１−１に直接接続する構
成となっているため、ＣＰＵ１−１からは入出力ポート
１０−１〜１０−ｎがあたかもキャッシュ領域の一部で
あるかのように見えていることになる。

【０１０８】本実施例に示したような高速のマイクロプ
ロセッサ１−１と大容量・高速のキャッシュメモリ２２
−１の組み合わせによるＡＴＭ交換装置を用いることに
よって、従来のソフトウェア処理によるＡＴＭ交換装置
よりもメインメモリ６１へのアクセス回数を大幅に削減
することができ、従来より高速のＡＴＭインタフェース
処理やＡＴＭ交換処理を実現できるようになる。また、
このような構成のＡＴＭ交換装置は現在すでに存在して
いる高速ＳＲＡＭや高速ＦＩＦＯを用いることによって
実現可能であり、今後の量産効果によるコストの低減化
が期待できるとともに、さらなるマイクロプロセッサの
進歩によって、より高速のインタフェース処理までも実
現可能となることが期待できる。

【０１０９】（第２の実施例）次に、第１の発明に係る
第２の実施例について説明する。

【０１１０】図４に、本実施例のＡＴＭ交換装置の基本
構成の概念図を示す。このＡＴＭ交換装置は、入出力ポ
ートの構成を図１に示した入出力ＦＩＦＯを用いる方法
ではなく、各回線毎に単一のＲＡＭ（２−Ｐｏｒｔ−Ｒ
ＡＭ）１２６を用いて構成したものである。

【０１１１】図４においては、各入出力回線から送られ
てきたデータを各入出力ポート２０−１〜２０−ｎ内の
２−Ｐｏｒｔ−ＲＡＭ１２６の適当な記憶領域に書き込
み、ＣＰＵ１−１がその書き込まれたデータに対して順
次受信側の物理レイヤ処理・ＡＴＭレイヤ処理を行って
いく。スイッチング処理によって出力回線を識別された
データは、その識別された入出力回線に対応している入
出力ポート２０−１〜２０−ｎ内の２−Ｐｏｒｔ−ＲＡ
Ｍ１２６の適当な記憶領域に、キャッシュバス９１−１
を用いて転送され書き込まれる。新たに書き込まれたデ
ータに対して、ＣＰＵ１−１が、順次送信側のＡＴＭレ
イヤ処理・物理レイヤ処理を行ってから出力回線に送出
することで、ＡＴＭ交換処理が終了する。

【０１１２】本実施例では、入出力ポート２０−１〜２
０−ｎに送られてきたデータを直接キャッシュメモリの
一部となる２−Ｐｏｒｔ−ＲＡＭ１２６に書き込んでい
くことになるので、図１に示した構成に較べて入出力ポ
ート１０−１〜１０−ｎからＤ−Ｃａｃｈｅ２２−１へ
のデータの転送処理を行う必要がなくなることになり、
マイクロプロセッサ１−１からのキャッシュへのデータ
アクセスの回数を減らすことができるという効果が期待
できる。

【０１１３】このような方法でキャッシュメモリへのア
クセスの回数を減らすことによって、マイクロプロセッ
サ１−１によって行うべき処理を削減することができ、
図２に示した命令パイプラインを乱す確率をさらに削減
することができる。その結果、本実施例のような構成の
入出力ポート２０−１〜２０−ｎを用いることによっ
て、さらに高速インタフェースまで収容できるＡＴＭ交
換装置を実現することが可能となる。

【０１１４】本実施例において、マイクロプロセッサ１
−１から見えるキャッシュ空間がどのようになっている
かを図５に示す。本構成の場合には、入出力ポート２０
−１〜２０−ｎ内の２−Ｐｏｒｔ−ＲＡＭ１２６がＣＰ
Ｕ１−１のＤ−Ｃａｃｈｅの役割もはたしていることか
ら、ＣＰＵ１−１から見えるキャッシュ空間としては、
各入出力回線毎に存在する複数の２−Ｐｏｒｔ−ＲＡＭ
１２６の記憶領域とＩ−Ｃａｃｈｅ２１−１の記憶領域
のみが存在することになる。

【０１１５】ここで、本実施例は、各入出力回線毎に２
−Ｐｏｒｔ−ＲＡＭ１２６を配置してＡＴＭ交換処理を
行うことによって、前述したような効果を得ることを期
待したものである、この点に関しては本実施例の構成に
限られたものではない。例えば、キャッシュメモリとし
て使用する２−Ｐｏｒｔ−ＲＡＭは１つだけとして、複
数の入出力回線からのデータが同じ２−Ｐｏｒｔ−ＲＡ
Ｍの異なる記憶領域に順次書き込まれ、その１つの２−
Ｐｏｒｔ−ＲＡＭに対してマイクロプロセッサがＡＴＭ
交換処理を施すという方法も考えられる。このような場
合においても、同様に、入出力ポートからＤ−Ｃａｃｈ
ｅへのデータ転送処理が不要となるので、本実施例と同
じような効果が得られることは自明である。この場合に
は、本実施例におけるスイッチング処理のように、出力
ポートを識別した際にその出力回線に対応した入出力ポ
ート内の２−Ｐｏｒｔ−ＲＡＭにデータを転送するので
はなく、出力ポートを識別した際には同じ２−Ｐｏｒｔ
−ＲＡＭ内の所望の出力回線に割り当てられている異な
る記憶領域にデータを書き移すという処理を行うことに
なる。このような１つの２−Ｐｏｒｔ−ＲＡＭによって
実現する場合にも、マイクロプロセッサから見えるキャ
ッシュ空間としては図４と同様に、各入出力回線に対応
した記憶領域と、命令キャッシュＩ−Ｃａｃｈｅの記憶
領域だけということになる。

【０１１６】本実施例のようなキャッシュ構成をとるこ
とによっても、図１の場合と同様に、従来のソフトウェ
ア処理によるＡＴＭ交換装置に較べてメインメモリへの
アクセス回数を削減することができるとともに、図１の
構成よりもさらにキャッシュメモリへのアクセス回数を
削減することが可能となり、ソフトウェア処理によるＡ
ＴＭ交換処理全体をより高速化することが可能となる。
また、入出力データを高速のＲＡＭで直接扱う構成にな
っているので、図１のようなＦＩＦＯを用いる構成より
も将来の高速化や量産効果による低価格化が期待できる
ので、将来、より低価格のＡＴＭ交換装置が提供できる
ようになるという期待ができる。

【０１１７】次に、以下では他の実施例をいくつか示し
ていくが、夫々の実施例における入出力ポートの構成方
法は前述したように双方向のＦＩＦＯを用いる図１のよ
うな構成や２−Ｐｏｒｔ−ＲＡＭを用いる図４のような
構成などいくつか考えられる。よって、以下ではその構
成を限定せずに「入出力ポート」として述べていくこと
とするが、入出力ポートの構成としては前述のようにい
くつかの構成を適用できることは自明である。以下、第
１の発明に係るＡＴＭ交換装置において、ＡＴＭ交換装
置内で行うべき処理を複数のマイクロプロセッサによっ
て分担して行う場合のいくつかの実施例を、図６〜図１
１を参照しながら説明していく。

【０１１８】（第３の実施例）まず、第１の発明に係る
第３の実施例について説明する。

【０１１９】図６に、本実施例のＡＴＭ交換装置の基本
構成の概念図を示す。このＡＴＭ交換装置は、ＡＴＭ交
換処理を行うためのマイクロプロセッサを入出力回線毎
に配置して、各入出力回線毎にＡＴＭ交換処理を行うよ
うに構成したものである。

【０１２０】このようなＡＴＭ交換装置においては、ｍ
×ｍのＡＴＭ交換装置を実現するためにｍ個のマイクロ
プロセッサとｍ個のキャッシュメモリの組み合わせによ
って処理を行うことになる。そのため、単純にはハード
ウェア量が増えることになるのでＡＴＭ交換装置のコス
トが高くなることが考えられる。

【０１２１】しかしながら本実施例では、全ての処理を
１つのマイクロプロセッサで行う場合に較べて、一つ一
つのマイクロプロセッサで行うべき処理量を１／ｍに削
減できるとともに、キャッシュメモリへのアクセス回数
も１／ｍにできる。そのため、最先端のマイクロプロセ
ッサではなく現在すでに広く使用されている（量産体制
が確立されていてコストが下がっている）マイクロプロ
セッサが使用できるとともに、それほど高速・大容量で
はないＲＡＭによってキャッシュメモリを実現すること
が可能となる。そして、その結果として、マイクロプロ
セッサの単価を削減することができるとともに、キャッ
シュメモリなどの周辺機能の低価格化も期待できるとい
うことから、高価な一つのマイクロプロセッサによって
ＡＴＭ交換装置を実現するよりも安価なＡＴＭ交換装置
を提供できるようになることが期待できる。

【０１２２】本実施例では、ＣＰＵ１−１〜１−ｎにお
ける処理は、基本的には第１の実施例（図１）あるいは
第２の実施例（図４）と同様のものである。ただし、ス
イッチング処理を行う場合には、各マイクロプロセッサ
がＡＴＭセルのヘッダ情報からの出力ポートを識別した
後に、その出力ポートに対応しているマイクロプロセッ
サに対して識別したＡＴＭセルを転送することになる。
そのため、図６の各マイクロプロセッサはメモリバス９
９９で接続され、スイッチング処理にともないマイクロ
プロセッサ間のＡＴＭセルの転送はメモリバス９９９に
よって行われるような構成になっている。

【０１２３】図７に、本実施例では、キャッシュ領域や
メモリ領域が各マイクロプロセッサＣＰＵ１−１〜１−
ｎからどのように見えているのかを示す。図７に示すよ
うに、各マイクロプロセッサはキャッシュ領域として各
入出力ポートと各Ｉ−Ｃａｃｈｅ，Ｄ−Ｃａｃｈｅが見
えているだけである。しかし、メモリ領域としては、入
出力回線に対応したメモリ領域がそれぞれ見える構成に
なっている。

【０１２４】このような構成でスイッチング処理を行う
本実施例においては、まず、このメモリ空間内の所望の
入出力回線に対応したメモリ領域に、あて先識別したＡ
ＴＭセルを書き込むという処理を行う。次に、各マイク
ロプロセッサＣＰＵ１−１〜１−ｎが、各マイクロプロ
セッサが処理を行っている入出力回線に対応したメモリ
領域から、各出力回線に出力するべきデータを読みだす
という処理を行うことによってスイッチング処理が実現
できる。

【０１２５】このような方法でスイッチング処理を行う
場合には、各入出力回線に対応したメモリ領域からデー
タを読み出すタイミングが問題となる。例えば、出力す
るべきＡＴＭセルが各メモリ領域に到着する毎に、その
メモリ領域に対応した入出力回線の処理を行っているマ
イクロプロセッサに割り込みをかけて処理していたので
は、マイクロプロセッサに頻繁に割り込み処理が入って
しまい、マイクロプロセッサの命令ストリームが頻繁に
乱されることになる。

【０１２６】このような命令ストリームへの割り込みを
制御する方法としては、各メモリ領域に出力するべきＡ
ＴＭセルがある程度蓄積された段階で対応するマイクロ
プロセッサに割り込みをかけるという方法が考えられ
る。また、各入出力回線の処理を行っているマイクロプ
ロセッサの方が自律的に、ある程度の命令サイクル毎に
各入出力回線に対応するメモリ領域内のＡＴＭセルを読
み出しにいくという方法も考えられる。以上のような方
法などでマイクロプロセッサの命令ストリームを制御す
ることによって、本実施例のような構成でＡＴＭ交換装
置を実現した場合でも、マイクロプロセッサ処理におけ
る命令ストリームを乱すことなくソフトウェア処理を実
現できる。

【０１２７】（第４の実施例）次に、第１の発明に係る
第４の実施例について説明する。

【０１２８】図４に、本実施例のＡＴＭ交換装置の基本
構成の概念図を示す。また、図９には、各マイクロプロ
セッサからそれぞれのキャッシュ空間や全体のメモリ空
間がどのように見えているかを示す。

【０１２９】第３の実施例（図６）のように各入出力回
線毎にマイクロプロセッサを配置して処理を行う方法で
は、スイッチング処理を行う際にどうしてもメインメモ
リとＤ−Ｃａｃｈｅ間でのデータ転送を行わなければな
らず、メインメモリへのアクセス回数の削減という点で
は充分な効果が得られないおそれがある。

【０１３０】そこで、本実施例では、スイッチング処理
を施したＡＴＭセルをその所望の出力回線に対応してい
るマイクロプロセッサに転送する処理を、メインメモリ
を介して行うのではなく、各マイクロプロセッサが接続
されているキャッシュバス間に、入出力ポートと同じよ
うに直接接続された双方法ＦＩＦＯ３３−１−２〜３３
−１−ｎによって行う方法を適用している。

【０１３１】なお、双方法ＦＩＦＯ３３−ｉ−ｊは、キ
ャッシュバス９１−ｉと９１−ｊ間に直接接続されたも
のを表す。

【０１３２】図８の構成では、例えば入出力回線＃１の
処理を行っているマイクロプロセッサＣＰＵ１−１は、
キャッシュ空間上に自分が処理を行う入出力ポート１０
−１と、他のマイクロプロセッサとのＡＴＭセルの授受
を行う双方向ＦＩＦＯ３３−１−２〜３３−１−ｎが見
えることになる。そのため、マイクロプロセッサ１−１
がスイッチング処理を行う場合には、まず、このキャッ
シュ空間内の入出力回線＃１〜＃ｎから取り込んだＡＴ
Ｍセルのあて先情報から、そのセルを出力すべき入出力
回線の処理を行っているマイクロプロセッサを識別し、
識別したマイクロプロセッサに対応する双方法ＦＩＦＯ
にあて先を識別したＡＴＭセルを書き込む処理を行う。
次に、他の入出力回線の処理を行っているマイクロプロ
セッサから入出力回線＃１〜＃ｎへＡＴＭセルを転送す
るために双方法ＦＩＦＯに書き込まれたセルを順次読み
出していくという処理を行うことで、ＣＰＵ１−１が入
出力回線＃１〜＃ｎでのスイッチング処理を実行してい
くことになる。

【０１３３】以上、図６や図８を参照して説明したよう
に、各入出力回線毎にマイクロプロセッサを配置する方
法を用いることによって、各入出力回線毎にＡＴＭ交換
処理を行うことができるので、より高速のインタフェー
スまで収容可能なＡＴＭ交換装置が提供できることにな
る。また、ＡＴＭ交換装置の各入出力インタフェースの
仕様が入出力回線毎に異なるような場合のＡＴＭ交換装
置を容易に実現することができるとともに、ＡＴＭ交換
装置の一部の入出力インタフェースの仕様変更にも柔軟
に対応可能なＡＴＭ交換装置が提供できることとなる。

【０１３４】（第５の実施例）次に、第１の発明に係る
第５の実施例について説明する。

【０１３５】図１０に、本実施例のＡＴＭ交換装置の基
本構成の概念図を示す。

【０１３６】このＡＴＭ交換装置は、入出力回線からＡ
ＴＭ交換装置へデータを入力する入力ポート３１−１〜
３１−ｎからの入力データに対して施される受信側の処
理と、ＡＴＭ交換装置から入出力回線にデータを出力す
る出力ポート３２−１〜３２−ｎへの出力データに対し
て施される送信側の処理とを、それぞれ異なるマイクロ
プロセッサＣＰＵ１−１，１−２によって処理するよう
な構成にしたものである。また、本実施例のＡＴＭ交換
装置においては、受信側処理を行うＣＰＵ１−１が受信
側の処理を終えたデータを送信側の処理を行うＣＰＵ１
−２に転送するためのＣＰＵ間情報転送用メモリとし
て、メモリ・バス９９９に各入力回線（出力回線）に対
応するＩ／ＯメモリＩ／Ｏ１１−１〜１１−ｎを接続す
るようになっている。

【０１３７】本実施例のように、送信側の処理と受信側
の処理を分離することによって、それぞれのマイクロプ
ロセッサによって行う処理の種類を削減することができ
るので、ＲＩＳＣ型のマイクロプロセッサのように少な
い種類の命令を高速に処理していくようなマイクロプロ
セッサが適用し易い構成となる。また、受信側では入力
ポートからはデータの読み出しだけ、送信側では出力ポ
ートへのデータの書き込みだけを行うことになるので、
キャッシュメモリへのアクセス回数が減るだけではな
く、キャッシュバス上でのデータ転送の方向をかなり一
様なものにすることができるので、マイクロプロセッサ
の命令パイプラインを乱すことの少ない、高速のＡＴＭ
交換処理が実現可能となることが期待できる。

【０１３８】ここで、送信側と受信側の２つのマイクロ
プロセッサ１−１，１−２にどのように処理を割り振る
かによって、Ｉ／Ｏメモリ１１−１〜１１−ｎに書き込
まれるデータがスイッチング処理が済んだ情報であるの
か、それともスイッチング処理はまだ行われていない情
報であるのかが変化することになる。このような、送信
側と受信側の２つのマイクロプロセッサ１−１とマイク
ロプロセッサ１−２で行う処理の区切り方としては、基
本的に以下の２通りが考えられる。

【０１３９】［方法１］ＣＰＵ１−１には、受信側の物
理・ＡＴＭレイヤ処理・ＡＴＭレイヤスイッチング処理
を割り当てる。ＣＰＵ１−２には、送信側のＡＴＭ・物
理レイヤ処理を割り当てる。 ［方法２］ＣＰＵ１−１には、受信側の物理・ＡＴＭレ
イヤ処理を割り当てる。ＣＰＵ１−２には、送信側のＡ
ＴＭ・物理レイヤ処理・ＡＴＭレイヤスイッチング処理
を割り当てる。

【０１４０】本実施例において各マイクロプロセッサが
行う処理は、第１の実施例で示した命令ストリームと基
本的には同様である。特に受信側と送信側の物理レイヤ
処理とＡＴＭレイヤ処理は全く同様の処理を行うと考え
ることができる。ただし、スイッチング処理は、第１の
実施例とは多少異なる手順を踏むことになる。以下、受
信側のマイクロプロセッサ１１が受信したＡＴＭセルの
ヘッダ値から所望の出力回線を識別し、その識別した出
力回線に対応したＩ／Ｏメモリ１１−１〜１１−ｎにＡ
ＴＭセルを順次転送して書き込んでいく場合の各マイク
ロプロセッサ１−１，１−２の処理手順（命令ストリー
ム）を示す。

【０１４１】受信側のマイクロプロセッサ１−１の処理
は、以下のようである。

【０１４２】ｉ）入力回線を経て入力ポート３１−１〜
３１−ｎに到着したデータを、ＣＰＵ１−１のリード・
サイクルによってＣＰＵ１−１の扱うビット幅毎に読み
取り、Ｄ−Ｃａｃｈｅ２２−１内の各入力回線からのデ
ータを処理する記憶領域に順次書き込んでいく。

【０１４３】ii）データキャッキュＤ−Ｃａｃｈｅ２２
−１の各入力回線に対応した記憶領域内に書き込んだデ
ータに対して、受信側の物理レイヤ処理を施す。

【０１４４】iii ）受信側の物理レイヤ処理を施したデ
ータに対して受信側のＡＴＭレイヤ処理を施す。

【０１４５】iv）受信側のＡＴＭレイヤ処理を施された
ＡＴＭセルのヘッダ値を読み取り、所望の出力回線を識
別する。

【０１４６】ｖ）出力回線を識別したＡＴＭセルを、そ
の識別した出力回線に対応したＩ／Ｏメモリ１１−１〜
１１−ｎに転送する。

【０１４７】一方、送信側のマイクロプロセッサＣＰＵ
１２の処理は以下のようである。

【０１４８】ｉ）各Ｉ／Ｏメモリ１１−１〜１１−ｎ内
に書き込まれているＡＴＭセルを、順次Ｄ−Ｃａｃｈｅ
２２−２内の各Ｉ／Ｏメモリに対応している出力回線へ
送出するデータの処理を行うための記憶領域に転送す
る。

【０１４９】ii）各出力回線に送出するＡＴＭセルに対
して送信側のＡＴＭレイヤ処理を施す。

【０１５０】iii ）各出力回線に送出するＡＴＭセルス
トリームに対して送信側の物理レイヤ処理を施す。

【０１５１】iv）送信側の物理レイヤ処理を施した物理
レイヤフレームをＣＰＵ１−２のライト・サイクルによ
って、出力するべき出力ポートに転送し、出力ポートか
らデータを出力回線に送出する。

【０１５２】図１１には、本実施例において、キャッシ
ュ領域、メモリ領域が、それぞれＣＰＵ１−１，１−２
からどのように見えているのかを示す。図１１に示すよ
うに、受信側の処理を行うＣＰＵ１−１からの入力ポー
ト３１−１〜３１−ｎがあたかもキャッシュ領域の一部
であるかのように見える。また、送信側の処理を行うＣ
ＰＵ１−２からは出力ポート３２−１〜３２−ｎがあた
かもキャッシュ領域の一部であるかのように見えること
になる。また、メモリ領域には、送信側キャッシュ、受
信側キャッシュ、Ｉ／Ｏメモリ１１−１〜１１−ｎとメ
インメモリ６１、ＲＯＭ４１などが見える構成になって
いる。

【０１５３】ここで、図１１では、Ｉ／Ｏメモリ１１−
１〜１１−ｎがメモリバス９９９に接続されている構成
になっているが、これは第３の実施例（図６）の場合と
同様に、送信側のマイクロプロセッサＣＰＵ１−１から
受信側のマイクロプロセッサＣＰＵ１−２にデータを転
送する際にメインメモリへのアクセスを行う構成となっ
ているために、メインメモリのアクセス回数を削減する
という効果が少なくなってしまう。そこで、図８の場合
と同様に、送信側と受信側のマイクロプロセッサ間のデ
ータ転送には、受信側処理のキャッシュ・バス９１−１
と、送信側処理のキャッシュ・バス９１−２の間にデー
タ転送用Ｉ／Ｏメモリを接続し、送／受信用キャッシュ
・バス間でダイレクトにデータの受け渡しを行う方法が
考えられる。

【０１５４】この場合のデータ転送に用いられるＩ／Ｏ
メモリは、送信側キャッシュ・バス９１−１から受信側
キャッシュ・バス９１−２へデータ転送を行えるＦＩＦ
Ｏによって接続する構成でもよいし、図４に示したよう
な２−Ｐｏｒｔ−ＲＡＭによって接続する構成でもよ
い。また、データ転送用のＩ／Ｏメモリ（ＦＩＦＯまた
は２−Ｐｏｒｔ−ＲＡＭ）は、各入出力回線毎に対応し
て存在しても良いし、送信側のキャッシュ・バス９１−
１と受信側のキャッシュ・バス９１−２の間の一つだけ
存在するという構成でもよいことになる。ただし、これ
らの各ＦＩＦＯや２−Ｐｏｒｔ−ＲＡＭは、ＣＰＵ１−
１およびＣＰＵ１−２からキャッシュ領域の一部として
その入出力点が見えている必要がある。そのため、この
場合には図１１の送信側／受信側双方のキャッシュ空間
内の一領域として、データ転送用Ｉ／Ｏメモリの各ＦＩ
ＦＯや２−Ｐｏｒｔ−ＲＡＭのアドレスがどこかに指定
されていなければならない。

【０１５５】また、第３の実施例（図６）のＡＴＭ交換
装置の場合と同様に、さらに、このような構成のＡＴＭ
交換処理用のマイクロプロセッサを入出力回線毎に設置
する方法も考えられる。本実施例の場合にはｍ×ｍのＡ
ＴＭ交換装置を実現するために、１／２ｍの処理能力で
よいマイクロプロセッサを２ｍ個用いることとなる。本
実施例に示すＡＴＭ交換装置を用いることによって、送
信側の処理と受信側の処理を異なるマイクロプロセッサ
に分けて行っているために、各マイクロプロセッサで行
うべき処理を削減することができ、より高速のＡＴＭイ
ンタフェースを収容可能なＡＴＭ交換装置が実現できる
ことになる。また、各入出力回線毎の送信側と受信側の
処理をそれぞれ異なるマイクロプロセッサに割り当てる
ことによって、本実施例のＡＴＭ交換装置が提供するＡ
ＴＭインタフェースの組み合わせをより柔軟性の高いも
のにすることも可能である。

【０１５６】以上のように、第３〜第５の実施例（図
６、図８、図１０）のＡＴＭ交換装置は、各入出力ポー
トや送信側／受信側毎の柔軟なインタフェースを提供し
易くなるという特徴を持っている。また、複数のマイク
ロプロセッサによってＡＴＭ交換機能を提供しているの
で、個々の機能としてそれほど高い機能が求められなく
なることから、その時代の最先端のマイクロプロセッサ
ではなく、広く使われている低価格のマイクロプロセッ
サを用いてＡＴＭ交換装置を実現することができる。通
常、提供するべき処理能力が１／ｍに削減されたＬＳＩ
の価格は、もともとの処理能力を提供するＬＳＩの価格
の１／ｍ以下になることから、本実施例のような構成で
ＡＴＭ交換装置を実現することによって、装置全体とし
てより低価格のＡＴＭ交換装置を提供できるようになる
と期待できる。

【０１５７】（第６の実施例）次に、第１の発明に係る
第６の実施例について説明する。

【０１５８】図１２に、本実施例のＡＴＭ交換装置の基
本構成の概念図を示す。このＡＴＭ交換装置は、データ
キャッシュの構成方法の一例を示すものであり、ＡＴＭ
交換装置に送られてきたデータの入出力処理、物理レイ
ヤ処理、ＡＴＭレイヤ処理、スイッチング処理のそれぞ
れの処理に対して、それぞれ、Ｄ−Ｃａｃｈｅ２２−１
とは別に、入出力処理用記憶領域（図１、図４、図６、
図８、図１０の各図中での入出力ポートに対応するも
の）４０−１〜４０−ｎ、物理レイヤ処理用記憶領域４
１−１〜４１−ｎ、ＡＴＭレイヤ処理用記憶領域４２−
１〜４２−ｎ、スイッチング処理用記憶領域４３−１〜
４３−ｎをあらかじめキャッシュ領域内の一部に割り当
てておく構成を示している。このような構成としている
ため、本実施例のＡＴＭ交換装置では、各回線を送られ
てきたデータに対する各処理を順次行っていく際に、各
処理が終了した毎に異なる記憶領域にデータを順次書き
移していくことになる。

【０１５９】例えば、Ｒ３０００などの３２ｂｉｔマイ
クロプロセッサによって入出力ポート４０−１〜４０−
ｎからデータを読み取って処理を行う場合を考える。入
出力ポートでデータを読み取る際にビット同期が確立さ
れるタイミングは物理レイヤフレームのどの位置になる
のかは予想ができないので、入出力ポートからキャッシ
ュバス９１−１に送り出されるビット列（３２ｂｉｔの
ビット列）も物理レイヤフレーム内のどの位置のビット
列であるのかは解らないことになる。そのため、１つの
キャッシュメモリによって３２ｂｉｔずつの各処理にお
けるデータの読み出し・書き込みを行う場合を想定する
と、物理レイヤフレームの同期を確立させた後において
も、キャッシュバス上で転送しているデータが必ずしも
物理レイヤフレームのバイト同期のとれた情報とはなら
ず、フレームの先頭や最後尾では３２ｂｉｔの中の前半
の数ビットが前のフレームに属す情報であるのに、残り
の数ビットは後ろのフレームに属するビットとなってし
まうということになる。

【０１６０】これに対し本実施例のように、物理レイヤ
フレームの同期を確立させた後にＡＴＭレイヤ処理用記
憶領域４２−１〜４２−ｎに情報を伝送する際に、フレ
ームの先頭のビットから３２ｂｉｔずつをキャッシュバ
ス９１−１上に送出することによって、ＡＴＭレイヤ処
理用記憶領域４２−１〜４２−ｎにはバイト同期のとれ
たデータとして書き込むことができることになる。その
ため、物理レイヤフレームの同期を確立させた後にはキ
ャッシュバス９１−１上を転送するデータのバイト同期
は保証されていることになり、マイクロプロセッサによ
って物理レイヤ処理以降の各処理（ＡＴＭ交換処理やス
イッチング処理）を行う際には、キャッシュバス９１−
１を介して読み込むデータのバイト同期は確立されてい
るものとして扱えるので、マイクロプロセッサによる処
理を軽減させることができる。また、このようにデータ
を順次処理していくという観点から、物理レイヤ処理用
など各固定的に割り当てられている記憶領域をＦＩＦＯ
構成とするＡＴＭ交換装置も実現可能である。

【０１６１】本実施例のような構成のキャッシュメモリ
を用いた場合のＣＰＵ１−１における各記憶領域間での
データの転送手順の概要は以下のようになる。

【０１６２】ｉ）各入出力回線を伝送されてきたデータ
を各入出力ポート４０−１〜４０−ｎからその入出力回
線の従っている物理レイヤフレームのフレーム長程度の
ビット数のデータを、その入出力回線に対応する物理レ
イヤ処理用記憶領域（ＰＨＹＬ）４１−１〜４１−ｎ内
に転送する。

【０１６３】ii）各物理レイヤ処理用記憶領域４１−１
〜４１−ｎから３２ｂｉｔずつデータを読み込み、読み
込んだデータへの受信側の物理レイヤ処理を施してフレ
ーム同期を確立した後、フレーム同期のとれたフレーム
の先頭のビットから順に３２ｂｉｔずつを、対応するＡ
ＴＭレイヤ処理用記憶領域（ＡＴＭＬ）４２−１〜４２
−ｎ内に転送する。

【０１６４】iii ）各ＡＴＭレイヤ処理用記憶領域４２
−１〜４２−ｎからデータを読み込み、（確実に４Ｂｙ
ｔｅずつ読み込むことができる）読み込んだデータへの
受信側のＡＴＭレイヤ処理を施し、セル同期（バイト同
期）のとれたデータのままで対応するスイッチング処理
用記憶領域（Ｓｗｉｔｃｈ）４３−１〜４３−ｎ内に転
送する。

【０１６５】iv）各スイッチン処理用記憶領域４３−１
〜４３−ｎからデータを読み込み、読み込んだデータの
あて先情報からそのセルを転送するべき入出力回線を識
別し、識別したセルをその出力するべき入出力回線に対
応しているスイッチング処理用記憶領域４３−１〜４３
−ｎ内に転送する。

【０１６６】ｖ）各スイッチング処理用記憶領域４３−
１〜４３−ｎ内から順次ＡＴＭセルを読み出し、その読
みだしたセルに対して送信側のＡＴＭレイヤ処理を施
し、対応するＡＴＭレイヤ処理用記憶領域２−１〜４２
−ｎ内に転送する。

【０１６７】vi）各ＡＴＭレイヤ処理用記憶領域４２−
１〜４２−ｎ内から順次ＡＴＭセルを読み出し、その読
みだしたセルに対して出力回線に対応した送信側の物理
レイヤ処理を施して、対応する物理レイヤ処理用記憶領
域４１−１〜４１−ｎ内に転送する。

【０１６８】vii ）各物理レイヤ処理用記憶領域４１−
１〜４１−ｎ内から順次データを読みだし、対応する各
入出力ポート４０−１〜４０−ｎにその読み出したデー
タを転送し、各入出力ポート４０−１〜４０−ｎから出
力回線に送出する。

【０１６９】ここで、図１２においては物理的に異なる
Ｃａｃｈｅ／ＲＡＭによってそれぞれの記憶領域を区別
するように示してあるが、物理的に異なるＲＡＭでなく
ても、１つのＣａｃｈｅ／ＲＡＭ内のアドレスを各処理
専用のアドレスとして固定的に割り当ててしまうこと
で、本実施例と同様の効果を得ることも可能である。ま
た、図１２では、各入出力回線毎の物理レイヤ処理、Ａ
ＴＭレイヤ処理、スイッチング処理全てに対して記憶領
域を割り当てるような構成になっているが、本発明はこ
のような方式に限られたものではなく、例えばスイッチ
ング処理の記憶領域は各入出力回線毎には区切らずに全
体を１つの記憶領域内で処理していくというような構成
も当然実施可能である。さらに、本実施例においては各
処理毎の記憶領域を受信側の処理が終わった時点と送信
側の処理を行う時点で同じ記憶領域を用いる構成になっ
ているが、このような構成に限られたものではなく、例
えば受信側の物理レイヤ処理用記憶領域と送信側の物理
レイヤ処理レイヤ処理用記憶領域をそれぞれ別に設ける
ような構成も考えられる。当然、このような送信側と受
信側で記憶領域を区別して処理を行う方法は物理レイヤ
処理用記憶領域に限られたものではなく、ＡＴＭ処理用
記憶領域やスイッチング処理用記憶領域などでも実現す
ることができる。

【０１７０】また、第３の実施例（図６）のＡＴＭ交換
装置の場合と同様に、このような構成のスイッチング処
理用のマイクロプロセッサを入出力回線毎に設置する方
法も考えられる。さらに、本実施例のように１つのマイ
クロプロセッサによって全ての処理を行うのではなく、
物理レイヤ処理、ＡＴＭレイヤ処理、スイッチング処理
にそれぞれ１つずつマイクロプロセッサを割り当て、そ
れぞれの処理を異なるマイクロプロセッサとキャッシュ
の組み合わせによって行い、順次処理の終わったデータ
を次の処理を行うマイクロプロセッサとキャッシュの組
み合わせに転送していくような方法も当然考えられる。

【０１７１】このような構成でデータキャッシュを実現
した場合のキャッシュ領域、メモリ領域が、それぞれＣ
ＰＵ１−１からどのように見えているのかを図１３に示
す。物理的に異なるＣａｃｈｅ／ＲＡＭによって実現す
る場合でも、前述したような一つのＣａｃｈｅ／ＲＡＭ
によって実現する場合でもキャッシュ領域やメモリ領域
は同じように見えるということは自明である。

【０１７２】本実施例によって、入出力処理・物理レイ
ヤ処理・ＡＴＭレイヤ処理・スイッチング処理の各処理
毎に記憶領域を区切っているので、マイクロプロセッサ
によるメモリ空間の管理が容易になることが期待でき
る。また、ここで述べてきたように、各レイヤの処理を
行うべきデータを順次異なる記憶領域に書き移しながら
転送して行くので、入出力回線から送られてきたデータ
のタイミングによらずに、各レイヤのデータ構造に合わ
せて（ここではバイト同期のとれたデータとして）記憶
領域にデータを保持することができる。そして、このよ
うに記憶領域内にバイト同期のとれた状態で保持してお
くことができることによって、各レイヤ毎の処理を行う
際に、キャッシュバス上で転送するデータのバイト同期
は保証されたものとして扱うことができ（３２ｂｉｔマ
イクロプロセッサならば４Ｂｙｔｅずつのデータ転送が
できる）、マイクロプロセッサによる処理のさらなる高
速化が期待できる。

【０１７３】次に、以下では、ＡＴＭ交換処理装置内の
いくつかの処理をハードウェア処理によって行うことと
した第２の発明に係るＡＴＭ交換装置（特にキャッシュ
バス上の構成に関するもの）のいくつかの実施例を、図
１４〜図２３を参照しながら示していく。

【０１７４】（第７の実施例）まず、第２の発明に係る
第７の実施例について説明する。

【０１７５】図１４に、本実施例のＡＴＭ交換装置の基
本構成の概念図を示す。このＡＴＭ交換装置は、マイク
ロプロセッサによって行う処理を、入出力回線からのデ
ータの物理レイヤ処理とＡＴＭレイヤ処理のインタフェ
ース処理のみに限定し、スイッチング処理は別の入出力
ポートによって接続されたＡＴＭスイッチを用いて行う
ように構成したものである。本実施例では図１４のよう
に、ＣＰＵ１−１とＩ−Ｃａｃｈｅ２１−１，Ｄ−Ｃａ
ｃｈｅ２２−１を接続しているキャッシュ・バス９１−
１には、各入出力回線毎の入出力ポート１０−１〜１０
−ｎと、スイッチング処理を実行するＡＴＭスイッチ１
０００とのインタフェースとなる入出力ポート５０−１
〜５０−ｎを接続している。

【０１７６】本実施例においては、入出力回線を経て入
出力ポート１０−１〜１０−ｎに到着したデータをＤ−
Ｃａｃｈｅ２２−１に順次転送してから、Ｄ−Ｃａｃｈ
ｅ２２−１に書き込んだデータに対して、受信側の物理
レイヤ処理とＡＴＭレイヤ処理を施してＡＴＭセル化し
た後に、データが転送されてきた入出力ポートに対応し
たＡＴＭスイッチ１０００へのインタフェースポートに
転送する。また、ＡＴＭスイッチ１０００からスイッチ
ング処理をされた後にＡＴＭスイッチへのインタフェー
スポートに送られてきたＡＴＭセルをＤ−Ｃａｃｈｅ２
２−１に順次転送してから、Ｄ−Ｃａｃｈｅ２２−１に
書き込んだＡＴＭセルに対して、送信側のＡＴＭレイヤ
処理を物理レイヤ処理を施して物理レイヤフレーム化し
た後に、データが転送されてきたＡＴＭスイッチへのイ
ンタフェースポートに対応した入出力ポートにそのフレ
ームを転送することになる。

【０１７７】上記のようにＡＴＭセルの形でＡＴＭスイ
ッチ１０００にデータを転送する場合だけではなく、Ｃ
ＰＵ１１においてＡＴＭ交換処理の他に、ＡＴＭスイッ
チ１０００内の物理ＶＣＩの識別やルーティングタグの
付加等のＡＴＭスイッチの前処理を行う場合も考えられ
る。この場合には、マイクロプロセッサＣＰＵ１１は、
ＡＴＭスイッチ１０００から送られてきたデータからの
ルーティングタグの除去やＶＰＩ／ＶＣＩの書き換えな
どのＡＴＭスイッチの後処理も行うこととなる。

【０１７８】以上述べてきたような手順でＡＴＭ交換処
理を行うので、ＣＰＵ１−１で行う必要のある処理とし
ては、図１に示した実施例の場合からスイッチング処理
を省くことができるようになる。

【０１７９】ＡＴＭセルのスイッチング処理は入出力回
線の物理レイヤ仕様などからは独立のものであり、各メ
ーカーが独自の方式で各種のＡＴＭスイッチＬＳＩをす
でに実現している。このような点から、ＡＴＭ交換装置
の各インタフェース点と各社が開発したＡＴＭスイッチ
のインタフェース点との間のインタフェースはかなりの
組み合わせが考えられるので、それぞれのインタフェー
スの組み合わせに対して専用のインタフェースＬＳＩを
開発することは、開発コストなどの点からも問題があ
る。

【０１８０】これに対して本実施例のような構成でＡＴ
Ｍ交換装置を構築すれば、前述したような複数のインタ
フェースの組み合わせに対する処理をソフトウェアの書
き換えだけで提供することができるので、ユーザーが必
要とする収容インタフェースやＡＴＭスイッチ機能に対
してより柔軟性の高いＡＴＭ交換装置を提供することが
できる。当然、ＡＴＭスイッチを用いることによってマ
イクロプロセッサによって行うべき処理量を削減するこ
とができるので、入出力ポートで収容するインタフェー
スをより高速のものまで収容可能にできるようになる。

【０１８１】以上のようなことから、本実施例のように
スイッチング処理はＡＴＭスイッチなどのハードウェア
によって行うとすることによって、収容するインタフェ
ースに対する柔軟性の向上と収容するインタフェースの
高速化の両方を提供できるＡＴＭ交換装置を実現するこ
とができる。

【０１８２】このような構成のＡＴＭ交換装置を用いた
ときにＣＰＵ１−１から見えるキャッシュ空間とメモリ
空間の構成を図１５に示す。

【０１８３】また、このような入出力ポートやＡＴＭス
イッチへのインタフェースポートの接続方法の他にも、
ＡＴＭスイッチへのインタフェースポートはキャッシュ
・バスではなくメモリ・バスに接続してＡＴＭインタフ
ェース処理を行う方法や、その逆に入出力回線への入出
力ポートをメモリ・バスに接続する方法などが考えられ
ることは自明である。さらに、このような構成のインタ
フェース処理用のマイクロプロセッサを第３の実施例
（図６）のＡＴＭ交換処理装置の場合と同様に、ＡＴＭ
交換装置への入出力回線毎に設置することも考えられ
る。

【０１８４】（第８の実施例）次に、第２の発明に係る
第８の実施例について説明する。

【０１８５】図１６に、本実施例のＡＴＭ交換装置の基
本構成の概念図を示す。このＡＴＭ交換装置は、物理回
線からのデータのビット同期などの回線終端処理は通常
の回線終端ＬＳＩなどのハードウェアによって処理を行
い、ＣＰＵ１−１によって行う処理をデータのＡＴＭレ
イヤ処理・スイッチング処理のみに限定するように構成
したものである。

【０１８６】図１６に示すようなＡＴＭ交換装置におい
ては、各入出力回線から入力されたビット列の例えばビ
ット同期・フレーム同期までの回線終端処理を各回線毎
の回線終端処理ハードウェア６６−１〜６６−ｎによっ
て行い、フレーム同期のとれたデータを入出力ポート６
０−１〜６０−ｎに書き込むことになる。そのため、Ｃ
ＰＵ１−１は送られてくるデータが常にフレーム同期の
とれたデータとして処理することができることになる。

【０１８７】これまで図１〜図１５に示してきたＡＴＭ
交換装置の各構成では、入出力ポートには各入出力回線
からのデータをそのまま書き込んでいき、マイクロプロ
セッサが入出力ポートから一定ビット数ずつ（Ｒ３００
０であれば３２ｂｉｔずつ）データを読み込んで順次処
理を行っていくことになるので、毎回入出力ポートから
読み出すデータのバイト同期は保証されていなかった。
そのため、図１２に示した実施例のようにマイクロプロ
セッサにおいて物理レイヤフレームのフレーム同期を確
立した後に、その同期のとれたデータをあらためてＡＴ
Ｍレイヤ処理用記憶領域に書き移して次の処理を行って
いくなどの処理を行うことによって、扱うデータのバイ
ト同期を保証するような方法が考えられた。

【０１８８】それに対して図１６に示した構成のＡＴＭ
交換装置では、フレーム同期までの物理レイヤ処理のよ
うに、各入出力回線毎に一定の決まった処理を行う部分
はハードウェア化してしまうことによって、マイクロプ
ロセッサによる物理レイヤ処理の一部分を省略すること
ができることになる。このような物理回線終端処理を実
行するＬＳＩはすでにいくつものものが開発されてお
り、コスト的にも大きな問題はないものと考えられる。
また、入出力ポートからデータの読み出しを行う際には
常に物理レイヤフレームの先頭ビットから一定ビットず
つ（Ｒ３０００であれば３２ｂｉｔずつ）取り出すこと
ができるので、キャッシュ・バス９１−１上を転送され
るデータは常にバイト同期が保証されていることにな
る。このように、マイクロプロセッサにおける処理量を
削減することができることや、キャッシュ・バス９９−
１上を転送されるデータのバイト同期は確立されている
ものとしてデータを扱うことができるようになるという
ことから、より高速のインタフェースまで収容可能なＡ
ＴＭ交換装置が提供できることになる。

【０１８９】このような構成のＡＴＭ交換装置を用いた
ときにＣＰＵ１−１から見えるキャッシュ空間とメモリ
空間の構成を図１７に示す。

【０１９０】また、このような構成のＡＴＭ交換処理用
のマイクロプロセッサを第３の実施例（図６）のＡＴＭ
交換装置の場合と同様に、ＡＴＭ交換装置への入出力回
線毎に設置することも考えられることは自明である。

【０１９１】次に、以下では、第２の発明に係るＡＴＭ
交換装置において、物理レイヤ処理の一部であるＡＴＭ
セルのペイロード部に対するスクランブル処理およびデ
スクランブル処理を、それらの処理専用のＬＳＩなどの
ハードウェアによって処理を行う場合のいくつかの実施
例を、図１８〜図２３を参照しながら示していく。

【０１９２】第１の実施例で示した命令ストリームのよ
うに、ＡＴＭ交換装置内で行うべき処理としては、物理
レイヤ処理、ＡＴＭレイヤ処理、スイッチング処理など
が必要である。このような各処理は、基本的に各処理に
おいて扱うパケット（物理レイヤフレームやＡＴＭセ
ル）の同期がとれた後ではそのパケットのヘッダ部分に
対する処理を行っていけば良いという特徴を持ってい
る。特に、ＡＴＭセルのヘッダ部は、そのＨＥＣである
１Ｂｙｔｅを除くとちょうど４Ｂｙｔｅ（３２ｂｉｔ）
であり、本実施例で用いているような３２ｂｉｔマイク
ロプロセッサＲ３０００との整合がとれているので、Ａ
ＴＭセルはマイクロプロセッサ処理によって処理を行い
易いパケット構成になっていると考えられる。

【０１９３】ここで、スクランブル処理やデスクランブ
ル処理は、ＡＴＭセルのペイロード部に対する処理であ
る。そのため、スクランブル処理・デスクランブル処理
を行う場合には、物理レイヤ処理によってＡＴＭセル同
期を確立した後でも、マイクロプロセッサにＡＴＭセル
全てを読み出して処理を行わなければならなくなってい
た。また、ＩＴＵ−Ｔなどで標準化されているスクラン
ブル処理・デスクランブル処理は、ペイロード部の４３
ｂｉｔずつを用いて処理を行うようになっているため
に、本実施例のように３２ｂｉｔマイクロプロセッサＲ
３０００を用いて処理を行う場合には、そのデータの扱
いが非常に複雑となり、処理時間が多くかかるという問
題が考えられた。

【０１９４】それに対して、各実施例のようにスクラン
ブル処理・デスクランブル処理はハードウェア処理によ
って行うこととし、それ以外の処理をマイクロプロセッ
サによって行うとした場合には、ＡＴＭセル同期を確立
した後にはマイクロプロセッサにはＡＴＭセルのヘッダ
部のみを読み出して処理を行うことが可能となり、キャ
ッシュ・バス９１−１上を転送するデータを大幅に削減
することができるようになる。

【０１９５】（第９の実施例）次に、第２の発明に係る
第９の実施例について説明する。

【０１９６】図１８に、本実施例のＡＴＭ交換装置の基
本構成の概念図を示す。また、図１９には、ＣＰＵ１−
１から見えるキャッシュ空間とメモリ空間の一例を示
す。

【０１９７】このＡＴＭ交換装置は、スクランブル処理
・デスクランブル処理をハードウェア化した機能をキャ
ッシュ・バス９１−１に直接接続するように構成したも
のである。

【０１９８】スクランブル処理部（Ｓ）７１−１、デス
クランブル処理部（Ｄ）７２−１においては、ＡＴＭ交
換装置の各入出力回線毎のＡＴＭセルストリームに対す
るスクランブル処理、デスクランブル処理を行わなけれ
ばならない。そのため、本実施例のように１つのスクラ
ンブル処理部７１−１やデスクランブル処理部７２−１
で処理を行う場合には、マイクロプロセッサＣＰＵ１−
１から送られてくるペイロード部が、どの入出力回線に
対応したＡＴＭセルのペイロードであるのかを識別しな
ければならない。

【０１９９】このための方法としては、ＣＰＵ１−１か
ら各入出力回線の順番に従って決められた順番でペイロ
ード部を送信する方法や、各処理部に転送するペイロー
ド部の情報に入出力回線を識別するタグのようなものを
付加して転送する方法などが考えられる。また、スクラ
ンブル処理部７１−１、デスクランブル処理部７２−１
内においても各入出力回線毎のデータを識別して処理し
ているので、それぞれの入出力回線に対応したデータの
処理のために、各入出力回線毎の直前の４３ｂｉｔのデ
ータを保持しながら、それぞれの入出力回線に対応した
データの次のスクランブル処理・デスクランブル処理を
行っていく方法が考えられる。また、このようなスクラ
ンブル処理部・デスクランブル処理部を各入出力回線毎
に対応して持たせる方法も考えられる。このような場合
には、スクランブル処理部やデスクランブル処理部の数
は増えるけれども、マイクロプロセッサＣＰＵ１−１は
入出力回線をスクランブル処理部・デスクランブル処理
部のアドレスによって識別して転送することができる。
また、各スクランブル処理部・デスクランブル処理部に
おいても、送られてくるペイロード部のデータは各入出
力回線に対応した連続したＡＴＭセルのペイロード部で
あるので、直前の４３ｂｉｔのみを記憶しておけば良い
ことになる。

【０２００】このような各スクランブル処理部・デスク
ランブル処理部における処理は、マイクロプロセッサＣ
ＰＵ１−１においてＡＴＭセルに対する送信側・受信側
のＡＴＭレイヤ処理が終了するまでの間に終わるように
しておけば、以下のような命令ストリームによってスク
ランブル処理・デスクランブル処理が実行できることに
なる。

【０２０１】ｉ）ＡＴＭセル同期を確立した後に、各Ａ
ＴＭセルのヘッダ部をマイクロプロセッサＣＰＵ１−１
に、ペイロード部をデスクランブル処理ハードウェア７
２−１に順次転送していく。

【０２０２】ii）受信側のＡＴＭレイヤ処理をマイクロ
プロセッサで行う。

【０２０３】受信側のＡＴＭレイヤ処理を行っている間
にペイロード部のデスクランブル処理を実行する。

【０２０４】iii ）デスクランブル処理ハードウェア７
２−１から処理済みのペイロード部を順次読み取り、受
信側のＡＴＭレイヤ処理を施された対応するＡＴＭセル
ヘッダを接続してＡＴＭセルを再構築して次のスイッチ
ング処理に渡す。

【０２０５】iv）スイッチング処理を施した後に、各Ａ
ＴＭセルのヘッダ部をマイクロプロセッサＣＰＵ１−１
に、ペイロード部をスクランブル処理ハードウェア７１
−１に順次転送する。

【０２０６】ｖ）送信側のＡＴＭレイヤ処理をマイクロ
プロセッサで行う。

【０２０７】送信側のＡＴＭレイヤ処理を行っている間
にペイロード部のスクランブル処理を実行する。

【０２０８】vi）スクランブル処理ハードウェア７１−
１から処理済みのペイロードを順次読み取り、送信側の
ＡＴＭレイヤ処理を施された対応するＡＴＭセルヘッダ
を接続してＡＴＭセルを再構築し、さらに物理レイヤ処
理を行っていく。

【０２０９】（第１０の実施例）次に、第２の発明に係
る第１０の実施例について説明する。

【０２１０】図２０に、本実施例のＡＴＭ交換装置の基
本構成の概念図を示す。また、図２１には、ＣＰＵ１−
１から見えるキャッシュ空間とメモリ空間の一例を示
す。このＡＴＭ交換装置は、スクランブル処理・デスク
ランブル処理をハードウェア化した機能を各回線毎にＡ
ＴＭレイヤ処理用記憶領域４３−１〜４３−ｎにそれぞ
れ直接接続するように構成したものである。

【０２１１】上記構成において、ＣＰＵ１−１が行うべ
き処理は、基本的に各処理毎にキャッシュ領域を区切っ
てＡＴＭ交換処理を行う第６の実施例（図１２）の場合
と同様であるが、ＡＴＭレイヤ処理用記憶領域４２−１
〜４２−ｎにおいて新たな処理を行う必要が生じる。セ
ル同期のとれたデータがＡＴＭレイヤ処理用記憶領域４
２−１〜４２−ｎに書き込まれると、その書き込まれた
データが送信側の処理を行っているＡＴＭセルである場
合には、各ＡＴＭレイヤ処理用記憶領域からスクランブ
ル処理ハードウェア７１−１〜７１−ｎがそのセルを読
み取り（ＡＴＭレイヤ処理用記憶領域４２−１〜４２−
ｎがスクランブル処理部７１−１〜７１−ｎに転送
し）、各ＡＴＭセルのペイロード部にスクランブル処理
を施して、ＡＴＭレイヤ処理用記憶領域４２−１〜４２
−ｎに処理済みのＡＴＭセルを書き戻すことになる。一
方、書き込まれたセルが受信側の処理を行っているＡＴ
Ｍセルである場合には、デスクランブル処理ハードウェ
ア７２−１〜７２−ｎによって同様にデスクランブル処
理が施され、同様にＡＴＭレイヤ処理用記憶領域４２−
１〜４２−ｎに処理済みのＡＴＭセルが書き戻されるこ
とになる。

【０２１２】ここで、このような方法で各処理を行うた
めには、ＣＰＵ１−１がスイッチング処理用記憶領域か
らは、スクランブル処理・デスクランブル処理を施され
たデータのみ読み出すことができるようにする必要があ
る。そのための方法としては、基本的に以下の２通りの
方法が考えられる。

【０２１３】［１］ＡＴＭレイヤ処理用記憶領域のデー
タにはそれぞれタグを付加しておき、スクランブル処理
またはデスクランブル処理が終了したデータか、未終了
のデータかを、そのタグを読むことによってＣＰＵ１−
１が識別できるようにする。 ［２］スイッチング処理用記憶領域に書き込まれたデー
タはすぐにスクランブル処理またはデスクランブル処理
のハードウェアに転送して各処理を施し、マイクロプロ
セッサがそのデータを再び読み出しにくるまでの間に同
じ記憶領域に書き戻す。

【０２１４】ここで、２番目に示した方法のように、ス
クランブル処理・デスクランブル処理が終了する時間以
上待ってマイクロプロセッサがデータを読み出す場合に
は、マイクロプロセッサが確実にスクランブル処理・デ
スクランブル処理を施されたデータを読み出せるように
保証する必要がある。その方法としては、まず、スクラ
ンブル処理・デスクランブル処理にかかる処理時間をあ
らかじめ予測し、マイクロプロセッサの方がそのスクラ
ンブル・デスクランブル処理が終了する時間以上必ず待
ってから読み出すという方法が考えられる。また、マイ
クロプロセッサによって受信側・送信側のＡＴＭレイヤ
処理を行うために必要となる命令数はあらかじめわかる
ので、その命令をこなすために必要となる最低のサイク
ル数もあらかじめ計算できる。そこで、受信側のＡＴＭ
レイヤ処理に必要な最低のサイクル以内にデスクランブ
ル処理を終了させ、送信側のＡＴＭレイヤ処理に必要な
最低のサイクル数以内にスクランブル処理を終了させる
という方法が考えられる。本実施例のＡＴＭ交換装置の
ようにマイクロプロセッサによってＡＴＭ交換装置内の
各処理を行う場合には、できるだけマイクロプロセッサ
の命令パイプラインを崩さずに処理を行えるようにした
方がよい。そのため、本実施例のように新たにハードウ
ェアを追加してＡＴＭ交換装置を構成する場合には、そ
の追加するハードウェアをマイクロプロセッサの命令パ
イプラインになるべく合わせて動作させるようにしなけ
ればならない。そのような観点から、スクランブル処理
用・デスクランブル処理用のハードウェアをマイクロプ
ロセッサの命令ストリームに合わせて動作させる方法の
方が、本発明のＡＴＭ交換装置においては適した方法で
あると考えられる。

【０２１５】このような、ＡＴＭレイヤ処理用記憶領域
とスクランブル処理部・デスクランブル処理部を接続し
てスクランブル処理・デスクランブル処理を行う方法と
しては、他に、スクランブル処理部・デスクランブル処
理部をＡＴＭレイヤ処理用記憶領域と専用バスによって
接続し、専用バス上でのデータ転送はＤＭＡコントロー
ラを用いてＤＭＡ転送によって行うような方法が考えら
れる。このような方法でもマイクロプロセッサＣＰＵ１
１が行うべき処理は、図２０の場合と同じであるので、
ＡＴＭレイヤ処理用記憶領域からは、スクランブル・デ
スクランブル処理を施されたデータのみ読み出すことが
できるようにする必要がある。また、前述した理由か
ら、ＤＭＡコントローラなどの新たに追加するスクラン
ブル・デスクランブル処理用のハードウェアは、それぞ
れの処理を受信側・送信側のＡＴＭレイヤ処理にかかる
サイクル数以内に終了させる方法が考えられる。

【０２１６】（第１１の実施例）次に、第２の発明に係
る第１１の実施例について説明する。

【０２１７】図２２に、本実施例のＡＴＭ交換装置の基
本構成の概念図を示す。また、図２３には、ＣＰＵ１−
１から見えるキャッシュ空間とメモリ空間の一例を示
す。

【０２１８】このＡＴＭ交換装置は、デスクランブル処
理ハードウェア７１−１〜７１−ｎを各回線毎のＡＴＭ
レイヤ処理用記憶領域４２−１〜４２−ｎの入力部に設
置し、スクランブル処理ハードウェア７２−１〜７２−
ｎをその出力部に設置するように構成したものである。

【０２１９】図２２においては、ＣＰＵ１−１によって
セル同期を確立されたデータをＡＴＭレイヤ処理用記憶
領域に書き込む際に強制的にスクランブル処理が施さ
れ、逆にスイッチング処理用記憶領域からセル同期のと
れたデータを読み出す際に強制的にデスクランブル処理
が施される方式を示している。本実施例においては、第
１０の実施例（図２０）のＡＴＭ交換装置のように一度
ＡＴＭレイヤ処理用記憶領域に書き込んだデータを改め
て読み出してスクランブル処理・デスクランブル処理を
行うという方法にはよらない、スクランブル処理・デス
クランブル処理自体にかかる時間を削減した、さらに高
速なハードウェア処理を実現することが期待できる。

【０２２０】この場合にＣＰＵ１１が行うべき処理は第
１０の実施例の場合と同様であるが、第１０の実施例の
場合とは異なりスイッチング処理用記憶領域からのデー
タ読み出しやデータ書き込みを通常通りに行えば良く、
前述したようなマイクロプロセッサの命令ストリームに
対するタイミング制御を行う必要はなくなることにな
る。しかし、本実施例の場合にはＡＴＭセルの読み出し
時や書き込み時にハードウェア処理を組み込む構成にな
っているので、マイクロプロセッサの命令パイプライン
を崩さずに処理を進めることを考えてハードウェアを作
る必要がある。

【０２２１】例えば、スクランブル処理やデスクランブ
ル処理に１サイクル以上の時間がかかるとすると、ＡＴ
Ｍレイヤ処理用記憶領域へのＡＴＭセルの書き込み、読
み出し命令を実行する際には、その後にスクランブル処
理やデスクランブル処理にかかる時間分だけｎｏｐ（ｎ
ｏ ｏｐｅｒａｔｉｏｎ）サイクルを追加しなければな
らなくなり、命令パイプラインを守るために不要な命令
を追加するという非効率的な処理を行う必要ができてし
まう。逆に言えば、ＡＴＭレイヤ処理用記憶領域にＡＴ
Ｍセルを書き込む１サイクル以内のスクランブル処理を
終了し、ＡＴＭレイヤ処理用記憶領域からＡＴＭセルを
読み出す１サイクル以内のデスクランブル処理を終了さ
せることができれば最も効率が良く、マイクロプロセッ
サによる処理においてはスクランブル・デスクランブル
を全く意識しないで命令ストリームを構成することがで
きるようになる。

【０２２２】ここで、Ｒ３０００のような２５ＭＨｚで
動作しキャッシュアクセスは５０ＭＨｚで動作するよう
なマイクロプロセッサの場合には、１サイクルが２０ｎ
ｓであるので、アクセスタイム１０ｎｓの高速ＳＲＡＭ
によってＡＴＭレイヤ処理用記憶領域が作られていると
するならば、スクランブル・デスクランブル処理を１０
ｎｓ以内に終了することができれば、最も効率的な命令
ストリームが構築できると考えられる。スクランブル・
デスクランブル処理が、４３ｂｉｔのデータと直前の４
３ｂｉｔのデータとの排他的論理和（Ｅｘｃｌｕｓｉｖ
ｅ ＯＲ）処理であることを考えれば、この１０ｎｓと
いう時間は実現可能な時間であると考えられる。

【０２２３】また、本実施例のような構成でスクランブ
ル処理・デスクランブル処理を行うとすると、各処理部
においてキャッシュバスを転送されてきたデータがＡＴ
Ｍセルのヘッダ部であるのかペイロード部であるのかを
識別して各処理を施すようにしなければならない。この
ための方法としては、ＡＴＭレイヤ処理用記憶領域にＡ
ＴＭセルを転送する際に、タグのような識別子を付加し
てそのデータがヘッダ部であるのかペイロード部である
のかを通知する方法が考えられる。また、図２２におけ
るＡＴＭレイヤ処理用記憶領域４２−１〜４２−ｎをペ
イロード部用の記憶領域とヘッダ部用の記憶領域に分け
て構成する方法も考えられる。この方法の場合には、ヘ
ッダ部用の記憶領域の入出力部は通常の構成とし、ペイ
ロード部用の記憶領域の入出力部にスクランブル処理用
・デスクランブル処理用のハードウェアを設置する方法
が考えられる。

【０２２４】また、このような構成のＡＴＭ交換処理用
のマイクロプロセッサを、第３の実施例（図６）のＡＴ
Ｍ交換装置の場合と同様に、ＡＴＭ交換装置への入出力
回線毎に設置することも当然考えられる。

【０２２５】ハードウェア処理によってスクランブル処
理・デスクランブル処理を行う構成としては、ここで示
したような、スクランブル処理用・デスクランブル処理
用のハードウェアをＡＴＭレイヤ処理用記憶領域に接続
する方法だけではなく、他の構成も考えられる。例え
ば、スイッチング処理をハードウェア処理によって行う
第７の実施例（図１４）に示したような構成のＡＴＭ交
換装置に適用する場合には、ＡＴＭスイッチへの入出力
ポート５０−１〜５０−ｎにスクランブル処理・デスク
ランブル処理ハードウェアを接続する方法が考えられ
る。また、送信側と受信側の処理を異なるマイクロプロ
セッサによって行う第５の実施例（図１０）に示したよ
うな構成のＡＴＭ交換装置に適用する場合には、データ
転送用Ｉ／Ｏメモリ１１−１〜１１−ｎにスクランブル
・デスクランブル処理ハードウェアを接続する方法や、
メモリ・バス９９９にスクランブル・デスクランブル処
理ハードウェアを接続して第９の実施例（図１８）にて
示したような手順で各処理を行うような構成も考えられ
る。

【０２２６】以上、第２の発明に係る第７〜第１１の実
施例（図１４、図１６、図１８、図２０、図２２）にて
示したような構成のＡＴＭ交換装置を用いれば、同一処
理を繰り返し高速で行い、処理内容の変更があまり考え
られないような部分をハードウェア処理とし、複雑な処
理を行い、処理内容が変更される可能性の高い部分をマ
イクロプロセッサによるソフトウェア処理とすること
で、マイクロプロセッサによるＡＴＭ交換処理を高速化
することができるとともに、ＡＴＭ交換装置の低価格化
が期待できる。

【０２２７】また、第９〜第１１の実施例（図１８、図
２０、図２２）に示したような構成のＡＴＭ交換装置を
用いることによって、スクランブル処理やデスクランブ
ル処理などのＡＴＭセルのペイロード部のような多くの
ビット数に対して施す処理をハードウェア処理とし、Ａ
ＴＭセルのヘッダ部に対する処理はマイクロプロセッサ
によるソフトウェア処理とすることによって、より高速
のＡＴＭインタフェースを収容することのできるＡＴＭ
交換装置を実現できる。

【０２２８】次に、以下では、第３の発明に係るいくつ
かの実施例を、図２４〜図２７を参照しながら説明す
る。

【０２２９】（第１２の実施例）まず、第３の発明に係
る第１２の実施例について説明する。

【０２３０】図２４に、本実施例のＡＴＭ交換装置の構
成の概念図の一例を示す。このＡＴＭ交換装置では、受
信側のインタフェース処理、スイッチング処理、送信側
のインタフェース処理などの通話路処理を行うＣＰＵ１
−１、ＣＰＵ１−２と、ＡＴＭ交換装置で処理を行うデ
ータに対する障害検出や網管理などのＯＡＭ処理を行う
ＣＰＵ１−３の３つのＣＰＵによってＡＴＭ交換処理を
行うように構成している。

【０２３１】本実施例においては、受信側のマイクロプ
ロセッサ１−１とＯＡＭ処理用マイクロプロセッサ１−
３の間のデータ授受のためにＦＩＦＯ８１１を用い、Ｏ
ＡＭ処理マイクロプロセッサ１−３と送信側のマイクロ
プロセッサ１−２の間のデータ転送にＦＩＦＯ８２１を
用いる構成を示している。受信側マイクロプロセッサＣ
ＰＵ１−１と送信側マイクロプロセッサＣＰＵ１−２間
のデータ転送には、第５の実施例（図１０）に示したＡ
ＴＭ交換装置の場合と同様に、メインメモリ上のデータ
転送用記憶領域１１−１〜１１−ｎを用いることとして
いる。このような構成のＡＴＭ交換装置おいて、各マイ
クロプロセッサから見えるキャッシュ空間やメモリ空間
の状態の一例を図２５に示す。

【０２３２】本実施例では、受信側のマイクロプロセッ
サＣＰＵ１−１において、各入力回線３１−１〜３１−
ｎから送られてきたデータの処理をしながら、回線の故
障情報や送られてきたＯＡＭセルなどはキャッシュ空間
内のＩ／Ｏ＃ｘに書き込む処理を行うことによって、各
入出力回線の状態を監視しているＯＡＭセルなどをＯＡ
Ｍ処理用マイクロプロセッサＣＰＵ１−３に転送するこ
とができるようになる。また、ＯＡＭ処理用マイクロプ
ロセッサＣＰＵ１３から送出される各入出力回線へのＯ
ＡＭセルやＯＡＭ情報は、送信側のマイクロプロセッサ
ＣＰＵ１−２によってキャッシュ空間内のＩ／Ｏ＃ｙか
ら適当な出力回線に対して読み出されることによって各
出力回線３２−１〜３２−ｎに送出できるようになって
いる。

【０２３３】このような構成にした場合には、送信側の
マイクロプロセッサＣＰＵ１−１から転送されたＯＡＭ
データが確実にＯＡＭ処理用マイクロプロセッサＣＰＵ
１３に読み出されるようになっていなければならない。
また、逆に、ＯＡＭ処理用マイクロプロセッサＣＰＵ１
−３から送り出されたデータも送信側のマイクロプロセ
ッサＣＰＵ１−２に確実に読み出されるようになってい
なければならない。このような、各マイクロプロセッサ
間でのＯＡＭデータ転送の制御方法としては、以下のよ
うな各種の方法が考えられる。

【０２３４】［１］ＯＡＭ処理用ＣＰＵ１−３が一定サ
イクル毎にＩ／Ｏ＃ｘ内のデータを読みにいく。

【０２３５】［２］受信側処理用ＣＰＵ１−１がＩ／Ｏ
＃ｘにデータが書き込んだ時に、ＯＡＭ処理用ＣＰＵ１
−３に割り込みをかけ、Ｉ／Ｏ＃ｘ内のＯＡＭデータを
読みにいかせるように制御する。

【０２３６】［３］ＯＡＭ処理用ＣＰＵ１−３がＩ／Ｏ
＃ｙにデータが書き込んだ時に、送信側処理用ＣＰＵ１
−２に割り込みをかけ、Ｉ／Ｏ＃ｙ内のＯＡＭデータを
読みにいかせるように制御する。

【０２３７】［４］送信側処理用マイクロプロセッサＣ
ＰＵ１−２が一定サイクル毎にＩ／Ｏ＃ｙ内のデータを
読みにいく。

【０２３８】ここで、［１］や［４］のような方法でＯ
ＡＭデータの読み出し制御を行う場合には、各マイクロ
プロセッサがＯＡＭデータを読み出すサイクル数が問題
となる。ＣＰＵ１−３やＣＰＵ１−２は、各入出力回線
に到着してＣＰＵ１−１から転送されてくるＯＡＭデー
タを確実に読み出していかなければならないので、その
読み出しアクセスを行う周期（サイクル数）は各入出力
回線に到着するＯＡＭデータの到着周期（サイクル数）
よりも短くなければならない。また、各入出力回線に到
着するＯＡＭデータは確実に周期的に到着するものでは
ないので、各マイクロプロセッサでのＯＡＭデータ授受
を行うＦＩＦＯ８１１，８２１にはある程度のＦＩＦＯ
長を持ったものを用いる必要がある。

【０２３９】次に、上記の［２］や［３］のような方法
でＯＡＭデータの読み出し制御を行う場合には、前述し
たような読み出しサイクルのような問題は生じないけれ
ども、ＯＡＭ処理用マイクロプロセッサＣＰＵ１−３に
頻繁に読み出しのための割り込みがかけられ、ＣＰＵ１
−３のＯＡＭ処理のための命令ストリームを頻繁に乱す
結果となってしまうので、この読み出しのための割り込
みをいかに効率的に行うかが問題となる。そのための方
法としては、ＯＭＡデータ転送用ＦＩＦＯ８１１，８２
１にある程度のＯＡＭデータがたまった段階でＣＰＵ１
−３やＣＰＵ１−２に割り込みをかけるという方法が考
えられる。

【０２４０】以上のような読み出し制御を行いながら３
つのマイクロプロセッサが並列動作しているような、本
実施例に示したＡＴＭ交換装置における各マイクロプロ
セッサの動作手順の一例を以下に示す。

【０２４１】［１］ＣＰＵ１−１の動作手順 ｉ）各入出力回線Ｉ／Ｏ３１−１〜３１−ｎから入力さ
れたデータをＤ−Ｃａｃｈｅ２２−１に転送し、その書
き込んだデータに対して、フレーム同期・ＡＴＭセル同
期の確立などの受信側の物理レイヤ処理を施す。

【０２４２】ii）フレーム同期やセル同期がとれない状
態に陥った場合などに、それらの物理レイヤの故障情報
をＣＰＵ１−３に転送する。

【０２４３】iii ）フレーム同期確立の後の物理レイヤ
フレーム内のＯＡＭ情報などを、ＯＡＭ処理用マイクロ
プロセッサＣＰＵ１−３に転送する。

【０２４４】iv）ＡＴＭセルのヘッダ情報を読みとり、
読み取ったセルがＯＡＭセルであった場合には、そのＯ
ＡＭセルをＯＡＭ処理用マイクロプロセッサＣＰＵ１−
３に転送する。

【０２４５】ｖ）ＡＴＭセルのヘッダ情報を読み取り、
読み取ったセルが通常のユーザーセルであった場合に
は、そのユーザーセルを、データ転送用の記憶領域Ｉ／
Ｏ１１−１〜１１−ｎの中の、出力回線に対応した記憶
領域に書き込む。

【０２４６】［２］ＣＰＵ１−２の動作手順 ｉ）各データ転送用記憶領域Ｉ／Ｏ１１−１〜１１−ｎ
から順次出力データを、送信側のデータキャッシュＤ−
Ｃａｃｈｅ２２−２に取り込む。

【０２４７】ii）ＯＡＭ処理用マイクロプロセッサから
のＡＴＭレイヤに対応したＯＡＭセルを、送信側のデー
タキャッシュＤ−Ｃａｃｈｅ２２−２に取り込む。

【０２４８】iii ）Ｄ−Ｃａｃｈｅ２２−２内の出力デ
ータに対して、シェイピング処理や、Ｈｅｃ処理などの
送信側のＡＴＭレイヤ処理を施す。

【０２４９】iv）ＯＡＭ処理用マイクロプロセッサから
の物理レイヤに対応したＯＡＭセルや物理レイヤに対応
したＯＡＭデータをＤ−Ｃａｃｈｅ２２−２に取り込
む。

【０２５０】ｖ）各入出力ポートへ送出するデータの物
理レイヤフレーム作成などの送信側の物理レイヤ処理を
施し、各入出力ポートにデータを転送し、各入出力回線
にデータを送出する。

【０２５１】［３］ＣＰＵ１−３の動作手順 ｉ）送信側からの物理レイヤ関連のＯＡＭ情報や物理レ
イヤＯＡＭセルやＡＴＭレイヤＯＡＭセルをＦＩＦＯ８
１１から読み取る。

【０２５２】ii）読み取ったＯＡＭ情報に対して必要と
なるＯＡＭ情報を作成し、そのＯＡＭ情報を送出する必
要のある出力回線を決定する。（ＡＴＭ交換装置内の別
の管理プロセッサ（ネットワーク管理プロセッサ）にＯ
ＡＭ情報を転送する場合もある。） iii ）各ＯＡＭ情報とそのＯＡＭ情報を出力するべき出
力回線を示すあて先情報をＦＩＦＯ８２１に書き込む。
（ＯＡＭ情報を物理レイヤ対応のＯＡＭセルやＡＴＭレ
イヤ対応のＯＡＭセルとして書き込む場合と、物理レイ
ヤフレームに対するＯＡＭ情報として書き込む場合が考
えられる。） また、本実施例の他にも、受信側処理と送信側処理を１
つのマイクロプロセッサで処理するような場合や、ここ
で示した構成のマイクロプロセッサを各入出力回線毎に
設置して各処理するような場合も考えられる。

【０２５３】本実施例で示したＡＴＭ交換装置を用いる
ことによって、各マイクロプロセッサＣＰＵ１−１，１
−２，１−３によってＡＴＭ交換装置における送信側の
通話路処理と受信側の通話路処理とＯＡＭ処理をそれぞ
れ独立に行うことになるので、全ての処理を１つのマイ
クロプロセッサで行う場合に較べてより高速な伝送レー
トの情報の処理を実現することが可能となる。また、Ｏ
ＡＭ処理のために独立のマイクロプロセッサを持って処
理を行うことになるので、ＡＴＭネットワーク内のネッ
トワーク構成は変わらないままでのＯＡＭ機能の変更や
追加などにも、より柔軟に対応することができるように
なる。さらに、通話路処理のように高速処理が求められ
る部分と、ＯＡＭ処理のように高速性よりも処理の多様
性への対応が求められる部分の処理を、それぞれ異なる
マイクロプロセッサによって処理を行うことになるの
で、それぞれの処理に最も適したマイクロプロセッサに
よってそれぞれの処理を行うことができる。このよう
に、それぞれの特徴の異なる処理を別々のマイクロプロ
セッサによって実行することによって、より効率的かつ
柔軟性の高いＡＴＭ交換装置を実現することができる。

【０２５４】（第１３の実施例）次に、第３の発明に係
る第１３の実施例について説明する。

【０２５５】図２６に、本実施例のＡＴＭ交換装置の基
本構成の概念図を示す。このＡＴＭ交換装置は、各入出
力回線に対しての物理レイヤ処理を行うＣＰＵ１−１と
ＡＴＭレイヤ処理を行うＣＰＵ１−２と、スイッチング
処理を行うＣＰＵ１−３と、ＡＴＭ交換装置内やネット
ワークに対するＯＡＭ機能を提供するＣＰＵ１−４の４
つのＣＰＵを持つように構成したものである。本実施例
においては、物理レイヤ処理用・ＡＴＭレイヤ処理用・
スイッチング処理用の各マイクロプロセッサとＯＡＭ処
理用のマイクロプロセッサ間のデータ授受のために、双
方向ＦＩＦＯ８０−１，８０−２，８０−３を用い、物
理レイヤ処理用マイクロプロセッサとＡＴＭレイヤ処理
用マイクロプロセッサとスイッチング処理用マイクロプ
ロセッサ間のデータ転送には、メインメモリ上の記憶領
域Ｉ／Ｏ１１−１〜１１−ｎを用いることとしている。
このような構成のＡＴＭ交換装置における、各マイクロ
プロセッサから見えるキャッシュ空間や全体のメモリ空
間の状態の一例を図２７に示す。

【０２５６】本実施例のＡＴＭ交換装置内におけるＯＡ
Ｍ情報の転送は、第１２の実施例（図２４）で示したよ
うに、各情報転送用のＦＩＦＯを各マイクロプロセッサ
がキャッシュ領域の一部と見てデータの書き込みや読み
取りを行うことによって実現可能である。また、情報転
送用双方向ＦＩＦＯを介したＯＡＭ情報のデータ転送の
ための各マイクロプロセッサの制御方法や、ＯＡＭ処理
用マイクロプロセッサＣＰＵ１−４の起動方法も第１２
の実施例（図２４）で示したものと同様の方法が考えら
れる。

【０２５７】このような構成では、物理レイヤ処理用の
マイクロプロセッサＣＰＵ１−１は、各入出力回線１０
−１〜１０−ｎから送られてきたデータの物理レイヤ処
理をしながら、各入出力回線の断線やフレーム同期不確
立やＡＴＭセル同期不確立などの故障情報を双方向ＦＩ
ＦＯ８０−１を介してＯＡＭ処理用マイクロプロセッサ
ＣＰＵ１−４に転送する。また、ＡＴＭレイヤ処理用マ
イクロプロセッサＣＰＵ１−２は読みだした（送られて
きた）データのＡＴＭレイヤ処理をしながら、ＡＴＭセ
ルのヘッダ部を読んで、そのセルがＯＡＭセルであった
場合に、双方向ＦＩＦＯ８０−２を介してＯＡＭ処理用
マイクロプロセッサ１−４にＯＡＭセルを転送する。さ
らに、スイッチング処理用マイクロプロセッサ１−３は
読み取った（送られてきた）ＡＴＭセルのヘッダ情報を
読み取り、ＡＴＭセルの誤配送等を検出した際に、その
ＯＡＭ情報を双方向ＦＩＦＯ８０−３を介してＯＡＭ処
理用マイクロプロセッサ１−４に転送する。

【０２５８】このようにして転送されてきたＯＡＭ情報
をもとにＯＡＭ処理用マイクロプロセッサ１−４は、必
要となる物理レイヤに対するＯＡＭ情報や、物理レイヤ
・ＡＴＭレイヤに対応したＯＡＭセルを作成し、そのＯ
ＡＭ情報の対応する各処理用のマイクロプロセッサに対
して、ＦＩＦＯ８０−１〜８０−３を介して各ＯＡＭ情
報を送出する。

【０２５９】本実施例で示したＡＴＭ交換装置を用いる
ことによって、各マイクロプロセッサによってＡＴＭ交
換装置におけるをそれぞれ独立に行うことになるので、
全ての処理を１つのマイクロプロセッサで行う場合に較
べてより高速な伝送レートの情報の処理を実現すること
が可能となる。また、ＯＡＭ処理のために独立のマイク
ロプロセッサを持つことができるので、より柔軟な構成
のＡＴＭ交換装置を提供することができるようになる。

【０２６０】本実施例においては、ＯＡＭ処理を行うた
めのマイクロプロセッサを全入出力回線のＡＴＭ交換処
理または各入出力回線のＡＴＭ交換処理に対して１つ割
り当てるような構成を示したが、第１２の実施例（図２
４）や本実施例に示したようなＯＡＭ処理と通話路ユー
ザー情報処理を異なるマイクロプロセッサによって行う
方法は、他にも考えられる。例えば、各入出力回線の物
理レイヤ処理・ＡＴＭレイヤ処理・スイッチング処理の
各処理毎のＯＡＭ機能を提供するマイクロプロセッサを
それぞれ配置して、ＡＴＭ交換装置を６つのマイクロプ
ロセッサによって動作させるような方法である。当然、
各入出力回線毎に同じ構成を持たせることも可能であ
り、その場合には、ｍ×ｍのＡＴＭ交換装置内で６ｍ個
のマイクロプロセッサが動作していることになる。

【０２６１】また、本実施例に示したような構成におい
て、各送信側と受信側の物理レイヤ処理・ＡＴＭレイヤ
処理それぞれにマイクロプロセッサを配置して、合計６
個のマイクロプロセッサによって動作させるような方法
も考えられる。

【０２６２】このようなＡＴＭ交換装置を用いることに
よっても、先の場合と同様に、１つのマイクロプロセッ
サでＡＴＭ交換装置を動作させる場合に較べてより高速
な伝送レートの情報の処理を実現することが可能であ
り、物理レイヤのみの機能変更や物理レイヤＯＡＭ処理
機能だけの変更などの、より細かな機能変更に対しても
柔軟に対応することができるようになる。

【０２６３】（２）（第１４の実施例） 次に、本発明の第１４の実施例について説明する。

【０２６４】本実施例の交換装置は、通話路機能を実現
するプロセスと、通話路機能を実現するプロセスを制御
するＯＡＭプロセスに対して効率的にプロセッサの処理
能力を割り当てることができるようにしたものである。
さらには、通話路機能を実現するプロセスの実行ゆらぎ
を吸収して、交換装置に隣接する機器との速度整合を行
うことができるものである。また、本実施例では、速度
整合機能の実装の無駄をできるだけ省いている。

【０２６５】本実施例の交換装置は、概略的には図２８
のように受信側物理レイヤ処理部１００２および受信側
ＡＴＭレイヤ処理部１００３を有する受信側インタフェ
ース部（受信側インタフェースパッケージ）と、送信側
物理レイヤ処理部１００５および送信側ＡＴＭレイヤ処
理部１００６を有する送信側インタフェース部（送信側
インタフェースパッケージ）とを、それぞれスイッチ部
１００４の入力側と出力側に複数接続して構成されてい
る。

【０２６６】ここでは、受信側インタフェース部への入
力ポートは１つ、送信側インタフェース部からの出力ポ
ートは１つであるものとして説明する。

【０２６７】また、本実施例の交換装置には、図２９の
ように受信側の各ソフトウェア処理を実行させるプロセ
ッサ（以下プロセッサＲと呼ぶ）１０１１−１と送信側
の各ソフトウェア処理を実行させるプロセッサ（以下プ
ロセッサＴと呼ぶ）１０１１−２を設けており、予めプ
ログラム記憶部１０１３上に用意しておいた上記各処理
部の後述するような各機能に対応するプログラム１０１
４を各プロセッサにて実行させるものである。外部から
入力された通信情報や交換処理に必要な情報は、必要に
応じて図２９のメインメモリ１０１２および各プロセッ
サに対応するキャッシュメモリ１０１６−１，１０１６
−２に格納され、プログラムによって提供される各機能
（プロセス）は、このメインメモリ１０１２およびキャ
ッシュメモリ１０１６−１，１０１６−２や図示しない
送受信ＦＩＦＯにアクセスしつつ処理を実行する。プロ
グラムは、その実行前に予めプログラム記憶部１０１３
からメインメモリ１０１２にロードされる。メインメモ
リ１０１２は、各プロセッサに対応して夫々設けても良
い。なお、本実施例の交換装置のハードウェア構成は、
図２９に限らず種々の構成が考えられる。

【０２６８】本実施例では、スイッチ部１００４とし
て、一定の時間サイクルでセルデータを読み込むハード
ウェア的に構成されたスイッチを想定する。以下では、
このスイッチ部１００４をＡＴＭスイッチ１００４と記
述して説明する。ただし、ＡＴＭスイッチの代わりに、
スイッチ処理をも後述する通信路プロセスと一体の処理
としてソフトウェアにて実現する方式を採用することも
可能である。

【０２６９】本実施例の交換装置において、受信された
データが送信されるまでにどのような処理がなされるの
かを、流れに沿っておおまかに説明する。図３０は、本
実施例の交換装置における各受信側インタフェース部お
よび各送信側インタフェース部での処理の流れを示した
ものである。

【０２７０】本交換装置にて実行される処理は、通話路
プロセス（プロセッサ交換処理パッケージ）１１０１と
ＯＡＭ（Ｏｐｅｒａｔｉｏｎ Ａｎｄ Ｍａｉｎｔｅｎ
ａｎｃｅ）プロセス１１０２から構成される。

【０２７１】通話路プロセス１１０１は、さらに２つの
プロセスから構成される。すなわち、受信側ラインから
のデータを受信し、これに対して物理レイヤ処理とＡＴ
Ｍ処理を順に行い、ＡＴＭスイッチ１００４に向けて出
力する受信側通話路プロセスと、ＡＴＭスイッチ１００
４からのデータを受取り、これに対してＡＴＭレイヤ処
理と物理レイヤ処理を順に行い、送信側ラインへ向けて
出力する送信側通話路プロセスである。

【０２７２】受信側通話路プロセスの処理の概略は以下
の通りである。

【０２７３】まず、受信側ラインインタフェースで受信
された信号から、ビット同期部１１１１、網同期部１１
１２によって網クロックが抽出されるとともにビット同
期がとられて信号はビット表現のデータ列に変換され
る。このビット列からラインデコーディング１１２１、
フレーム同期１１２２、セル同期１１２３、デスクラン
ブル１１２４の物理レイヤのプロトコル処理を受けてＡ
ＴＭセルが抽出され、ＡＴＭレイヤの処理が行われる。
ＡＴＭレイヤ処理はヘッダ変換１１２５、スイッチ内ル
ーティング用のルーティングタグ付加１１２６、流量監
視（ポリシング）１１２７の処理が行われてセル送出部
１１２８によってＡＴＭスイッチ１００４にセルが送出
される。

【０２７４】一方、送信側通話路プロセスの処理の概略
は以下の通りである。

【０２７５】ＡＴＭスイッチ１００４で交換されたセル
は、送信側ではＡＴＭスイッチ１００４からセル受信部
１１３８によって送信側通話路プロセスへと渡される。
このセルデータはＡＴＭレイヤ処理として流量監視（シ
ェイピング）１１３７、ルーティングタグ削除１１３
６、ヘッダ変換１１３５が行われる。さらにこのデータ
にスクランブル１１３４、セルヘッダのＨＥＣ生成１１
３３、ＳＤＨフレームの作成１１３２、ラインエンコー
ディング１１３１が行われて送信側ラインビットデータ
が送出される。

【０２７６】次に、ＯＡＭプロセスの処理について述べ
る。

【０２７７】送受信ラインと本交換装置との間で入出力
されるデータには、ユーザデータの他にＯＡＭデータが
ある。上記各通話路プロセスではユーザデータを扱う
が、ＯＡＭデータについてはＯＡＭデータ専用のプロセ
スが用意されている。

【０２７８】例えばＯＡＭデータとしては故障箇所の特
定に使われるループバックのセルがある。ループバック
指示のセルはコネクションの経路及び端点の任意の交換
装置（または端末）で当該セルを折り返す指示を行える
ことが決められている。

【０２７９】ＯＡＭデータを担うセルには専用のセルヘ
ッダの値が割り当てられているため、あるセルがＯＡＭ
データを担うセルかユーザセルであるのかを判定するの
はＡＴＭレイヤの処理で行うことができる。しかし、該
ＯＡＭデータを担うセルがループバックを指示するもの
であるか否か、あるいは折り返し点が当該ノードである
か否かなどについては、セルヘッダの値のみでは判断で
きない。ループバックセルには折り返し前と折り返し後
の状態があり、折り返し前のセルのみループバックす
る。ところが、折り返し後か折り返し前のものなのかを
示す情報が書かれているのはセルヘッダではなくセルペ
イロードであることが処理をより複雑にする。

【０２８０】このようにＯＡＭデータの処理は通常の通
話路処理に比べて複雑であるため、従来のハードウェア
によって構成された通話路処理においても、このような
ＯＡＭセルはユーザデータとは別に抽出され、ソフトウ
ェアに処理が委ねられることが多かったのである。

【０２８１】また、コネクション状態の変更によるルー
ティングタグテーブルの更新や通話路処理で発生する統
計情報の外部への通知などの処理も、通常はソフトウェ
アによって行われる。これらの処理も、ＯＡＭ処理と呼
ばれる。

【０２８２】本実施例においては、ＯＡＭ処理はプロセ
ッサ上のＯＡＭプロセスによって行われる。ＯＡＭプロ
セスはＯＡＭセルメッセージの送受信部１１４１と、テ
ーブルや統計情報などを扱う監視制御処理１１４２を備
える。通話路プロセスにはＯＡＭセル分岐挿入部１１１
３、監視制御インタフェース１１１４を備える。また、
ＯＡＭプロセスは交換装置全体を制御する上位交換機制
御プロセッサ１１０３とのインタフェース１１４３も持
つ。

【０２８３】ＯＡＭ処理以外の例外的な処理として速度
調整処理がある。受信側でフレームバッファから入力し
たデータがビットエラーなどのために失われた場合、Ａ
ＴＭスイッチ１００４に渡すべきデータが不足すること
がある。ハードウェアによるセル処理では図３０に示し
た各処理段階の間にバッファを設け、出力側バッファの
データが不足するとダミーのデータ（空セル）を挿入す
る。

【０２８４】ここで、ＣＰＵによるセル処理の場合で
も、受信した有効情報の速度とは独立に情報の出力速度
が一定にならなければならないインタフェース点があ
る。送信点や一定速度で動作するＡＴＭスイッチとのイ
ンタフェース点がそれにある。ＣＰＵによるセル処理で
は、ソフトウェア処理によって速度調整を実現する必要
がある。本実施例では、速度調整を、空セル発生部１１
２９，１１３９によって行っている。

【０２８５】以下、本実施例の交換装置において、それ
ぞれのプロセスへの要求を満たす処理の起動方法、ＣＰ
Ｕなどの資源割り当て方法やデータの受渡しについての
２つの具体例（実施例１４−１と実施例１４−２と呼
ぶ）を詳細に説明する。説明は図３１（受信側）、図３
２（送信側）に沿って行う。また、処理の時間的な流れ
をそれぞれ図３３（受信側）、図３４（送信側）に示
す。

【０２８６】［実施例１４−１］まず、受信側の処理を
図３１にしたがって説明する。

【０２８７】受信側ラインから入力したビットデータ
は、ＦＩＦＯを用いたフレームバッファ１２１１に格納
される。フレームバッファ１２１１は、ハードウェア的
にバッファに溜ったデータ量が予め定められた一定値以
上（もちろんフレームを認識できるだけの長さのデータ
がバッファに溜っていることが前提である）になると、
プロセッサＲに対して通話路の処理を起動する割り込み
要求を発生する。この起動条件の意味するところは、空
き容量が一定値以下になって受信バッファがオーバーフ
ローする前に受信処理が起動されるということである。
割り込み要求によって物理レイヤ処理プロセス１２３２
が起動される。

【０２８８】この受信側物理レイヤの起動条件として
は、上記のフレームバッファ１２１１からの割り込みの
他に、タイマ割り込みによる方法が考えられる。プロセ
ッサＲが、一定時間毎にフレームバッファ１２１１から
データを受け取り、物理レイヤ処理を開始する方法であ
る。割り込みによって、物理レイヤ・ＡＴＭレイヤの通
話路処理プロセス１２３１が起動される。

【０２８９】通話路の一連の処理は、フレームバッファ
１２１１に溜ったビットデータのひと塊の処理を終了し
てＡＴＭスイッチ１００４にデータを渡すまで、基本的
に他のプロセスの実行によって中断されることなく行わ
れる。処理が中断されることがないため、より優先度が
高いプロセスに割り込まれる場合を除いて通話路処理は
必ず一定の時間の間に処理を完了することができる。つ
まり、厳しいリアルタイムプロセスの条件が満たされる
ということである。

【０２９０】ただし、処理の途中により優先度が高いプ
ロセスの処理が入る場合にも、そのプロセスの処理時間
の上限値がわかっていれば当該処理は、 （当該処理の実行時間）＋（当該処理よりも優先度が高
いプロセスの実行時間） 以内にて処理を終えることができる。

【０２９１】一定の時間で処理が終るため、フレームバ
ッファ１２１１で受信データのオーバーフローが生じて
受信データが失われるようなことはない。もちろん、オ
ーバーフローが起きないようにするためには、予め通話
路プロセス１２３１の所要処理時間と起動までの待ち時
間の最大値を見積もっておき、その間にオーバーフロー
が起きないだけの余裕を持って割り込みをかけて通話路
プロセス１２３１を起動しなければならない。

【０２９２】このようなＣＰＵ資源の割り当てを行うこ
とは、通話路処理に適切なレベルの処理優先度を与える
とともに割り込みを禁止して、他のプロセスによるＣＰ
Ｕ資源の横取りが起きないようにすることで実現が可能
である。

【０２９３】さて、物理レイヤ処理プロセス１２３２で
は、入力ビット列に対してラインデコーディングを行っ
た後フレーム同期を確立する。この処理は、物理レイヤ
フレーム構造の同期ビットを検出することによって行わ
れる。このとき全てのデータについて必ずしも同期ビッ
トの判定を行う必要はなく、ある程度のビットデータに
ついて調べて同期がとれない場合は、フレーム同期処理
を終了してＯＡＭプロセス１２４１にフレーム同期はず
れを通知してもよい。この方法は、フレーム情報が含ま
れていない入力データからフレーム同期パターンを検出
しようとして無駄にＣＰＵ時間を消費することを避ける
意味で有効である。

【０２９４】フレーム同期はずれ表示の他に物理レイヤ
処理プロセス１２３２からＯＡＭプロセス１２４１へ渡
される情報として、受信フレームのビットエラー数やそ
の他の統計情報がある。また、物理レイヤのインタフェ
ース規定によっては対向側に受信データのビットエラー
数を通知する場合がある。この値の受渡しのデータ量は
極めて少く、また遅延に対する要求も緩い。このような
データの受渡しは、通話路プロセス１２３１の実装を簡
単にするために、一度ＯＡＭプロセス１２４１に渡すこ
とによって実装することが簡便な方法である。高速に動
作することを目的とする通話路プロセス１２３１に、対
向側通話路など複数のプロセス（その実装形態としては
種々のものが可能である）とのインタフェースを持つこ
とは望ましくない。物理レイヤプロセス１２３２とＯＡ
Ｍプロセス１２４１との間のインタフェースについては
後述する（統計情報テーブルの項で詳しく述べる）。

【０２９５】次に、フレーム同期がとられたビット列の
ユーザデータ転送用領域でＡＴＭセル同期すなわちＡＴ
Ｍセルヘッダの探索が行われる。セル同期処理では同時
にセルヘッダの訂正やヘッダ誤りセルや物理レイヤ空セ
ルの廃棄処理も行われる。以上の処理で廃棄されなかっ
た有効セルのペイロードに対してデスクランブル処理が
行われる。

【０２９６】これらの処理によって、ビット列の中の有
効なセルヘッダとペイロードの位置が確定される。

【０２９７】続いて、セルに対してＡＴＭレイヤ処理プ
ロセス１２３３が行われる。ＡＴＭレイヤでは基本的に
セルヘッダの値を読んで、ヘッダ変換、ルーティングタ
グ付加、流量監視、セル送出の処理を行う。

【０２９８】ＡＴＭレイヤ処理プロセス１２３３では、
ペイロードのデータが直接参照されることはない。この
ため、物理レイヤ処理プロセス１２３２とＡＴＭレイヤ
処理プロセス１２３３が同一メモリ空間を共有するＣＰ
Ｕ処理においては、物理レイヤ処理１２３２からＡＴＭ
レイヤ処理１２３３へのデータ渡しのオーバヘッドを減
らすためにセルペイロードではなくセルペイロードの格
納されるポインタのみを渡す方法が、メモリアクセスの
回数を減らし実行速度を向上させるという観点で有効で
ある。本実施例では、物理レイヤ処理プロセス１２３２
は、共有バッファ１２２１にセルペイロードの内容を書
き込み、そのポインタとヘッダ値を物理レイヤ／ＡＴＭ
レイヤ入力セルポインタキュー１２２３に書き込む。

【０２９９】続いて、ＡＴＭレイヤ処理１２３３が起動
される。受信側の物理レイヤ，ＡＴＭレイヤはデータの
流れがシーケンシャルな処理なので、ＯＳ上の実装とし
てそれぞれを同一プロセスの前半部分，後半部分とすれ
ば、プロセスのコンテクスト切替えと共有バッファアク
セスの排他制御の処理を節約することができる。

【０３００】ＡＴＭレイヤ処理プロセス１２３３では、
キュー１２２３からセルヘッダとポインタをとりだし、
ヘッダ変換、ルーティングタグ付加、ポリシング処理を
行い、ＡＴＭレイヤ処理は、最終的にＡＴＭスイッチ１
００４にセルを送出するときに当該セルのポインタが指
す位置のデータをセルヘッダ、ルーティングタグと結合
して出力ＡＴＭ／ＳＷバッファ１２１２に転送する。

【０３０１】ところで、フレーム構造を認識する必要
上、物理レイヤ処理を起動する単位は少なくとも１フレ
ーム周期以上必要である。このため、排他制御を簡略化
するために、物理レイヤ処理プロセス１２３２に引き続
いてＡＴＭレイヤ処理プロセス１２３３を起動する場
合、ＡＴＭレイヤ処理の結果生成されてＡＴＭ／ＳＷバ
ッファ１２１２に書き込まれるセルの数は、伝送フレー
ムに含まれるセル数によって規定されてしまう。例え
ば、６２０ＭｂｐｓのＳＤＨ伝送フレーム処理では、１
フレームの処理によって約１６０のセルが発生する。物
理レイヤでフレームを認識するには少くとも１フレーム
以上のデータを処理しなければならないので、ＡＴＭレ
イヤ処理が物理レイヤ処理に引き続いて起動される場
合、セルを少くとも１６０個以上処理しなければならな
い。

【０３０２】この処理の結果発生したセルは、ほとんど
がＡＴＭ／ＳＷバッファ１２１２に書き込まれる。ＡＴ
Ｍ／ＳＷバッファ１２１２の容量が小さいためにそれだ
けのセルが格納できない場合には、ＡＴＭレイヤの処理
の単位をより小さくしなければならない。例えば物理レ
イヤ処理の処理単位を１フレームより小さく分割してＡ
ＴＭ／ＳＷバッファ１２１２に収容できるだけのセルを
処理したら、ＡＴＭ処理を起動してセルを処理する方法
がある。

【０３０３】一方、物理レイヤ処理が専用ハードウェア
によって構成されている場合には、物理レイヤ処理がな
いので物理レイヤ処理のハードウェアから送られる「セ
ル生成信号」のタイミングにしたがってＡＴＭレイヤ処
理を起動してもよい。

【０３０４】転送が終了して空き状態になったバッファ
を指すポインタは、空きバッファポインタキュー１２２
２に入れられる。物理レイヤ処理はセルをバッファに書
き込むときに空きバッファポインタキュー１２２２から
空きバッファのアドレスを取り出し、そのアドレスにセ
ルペイロードの内容を書き込む。セルバッファ１２２１
は、このようにして循環利用される。

【０３０５】バッファ管理の点については、ＡＴＭセル
は固定長であるため、バッファを分割して記憶領域を管
理する場合でも、予め固定長の領域を多数準備すれば十
分である。記憶領域の管理単位を可変長とした場合に
は、記憶領域が虫食い状態になることを割けるためガベ
ージコレクションの処理が行われる。カベージコレクシ
ョンはプロセスのリアルタイム性を妨げる原因の一つで
あるが、ＡＴＭセルを扱う場合には行う必要がない。

【０３０６】さて、ＡＴＭセルには、ユーザセルとＯＡ
Ｍセルがある。以上では、ユーザセルの処理について説
明してきたが、ＯＡＭセルはユーザセルとは別に処理が
行われる。以下では、ＯＡＭセルの処理を説明する。

【０３０７】ＡＴＭレイヤ処理でヘッダを読んだとき、
それがＯＡＭセルであるならＡＴＭレイヤ処理プロセス
１２３３からＯＡＭプロセス１２４１に当該セルが格納
されているバッファのポインタが渡される。

【０３０８】通話路処理のリアルタイム性を確保する観
点から、ＯＡＭプロセス１２４１の処理はポインタが渡
された時点で起動されることはなく、通話路の処理が継
続される。このようにしても、ＯＡＭ処理の時間的制約
は通話路処理に比べて緩いため問題はない。

【０３０９】物理レイヤのＯＡＭセルはプロトコル規定
上では物理レイヤで分岐することになっているが、実装
方法が規定されているわけではない。物理レイヤのＯＡ
Ｍセルの識別はセルヘッダの値を調べて行うので、処理
の簡便さの点からはＯＡＭレイヤのＯＡＭセルと同様に
ＡＴＭレイヤのＯＡＭセル分岐処理で分岐することが望
ましい。

【０３１０】物理レイヤではセルは扱わないので、ＡＴ
Ｍレイヤ処理の動作においてＯＡＭセルに施される処理
は、先に述べた通話路のリアルタイム性を確保する理由
から、ＯＡＭセルをＯＡＭプロセスに分岐することだけ
である。

【０３１１】また、受信したＯＡＭセルの分岐と同時に
ＯＡＭプロセスからＡＴＭレイヤのセル流に挿入すべき
セルの要求があれば、分岐したセルの代わりにそのセル
を挿入する。ＡＴＭレイヤの空セルを検出した時にもＯ
ＡＭプロセスからのセル挿入要求があれば空セルを廃棄
してＯＡＭセルを挿入する。

【０３１２】ＯＡＭプロセス１２４１からのセル挿入要
求はＯＡＭ／通話路転送セルポインタキュー１２２５に
書き込まれる。そして、ＡＴＭレイヤ処理プロセス１２
３３が入力セルポインタキュー１２２３からセルを取り
出した時、該セルが空セルであれば、ＯＡＭ／通話路転
送セルポインタキュー１２２５にポインタが書き込まれ
ているかどうかを検査する。キュー１２２５にポインタ
が書き込まれていれば、ＡＴＭレイヤ処理はＯＡＭプロ
セス１２４１からのセル出力要求ありと判断して該空セ
ルの代わりに出力するＯＡＭセルヘッダとペイロードを
ＳＷ／ＡＴＭバッファ１２１２に書き込む。

【０３１３】ＯＡＭプロセス１２４１の作成したセルを
通話路プロセス１２３１に渡す場合、共有バッファ１２
２１上に該セルを書き込む領域を確保する必要がある。
これにはＯＡＭプロセス１２４１が空きバッファポイン
タキュー１２２２にアクセスするようにしても良いが、
空きバッファポインタキュー１２２２に関する競合制御
が必要で、通話路プロセス１２３１の実行時間が伸び、
好ましくない。そこで、本実施例においては、通話路プ
ロセス１２３１から渡されたセルのために保持していた
領域を、ＯＡＭプロセス１２４１の作成したセルを通話
路プロセス１２３１へと渡すために使用することとして
いる。ここで、通話路プロセス１２３１から渡されるセ
ルの個数が少いと、ＯＡＭプロセス１２４１の作成する
セルを書き込む領域に不足が発生し、好ましくないが、
空セルのペイロードが格納されたポインタとヘッダを予
め定められた条件、例えばＯＡＭ／通話路転送セルポイ
ンタキュー１２２５が空である時に、通話路／ＯＡＭ転
送セルポインタキュー１２２４に書き込むようにすれ
ば、この問題は解決することができる。

【０３１４】ＯＡＭプロセス１２４１は、通話路／ＯＡ
Ｍ転送セルポインタキュー１３２４に空セルがある時
は、それをＯＡＭセルの出力のために優先して利用する
様にしても良い。ポインタの指す共有バッファ１２２１
のアドレスには既に有効な情報は入っていないので、こ
こで出力するＯＡＭセルのペイロードを書き込み、さら
にセルヘッダを適切な値に書き換えてポインタとともに
ＯＡＭ／通話路転送セルポインタキュー１３２５に書き
込む。セルの出力実行は、通話路プロセス１２３１によ
って行われる。

【０３１５】廃棄される空セルのペイロードが格納され
るポインタとヘッダは、通話路／ＯＡＭ転送セルポイン
タキュー１２２５に書き込まれる。ＯＡＭプロセスは、
通話路／ＯＡＭ転送セルポインタキュー１３２４に空セ
ルがある時はそれをＯＡＭセルの出力のために利用す
る。ポインタの指す共有バッファ１２２１のアドレスに
は既に有効な情報が入っていないので、ここに出力する
ＯＡＭセルのペイロードを書き込む。さらにセルヘッダ
を適切な値に書き換え、ポインタとともにＯＡＭ／通話
路転送セルポインタキュー１２２５に書き込む。セルの
出力実行は、通話路プロセス１２３１によって行われ
る。

【０３１６】ＡＴＭレイヤでの処理でセルヘッダとセル
ペイロードへのポインタの形で扱われていたセルは、Ａ
ＴＭレイヤ処理プロセス１２３３の終了時に再びセルヘ
ッダにルーティングタグ、ペイロードを連結したノード
内のセルフォーマットでＡＴＭスイッチ１００４への出
力バッファに書き込まれる。

【０３１７】このバッファはハードウェアによって構成
され、ＡＴＭスイッチ１００４のデータ取り込み速度に
合わせて一定の速度でデータが読み出され、ＡＴＭスイ
ッチ１００４に出力される。物理レイヤから渡されたユ
ーザ情報セルを全て処理してＡＴＭスイッチ１００４へ
の出力バッファに書き込んだ時点でＡＴＭレイヤ、そし
て物理レイヤ、ＡＴＭレイヤを合わせた通話路プロセス
１２３１の処理は終了する。

【０３１８】受信側通話路プロセス１２３１の起動は、
フレームバッファ１２１１のバッファ量に依存してい
る。ビット同期エラーでフレームバッファ１２１１に受
信ビット列が書き込まれない場合、通話路プロセス１２
３１は起動されない。当然このときには出力バッファに
書き込まれるべきデータも書き込まれない。また、フレ
ーム同期未確立、セル同期未確立時にはＡＴＭレイヤ処
理が行われない。ＡＴＭスイッチ１００４が動作するた
めにセルパターンが必要な場合には何らかの方法でダミ
ーのデータを作って与える必要がある。

【０３１９】この役割を行うのが、空セル生成プロセス
１２３４である。空セル生成プロセス１２３４は、出力
バッファの容量が一定値以下になるとバッファ装置のハ
ードロジックによる割り込みによって起動される。空セ
ル生成は通話路プロセス１２３１より高い優先度を持
ち、通話路プロセス１２３１の動作にも起動されてすぐ
に予め決められた数の空セルパターンを出力バッファに
書き込む。空セル生成プロセス一回に書く空セルの数が
多ければプロセス起動の回数が少くなり、プロセスの起
動オーバヘッドが減少する。しかし、本来必要のない空
セルまでＡＴＭスイッチ１００４に送出されることも多
くなる。一回に書き込む空セルの個数を少なくした時は
この逆になる。

【０３２０】空セル発生には、受信側通話路処理１２３
１の中で最大の優先度を与える。ＡＴＭ／ＳＷバッファ
１２１２があることが、ＡＴＭスイッチ１００４が正常
動作し、交換装置全体が動作するための前提だからであ
る。空セル発生要求はＡＴＭ／ＳＷバッファ１２１２が
出す。空セル発生中に他の処理が割り込むことはない。
従って、ＡＴＭ／ＳＷバッファ１２１２のデータ量が、
（空セル発生プロセスの起動オーバヘッド）＋（空セル
を発生させるのに必要な時間）だけＡＴＭスイッチ１０
０４にセルを送り続けられる量を下回らないうちに空セ
ル発生要求が出されなければならない。

【０３２１】速度整合処理は、ＣＰＵセル処理の一連の
処理のどこでも行うことができる。しかしながら、実装
の容易性と処理の時間応答性（空セル挿入は出力バッフ
ァ長のフィードバック制御と考えられる）の観点からＣ
ＰＵセル処理のなるべく出力側すなわちＡＴＭ／ＳＷバ
ッファ１２１２の直前で行うことが望ましい。なお、こ
の処理は、ＡＴＭ／ＳＷバッファ１２１２のバッファ長
を検出して予め決められた空セルパターンを発生する専
用ハードウェアによって構成することも可能である。

【０３２２】次に、送信側の処理を図３２にしたがって
説明する。

【０３２３】送信側での処理は、前述したような受信側
の処理に対して、ほぼ逆の過程をたどる。ＡＴＭスイッ
チ１００４からＣＰＵインタフェースへの入力部にはハ
ードウェアで構成されたセルバッファ１３１２が設けら
れる。受信側のライン入力と同様に、セルバッファ１３
１２に溜ったデータが予め定められたある一定値を越え
るとＡＴＭレイヤ処理プロセス１３３３が起動される。

【０３２４】送信側ＡＴＭレイヤ処理の起動条件として
前述した方法とは別に、タイマ割り込みにより、定期的
にセルバッファ１３１２の空き容量を監視（ポーリン
グ）して、空き容量が一定値以下になるとＡＴＭレイヤ
処理１３３３が起動されるという方法がある。また、送
信側物理レイヤ処理１３３２が、フレームを作るめにセ
ルをＡＴＭレイヤ処理１３３３に要求すると、ＡＴＭレ
イヤ処理１３３３が起動され、セルバッファ１３１２か
らセルを受け取り処理を開始する方法も考えられる。

【０３２５】バッファ１３１２からルーティングタグが
ついたセルが取り出され、ペイロードは共有バッファ１
３２１に格納される。流量監視、ルーティングタグ削
除、ヘッダ変換が行われ、変換されたヘッダとポインタ
はＡＴＭレイヤ／物理レイヤ出力セルポインタキュー１
３２３へ入れられる。ＯＡＭセルの分岐／挿入もこの時
点で行われる。ＳＷ／ＡＴＭバッファ１３１２にある全
てのセルまたは予め決められた数のセルを処理するＡＴ
Ｍレイヤ処理プロセス１３３１は終了する。

【０３２６】受信側ではＡＴＭレイヤ処理と物理レイヤ
処理はシーケンシャルな処理として起動されていた。し
かし、送信側では物理レイヤ処理１３３２はＡＴＭレイ
ヤ処理１３３１の終了とは独立に送信側ラインインタフ
ェースのフレームバッファ１３３１からの割り込みによ
って起動される。

【０３２７】これは送信側では物理レイヤ処理の直前に
速度調整のための空セル生成プロセス１３３４が行われ
ることと、セルデータが揃わなければフレームを構成す
ることができない（スクランブルは前のビットデータに
影響される）ことが理由である。受信側では速度調整は
空セルパターンを生成してバッファに書き込むだけでよ
い。しかし、送信側では速度調整のために行われる空セ
ルの挿入のあとでフレームを構成する処理が必要なた
め、物理レイヤ処理プロセスとＡＴＭレイヤ処理プロセ
スは別々に起動されることが望ましい。空セル挿入点を
ＡＴＭレイヤより前に持っていけばＡＴＭレイヤプロセ
スと物理レイヤプロセスを一体化することができるが、
受信側の空セル発生をＳＷバッファ直前におく理由と同
様になるべく出力側に近いところにおく方が好ましいと
考えられる。

【０３２８】そして、物理レイヤ処理プロセス１３３２
は、出力セルポインタキュー１３２３からフレームを構
成するのに必要なだけの予め定められた数のセルを取り
出し、フレームを構成する。セル内容を取り出して不要
になったポインタは空きバッファポインタキュー１３２
２に入れられて、バッファ１３２１は再びＡＴＭレイヤ
のセル格納に使われる。

【０３２９】出力セルポインタキュー１３２３にあるセ
ルがフレームを構成するのに足りない場合は、物理レイ
ヤ処理１３３３２から空セル生成処理１３３４が呼ば
れ、空セルパターンを生成してフレームが構成される。
受信側における速度調整機能である空セル生成が、物理
レイヤ＋空セル生成に対応している。これは物理レイヤ
における処理がフレームを単位としているためである。

【０３３０】ＡＴＭレイヤ処理と物理レイヤ処理の間に
ハードウェア的構成されたＦＩＦＯをおき、このＦＩＦ
Ｏ内のデータが空になった時、予めメインメモリ内に格
納されている空セルパターンを示すポインタと、空セル
を示すヘッダをハードウェア的にＦＩＦＯに書き込む機
能によってこの処理を置き換えることも可能である。さ
て、これまでに説明した受信と送信プロセスの処理は処
理時間の制約が厳しいリアルタイムプロセスであり、こ
れらは送受信データの有無によって起動されていた。フ
レームのようなデータの一纏まりを処理する時間が必ず
一定の範囲に収まらなければならないのである。

【０３３１】一方、残りのＯＡＭプロセスは処理時間の
制約が緩いリアルタイムプロセスである。故障や、ＯＡ
Ｍセルが多数到着してＯＡＭプロセスの処理負荷が増大
した場合にも、ＯＡＭプロセスはその処理を一つずつ順
次行っていけば良い。従って通話路プロセスとＯＡＭプ
ロセスがＣＰＵ交換装置のシステム資源（主としてＣＰ
Ｕ時間）を巡って競合する場合には、通話路プロセスに
優先的に割り当て、ＯＡＭプロセスへの資源割り当ては
その残りを割り当てる方式が望まはい。ＣＰＵ時間の割
り当てについてはＯＡＭプロセスの実行優先度を通話路
プロセスに比べて低くすることで簡単に実現できる。

【０３３２】ここで、通話路プロセスからＯＡＭプロセ
スへのセルの渡し方と、ＯＡＭプロセスにおけるＯＡＭ
セルの処理について説明する。

【０３３３】今、受信側のＡＴＭレイヤ処理プロセス１
２３３でＯＡＭセルが検出されたとする。ＡＴＭレイヤ
は通話路／ＯＡＭ転送セルポインタキュー１２２４にセ
ルヘッダとペイロードの格納ポインタを書き込む。ペイ
ロードは予め通話路／ＯＡＭプロセスの共有バッファ１
２２１に格納されている。通話路プロセス１２３１での
ＯＡＭセルの処理はこれだけで終了する。ＯＡＭプロセ
ス１２４１の動作は通話路プロセス１２３１の処理が終
ってＯＡＭプロセス１２４１に制御が移ってから行われ
る。

【０３３４】ＯＡＭセルの処理には故障通知、ループバ
ックなどさまざまなものがあり、それぞれ動作も処理時
間も大きく異る。このため、処理時間が制約された通話
路プロセス１２３１ではＯＡＭプロセス１２４１に通知
することだけを行うのである。

【０３３５】ＯＡＭプロセス１２４は、メッセージボッ
クスからＯＡＭセルヘッダとペイロードのポインタを読
み出す。ヘッダとペイロードの値から必要な処理がわか
り、処理が起動される。処理が起動されるか、終了して
必要がなくなった共有バッファ１２２１のペイロード格
納領域（１セル分）には、ＯＡＭプロセス１２４１から
挿入すべきセルの内容が書き込まれる。そして、そのセ
ルに付けられるべきヘッダ値とポインタがＯＡＭ／通話
路セルポインタキュー１２２５に書き込まれる。

【０３３６】ＡＴＭレイヤ処理プロセス１２３３は、空
セルまたはＯＡＭセルを検出すると（ＯＡＭセルを分
岐、空セルを廃棄して）、代わりにＯＡＭ／通話路メッ
セージボックスから一つのセルの情報をとりだしてセル
流に挿入する。廃棄された空セルとＡＴＭスイッチ１０
０４へ出力されたＯＡＭセルが格納されていたバッファ
領域は再び空きバッファポインタキュー１２２２へイン
キューされて物理レイヤ処理プロセス１２３２が入力セ
ルを格納するために使われる。

【０３３７】ＯＡＭプロセスと通話路プロセスの間にお
けるバッファアクセスの排他制御はこのようにして実現
することができる。また、ＯＡＭプロセス１２４１に渡
された共有バッファ１２２１のメモリ資源は循環して再
利用される。セルバッファを共有バッファとすることに
より、通話路プロセスとＯＡＭプロセスの間でやりとり
されるセルの数が増えても両者のプロセスの間で転送さ
れる情報量はセルヘッダとポインタの分だけで、セルペ
イロードの転送は必要ない。

【０３３８】通話路プロセス１２３１で収集されるビッ
トエラー、通過セル数のような統計情報はＯＡＭプロセ
ス１２４１に渡される。また、対向側ビットエラー率や
セルヘッダ変換テーブルはＯＡＭプロセス１２４１から
通話路プロセス１２３１に渡されて通話路の処理に利用
される。通話路プロセス１２３１の動作を指定する情
報、例えばルーティングタグテーブルはＯＡＭプロセス
１２４１から通話路プロセス１２３１に渡される。

【０３３９】通話路プロセス１２３１はＯＡＭプロセス
１２４１の処理中に割り込んで起動されるため、これら
の値の受渡しにはプロセスの間で排他制御が必要であ
る。

【０３４０】排他制御を実現するには一般的なＯＳのメ
ッセージボックス機能も使えるが、統計情報のような短
いデータを扱うにはオーバヘッドが大きい。

【０３４１】テーブル更新の排他制御を実現する簡単な
方式には、例えば次の３つの方法が考えられる。

【０３４２】［１］値を受け渡す処理システムコールと
してその間を割り込み禁止とする。テーブルの値の変更
をＯＳのシステムコールとして実装し、テーブルの値を
変更している間はより優先度の高いプロセスからの割り
込みを禁止する。ただし、割り込み禁止とすることによ
って優先度の高いプロセスの待ち時間が大きくなる。 ［２］テーブルの１エントリが１ワードに収まり、読み
書きが１命令で完了するならば、ＣＰＵ自身の命令実行
の排他性でプロセス間の排他制御が可能である。ただ
し、これは情報の一貫性が１エントリの中に閉じている
場合に限られ、複数のエントリで時刻の一貫性が要求さ
れる場合には使えない。

【０３４３】［３］米国特許第５２０３０２４号に開示
されたごとくテーブルの１エントリが１ワードに収まら
ない場合は、エントリ中に“エントリ書き換え中フラ
グ”を設け、ＯＡＭプロセスがエントリの書き換え中は
該フラグをセットし、通話路プロセスが該フラグがセッ
トされたエントリを参照した場合そのセルを廃棄する。
すなわち、本実施例においては、そのセルの書かれてい
る共有メモリ１２２１へのポインタを空きバッファポイ
ンタキュー１２２２に出力せずにアンキューする。

【０３４４】ここまでに述べたプロセスは一般的なＯＳ
のタスクとして実装することができる。このとき通話路
のタスクはハードウェアからの割り込みによって起動さ
れる。また、ＣＰＵ交換装置特有のハードウェアからの
信号によって起動される通話路プロセスは直接割り込み
ハンドラとして実装すれば起動はさらに速くなる。

【０３４５】また、これらの機能をＯＳ内部に組み込
み、ＣＰＵ交換装置のＯＡＭ機能も含めて全て「ＣＰＵ
交換装置」というデバイスとして実装しても良い。デバ
イスとはＯＳの管理下にあって物理装置（論理装置でも
良い）を統一されたインタフェースの下に仮想化してハ
ードウェアに対するソフトウェアからの操作性の向上を
図るものである。

【０３４６】これまでに説明したプロセスの優先度割り
当てを図３５にまとめる。基本的に通話路プロセスに高
い優先度が割り当てられ、その中でもデータを出力する
プロセスの優先度を高くする。ＯＡＭ処理の優先度は低
い。通話路プロセスは処理時間単位の中で必ず処理を終
えなければならない。一方、ＯＡＭプロセスは通話路プ
ロセスに中断はされるが、前の状態を継続して動作す
る。

【０３４７】次に、図３３、図３４を参照しながら受信
側、送信側がそれぞれ１つのＣＰＵで構成された場合の
プロセスの起動時期について説明する。

【０３４８】図３３は、受信側の処理タイミング図であ
る。上下方向は時間軸であり、下向きが時間の経過を示
す。

【０３４９】ここでは通話路プロセス１２３１はフレー
ムバッファ１２１１及びＳＷバッファ１２１２からのハ
ードウェア割り込みによって起動される。ハードウェア
からの処理開始要求がないときはＯＡＭプロセス１２４
１が実行されている。

【０３５０】ここにフレームバッファ１２１１からの割
り込みが入ると、ＯＡＭプロセスの優先度は一番低いた
め、処理は中断されて通話路プロセスの物理レイヤ処理
が起動される。物理レイヤ処理はフレームバッファ１２
１１に蓄積したビットデータから予め定められただけの
データを処理して終了すると実行をＡＴＭレイヤ処理に
移す。

【０３５１】ＡＴＭレイヤ処理は物理レイヤ処理から引
き渡されたセルデータを順次処理していく。だが、その
間にＳＷバッファ１２１２にあるセル数が予め定められ
た数を下回るとＳＷバッファ１２１２が割り込み入力を
発生して空セル生成処理が起動される。空セル生成処理
はダミーデータを生成してＳＷバッファ１２１２に書き
込みＡＴＭ−ＳＷ１００４に供給するパターンが途切れ
ないようにする。

【０３５２】予め定められた数の空セルパターンをＳＷ
バッファ１２１２に書き込んで空セル生成処理が終了す
ると、ＡＴＭレイヤ処理が再開される。さらに物理レイ
ヤ処理から引き渡されたセルを全て処理してＡＴＭレイ
ヤ処理が終了するとＯＡＭプロセスが再開され実行され
る。

【０３５３】空セル生成プロセスは受信側処理でもっと
も優先度が高いので、ＡＴＭレイヤ処理だけでなく、Ｏ
ＡＭプロセスや物理レイヤ処理の実行中にも優先的に実
行される。

【０３５４】そして時間の経過とともにフレームバッフ
ァ１２１１にビットデータが溜ると再び通話路プロセス
が起動される。フレームバッファ１２１１の割り込み発
生の条件が１フレーム文のデータの蓄積であり、かつ受
信側ラインのビット同期がとれてフレームバッファ１２
１１に正常にデータが蓄積されている場合、フレームバ
ッファ１２１１からの割り込み即ち通話路プロセス起動
の周期は１フレーム分のフレーム時間に一致する。

【０３５５】図３４は、送信側の処理タイミング図であ
る。上下方向は時間軸であり、下向きが時間の経過を示
す。

【０３５６】ここではＡＴＭレイヤ処理プロセスはＳＷ
バッファ１３１２の、物理レイヤ（空セル生成）処理プ
ロセスはフレームバッファ１３１１からのハードウェア
割り込み信号によって起動される。ハードウェアからの
処理開始要求がないときはＯＡＭプロセス１２４１が実
行されている。

【０３５７】予め定められた一定数以上のセルがＡＴＭ
−ＳＷ１００４から送られてＳＷバッファ１３１２に溜
ると、ＯＡＭプロセスの実行は中断され、ＡＴＭレイヤ
処理が起動される。ＡＴＭレイヤ処理を実行中に、送信
データが不足してフレームバッファ１３１１から割り込
みが発生すると物理レイヤ処理が起動される。送信側で
は物理レイヤ処理の優先度がもっとも高いためである。

【０３５８】物理レイヤ処理はＡＴＭレイヤがそれまで
に処理したセルを出力セルポインタキュー１３２３の情
報を元に取り出して出力フレームデータを構成する。こ
のとき、作成するフレームを満たすだけのデータがキュ
ーになければ空セル生成処理を起動して不足したセルを
補う。

【０３５９】このようにして物理レイヤ処理は予め定め
られた数のフレームデータを生成すると終了して中断さ
れていたＡＴＭレイヤ処理が再開される。ＡＴＭレイヤ
処理はＳＷバッファ１００４にあるセルを全て処理する
と終了して中断されていたＯＡＭ処理が再開される。

【０３６０】ＡＴＭレイヤ処理は処理の間にフレームバ
ッファ１３１１からの割り込みがなければそのまま実行
され、終了するとＯＡＭプロセスが再開される。

【０３６１】時間の経過とともにフレームバッファ１３
１１のビットデータが出力されることによって減少し、
再び物理レイヤ処理プロセスが起動される。フレームバ
ッファ１３１１の割り込み発生の条件が１フレーム分の
データの蓄積であるフレームバッファ１３１１からの割
り込み即ち物理レイヤ処理プロセス起動の周期は１フレ
ーム分のフレーム時間に一致する。

【０３６２】送受信を１個のプロセッサで処理する場合
には優先度は図３６のようになる。また、ＯＡＭ処理は
送受信を共通に処理することが容易に可能なため、プロ
セス起動のオーバヘッドを減らす観点から一つのプロセ
スとして実装することが望ましい。

【０３６３】基本的に送信側処理が受信側に優先する。
これはＣＰＵ交換装置内に溜ったデータを素早く送出し
て全体のバッファを有効に活用するためである。仮に受
信側処理を優先させると、送信側処理が滞ると全てのバ
ッファにデータが溜ることになる。

【０３６４】［実施例１４−２］実施例１４−１では、
受信側の物理レイヤ処理、ＡＴＭレイヤ処理、空セル生
成、ＯＡＭプロセスを１つのＣＰＵで処理し、送信側の
物理レイヤ処理、ＡＴＭレイヤ処理、空セル生成、ＯＡ
Ｍプロセスをもう１つＣＰＵで処理する方法を説明し
た。

【０３６５】しかし、網インタフェースの速度が速くな
ると、実施例１４−１の構成ではセルの処理が追いつか
ない可能性があり、実施例１４−１とは違った構成を考
える必要性が生じてくる。

【０３６６】そのような構成例として、受信側物理レイ
ヤ処理、受信側ＡＴＭレイヤ処理、送信側物理レイヤ処
理、送信側ＡＴＭレイヤ処理のそれぞれを１ＣＰＵで処
理する構成が考えられる。この構成を図３７に示し、図
に沿って簡単にセルの流れを説明する。

【０３６７】図中の１６０１は受信側インタフェースパ
ッケージを表す。ここでいうインタフェースパッケージ
とは、外部通信網とのインタフェースを司るボードで、
セル処理用のＣＰＵを搭載する。この受信側インタフェ
ースパッケージで外部からの入力を受ける。外部からの
入力は、受信側物理レイヤ処理ＣＰＵ１６０３で、物理
レイヤ処理を受けてセルになり、受信側ＡＴＭレイヤ処
理ＣＰＵ１６０４に渡される。そこでセルは、ＡＴＭレ
イヤ処理を受け、ＡＴＭスイッチ１６０７を経て送信側
ＡＴＭレイヤ処理ＣＰＵ１６０６に渡される。そこでＡ
ＴＭレイヤ処理を受けて、次に送信側物理レイヤ処理Ｃ
ＰＵ１６０５で物理レイヤ処理を受けて、送信側インタ
フェースパッケージ１６０２より外部に送出される。

【０３６８】この場合、ＡＴＭレイヤでセルの識別（ユ
ーザセルとＯＡＭセル）を行う関係上、ＡＴＭレイヤを
処理するＣＰＵでＯＡＭプロセスを実行するほうが良
い。この場合も実施例１４−１と同様に、ＯＡＭプロセ
スは、ＡＴＭプロセスに対してバックグランド的なプロ
セスとして実行される。また、ＡＴＭレイヤ処理とのセ
ルのハンドリングは、実施例１４−１と同様の方法で実
行可能である。

【０３６９】空セル生成に関しては、空セルを「需要に
最も近い場所で作る」というポリシーから、受信側で
は、ＡＴＭレイヤを処理するＣＰＵで空セル生成を実行
し、送信側は物理レイヤを処理するＣＰＵで空セル生成
を実行することにする。

【０３７０】次に、この構成例では各処理の関係を受信
側、送信側の順に説明する。まず、受信側では、物理レ
イヤ処理、ＡＴＭレイヤ処理、空セル生成、ＯＡＭプロ
セスの機能は、実施例１４−１と同様であり、実施例１
４−１と違うところはＡＴＭレイヤ処理の起動条件であ
る。実施例１４−１では、受信側物理レイヤ処理、受信
側ＡＴＭレイヤ処理が一つのプロセスとして実現されて
いたので、ＡＴＭレイヤ処理の起動条件を考える必要が
なかったが、この構成例では、物理レイヤ処理とＡＴＭ
レイヤ処理が別ＣＰＵで実行されるため、ＡＴＭレイヤ
処理の起動条件を考える必要がある。

【０３７１】一つの方法として、物理レイヤ処理ＣＰＵ
が、物理レイヤ処理済みのセルをＦＩＦＯに置き、ＦＩ
ＦＯからの割り込みでＡＴＭレイヤ処理を実行するＣＰ
Ｕに通知して、ＡＴＭレイヤ処理を起動し、セルバッフ
ァに置かれたセルを処理させる方法がある（図３８参
照）。この方法の他に、物理レイヤ処理を実行するＣＰ
ＵとＡＴＭレイヤ処理を実行するＣＰＵの間に２ポート
ＲＡＭを置き、この２つのＣＰＵのセルのハンドリング
に２ポートＲＡＭを使う方法もある。

【０３７２】しかしこちらの方法は、物理レイヤとＡＴ
Ｍレイヤ処理の間で、情報の受け取りに使用する領域を
予め定めておくことが必要であり、物理レイヤ処理とＡ
ＴＭレイヤ処理の２つのプロセスの独立性が損なわれる
という欠点を持つ。

【０３７３】また、ＡＴＭレイヤ処理を実行するＣＰＵ
に、タイマ割り込みをかけて一定時間ごとにセルバッフ
ァを監視して、セルバッファにセルがある場合には処理
を開始するような方法を取ることも出来る。しかし、こ
の方法は、空いた時間に実行しているＯＡＭプロセスに
対して、いたずらに割り込みが入り、ＯＡＭプロセス処
理が中断されるという欠点を持つ。

【０３７４】次に送信側について説明する。送信側の物
理レイヤ処理、ＡＴＭレイヤ処理、空セル生成、ＯＡＭ
プロセスの機能、起動条件は、実施例１４−１と同様で
ある。

【０３７５】送信側でのＡＴＭレイヤ処理と物理レイヤ
処理との間のセルのハンドリングは、ＡＴＭレイヤ処理
はＡＴＭスイッチからのセルを処理してセルバッファに
置き、物理レイヤ処理は、ＡＴＭレイヤの処理とは独立
に、セルバッファからセルを取りだし、フレームを作成
し、ラインに流し、フレームを外部に出力する。物理レ
イヤ処理がセルを取りだそうとしたときに、セルがセル
バッファにない場合は、空セル生成を起動し、空セルを
生成してフレームを作る。

【０３７６】本構成により実施例１４−１と変わるとこ
ろは、実施例１４−１では、１ＣＰＵで処理していたの
で、物理レイヤ処理とＡＴＭレイヤ処理は同時には実行
されなかったが、本構成では物理レイヤ処理とＡＴＭレ
イヤ処理が独立に実行される点である。このことから、
これらの処理のパイプラインが構成でき、全体としての
処理速度が向上する。

【０３７７】ここで、ＯＡＭプロセスのソフトウェアに
ついて一言述べておく。ＯＡＭプロセスのソフトウェア
の保守、開発などを考慮すると、実施例１４−１の構成
でも、本構成例でもどちらを選択しても、ＯＡＭプロセ
スのソフトウェアに対して、なるべく変更箇所が少なく
なるようなソフトウェアの構造が望ましい。さらに言え
ば、物理レイヤ処理、ＡＴＭレイヤ処理、または空セル
生成がハード化されてもなるべくＯＡＭプロセスのソフ
トウェアに変更を加えなくてもよいようにすることが望
ましい。そのためには、ソフトウェアを論理的に下位の
部分と上位の部分に分けてしまい、変更を加えなければ
ならないところを下位の部分に押し込めて、上位の部分
は構成の如何に拘らず、変更を加える必要がないように
作ることがよい。

【０３７８】次に、本構成例における各プロセスの優先
順位について説明する。本構成例は、実施例１４−１の
構成とは異なるので、プロセスの優先順位も実施例１４
−１とは異なってくる。まず受信側については、物理レ
イヤとＡＴＭレイヤ処理は、別ＣＰＵで実行されるの
で、この２つのプロセス間には優先順位はない。

【０３７９】ＡＴＭレイヤ処理、空セル生成、ＯＡＭプ
ロセスの間には優先順位があり、これは実施例１４−１
と同様になる（図３６参照）。また送信側についても、
受信側と同様なことが言えて、物理レイヤ処理＋空セル
生成とＡＴＭレイヤ処理の間には優先順位はないが、Ａ
ＴＭレイヤ処理とＯＡＭプロセスの間には実施例１４−
１と同様な優先順位がある（図３９参照）。

【０３８０】ここで、実施例１４−１の構成でセルの処
理が網インタフェースの速度に追いつかない場合を想定
して、実施例１４−２の構成を考えたが、その逆にＣＰ
Ｕのセル処理能力が網インタフェースの速度に対して充
分余裕のある場合の構成を示す。

【０３８１】実施例１４−１では、外部からの入出力ポ
ートが各１本の場合を想定していたが、ＣＰＵの処理能
力に余裕があれば、この入出力ポートを各Ｎ（Ｎ＞１）
本にすることが可能である。この構成を図４０に示す。
ここで、図中の１８０１は受信側インタフェースパッケ
ージを表し、１８０２は送信側インタフェースパッケー
ジを表し、１８０３は受信側プロセス処理ＣＰＵを表
し、１８０４は送信側プロセス処理ＣＰＵを表し、１８
０５はＡＴＭスイッチを表す。この構成例で注意するこ
とは、セルがどのポートのものであるかを常に知ってい
なければならないということである。

【０３８２】例えば、次のようにすると構成例を実現す
ることができる。受信側物理レイヤ処理は各ポートのセ
ルを処理すると受信側ＡＴＭレイヤ処理に渡し、ＡＴＭ
レイヤ処理はそのセルを処理し、処理済みのセルをＡＴ
Ｍスイッチのバッファに入れる。

【０３８３】この動作を順次各ポートについて行うよう
にすると、受信側では各セルなどのポートのものかを常
に認識して処理していることになる。ＯＡＭプロセスに
関しては、時間があまっていれば実行するようにする。
送信側に関しても受信側と同様に各ポートのセルを順番
に処理していけばよい。

【０３８４】（他の実施例）その他の構成例としては、
実施例１４−２と同様に物理レイヤ処理とＡＴＭレイヤ
処理を別ＣＰＵにする方法がある。この構成例について
は、受信側物理レイヤ処理ＣＰＵと受信側ＡＴＭレイヤ
処理ＣＰＵ間でのセルのハンドリングの問題があるが、
これは実施例１４−２と同様にすればできる（図３８参
照）。

【０３８５】また、物理レイヤ処理に対して、ＡＴＭレ
イヤ処理の負荷が軽い場合は、複数ポートを収容してい
る物理レイヤ処理用の複数個のＣＰＵと１個のＡＴＭ処
理用のＣＰＵを接続し、セルの処理をするような構成も
考えられる。この構成を図４１に示す。ここで、図中の
１９０１は受信側インタフェースパッケージを表し、１
９０２は送信側インタフェースパッケージを表し、１９
０３は受信側物理レイヤ処理ＣＰＵを表し、１９０４は
受信側ＡＴＭレイヤ処理ＣＰＵを表し、１９０５は送信
側ＡＴＭレイヤ処理ＣＰＵを表し、１９０６は送信側Ａ
ＴＭレイヤ処理ＣＰＵを表し、１９０７はＡＴＭスイッ
チを表す。

【０３８６】また、ＯＡＭプロセスが他のプロセスに対
して負荷が重い時には、ＯＡＭプロセスのみを別のＣＰ
Ｕで実行することも考えられる。このとき、送受信のＯ
ＡＭプロセスをそれぞれ別ＣＰＵで実行する場合と、送
受信のＯＡＭプロセスを１ＣＰＵで実行する場合が考え
られ、後者の場合、送受信ＯＡＭプロセス間のデータの
受渡しなどが前者の場合よりも簡単になるという利点が
ある。この構成を図４２に示す。ここで、図中の２００
１は受信側インタフェースパッケージを表し、２００２
は送信側インタフェースパッケージを表し、２００３は
送受信側ＯＡＭ処理ＣＰＵを表し、２００４はＡＴＭス
イッチを表す。

【０３８７】ここで、図４３に、図３０で示した受信側
・送信側の各インタフェース部における処理の流れの、
別の一例について説明をする。

【０３８８】本例では、通話路プロセス処理の高速化を
はかるために、別々に行っていたいくつかのサブルーチ
ンについて、サブルーチンの合成を行っている。ここに
おけるサブルーチンの合成の基本的な考え方は、一度レ
ジスタに書き込んだデータに対して、同時に行なうこと
のできる処理はすべて同時に行ってしまうというもので
ある。

【０３８９】具体的な処理の流れを、以下に説明する。

【０３９０】本例においても図３０の場合と同様に、通
話路プロセス３１０１、ＯＡＭプロセス３１０２から構
成され、さらに通話路プロセス３１０１が送信側処理の
ためのプロセスと受信側処理のためのプロセスから構成
されるようになっている。

【０３９１】受信側プロセスでは、受信側ラインインタ
フェースで受信された信号から、ビット同期部３１１
１、網同期部３１１２によって網クロックが抽出される
とともにビット同期がとられ、信号がビット列に変換さ
れる。このビット列からラインデコーディング３１２１
においてデコードされた受信データが、受信側入力ＦＩ
ＦＯ３２１１に入力される。このＦＩＦＯ３２１１に入
力されたデータは、通話路プロセスのデータ受信サブル
ーチン３１２１によってプロセッサ内部のメモリ上に読
み込まれる。メモリに読み込まれたデータに対して、ま
ずフレーム同期サブルーチン３１２３によって、フレー
ムの同期が確立される。次に、セル同期サブルーチン３
１２４によって、セルの同期が確立される。次に、いく
つかのＡＴＭレイヤ処理サブルーチン３１２５（具体的
にはヘッダ変換、ルーチングタグ付加、ポリシング等の
サブルーチン）によって受信側のＡＴＭレイヤ処理が施
される。最後に、合成されたサブルーチン３１２６（具
体的にはデスクランブル処理とセル送出サブルーチン）
によってデータにデスクランブル処理を施しながら、随
時処理済みのデータを受信側出力ＦＩＦＯ３２１２に出
力する。

【０３９２】送信側プロセスでは、ＡＴＭスイッチから
到着したセルデータは、送信側の入力ＦＩＦＯ３２１３
に入力される。ＦＩＦＯ３２１３に入力されたセルデー
タは、送信側の合成されたサブルーチン３１３３（具体
的には、セル受信と送信側のＡＴＭレイヤ処理サブルー
チン）によってプロセッサ内部のメモリ上に読み込ま
れ、送信側のＡＴＭ処理が施される。ここで、送信側の
ＡＴＭレイヤ処理としては、シェイピング処置、ルーチ
ングタグ削除処理、ヘッダ変換処理などが施されること
になる。ここで、ＡＴＭレイヤ処理は、ヘッダ部分のみ
に対して行えばよいものであるので、負荷の大きいセル
のペイロード部分のメモリとレジスタ間の読みだし書き
込み処理を伴わずに実現できる。このことから、送信側
・受信側のＡＴＭレイヤ処理サブルーチンを合成して、
他のサブルーチン群とは独立して行うことも考えられ
る。次に、やはり合成されたサブルーチン３１３２（具
体的には、送信側の物理レイヤ処理とデータ送出サブル
ーチン）によって、スクランブル、ＨＥＣ生成、フレー
ムの作成などの送信側の物理レイヤ処理を行いながら、
随時処理済みのデータをそうち側出力ＦＩＦＯ３２１４
に出力している。

【０３９３】本例においては、通話路プロセス３１０１
におけるサブルーチンの合成方法を示している。しか
し、このようなサブルーチンの合成は、ＯＡＭプロセス
３１０２のサブルーチン群に対しても当てはめられるも
のであり、通話路プロセスの場合と同様に、ＯＡＭプロ
セスにおいても同時に処理の行えるサブルーチンを合成
していくことは当然考えられるものである。

【０３９４】以上のようなサブルーチンの合成を行うこ
とによって、ひとたびレジスタに読み込んだデータに対
して、そのとき行うことが可能な処理を全て行ってしま
うことができるので、データのレジスタ−メモリ間の読
みだし書き込み回数を極力減らすことが可能となり、さ
らなる処理の高速化が実現できる。

【０３９５】また、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。

【０３９６】

【発明の効果】本発明のＡＴＭ交換装置によれば、比較
的処理が単純で１回の処理時間が比較的変動しない通話
路プロセスを、ある決められた一定周期毎（例えば１フ
レームといった細かい周期毎等）に実行し、一方、その
処理量がＯＡＭセルおよび警報信号等の到着および送出
割合の変動によって大きく変わる、比較的複雑なＯＡＭ
プロセスは、通話路プロセスの周期とは全く独立に処理
を行う。このような複数プロセスの実行制御機能をＡＴ
Ｍ交換装置に持たせることによって、ソフトウェアによ
る交換処理に関するプロセッサの使用効率を増大させる
ことができる。

【０３９７】

【０３９８】

【０３９９】

【０４００】

【０４０１】

【図面の簡単な説明】

【図１】第１の実施例のＡＴＭ交換装置の構成概念図

【図２】命令パイプラインの構成を説明するための図

【図３】同実施例のメモリ空間の構成を説明するための
図

【図４】第２の実施例のＡＴＭ交換装置の構成概念図

【図５】同実施例のメモリ空間の構成を説明するための
図

【図６】第３の実施例のＡＴＭ交換装置の構成概念図

【図７】同実施例のメモリ空間の構成を説明するための
図

【図８】第４の実施例のＡＴＭ交換装置の構成概念図

【図９】同実施例のメモリ空間の構成を説明するための
図

【図１０】第５の実施例のＡＴＭ交換装置の構成概念図

【図１１】同実施例のメモリ空間の構成を説明するため
の図

【図１２】第６の実施例のＡＴＭ交換装置の構成概念図

【図１３】同実施例のメモリ空間の構成を説明するため
の図

【図１４】第７の実施例のＡＴＭ交換装置の構成概念図

【図１５】同実施例のメモリ空間の構成を説明するため
の図

【図１６】第８の実施例のＡＴＭ交換装置の構成概念図

【図１７】同実施例のメモリ空間の構成を説明するため
の図

【図１８】第９の実施例のＡＴＭ交換装置の構成概念図

【図１９】同実施例のメモリ空間の構成を説明するため
の図

【図２０】第１０の実施例のＡＴＭ交換装置の構成概念
図

【図２１】同実施例のメモリ空間の構成を説明するため
の図

【図２２】第１１の実施例のＡＴＭ交換装置の構成概念
図

【図２３】同実施例のメモリ空間の構成を説明するため
の図

【図２４】第１２の実施例のＡＴＭ交換装置の構成概念
図

【図２５】同実施例のメモリ空間の構成を説明するため
の図

【図２６】第１３の実施例のＡＴＭ交換装置の構成概念
図

【図２７】同実施例のメモリ空間の構成を説明するため
の図

【図２８】第１４の実施例に係る交換装置の要部の機能
ブロック図

【図２９】同実施例の交換装置のハードウェア構成図

【図３０】プロセッサ交換処理パッケージを備えた交換
装置の全体構成を示す図

【図３１】同交換装置の受信側の要部構成とデータの流
れを示す図

【図３２】同交換装置の送信側の要部構成とデータの流
れを示す図

【図３３】同交換装置の受信側の処理のタイミングを示
す図

【図３４】同交換装置の送信側の処理のタイミングを示
す図

【図３５】プロセスの優先度割り当てを説明するための
図

【図３６】プロセスの優先度割り当てを説明するための
図

【図３７】同実施例の交換装置の他の構成図

【図３８】受信側物理レイヤ処理ＣＰＵと受信側ＡＴＭ
レイヤ処理ＣＰＵ間でのＦＩＦＯを使ったセルのハンド
リングを説明するための図

【図３９】プロセスの優先度割り当てを説明するための
図

【図４０】同実施例の交換装置のさらに他の構成図

【図４１】同実施例の交換装置のさらに他の構成図

【図４２】同実施例の交換装置のさらに他の構成図

【図４３】プロセッサ交換処理パッケージにおける処理
の流れの別の一例を示す図

【符号の説明】

１−１〜１−ｎ…ＣＰＵ、３−１〜３−ｎ…リード／ラ
イト・バッファ、１０−１〜１０−ｎ…入出力ポート、
２０−１〜２０−ｎ…入出力ポート、１１−１〜１１−
ｎ…Ｉ／Ｏメモリ、２１−１〜２１−ｎ…Ｉ−Ｃａｃｈ
ｅ、２２−１〜２２−ｎ…Ｄ−Ｃａｃｈｅ、３１−１〜
３１−ｎ…入力ポート、３２−１〜３２−ｎ…出力ポー
ト、３３−１−２〜３３−（ｎ−１）−ｎ…双方向ＦＩ
ＦＯ、４０−１〜４０−ｎ…入出力処理用記憶領域、４
１−１〜４１−ｎ…物理レイヤ処理用記憶領域、４２−
１〜４２−ｎ…ＡＴＭレイヤ処理用記憶領域、４３−１
〜４３−ｎ…スイッチング処理用記憶領域、４１…ＲＯ
Ｍ、５０−１〜５０−ｎ…入出力ポート、５１…ＤＭＡ
コントローラ、６０−１〜６０−ｎ…入出力ポート、６
１…メインメモリ、６６−１〜６６−ｎ…回線終端処理
ハードウェア、７１−１〜７１−ｎ…スクランブル処理
部、７２−１〜７２−ｎ…デスクランブル処理部、８０
−１〜８０−３…双方向ＦＩＦＯ、９１−１〜９１−ｎ
…キャッシュ・バス、１２１…ラインレシーバ、１２２
…入力ＦＩＦＯ、１２３…出力ＦＩＦＯ、１２４…ライ
ンドライバ、１２５…クロック検出部、１２６…２ポー
トＲＡＭ、１２７…ＦＩＦＯ、１２８…ＦＩＦＯ、１２
９…ビット同期部、１３０…フレーム同期部、１３１…
フレーム作成部、１３４…ＦＩＦＯ、１３５…ＦＩＦ
Ｏ、８１１…ＦＩＦＯ、８２１…ＦＩＦＯ、９９９…メ
モリ・バス、１０００…ＡＴＭスイッチ、１００１ａ…
受信側入力部、１００１ｂ…受信側出力部、１００２…
受信側物理レイヤ処理部、１００３…受信側ＡＴＭレイ
ヤ処理部、１００４…スイッチ部（ＡＴＭスイッチ）、
１００５…送信側物理レイヤ処理部、１００６…送信側
ＡＴＭレイヤ処理部、１００７ａ…送信側入力部、１０
０７ｂ…送信側出力部、１０１１…プロセッサ、１０１
２…メインメモリ、１０１３…プログラム記憶部、１０
１４…プログラム、１０１６…キャッシュメモリ、１１
０１…通話路プロセス（プロセッサ交換処理パッケー
ジ）、１１０３…上位交換装置制御プロセッサ、１１１
１…ビット同期、１１１２…網同期、１１１３…ＯＡＭ
セル分岐挿入、１１１４…監視制御インタフェース、１
１２１…ラインデコーディング、１１２２…フレーム同
期、１１２３…セル同期、１１２４…デスクランブル、
１１２５…ヘッダ変換、１１２６…ルーティングタグ付
加、１１２７…流量監視（ポリシング）、１１２８…セ
ル送出、１１２９…空セル生成、１１３１…ラインエン
コーディング、１１３２…フレーム作成、１１３３…Ｈ
ＥＣ生成、１１３４…スクランブル、１１３５…ヘッダ
変換、１１３６…ルーティングタグ削除、１１３７…流
量監視（シェイピング）、１１３８…セル受信、１１３
９…空セル生成、１１４１…メッセージ送受信、１１４
２…監視制御処理、１１４３…上位プロセッサインタフ
ェース、１２０１…受信側交換処理パッケージ、１２１
１…フレームバッファ、１２１２…ＡＴＭ／ＳＷ転送バ
ッファ、１２２１…共有セルバッファ、１２２２…空き
バッファポインタキュー、１２２３…入力セルポインタ
キュー、１２２４…通話路／ＯＡＭ転送セルポインタキ
ュー、１２２５…ＯＡＭ／通話路転送セルポインタキュ
ー、１２３１…通話路プロセス、１２３２…物理レイヤ
処理、１２３３…ＡＴＭレイヤ、１２３４…空セル生成
処理、１２４１…ＯＡＭプロセス、１３０１…送信側交
換処理パッケージ、１３１１…フレームバッファ、１３
１２…ＳＷ／ＡＴＭ転送バッファ、１３２１…共有セル
バッファ、１３２２…空きバッファポインタキュー、１
３２３…出力セルポインタキュー、１３２４…ＯＡＭ／
通話路転送セルポインタキュー、１３２５…通話路／Ｏ
ＡＭ転送セルポインタキュー、１３３１…通話路プロセ
ス、１３３２…物理レイヤ処理、１３３３…ＡＴＭレイ
ヤ処理、１３３４…空セル生成処理、１３４１…ＯＡＭ
プロセス、１６０１…受信側インタフェースパッケー
ジ、１６０２…送信側インタフェースパッケージ、１６
０３…受信側物理レイヤ処理ＣＰＵ、１６０４…受信側
ＡＴＭレイヤ処理ＣＰＵ、１６０５…送信側物理レイヤ
処理ＣＰＵ、１６０６…送信側ＡＴＭレイヤ処理ＣＰ
Ｕ、１６０７…ＡＴＭスイッチ、１７０１…受信側物理
レイヤ処理ＣＰＵ、１７０２…ＡＴＭセル、１７０３…
ＦＩＦＯ、１７０４…受信側ＡＴＭレイヤ処理ＣＰＵ、
１８０１…受信側インタフェースパッケージ、１８０２
…送信側インタフェースパッケージ、１８０３…受信側
プロセス処理ＣＰＵ、１８０４…送信側プロセス処理Ｃ
ＰＵ、１８０５…ＡＴＭスイッチ、１９０１…受信側イ
ンタフェースパッケージ、１９０２…送信側インタフェ
ースパッケージ、１９０３…受信側物理レイヤ処理ＣＰ
Ｕ、１９０４…受信側ＡＴＭレイヤ処理ＣＰＵ、１９０
５…送信側物理レイヤ処理ＣＰＵ、１９０６…送信側Ａ
ＴＭレイヤ処理ＣＰＵ、１９０７…ＡＴＭスイッチ、２
００１…受信側インタフェースパッケージ、２００２…
送信側インタフェースパッケージ、２００３…送受信側
ＯＡＭ処理ＣＰＵ、２００４…ＡＴＭスイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 武田 純一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 角田 啓治 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 木村 成人 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 橋本 幹生 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平７−154395（ＪＰ，Ａ) 特開 平８−18563（ＪＰ，Ａ) 特開 平２−268041（ＪＰ，Ａ) 特開 平４−74046（ＪＰ，Ａ) 富澤ほか，ソフトウェア処理による低 速回線ＡＴＭセル方式の一考察，電子情 報通信学会秋季大会論文集，日本, （社）電子情報通信学会，1994年，Ｂ− 457，ｐ55 武田ほか，ソフト処理によるＡＴＭ交 換機の検討，電子情報通信学会秋季大会 論文集，日本，（社）電子情報通信学 会，1994年，Ｂ−456，ｐ54 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H04Q 3/545

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】入力されたＡＴＭセルを該ＡＴＭセルに付
   加されたヘッダ情報に従って交換処理するＡＴＭ交換装
   置において、 前記ＡＴＭセルに対して物理レイヤ処理およびＡＴＭ処
   理を、通話路プロセスとして、マイクロプロセッサで実
   行する通話路処理手段と、 前記ＡＴＭセルにスイッチ処理を施すスイッチ処理手段
   と、 前記通話路処理手段を制御するために、ＯＡＭプロセス
   をマイクロプロセッサで実行するＯＡＭ処理手段と、 前記通話路プロセスを予め決められた所定の実行周期毎
   にほぼ一定期間実行させる制御を行う通話路プロセス実
   行制御手段と、 前記ＯＡＭプロセスを前記通話路プロセスの前記実行周
   期とは独立したタイミングで実行させる制御を行うＯＡ
   Ｍプロセス実行制御手段とを具備したことを特徴とする
   ＡＴＭ交換装置。
2. 【請求項２】同一のタイミングにおいて同一のマイクロ
   プロセッサにより前記通話路プロセスと前記ＯＡＭプロ
   セスとのいずれも実行し得る状態になった場合には、前
   記通話路プロセスを前記ＯＡＭプロセスよりも優先的に
   実行させることを特徴とする請求項１に記載のＡＴＭ交
   換装置。