JPH098813A - エラスティックバッファ - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、エラスティックバッファに関し、
高い応答性を保ちつつ伝送単位の種別に対応した負荷分
散を確実にはかることを目的とする。 【構成】 伝送単位の列を取り込み、その種別に適応し
た方路を選定してその方路に送出する方路選定手段１１
と、メモリ１２と、伝送単位毎にメモリ１２の記憶領域
の領域管理をスタック方式で行い、かつ方路選定手段１
１が特定の方路に送出した伝送単位をその記憶領域に蓄
積する書き込み制御手段１３と、外部と対向してハンド
シェーク制御を行い、その制御および領域管理の下で、
書き込み制御手段１３がメモリ１２に蓄積した伝送単位
を読み出す読み出し制御手段１４とを備え、読み出し制
御手段１４は、メモリ１２の記憶領域の全てが空であっ
て方路選定手段１１が特定の方路に何らかの伝送単位を
送出したときに、その伝送単位をハンドシェーク制御に
基づいて外部に送出する手段を含んで構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル伝送路とこ
れを介して伝送されるセルやパケットの処理を行う処理
装置と間に配置され、その伝送および処理の速度の差を
吸収するエラスティックバッファに関する。

【０００２】

【従来の技術】ＡＴＭ網のように伝送情報が細かな単位
に分割され、かつ論理多重化されて伝送される通信網で
は、伝送区間毎に生じ得る障害を監視してその結果に応
じて系構成の最適化をはかる障害管理と、個々の伝送区
間の伝送品質等を監視して系の動作状況を的確に把握す
る機能管理との機能を実現するために、局間および端末
とその端末を収容する局との間において、これらの機能
の起動、停止その他にかかわる特殊用途のセル（以下、
単に「制御セル」という。）が送受される。

【０００３】また、このような制御セルの送受を行う交
換機や伝送装置では、一般に、網の処理速度が伝送速度
とは異なる処理装置（例えば、通信制御専用に設けられ
たマイクロプロセッサ）によって個々のセルの受信処理
や送信処理が行われ、これらの速度の差を吸収するエラ
スティックバッファが搭載される。図５は、従来のエラ
スティックバッファの構成例を示す図（１）である。

【０００４】図において、上述したディジタル伝送路は
セル識別回路７１を介して後続する伝送区間に接続さ
れ、そのセル識別回路の情報出力と制御出力とは何れも
バッファ制御回路７２の対応する入力に接続される。バ
ッファ制御回路７２のバス端子はメモリ７３のバス端子
に接続され、そのバッファ制御回路の出力はレジスタ７
４を介してプロセッサバス７５に接続される。プロセッ
サバス７５には、図示されない処理装置とバッファ制御
回路７２との間で送受されるハンドシェーク信号の信号
線が含まれる。なお、図５では、簡単のため、セルまた
はその内容が伝達される経路については太線の矢印で示
し、かつエラスティックバッファの機能を実現するため
に各部間で送受される制御信号の経路については細線の
矢印で示す。

【０００５】このような構成の従来例では、セル識別回
路７１は、ディジタル伝送路を介して与えられるセルの
列を取り込み、そのセルについて予め決められた形式に
基づいて制御セルとその他のセル（以下、単に「情報セ
ル」という。）とを識別する。さらに、セル識別回路７
１は、このようにして識別された制御セルおよび情報セ
ルをそれぞれバッファ制御部７２と後続する伝送区間と
に分離して送出する。

【０００６】バッファ制御回路７２は、メモリ７３に予
めセル単位に対応して確保された記憶領域について、書
き込みポインタと読み出しポインタとを有し、これらの
ポインタの値をリサイクリックに更新することにより領
域管理を行う。また、バッファ制御回路７２は、セル識
別回路７１によって分離された制御セルが与えられる
と、上述した書き込みポインタと読み出しポインタとの
差が「１」または「（記憶領域のサイズ）−１」でない
限り、メモリ７３の記憶領域に空のものがあると判断す
る。さらに、バッファ制御回路７２は、書き込みポイン
タで示される記憶領域にこのような制御セルの内容を蓄
積してその書き込みポインタの値を更新すると共に、そ
の蓄積された制御セルがメモリ７３の記憶領域に存在す
ることを内蔵するステータスレジスタに状態情報として
記憶する。また、バッファ制御回路７２は、セル識別回
路７１によって同様にして分離された後続の制御セルに
ついては、順次同様の処理を反復することによりメモり
７３の隣接した記憶領域に蓄積する。

【０００７】一方、プロセッサバス７５に接続された処
理装置は、そのプロセッサバスを介してバッファ制御回
路７２とハンドシェーク信号を送受することにより上述
した状態情報を適宜参照し、その状態情報がメモリ７３
の記憶領域に処理すべき制御セルの内容が蓄積されてい
ることを認識した場合には、同様にしてハンドシェーク
信号を送受することによりバッファ制御回路７２にメモ
リ７３の読み出しを要求する。

【０００８】バッファ制御回路７２は、このような要求
を認識するとその時点における読み出しポインタで示さ
れるメモリ７３の記憶領域を順次読み出ししてレジスタ
７４に一旦保持し、その旨を同様にしてハンドシェーク
信号を送出することにより処理装置に通知する。

【０００９】処理装置は、そのハンドシェーク信号を認
識すると、レジスタ７４に保持された情報をプロセッサ
バス７５を介して取得する。また、このようなメモリ７
３の記憶領域の読み出しについては、上述したようにバ
ッファ制御回路７２が自立的に行うアドレッシングの下
で同様に行われ、かつ書き込みポインタと読み出しポイ
ンタとの差が「１」または「（記憶領域のサイズ）−
１」となるまで反復される。

【００１０】なお、以下では、このようにしてディジタ
ル伝送路から与えられる制御セルをバッファリングしな
がら処理装置に伝達するエラスティックバッファについ
ては、単に「受信バッファ」と称する。図６は、従来の
エラスティックバッファの構成例を示す図（２）であ
る。図において、ディジタル伝送路はセル識別回路８１
およびセル挿入回路８２を介して後続の伝送区間に接続
され、セル識別回路８１の識別出力はバッファ制御回路
８３の制御入力に接続される。バッファ制御回路８３の
第一のバス端子はメモリ８４のバス端子に接続され、か
つ図示されない処理装置に一端が接続されたプロセッサ
バス８５はレジスタ８６を介してバッファ制御回路８３
の第二のバス端子に接続される。バッファ制御回路８３
のデータ出力とそのデータ出力に適応した制御出力と
は、セル挿入回路８２の対応する端子に接続される。

【００１１】このような構成のエラスティックバッファ
では、メモリ８４は図５に示すメモリ７３と同様にして
セル単位に対応した複数の記憶領域を有し、かつバッフ
ァ制御回路８３は図５に示すバッファ制御回路７２と同
様にして書き込みポインタと読み出しポインタとを更新
することにより、これらの複数の記憶領域の領域管理を
行う。さらに、バッファ制御回路８３は、このような領
域管理の下でメモリ８４に空の記憶領域があるか否かを
逐次識別してその結果を状態情報として内蔵された状態
レジスタに保持する。

【００１２】一方、処理装置は、後続する伝送区間に制
御セルとして送出すべき情報がある場合には、プロセッ
サバス８５を介してバッファ制御回路８３とハンドシェ
ーク信号を送受することにより、上述した状態情報を参
照する。さらに、処理装置は、その状態情報がメモリ８
４に空の記憶領域があることを示す場合には、プロセッ
サバス８５を介してレジスタ８６にその情報を保持し、
かつその旨をハンドシェーク信号としてバッファ制御回
路８３に通知する。

【００１３】バッファ制御回路８３は、このようなハン
ドシェーク信号を認識すると、レジスタ８６に保持され
た情報を読み出し、かつ上述した領域管理に基づいてメ
モリ８４の空の記憶領域に蓄積する。また、セル識別回
路８１は、先行するパスやハイウエイから与えられるセ
ルを取り込みつつそのセルの（伝送）形式に基づいて空
のタイムスロットのタイミングを検出し、その旨をバッ
ファ制御回路８３に通知する。

【００１４】バッファ制御回路８３は、その通知が与え
られると、メモリ８４の記憶領域にセルとして送出すべ
き未処理の情報が蓄積されているか否かを同様の領域管
理の下で判別し、蓄積されている場合にはその時点で読
み出しポインタで示される記憶領域の内容を読み出して
セル挿入回路８２に与える。セル挿入回路８２は、セル
識別回路８１を介して与えられる空のタイムスロットに
対して、上述した通知に対するバッファ制御回路８３の
応答所要時間に渡に時間軸上の同期をとり、そのバッフ
ァ制御回路から与えられた情報を並−直列変換しながら
挿入する。

【００１５】したがって、処理装置からプロセッサバス
８５、レジスタ８６およびバッファ制御回路８３を介し
てメモリ８４に蓄積された情報は、そのバッファ制御回
路８３およびセル挿入回路８２を介して後続の伝送区間
に制御セルとして順次送出される。なお、以下では、こ
のようにして処理装置から与えられる制御セルをバッフ
ァリングしながら後続のパスやハイウエイに送出するエ
ラスティックバッファについては、単に「送信バッフ
ァ」と称する。

【００１６】また、上述した受信バッファおよび送信バ
ッファは、一般に、搭載された装置の高機能化や小型化
の要求に適応しつつ上述した各機能を実現するためにＬ
ＳＩ化され、かつメモリ７３、８４は高い伝送速度に適
応しつつ端子数の上限による制約を回避するためにその
ＬＳＩに内蔵される。

【００１７】

【発明が解決しようとする課題】しかし、このような従
来例では、メモリ７３、８４のサイズは、これらのメモ
リがＬＳＩに内蔵されていたために、そのＬＳＩのゲー
ト規模によって制約されて必ずしも十分な値には設定で
きなかった。

【００１８】また、このような制約を回避する方法とし
てはメモリ７３、８４をＬＳＩの外部に実装する方法が
あるが、このような方法では、これらのメモリが同一チ
ップの上に配置された場合に比べて信号線の長さが長く
なり、そのＬＳＩに内蔵された場合と同様にしてデュア
ルポートＲＡＭを適用することはピン数の上限によって
阻まれて実現できなかった。

【００１９】すなわち、メモリ７３、８４がＬＳＩの外
部に実装された場合には、これらのメモリのアクセスに
必要な信号の経路が確保できず、かつ信号線の伝搬遅延
時間が大きくなったりこれらのメモリに対する書き込み
と読み出しとを同時に行うことができないために、十分
に高い動作速度を得ることが困難であった。本発明は、
高い応答性を保ちつつ伝送単位の種別に対応した負荷分
散を確実にはかるエラスティックバッファを提供するこ
とを目的とする。

【００２０】

【課題を解決するための手段】図１は、請求項１〜４に
記載の発明の原理ブロック図である。請求項１に記載の
発明は、伝送情報およびプロトコル制御情報が分割さ
れ、かつ論理多重化されて生成された伝送単位の列を取
り込み、その伝送単位毎に種別に適応した方路を選定し
てその方路に送出する方路選定手段１１と、メモリ１２
と、伝送単位毎にメモリ１２の記憶領域の領域管理をス
タック方式で行い、かつ方路選定手段１１によって特定
の方路に送出された伝送単位をその記憶領域に蓄積する
書き込み制御手段１３と、外部と対向してハンドシェー
ク制御を行い、そのハンドシェーク制御および領域管理
の下で、書き込み制御手段１３によってメモリ１２に蓄
積された伝送単位を読み出す読み出し制御手段１４とを
備えたエラスティックバッファにおいて、読み出し制御
手段１４には、領域管理の下でメモリ１２の記憶領域の
全てが空であり、かつ方路選定手段１１によって特定の
方路に何らかの伝送単位が送出されたときに、その伝送
単位をハンドシェーク制御に基づいて外部に送出する手
段を含むことを特徴とする。

【００２１】請求項２に記載の発明は、請求項１に記載
のエラスティックバッファにおいて、読み出し制御手段
１４には、メモリ１２の記憶領域を特定する識別情報を
含む廃棄要求がハンドシェーク制御の下で外部から与え
られたときに、その識別情報によって特定される記憶領
域の内容を領域管理に基づいて廃棄する手段を含むこと
を特徴とする。

【００２２】請求項３に記載の発明は、請求項１または
請求項２に記載のエラスティックバッファにおいて、メ
モリ１２の記憶領域は伝送単位の種別毎に対応したブロ
ックに分割され、書き込み制御手段１３は、ブロックに
ついて個々に並行して領域管理を行うことを特徴とす
る。請求項４に記載の発明は、請求項１ないし請求項３
の何れか１項に記載のエラスティックバッファにおい
て、メモリ１２は、書き込み制御手段１３および読み出
し制御手段１４と共にＩＣ化されたことを特徴とする。

【００２３】図２は、請求項５〜８に記載の発明の原理
ブロック図である。請求項５に記載の発明は、伝送情報
が分割され、かつ論理多重化されて生成された伝送単位
の列のタイムスロットの内、空のタイムスロットをその
伝送単位の形式に基づいて検出する識別手段２１と、メ
モリ２２と、外部と対向してハンドシェーク制御を行
い、そのハンドシェーク制御の下で与えられる外部情報
を取り込む外部インタフェース手段２３と、外部情報毎
にメモリ２２の記憶領域の領域管理をスタック方式で行
い、かつ外部インタフェース手段２３によって取り込ま
れた外部情報をその記憶領域に蓄積する蓄積制御手段２
４と、蓄積制御手段２４によってメモリ２２の記憶領域
に蓄積された外部情報を領域管理の下で読み出し、識別
手段２１によって検出された空のタイムスロットに伝送
単位として挿入する伝送単位挿入手段２５とを備えたエ
ラスティックバッファにおいて、伝送単位挿入手段２５
には、外部情報について蓄積制御手段２４によって行わ
れる蓄積の開始に先行して記憶領域の全てが空である状
態を領域管理の下で検出し、外部インタフェース手段２
３によって取り込まれた外部情報をその状態で識別手段
２１によって検出された空のタイムスロットに挿入する
手段を含むことを特徴とする。 請求項６に記載の発明
は、伝送情報が分割され、かつ論理多重化されて生成さ
れた伝送単位の列のタイムスロットの内、空のタイムス
ロットをその伝送単位の形式に基づいて検出する識別手
段２１と、メモリ２２と、外部と対向してハンドシェー
ク制御を行い、そのハンドシェーク制御の下で与えられ
る外部情報を取り込む外部インタフェース手段２３と、
外部情報毎にメモリ２２の記憶領域の領域管理をスタッ
ク方式で行い、かつ外部インタフェース手段２３によっ
て取り込まれた外部情報をその記憶領域に蓄積する蓄積
制御手段２４と、蓄積制御手段２４によってメモリ２２
の記憶領域に蓄積された外部情報を領域管理の下で読み
出し、識別手段２１によって選出された空のタイムスロ
ットに伝送単位として挿入する伝送単位挿入手段２５と
を備えたエラスティックバッファにおいて、伝送単位挿
入手段２５には、外部情報について蓄積制御手段２４に
よって行われる蓄積の開始後から完了前に記憶領域の全
てが空である状態を領域管理の下で監視し、外部インタ
フェース手段２３によって取り込まれた外部情報をその
状態で識別手段２１によって検出された空のタイムスロ
ットに挿入すると共に、その蓄積を中断しあるいは無効
化する手段を含むことを特徴とする。

【００２４】請求項７に記載の発明は、請求項５または
請求項６に記載のエラスティックバッファにおいて、メ
モリ２２の記憶領域は伝送単位の種別毎に対応したブロ
ックに分割され、蓄積制御手段２４は、ブロックについ
て個々に並行して領域管理を行うことを特徴とする。

【００２５】請求項８に記載の発明は、請求項５ないし
請求項７の何れか１項に記載のエラスティックバッファ
において、メモリ２２は、蓄積制御手段２４および伝送
単位挿入手段２５と共にＩＣ化されたことを特徴とす
る。

【００２６】

【作用】請求項１に記載の発明にかかわるエラスティッ
クバッファでは、方路選定手段１１は、列として与えら
れる複数の伝送単位の種別をその伝送単位の形式に基づ
いて識別し、その種別に適応して予め決められた方路に
順次分配する。書き込み制御手段１３は、このようにし
て特定の方路に分配された伝送単位について、スタック
方式の領域管理に基づいてメモリ１２の記憶領域を割り
付け、かつその記憶領域に対する蓄積を行う。読み出し
制御手段１４は、外部と対向してハンドシェークを行
い、上述したようにメモリ１２の記憶領域に蓄積された
伝送単位をそのハンドシェーク制御と上述した領域管理
との下で読み出す。

【００２７】また、読み出し制御手段１４は、方路選定
手段１１によって上述した特定の方路に何らかの伝送単
位が送出されたときにメモリ１２の記憶領域の全てが空
であると、その伝送単位を上述したハンドシェーク制御
に基づいて外部に直接送出する。すなわち、特定の方路
に分配される伝送単位は、上述したように確実にバッフ
ァリングされるが、方路選定手段１１に与えられる伝送
単位の列にはプロトコル制御情報等のように少ない頻度
で含まれる。したがって、メモリ１２の記憶領域のサイ
ズは、バッファリングの対象とすべき種別の伝送単位毎
に負荷分散がはかられて低減される。

【００２８】さらに、メモリ１２の記憶領域が空である
ときに特定の方路に伝送単位が与えられると、このよう
な伝送単位については、その記憶領域に対する蓄積を省
略して直接外部に送出されるので、応答性が高められ
る。

【００２９】請求項２に記載の発明にかかわるエラステ
ィックバッファでは、外部と対向して行われるハンドシ
ェーク制御の下で廃棄要求が与えられると、読み出し制
御手段１４は、その廃棄要求に含まれる識別情報によっ
て特定されるメモリ１２の記憶領域の内容を廃棄する。
したがって、方路選定手段１１によって特定の方路に送
出された伝送単位の処理を行う装置がこのような廃棄の
処理を直接行っていた従来例に比較して、その装置に要
求される処理量は、本発明にかかわるエラスティックバ
ッファとの機能分散の下で低減される。

【００３０】請求項３に記載の発明にかかわるエラステ
ィックバッファでは、メモリ１２の記憶領域は伝送単位
の種別毎にブロック化され、かつ書き込み制御手段１３
は領域管理をブロック毎に並行して行う。すなわち、メ
モリ１２の記憶領域が複数の種類の伝送単位について共
用されるので、その記憶領域に許容され得るハードウエ
アの規模の範囲において、そのメモリと、書き込み制御
手段１３および読み出し制御手段１４との間のインタフ
ェースにかかわるハードウエアの多くが共用され、ハー
ドウエアのサイズを低減することが可能となる。さら
に、書き込み制御手段１３および読み出し制御手段１４
とメモリ１２とが異なる基板あるいはチップに実装され
る場合においては、これらの基板やチップの間に形成さ
れるべき信号線の数の増加が抑えられて設計の自由度が
高まり、かつＩＣ化が容易となる。

【００３１】請求項４に記載の発明にかかわるエラステ
ィックバッファでは、メモリ１２が書き込み制御手段１
３および読み出し制御手段１４と共にＩＣ化されるの
で、そのメモリが有し得る記憶容量の限りにおいて、本
発明が適用された機器を構成する素子の数は低減され、
低廉化と信頼性とがはかられる。請求項５に記載の発明
にかかわるエラスティックバッファでは、蓄積制御手段
２４は、外部インタフェース手段２３が外部と対向して
行うハンドシェーク制御の下でその外部から与えられる
外部情報を取り込み、その外部情報をメモリ２２の記憶
領域にスタック方式の領域管理を適用して順次蓄積す
る。識別手段２１は、伝送単位の列を構成するタイムス
ロットの内、空のタイムスロットをその伝送単位の形式
に基づいて検出する。伝送単位挿入手段２５は、上述し
たようにメモリ２２の記憶領域に蓄積された外部情報を
同様の領域管理に基づいて順次読み出し、かつこのよう
にして検出された空のタイムスロットに伝送単位として
挿入する。 さらに、伝送単位挿入手段２５は、その外
部情報について蓄積制御手段２４が行う蓄積の開始に先
行してメモリ２２の記憶領域の全てが空である状態を上
述した領域管理の下で監視して検出すると、外部インタ
フェース手段２３によって取り込まれた外部情報をその
状態で識別手段２１によって検出された空のタイムスロ
ットに直接挿入する。

【００３２】すなわち、外部から与えられる外部情報
は、上述したように確実にバッファリングされるが、プ
ロトコル制御情報等のように少ない頻度で含まれる。し
たがって、メモリ２２の記憶領域のサイズは、バッファ
リングの対象とすべき種別の伝送単位毎に負荷分散がは
かられて低減される。さらに、このような外部情報は、
メモリ２２の記憶領域が空であるときに与えられてその
記憶領域に対する蓄積が開始される前に空のタイムスロ
ットが検出されたときには、その蓄積が省略され、かつ
直接該当するタイムスロットに挿入されるので、応答性
が高められる。

【００３３】請求項６に記載の発明にかかわるエラステ
ィックバッファでは、外部情報のバッファリングは基本
的に請求項５に記載のエラスティックバッファと同様に
して行われるが、蓄積制御手段２４は、外部インタフェ
ース手段２３によって取り込まれた外部情報をメモリ２
２の記憶領域を介さずに空のタイムスロットに直接挿入
する条件としては、その蓄積の開始前に代わるその開始
から完了に至る期間が適用される。

【００３４】したがって、請求項５に記載のエラスティ
ックバッファに比較して、さらに、応答性が高められ
る。請求項７に記載の発明にかかわるエラスティックバ
ッファでは、メモリ２２の記憶領域は伝送単位の種別毎
にブロック化され、かつ蓄積制御手段２４は領域管理を
そのブロックの個々について並行して行う。

【００３５】すなわち、メモリ２２の記憶領域が複数の
種類の伝送単位について共用されるので、その記憶領域
に許容され得るハードウエアの規模の範囲において、そ
のメモリと、蓄積制御手段２４および伝送単位挿入手段
２５との間のインタフェースにかかわるハードウエアの
多くが共用され、ハードウエアのサイズを低減すること
が可能となる。さらに、蓄積制御手段２４および伝送単
位挿入手段２５とメモリ２２とが異なる基板あるいはチ
ップに実装される場合においては、これらの基板やチッ
プの間に形成されるべき信号線の数の増加が抑えられて
設計の自由度が高まり、かつＩＣ化が容易となる。

【００３６】請求項８に記載の発明にかかわるエラステ
ィックバッファでは、メモリ２２が蓄積制御手段２４お
よび伝送単位挿入手段２５と共にＩＣ化されるので、そ
のメモリが有し得る記憶容量の限りにおいて、本発明が
適用された機器を構成する素子の数は低減され、低廉化
と信頼性とがはかられる。

【００３７】

【実施例】以下、本発明の実施例について図面に基づい
て詳細に説明する。

【００３８】図３は、請求項１〜４に記載の発明に対応
した実施例を示す図である。図において、図５に示すも
のと機能および構成が同じものについては、同じ符号を
付与して示し、ここではその説明を省略する。本実施例
と図５に示す従来例との構成の相違点は、バッファ制御
回路７２に代えてバッファ制御回路５１が備えられ、レ
ジスタ７４に代えてデュアルポートのレジスタ５２が備
えられ、そのレジスタ５２の一方のポートにはセル識別
回路７１の出力が直結され、メモリ７３がＬＳＩの外部
に配置された点にある。

【００３９】なお、本実施例と図１に示すブロック図と
の対応関係については、セル識別回路７１は方路選定手
段１１に対応し、メモリ７３はメモリ１２に対応し、バ
ッファ制御回路５１は書き込み制御手段１３に対応し、
バッファ制御回路５１およびレジスタ５２は読み出し制
御手段１４に対応する。以下、請求項１および請求項３
に記載の発明に対応した本実施例の動作を説明する。

【００４０】セル識別回路７１は、ディジタル伝送路を
介して受信されるセルの内、抽出すべき制御セルの種別
が予め複数設定され、従来例と同様にしてこれらの制御
セルが受信されると、その旨をバッファ制御回路５１に
通知する。また、メモリ７３は、上述した複数のセルに
個別に対応したブロックの記憶領域を有する。

【００４１】さらに、バッファ制御回路５１は、これら
のブロックの記憶領域について、個別に書き込みポイン
タと読み出しポインタとを有し、かつ並行して従来例と
同様のアドレッシングを行う。また、レジスタ５２は、
２つのポートの何れかを介して最先に与えられた情報を
保持し、その情報がプロセッサバス７５を介して処理装
置によって読み取られたか否かを逐次監視しつつその監
視の結果をバッファ制御回路５１に与える。

【００４２】バッファ制御回路５１は、上述した通知が
セル識別回路７１から与えられると、その通知で示され
る制御セルに対応した書き込みポインタと読み出しポイ
ンタとの値に基づいて、その制御セルに割り付けられた
メモリ７３の記憶領域が空であり、かつレジスタ５２が
空である２つの条件が共に成立するか否かを判別する。
さらに、バッファ制御回路５１は、これらの条件の何れ
か一方が成立しない場合には、従来例と同様にしてセル
識別回路７１によって抽出された制御セルの内容を取り
込んでその記憶領域に格納する。

【００４３】しかし、反対に上述した２つの条件の双方
が成立する場合には、バッファ制御回路５１はレジスタ
５２を駆動し、そのレジスタはセル識別回路７１によっ
て抽出された制御セルの内容を直接取り込んで保持す
る。さらに、バッファ制御回路５１は、このようにして
レジスタ５２を駆動すると同時にプロセッサバス７５を
介して処理装置に割り込み信号を与える。

【００４４】処理装置は、このような割り込み信号に応
じて起動される処理の手順に基づいてレジスタ５２に保
持された情報を取り込み、その情報に所望の処理を施
す。レジスタ５２はこのようにして保持された情報が処
理装置によって読み取られると、プロセッサバス７５の
形式に基づいて与えられる信号（例えば、読み出し信号
やバスイネーブル信号）に基づいてその旨を認識してバ
ッファ制御回路５１に通知する。

【００４５】バッファ制御回路５１は、その通知を認識
すると、メモリ７３の記憶領域の内、該当するブロック
の記憶領域の書き込みポインタと読み出しポインタとの
差に基づいてそのブロックに未処理のセルの情報が格納
されているか否かを判別する。さらに、バッファ制御回
路５１は、このような判別によって何らかの情報が格納
されていることを認識した場合には、読み出しポインタ
で示される記憶領域の内容を読み出してレジスタ５２に
与え、かつプロセッサバス７５を介して処理装置に割り
込み信号を送出する。

【００４６】レジスタ５２はこのようにして与えられる
内容を保持し、処理装置は以下上述した処理を同様にし
て行う。このように本実施例によれば、バッファリング
の対象となる制御セル毎にメモリ７３の記憶領域がブロ
ック化されて個々のブロックが空である可能性が高ま
り、かつこのような空の状態でレジスタ５２の内容も空
であるときには、メモリ７３に対する蓄積が省略される
ので、応答性が高められる。

【００４７】また、メモリ７３の記憶領域は制御セルの
種類毎に対応したブロックに分割されて個別に領域管理
が行われ、その領域管理のために用いられるアドレス等
を示す信号線の数は、そのメモリが単一のメモリ素子で
構成されて共用されるので、最小限度に抑えられる。

【００４８】なお、本実施例では、バッファ制御回路５
１は、セル識別回路７１とレジスタ５２とによる非同期
のアクセスに適応するためにこれらのアクセスにかかわ
る競合制御を行う回路を含む。しかし、このような回路
については、本願に直接関係がないので、その説明を省
略する。以下、請求項２に記載の発明に対応した本実施
例の動作を説明する。

【００４９】レジスタ５２は、プロセッサバス７５を介
して何らかの情報が書き込まれると、その旨をバッファ
制御回路５１に通知する。バッファ制御回路５１は、そ
の通知を認識するとレジスタ５２に書き込まれた情報を
読み取って予め決められた形式（以下、「特定形式」）
に適合しているか否か判別する。さらに、バッファ制御
回路５１は、レジスタ５２に書き込まれた情報がこのよ
うな判別の下で特定形式に適合したものであることを認
識すると、その特定形式の態様に適応した処理を下記の
ように行う。

【００５０】バッファ制御回路５１は、レジスタ５２に
書き込まれた情報にブロックの識別子、その識別子で示
されるブロックの読み出しポインタに対するオフセット
値およびセルの数が含まれる場合には、メモリ７３の記
憶領域の内、その識別子に対応したブロックの記憶領域
に格納されたセルの内、読み出しポインタの値とオフセ
ット値との和でアドレスが与えられる起点に隣接し、か
つその「セルの数」に等しい数のセルを廃棄する。

【００５１】また、バッファ制御回路５１は、レジスタ
５２に書き込まれた情報にブロックを示す第一の識別
子、セルの種類を示す第二の識別子およびセルの数が含
まれる場合には、メモリ７３の記憶領域の内、その第一
の識別子で示されるブロックの記憶領域に格納されたセ
ルの内、読み取りポインタで示される起点から第二の識
別子で示される種類のセルを検索し、かつその数に渡っ
て順次廃棄する。

【００５２】さらに、バッファ制御回路５１は、レジス
タ５２に書き込まれた情報にブロックを示す識別子、セ
ルの内容を示すビット列およびセルの数が含まれる場合
には、メモリ７３の記憶領域に格納されたセルの内、そ
の識別子で示されるブロックの記憶領域について、読み
取りポインタで示される起点からビット列に等しい内容
からなるセルを検索し、かつその数に渡って順次廃棄す
る。

【００５３】なお、このようにしてバッファ制御回路５
１が行う廃棄の処理については、例えば、廃棄すべき情
報が格納された記憶領域に「廃棄した」旨を示す廃棄識
別情報を格納し、かつ読み出しに際してその廃棄識別情
報に一致する情報についてはレジスタ５２に書き込む対
象から除外することによって実現される。また、廃棄の
処理の他の対象としては、例えば、廃棄の対象となる情
報が蓄積された記憶領域については、その記憶領域が属
するブロックの範囲内でその記憶領域に隣接する有効な
セルの情報を一括して繰り上げる複写の処理を行うと共
に、書き込みポインタの値を廃棄の対象分遡る補正の処
理を施すことによっても実現できる。

【００５４】このように本実施例によれば、処理装置が
何ら処理を施す必要がないと判断したセル（メモリ７３
に記憶された情報）については、その処理装置は、これ
らのセルの内容を取り込むことなく一括して廃棄するこ
とができる。したがって、ディジタル伝送路とは非同期
に動作する処理装置が新たに始動したり再立ち上げを行
い、あるいは何らかの要因に応じて処理を中断したり省
略する場合には、これらの始動、立ち上げ、処理の中断
および省略は、ソフトウエアの負荷を大幅に軽減して確
実に行われる。

【００５５】以下、請求項４に記載の発明に対応した本
実施例の動作を説明する。本実施例と上述した請求項１
ないし請求項３に記載の発明に対応した実施例との構成
の相違点は、図３に点線で示すように、メモリ７３がセ
ル識別回路７１、バッファ制御回路５１およびレジスタ
５２と共に同じＬＳＩのチップに実装された点にある。

【００５６】したがって、これらの各部の動作について
は、上述した各実施例と同じであるから、ここではその
説明を省略する。本実施例では、メモリ７３がＬＳＩに
内蔵されるために、そのメモリの記憶領域のサイズは、
該当するＬＳＩの最大ゲート数によって制約される。し
かし、メモリ７３の記憶領域に制御セルが蓄積される頻
度やその制御セルのサイズが小さかったり、このような
制御セルの処理が処理装置によって高速に行われてその
記憶領域に蓄積され得るセルの情報量の最大値が小さい
場合には、上述した制約の範囲内で十分なサイズの記憶
領域が確保される。

【００５７】また、このような構成では、バッファ制御
回路５１とメモリ７３との間のインタフェースを実現す
る信号線のピンが不要となるので、ＬＳＩに搭載される
回路の方式やこれらの回路のレイアウトにかかわる制約
が大幅に緩和され、かつ最大ゲート数の範囲内で追加さ
れた回路にこれらのピンを割り付けることができて高機
能化にも適応可能となる。

【００５８】さらに、本実施例は、上述した制御セルの
みに限らず、例えば、伝送情報を含むセルが予め複数の
種別に分類できてそのセルの形式に基づいて個別に抽出
できる場合には、これらの種別毎に適応して構成された
本実施例の受信バッファをカスケードに配置して用いる
ことも可能である。図４は、請求項５〜８に記載の発明
に対応した実施例を示す図である。

【００５９】図において、図６に示すものと機能および
構成が同じものについては、同じ符号を示し、ここでは
その説明を省略する。本実施例と図６に示す従来例との
構成の相違点は、バッファ制御回路８３に代えてバッフ
ァ制御回路６１が備えられ、レジスタ８６に代えてレジ
スタ６２が備えられてそのデータ出力はバッファ制御回
路６１の対応する入力に併せて、セル挿入回路８２の対
応する入力にも接続された点にある。

【００６０】なお、本実施例と図２に示すブロックとの
対応については、セル識別回路８１は識別手段２１に対
応し、メモリ８４はメモリ２２に対応し、バッファ制御
回路６１およびレジスタ６２は外部インタフェース手段
２３に対応し、バッファ制御回路６１は蓄積制御手段２
４に対応し、バッファ制御回路６１およびセル挿入回路
８２は伝送単位挿入手段２５に対応する。

【００６１】以下、請求項５に記載の発明に対応した本
実施例の動作を説明する。バッファ制御回路６１は、図
６に示す従来例におけるバッファ制御回路８３と同様に
してメモリ８４の領域管理を行い、プロセッサバス８５
を介して処理装置から制御セルとして送出すべき情報が
与えられると、その情報をこのような領域管理の下でメ
モリ８４の記憶領域に順次蓄積する。なお、このように
して蓄積された情報の送信にかかわる動作については、
レジスタ６２を含む各部が従来例と同様にして動作する
ので、ここではその説明を省略する。

【００６２】また、レジスタ６２は、上述した情報を保
持した時点でその旨を順次バッファ制御回路６１に通知
する。一方、バッファ制御回路６１は、上述した送信の
動作の過程では、セル識別回路８１によって空きセル検
出信号が与えられる度にメモリ８４の記憶領域が空であ
るか否かを判定する。さらに、バッファ制御回路６１
は、その判定によりメモリ８４の記憶領域が空であると
認識した場合には、レジスタ６２に何らかの情報が保持
されているか否かをそのレジスタから上述したようにし
て与えられる通知に基づいて判別し、その結果をセル挿
入回路８２に通知する。

【００６３】セル挿入回路８２は、このような通知とし
て与えられる結果がレジスタ６２に何らかの情報が蓄積
されていることを示す場合には、その情報をレジスタか
ら直接読み取って送信するが、反対に蓄積されていなこ
とを示す場合には送信しない。このように本実施例によ
れば、送信すべきセルの内容がレジスタ６２に保持さ
れ、かつメモリ８４が空の状態であるときに送信タイミ
ングを示す空きセル検出信号が与えられた場合には、そ
の内容はメモリ８４を経由せずにセル挿入回路８２によ
って直接送信されるので、応答性が高められる。

【００６４】以下、請求項６に記載の発明に対応した本
実施例の動作を説明する。バッファ制御回路６１は、図
６に示す従来例におけるバッファ制御回路８３と同様に
してメモリ８４のアドレッシングを行い、プロセッサバ
ス８５を介して処理装置から情報が与えられると、その
情報をこのようなアドレッシングの下でメモリ８４の記
憶領域に順次蓄積する。なお、このようにして蓄積され
た情報の送信にかかわる動作については、レジスタ６２
を含む各部が従来例と同様にして動作するので、ここで
はその説明を省略する。

【００６５】また、レジスタ６２は、上述した情報を保
持した時点でその旨を順次バッファ制御回路６１に通知
する。一方、バッファ制御回路６１は、上述した送信の
動作の過程では、セル識別回路８１によって空きセル検
出信号が与えられる度に、請求項５に記載の発明に対応
した実施例と同様にしてメモリ８４の記憶領域が空であ
り、その空きセル検出信号が与えられた時点でメモリ８
４に対する書き込みが行われつつあるか否かの判定を行
う。

【００６６】バッファ制御回路６１は、続いてその判定
の結果が「真」であることを認識した場合には、可能な
限りその書き込みを速やかに完了し、あるいは一旦完結
して書き込みポインタを更新前の値に書き換える。さら
に、バッファ制御回路６１は、レジスタ６２に何らかの
情報が保持されているか否かをそのレジスタから上述し
たようにして与えられる通知に基づいて判別し、その結
果をセル挿入回路８２に通知する。

【００６７】セル挿入回路８２は、このような通知とし
て与えられる結果がレジスタ８６に何らかの情報が蓄積
されていることを示す場合には、その情報をレジスタか
ら直接読み取って送信するが、反対に蓄積されていなこ
とを示す場合には送信しない。

【００６８】このように本実施例によれば、送信すべき
セルの内容がレジスタ８６に保持され、かつ空のメモリ
８４に対する書き込みが行われているときに送信タイミ
ングを示す空きセル検出信号が与えられた場合には、そ
の内容はメモリ８４を経由せずにセル挿入回路８２によ
って直接送信されるので、メモリ８４が空であるときに
限ってこのような直接送信が行われる請求項５に記載の
発明に対応した実施例に比較して応答性がさらに高めら
れる。

【００６９】以下、請求項７に記載の発明に対応した本
実施例の動作を説明する。本実施例と上述した請求項５
および請求項６に記載の発明に対応した実施例との構成
の相違点は、メモリ８４の記憶領域が複数の種類の制御
セルに対応してブロック化され、かつバッファ制御回路
６１にはこれらのブロックについて個別に領域管理を行
うことを可能とする複数の書き込みポインタおよび読み
出しポインタと共通の制御回路が備えられた点にある。

【００７０】バッファ制御回路６１が行う領域管理の動
作については、請求項３に記載の発明に対応した既述の
実施例におけるバッファ制御回路５１の動作と同じであ
るから、ここではその説明を省略する。このように本実
施例によれば、メモリ８４の記憶領域は送信すべき制御
セルの種類毎に対応したブロックに分割されて個別に領
域管理が行われ、このような領域管理のために用いられ
るアドレス等を示す信号線はそのメモリが単一のメモリ
素子で構成されるので、ピン数の増加が最小限度に抑え
られる。

【００７１】以下、請求項８に記載の発明に対応した本
実施例の動作を説明する。本実施例と上述した請求項５
ないし請求項７に記載の発明に対応した実施例との構成
の相違点は、図４に点線で示すように、メモリ８４がセ
ル識別回路８１、セル挿入回路８２、バッファ制御回路
６１およびレジスタ６２と共に同じＬＳＩのチップに実
装された点にある。

【００７２】したがって、これらの各部の動作について
は、上述した各実施例と同じであるから、ここではその
説明を省略する。本実施例では、メモリ８４がＬＳＩに
内蔵されるために、そのメモリの記憶領域のサイズは、
該当するＬＳＩの最大ゲート数によって制約される。し
かし、メモリ８４の記憶領域に制御セルが蓄積される頻
度やその制御セルのサイズが小さかったり、このような
制御セルの処理が処理装置によって高速に行われてその
記憶領域に蓄積され得るセルの情報量の最大値が小さい
場合には、上述した制約の範囲内で十分なサイズの記憶
領域が確保される。

【００７３】また、このような構成では、バッファ制御
回路６１とメモリ８４との間のインタフェースを実現す
る信号線のピンが不要となるので、ＬＳＩに搭載される
回路の方式やこれらの回路のレイアウトにかかわる制約
が大幅に緩和され、かつ最大ゲート数の範囲内で追加さ
れた回路にこれらのピンを割り付けることができて高機
能化にも適応可能となる。

【００７４】さらに、本実施例は、上述した制御セルの
みに限らず、例えば、伝送情報を含むセルが予め複数の
種別に分類できてそのセルの形式に基づいて個別に挿入
できる場合には、これらの種別毎に適応して構成された
本実施例の送信バッファをカスケードに配置して用いる
ことも可能である。なお、上述した各実施例では、ＡＴ
Ｍ交換機の加入者回路に配置されるエラスティックバッ
ファとして請求項１〜８に記載の発明が適用されている
が、これらの発明は、このような加入者回路に限定され
ず、伝送路やハイウエイとこれらを介して伝送されるセ
ルやパケットを処理する処理装置との間において、その
伝送と処理との速度の差を吸収することが要求される場
合には如何なる装置にも適用可能である。

【００７５】また、上述した各実施例では、セル識別回
路７１によって抽出され、あるいはセル挿入回路８２に
よって挿入されるセルが何れも制御セルとなっている
が、翻発明は、このような制御セルに限定されず、メモ
リ７３、８４の記憶容量が実現可能な程度に小さく設定
できるならば、プロトコル制御情報以外の伝送情報を含
むセルやパケットについても同様に適用可能である。

【００７６】さらに、バッファリングの対象となるセル
の種別が複数ある場合には、上述した各実施例を直列に
配置して適用したり、所望のセルを抽出してその種別毎
に異なる方路に分配する単一の回路でセル識別回路７１
が構成されたり、これらの方路に対応した個々のセルを
合成する単一の回路でセル挿入回路８２が構成されても
よい。

【００７７】また、上述した各実施例では、請求項１〜
４に記載の発明に対応した受信バッファと請求項５〜８
に記載の発明に対応した送信バッファとが個別に構成さ
れているが、これらの発明は、受信バッファと送信バッ
ファとが一体化される場合にも同様に適用可能である。
さらに、このような場合には、メモリ７３、８４を単一
の回路で構成してそのアクセスにかかわる回路を共用で
きるので、ハードウエアの規模がさらに低減される。

【００７８】また、上述した各実施例では、メモリ７
３、８４の回路方式については、何ら記述されていない
が、これらのメモリにアクセスする回路と共にＬＳＩ化
される場合には記憶容量および回路規模の制約の範囲内
で実現可能であり、反対に別体化される場合にはそのア
クセスにかかわる信号線のピン数の上限の範囲内で実現
可能であるならば、例えば、ＲＡＭ、デュアルポートＲ
ＡＭその他の如何なる回路方式も適用可能である。

【００７９】さらに、上述した各実施例では、受信バッ
ファを構成するレジスタ５２と送信バッファを構成する
セル挿入回路８２とがそれぞれデュアルポート化されて
いるが、本発明はこのような構成に限定されず、例え
ば、有効な情報を与えるべき２つの構成要素（受信バッ
ファではバッファ制御回路５１およびセル識別回路７
１、送信バッファではバッファ制御回路６１およびレジ
スタ６２）が、何れも出力段にトライステートのゲート
を有し、かつ同時に有効な情報を送出することがない回
路で構成されるならば、単一のポートのみを有するもの
であってもよい。

【００８０】また、上述した各実施例では、処理装置と
のインタフェースをとるために、レジスタ５２、６２を
介してプロセッサバス７５、８５に接続されているが、
本発明では、プロトコル制御情報その他の所望の情報が
確実に処理装置と対向して送受可能であるならば、この
ようなレジスタに代えて、例えば、通信ポート等のシリ
アルインタフェースを適用してもよい。

【００８１】

【発明の効果】上述したように請求項１および請求項５
に記載の発明では、メモリの記憶領域のサイズがバッフ
ァリングすべき伝送単位や外部情報の種別毎に負荷分散
がはかられて低減され、かつ応答性が高められる。請求
項２に記載の発明では、バッファリングされた伝送単位
の内、処理されていないものの廃棄がその処理を行う装
置と対向して行われるハンドシェーク制御の下で自立的
に行われ、その装置に要求される処理量が低減される。

【００８２】請求項３および請求項７に記載の発明で
は、メモリの記憶領域が複数の種類の伝送単位について
共用されてそのメモリのアクセスにかかわるハードウエ
アの多くが共用され、ハードウエアの規模が低減されて
設計の自由度が向上すると共に、ＩＣ化が容易となる。
請求項４および請求項８に記載の発明では、メモリとそ
のメモリにアクセスする手段とが単一の集積回路として
構成され、本発明が適用された機器を構成する素子の数
が低減される。

【００８３】請求項６に記載の発明では、メモリに蓄積
されずに空のタイムスロットに直接挿入される外部情報
の発生確率が増加し、請求項５に記載のエラスティック
バッファより応答性が高められる。したがって、これら
の発明が適用された伝送系や交換系では、機器およびそ
の保守運用にかかわるコストの低減に併せて、伝送品質
および信頼性の向上がはかられる。

【図面の簡単な説明】

【図１】請求項１〜４に記載の発明の原理ブロック図で
ある。

【図２】請求項５〜８に記載の発明の原理ブロック図で
ある。

【図３】請求項１〜４に記載の発明に対応した実施例を
示す図である。

【図４】請求項５〜８に記載の発明に対応した実施例を
示す図である。

【図５】従来のエラスティックバッファの構成例を示す
図（１）である。

【図６】従来のエラスティックバッファの構成例を示す
図（２）である。

【符号の説明】

１１ 方路選定手段 １２，２２，７３，８４ メモリ １３ 書き込み制御手段 １４ 読み出し制御手段 ２１ 識別手段 ２３ 外部インタフェース手段 ２４ 蓄積制御手段 ２５ 伝送単位挿入手段 ５１，６１，７２，８３ バッファ制御回路 ５２，６２，７４，８６ レジスタ ７１，８１ セル識別回路 ８２ セル挿入回路 ７５，８５ プロセッサバス

Claims (8)

【特許請求の範囲】
1. 【請求項１】 伝送情報およびプロトコル制御情報が分
   割され、かつ論理多重化されて生成された伝送単位の列
   を取り込み、その伝送単位毎に種別に適応した方路を選
   定してその方路に送出する方路選定手段と、 メモリと、 前記伝送単位毎に前記メモリの記憶領域の領域管理をス
   タック方式で行い、かつ前記方路選定手段によって特定
   の方路に送出された伝送単位をその記憶領域に蓄積する
   書き込み制御手段と、 外部と対向してハンドシェーク制御を行い、そのハンド
   シェーク制御および前記領域管理の下で、前記書き込み
   制御手段によって前記メモリに蓄積された伝送単位を読
   み出す読み出し制御手段とを備えたエラスティックバッ
   ファにおいて、 前記読み出し制御手段１４には、 前記領域管理の下で前記メモリの記憶領域の全てが空で
   あり、かつ前記方路選定手段によって前記特定の方路に
   何らかの伝送単位が送出されたときに、その伝送単位を
   前記ハンドシェーク制御に基づいて外部に送出する手段
   を含むことを特徴とするエラスティックバッファ。
2. 【請求項２】 請求項１に記載のエラスティックバッフ
   ァにおいて、 読み出し制御手段には、 メモリの記憶領域を特定する識別情報を含む廃棄要求が
   ハンドシェーク制御の下で外部から与えられたときに、
   その識別情報によって特定される記憶領域の内容を領域
   管理に基づいて廃棄する手段を含むことを特徴とするエ
   ラスティックバッファ。
3. 【請求項３】 請求項１または請求項２に記載のエラス
   ティックバッファにおいて、 メモリの記憶領域は伝送単位の種別毎に対応したブロッ
   クに分割され、 書き込み制御手段は、前記ブロックについて個々に並行
   して領域管理を行うことを特徴とするエラスティックバ
   ッファ。
4. 【請求項４】 請求項１ないし請求項３の何れか１項に
   記載のエラスティックバッファにおいて、 メモリは、 書き込み制御手段および読み出し制御手段と共にＩＣ化
   されたことを特徴とするエラスティックバッファ。
5. 【請求項５】 伝送情報が分割され、かつ論理多重化さ
   れて生成された伝送単位の列のタイムスロットの内、空
   のタイムスロットをその伝送単位の形式に基づいて検出
   する識別手段と、 メモリと、 外部と対向してハンドシェーク制御を行い、そのハンド
   シェーク制御の下で与えられる外部情報を取り込む外部
   インタフェース手段と、 前記外部情報毎に前記メモリの記憶領域の領域管理をス
   タック方式で行い、かつ前記外部インタフェース手段に
   よって取り込まれた外部情報をその記憶領域に蓄積する
   蓄積制御手段と、 前記蓄積制御手段によって前記メモリの記憶領域に蓄積
   された外部情報を前記領域管理の下で読み出し、前記識
   別手段によって検出された空のタイムスロットに前記伝
   送単位として挿入する伝送単位挿入手段とを備えたエラ
   スティックバッファにおいて、 前記伝送単位挿入手段には、 前記外部情報について前記蓄積制御手段によって行われ
   る蓄積の開始に先行して前記記憶領域の全てが空である
   状態を前記領域管理の下で検出し、前記外部インタフェ
   ース手段によって取り込まれた外部情報をその状態で前
   記識別手段によって検出された空のタイムスロットに挿
   入する手段を含むことを特徴とするエラスティックバッ
   ファ。
6. 【請求項６】 伝送情報が分割され、かつ論理多重化さ
   れて生成された伝送単位の列のタイムスロットの内、空
   のタイムスロットをその伝送単位の形式に基づいて検出
   する識別手段と、 メモリと、 外部と対向してハンドシェーク制御を行い、そのハンド
   シェーク制御の下で与えられる外部情報を取り込む外部
   インタフェース手段と、 前記外部情報毎に前記メモリの記憶領域の領域管理をス
   タック方式で行い、かつ前記外部インタフェース手段に
   よって取り込まれた外部情報をその記憶領域に蓄積する
   蓄積制御手段と、 前記蓄積制御手段によって前記メモリの記憶領域に蓄積
   された外部情報を前記領域管理の下で読み出し、前記識
   別手段によって選出された空のタイムスロットに前記伝
   送単位として挿入する伝送単位挿入手段とを備えたエラ
   スティックバッファにおいて、 前記伝送単位挿入手段には、 前記外部情報について前記蓄積制御手段によって行われ
   る蓄積の開始後から完了前に前記記憶領域の全てが空で
   ある状態を前記領域管理の下で監視し、前記外部インタ
   フェース手段によって取り込まれた外部情報をその状態
   で前記識別手段によって検出された空のタイムスロット
   に挿入すると共に、その蓄積を中断しあるいは無効化す
   る手段を含むことを特徴とするエラスティックバッフ
   ァ。
7. 【請求項７】 請求項５または請求項６に記載のエラス
   ティックバッファにおいて、 メモリの記憶領域は伝送単位の種別毎に対応したブロッ
   クに分割され、 蓄積制御手段は、前記ブロックについて個々に並行して
   領域管理を行うことを特徴とするエラスティックバッフ
   ァ。
8. 【請求項８】 請求項５ないし請求項７の何れか１項に
   記載のエラスティックバッファにおいて、 メモリは、 蓄積制御手段および伝送単位挿入手段と共にＩＣ化され
   たことを特徴とするエラスティックバッファ。