JP3426586B2 - 同期整流器のための集積化されたコントローラ - Google Patents
同期整流器のための集積化されたコントローラInfo
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M1/38—Means for preventing simultaneous conduction of switches
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
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- H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
- H02M3/33592—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer having a synchronous rectifier circuit or a synchronous freewheeling circuit at the secondary side of an isolation transformer
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Rectifiers (AREA)
- Dc-Dc Converters (AREA)
- Power Conversion In General (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、同期整流器のため
の集積化されたゲートドライブコントローラに関する。
特に、本発明は、ゲートドライブ信号のオーバーラップ
を制御することによって２次側の浮遊インダクタンスの
効果を最小化する、同期整流器のための集積化されたゲ
ートドライブコントローラに関する。
の集積化されたゲートドライブコントローラに関する。
特に、本発明は、ゲートドライブ信号のオーバーラップ
を制御することによって２次側の浮遊インダクタンスの
効果を最小化する、同期整流器のための集積化されたゲ
ートドライブコントローラに関する。
【０００２】
【従来の技術】孤立したバックトポロジー（buck topol
ogy）の派生物を用いたＤＣ／ＤＣ変換器における同期
整流器としてパワーＭＯＳＦＥＴを使用することは公知
である。パワーＭＯＳＦＥＴは、そのオン抵抗によって
提供されるより低い損失のために、結果的により高効率
のシステムをもたらす。より低い出力電圧とより大きい
電流とに向かう最近の動向は、パワーＭＯＳＦＥＴを、
そのような変換器の２次側における整流のための非常に
望ましいオプションにした。
ogy）の派生物を用いたＤＣ／ＤＣ変換器における同期
整流器としてパワーＭＯＳＦＥＴを使用することは公知
である。パワーＭＯＳＦＥＴは、そのオン抵抗によって
提供されるより低い損失のために、結果的により高効率
のシステムをもたらす。より低い出力電圧とより大きい
電流とに向かう最近の動向は、パワーＭＯＳＦＥＴを、
そのような変換器の２次側における整流のための非常に
望ましいオプションにした。
【０００３】パワーＭＯＳＦＥＴがこれらのトポロジー
において適当に動作するためには、適切なゲートドライ
ブが必要である。ゲートドライブを発生させるために断
然に最も広く用いられている方法は、交差結合された方
法又は自己駆動された方法である。それに代わる装置
は、いわゆる２端子のスイッチとして、ＭＯＳＦＥＴを
接続することである。これらの装置及び他の既知の装置
は、本発明の発明者に与えられ、その全体を本願明細書
に参照して含む、米国特許第６，０２６，００５号の明
細書に開示され、記述されている。
において適当に動作するためには、適切なゲートドライ
ブが必要である。ゲートドライブを発生させるために断
然に最も広く用いられている方法は、交差結合された方
法又は自己駆動された方法である。それに代わる装置
は、いわゆる２端子のスイッチとして、ＭＯＳＦＥＴを
接続することである。これらの装置及び他の既知の装置
は、本発明の発明者に与えられ、その全体を本願明細書
に参照して含む、米国特許第６，０２６，００５号の明
細書に開示され、記述されている。
【０００４】
【発明が解決しようとする課題】米国特許第６，０２
６，００５号の明細書に開示された電力変換器は、Ｖ
ＣＯ出力信号を入力信号に対して先行させる、フィード
バック経路における調整可能な遅延ブロックを有する、
修正されたＰＬＬを含む。米国特許第６，０２６，００
５号の明細書に開示された電力変換器によって取り組ま
れていない１つの欠点は、２次側における浮遊インダク
タンスの効果である。これらの浮遊インダクタンスは、
それらが関連付けられた複数のＭＯＳＦＥＴがゼロのタ
ーンオン／オフ時間を有するときでさえも、それらは電
流の流れを保持するので、浮遊インダクタンスは不利で
ある。このことは、結果的に、電流が消失するまで、Ｍ
ＯＳＦＥＴのボディ（内部）ダイオードの導通と不必要
な損失とをもたらす。
６，００５号の明細書に開示された電力変換器は、Ｖ
ＣＯ出力信号を入力信号に対して先行させる、フィード
バック経路における調整可能な遅延ブロックを有する、
修正されたＰＬＬを含む。米国特許第６，０２６，００
５号の明細書に開示された電力変換器によって取り組ま
れていない１つの欠点は、２次側における浮遊インダク
タンスの効果である。これらの浮遊インダクタンスは、
それらが関連付けられた複数のＭＯＳＦＥＴがゼロのタ
ーンオン／オフ時間を有するときでさえも、それらは電
流の流れを保持するので、浮遊インダクタンスは不利で
ある。このことは、結果的に、電流が消失するまで、Ｍ
ＯＳＦＥＴのボディ（内部）ダイオードの導通と不必要
な損失とをもたらす。
【０００５】２次側の浮遊インダクタンスの効果を最小
化するコントローラを提供することが有益であろう。
化するコントローラを提供することが有益であろう。
【０００６】
【課題を解決するための手段】本発明は、整流器のトラ
ンジスタにおける複数のゲートのデッドタイム／オーバ
ーラップを制御する同期整流器回路ドライバを提供する
ことによって、上述されたような従来技術の欠陥を克服
する。
ンジスタにおける複数のゲートのデッドタイム／オーバ
ーラップを制御する同期整流器回路ドライバを提供する
ことによって、上述されたような従来技術の欠陥を克服
する。
【０００７】好ましい実施形態によれば、スイッチング
電力変換器は、１次巻線と２次巻線を有するスイッチン
グ変圧器を含む。２次巻線は第１及び第２の電圧ノード
を有し、所定の位相と所定の可変デューティーサイクル
とを有する巻線電圧が、上記第１及び第２の電圧ノード
の間に印加される。第１の同期整流器トランジスタは、
第１の電圧ノードから共通ノードに接続され、第２の同
期整流器トランジスタは、第２の電圧ノードから上記共
通ノードに接続される。ドライバ回路は巻線電圧を受
け、第１及び第２の同期整流器トランジスタに対して、
それぞれ第１及び第２のドライブ信号を発生する。上記
ドライバ回路は、誘導電流がトランジスタのボディ（内
部）ダイオードよりはむしろ複数のトランジスタを介し
て消失することを可能にするように、短い時間の間だけ
両方のトランジスタを同時にオンに保持するように動作
可能である。従って、伝導損失は減少される。
電力変換器は、１次巻線と２次巻線を有するスイッチン
グ変圧器を含む。２次巻線は第１及び第２の電圧ノード
を有し、所定の位相と所定の可変デューティーサイクル
とを有する巻線電圧が、上記第１及び第２の電圧ノード
の間に印加される。第１の同期整流器トランジスタは、
第１の電圧ノードから共通ノードに接続され、第２の同
期整流器トランジスタは、第２の電圧ノードから上記共
通ノードに接続される。ドライバ回路は巻線電圧を受
け、第１及び第２の同期整流器トランジスタに対して、
それぞれ第１及び第２のドライブ信号を発生する。上記
ドライバ回路は、誘導電流がトランジスタのボディ（内
部）ダイオードよりはむしろ複数のトランジスタを介し
て消失することを可能にするように、短い時間の間だけ
両方のトランジスタを同時にオンに保持するように動作
可能である。従って、伝導損失は減少される。
【０００８】特に、デッドタイム／オーバーラップの制
御は、相互接続された複数の入力及び複数の出力を有す
るＮＯＲラッチの対によって提供される。結果として、
出力ゲートドライブは、Ｖｄｄのほぼ５０％で交差す
る。直流５Ｖの供給に対して、これは、Ｖｔｈ＝１．７
Ｖ（直流）である論理レベルのゲートドライブに対して
わずかなオーバーラップを構成する直流２．５Ｖに変換
される。複数の抵抗及び複数のキャパシタの付加は、交
差点をＶｄｄの１／２から減少させ、結果として、１つ
の同期整流器デバイスをオフにすることと他のデバイス
をオンにすることとの間のデッドタイム（オーバーラッ
プせず。）をもたらす。
御は、相互接続された複数の入力及び複数の出力を有す
るＮＯＲラッチの対によって提供される。結果として、
出力ゲートドライブは、Ｖｄｄのほぼ５０％で交差す
る。直流５Ｖの供給に対して、これは、Ｖｔｈ＝１．７
Ｖ（直流）である論理レベルのゲートドライブに対して
わずかなオーバーラップを構成する直流２．５Ｖに変換
される。複数の抵抗及び複数のキャパシタの付加は、交
差点をＶｄｄの１／２から減少させ、結果として、１つ
の同期整流器デバイスをオフにすることと他のデバイス
をオンにすることとの間のデッドタイム（オーバーラッ
プせず。）をもたらす。
【０００９】特に好ましい実施形態において、ゲートド
ライブのオーバーラップとデッドタイムとの両方は、異
なるスイッチングサイクルにおいて、同一の変換器回路
で用いられる。変圧器をリセットするために簡単なダイ
オードを用いているトポロジーにおいて、オーバーラッ
プはリセットサイクルから電力伝送サイクルへの遷移に
おいて用いられる。この遷移において、変圧器はすでに
リセットされ（Ｖｏｕｔ（Ｔｘ）＝０）、交差導通電流
を発生させる危険は存在しない。電力伝送サイクルから
リセットサイクルへの遷移において、交差導通を防止す
るために、わずかな長さのデッドタイムが用いられる。
これは、（変圧器の浮遊磁化インダクタンス、キャパシ
タンス、及び／又は浮遊インダクタンスのための）変圧
器をオフにすることの待ち時間のために必要とされる。
デッドタイムの長さは、主に、回路の寄生に依存する。
ライブのオーバーラップとデッドタイムとの両方は、異
なるスイッチングサイクルにおいて、同一の変換器回路
で用いられる。変圧器をリセットするために簡単なダイ
オードを用いているトポロジーにおいて、オーバーラッ
プはリセットサイクルから電力伝送サイクルへの遷移に
おいて用いられる。この遷移において、変圧器はすでに
リセットされ（Ｖｏｕｔ（Ｔｘ）＝０）、交差導通電流
を発生させる危険は存在しない。電力伝送サイクルから
リセットサイクルへの遷移において、交差導通を防止す
るために、わずかな長さのデッドタイムが用いられる。
これは、（変圧器の浮遊磁化インダクタンス、キャパシ
タンス、及び／又は浮遊インダクタンスのための）変圧
器をオフにすることの待ち時間のために必要とされる。
デッドタイムの長さは、主に、回路の寄生に依存する。
【００１０】本発明の他の特徴及び利点は、添付の図面
を参照して以下に述べられる本発明の詳細な説明から明
らかになるだろう。
を参照して以下に述べられる本発明の詳細な説明から明
らかになるだろう。
【００１１】
【発明の実施の形態】初めに図１を参照すると、図式的
な図は、本発明の同期整流器コントローラを用いる電力
変換器２を図示している。変換器回路２は、変圧器ＸＦ
ＲＭＲの２次巻線において電圧をスイッチングするため
に配置された、ＭＯＳＦＥＴトランジスタの対Ｑ１及び
Ｑ２を含む。本発明の範囲内に含まれる他の型のトラン
ジスタＱ１，Ｑ２を用いてもよいことを注意するべきで
ある。例えば、内部ダイオード（integral diode）を形
成された複数のＩＧＢＴを用いることができる。
な図は、本発明の同期整流器コントローラを用いる電力
変換器２を図示している。変換器回路２は、変圧器ＸＦ
ＲＭＲの２次巻線において電圧をスイッチングするため
に配置された、ＭＯＳＦＥＴトランジスタの対Ｑ１及び
Ｑ２を含む。本発明の範囲内に含まれる他の型のトラン
ジスタＱ１，Ｑ２を用いてもよいことを注意するべきで
ある。例えば、内部ダイオード（integral diode）を形
成された複数のＩＧＢＴを用いることができる。
【００１２】変換器回路２のＭＯＳＦＥＴであるＱ１及
びＱ２のスイッチングは、ＩＮ端子、ＧＮＤ端子、Ｑ１
Ｇ端子及びＱ２Ｇ端子を有し、好ましくは集積化された
形式で提供される、同期整流器制御回路４によって制御
される。ゲートドライバ４は、変圧器ＸＦＲＭＲの巻線
に接続されたＩＮ端子を有する。端子Ｑ１Ｇ及びＱ２ Ｇ
は、Ｑ１及びＱ２のゲートにそれぞれドライブ信号を供
給する。トランジスタＱ１及びＱ２のボディダイオード
は、ダイオードＢＤ１及びＢＤ２によってそれぞれ表現
されている。Ｌ（Ｓｔｒａｙ）１及びＬ（Ｓｔｒａｙ）
２は、浮遊インダクタンスを表す。トランジスタＱ１及
びＱ２を流れる２次分岐電流は、Ｉ１及びＩ２のラベル
を付けられた矢印によってそれぞれ示されている。
びＱ２のスイッチングは、ＩＮ端子、ＧＮＤ端子、Ｑ１
Ｇ端子及びＱ２Ｇ端子を有し、好ましくは集積化された
形式で提供される、同期整流器制御回路４によって制御
される。ゲートドライバ４は、変圧器ＸＦＲＭＲの巻線
に接続されたＩＮ端子を有する。端子Ｑ１Ｇ及びＱ２ Ｇ
は、Ｑ１及びＱ２のゲートにそれぞれドライブ信号を供
給する。トランジスタＱ１及びＱ２のボディダイオード
は、ダイオードＢＤ１及びＢＤ２によってそれぞれ表現
されている。Ｌ（Ｓｔｒａｙ）１及びＬ（Ｓｔｒａｙ）
２は、浮遊インダクタンスを表す。トランジスタＱ１及
びＱ２を流れる２次分岐電流は、Ｉ１及びＩ２のラベル
を付けられた矢印によってそれぞれ示されている。
【００１３】図２Ａ及び図２Ｂを参照すると、図１の電
力変換器におけるボディダイオード電流を示すグラフの
対が図示されている。浮遊インダクタンスは、変圧器の
遷移の時間中に、２次分岐電流をゆっくりと漸次に増大
又は減少させる。図２Ａは、ゲートドライブにデッドタ
イムｔＤを有するＭＯＳＦＥＴのボディダイオードの導
通が、結果的に、高いピークのボディダイオード電流を
もたらすことを示す。ゲートドライブの間のデッドタイ
ムのときに、各デバイスがオフにされるとき、浮遊イン
ダクタンスはボディダイオードに電流を流れさせる。電
流は、１つの分岐において次第に減少すると同時に、他
方において次第に増大する。
力変換器におけるボディダイオード電流を示すグラフの
対が図示されている。浮遊インダクタンスは、変圧器の
遷移の時間中に、２次分岐電流をゆっくりと漸次に増大
又は減少させる。図２Ａは、ゲートドライブにデッドタ
イムｔＤを有するＭＯＳＦＥＴのボディダイオードの導
通が、結果的に、高いピークのボディダイオード電流を
もたらすことを示す。ゲートドライブの間のデッドタイ
ムのときに、各デバイスがオフにされるとき、浮遊イン
ダクタンスはボディダイオードに電流を流れさせる。電
流は、１つの分岐において次第に減少すると同時に、他
方において次第に増大する。
【００１４】図２Ｂにおいて、オーバーラップされたゲ
ートドライブは、減少された導通を示し、ゆえに減少さ
れた損失を示す。短い時間期間ｔＯの間に両方のデバイ
スを同時にオンに保持すること（すなわちオーバーラッ
プされたゲートドライブ）によって、電流は、ボディダ
イオードよりはむしろＭＯＳＦＥＴを通じて消失し、そ
れによって損失を減少することが可能にされる。
ートドライブは、減少された導通を示し、ゆえに減少さ
れた損失を示す。短い時間期間ｔＯの間に両方のデバイ
スを同時にオンに保持すること（すなわちオーバーラッ
プされたゲートドライブ）によって、電流は、ボディダ
イオードよりはむしろＭＯＳＦＥＴを通じて消失し、そ
れによって損失を減少することが可能にされる。
【００１５】浮遊インダクタンスにおける電流を消失さ
せるために必要な長さを超えた過度のオーバーラップ
は、変圧器の短絡を与え、このことは、結果的に、所望
されない電流のスパイクによる効率の損失をもたらす。
２次の浮遊インダクタンスを最小化するために適当な構
成の実施形態を用いることは、必要とされるゲートドラ
イブのオーバーラップを減少させ、変圧器における電流
のスパイクを除去する。この観点におけるゲートドライ
ブのオーバーラップを調整する好ましい方法が以下に議
論される。
せるために必要な長さを超えた過度のオーバーラップ
は、変圧器の短絡を与え、このことは、結果的に、所望
されない電流のスパイクによる効率の損失をもたらす。
２次の浮遊インダクタンスを最小化するために適当な構
成の実施形態を用いることは、必要とされるゲートドラ
イブのオーバーラップを減少させ、変圧器における電流
のスパイクを除去する。この観点におけるゲートドライ
ブのオーバーラップを調整する好ましい方法が以下に議
論される。
【００１６】図３を参照すると、集積化された同期整流
器コントローラ１０のブロック図が図示されている。整
流器１０は、トランジスタＱ１のための変圧器入力Ｘ１
と、トランジスタＱ２のための変圧器入力Ｘ２とを含
む。コントローラの内部論理に電力を供給するために、
直流＋５Ｖの供給電圧がピンＶＤＤに接続されている。
ＶＯＵＴＡ及びＶＯＵＴＢ供給ゲートは、トランジスタ
Ｑ１及びＱ２にそれぞれ信号を送る。ＤＴＩＮ１及びＤ
ＴＯＵＴ１は、Ｑ１へのゲート出力ＶＯＵＴＡに対して
デッドタイム／オーバーラップを設定するために用いら
れる。同様に、ＤＴＩＮ２及びＤＴＯＵＴ２は、Ｑ２へ
のゲート出力ＶＯＵＴＢに対してデッドタイム／オーバ
ーラップを設定するために用いられる。
器コントローラ１０のブロック図が図示されている。整
流器１０は、トランジスタＱ１のための変圧器入力Ｘ１
と、トランジスタＱ２のための変圧器入力Ｘ２とを含
む。コントローラの内部論理に電力を供給するために、
直流＋５Ｖの供給電圧がピンＶＤＤに接続されている。
ＶＯＵＴＡ及びＶＯＵＴＢ供給ゲートは、トランジスタ
Ｑ１及びＱ２にそれぞれ信号を送る。ＤＴＩＮ１及びＤ
ＴＯＵＴ１は、Ｑ１へのゲート出力ＶＯＵＴＡに対して
デッドタイム／オーバーラップを設定するために用いら
れる。同様に、ＤＴＩＮ２及びＤＴＯＵＴ２は、Ｑ２へ
のゲート出力ＶＯＵＴＢに対してデッドタイム／オーバ
ーラップを設定するために用いられる。
【００１７】図３のブロック図に図示されているよう
に、コントローラ１０は、シュミットトリガ回路の対１
０１及び１０２と、２重パルス抑圧回路１０４と、エッ
ジ検出回路の対２２０及び２２２と、位相ロックループ
回路３００と、出力再生回路４００とを含む。動作モー
ド（すなわち、標準モード、オフモード及び交差結合モ
ード）の間の遷移に適応させるために、ゲートドライブ
回路１０は、また、不足電圧ロックアウト回路５００
と、過渡制御回路７５０と、多重化回路（又は出力選択
回路）８００とを用いる。
に、コントローラ１０は、シュミットトリガ回路の対１
０１及び１０２と、２重パルス抑圧回路１０４と、エッ
ジ検出回路の対２２０及び２２２と、位相ロックループ
回路３００と、出力再生回路４００とを含む。動作モー
ド（すなわち、標準モード、オフモード及び交差結合モ
ード）の間の遷移に適応させるために、ゲートドライブ
回路１０は、また、不足電圧ロックアウト回路５００
と、過渡制御回路７５０と、多重化回路（又は出力選択
回路）８００とを用いる。
【００１８】デッドタイム／オーバーラップの制御は、
図３に図示されたように、ＤＴＩＮ１／ＤＴＯＵＴ１及
びＤＴＩＮ２／ＤＴＯＵＴ２の入力及び出力を有するＮ
ＯＲラッチ１０００及び１００２によって提供される。
上記入力及び出力に抵抗Ｒｄｔ１，Ｒｄｔ２及びキャパ
シタＣｄｔ１，Ｃｄｔ２が存在しない（すなわち、ＤＴ
ＩＮ１はＤＴＯＵＴ１に直接に接続され、ＤＴＩＮ２は
ＤＴＯＵＴ２に直接に接続されている）ときには、出力
ゲートドライブは、Ｖｄｄのほぼ５０％で交差する。直
流５Ｖの供給に対して、これは、Ｖｔｈ＝１．７Ｖ（直
流）である論理レベルのゲートドライブに対してわずか
なオーバーラップを構成する直流２．５Ｖに変換され
る。
図３に図示されたように、ＤＴＩＮ１／ＤＴＯＵＴ１及
びＤＴＩＮ２／ＤＴＯＵＴ２の入力及び出力を有するＮ
ＯＲラッチ１０００及び１００２によって提供される。
上記入力及び出力に抵抗Ｒｄｔ１，Ｒｄｔ２及びキャパ
シタＣｄｔ１，Ｃｄｔ２が存在しない（すなわち、ＤＴ
ＩＮ１はＤＴＯＵＴ１に直接に接続され、ＤＴＩＮ２は
ＤＴＯＵＴ２に直接に接続されている）ときには、出力
ゲートドライブは、Ｖｄｄのほぼ５０％で交差する。直
流５Ｖの供給に対して、これは、Ｖｔｈ＝１．７Ｖ（直
流）である論理レベルのゲートドライブに対してわずか
なオーバーラップを構成する直流２．５Ｖに変換され
る。
【００１９】抵抗Ｒｄｔ１，Ｒｄｔ２及びキャパシタＣ
ｄｔ１，Ｃｄｔ２の付加は、交差点をＶＤＤの１／２か
ら減少させる。値の適当な選択は、結果的に、１つの同
期整流器デバイスをオフにすることと、他のものをオン
にすることとの間のデッドタイムをもたらす。デッドタ
イム／オーバーラップは、次式を用いて計算することが
できる。
ｄｔ１，Ｃｄｔ２の付加は、交差点をＶＤＤの１／２か
ら減少させる。値の適当な選択は、結果的に、１つの同
期整流器デバイスをオフにすることと、他のものをオン
にすることとの間のデッドタイムをもたらす。デッドタ
イム／オーバーラップは、次式を用いて計算することが
できる。
【００２０】
【数１】Ｔｄ（ｎｓｅｃ）＝０．６９＊Ｒｄｔ（ｋΩ）
＊Ｃｄｔ（ｐＦ）＋５ （Ｖｄｄ＝５Ｖに対して）
＊Ｃｄｔ（ｐＦ）＋５ （Ｖｄｄ＝５Ｖに対して）
【００２１】ここで、Ｒｄｔは、ピンＤＴＩＮ１とＤＴ
ＯＵＴ１の間の、又はＤＴＩＮ２とＤＴＯＵＴ２の間の
抵抗であり、Ｃｄｔは、ＤＴＩＮ１又はＤＴＩＮ２から
接地までのキャパシタンスである。例えば、Ｒｄｔ＝１
０ｋΩ及びＣｄｔ＝２２ｐＦから、Ｔｄ＝１５６．８ｎ
ｓｅｃが得られる。
ＯＵＴ１の間の、又はＤＴＩＮ２とＤＴＯＵＴ２の間の
抵抗であり、Ｃｄｔは、ＤＴＩＮ１又はＤＴＩＮ２から
接地までのキャパシタンスである。例えば、Ｒｄｔ＝１
０ｋΩ及びＣｄｔ＝２２ｐＦから、Ｔｄ＝１５６．８ｎ
ｓｅｃが得られる。
【００２２】図４を参照すると、本発明に係るゲートド
ライバのための典型的な接続図が図示されている。図４
の接続図において、Ｒｄｔ１＝０及びＣｄｔ１＝０（す
なわち、ＤＴＯＵＴ１及びＤＴＩＮ１は互いに短絡され
ている）であり、Ｒｄｔ２＝５０ｋΩ及びＣｄｔ２＝２
２ｐＦであり、このことは、結果的に、異なるスイッチ
ング周期における、同一の変換器回路でのゲートドライ
ブに係るオーバーラップ及びデッドタイムの両方をもた
らす。
ライバのための典型的な接続図が図示されている。図４
の接続図において、Ｒｄｔ１＝０及びＣｄｔ１＝０（す
なわち、ＤＴＯＵＴ１及びＤＴＩＮ１は互いに短絡され
ている）であり、Ｒｄｔ２＝５０ｋΩ及びＣｄｔ２＝２
２ｐＦであり、このことは、結果的に、異なるスイッチ
ング周期における、同一の変換器回路でのゲートドライ
ブに係るオーバーラップ及びデッドタイムの両方をもた
らす。
【００２３】変圧器をリセットするために簡単なダイオ
ードを用いるトポロジーにおいて、オーバーラップは、
リセットサイクルから電力伝送サイクルへの遷移におい
て用いられる。この遷移において、変圧器はすでにリセ
ットされ（Ｖｏｕｔ（Ｔｘ）＝０）、交差導通電流を発
生させる危険は存在しない。電力伝送サイクルからリセ
ットサイクルへの遷移において、交差導通を防止するた
めに、わずかな長さのデッドタイムが用いられる。これ
は、（変圧器の浮遊磁化インダクタンスと、キャパシタ
ンス及び／又は浮遊インダクタンスのための）変圧器を
オフにすることの待ち時間のために必要とされる。デッ
ドタイムの長さは、主に回路の寄生に依存する。
ードを用いるトポロジーにおいて、オーバーラップは、
リセットサイクルから電力伝送サイクルへの遷移におい
て用いられる。この遷移において、変圧器はすでにリセ
ットされ（Ｖｏｕｔ（Ｔｘ）＝０）、交差導通電流を発
生させる危険は存在しない。電力伝送サイクルからリセ
ットサイクルへの遷移において、交差導通を防止するた
めに、わずかな長さのデッドタイムが用いられる。これ
は、（変圧器の浮遊磁化インダクタンスと、キャパシタ
ンス及び／又は浮遊インダクタンスのための）変圧器を
オフにすることの待ち時間のために必要とされる。デッ
ドタイムの長さは、主に回路の寄生に依存する。
【００２４】拡張されたゲートドライブを用いるトポロ
ジー（例えば、アクティブリセットを有するトポロジ
ー）は、交差導通が発生しないことを保証するために、
両方の遷移においてわずかな長さのデッドタイムを用い
ることを必要とする。
ジー（例えば、アクティブリセットを有するトポロジ
ー）は、交差導通が発生しないことを保証するために、
両方の遷移においてわずかな長さのデッドタイムを用い
ることを必要とする。
【００２５】本発明はそれの特定の実施形態に関連して
記述されたが、他の多くの変形及び修正及び他の使用
が、当業者に明らかになるだろう。ゆえに、本発明は本
願明細書の特定の開示に制限されるのではなく、添付さ
れた特許請求の範囲のみによって制限されることが望ま
しい。
記述されたが、他の多くの変形及び修正及び他の使用
が、当業者に明らかになるだろう。ゆえに、本発明は本
願明細書の特定の開示に制限されるのではなく、添付さ
れた特許請求の範囲のみによって制限されることが望ま
しい。
【図１】 浮遊インダクタンスを示した、電力変換器の
２次側を図式的に表現する図である。
２次側を図式的に表現する図である。
【図２Ａ】 高いピークのボディダイオード電流を結果
的にもたらす、ゲートドライブにデッドタイムを有する
ＭＯＳＦＥＴのボディダイオードの導通を図示するグラ
フである。
的にもたらす、ゲートドライブにデッドタイムを有する
ＭＯＳＦＥＴのボディダイオードの導通を図示するグラ
フである。
【図２Ｂ】 減少されたボディダイオードの導通と減少
された損失とを結果的にもたらす、オーバーラップされ
たゲートドライブの効果を有するＭＯＳＦＥＴのボディ
ダイオードの導通を図示するグラフである。
された損失とを結果的にもたらす、オーバーラップされ
たゲートドライブの効果を有するＭＯＳＦＥＴのボディ
ダイオードの導通を図示するグラフである。
【図３】 本発明の集積化された同期整流器コントロー
ラの回路図である。
ラの回路図である。
【図４】 片端が接地された順方向変換器回路を備えた
本発明の同期整流器コントローラの典型的な接続図であ
る。
本発明の同期整流器コントローラの典型的な接続図であ
る。
２…電力変換器、
４…同期整流器制御回路、
１０…同期整流器コントローラ、
１０１，１０２…シュミットトリガ回路、
１０４…２重パルス抑圧回路、
２２０，２２２…エッジ検出回路、
３００…位相ロックループ回路、
４００…出力再生回路、
５００…不足電圧ロックアウト回路、
７５０…過渡制御回路、
８００…多重化回路、
１０００，１００２…ＮＯＲラッチ、
Ｑ１，Ｑ２…トランジスタ、
ＸＦＲＭＲ…変圧器、
Ｒｄｔ１，Ｒｄｔ２…抵抗、
Ｃｄｔ１，Ｃｄｔ２…キャパシタ。
フロントページの続き
(56)参考文献 特開 平10−52038（ＪＰ，Ａ)
特開2000−50623（ＪＰ，Ａ)
特開 平11−235029（ＪＰ，Ａ)
特開 平11−308862（ＪＰ，Ａ)
米国特許6026005（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 7/21
H02M 3/28
Claims (6)
- 【請求項１】 １次巻線と２次巻線とを有するスイッチ
ング変圧器を備え、上記２次巻線は第１及び第２の電圧
ノードを有し、所定の位相と所定の可変デューティーサ
イクルを有する巻線電圧は上記第１及び第２の電圧ノー
ドの間に印加され、上記第１の電圧ノードと共通ノードとの間に接続され
た、誘導性素子と容量性素子とを含む出力回路と、 上記第１の電圧ノードから上記共通ノードに接続された
第１の同期整流器トランジスタスイッチと、 上記第２の電圧ノードから上記共通ノードに接続された
第２の同期整流器トランジスタスイッチと、上記第１及び第２の電圧ノードに直接に接続されたゲー
トドライバ回路とを備え、 上記ゲートドライバ回路は、上記第１及び第２の同期整
流器 トランジスタスイッチを流れる電流が上記第１及び
第２の同期整流器トランジスタスイッチのボディダイオ
ードを通じてよりはむしろ上記第１及び第２の同期整流
器トランジスタスイッチを通じて消失し、それによって
伝導損失を減少させ、短い時間期間の間に同時に上記第
１及び第２の同期整流器トランジスタスイッチの両方を
オンに保持するように、上記巻線電圧に基づいて、上記
第１及び第２の同期整流器トランジスタスイッチの各ゲ
ートに対して、第１及び第２のドライブ信号を発生する
ように動作可能であることを特徴とするスイッチング電
力変換器。 - 【請求項２】 上記第１及び第２の同期整流器トランジ
スタスイッチは、パワーＭＯＳＦＥＴを含む請求項１記
載のスイッチング電力変換器。 - 【請求項３】 上記第１及び第２の同期整流器トランジ
スタスイッチは、ＩＧＢＴを含む請求項１記載のスイッ
チング電力変換器。 - 【請求項４】 上記第１及び第２の同期整流器トランジ
スタスイッチの両方が同時にオンされているオーバーラ
ップする時間の長さは、上記ゲートドライバ回路の複数
のピンに接続された複数の外部部品によって制御可能で
ある請求項１記載のスイッチング電力変換器。 - 【請求項５】 上記外部部品は複数の抵抗及び複数のキ
ャパシタを含む請求項４記載のスイッチング電力変換
器。 - 【請求項６】 上記外部部品は、異なるスイッチングサ
イクルにおける上記ゲートドライバ回路からの複数のゲ
ートドライブ信号のオーバーラップ及びデッドタイムの
両方を結果的にもたらすように選択される請求項４記載
のスイッチング電力変換器。
Applications Claiming Priority (2)
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|---|---|---|---|
| US19091500P | 2000-03-21 | 2000-03-21 | |
| US60/190915 | 2000-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001352761A JP2001352761A (ja) | 2001-12-21 |
| JP3426586B2 true JP3426586B2 (ja) | 2003-07-14 |
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ID=22703316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| GB2313495B (en) | 1996-05-20 | 2000-11-01 | Int Rectifier Corp | Synchronizing/driving circuit for a forward synchronous rectifier |
| US5818704A (en) * | 1997-04-17 | 1998-10-06 | International Rectifier Corporation | Synchronizing/driving circuit for a forward synchronous rectifier |
| US5870299A (en) * | 1997-05-28 | 1999-02-09 | Lucent Technologies Inc. | Method and apparatus for damping ringing in self-driven synchronous rectifiers |
| US6026005A (en) | 1997-06-11 | 2000-02-15 | International Rectifier Corp. | Single ended forward converter with synchronous rectification and delay circuit in phase-locked loop |
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| JPH11308862A (ja) | 1998-04-24 | 1999-11-05 | Nec Fukushima Ltd | スイッチング電源回路 |
| US6239994B1 (en) * | 1998-05-26 | 2001-05-29 | International Rectifier Corp | Secondary side switching regulator having a phase lock loop control circuit |
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-
2001
- 2001-03-20 EP EP01106962A patent/EP1137159A3/en not_active Withdrawn
- 2001-03-20 US US09/811,697 patent/US6577518B2/en not_active Expired - Lifetime
- 2001-03-21 JP JP2001080618A patent/JP3426586B2/ja not_active Expired - Fee Related
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| EP1137159A2 (en) | 2001-09-26 |
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