JP3423942B2 - データ処理システム - Google Patents

データ処理システム

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JP3423942B2
JP3423942B2 JP2002137983A JP2002137983A JP3423942B2 JP 3423942 B2 JP3423942 B2 JP 3423942B2 JP 2002137983 A JP2002137983 A JP 2002137983A JP 2002137983 A JP2002137983 A JP 2002137983A JP 3423942 B2 JP3423942 B2 JP 3423942B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、複数の異なる符号化
入力信号を復号及び／又は伸長するように機能するデー
タ処理システムに関する。
【０００２】
【従来の技術】従来技術の一つに、米国特許第５，２１
６，７２４号明細書に記載されているものがある。この
装置は複数の計算モジュールから成り、好ましい実施例
では、合計４個の計算モジュールが並列に接続されてい
る。個々の計算モジュールは、処理装置と、デュアルポ
ートメモリと、スクラッチパッドメモリと、アービトレ
ーション機構で構成されている。第１のバスはこれらの
計算モジュールとホストプロセッサを接続する。この装
置は、ホストプロセッサと計算モジュールに第２のバス
を介して接続された共用メモリを有する。
【０００３】米国特許第４，７８５，３４９明細書に
は、コンパクトディスク媒体に記録され従来のビデオフ
レーム速度で複号される、送信用の完全フォーマットを
開示している。圧縮中、フレームの領域は、各領域固有
の最適なフィルコーディング方法を選択するために個々
に分析される。領域復号化時間を推定し圧縮閾値を最適
化する。領域の大きさと位置を示す領域記述コードはデ
ータストリームの第１セグメントでグループ化される。
領域の画素振幅を示す領域フィルコードはフィルコード
の種類によりグループ化され、データストリームのその
他のセグメントに置かれる。各データストリームセグメ
ントはそれぞれの統計分布に応じて符号化された可変長
を有し、データフレーム形成のためにフォーマット化さ
れる。フレームのバイト数は逆フレーム列分析により決
定される補助データの追加により少なくなり、コンパク
トディスクの再生中の一時停止を最少にするために選択
される平均数を提供する。これによりコンパクトディス
クの予測不可能なシークモード待機時間特性を回避す
る。デコーダは、データストリームのそれぞれのセグメ
ントを別々に可変長符号するためのコードストリームの
統計的情報に応答する可変長のデコーダを含む。領域位
置データは領域記述データから得られ、フィルコードの
種類（例えば相対値、絶対値、２項及びＤＰＣＭ）を検
出することにより選ばれる複数の領域特定デコーダに対
して領域フィルコードと共に供給される。そして復号さ
れた領域画素は、後の表示用にビットマップ形式で格納
される。
【０００４】米国特許第４，９２２，３４１明細書に
は、ディジタルＴＶ信号用の画像データをシーン・モデ
ルを利用して縮小する方法が開示されている。ここで
は、順次供給される画像信号は符号化され、時間ｔ−１
で既に符号化されているシーンからの前フレームは基準
として画像格納部に存在し、フレームからフレームの情
報は増幅係数、移動係数及び適応的に得られたクアド
（４本）ツリー分割構造からなる。システムが初期化さ
れると、均一な、所定の階調値又は規定の輝度値として
ハーフ・トーン表現された画像が、送信機側のコーダの
画像格納部及び受信機側のデコーダの画像格納部に全て
の画素（ピクセル）に対して同様にして書き込まれる。
コーダの画像格納部及びデコーダの画像格納部の両方は
それぞれに対するフィードバックにより、コーダ及びデ
コーダ内の画像格納部の内容が可変サイズのブロックで
読み出され、輝度値１より大きいかそれ未満の係数によ
り増幅され、この画像格納部の別のアドレスに書き込み
可能に動作する。それにより、可変サイズのブロックは
公知のクアドツリー構造に応じて編成される。
【０００５】米国特許第５，１２２，８７５号明細書に
は、ＨＤＴＶ信号の符号化／復号化装置が開示されてい
る。この装置は、圧縮されたビデオデータを表わす階層
構造の符号化語ＣＷと、この符号化語ＣＷが表わすデー
タの種類を規定する、対応する符号化語Ｔを提供するた
めの高品質ビデオソース信号に応答する圧縮回路を含
む。符号化語ＣＷとＴに応答する優先選択回路は符号化
語ＣＷを高優先度及び低優先度符号化語列に分解し、そ
れにより高位及び低位の優先符号化語列は、夫々画像再
生に対して比較的重要度の高いそして低い圧縮ビデオデ
ータに対応することになる。高優先度及び低優先度符号
化語列に応答する転送プロセッサは、それぞれ高優先度
及び低優先度符号化語の高優先度及び低優先度転送ブロ
ックを形成する。各転送ブロックはヘッダと、符号化語
ＣＷとエラー検出チェックビットを含む。個々の転送ブ
ロックは、追加のエラーチェックデータを供給する前方
エラーチェック回路に供給する。その後、この高優先度
及び低優先度データはモデムに供給され、対応する送信
用の搬送波を直交振幅変調する。
【０００６】米国特許第５，１４６，３２５号明細書に
は、奇数及び偶数フィールドのビデオ信号がフレーム内
圧縮モードとフレーム間圧縮モードで順番に独立して圧
縮され、次に送信用にインターリーブされた圧縮画像デ
ータを復号するビデオ復号システムが開示されている。
奇数及び偶数フィールドは独立して復号される。有効な
復号された奇数／偶数フィールドデータが無い期間で
は、偶数／奇数フィールドデータは利用不可の奇数／偶
数フィールドデータに代用される。偶数／奇数フィール
ドのデータを独立して復号し、反対のフィールドのデー
タを利用不可のデータに代用することは、システム起動
時及びチャンネル変化中の画像表示待機時間を減少する
には有効に使用され得る。
【０００７】米国特許第５，１６８，３５６号明細書に
は、符号化されたビデオデータを信号送信用の転送ブロ
ックに分割するビデオ信号符号化システムが開示されて
いる。送信されたデータが紛失又は壊れたときに受信機
がデータストリームへの再進入ポイントを決定可能にす
るヘッダデータ提供のおかげで、その転送ブロックフォ
ーマットは受信機側での信号回復を向上させる。再進入
ポイントは、対応する転送ブロック内の符号化ビデオデ
ータ中に挿入される二次的転送ヘッダを提供することに
より最大になる。
【０００８】米国特許第５，１６８，３７５明細書に
は、デシメーション(decimation)、補間及び整形機能の
内の一つ又はそれ以上の機能を提供するために１フィー
ルド分の画像データサンプルを処理する方法が開示され
ている。これはＪＰＥＧ圧縮システムに利用されている
アレイ変換プロセッサ等により実現される。データサン
プルのブロックは、デシメーション及び補間処理の両方
で離散偶数コサイン変換（ＤＥＣＴ）により変換され、
その後、周波数項の数が変更される。デシメーションの
場合は、周波数項の数は減少され、この後、逆変換が実
施され元のデータブロックを示すサンプルポイントの縮
小サイズのマトリックスを生成する。補間処理の場合
は、零値の追加周波数成分が周波数成分アレーに挿入さ
れ、その後の逆変換によりスペクトル帯域幅の増加無し
に一連の拡大データサンプルを生成する。周波数領域内
でのデータ及びフィルタカーネルの変換の乗算を伴う畳
込み又はフィルタ処理により実現される整形処理の場合
は、処理済みデータサンプルの一連のブロックを発生さ
せる逆変換が提供される。カーネルの空間記号は、線形
位相フィルタに対して成分数を減少させることにより変
更され、零挿入されてデータブロックのサンプル数と同
じになる。これに続いて、零挿入されたカーネルマトリ
ックスの離散奇数コサイン変換（ＤＯＣＴ）が形成され
る。
【０００９】米国特許第５，１７５，６１７号明細書に
は、電話回線帯域制限アナログチャンネルを介してログ
マップビデオ画像を送信するシステム及び方法が開示さ
れている。ログマップ画像内の画素構成は、中心に画素
がより集中する人間の目のセンサの幾何学的配置に一致
するようになっている。この送信機は周波数帯をチャン
ネルに分割し、１個又は２個の画素を各チャンネルに割
り当てる。例えば、３ＫＨｚの音声品質電話回線は、そ
れぞれ３．９Ｈｚの間隔を持つ７６８個のチャンネルに
分割される。各チャンネルは直交位相の２個の搬送波か
ら成るので、各チャンネルは２個の画素を運ぶことが可
能である。幾つかのチャンネルは、受信機が受信信号の
位相と大きさの両方を検出できるようにする特殊校正信
号用に確保されている。センサと画素が発振器群に直結
され、受信機が各チャンネルを連続して受信できる場合
には、この受信機は送信機と同期をとる必要が無い。Ｆ
ＦＴアルゴリズムは、受信機が第１のフレームと同期を
とり、その後フレーム期間毎に後続のフレームを得る連
続動作の場合に対する高速離散近似を実行する。フレー
ム期間はサンプリング期間と比べて比較的低いので、一
旦第１フレームが検出されると、受信機がフレーム同期
を失うことはありそうもない。試験的ビデオ電話では、
１秒に４個のフレームを送信し、１４４０個の画素ログ
マップ画像に対し直交符号化を実施し、秒速４０，００
０ビット以上の有効データ転送速度が得られた。
【００１０】米国特許第５，１８５，８１９号明細書に
は、奇数及び偶数フィールドのビデオ信号がフレーム内
圧縮モードとフレーム間圧縮モードで順番に独立して圧
縮された奇数及び偶数フィールドのビデオ信号を有する
ビデオ圧縮システムが開示されている。独立して圧縮さ
れたデータの奇数及び偶数フィールドは、フレーム内偶
数フィールドが圧縮されたデータはフレーム内奇数フィ
ールドが圧縮された連続するフィールド間の途中で発生
するように送信のためにインターリーブされる。受信機
にとっては、インターリーブされた一連のフィールドに
より、送信データ量を増やすことなく符号化のための信
号への進入ポイント数が２倍になる。
【００１１】米国特許第５，２１２，７４２号明細書に
は、リアルタイムで圧縮／復号のためにビデオデータを
処理する装置及び方法が開示されている。この装置は複
数の計算モジュールから成り、好ましい実施例では、合
計４個の計算モジュールが並列に接続されている。個々
の計算モジュールは、処理装置と、デュアルポートメモ
リと、スクラッチパッドメモリと、アービトレーション
機構で構成されている。第１のバスはこれらの計算モジ
ュールとホストプロセッサを接続する。最後に、この装
置はホストプロセッサと計算モジュールに第２のバスを
介して接続された共用メモリを有する。この方法は、各
処理装置が処理するために画像の部分割当てを行う。
【００１２】米国特許第５，２３１，４８４号明細書に
は、提案されているＩＳＯ／ＩＥＣＭＰＥＧ基準の使用
に適している開示される。これには、協動する３個の構
成要素又はサブシステムが含まれる。その画像に割り付
けられたビット数を考慮して最適の視覚品質を提供する
ために、この３個の構成要素又はサブシステムは入力さ
れるディジタル動画列を可変順応的に前処理し、ビット
を画像に順番に割り付けし、変換係数を画像の異なる領
域にビデオ順に適応的に量子化する。
【００１３】米国特許第５，２６７，３３４号明細書に
は、コンピュータシステムでの動画列のフレーム冗長度
を除去する方法が開示されている。この方法は動画列の
第１番目の場面変化を検出する工程と、第１画像にとっ
て完全な場面情報を含む第１キーフレームを発生する工
程から成る。好ましい実施例に於いては、この第１キー
フレームは「前向き」キーフレーム又はイントラフレー
ムとして知られており、通常ＣＣＩＴＴ準拠圧縮ビデオ
データ内に存在している。この処理は少なくとも１個の
中間圧縮フレームを発生する工程を具備し、該少なくと
も１個の中間圧縮フレームは、前記動画列内で時間的に
第１画像に続く少なくとも１個の画像に対して第１画像
との差情報を含む。この少なくとも１個の画像はインタ
ーフレームとして知られている。最後に、動画列におけ
る第２場面変化を検出する工程と、第２場面変化の直前
に表示される画像にとって完全な場面情報を含む第２キ
ーフレームを発生する工程がある。この第２キーフレー
ムは「後向き」キーフレームとして知られている。前記
第１キーフレームと少なくとも１個の中間圧縮フレーム
は順方向再生のために連結されており、前記第２キーフ
レームと前記中間圧縮フレームは逆方向再生のために連
結されている。画像が順方向再生される時には、前記イ
ントラフレームは、完全場面情報を発生するのに利用さ
れることもある。この場面が逆再生される時には、完全
場面情報を再生するのに後方向キーフレームが使用され
る。
【００１４】米国特許第５，２７６，５１３号明細書に
は、所定数の公知の画像・ピラミッドステージから成る
第１回路装置が、前記所定数と同数の新規な動画・ベク
トルステージから成る第２回路装置と共に開示されてい
る。これらの装置は費用効果の高い階層的動画分析（Ｈ
ＭＡ）をリアルタイムで、最少システム処理遅延及び／
又は最少システム処理遅延を利用して及び／又は最少ハ
ードウェア構造で行う。特に、比較的高いフレーム速度
（例えば、秒速３０フレーム）で発生する連続的所定画
素濃度画像データフレームの継続入力列からの比較的高
解像度画像データに応答して、前記第１及び第２回路装
置は、ある処理システム遅延後に、同じフレーム速度で
発生する連続的所定画素濃度ベクトルデータの継続出力
列を得る。各ベクトルデータフレームは各対の連続画像
フレーム間で起こる画像の動きを示している。
【００１５】米国特許第５，２８３，６４６号明細書に
は、リアルタイムビデオ符号化システムに画像を一度だ
け符号化しながら、フレーム毎に所望数のビットを精確
に送出させ、例えば通信チャンネルを介して送信される
画像を表わす係数を量子化するのに使用される量子化ス
テップサイズを更新する方法と装置が開示されている。
このデータは、複数のブロックを有するセクタに分割さ
れる。このブロックは、例えばＤＣＴ符号化を用いて符
号化され、各ブロック毎に係数列を発生する。この係数
は量子化され、データを記述するのに要するビット数は
量子化ステップに依っては、かなり変動する。各セクタ
のデータの送信の終了時には、この特定グループのデー
タと関連する選ばれた数のセクタに対して、使用された
実際の累積ビット数は、使用される所望の累積ビット数
と比較される。本システムは、例えば画像を表わす複数
のセクタに対して最終的所望のデータビット数を得るた
めに、量子化ステップサイズを再調整する。量子化ステ
ップサイズを再新して所望のビット割り付けを決定する
ため様々な方法が開示されている。
【００１６】ウエスコン技術論文(Wescon Technical Pa
pers)Ｎｏ.２、１９８４年１０月／１１月号のヨンＭ.
チョン(Chong, Yong M)著の論文、「デジタル画像処理
のデータフローアーキテクチャ」(A Data-Flow Archite
cture for Digital Image Processing)には、画像処理
に特に設計されたリアルタイムでの信号処理システムが
開示されている。具体的には、固定長のアドレスフィー
ルドを有する固定の１ワード長であるトークンをベース
にしたデータフローアーキテクチャが開示されている。
トークンはデータフィールド、制御フィールド、および
タグから構成されている。トークンのタグフィールド
は、更に、プロセッサアドレスフィールドおよび識別子
フィールドとに分けられる。プロセッサアドレスフィー
ドは、トークンを正しくデータプロセッサに送出するた
めに用いられ、識別子フィールドは、データプロセッサ
にどのような処理を行うべきかを知らされるためにデー
タにラベルを付ける目的に用いられる。この様にして，
識別子フィールドは、データプロセッサに対しての指示
として作用する。システムは各トークンを、モジュール
番号（ＭＮ）を使って特定のデータフロープロセッサに
送る。このＭＮが特別なステージのＭＮと一致する場合
は、適切な演算をデータに対して行う。もし一致しない
場合は、トークンは出力データバスに送られる。
【００１７】ＩＥＥＥ Ｊ固体回路(Solid-State Circu
its)のＶｏ１.２３、Ｎｏ.１、１９８８年２月号の、キ
モリ(Kimori)他著の「自己調整回路による弾性パイプラ
イン機構」(An Elastic Pipeline Mechanism by Self-T
imed Circuits)では、自己調整回路を有する弾性パイプ
ラインが開示されている。非同期のパイプラインは複数
のパイプラインステージを具備する。各パイプラインス
テージは、パイプラインステージ特有の論理演算を行う
組み合わせ論理回路に続いて設けられている。入力デー
タッラチグループにより構成される。データラッチに
は、このパイプラインステージに伴うデータ転送制御回
路から生成されるトリガ信号が同時に供給される。デー
タ転送制御回路は相互に連結してチェーンを形成し、こ
れを介して送信信号線並びに肯定応答信号線により、後
段のパイプライン間のデータ転送をハンドシェークモー
ドに制御している。また、現在のパイプラインステージ
のオペランドに対して行う演算を選択するために、通常
デコーダが各ステージに設けられている。更に、複雑な
復号処理を予めコード処理するために、また、論理回路
にとって重大なｌ経路の問題を軽減するために、前段に
デコーダを配置することもできる。サブモジュール間の
相互作用は完全に局所化した決定に基づき決められ、ま
た、各サブモジュールが独自にデータバッファリング及
び自己調整データ転送を同時に行えるので、パイプライ
ンの柔軟性により、いかなる集中制御も除去される。最
後に、パイプラインの柔軟性増すために、空のパイプラ
インステージを、占有されているパイプラインステージ
間に設け、各ステージ間での信頼性のあるデータ転送を
確保している。
【００１８】
【発明が解決しようとする課題】本発明は、複数の処理
ステージと、処理ステージの中で制御、データ機能を実
行する相互作用インターフェース制御トークンの形態の
ユニバーサル適応ユニットを具備し、処理ステージが構
成、処理において向上した柔軟性を与えられているデー
タ処理システムを提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明によるデータ処理
システムは、入力情報ストリームを受け入れる入力処理
ステージ及び出力情報ストリームを生成する出力処理ス
テージを含む複数の処理ステージを含むデータ処理シス
テムであって、前記入力処理ステージは前記入力情報ス
トリームに基づき、前記複数の処理ステージ間の制御及
び／又はデータ機能のための１又は２以上のトークンを
発生するものであり、前記複数の処理ステージのうち１
又は２以上の処理ステージは１又は２以上のトークンを
発生し及び／又は変換するものであり、前記トークン
は、可変長トークン又は固定長トークンであり、かつ前
記入力情報ストリームに含まれるデータを含んでおり、
前記トークンの少なくとも１つは、前記入力情報ストリ
ームの少なくとも１つに含まれるデータに関する制御情
報を含み、前記処理ステージの少なくとも１つは前記制
御情報に応じて再構成され、該再構成された処理ステー
ジは前記制御情報に応じて前記入力情報ストリームの少
なくとも１つに含まれるデータを含む１つ又は２以上の
トークンを処理する、ことを特徴とするデータ処理シス
テムである。
【００２０】以下の本発明の実施例の記載中、下記の用
語が頻繁に使用されるので、以下にその用語の一般的説
明をする。
【００２１】用語説明ブロック：８行８列の画素のマト
リックス、又は６４ＤＣＴ係数（ソース、量子化又は逆
量子化）。
【００２２】クロミナンス（成分）：ビットストリーム
で規定されるような三原色に係わる２個の色差信号の１
個を表わす１つのマトリックス、ブロック、又は１個の
画素。色差信号に使用される符号はＣｒとＣｂである。
【００２３】符号化表記：符号化形式で表わされたデー
タエレメント。
【００２４】符号化ビデオビットストリーム：本明細書
で規定しているところの、一連の１個以上の画像の符号
化表記。
【００２５】符号化順番：画像が送信され符号化される
順番。この順番は必ずしも表示順番と同一である必要は
無い。
【００２６】成分：１つのマトリックス、ブロック、又
は画像を構成する３つのマトリックス（輝度と２個のク
ロミナンス）の内の１つからの１個の画素。
【００２７】圧縮：１項目のデータを表わすのに使用さ
れるビット数を減少すること。
【００２８】デコーダ：復号化処理の実施例。
【００２９】復号化（処理）：本明細書での定義では、
入力された符号化ビットストリームを読みだし復号化さ
れた画像又は音声サンプルを発生する処理。
【００３０】表示順番：復号化画像が表示される順番。
一般的には、これは画像がエンコーダに入力された順番
と同じである。
【００３１】符号化（処理）：本明細書では特定されて
いないが、入力画像列又は音声サンプルを読みだし、本
明細書で定義されている有効な符号化ビットストリーム
を発生する処理。
【００３２】イントラ(intra)符号化：マクロブロック
又は画像からの情報だけを使用するマクロブロック又は
画像の符号化。
【００３３】輝度（成分）：信号の白黒を表わす１つの
マトリックス、ブロック、又は１個の画素で、ビットス
トリームで規定されるような三原色に係わるもの。輝度
信号に使用される符号はＹである。
【００３４】マクロブロック：４つの、８×８ブロック
の輝度データと、画像の輝度成分の１６×１６部分から
の２つ（４：２：０クロマフォーマット用）、４つ
（４：２：２クロマフォーマット用）又は８つ（４：
４：４クロマフォーマット用）の対応する８×８ブロッ
クのクロミナンスデータ。マクロブロックは画素データ
を言う場合もあり、画素値と、本明細書のこの部分に定
義されているシンタックスのマクロブロックヘッダに規
定されているその他のデータエレメントの符号化された
ものを言う場合もある。通常の知識を有する当業者にと
って、その使用は文脈からも明らかである。
【００３５】動画圧縮：動画ベクトルを使って画素値の
予測効率を向上させること。この予測は動画ベクトルを
使用し、予測エラー信号の作成に使用される、以前に復
号化された画素値を含む過去の及び／又は未来の基準画
像にオフセットを提供する。動画ベクトル：現在の画像
の座標位置から基準画像の座標へのオフセットを提供す
る動画補償に使用される２次元ベクトル。
【００３６】非イントラ(non-intra)符号化：マクロブ
ロック又は画像それ自体からの情報と別の時刻に発生し
たマクロブロックと画像からの情報も使用するマクロブ
ロック又は画像の符号化。
【００３７】画素：画像単位ピクチャ：ソース、符号化
又は再構成された画像データ。ソース又は再構成された
画像はそれぞれ輝度と２個のクロミナンス信号を表わす
８ビットの数値を有する３個の四角マトリックスから成
る。先進のビデオでは、画像はフレームと同じであり、
インターレースされたビデオでは、文脈により画像はフ
レーム、又はそのフレームの先頭のフィールド又は最後
のフィールドを指す。
【００３８】予測：予測器を使用して現在復号化されて
いる画素値又はデータエレメントを予測すること。
【００３９】再構成可能処理ステージ（ＲＰＳ）：認識
されたトークンに応答して、自己を再構成し各種作業を
するステージ。
【００４０】スライス：一連のマクロブロック。
【００４１】トークン：制御及び／又はデータ機能のた
めの相互作用インターフェースメッセンジャのパッケー
ジの形式のユニバーサル適応ユニット。
【００４２】開始コード（システム及びビデオ）：ユニ
ークな符号化ビットストリームに挿入された３２ビット
の符号。これらの符号は、符号化シンタックス内の構造
の幾つかを識別することを含めた幾つかの目的に使用さ
れる。
【００４３】可変長符号化（ＶＬＣ）：より短いコード
語を頻繁なイベントに割り当てる、あるいはより長いコ
ード語を頻繁ではないイベントに割り当てる符号化のた
めの逆処理。
【００４４】ビデオシーケンス：一連の１つ以上の画
像。
【００４５】
【作用】本発明によれば、複数の処理ステージと、処理
ステージの中で制御、データ機能を実行する相互作用イ
ンターフェース制御トークンの形態のユニバーサル適応
ユニットを具備し、処理ステージが構成、処理において
向上した柔軟性を与えられているデータ処理システムが
提供される。
【００４６】
【実施例】以下、図面を参照して本発明によるデータ処
理システムの実施例を説明する。
【００４７】本発明の好ましい実施例に用いられるデー
タ処理システムに使われる最も一般的な機能に関する概
説として、図１は、６ステージパイプラインの６サイク
ルの大幅に簡素化された説明図である。（以下に更に詳
細に説明するように、パイプラインの好ましい実施例に
は、図１には示されない幾つかの有利な機能が含れ
る。）図面を参照することとし、図面に含まれる種々の
図を通じて、同じ参照番号は同じか又は対応するエレメ
ントを示し、そして、更に詳細には、図１は、本発明を
実施した場合の６サイクルのブロックダイアグラムであ
る。ボックスの各列は１つのサイクルを示し、そして、
異なるステージの各々はそれぞれＡからＦまでに分類さ
れる。斜線を引いた各ボックスは、対応するステージが
有効なデータ、即ち、パイプラインステージの１つにお
いて処理されるべきデータを保持することを示す。処理
（データの操作なしの単純な転送以外の何も含まれない
こともあり得る）の後で、有効なデータは、有効出力デ
ータとしてパイプラインから転送される。
【００４８】実際のパイプラインアプリケーションに
は、６つよりも多いか又は少ないパイプラインステージ
が含まれることがあることに注意されたい。当然気が付
くように、本発明は、任意の個数のパイプラインステー
ジの場合に使用可能である。更に、データは、１つより
も多いステージにおいて処理しても差し支えなく、そし
て、ステージが異なれば処理時間も異なることがあり得
る。
【００４９】クロック及びデータ信号（以下に説明す
る）に加えて、パイプラインのは、２つの転送制御信
号、即ち、「ＶＡＬＩＤ」（有効）信号及び「ＡＣＣＥ
ＰＴ」（許容）信号が含まれる。これらの信号は、パイ
プライン内のデータ転送を制御するために使われる。隣
接するステージを接続する２本のラインのうちの上側の
ラインとして図示されるＶＡＬＩＤ信号は、各パイプラ
インステージから最寄りの隣接デバイスまで順方向すな
わち下流方向に供給される。このデバイスは、他のパイ
プラインステージ、または或る別のシステムであっても
差し支えない。例えば、最後のパイプラインステージ
は、そのデータを次の処理回路構成に供給しても差し支
えない。隣接するステージを接続する２本のラインのう
ちの下側のラインとして図示されるＡＣＣＥＰＴ信号
は、もう一方の上流方向に向かって前のデバイスまで供
給する。
【００５０】本発明の実現に使用されるタイプのデータ
パイプラインシステムは、好ましい実施例に示すよう
に、次に示す特性の１つかそれ以上の特性を持つ。
【００５１】１．パイプラインは「弾力性がある」、即
ち、特定のパイプラインステージに起きた遅延に起因し
て他のパイプラインステージに引き起こされる外乱は可
能な限り小さな外乱である。連続したパイプラインステ
ージは処理を継続することが可能であり、従って、遅延
したステージに後続するデータの流れには間隙を生じる
ことを意味する。同様に、先行するパイプラインステー
ジも、出来る限り継続可能である。この場合、データス
トリーム中の間隙は、出来る限り、データの流れから除
去される。
【００５２】２．パイプラインを調停する制御信号は、
これらの信号は最寄りの隣接パイプラインステージに限
り伝播するように組織される。データの流れと同じ方向
に流れる信号の場合には、前記のステージは直ぐ後に続
くステージである。データの流れと逆方向へ流れる信号
の場合には、前記のステージは直ぐ前のステージであ
る。
【００５３】３．パイプライン内のデータは、多数の異
なるタイプのデータが、当該パイプライン内で処理され
るようにコード化される。この符号化は、可変サイズの
データパケットを収容し、そして、パケットのサイズ
は、前もって既知である必要はない。
【００５４】４．データのタイプ記述と関連するオーバ
ーヘッドはできる限り小さい。
【００５５】５．パイプラインステージに要求される機
能にとって必要な最小個数のデータタイプのみを認識す
ることが各パイプラインステージにとって可能である。
ただし、パイプラインステージは、前記のデータタイプ
を認識しない場合であっても、これら全てのデータタイ
プを連続したステージに供給することが可能でなくては
ならない。これが可能であれば、隣接しないパイプライ
ンステージ間の通信を可能にする。
【００５６】図１には図示されていないが、データライ
ンが有り、複数本の単線または数本の平行線のいずれで
あっても、各パイプラインステージに対して導入または
導出するデータバスを形成する。以下に極めて詳細に説
明および図解するように、データは、パイプラインのス
テージに対して、データラインを介して、転入、転出、
及びステージ間で転送される。
【００５７】第１のパイプラインステージは、任意の形
の先行デバイスからのデータ及び制御信号を受信可能で
あることに注意されたい。この場合の先行デバイスと
は、例えば、デジタルイメージ送信システムの受信回
路、他のパイプライン等を意味する。他方において、第
１のパイプラインステージは、当該パイプラインにおい
て処理されるデータの全部または一部を生成可能であ
る。実際問題として、以下に詳しく説明するように、
「ステージ」は、何もしないシステム（単にデータを供
給するだけ）又は全システム（例えば、他のパイプライ
ン、または多重システム或は多重パイプライン）を含む
任意の処理回路を含んでも差し支えなく、そして、「ス
テージ」は、必要に応じて、データを生成、変更、及び
削除可能である。パイプラインステージが当該パイプラ
インを通って下方に転送される有効なデータを含む場
合、データ妥当性を示すＶＡＬＩＤ信号は、直ぐ後続す
る次のパイプラインステージより更に遠くに転送される
要がない。従って、２線インターフェースは、当該シス
テムの対を構成する全てパイプラインステージの間に含
まれる。即ち、いわゆる他のデバイスが含まれ、そし
て、データが、この種デバイスとパイプラインとの間で
転送される場合には、先行デバイスと第１ステージとの
間、及び後続デバイスと最後のステージとの間の２線イ
ンターフェースが含まれる。 信号の各々、即ち、ＡＣ
ＣＥＰＴ、及びＶＡＬＩＤは、ＨＩＧＨ、及びＬＯＷの
値を持つ。これらの値は、各々、「Ｈ」、及び「Ｌ」と
略記される。本発明を実現する場合、パイプラインの最
も一般的なアプリケーションは、通常、デジタルであ
る。この種のデジタルとして実現した場合、例えば、Ｈ
ＩＧＨ値は論理的「１」であり、そして、ＬＯＷ値は論
理的「０」であっても差し支えない。ただし、システム
は、デジタルとして実現するよう制限される訳ではな
く、アナログとして実現した場合、ＨＩＧＨ値は、或る
電圧、または他の類似の設定スレショルド以上の量であ
っても差し支えなく、ＬＯＷ値は、同一又は他のスレシ
ョルド以下（或いは以上）の対応する信号によって示さ
れても差し支えない。デジタルアプリケーションの場合
には、本発明は、例えば、ＣＭＯＳ、バイポーラ等のよ
うなあらゆる既知の技術を用いて実現することが可能で
ある。
【００５８】ＶＡＬＩＤ信号の記憶装置を提供するため
に個別の記憶そうち及びワイヤを使用する必要はない。
デジタル実施例においてこれは真である。データの「妥
当性」の指示がデータと共に記憶されることだけが必要
とされる全てである。単に一例として挙げると、デジタ
ル値によって表されるデジタルテレビ画像においては、
国際規格ＣＣＩＲ６０１に規定されているように、ある
特定の値は許容されていない。このシステムにおいて
は、画像のサンプルを表すために８ビット２進数が使用
され、そして、ゼロ及び２５５の値は使用してはならな
い。
【００５９】この種の画像が、本発明の具体化に組み込
まれたパイプラインにおいて処理される必要がある場合
には、これらの値の１つ（例えば、ゼロ）は、パイプラ
イン内の特定のステージにおけるデータが有効でないこ
とを示すために使われることになる。従って、あらゆる
ゼロでないデータは有効であるとみなされるべきであ
る。この例においては、識別可能であって、しかも、関
連しているデータの「有効性」を記憶しつつあると言う
ことのできる特定のラッチは無い。それにも拘わらず、
データの妥当性は、データと共に記憶される。
【００６０】図１に示すように、各ステージへのＶＡＬ
ＩＤ信号の状態は、上側の右向き矢印上において
「Ｈ」、または「Ｌ」として示される。従って、ステー
ジＡからステージＢへのＶＡＬＩＤ信号はＬＯＷであ
り、そして、ステージＤからステージＥへのＶＡＬＩＤ
信号はＨＩＧＨである。各ステージへのＡＣＣＥＰＴ信
号の状態は、下側の左向き矢印上に「Ｈ」、または
「Ｌ」として示される。従って、ステージＥからステー
ジＤへのＡＣＣＥＰＴ信号はＨＩＧＨであり、一方、ス
テージＦへのパイプラインの下流に接続されたデバイス
からのＡＣＣＥＰＴ信号はＬＯＷである。
【００６１】上流の隣接ステージから下流のステージへ
向かうＡＣＣＥＰＴ信号がＨＩＧＨである場合にはいつ
でも、データは、１サイクル期間中に１つのステージか
らもう一方のステージまで転送される（以下に説明す
る）。２つのステージ間におけるＡＣＣＥＰＴ信号がＬ
ＯＷである場合には、データは、これらのステージの間
で転送されない。
【００６２】再び図１を参照して、１つのボックスに陰
がつけられている場合には、対応するパイプラインステ
ージは、例えば、有効な出力データを含むものと仮定さ
れる。同様に、当該ステージから次のステージまで供給
されるＶＡＬＩＤ信号はＨＩＧＨである。ステージＢ、
Ｄ、及びＥが有効なデータを含む場合におけるパイプラ
インを図１に示す。ステージＡ、Ｃ、及びＦは、有効な
データを含まない。開始点においては、パイプラインス
テージＡへのＶＡＬＩＤ信号はＨＩＧＨであり、パイプ
ラインへの伝送回線上のデータが有効であることを意味
する。
【００６３】同様に、この時点において、パイプライン
ステージＦへのＡＣＣＥＰＴ信号はＬＯＷであり、従っ
て、有効であると有効でないとに拘わらず、ステージＦ
からデータは転送されない。有効および無効データがパ
イプラインステージ間において転送されることに注意さ
れたい。価値のないデータを保管する無効データは重ね
書きされ、それにより、無効データをパイプラインから
除去する。ただし、有効データは処理用または例えば、
パイプラインステージ、当該パイプラインからのデータ
を受け取るパイプラインに接続されたデバイスまたはシ
ステムのような下流のデバイスにおいて使用するために
保管されなければならないので、有効データは重ね書き
されてはならない。
【００６４】図１に示すパイプラインにおいて、ステー
ジＥは有効なデータＤ１を含み、ステージＤは有効なデ
ータＤ２を含み、ステージＢは有効なデータＤ３を含
み、そして、上流パイプラインと接続されたデバイス
（図示せず）は、当該パイプラインに転送され、そし
て、処理されるべきデータＤ４を含む。上流デバイスに
加えて、ステージＢ、Ｄ、及びＥは有効なデータを含
み、従って、これらのステージまたはデバイスからそれ
ぞれ後続するデバイスへのＶＡＬＩＤ信号はＨＩＧＨで
ある。ただし、ステージＡ、Ｃ、及びＦからのＶＡＬＩ
Ｄ信号は、これらのステージが有効なデータを含まない
ので、ＬＯＷである。
【００６５】パイプラインから下流に接続されたデバイ
スが、パイプラインからデータを受取入れる準備が整っ
ていないものと仮定する。デバイスは、対応するＡＣＣ
ＥＰＴ信号をＬＯＷにセットすることにより、この状態
をステージＦに送信する。ただし、ステージＦ自体は有
効なデータを含まず、従って、先行ステージＥからデー
タを受け入れることができる。従って、ステージＦから
ステージＥへのＡＣＣＥＰＴ信号はＨＩＧＨにセットさ
れる。
【００６６】同様に、ステージＥは有効なデータを含
み、そして、ステージＦは、このデータを受け入れる準
備が整っている。従って、有効なデータＤ１が最初にス
テージＦへ転送される限りステージＥは新しいデータを
受け入れることができる。換言すれば、ステージＦはデ
ータを下流に転送することができないが、他の全てのス
テージは、あらゆる有効なデータを重ね書き又は失うこ
となしに下流に転送できる。従って、サイクル１の終点
において、データは右へ１のステップだけ「シフトされ
る」ことが可能である。この状態をサイクル２に示す。
【００６７】図に示す例において、下流のデバイスは、
サイクル２に新しいデータを受け入れる準備がまだ整っ
ていないので、ステージＦへのＡＣＣＥＰＴ信号はまだ
ＬＯＷである。従って、ステージＦは新しいデータを受
け入れることが出来ない。理由は、そうすると、有効な
データＤ１が重ね書きされ、そして、失われるからであ
る。従って、ステージＥは同様に有効なデータＤ２を含
むので、ステージＥからステージＤへのＡＣＣＥＰＴ信
号の場合と同様に、ステージＦからステージＥへのＡＣ
ＣＥＰＴ信号はＬＯＷになる。ただし、ＡからＤまでの
全てのステージは新しいデータを受け入れることが可能
であり（これらのステージが有効なデータを含まない
か、或いは、これらのデータは、それらの有効なデータ
を下流にシフトし、そして、新しいデータを受け入れる
ことができるので）、そして、これらのステージは、そ
れぞれ対応するＡＣＣＥＰＴ信号をＨＩＧＨにセットす
ることによってこの条件を直前を先行する隣接ステージ
に送信する。
【００６８】サイクル３と行分類された期間中における
サイクル２の後のパイプラインの状態を図１に示す。一
例として、下流のデバイスがステージＦから新しいデー
タを受け入れる準備がまだ整っていないものと仮定する
（ステージＦへのＡＣＣＰＴ信号はＬＯＷである）。従
って、ステージＥ及びＦ、まだ「ブロック」されている
が、サイクル３においては、ステージＤは有効なデータ
Ｄ３受領済みであり、このステージに以前から在った無
効のデータの重ね書きが完了している。サイクル３にお
いてステージＤはデータＤ３を供給することができない
ので、このステージは新しいデータを受け入れることが
できず、従って、ステージＣへのＡＣＣＥＰＴ信号をＬ
ＯＷにセットする。ただし、ステージＡ−Ｃは新しいデ
ータを受け入れる準備が整っており、そして、対応する
ＡＣＣＥＰＴ信号をＨＩＧＨにセットすることによって
これを送信する。データＤ４はステージＡからステージ
Ｂにシフトされてしまっていることに注意されたい。
【００６９】ここで、下流のデバイスがサイクル４にお
いて新しいデータを受け入れる準備が整った状態になる
と仮定することとする。この下流デバイスは、ステージ
へのＦＡＣＣＥＰＴ信号をＨＩＧＨにセットすることに
よって、このことを、パイプラインに送信する。ステー
ジＣ−Ｆは有効なデータを含むが、これらのステージ
は、この状態で、データを下流にシフトすることが可能
であり、従って、新しいデータを受け入れることが可能
である。従って、各ステージはデータを１ステップだけ
下流にステップすることができるので、これらのステー
ジは、それぞれ対応するＡＣＣＥＰＴ信号をＨＩＧＨの
外にセットする。
【００７０】最終のパイプラインステージ（この例では
ステージＦ）へのＡＣＣＥＰＴ信号がＨＩＧＨである限
り、図１に示すパイプラインは、硬直パイプラインとし
て作動し、そして、各サイクルごとにデータを１ステッ
プだけシフトするだけである。従って、サイクル４にお
いてステージＦに含まれるデータＤ１は、サイクル５に
おいて、パイプラインから次のデバイスにシフトされ、
そして、他の全てのデータは１ステップだけ下流にシフ
トされる。
【００７１】ここで、ステージＦへのＡＣＣＥＰＴ信号
がサイクル５においてＬＯＷになると仮定する。これ
は、再度説明すれば、ステージＤ−Ｆが新しいデータを
受け入れることができず、そして、これらのステージか
ら直前の先行隣接ステージへのＡＣＣＥＰＴ信号はＬＯ
Ｗになる。従って、データＤ２、Ｄ３、及びＤ４は、下
流にシフト出来ないが、データＤ５は可能である。従っ
て、サイクル５の後のパイプラインの対応する状態はサ
イクル６として図１に示される。
【００７２】本発明の好ましい実施例に従えば、空の処
理ステージを「フィルアップ（充満）」するパイプライ
ンの能力は高度に有利である。理由は、この能力によっ
て、パイプラインの処理ステージが相互に結合から解放
されるからである。換言すれば、パイプラインステージ
のデータを受け入れる準備が整っていない場合であって
も、パイプライン全体は、停止するか、または遅延ステ
ージを待つ必要がない。そればかりでなく、１つのステ
ージが有効なデータを受け入れることができない場合
に、当該ステージは、単に、パイプライン内の時間的な
「壁」を形成するに過ぎない。この状態になっても、
「壁」の下流のステージは、パイプラインに接続された
回路に有効なデータを前進させ続けルコトサエ可能であ
り、そして、「壁」の左側のステージは、依然として、
有効なデータを受け入れ、そして、下流に向かって転送
することができる。数個のパイプラインステージが一時
的に新しいデータを受け入れることが出来ない場合、他
のステージは、正常作動を継続できる。特に、パイプラ
インは、その次のステージが新しいデータを受け入れる
準備が整っていないので前進させることの出来ない有効
なデータがステージＡにまだ含まれていない限りデータ
をその最初のステージＡに受け入れ続けることが可能で
ある。この例に示すように、１つ又は複数の処理ステー
ジかブロックされた状態においても、データは、パイプ
ライン、及びステージの間に転送可能である。
【００７３】図１に示す実施例において、種々のパイプ
ラインステージが、それらの直後に隣接するステージか
ら受け取るＡＣＣＥＰＴ信号を記憶しないものと仮定す
る。その代りに、下流ステージへのＡＣＣＥＰＴ信号が
ＬＯＷになると、このＬＯＷ信号は、有効なデータを含
まない最も近いパイプラインステージまで流れをさかの
ぼって伝播される。例えば、図１を参照して、ステージ
ＦへのＡＣＣＥＰＴ信号がサイクル１においてＬＯＷに
なるものと仮定する。サイクル２において、ＬＯＷ信号
は、ステージＦからステージＤに戻って伝播する。
【００７４】サイクル３において、データＤ３がステー
ジＤにラッチされている場合、ＡＣＣＥＰＴ信号は、流
れをさかのぼる方向に４つのステージをステージＣまで
伝播する。サイクル４においてステージＦへのＡＣＣＥ
ＰＴ信号がＨＩＧＨになる場合には、この信号は、流れ
に逆らってステージＣまで伝播する。換言すれば、ＡＣ
ＣＥＰＴ信号の変化は、４つのステージを通って後方に
伝播しなければならない。ただし、図１に示す実施例に
おいて、新しいデータを受け入れることができる中間ス
テージがある場合には、ＡＣＣＥＰＴ信号は、パイプラ
インの始点まで全経路を後方に伝播する必要はない。
【００７５】図１に示す実施例において、各パイプライ
ンステージは、意図的でない重ね書きを実施することな
しに、ステージ間でデータを転送可能にするためには、
依然として、個別の入力、及び出力データラッチを必要
とする。更に、図１に示すパイプラインは「圧縮」可能
であるが、下流パイプラインステージがブロックされる
場合、即ち、これらのステージが含むデータをこれらの
ステージが供給できない場合、パイプラインは、有効な
データを含むステージの間に有効なデータを含まないス
テージを提供するために、「膨張」しない。そうではな
くて、圧縮する能力は、第１のパイプラインステージに
有効なデータが所在しない期間に相当するサイクルに依
存する。
【００７６】例えば、サイクル４において、ステージＦ
へのＡＣＣＥＰＴ信号がＬＯＷのままであり、そして、
有効なデータによってパイプラインステージＡ及び３が
満たされた場合、有効なデータがステージＡに所在し続
ける限り、パイプラインは、それ以上圧縮不可能であ
り、そして、有効な入力データは失われることがある。
それにも拘わらず、図１に示すパイプラインは、データ
が失われる危険を軽減する。理由は、有効なデータを含
まないパイプラインステージがある限り当該パイプライ
ンは圧縮可能であることに因る。
【００７７】論理的方法において圧縮および膨張の両者
共に可能であり、そして、ＡＣＣＥＰＴ信号の伝播を最
も近い先行ステージまに制限する回路を有するパイプラ
インの他の実施例を図２、図３に示す。この実施例を実
現するための回路について以下に詳しく説明及び図説す
るが、図２、図３は、この実施例の作動原理を図説する
ために役立つ。
【００７８】比較を容易にするために、図２、図３に示
すパイプライン実施例への入力データ及びＡＣＣＥＰＴ
信号は、図１に示すパイプライン実施例の場合と同じで
ある。従って、ステージＥ、Ｄ、及びＢは、それぞれ、
有効なデータＤ１、Ｄ２、及びＤ３を有する。ステージ
ＦへのＡＣＣＥＰＴ信号はＬＯＷであり、データＤ４
は、開始パイプラインステージＡに供給される。図２、
図３には、各近隣の一対のパイプラインステージの各隣
接する対になったステージを接続する３本の線が示され
る。バスであっても差し支えない最上位置の線はデータ
ラインである。中央の線はＶＡＬＩＤ信号がこれを通っ
て転送されラインであり、最下位の線は、これを通って
ＡＣＣＥＰＴ信号が転送されるラインである。更に、以
前の場合と同様に、ステージＦへのＡＣＣＥＰＴ信号
は、サイクル４中を除き、ＬＯＷのままである。更に、
サイクル４において、付加的データＤ５がパイプライン
に供給される。
【００７９】図２、図３において、各パイプラインステ
ージは、このパイプラインの実施例における各ステージ
が一次および第２データ記憶エレメントを含むことを図
説するために２つの半分部分に分割された１つのブロッ
クとして表される。図２、図３において、一次データ記
憶装置は、各ステージの右半分として示される。ただ
し、この記述は説明のみ目的とするものであり、このよ
うに制限されることを意図したものではないことを理解
されたい。
【００８０】図２、図３に示すように、ステージへのＡ
ＣＣＥＰＴ信号がＨＩＧＨである限り、データは、任意
の所定サイクル期間中に、当該ステージの一次記憶エレ
メントから、その次のステージの二次記憶装置エレメン
トに転送される。従って、ステージＦへのＡＣＣＥＰＴ
信号はＬＯＷであるが、全ての他のステージへのＡＣＣ
ＥＰＴ信号はＨＩＧＨであり、その結果、データＤ１、
Ｄ２、及びＤ３はサイクル２において１つのステージだ
け前方にシフトされ、そして、データＤ４は、第１のス
テージＡにシフトされる。
【００８１】この点までは、図２、図３に示すパイプラ
イン実施例は、図１に示すパイプライン実施例と同様の
方法において作動する。ただし、ステージＦへのＡＣＣ
ＥＰＴ信号がＬＯＷであってもステージＦからステージ
ＥへののＡＣＣＥＰＴ信号はＨＩＧＨである。以下に説
明するように、二次記憶装置エレメントがあるために、
ＬＯＷ ＡＣＣＥＰＴ信号にとって、ステージＦを越え
て上流まで伝播することは必要ではない。更に、ステー
ジＥへのＡＣＣＥＰＴ信号をＨＩＧＨのままに残すこと
によって、ステージＦ信号は、新しいデータを受け入れ
る準備が整っていることを送信する。ステージＦは、サ
イクル３において、その一次記憶エレメント内のデータ
Ｄ１を下流に転送することは出来ない（ステージＦへの
ＡＣＣＥＰＴ信号はＬＯＷである）ので、従って、ステ
ージＥは、データＤ２を、ステージＦの二次記憶エレメ
ントに転送する。ステージＦの一次および二次両記憶装
置エレメントは、この状態において、供給できない有効
なデータを含むので、ステージＦからステージＥへのＡ
ＣＣＥＰＴ信号はＬＯＷにセットされる。従って、これ
は、ＬＯＷ ＡＣＣＥＰＴ信号が、サイクル２に対して
ただ１ステージだけ後方に伝播することを表し、この場
合、このＡＣＣＥＰＴ信号は、図１に示す実施例におけ
るステージＣまでの全行程を後方に伝播されていなけれ
ばならない。ステージＡ−Ｅは、それらのデータを供給
できるので、当該ステージからそれらの直前隣接ステー
ジへのＡＣＣＥＰＴ信号がＨＩＧＨにセットされる。従
って、データＤ３及びＤ４は右へステージ１つだけシフ
トされる。その結果、サイクル４において、データは、
それぞれステージＥ及びステージＣの一次データ記憶エ
レメントにロードされる。ステージＥは、この段階にお
いて、その一次記憶エレメント内に有効なデータＤ３を
含んでいるが、その二次記憶装置エレメントは、一切の
有効なデータを重ね書きする危険なしに、他のデータを
記憶するために、依然として、使用できる。
【００８２】ここにおいて、以前の場合と同様に、ステ
ージＦへのＡＣＣＥＰＴ信号が、サイクル４においてＨ
ＩＧＨになると仮定する。このことは、パイプラインが
データを供給する下流のデバイスがパイプラインからデ
ータを受け入れる準備が整っていることを示す。ただ
し、ステージＦのＡＣＣＥＰＴ信号はＬＯＷにセットさ
れているので、ステージＦが新しいデータを受け入れる
準備ができていないことをＥステージに示す。各サイク
ル期間におけるＡＣＣＥＰＴ信号は、次のサイクルにお
てが何が起きるか、即ち、データが供給されるか（ＡＣ
ＣＥＰＴ ＨＩＧＨ）どうか、或いは、データが所定の
場所に残らなければならないか（ＡＣＣＥＰＴ ＬＯ
Ｗ）どうか、を示すことを考察されたい。従って、サイ
クル４からサイクル５までの間に、データＤ１がステー
ジＦからその次のデバイスまで供給され、データＤ２が
ステージＦの二次記憶装置から一次記憶装置までシフト
されるが、しかし、ステージＥにおけるデータＤ３はス
テージＦへ転送されない。その次のステージのＡＣＣＥ
ＰＴ信号はＨＩＧＨであるので、データＤ４及びＤ５は
通常通り、次のパイプラインステージに転送されること
が可能である。
【００８３】サイクル４及びサイクル５におけるパイプ
ラインの状態を比較することにより、二次記憶装置エレ
メントを装備することによって、図２、図３に示された
パイプライン実施例が膨張可能となること、即ち、デー
タ記憶エレメントを、その中に有効なデータが前進でき
るように解放することが分かる。例えば、これらのデー
タブロックのデータは、ステージＦへのＡＣＣＥＰＴ信
号がＨＩＧＨになるまで転送出来ないので、サイクル４
において、データブロックＤ１、Ｄ２、及びＤ３は「固
体の壁」を形成する。ただし、この信号が一旦ＨＩＧＨ
になれば、データＤ１はパイプラインからシフトされ、
データＤ２はステージＦの一次記憶エレメント内にシフ
トされ、そして、その次のデバイスがデータＤ２を受け
取ることが出来ず、そして、パイプラインがも一度「圧
縮」しなければならない場合、ステージＦの二次記憶装
置エレメントは自由になって新しいデータを受け入れる
ことができる状態になる。これをサイクル６に示す。こ
のサイクルの期間中に、データＤ３は、ステージＦの二
次記憶装置エレメント内にシフトされ、そして、データ
Ｄ４は、通常通り、ステージＤからステージＥに供給さ
れる。
【００８４】図４、図５、図６、図７は、パイプライン
の好ましい実施例を全体的に示す。この好ましい実施例
は、位相がφ０およびφ１の２相非重複クロックを用い
て、図２、図３に示す構造を実現する。２相クロックが
好ましいが、本発明の様々な実施例を、２相以上のクロ
ックを用いてドライブすることも可能であることを理解
されたい。
【００８５】図４、図５、図６、図７に示すように、各
パイプラインステージは、一次および二次記憶装置エレ
メントを示す２つの個別ボックスを持つものとして図示
される。更に、ＶＡＬＩＤ信号及びデータラインは、以
前の場合と同様に、様々なパイプラインステージを接続
するが、説明を容易にするために、図４、図５、図６、
図７にはＡＣＣＥＰＴ信号のみを示す。或るＡＣＣＥＰ
Ｔ信号の１つのクロック位相中における状態の変化は、
ＬＯＷからＨＩＣＨへの変化は上向き矢印を用いて図
４、図５、図６、図７に示される。同様に、ＨＩＧＨか
らＬＯＷへの変化は、下向き矢印で示される。１つの記
憶エレメントからもう１つの記憶エレメント一方へのデ
ータの転送は、大きい開いた矢印によって示される。任
意の所定ステージの一次或いは二次記憶エレメントから
のＶＡＬＩＤ信号は、記憶エレメントが有効なデータを
含む場合には必ずＨＩＧＨであるものと仮定される。
【００８６】図４、図５、図６、図７において、各サイ
クルは、非重複クロック位相φ０及びφ１の１つの全周
期で構成されるものとして示される。以下に更に詳細に
説明されるように、データは、クロックサイクルφ１の
期間中に、二次記憶エレメント（各ステージにおける左
のボックスとして示す）から一次記憶エレメント（各ス
テージにおける右のボックスとして示す）に転送され、
他方において、データは、クロックサイクルφ０の期間
中に、１つのステージの二次記憶エレメントからソノ次
のステージの一次記憶エレメントに転送される。同様
に、図４、図５、図６、図７は、各ステージにおける一
次および二次記憶エレメントは、ＡＣＣＥＰＴ信号がス
テージからステージへ供給されると同じ方法においてＡ
ＣＣＥＰＴ信号を供給するように内部受入れラインを経
てさらに接続されることを示す。このようにして、二次
記憶エレメントは、そのデータを一次記憶エレメントに
いつ供給出来るかを知るはずである。
【００８７】図４、図５、図６、図７は、サイクル１の
φ１位相を示す。このサイク中に、それぞれステージ
Ｅ、Ｄ、及びＢの二次記憶エレメントに既にシフトされ
ているデータＤ１、Ｄ２、及びＤ３はそれぞれのステー
ジの一次記憶エレメントにシフトされる。従って、サイ
クル１のφ０位相中における、パイプラインのコンフィ
ギュレーションは、図２のサイクル１の場合と同じであ
る。以前と同様に、ステージＦへのＡＣＣＥＰＴ信号は
ＬＯＷであるものと仮定される。ただし、図４、図５、
図６、図７に示すように、ステージＦの一次記憶エレメ
ントへのＡＣＣＥＰＴ信号はＬＯＷであるが、 この記
憶エレメントは有効なデータを含まないので、この記憶
エレメントはＡＣＣＥＰＴ信号をその二次記憶エレメン
ト内にＨＩＧＨにセットする。
【００８８】ステージＦの二次記憶エレメントは有効な
データを含まないので、ＡＣＣＥＰＴ信号は、ステージ
Ｆの二次記憶エレメントからステージＥの一次記憶エレ
メントへの中に同じくＨＩＧＨにセットされる。以前と
同様に、ステージＦの一次記憶エレメントはデータを受
け入れることができるので、全ての上流一次および二次
記憶エレメントにおけるデータは、一切のデータが重ね
書きさっれることなしに、下流にシフト可能である。１
つのステージからその次のステージまでのデータのシフ
トは、サイクル２における次のφ０位相期間中に行われ
る。例えば、ステージＥの一次記憶エレメントに含まれ
る有効なデータＤ１は、ステージＦの二次記憶エレメン
トにシフトされ、データＤ４はパイプライン内、即ち、
ステージＡの二次記憶エレメント内にシフトされる、等
々。
【００８９】ステージＦの一次記憶エレメントは、サイ
クル２におけるφ０位相期間中には有効なデータをまだ
含まず、従って、一次記憶エレメントからステージＦの
二次記憶エレメントへのＡＣＣＥＰＴ信号はＨＩＧＨの
ままである。従って、サイクル２におけるφ０位相期間
中、データは、更に１ステップだけ右へ、即ち、各ステ
ージ内の二次記憶エレメントから一次記憶エレメントま
でシフト可能である。ただし、有効なデータが、一度、
ステージＦの一次記憶エレメントにロードされ、下流デ
バイスからのステージＦへのＡＣＣＥＰＴがまだＬＯＷ
である場合には、有効なデータＤ１を重ね書きおよび破
壊することなしに、ステージＦの二次記憶エレメントか
らデータをシフトすることは出来ない。従って、一次記
憶エレメントからステージＦの二次記憶エレメントへの
ＡＣＣＥＰＴ信号はＬＯＷになる。ただし、二次記憶装
置は有効なデータを含まず、そして、そのＡＣＣＥＰＴ
信号出力はＨＩＧＨであったので、データＤ２は、ステ
ージＦの二次憶装置にまだシフト可能である。
【００９０】サイクル３のφ１位相期間中は、データは
それより前の全てのステージ内においてシフト可能であ
るが、データＤ２をステージＦの一次記憶エレメント内
にシフトすることは出来ない。ただし、有効なデータ
が、一旦、二次記憶エレメント内にロードされると、ス
テージＦはこのデータを供給することができない。ステ
ージＦはこのイベントを、そのＡＣＣＥＰＴ信号をＬＯ
Ｗの外にセットすることにより送信する。
【００９１】ステージＦへのＡＣＣＥＰＴ信号がＬＯＷ
のままであると仮定すると、Ｆステージの上流のデータ
は、次の有効なデータブロックＤ３がステージＥの一次
記憶エレメントに到達するまで、ステージの間、及びそ
れぞれのクロック位相のステージ内においてシフトされ
ることが可能である。図に示すように、サイクル４のφ
１位相期間中にこの状態に到達する。
【００９２】サイクル５のφ位相期間中に、データＤ３
のステージＥの一次記憶エレメントへのロードが完了す
る。このデータは更にシフト不可能であるので、ステー
ジＥの一次記憶エレメントからのＡＣＣＥＰＴ信号はＬ
ＯＷにセットされる。上流データは正常にシフト可能で
ある。
【００９３】ここで、図２のサイクル５に示すように、
パイプラインの下流でに接続されたデバイスがパイプラ
インデータを受け入れることができると仮定することと
する。このデバイスは、サイクル４のφ１位相期間中に
ＡＣＣＥＰＴ信号をパイプラインステージＦ内にＨＩＧ
Ｈにセットすることによってこのイベントを送信する。
ここにおいて、ステージＦの一次記憶エレメントはデー
タを右にシフトし、そして、ステージＦの一次記憶エレ
メントは、同様に、新しいデータを受け入れることが可
能である。従って、データＤ１は、サイクル５のφ１位
相期間中にシフトされたので、ステージＦの一次記憶エ
レメントは、セーブされなければならないデータを既に
含んでいない。従って、サイクル５のφ１位相期間中
に、データＤ２は、ステージＦ内において、二次記憶エ
レメントから一次記憶エレメントへシフトされる。ステ
ージＦの二次記憶エレメントは、ＡＣＣＥＰＴ信号をス
テージＥの一次記憶エレメント内にＨＩＧＨにセットす
ることによって新しいデータ及び信号を受け入れること
ができる。１つのステージ内における、即ち、その二次
からその一次記憶エレメントへのデータの転送期間中
に、両組の記憶エレメントは同じデータを含むが、二次
記憶エレメント内のデータは一次記憶エレメント内に同
様に保持されるので、二次記憶エレメント内のこのデー
タは、データ損失なしに、重ね書き可能である。１つの
ステージの一次記憶エレメントからその次のステージの
二次記憶エレメントへのデータ転送に関しても同様に真
である。
【００９４】ここにおいて、サイクル５のφ１相期間
中、それステージＦの一次記憶エレメントへのＡＣＣＥ
ＰＴ信号がＬＯＷになるものと仮定する。これは、ステ
ージＦがパイプラインからデータＤ２を転送移すること
ができないことを意味する。従って、ステージＦは、有
効なデータＤ２の重ね書きを防止するために、その二次
記憶エレメントからその一時記憶エレメントへのＡＣＣ
ＥＰＴ信号をＬＯＷにセットする。ただし、ステージＦ
の二次記憶エレメントに記憶されたデータＤ２は、損失
なしに重ね書きされることは不可能であり、そして、そ
の結果、データＤ３は、サイクル６のφ０相期間中にス
テージＦの二次記憶エレメント内に転送される。データ
Ｄ４及びＤ５は、正常状態として下流にシフトされるこ
とは出来ない。有効なデータＤ３が、データＤ２と共に
一度ステージＦに記憶されると、ステージＦの一次記憶
エレメントへのＡＣＣＥＰＴ信号がＬＯＷである限り、
あらゆる二次記憶エレメントは新しいデータを受け入れ
ることが出来ず、そして、二次記憶エレメントは、ステ
ージＥへのＡＣＣＥＰＴ信号をＬＯＷにセットすること
によってこれを送信する。
【００９５】下流のデバイスからパイプラインへのＡＣ
ＣＥＰＴ信号がＬＯＷからＨＩＧＨへ、あるいは、その
逆に変化する場合、この変化は、パイプライン内におい
て、直前を先行する記憶エレメントより更に上流まで伝
播してはならない（同一ステージ内か、或いは、先行パ
イプラインステージ内）。更に、この変化は、当該パイ
プライン内において、クロック位相につき１つの記憶エ
レメントブロックだけ上流に伝播する。
【００９６】この例に説明されるように、図４、図５、
図６、図７に示すパイプライン構造における「１つのス
テージ」のコンセプトは、ある程度知覚に関わる問題で
ある。データがステージの間に所在する場合には、当該
データは、ステージ内において（二次記憶エレメントか
ら一次記憶エレメントまで）転送され（上流ステージの
一次記憶エレメントから隣接下流ステージの二次記憶エ
レメントへ）されるので、１つのステージは、図４、図
５、図６、図７に示す場合の代わりに、「二次記憶エレ
メント」によって後続される「一次」記憶エレメントか
ら成ると考えて差し支えない。従って、「一次」および
「二次」記憶エレメントのコンセプトは、殆どラベリン
グの問題である。図４、図５、図６、図７において、デ
ータが１つのステージからその次のステージ又はデバイ
スに転送される場合に、一次記憶エレメントは、それか
らデータが取り出されるエレメントであり、そして、
「二次」記憶エレメントは、同一ステージに対して「入
力」記憶エレメントであり得るので、「一次」記憶エレ
メントは、「出力」記憶エレメントとして参照すること
も出来る。
【００９７】図１、図３に示すように、前述の実施例に
ついて説明する場合、ＡＣＣＥＰＴ及びＶＡＬＩＤ信号
の制御の下でのデータの転送についてのみ言及した。更
に、各パイプラインステージの内部記憶エレメント間で
供給する以前に、或いは、その次のパイプラインステー
ジに供給する以前に、各パイプラインステージは、それ
が任意に受け取ったデータも同様に処理することが可能
であることを理解されたい。従って、更に図４、図５、
図６、図７をも一度参照して、パイプラインステージは
入力及び出力記憶エレメントを含み、そして、その記憶
エレメントに記憶されたデータを任意に処理するパイプ
ラインの一部として定義できる。
【００９８】更に、パイプラインステージＦから下流の
「デバイス」は、ある種の他のタイプのハードウェア構
造である必要はなく、むしろ、他のパイプラインそのも
の又はその部分であっても差し支えない。以下に説明す
るように、パイプラインステージは、下流の記憶エレメ
ントの全てが有効なデータで満たされた場合のみなら
ず、ステージがそのデータの処理を終了するために複数
のクロック位相を必要とする場合にも、そのＡＣＣＥＰ
Ｔ信号をＬＯＷにセットすることができる。これは、パ
イプラインステージがその記憶エレメントの１つ又は両
方内に有効なデータを作る場合にも、同様に起こり得
る。換言すれば、ステージにとって、直ぐ下流の記憶エ
レメントが、供給不可能な有効なデータを含むか否かに
基づいてＡＣＣＥＰＴ信号を単に供給することは必要で
ない。むしろ、ＡＣＣＥＰＴ信号自体も、隣接記憶エレ
メント間のデータ用通路を制御するために、当該ステー
ジ内において、或いは、当該ステージにとって外部の回
路によって、変更可能である。ＶＡＬＩＤ信号は、類似
の方法において同様に処理可能である。
【００９９】２線インターフェース（ＶＡＬＩＤ及びＡ
ＣＣＥＰＴ信号の各々に対してそれぞれ１本のワイヤ）
の大きな利点は、パイプラインをその開始ステージまで
全経路を後方に向かって伝播するために必要な制御信号
なしで、パイプラインを制御する能力を持つことであ
る。図１のサイクル３を再度参照することとし、例え
ば、ステージＦは、データを受け入れることができない
ことをステージＥに「告げ」るが、ステージＥはステー
ジＤに告げ、そして、ステージＤはステージＣに告げ
る。実際問題として、含まれる有効なデータよりも多く
のステージが有る場合には、この信号がパイプラインに
沿って更に遠くまで後方に伝播する可能性がある。図
４、図５、図６、図７に示す実施例、サイクル３におい
て、ＬＯＷ ＡＣＣＥＰＴ信号は、ステージＥより上流
には一切伝播せず、その一次記憶エレメントまでにとど
まる。
【０１００】以下に説明するように、この実施例は、当
該設計を実現するために必要なシリコン部分に特に添付
することなしに、この融通性を達成することができる。
一般に、データ記憶のために使われるパイプラインにお
ける各ラッチは、余分にトランジスタ１つだけを必要と
する（極めて能率的にシリコンに適合する）。更に、各
半ステージにおいてデータラッチと関連するＡＣＣＥＰ
Ｔ及びＶＡＬＩＤ信号を処理するために、余分に２つの
ラッチ及び少数のゲートを追加することが好ましい。
【０１０１】図４、図５、図６、図７に示すようにステ
ージを実現するハードウェア構造を図８に示す。
【０１０２】説明するための一例に過ぎないが、（オプ
ションとしての組合わせ論理回路においてそれ以上の操
作を行うか、又は、行うことなしに）パイプラインを通
って並列に８ビットデータを転送するものと仮定する。
ただし、本発明を実現するためには、１ビットデータ又
は８ビット未満のデータのいずれかを用いることができ
ることを理解されたい。更に、本実施例に従った２線イ
ンターフェースは、あらゆる幅のデータバスと共に使用
することに適しており、そして、データバスの幅は、特
定アプリケーションの必要性に応じて、ステージ毎に異
なることもあり得る。この実施例に従ったインターフェ
ースは、アナログ信号を処理するためにも使用できる。
【０１０３】既に検討したように、これとは別の従来の
タイミング配置を使用可能であるが、インターフェース
は、２相非重複クロックによって制御されることが好ま
しい。図８〜図１６において、これらのクロック位相信
号は、ＰＨ０及びＰＨ１として参照される。図８におい
て、各クロック位相信号用に１本のラインを示す。
【０１０４】入力データは、マルチビットデータバスＩ
Ｎデータを介してパイプラインステージに入力され、そ
して、出力データバスＯＵＴデータを介してその次のパ
イプラインステージ、或いは、その次の受信回路へ転送
される。入力データは、先ず、集合的にＬＤＩＮとして
参照され上記の二次記憶エレメントを構成する一連の入
力ラッチ（各入力データ信号にたいして１つ）に以下に
示す方法によってロードされる。
【０１０５】図に示す本実施例の例において、全てのラ
ッチのＱ出力は、それらのＤ入力をフォローする、即
ち、クロック入力がＨＩＧＨである場合、即ち、論理
「１」レベルにおいて全てのラッチのＱ出力がロードさ
れる。更に、Ｑ出力は、それらの最後の値を保持する。
換言すれば、Ｑ出力は、それらの対応するクロック信号
の降下落端で「ラッチ」される。
【０１０６】各ラッチは、そのクロックに対して、１つ
又は２つの非重複クロック信号ＰＨ０又はＰＨ１（図
９、図１０に示すように）、又は、これらのクロック信
号ＰＨ０、ＰＨ１のうちの１つ、及び１つの論理信号の
理的ＡＮＤ組合わせを持つ。ただし、本発明は、ラッチ
動作の適切なタイミングを保証するために従来の方法が
適用される限り、クロック信号の上昇端でラッチ作動す
るラッチ、或いは、他の既知のラッチ用配置を提供する
ことによって同程度に良好に作動する。
【０１０７】入力データラッチＬＤＩＮからの出力デー
タは、任意かつオプションとしての組み合わせ論理回路
Ｂ１を経て供給し、この組み合わせ論理回路は、入力ラ
ッチＬＤＩＮからの出力データを中間データに変換する
ために提供されることもあり、次に、この中間データは
後で出力データラッチＬＤＯＵＴにロードされ、この出
力データラッチは上記の一次記憶エレメントから成る。
【０１０８】出力データラッチＬＤＯＵＴからの出力
は、ＯＵＴデータとしてその次のデバイスまで下流方向
に供給される以前に任意かつオプションとしての組み合
わせ論理回路Ｂ２を経て同様に供給することが可能であ
る。その次のデバイスとは、他のパイプラインステー
ジ、或いは、パイプラインに接続された他のデバイスで
あっても差し支えない。
【０１０９】本発明の実現において、パイプラインの各
ステージは、同様に、妥当性検査入力ラッチＬＶＩＮ、
妥当性検査出力ラッチＬＶＯＵＴ、受入れ入力ラッチＬ
ＡＩＮ、及び受入れ出力ラッチＬＡＯＵＴを含む。これ
らの４つのラッチの各々は、簡単な単一ステージラッチ
であることが好ましい。ラッチＵ／ＩＮ、ＬＶＯＵＴ、
ＬＡＩＮ、及びＬＡＯＵＴからの出力は、それぞれ、Ｑ
ＶＩＮ、ＱＶＯＵＴ、ＱＡＩＮ、ＱＡＯＵＴである。妥
当性検査入力ラッチからの出力信号ＱＶＩＮは、入力と
して直接、或は、中間論理デバイス又は信号を変更する
回路を経て妥当性検査出力ラッチＬＶＯＵＴへ接続され
る。
【０１１０】同様に、所定のステージの出力妥当性検査
信号ＱＶＯＵＴは、その次のステージの妥当性検査入力
ラッチＱＶＩＮの入力へ、直接、又は、中間デバイス又
は論理回路を経て接続しても差し支えない。この場合の
デバイスは、妥当性検査信号を変更するデバイスであっ
ても差し支えない。この出力ＱＶＩＮは、同様に、論理
ゲート（以下に説明する）に接続され、この論理ゲート
の出力は、受入れ入力ラッチＬＡＩＮの入力に接続され
る。受入れ出力ラッチＬＡＯＵＴからの出力ＱＡＯＵＴ
は、任意に他の論理ゲートを経て類似の論理ゲート（以
下に説明する）に接続される。
【０１１１】図８に示すように、出力妥当性検査信号Ｑ
ＶＯＵＴは、後続するステージによってＩＮ ＶＡＬＩ
Ｄ信号として受け取られることの出来るＯＵＴ ＶＡＬ
ＩＤを形成するか、或いは、単にパイプラインに接続さ
れる後続回路に有効なデータを指示する。その次の回路
またはステージのデータ受け入れ準備は、信号ＯＵＴＡ
ＣＣＥＰＴとして各ステージに指示され、この信号は、
好ましくは以下に説明する論理回路を経て、受入れ出力
ラッチＬＡＯＵＴに入力として接続される。同様に、受
入れ出力ラッチＬＡＯＵＴの出力ＱＡＵＴは、好ましく
は以下に説明する論理回路を経て、受入れ入力ラッチＬ
ＡＩＮに入力として接続される。
【０１１２】本発明を実現する際に、妥当性検査ラッチ
ＬＶＩＮからの出力信号ＱＶＩＮ、ＱＶＯＵＴは、それ
ぞれ、受入れラッチＬＡＩＵ、ＬＡＯＵＴへの入力を形
成するために、受入れ信号ＱＡＯＵＴ、ＯＵＴ ＡＣＣ
ＥＰＴ１とそれぞれ組合わされる。図８に示す実施例に
おいて、これらの入力信号は、それぞれの受入れ出力信
号ＱＡＯＵＴ、ＯＵＴ ＡＣＣＥＰＴの論理的逆とし
て、それぞれの妥当性検査信号ＱＶＩＮ、ＱＶＯＵＴの
論理ＮＡＮＤ組み合わせとして形成される。従来の論理
ゲートＮＡＮＤ１、及びＵＡＮＤ２は、ＮＡＮＤ動作を
実施し、そして、インバータＩＮＶ１、ＩＮＶ２は、そ
れぞれの受入れ信号の論理的逆を形成する。 デジタル
設計技術において周知であるように、ＮＡＮＤゲートの
任意又は全ての入力信号が論理「０」状態にある場合、
ＮＡＮＤゲートからの出力は論理「１」である。従っ
て、ＮＡＮＤゲートの全ての入力が論理「１」状態にあ
る場合に限り、ＮＡＮＤゲートからの出力は論理「０」
である。当該技術分野において同様に周知であるよう
に、例えばＩＮＶ１のようなデジタルインバータの出力
は、その入力信号が「０」である場合に、論理「１」で
あり、そして、その入力信号が「１」である場合に
「０」である。
【０１１３】従って、「ＮＯＴ」が２進反転を示す場合
には、ＮＡＮＤゲートＮＡＮＤ１への入力は、ＱＶＩ
Ｎ、及びＮＯＴ（ＱＡＯＵＴ）である。既知の技術を用
いて、受入れラッチＬＡＩＮへの入力は、次のとおりに
分解できる。
【０１１４】ＮＡＮＤ（ＱＶＩＮ，ＮＯＴ（ＱＡＯＵ
Ｔ））＝ＮＯＴ（ＱＶＩＮ）ＯＲ ＱＡＱＵＴ換言すれ
ば、信号ＱＶＩＮは「０」であるか、或いは、信号ＱＡ
ＱＵＴが「１」であるか、或は、両方の場合に、インバ
ータＩＮＶ１、及びＮＡＮＤゲートＮＡＮＤ１の組み合
わせは論理「１」である。従って、ゲートＮＡＮＤ１及
びインバータＩＮＶ１は、その入力の１つが受入れラッ
チＬＡＯＵＴのＱＡＯＵＴ出力に直接結合され、いま１
つの入力が妥当性検査入力ラッチＬＶＩＮの出力信号Ｑ
ＶＩＮの反転に結合されている１つの単一ＯＲゲートに
よって実現可能である。
【０１１５】同様に、デジタル設計技術において周知で
あるように、妥当性検査及び受入れラッチとしての使用
に適する多くのラッチは、２つの出力Ｑ、及びＮＯＴ
（Ｑ）、すなわち、Ｑ、及びその論理的逆を持つことが
できる。従って、この種のラッチを選定した場合には、
ＯＰゲート（従って）への１つの入力は、妥当性検査ラ
ッチＬＶＩＮのＮＯＴ（Ｑ）出力に直接結合されること
が可能である。ゲートＮＡＮＤ１及びインバータＩＮＶ
１は、周知の従来の技術を用いて実現することが出来
る。ただし、使用されるラッチのアーキテクチャに応じ
て、出力を反転することのないラッチを使用し、そし
て、その代りにゲートＮＡＮＤ１、及びインバータＩＮ
Ｖ１を提供することが更に効率的である場合もあり得
る。これら両者は、同様に、シリコンデバイスにおいて
能率的に実現可能である。従って、Ｑ信号、及び／又
は、その論理的逆を生成するために任意の既知の配置を
使用することができる。
【０１１６】双方のクロック信号（出力側におけるＰＨ
０、及び入力側におけるＰＨ１）及び同じ側の受入れラ
ッチからの出力が論理「１」である場合、データ、及び
妥当性検査ラッチＬＤＩＮ、ＬＤＯＵＴ、ＬＶＩＮ、及
びＬＶＯＵＴは、それらのそれぞれのデータ入力をロー
ドする。従って、クロック信号（入力ラッチＬＤＩＮ及
びＬＶＩＮに対するＰＨ０）、及びそれぞれの受入れラ
ッチ（この場合のＬＡＩＮ）の出力は、論理的ＡＮＤの
方法に使用され、そして、それらが双方共に論理「１」
である場合に限り、データはロードされる。
【０１１７】例えば、ラッチのＣＭＯＳ実現ような特定
のアプリケーションにおいて、ラッチのローディング
（図に示すＣＫ、または作動化「入力」を経て）を制御
する論理的ＡＮＤ演算は、それぞれの作動化入力信号
（例えば、ラッチＬＶＩＮ、及びＬＤＩＮのためのＰＨ
０、及びＱＡＩＮ）をラッチの入力ラインに直列接続さ
れたＭＯＳトランジスタへのゲートに接続することによ
り従来の方法において容易に実現可能である。従って、
実際の論理ＡＮＤゲートを提供することが必要であり、
これによって、高速アプリケーションにおける伝播遅延
に起因するタイミングの問題を引き起こす可能性があ
る。従って、図に示すＡＮＤゲートは、様々なラッチの
作動化信号を生成するために実施されるべき論理関数を
指示するに過ぎない。
【０１１８】従って、ＰＨ０及びＱＡＩＮが双方共に
「１」である場合に限りデータラッチＬＤＩＮは入力デ
ータをロードする。このデータラッチは、これら２つの
信号のどちらかが「０」になる場合に、このデータをラ
ッチする。
【０１１９】パイプラインステージの入力（および出
力）側におけるデータ及び妥当性検査ラッチをクロック
するためにはクロック位相信号ＰＨ０またはＰＨ１の１
つだけが用いられるが、もう一方のクロック位相信号
は、同じ側における受入れラッチをクロックするために
直接用いられる。換言すれば、パイプラインステージの
いずれかの側（入力、または出力）の受入れラッチは、
同じ側のデータ及び妥当性検査ラッチを用いて、その
「位相外れ」をクロックされることが好ましい。例え
ば、ＰＨ０は、データラッチＬＤＩＮ及び妥当性検査ラ
ッチＬＶＩＮ用のクロック信号ＣＫを生成するために使
われるが、ＰＨ１は、受入れ入力ラッチをコロックする
ために用いられる。
【０１２０】２線妥当性検査及び受入れ回路によって増
補されたパイプラインの作動例として、当該回路への入
力においては、先行パイプラインステージ、或いは、伝
送デバイスのどちらからも、最初には、有効なデータは
提供されないものと仮定する。換言すれば、当該システ
ムは極めて最近リセットされたので、図に示すステージ
への妥当性検査入力信号ＩＮ ＶＡＬＩＤはまだ「１」
になっていないものと仮定する。更に、システムが最後
にリセットされた時から、数回のクロックサイクルが発
生し、そして、その結果として、当該回路は定常に到達
したものと仮定する。従って、クロックＰＨ０のその次
の正の期間中、妥当性検査ラッチＬＶＩＮからの妥当性
検査入力信号ＱＶＩＮは「０」としてロードされる。従
って、クロック信号ＰＨ１のその次の正の期間中、受入
れ入力ラッチＬＡＩＮ（ゲートＮＡＮＤ１、または他の
同等のゲートを介して）への入力は、「１」としてロー
ドされる。すなわち、データ入力ラッチＬＤＩＮにおけ
るデータは有効でないので、当該ステージは（当該ステ
ージは一切のデータ価値保管を保持しないので）、当該
ステージが入力データの受け入れ準備が整っていること
を送信する。
【０１２１】この例において、データ及び妥当性検査ラ
ッチＬＤＩＮ及びＬＶＩＮを作動可能にするために信号
ＩＮ ＡＣＣＥＰＴが用いられることに注意されたい。
この時点において、信号ＩＮ ＡＣＣＥＰＴは「１」で
あるので、これらのラッチは、従来の透過ラッチとして
効果的に作用し、その結果として、ＩＮデータバス上の
あらゆるデータは、クロック信号ＰＨＤが「１」になる
と直ちに、単に、データラッチＬＤＩＮにロードされ
る。勿論、その受入れラッチからの出力ＱＡＯＵＴが
「１」である限り、この無効データも、同様に、その次
に後続するパイプラインステージのその次のデータラッ
チＬＤＯＵＴにロードされる。
【０１２２】従って、データラッチが有効なデータを含
んでいない限り、それぞれのクロック信号のその次の正
の周期中、このラッチは、提供されるあらゆるデータを
受け入れる、即ち、「ロード」する。一方、そのような
無効のデータは、対応する受入れラッチからの受入れ信
号がそれに対してＬＯＷ（即ち、「０」）であるような
一切のステージにロードされない。更に、妥当性検査ラ
ッチへの対応するＩＮＶＡＬＩＤ（或いは、ＱＶＩＮ）
信号がローである限り、妥当性検査ラッチからの出力信
号（その次の妥当性検査ラッチへの妥当性検査入力信号
を形成する）は「０」のままである。
【０１２３】データラッチへの入力データが有効である
場合には、妥当性検査信号ＩＮ ＶＡＬＩＤが「１」ま
で上昇することによってこれを指示する。次に、対応す
る妥当性検査ラッチの出力は、各クロック位相信号のそ
の次の上昇端において「１」まで上昇する。例えば、ク
ロック位相信号ＰＨ０のその次の上昇端において、対応
するＩＮ ＶＡＬＩＤ信号がＨＩＧＨになる（すなわ
ち、「１」に上昇する）場合、ラッチＬＶＩＮの妥当性
検査入力信号ＱＶＩＮは「１」に上昇する。
【０１２４】その代りに、ここで、データ入力ラッチＬ
ＤＩＮが有効なデータを含んでいるものと仮定する。デ
ータ出力ラッチＬＤＯＵＴの新しいデータを受け入れる
準備が整っている場合には、その受入れ信号ＱＡＯＵＴ
は「１」である。この場合、クロック信号ＰＨ１のその
次の正の周期中に、データラッチＬＤＯＵＴ及び妥当性
検査ラッチＬＯＵＴは作動可能化され、そして、データ
ラッチＬＤＯＵＴは、その入力に所在するデータをロー
ドする。クロック信号は非重複性であるので、上記の動
作は、もう一方のクロック信号ＰＨ０のその次の上昇端
以前に発生する。従って、ＰＨ０のその次の上昇端にお
いて、先行データラッチ（ＬＤＩＮ）は、データ出力ラ
ッチＬＤＯＵＴが、ラッチＬＤＩＮから転送されたデー
タを安全にラッチし終わるまで、先行ステージからの新
しい入力データにおいてラッチしない。
【０１２５】従って、クロックの交互位相に基づいて作
動するので、データを受け取り可能なデータラッチ（ス
テージ内、或いは、隣接ステージ間）の全ての隣接対に
よって同じシーケンスが続けられる。未だ供給できない
有効なデータを含んでいるために、新しいデータを受け
入れる準備が整っていないあらゆるデータラッチは、Ｌ
ＯＷである出力受入れ信号（その受入れラッチＬＡから
のＱＡ出力）を持ち、そして、そのデータラッチＬＤＩ
Ｎ或いはＬＤＯＵＴはロードされない。従って、所定の
ステージ、又は、或るステージの一方の側（入力、また
は出力）の受入れ信号（受入れラッチからの出力）がＬ
ＯＷである限り、その対応するデータラッチはロードさ
れない。
【０１２６】好ましい実施例に含まれるリセット機能を
図８に示す。この図に示す例において、リセット信号Ｎ
ＯＴＲＥＳＥＴ０は、妥当性検査出力ラッチＬＶＯＵＴ
の反転リセット入力（反転は、従来通り、小さい丸によ
って示す）に接続される。周知のように、これは、リセ
ット信号ＮＯＴＲＥＳＥＴ０が「０」になるときはいつ
でも、妥当性検査ラッチＬＶＯＵＴが「０」を出力する
ように強制されることを意味する。リセット信号がロー
になる（「０」になる）場合にラッチをリセットするこ
との１つの利点は、伝送の遮断によてラッチをリセット
することである。この場合、有効な伝送が始まり、そし
て、リセット信号がＨＩＧＨになる時にはいつでも、こ
れらのラッチは「空の」状態、或いは、リセットされた
状態である。従って、リセット信号ＮＯＴＲＥＳＥＴ０
はデジタル「オン／オフ」スイッチとして作動する。従
って、この信号は、パイプラインを作動化するためには
ＨＩＧＨ値でなければならない。
【０１２７】パイプラインにおいて有効なデータを保持
するラッチの全てをリセットすることが必要ではないこ
とに注意されたい。図８に示すように、妥当性検査入力
ラッチＬＶＩＮは、リセット信号ＮＯＴＲＥＳＥＴ０に
よって直接リセットされず、間接的にリセットされる。
リセット信号ＮＯＴＲＥＳＥＴ０が「０」に降下するも
のと仮定する。受入れ出力ラッチＬＡＯＵＴ（ゲートＮ
ＡＮＤ１を経て）への入力がＨＩＧＨになると、その以
前の状態には無関係に、妥当性検査出力信号ＱＶＯＵＴ
も同様に「０」まで降下する。同様に、受入れ出力信号
ＱＡＯＵＴも「１」に上昇する。次に、このＱＡＯＵＴ
値「１」は、「１」として、妥当性検査入力信号ＱＶＩ
Ｎ状態には無関係に、受入れ入力ラッチ入力ＬＡＩＮへ
転送される。次に、受入れ入力信号ＱＡＩＮは、Ｎクロ
ック信号ＰＨ１の次の立ち上がりエッジにおいて「１」
まで上昇する。妥当性検査信号ＩＮ ＶＡＬＩＤが正し
く「０」にリセットされたと仮定すれば、妥当性検査ラ
ッチＬＶＩＮが直接リセットされていたならば、実施さ
れた時に、クロック信号ＰＨ０の次の立ち上がりエッジ
において、妥当性検査ラッチＬＶＩＮからの出力は
「０」になる。
【０１２８】この例が示すように、全ての妥当性検査ラ
ッチをリセットするためには、各ステージ（最終ステー
ジを含む）のただ１つの側においてのみ妥当性検査ラッ
チをリセットすることだけが必要である。事実、多くの
アプリケーションにおいて、他の全ての妥当性検査ラッ
チをリセットすることは必要でない。即ち、リセット信
号ＮＯＴＲＥＳＥＴ０が、クロックの双方の位相ＰＨ
０、ＰＨ１の完全な１サイクルよりも長い期間に亙って
所在することが保証可能である場合には、「自動リセッ
ト」（リセット信号の後方伝播）が、先行パイプライン
ステージにおける妥当性検査ラッチ期間に対して発生す
る。実際問題としては、少なくとも所在するパイプライ
ンステージの数と同数のクロックの双方の位相の全サイ
クル数の期間中に亙りリセット信号が保持される場合、
最終パイプラインステージにおける妥当性検査出力ラッ
チを直接リセットすることだけが必要である。
【０１２９】図９、図１０は、非重複クロック信号ＰＨ
０、ＰＨ１の間の関係、リセット信号の効果、データの
保持、及び妥当性検査および受入れ信号の種々異なる順
序に対して図８に示す実施例におけるパイプラインステ
ージの図示された２つの側、及びその間へのデータの転
送を示す。図９、図１０のタイミングダイアグラムに示
す例においては、データラッチＬＤＩＮ、ＬＤＯＵＴか
らの出力は、介在している論理ブロックＢ１、Ｂ２によ
るこれ以上の操作なしで供給されるものと仮定されてい
る。これは一例として示すものであり、制約的な意味を
もつものではない。あらゆる組み合わせ的論理構造は、
連続したパイプラインステージのデータラッチの間、又
は、１つの単一パイプラインステージの入力と出力側と
の間に含ませることが可能であることを理解されたい。
入力データに関して実際に図示されている値（例えば、
ＨＥＸデータワード「ａａ」、または「０４」）も同様
に単に図解例に過ぎない。データラッチ又は他の記憶デ
バイスが、各ビット又は入力ワードの値を収容およびラ
ッチまたは記憶可能である限り、上記のように、入力デ
ータバスの幅は任意である（そして、アナログであって
も差し支えない）。 好ましいデータ構造 ― 「トークン」 図８に示すサンプルアプリケーションにおいて、組み合
わせ論理ブロックＢ１、Ｂ２、等々を介して入力データ
を供給可能にすることからステージを除外する制御回路
が無いので、各ステージは、全ての入力データを処理す
る。更に大きい融通性を提供するために、本発明は、シ
ステム全体を通じてデータ及び制御情報を配分するため
に「トークン」が使われるようなデータ構造を有する。
各トークンは、１つまたは複数のトークンワードブロッ
クに分割された一連の２進ビットから成る。更に、ビッ
トは、次に示す３つのタイプのいずれかの１つに相当す
る、即ち、アドレスビット（Ａ）、データビット
（Ｄ）、または拡張ビット（Ｂ）である。単に例とし
て、必ずしも制約的な意味をもつことなく、データが、
１ビット拡張ビットラインを有する０ビットバスを介し
てワードとして転送されるものと仮定する。４ワードト
ークンの例を伝送順に次に示す。 第１番目のワード Ｅ Ａ Ａ Ａ Ｄ Ｄ Ｄ Ｄ Ｄ 第２番目のワード Ｅ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ 第３番目のワード Ｅ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ 第４番目のワード Ｅ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ 拡張ビットＥは、各データワードへの追加（好ましく
は）として使われることに注意されたい。更にアドレス
フィールドの長さは可変であっても差し支えなく、そし
て、第１ワードの拡張ビットの直後に伝送されることが
好ましい。
【０１３０】従って、トークンは、本発明における（２
進）デジタルデータの１つ又は複数のワードから成る。
これらのワードの各々は、好ましくは並列に順序立てて
転送される。ただし、この転送方法は必ずしも必要で
く、既知の技術を用いて直列データ転送も可能である。
例えば、動画構文解析系において、制御情報は並列に伝
送され、この場合、データは直列に伝送される。
【０１３１】例として図示するように、各トークンは、
好ましくは開始時において、トークンに含まれるデータ
のタイプを識別する１つのアドレスフィールド（Ａ‐ビ
ットのストリング）を持つ。殆どのアプリケーションに
おいて、１つの単一ワード、または１つのワードの部分
は、アドレスフィールド全体を転送するために十分であ
る。しかし、アドレスフィールド全体を受け取り、そし
て、デコードするのに充分な長さを持つ部分的なアドレ
スフィールドのある程度の表現を記憶することができる
ような対応するパイプラインステージに論理回路が含ま
れていさえすれば、前記に条件は、本発明にとって必ず
しも必要でない。
【０１３２】アドレスフィールドを伝送するためには専
用線または専用レジスタを必要としないことに注意され
たい。アドレスフィールドは、データビットを用いて伝
送されることに注意されたい。以下に説明するように、
特定のアドレスフィールドによって作動化されることが
意図されていない場合、即ち、ステージが遅延なしにト
ークンに沿って供給可能である場合には、パイプライン
ステージは減速されない。
【０１３３】アドレスフィールドに続くトークン内の残
りのデータは、トークンの使用によって制約されない。
これらのＤデータビットは、任意の値をとることが可能
であり、そして、これらのビットに付けられ意味はここ
では重要でない。即ち、データの意味は、例えば、特定
の時点に当該データがシステム内のどこに配置されてい
たかによって、変化することが可能である。アドレスフ
ィールドの後に添付されたデータビットＤの数は、必要
なだけ長くても短くても差し支えなく、そして、トーク
ンが異なれば、データワードの数が大幅に変化すること
がある。アドレスフィールド、及び拡張ビットは、パイ
プラインステージに対して、制御信号を運ぶために使わ
れる。データフィールド内のワード（Ｄビットのストリ
ング）の数は随意で差し支えないので、データフィール
ドにおいて運ばれる情報も、それに応じて変化可能であ
る。従って、以下の説明は、アドレス及び拡張ビットの
使用に向けられる。本発明において、回路内の多数のブ
ロックが、比較的簡単な構成にまとめて接続されている
場合、トークンは特に有用なデータ構造である。最もシ
ンプルなコンフィギュレーションは、例えば、その１つ
が図１に示されているような、処理ステップのパイプラ
インである。ただし、トークンの使用は、パイプライン
構造における使用にのみ制約されない。
【０１３４】各ボックスは完全なパイプラインステージ
を表すものと再度仮定する。図１のパイプラインにおい
て、データは図の左から右に流れる。データは、マシン
に入り、そして、処理ステージＡに供給する。このステ
ージはデータを修正する場合もあれば、しない場合もあ
り、そして、データをステージＢへ供給する。修正され
る場合には、複雑であることもあり、そして、一般に、
任意のステージに流入するデータアイテムの数は、流出
数と同じでない。ステージＢは、再びデータを修正し、
そして、それをステージＣに供給する、等々。この種の
設計の場合には、データにとって、反対方向に流れるこ
とは不可能である。従って、例えば、ステージＣはデー
タをステージＡに供給できない。この制約条件は、完全
に受け入れられる場合が多い。
【０１３５】一方、これら２つのブロックの間が直接接
続されていない場合であっても、ステージＡが情報をス
テージＣに伝達することができることは非常に望まし
い。ステージＡとＣの通信はステージＢをへる場合に限
られる。トークンの１つの利点は、トークンがこの種類
の通信を達成する能力を備えていることである。トーク
ンを認識しないあらゆる処理ステージは変更しないトー
クンをその次のブロックに単に供給するに過ぎない。
【０１３６】この例によれば、１つの拡張ビットは、各
トークンにおけるアドレス及びデータフィールドと共に
伝送されるので、処理ステージは、そのアドレスを復号
化しなければならないことを一切必要とせずに、トーク
ン（随意の長さであり得る）を供給することができる。
この例によれば、ＨＩＧＨ（「１」）である拡張ビット
をその中に含むあらゆるトークンには、同じトークンの
一部である後続ワードによって後続される。この後続ワ
ードも、同様に、拡張ビットを持ち、このビットは、ト
ークン内に更に別のトークンワードがあるかどうかを示
す。ステージがその拡張ビットがＬＯＷ（１つの
「０」）であるようなトークンワードに遭遇した場合に
は、そのトークンワードが当該トークンの最後ワードで
あることが分かる。従って、その次のワードは、新しい
トークンの第１のワードであると仮定される。
【０１３７】処理ステージの簡単なパイプラインは特に
有用であるが、トークンは、更に複雑なコンフィギュレ
ーションの処理エレメントに適用可能であることが分か
ることに注意されたい。更に複雑な処理エレメントの例
を次に示す。
【０１３８】本発明の場合には、「０」にセットされた
拡張ビットを与えることにより所定のトークンの最後の
ワードを送信するために、拡張ビットの状態を使用する
必要はない。好ましい実現計画への１つの代替案は、ト
ークンの最後のワードの代りにトークンの第１のワード
を示すように拡張ビットを移動させることである。これ
は、符号復号化ハードウェアを適切に改造することによ
って達成できる。
【０１３９】トークンの第１のワードでなくて最後のワ
ードを送信するために本発明の拡張ビットを用いた場合
の利点は、トークンが拡張ビットを持っているかどうか
に応じて、回路のブロックの作動様式を修正することが
有用である場合が多い。前記の論旨の例は、量子化表
（一般にはメモリーデバイス）に記憶された動画量子化
値を処理するステージを作動化するトークンである。例
えば、６４の８ビット任意２進整数を含む表である。
【０１４０】新しい量子化表をパイプラインの量子化器
ステージにロードするためには、「ＱＵＡＮＴ・テーブ
ル」トークンが量子化器に送られる。そのような場合、
例えば、トークンは、６５のトークンワードから成る。
第１のワードは、コード「ＱＵＡＮＴ・テーブル」を含
む、即ち、量子化表を作る。これには、量子化表の整数
である６４のワードが後続する。
【０１４１】動画データをコード化する場合、この種の
量子化表を伝送することが時おり必要である。この機能
を達成するために、拡張ワードなしのＱＵＡＮＴ・テー
ブルトークンを量子化器ステージに送ることが出来る。
このトークンを見て、そして、その第１のワードの拡張
ビットがＬＯＷであることに気が付いた場合、量子化器
ステージは、その量子化表を読みとり、そして、６４の
量子化表値を含むＱＵＡＮＴ・テーブルトークンを作成
することが出来る。第６４番目の量子化表の値に相当す
るＬＯＷ拡張ビットによって当該トークンの新規な終端
が示されるまで、当該拡張ビットがＨＩＧＨであり、そ
して、ＨＩＧＨ拡張ビットの状態で当該トークンが継続
するように、第１のワード（ＬＯＷであった）の拡張ビ
ットが変更される。これは、システムを通って一般的な
方法で進行し、そして、ビットの流れの中にコード化さ
れる。
【０１４２】この例を用いて説明を続けることとし、量
子化器は、ＱＵＡＮＴ・テーブルトークンの第１ワード
がその拡張ビットをセット済みであるか否かに応じて、
新規な量子化表をそれ自体のメモリーデバイスにロード
するか、或いは、その表を読みとることのどちらかが可
能である。
【０１４３】拡張ビットを使用して１つのトークン内の
第１のトークンワードか或は最後のトークンワードのど
ちらを送信するかの選定は、その中でパイプラインが使
用されるシステムに依存する。両代替案共に、本発明に
従って可能である。
【０１４４】好ましい拡張ビット案の別の代替案は、ト
ークンの開始に際して長さカウントを含むことである。
例えば、トークンが非常に長い場合、この種の装置が効
率的であることもある。例えば、所定のアプリケーショ
ンにおける一般的なトークンの長さは１０００ワードで
あるものと仮定する。図に示す拡張ビット案（各トーク
ンワード添付されたビットを持つ）を用いた場合、トー
クンは、全ての拡張ビットを含むために、１０００の付
加的ビットが必要である。ただし、２進フォームにおい
てトークンの長さをコード化するためには、僅かに１０
ビットが必要である。
【０１４５】従って、長いトークンの用途はあるが、経
験によれば、短いトークンの用途も多いことが判明して
いる。ここでは、好ましい拡張ビット案が有利である。
トークンの長さがわずかの１ワードである場合には、こ
れを送信するために、わずか１ビットが必要とされる。
ただし、カウント案には、前記の場合と同じ１０ビット
を必要とする。
【０１４６】長さカウント案の欠点を次に示す。１）短
いトークンに対して非能率的である。２）トークンに対
して最大の長さの点で制約する（１０２３ワード未満で
あれば、僅かに１０ビットでカウント可能である）３）
カウントを生成する（おそらくトークン開始時ある）以
前にトークンの長さが既知でなければならない。４）ト
ークンを扱う全ての回路ブロックは、ワードをカウント
するためのハードウェアを備える必要がある。５）カウ
ントが腐敗した場合（データ伝送エラーのために）、回
復が達成可能かどうかが明瞭でない。
【０１４７】本発明に基づく拡張ビット案の利点を次に
示す。１）未認識トークンは、拡張ビットのみを考察す
ることによって正しく供給出来るので、パイプラインス
テージは、全てのトークンを復号化する回路ブロックを
備える必要がない。２）拡張ビットの符号化は、全ての
トークンに関して同じである。３）トークンの長さに関
して限界がない。４）この計画案は、短いトークンに対
して効率的である（トークンの長さを表すためのオーバ
ーヘッドに関して）。５）エラー回復が自然に達成され
る。拡張ビットが腐敗した場合には、１つのランダムト
ークンが生成されるか「（「１」から「０」までの腐敗
した拡張ビットに関して）、或いは、トークンは失われ
る（腐食拡張ビットは「０」から「１」まで）。更に、
問題は関係するトークンに限って局部的に所在する。当
該トークンの後で、正しい動作が自動的に再開される。
【０１４８】更に、アドレスフィールドの長さが変化し
ても差し支えない。これによって、最も一般的なトーク
ンを非常に少ない数のワードに圧搾することが可能であ
るので、高度に有利である。これは、全ての処理ステー
ジが全バンド幅で連続的に作動可能であることを保証す
るので、結果的に、動画データパイプラインシステムに
おいて非常に重要である。
【０１４９】本発明に基づき、可変長さのアドレスフィ
ールドを可能にするために、ランダムデータが後続する
短いアドレスが、長めのアドレスと決して混同されない
ようにアドレスが選定される。アドレスフィールドをコ
ード化するための好ましい技術（意図したパイプライン
ステージを作動化するための「コード」としても役立
つ）は、ハフマンによって最初に開示され通称「ハフマ
ンコード」と呼ばれる周知の技術である。ただし、当該
技術分野における通常の熟練者であれば、他の符号化案
を用いても成功するであろうと言うことは理解される筈
である。
【０１５０】ハフマン符号化はデジタル設計の分野にお
いてよく理解されているが、一般的な背景を提供するた
めに次の例を示す。
【０１５１】ハフマンコードは、記号列によって構成さ
れたワードから成る（例えば本発明のようなデジタルシ
ステムの文脈においては、記号は、一般に２進数字であ
る）。コードワードの長さは可変であり、そして、ハフ
マンコードワードの特殊な性質は、短めのコードワード
を形成する記号で始まる長めのコードワードは有り得な
いようにコードワードが選択されることである。本発明
に基づけば、トークンアドレスフィールドは、既知のハ
フマン符号化技術を用いて選定されることが（必ずしも
必要ではないが）好ましい。
【０１５２】更に、本発明においては、第１のワードト
ークンの最上位ビット（ＭＳＢ）においてアドレスフィ
ールドが始まることが好ましい。（ＭＳＢに関する明示
は任意であり、そして、本案は、ＭＳＢに関する様々な
明示を収容するように修正可能である。）アドレスフィ
ールドは、より重要度の低い隣接ビットを介して継続す
る。特定のアプリケーションにおいて、トークンアドレ
スが複数のトークンワードを必要とする場合には、あら
ゆる所定のワード内の最下位のビットであるアドレスフ
ィールドは、その次のワードの最上位ビットにおいて継
続する。アドレスフィールドの最小の長さは１ビットで
ある。
【０１５３】本発明において使用されるトークンを生成
するためには、数種の既知ハードウェア構造のうちの任
意の１つを使用することが出来る。この種の構造の１つ
は、マイクロプログラムされた状態マシンである。ただ
し、既知のマイクロプロセッサ、または他のデバイスを
使用しても差し支えない。
【０１５４】本発明に基づくトークン計画案の主要な利
点は、予測されなかった必要性への適応性を備えている
ことである。例えば、新規なトークンが導入される場
合、この導入は極く少数のパイプラインステージにのみ
影響するのが一般的である。最も有り得る場合は、僅か
に２つのステージ、または回路ブロックが影響されるこ
とである。即ち、一方のブロックはまず第一にトークン
を生成し、そして、いま一方のブロック又はステージ
は、この新しいトークンを扱うために新規に設計、或い
は、修正されたものである。その他のパイプラインステ
ージは、一切改造する必要のないことに注意しされた
い。それどころか、これらのステージは、この新規なト
ークンを認識せず、従って、改造されないトークンを供
給するので、これらのステージの設計を改造することな
しに、新規なトークンを扱うことができる。
【０１５５】設計済みの既存のデバイスを、実質的に影
響されない状態にしておく能力を持つことは本発明の明
瞭な利点である。１つのチップ・セット内の幾つかの半
導体チップを、前記のチップ・セット内の前記以外の幾
つかの半導体チップを設計面において改良することによ
り、完全に影響を受けない状態にしてをくことが可能で
ある。これは、顧客およびチップメーカー両方の立場か
ら有利である。改造が、設計変更によって全てのチップ
が影響されることを意味するとしても（集積化の進歩レ
ベルが徐々に高くなり、システム内におけるチップの個
数が低下するような条件）、同じ設計を再使用できるの
で、市販されるまでに要する時間の点において、達成可
能な程度よりも優れていると言うかなりの利点が残され
る。
【０１５６】特に、２ワードアドレスを含むようにトー
クンセットを拡張することが必要となった場合に起きる
条件に注意されたい。この場合においてさえも、既存の
設計を改造することは未だ必要でない。パイプラインス
テージにおけるトークンデコーダは、この種トークンの
第１ワードを復号化することを試み、そして、第１ワー
ドがトークンを認識しないことを結論する。次に、この
トークンデコーダは、この動作を正しく実施するために
拡張ビットを用いることによって改造されたトークンを
供給する。このトークンデコーダは、第２ワードは、こ
のトークンデコーダが認識しないトークンのデータフィ
ールドの一部であると「仮定する」ので、（当該トーク
ンがアドレスビットを含むとしても）このトークンデコ
ーダは、当該トークンの第２のワードを復号化しようと
試行しない。
【０１５７】多くの場合、パイプラインステージ、また
は接続された回路ブロックはトークンを改造する。これ
は、一般に、ただし、必要条件としてではなく、トーク
ンデータフィールドを改造する形をとる。更に、特定の
データワードを除去するか、或いは、新規なデータワー
ドを付加するかいずれかの方法により、改造しようとす
るトークン内のデータワードの個数を変更するのが一般
的である。場合によっては、トークンは、トークンの流
れから完全に除去される。
【０１５８】大抵のアプリケーションにおいて、パイプ
ラインステージは、一般に、２、３のトークンを復号化
する（トークンによって作動化される）に過ぎない。即
ち、ステージは、他のトークンを認識せず、そして、他
のトークンを変更しないで供給する。非常に多くの場
合、ただ１つのトークン、即ち、データトークンワード
自体が復号化される。
【０１５９】多くのアプリケーションにおいて、特別の
ステージのオペレーションは、自体の過去のオペレーシ
ョンの結果に依存する。従って、ステージの「状態」
は、その前の状態に依存する。換言すれば、ステージ
は、記憶された状態情報に依存し、このことは、当該ス
テージが、１つ又はそれ以上前のクロックサイクルにお
けるそれ自身のヒストリに関するいくらかの情報を保持
しなければならないことを述べる他の方法である。本発
明は、この種の「状態マシン」ステージを含むパイプラ
インにおける使用、並びに、データパスにおけるラッチ
が簡単なパイプラインラッチであるようなアプリケーシ
ョンにおける使用に良く適する。
【０１６０】本発明に基づく２線インターフェースが、
この種「状態マシン」(state machine)回路に対して適
合性を有することは、発明の重要な利点である。これ
は、データパスがステートマシンによって制御されつつ
ある場合に特に真である。この場合、上記の２線インタ
ーフェース技術は、マシンの「現行状態」がパイプライ
ンにおいて制御中のデータと歩調を合わせて留まってい
ることを保証するために使用できる。
【０１６１】トークンアドレスフィールドを復号化する
ためにパイプラインステージに含まれる回路の１つの例
の簡素化された構成図を図１１に示す。この図は、「状
態マシン」の特性を持つパイプラインステージを示す。
トークンの各ワードは１つの「拡張ビット」を含み、こ
のビットは、当該トークン内にこれより多くのワードが
あればＨＩＧＨであり、或いは、これがトークンの最終
ワードであるばＬＯＷである。これがトークンの最終ワ
ードである場合には、その次の有効なデータワードは、
新規なトークンの開始であり、従って、そのアドレスは
復号化されなければならない。従って、あらゆる所定の
ワードにおけるトークンアドレスを復号化するかどうか
に関する決定は、前の拡張ビットの値を知ることに依存
する。
【０１６２】図面を簡潔にする目的だけのために、２線
インターフェース（受入れ、及び妥当性検査信号、及び
ラッチと共に）は図示しないこととし、そして、回路を
リセットすることを扱う全ての詳細については省略する
こととする。以前と同様に、８ビットデータワードは、
制約のためでなく、単なる例として仮定される。
【０１６３】この一例としてのパイプラインステージ
は、データビット及び拡張ビットを１つのパイプライン
ステージだけ遅延させる。更に、このステージは、デー
タトークンを復号化する。回路出力にデータトークンの
第１ワードが供給される時点において、信号「データＡ
ＤＤＲ」が作られ、そして、ＨＩＧＨにセットされる。
データビットは、ラッチＬＤＩＮ及びＬＤＯＵＴによっ
て遅延され、これらラッチの各々は、この例（８入力８
出力ラッチに対応する）に使われる８データビットに対
して８回繰り返される。同様に、拡張ビットは、拡張ビ
ットラッチＬＥＩＮ、及びＬＥＯＵＴによって遅延され
る。
【０１６４】この例において、ラッチＬＥＰＲＥＶは、
拡張ビットの最も最近の状態を記憶するために備えられ
る。拡張ビットの値はＬＥＩＮにロードされ、そして、
非重複クロック位相信号ＰＨ１のその次の立ち上がりエ
ッジにおいてＬＥＯＵＴにロードされる。従って、ラッ
チＬＥＯＵＴは、現行拡張ビットの値を含むが、非重複
２相クロックの後半期間中のみに限られる。ただし、ラ
ッチＬＥＰＲＥＶは、この拡張ビット値をクロック信号
ＰＨ０、即ち、拡張ビット入力ラッチＬＥＩＮを作動可
能にする同一信号のその次の立ち上がりエッジにおいて
ロードする。従って、ラッチＬＥＰＰＥＶの出力ＱＥＰ
ＲＥＶは、前のＰＨ０クロック位相の期間中、拡張ビッ
トの値を保持する。反転Ｑ出力からのデータワード出力
の５ビットにラッチＬＤＩＮの非反転ＭＤ［２］を加え
た結果は、一連の論理ゲートＮＡＮＤ１、ＮＡＮＤ２、
及びＮＯＲ１における前の拡張ビット値ＱＥＰＰＥＶと
組合わされる。これらのオペレーションについては、デ
ジタル設計技術の分野において周知である。称呼「ＮＭ
Ｄ［ｍ］」は、ミッドデータワードＭＤ［７：０］のビ
ットｍの論理的な反転を示す。既知のブール代数技術を
用いると、前の拡張ビットが「０」（ＱＰＰＥＶ＝
「０」）である場合に限りこの論理ブロック（ＮＯＲ１
からの出力）からの出力信号ＳＡはＨＩＧＨ（「１」）
であるということが示され得るそして、非反転Ｑラッチ
（オリジナルの入力ワード）ＬＤＩＮの出力におけるデ
ータワード構造は「０００００１ｘｘ」であることが分
かる。即ち、５つの高位ビットであるＭＤ［７］−ＭＤ
［３］ビットは全て「０」であり、そして、ビットＭＤ
［２］は「１」であり、そして、ゼロ‐ワン位置におけ
るビットはあらゆる任意の値を持つ。
【０１６５】従って、４つの可能なデータワードは
（「ｘｘ」の４つの順列がある）、ＳＡ、及びひいて
は、入力ＳＡがその入力に接続されているアドレス信号
ラッチＬＡＤＤＲの出力をＨＩＧＨにする。換言すれ
ば、このステージは、４つの可能な適正トークンの１つ
が供給される場合、及び前の拡張ビットがゼロであった
場合、すなわち、前のデータワードが、前の一連のトー
クンワードにおける最終ワードであって、現行トークン
ワードが現行トークンにおける第１トークンワードであ
ることを意味する場合に限り、作動化信号（データＡＤ
ＤＰ「１」）を供給する。
【０１６６】従って、ラッチＬＥＰＲＥＶからの信号Ｑ
ＰＲＥＶがＬＯＷである場合、ラッチＬＤＩＮの出力に
おける値は、新規なトークンの第１ワードである。ゲー
トＮＡＮＤ１、ＮＡＮＤ２、及びＮＯＲ１は、データト
ークン（０００００１ｘｘ）を復号化する。ただし、こ
のアドレス復号化信号ＳＡは、信号データＡＤＤＲが出
力データＯＵＴデータ、及びＯＵＴＥＸＴＮと同じタイ
ミングを持つように、ラッチＬＡＤＯＰにおいて遅延さ
れる。
【０１６７】本発明に基づく状態従属パイプラインステ
ージの別の簡単な例を図１２に示す。この例は、前の出
力拡張ビットＯＵＴＥＸＴＮの値を示すために信号ＬＡ
ＳＴＯＵＴＥＸＴＮを生成する。それぞれ現行および最
終拡張ビットラッチＬＥＯＵＴ及びＬＥＰＰＥＶへの２
つの作動可能化信号（ＣＫ入力における）のうちの１つ
の信号は、データが有効なであり、そして、受け入れら
れつつある場合に（出力妥当性検査および受入れラッチ
ＬＶＯＵＴ及びＬＡＯＵＴからのＱ出力はそれぞれＨＩ
ＧＨである）、これらのラッチがこれらのラッチに対す
る新規な値だけをロードするように、ゲートＡＮＤ１か
ら派生する。このようにして、これらの信号は有効な拡
張ビットのみを保持し、そして、有効でないデータと関
連している真でない値はこれらの信号にはロードされな
い。図１２に示す実施例において、２線有効／受入れ可
能ロジックは、下流の受入れ信号、及び妥当性検査ラッ
チＬＶＩＮ及びＬＶＯＵＴそれぞれの非反転出力から成
る入力信号を供給されるＯＲ１及びＯＲ２ゲートを含
む。これは、ラッチが反転出力を持つ場合に、図８にお
けるゲートＮＡＮＤ１／２、及びＩＮＶ１／２が置き換
え可能であるような１つの方法を示す。
【０１６８】これは、「状態従属」パイプラインステー
ジの非常に簡単な例、即ち、ただ１つの単一ビットの状
態に依存する例であるが、パイプラインステージ間にお
いてデータが実際に転送される場合に限り、状態情報を
保持する全てのラッチが更新されることは全体的に真で
ある。換言すれば、データが双方共有効であり、そし
て、その次のステージによって受け入れられつつある場
合に限られる。従って、この種のラッチが適切にリセッ
トされていることを保証するために、注意しなけばなら
ない。
【０１６９】本発明に基づいてトークンを生成および使
用することは、パイプラインを介してデータを転送する
ための周知の符号化技術よりも数々の利点を提供する。
【０１７０】第１に、既に説明したように、一般のトー
クンの効率的な表現を提供するために、トークンのアド
レスフィールドの長さは可変であっても差し支えない
（そして、例えば、ハフマン符号化を利用できる）。
【０１７１】第２に、トークンの長さについて一貫性の
ある符号化を行うことにより、所定のパイプラインステ
ージにおけるトークンデコーダ回路により当該トークン
が認識されない場合であっても、トークンの終了が（従
って、その次のトークンのスタートが）正しく処理され
ることを可能にする（簡単で非操作的な転送を含む）。
【０１７２】第３に、未認識トークンを扱うための（即
ち、変更されないままでトークンを供給するための）規
則及びハードウェア構造により１つのステージとパイプ
ライン内の最も近い隣接ステージでない下流のステージ
との間の通信を可能にする。更に、これは、既存のパイ
プラインステージの大規模な再設計を必要とすることな
くトークンセットの将来における変更を可能にするの
で、パイプラインの拡張可能性および効率的適応性を増
大する。本発明のトークンは、以上および以下において
説明されるように、２線インターフェースと共に使用し
た場合に、特に有用である。
【０１７３】図１３及び図１４に示す例としてのパイプ
ラインステージの機能について次に説明する。ステージ
が予定されたトークン（この例においてデータトークン
と称する）を処理しつつある場合に、当該ステージは、
このトークンにおけるデータトークンのアドレスフィー
ルドを含む第１ワード以外の全てのワードを二重化す
る。一方、ステージが、他の種類の任意のトークンを処
理しつつある場合、当該ステージは、全てのワードを削
除する。全体的な効果は、出力において、データトーク
ンのみが現れ、そして、これらのトークン内の各ワード
は２度繰り返される。
【０１７４】ここに図示されたシステムの多数の部品
は、図４、図５、図６、及び図７に示す遥かに簡単な構
造に示されている部品と同じであっても差し支えない。
このことは重要な利点を例証する。僅かに改造するか、
或は、一切の改造なしに、同じ２線インターフェースを
使用できるので、更に複雑なパイプラインステージであ
っても、融通性および弾力性に関して同じ利点を有す
る。
【０１７５】図１３、図１４に示すデータ二重化ステー
ジは、所定のアプリケーションにおいてパイプラインス
テージが遂行することのできる無数にある異なるタイプ
のオペレーションのほんの一例に過ぎない。ただし、こ
の「二重化ステージ」は、「ボトルネック」を形成する
可能性があり、その結果として、この実施例に基づくパ
イプラインが「一緒にパックとなる」ようなテージを示
す。
【０１７６】「ボトルネック」は、そのオペレーション
を遂行するために比較的長い時間を要するか、或いは、
パイプラインにおいて、受け取ったよりも、より多くの
データを作るあらゆるステージであり得る。更に、この
例は、この実施例に基づいた２線受け入れ／有効インタ
ーフェースが異なるアプリケーションに非常に容易に適
応可能であることを示す。
【０１７７】図１３、図１４に示す二重化ステージは、
図１１の例に示すように各々ステージの入力および出力
における拡張ビットの状態をラッチする２つのラッチＬ
ＥＩＮ及びＬＥＯＵＴを持つ。図１３、図１４に示すよ
うに、入力拡張ラッチＬＥＩＮは、入力データラッチＬ
ＤＩＮ及び妥当性検査信号ＩＮ ＶＡＬＩＤと共に同期
的にクロックされる。 参照を容易にするために、二重
化ステージに含まれる種々のラッチは、それぞれ特有の
出力信号と共に対を構成する。
【０１７８】二重化ステージにおいて、データラッチＬ
ＤＩＮからの出力は、ＭＩＤデータと称する中間データ
を形成する。この中間データワードは、中間受入れ信号
（図１３、図１４において「ＭＩＤ ＡＣＣＥＰＴ」と
参照）がＨＩＧＨにセットされている場合に限りデータ
出力ラッチＬＤＯＵＴにロードされる。
【０１７９】図１３、図１４に示す受入れラッチＬＡＩ
Ｎ、ＬＡＯＵＴの下の回路部分は、データを二重化する
ために使われる様々な内部制御信号を生成するために、
基礎的なパイプライン構造に付加される回路である。こ
れらの信号には、当該回路が有効なデータトークンを処
理中であることを示す「データトークン」信号、及びデ
ータの二重化を制御するために使われるＮＯＴ ＤＵＰ
ＬＩＣＡＴＥ信号が含まれる。回路がデータトークンを
処理中である場合には、ＮＯＴ ＤＵＰＬＩＣＡＴＥ信
号はＨＩＧＨ状態とＬＯＷ状態の間でトグルし、そし
て、これによって、当該トークン内の各ワードを１度
（１度に限る）二重化させる。回路が有効なデータトー
クンを処理中である場合には、ＮＯＴ ＤＵＰＬＩＣＡ
ＴＥ信号はＨＩＧＨ状態に保持される。従って、これ
は、処理されつつあるトークンワードが二重化されない
ことを意味する。
【０１８０】図１３、図１４に示すように、８ビット中
間データワードの上位６ビット、及びラッチＬＩ１から
の出力信号ＱＩ１は、 フォーム入力から論理ゲートＮ
ＯＲ１、ＮＯＲ２、ＮＡＮＤ１８のグループへの入力を
形成する。ゲートＮＡＮＤ１８からの出力信号はＳ１と
表示される。周知のブール代数を用いて、出力信号ＱＩ
１が「１」であり、そして、ＭＩＤデータワードが次に
示す構造を持つ間合いに限り信号Ｓ１が「０」であると
いうことを示すことが出来る。「０００００１ｘｘ」即
ち、上位５ビットは全て「０」であり、ビットＭＩＤデ
ータ［２］は「１」であり、そして、ＭＩＤデータ
［１］におけるビット及びＭＩＤデータ［０］位置はあ
らゆる任意の値を持つ。従って、信号Ｓ１は、ＭＩＤデ
ータ信号が予定された構造を持ち、そして、ラッチＬＩ
１からの出力が「１」である場合に限りローである「ト
ークン識別信号」として作用する。ラッチＬＩ１、及び
その出力ＱＩ１の性質について以下に更に説明する。
【０１８１】ラッチＬＯ１は、中間拡張ビットの最後の
値をラッチする機能を遂行し（「ＭＩＤ ＥＸＴＮ」及
び信号Ｓ４として表示）、そして、この値をクロック位
相ＰＨ０のその次の立ち上がりエッジにおいてラッチＬ
Ｉ１にロードする。このラッチの出力はビットＱＩ１で
あり、そして、信号Ｓ１を形成するトークン復号化論理
グループへの入力の１つである。既に説明したように、
信号Ｓ１は、信号ＱＩ１が「１」である場合に「０」ま
でただ降下する（そして、ＭＩＤデータ信号は予定され
た構造を持つ）。従って、信号Ｓ１は、最後の拡張ビッ
トが「０」であった場合には何時でも「０」までただ降
下し、前のトークンが終了したことを示す。従って、Ｍ
ＩＤデータワードは、新しいトークンにおける第１デー
タワードである。
【０１８２】ラッチＬＯ２、及びＬ１２は、ＮＡＮＤゲ
ートＮＡＮＤ２０、及びＮＡＮＤ２２と共に、信号デー
タトークンのための記憶装置を形成する。正常な条件に
おいて、ＮＡＮＤ２０への入力における信号ＱＩ１、及
びＮＡＮＤ２２への入力における信号Ｓ１は、両方共論
理「１」である。再度ブール代数の技術により、この条
件において、これらのＮＡＮＤゲートがインバータと同
じ方法において作動することがわかる。すなわち、ラッ
チＬＩ２の出力からの信号Ｑ１２は、ＮＡＮＤ２０にお
いて反転され、そして、次に、この信号は、ＮＡＮＤ２
２によって再び反転されて信号Ｓ２を形成する。この場
合、この通路には２つの論理的反転があるので、信号Ｓ
２は、ＱＩ２と同じ値を持つ。
【０１８３】また、ラッチＬＯ２の出力における信号デ
ータトークンがＬＩ２への入力を形成するということが
分かる。その結果、ＱＨ１及びＳ１は両方共ＨＩＧＨで
あるという条件に留まる限り、信号データトークンは、
その状態（「０」、または「１」）を保持する。クロッ
ク信号ＰＨ０、及びＰＨ１がラッチ（それぞれＬ１２、
及びＬＯ２）をクロックしつつある場合にも、これは真
である。信号ＱＩ１、及びＳ１の１つ、または双方共に
「０」である場合、データトークンの値は変化可能であ
るに過ぎない。
【０１８４】既に早期に説明したように、前の拡張ビッ
トが「０」であった場合に信号ＱＩ１は「０」である。
従って、ＮＩＤデータ値がトークンの第１ワードである
場合には何時でも、前期の信号は「０」である（そし
て、当該トークン用のアドレスフィールドが含まれ
る）。この条件において、信号Ｓ１は、「０」または
「１」のいずれかである。既に早期に説明したように、
ＭＩＤデータワードがこの例においてはデータトークン
を示す予定された構造を持つ場合には、信号Ｓ１は
「０」である。ＭＩＤデータワードが他の構造を持つ場
合には（当該トークンがデータトークンでない他のトー
クンであることを示す）、Ｓ１は「１」である。
【０１８５】ＱＩ１が「０」、及びＳ１が「１」である
場合には、これは、データトークン以外のトークンが在
ることを示す。デジタル電子工学の分野において周知さ
れているように、ＮＡＮＤ２０の出力は「１」である。
ＮＡＮＤゲートＮＡＮＤ２２はこれを反転し（既に説明
したように）、そして、信号Ｓ２は「０」である。その
結果、この「０」値は、その次のＰＨ１クロック位相の
開始に際してラッチＬＯ２にロードされ、そして、デー
タトークン信号は「０」になり、当該回路がデータトー
クンの処理中でないことを示す。
【０１８６】ＱＩ１が「０」であり、そして、Ｓ０が
「０」であり、それによりデータトークンを示す場合に
は、（ＮＡＮＤ２０の出力からのＮＡＮＤ２２への他の
入力であるにも拘わらず）信号Ｓ２は「１」である。そ
の結果、この「１」値は、その次のＰＨ１クロック位相
の開始に際してラッチＬＯ２にロードされ、そして、デ
ータトークン信号は「１」になり、当該回路がデータト
ークンを処理中であることを示す。
【０１８７】ＮＯＴ ＤＵＰＬＩＣＡＴＥ信号（出力信
号ＱＯ３）は、クロックＰＨ０のその次の立ち上がりエ
ッジにおいてラッチＬ１３にロードされる。ラッチＬＩ
３からの出力信号ＱＩ３は、信号Ｓ３を形成するため
に、ゲートＮＡＮＤ２４における出力信号Ｑ１２と組合
わされる。以前同様ブール代数を用いて、信号ＱＩ２及
びＱＩ３両方の値「１」である場合に限り、信号Ｓ３が
「０」であることが分かる。信号ＱＩ２が「０」になる
場合、即ち、データトークン信号が「０」である場合、
信号５３は「１」になる。換言すれば、有効なデータト
ークン（ＱＩ２＝０）がない場合、或いは、データワー
ドが二重化（ＱＩ３＝０）ではない場合、信号Ｓ３はハ
イになる。
【０１８８】ここで、データトークン信号が、１クロッ
ク信号以上に亙ってＨＩＧＨのままであるものと仮定す
る。ＮＯＴ ＤＵＰＬＩＣＡＴＥ信号（ＱＯ３）はラッ
チＬＩ３に「フィードバック」され、そして、ゲートＮ
ＡＮＤ２４によって反転される（その別の入力ＱＩ２は
ＨＩＧＨに保持される）ので、出力信号ＱＯ３は「０」
と「１」との間でトグルする。ただし、有効なデータト
ークンが無い場合には、信号ＱＩ２は「０」であり、そ
して、ＤＡＴＥトークン信号がもう一度「１」になるま
で信号Ｓ３及び出力ＱＯ３はＨＩＧＨに強制される。出
力ＱＯ３（ＮＯＴ ＤＵＰＬＩＣＡＴＥ信号）は同様に
フィードバックされ、そして、信号ＱＡ１及びＱＯ３の
両方の値が「１」である場合に限りそれらの出力が
「１」であるような一連の論理ゲート（一緒にＡＮＤゲ
ートを形成するＮＡＮＤ１６及びＩＮＶ１６）における
受入れラッチＬＡＩＮからの出力ＱＡ１と組合わされ
る。図１３、図１４に示すように、ＡＮＤゲート（ゲー
トＩＮＶ１６にによって後続されるゲートＮＡＮＤ１
６）からの出力も同様に受入れ信号ＩＮＡＣＣＥＰＴを
形成する。この受入れ信号は、すでに述べたように、２
線インターフェース構造において用いられる。
【０１８９】受入れ信号ＩＮ ＡＣＣＥＰＴは、ラッチ
ＬＤＩＮ、ＬＥＩＮ、及びＬＶＩＮに対する作動可能化
信号として用いられる。その結果、ＮＯＴＤＵＰＬＩＣ
ＡＴＥ信号がローである場合には、受入れ信号ＩＮ Ａ
ＣＣＥＰＴもローであり、そして、これら３つのラッチ
全てが無能化され、そして、それらの出力に記憶された
値を保持する。ＮＯＴ ＤＵＰＬＩＣＡＴＥ信号がＨＩ
ＧＨになる時まで、ステージは、新しいデータを受け入
れない。これは、受入れラッチＬＡＩＮからの出力をハ
イに強制するために、上記の必要条件に追加される。
【０１９０】有効なデータトークンが在る（データトー
クン信号ＱＯ２が「１」である）限り、信号ＱＯ３は、
ＨＩＧＨ状態とＬＯＷ状態の間でトグルする。その結
果、入力ラッチが作動化され、そして、長くとも、両方
のクロック位相ＰＨ０、ＰＨ１の１つおきの完全サイク
ルの期間に亙ってデータ受け入れ可能となる。「ＨＩＧ
Ｈ」ＯＵＴ ＡＣＣＥＰＴ信号によって指示されるよう
に、その次のステージのデータ受け入れ準備が整うこと
と言う追加的条件は、勿論、依然として満足されていな
ければならない。従って、少なくとも２つの全クロック
サイクルの期間に亙って、出力ラッチＬＤＯＵＴは、同
じデータワードを出力バスＯＵＴデータに配置する。有
効なデータトークン（ＱＯ２ ＨＩＧＨ）が所在し、そ
して、妥当性検査信号ＱＶＯＵＴがＨＩＧＨである場合
に限りＯＵＴ ＶＡＬＩＤ信号は「１」である。
【０１９１】ＭＩＤデータに対応する拡張ビットである
信号ＱＥＩＮは、信号Ｓ４を形成するために、一連の論
理ゲート（ＩＮＶ１０、及びＮＡＮＤ１０）において信
号Ｓ３と組合わされる。データトークンの表示期間中、
各データワードＭＩＤデータは、それを出力ラッチＬＤ
ＯＵＴに２度ロードすることによって反復される。これ
らの第１の期間中、Ｓ４は、ＮＡＮＤ１０の作用によっ
て「１」に強制される。信号Ｓ４は、ＯＵＴデータ
［７：０］を形成するためにＭＩＤデータがＬＤＯＵＴ
にロードされるのと同時にＯＵＴＥＸＴＮを形成するた
めに、ラッチＬＥＯＵＴにロードされる。
【０１９２】このように、最初には所定のＭＩＤデータ
がＬＥＯＵＴにロードされ、関連しているＯＵＴＥＸＴ
Ｎがハイに強制されるが、２番目には、ＯＵＴＥＸＴＮ
は信号ＱＥＩＮと同じである。ここで、ＱＥＩＮがロー
であることが既知である１つのトークンの最終ワードの
期間中における条件について考察することとする。第一
の期間中、ＭＩＤデータがＬＤＯＵＴにロードされ、Ｏ
ＵＴＥＸＴＮは「１」であり、そして、第２の期間中、
ＯＵＴＥＸＴＮは「０」であって、当該トークンの真の
終了を示す。
【０１９３】妥当性検査ラッチＬＶＩＮからの出力信号
ＱＶＩＮは、信号Ｓ５を形成するために、同様のゲート
組合わせ（ＩＮＶｌ２、及びＮＡＮＤｌ２）において信
号ＱＩ３と組合わされる。周知のブール技術を用いるこ
とにより、妥当性検査信号ＱＶＩＮがＨＩＧＨである場
合、或いは、信号ＱＩ３がローである場合（データが二
重化であることを示す）のいずれかの場合において、信
号Ｓ５がＨＩＧＨであることがわかる。ＭＩＤデータが
ＬＤＯＵＴにロードされ、そして、中間拡張ビット（信
号Ｓ４）がＬＥＯＵＴにロードされると同時に、信号Ｓ
５が妥当性検査出力ラッチＬＶＯＵＴにロードされる。
同様に、信号Ｓ５は、出力妥当性検査信号ＯＵＴ ＶＡ
ＬＩＤを形成するために、論理ゲートＮＡＮＤ３０、及
びＩＮＶ３０における信号ＱＯ２（データトークン信
号）と組合わされる。既に早期に述べたように、有効な
トークンが在り、そして、妥当性検査信号ＱＶＯＵＴが
ハイである場合に限り、ＯＵＴ ＶＡＬＩＤはＨＩＧＨ
である。
【０１９４】本発明において、ＭＩＤ ＡＣＣＥＰＴ信
号は、ラッチＬＯｌ、ＬＯ２、及びＬＯ３に対して２つ
の作動可能化信号のうちの１つとして用いられる信号Ｓ
６を形成するために周知のＡＮＤ機能を遂行する一連の
論理ゲート（ＮＡＮＤ２６、及びＩＮＶ２６）における
信号Ｓ５と結合される。ＭＩＤ ＡＣＣＥＰＴ信号がＨ
ＩＧＨであり、そして、妥当性検査信号ＱＶＩＮがハイ
であるか、或いは、トークンが二重化であるか（ＱＩ３
は「０」である）いずれかの場合に信号Ｓ６は「１」に
上昇する。信号ＭＩＤ ＡＣＣＥＰＴがＨＩＧＨである
場合には、ステージの入力において有効な入力データが
ロードされる時にはいつでも、クロック信号ＰＨ１がハ
イである場合、或いは、ラッチされたデータが二重化で
ある場合、ラッチＬＯ１−ＬＯ３は作動可能化される。
【０１９５】以上の検討から、図１３、図１４に示すス
テージが、妥当性検査および受入れ信号の制御の下にス
テージ間のデータを受け取り、そして、転送することが
分かる。ただし、前の実施例の場合のように、入力側に
おける受入れラッチＬＡＩＮからの出力信号がトグルす
る二重化信号と結合されることは例外であり、その結
果、データワードは、新規なワードが受け入れられる以
前に２度出力される。
【０１９６】例えばＮＡＮＤ１６及びＩＮＶ１６のよう
な各種論理ゲートは、勿論、等価論理回路（この場合に
は、１つの単一ＡＮＤゲート）によって置き換えること
が可能である。同様に、例えば、ラッチＬＥＩＮ、及び
ＬＶＩＮの出力が反転されつつある場合には、インバー
タＩＮＶ１０、及びＩＮＶ１２は必要でない。その代わ
りに、ゲートＮＡＮＤ１０、及びＮＡＮＤ１２への対応
する入力は、これらのラッチの反転している出力に直接
結合することが可能である。適切な論理演算が遂行され
る限り、ステージは、同じ方法において動作する。デー
タワード、及び拡張ビットは、依然として二重化され
る。
【０１９７】トークンの第１データワードが当該ワード
の第３位置に「１」を配置し、そして、５つの高位ビッ
トに「０」を配置するまでは、図に示すステージが遂行
する二重化機能は実施されないことに注意されい。（勿
論、他の論理ゲートおよび図に示すＮＯＲ１、ＮＯＲ
２、ＮＮＤ１８ゲート以外の接続を選定することによ
り、必要とされるパターンは容易に変更および設定可能
である。）更に、図１３、図１４に示すように、第１デ
ータワードが記述の構造を持たない限り、ＯＵＴ ＶＡ
ＬＩＤ信号は、トークン全体の期間中に亙って、ローに
強制される。これは、二重化プロセスを起こさせる１つ
のトークンを除く全てのトークンがトークンの流れから
削除させるような効果を発揮する。その理由は、出力端
子（ＯＵＴＤＡＴＡ、ＯＵＴＥＸＴＮ、及びＯＵＴ Ｖ
ＡＬＩＤ）に接続されたデバイスは、これらのトークン
を有効なデータとして認識しないからである。以前と同
様に、当該ステージにおける双方の妥当性検査ラッチＬ
ＶＩＮ、ＬＶＯＵＴは、１つの単一コンダクタＮＯＴＲ
ＥＳＥＴＯ、及び下流ラッチＬＶＯＵＴの１つの単一リ
セット入力Ｒにより、上流の妥当性検査ラッチをその次
のクロックサイクルにおいてローに強制させるように後
方に伝播するリセット信号を用いてリセットされること
が可能である。
【０１９８】図１３、図１４に示す例において、データ
トークンに含まれるデータの二重化は、回路がＡＣＣＥ
ＰＴ及びＶＡＬＩＤ信号を操作可能であり、その結果と
して、当該入力に到達するよりもより多くのデータがパ
イプラインステージから離れることの一例としてのみ役
立つに過ぎないことに注意されたい。同様に、流れから
データを除去するために回路がＶＡＬＩＤ信号を操作可
能であることを示す方法を単に説明するだけのために、
図１３、図１４に示す例においては、全ての非データト
ークンが除去される。ただし、最も典型的なアプリケー
ションにおいて、パイプラインステージは、当該パイプ
ラインステージが認識しないあらゆるトークンを修正す
る事なく簡単に供給する。その結果、パイプラインの更
に下流の他のステージが、必要に応じて、前記のトーク
ンに作用することが可能である。図１５及び図１６は、
図１３及び図１４に示すデータ二重化回路のためのタイ
ミングダイアグラムの一例を示す。このタイミングダイ
アグラムは、２相クロック信号、様々な内部および外部
制御信号、及びステージの入力側と出力側との間でデー
タをクロックし、そして、データを二重化する方法との
間の関係を示す。さてここで、図１７を更に詳細に参照
することとし、この図には、現在の本発明の１つの態様
にに基づく再構成可能なプロセスステージを示す。
【０１９９】入力ラッチ３４は第１バス３１を介して入
力を受け取る。入力ラッチ３４からの第１出力は、ライ
ン３２を介して、トークンデコードサブシステム３３に
供給される。入力ラッチ３４からの第２出力は、ライン
３５を介して、第１入力としてプロセシングユニット３
６に供給される。トークンデコード３３からの第１の出
力は、ライン３７を介して、第２の入力として、プロセ
シングユニット３６に供給される。トークンデコード３
３からの第２出力は、ライン４０を介して、アクション
識別ユニット３９に供給される。更に、アクション識別
ユニット３９は、ライン４６を介してレジスタ４３及び
４４から入力を受け取る。レジスタ４３、及び４４は、
全体として、マシンの状態を保持する。この状態は、以
前に受け取られたトークンのヒストリによって決定され
る。アクション識別ユニット３９からの出力は、ライン
３８を介して、第３の入力としてプロセシングユニット
３６に供給される。プロセシングユニット３６からの出
力は、出力ラッチ４１に供給される。出力ラッチ４１か
らの出力は、第２バス４２を介して供給される。
【０２００】ここで、図１８を参照することとし、スタ
ートコード検出器（ＳＣＤ）５１は、２線インターフェ
ース５２を介して入力を受け取る。この入力は、データ
トークンの形式であるか、或いは、データの流れ内のデ
ータビットであるかのいずれかである。スタートコード
検出器５１からの第１出力は、ライン５３を介して、第
１論理先入れ先出し方式バッファ（ＦＩＦＯ）５４に供
給される。第１ＦＩＦＯ５４からの出力は、ライン５５
を介して、第１の入力として、ハフマンデコーダ５６に
論理的に供給される。スタートコード検出器５１からの
第２出力は、ライン５７を介して、第１入力として、Ｄ
ＲＡＭインターフェース５８に供給される。さらに、Ｄ
ＲＡＭインターフェース５８は、ライン６０を介して、
バッファマネージャ５９から入力を受け取る。信号は、
ライン６１を介して、ＤＲＡＭインターフェース５８に
より、外部ＤＲＡＭ（図示せず）に対して送信および受
信される。ＤＲＡＭインターフェース５８からの第１出
力は、ライン６２を介して、第１物理入力として、ハフ
マンデコーダ５６に供給される。ハフマンデコーダ５６
からの出力は、データ（ＩＴＯＤ）６４までインデック
スに入力としてライン６３をを介して回される。ハフマ
ンデコーダ５６及びＩＴＯＤ６４は、１つの論理ユニッ
トとして一緒に作動する。ＩＴＯＤ６４からの出力は、
ライン６５を介して算術論理ユニット（ＡＬＵ）６６に
供給される。ＡＬＵ６６からの第１出力は、ライン７０
を介して、読出し専用メモリ（ＲＯＭ）ステートマシン
６８に供給される。ＲＯＭステートマシン６８からの出
力は、ライン６９を介して、第２物理入力として、ハフ
マンデコーダ５６に供給される。ＡＬＵ６６からの第２
の出力は、ライン７０を介してトークンフォーマット部
（ＴＦ）７１に供給される。
【０２０１】本発明にかかるＴＦ７１からの第１出力７
１は、ライン７２を介して第２のＦＩＦＯ７３に供給さ
れる。第２のＦＩＦＯ７３からの出力は、第１の入力と
して、ライン７４を介して、逆モデラー７５に供給され
る。Ｔ／Ｆ７１からの第２の出力は、ライン７６を介し
て、第３の入力として、ＤＲＡＭインターフェース５８
に供給される。ＤＲＡＭインターフェース５８からの第
３出力は、ライン７７を介して、第２の入力として、逆
モデラ７５に供給される。逆モデラ７５からの出力は、
逆量子化器７９への入力として、ライン７８を介して供
給される。逆量子化器７９からの出力は、ライン８０を
介して、逆入力として、逆ジグザグ８１（ＩＺＺ）に供
給される。ＩＺＺ８１からの出力は、ライン８２を介し
て、離散逆コサイン変換８３（ＩＤＣＴ）への入力とし
て供給される。ＩＤＣＴ８３からの出力は、ライン８４
を介して、時間デコーダ（図１９）に供給される。
【０２０２】ここで、更に詳細に図１９を参照すること
とし、本発明に基づく時間デコーダがこの図に示され
る。フォーク９１は、ライン９２を介して、入力とし
て、ＩＤＣＴ８３（図１８）からの出力を受け取る。フ
ォーク９１からの第１出力として、例えば、モーション
ベクトル等のような制御トークンは、ライン９３を介し
て、アドレス発生器９４に供給される。更に、データト
ークンは、カウントする目的で、アドレス発生器９４に
供給される。このデータは、フォーク９１からの第２の
出力として、ライン９５を介してＦＩＦＯ９６に供給さ
れる。次に、ＦＩＦＯ９６からの出力は、ライン９７を
介して、第１の入力として加算器９８に供給される。ア
ドレス発生器９４からの出力は、第１入力として、ライ
ン９９を介して、ＤＲＡＭインターフェース１００に供
給される。信号は、ライン９１を介して、ＤＲＡＭイン
ターフェース１００により、外部ＤＲＡＭ（図示され
ず）に対して、送信および受信される。ＤＲＡＭインタ
ーフェース１００からの第１出力は、ライン１０２を介
して、予測フィルタ１０３に供給される。予測フィルタ
１０３からの出力は、ライン１０４を介して、第２入力
として、加算器９８に供給される。加算器９８からの第
１出力は、ライン１０５を介して出力セレクタ１０６に
供給される。加算器９８からの第２の出力は、ライン１
０７を介して、第２の入力としてＤＲＡＭインターフェ
ース１００に供給される。ＤＲＡＭインターフェース１
００からの第２出力は、第２入力として、ライン１０８
を介して、出力セレクタ１０４に供給される。出力セレ
クタ１０４からの出力は、ライン１０９を介して、動画
フォーマッティング部（図２０）に供給される。
【０２０３】ここにおいて、図２０を参照することと
し、フォーク１１１は、ライン１１２を介して、出力セ
レクタ１０６（図１９）からの入力を受け取る。フォー
ク１１１からの第１の出力として、ライン１１３を介し
てアドレス発生器１１４は制御トークンを供給される。
アドレス発生器１１４からの出力は、第１入力として、
ライン１１５を介してＤＲＡＭインターフェース１１６
に供給される。フォーク１１１からの第２出力としての
データは、ライン１１７を介して、第２入力として、Ｄ
ＲＡＭインターフェース１１６に供給される。信号は、
ライン１１８を介して、ＤＲＡＭインターフェース１１
６により、外部ＤＲＡＭ（図示されず）に対して、送信
および受信される。ＤＲＡＭインターフェース１１６か
らの出力は、ライン１１９を介して、表示パイプ１２０
に供給される。
【０２０４】各ラインは、必要に応じて、複数のライン
を有しても差し支えないことは、前述の説明から明白で
ある。
【０２０５】ここにおいて、図２１を参照することと
し、ＭＰＥＧ規格においては、１つのピクチャ１３１は
１つ又は複数のスライス１３２として符号化される。各
スライス１３２は、複数のブロック１３３を有し、そし
て、各列において列毎に左から右に符号化される。図に
示すように、各スライス１３２のスパンはブロック１３
３の中の正確に１行１３２であるか、ブロック１３３の
中の１行より少ないＢ、Ｃか、またはブロック１３３の
複数行Ｃであっても差し支えない。
【０２０６】図２２を参照することとし、ＪＰＥＧ及び
Ｈ．２６１規格においては、コモン中間フォーマット
（ＣＩＦ）が用いられ、ピクチャ１４１は、各列が２つ
のグループのブロック（ＧＯＢ）１４２を含む６列とし
て符号化される。ＧＯＢ１４２は、３列または６列いず
れかの限定されない数のブロック１４３によって構成さ
れる。各ＧＯＢ１４２は、矢印１４４によって示される
Ｚ字形方向にジグザグに符号化される。その結果、ＧＯ
Ｂ１４２は、各列において、列毎に左から右に向かって
処理される。
【０２０７】ここにおいて、図２３を参照することと
し、ＭＰＥＧ及びＣＩＦの両方に関し、エンコーダの出
力は、データストリーム１５１の形をとることが分か
る。デコーダは、このデータストリーム１５１を受け取
る。次に、デコーダは、イメージを符号化するために使
われたフォーマットに応じてイメージを復元することが
できる。デコーダが、各規格に関するスタート及びエン
ドポイントを認識可能にするためには、データストリー
ム１５１は、３３ブロック１５２の長さに分割される。
【０２０８】図２４に示すベン図は、本発明のハフマン
デコーダ５６（図１８）からテーブル選択可能な値の領
域を表す。これらの値は、ＭＰＥＧデコーダ及びＨ．２
６１デコーダに対して重複可能な値であり、１つの単一
テーブル選択によって、特定のＭＰＥＧ及び特定のＨ．
２６１フォーマットの両方が復号化されることを示す。
同様に、これらの値はＭＰＥＧデコーダ及びＪＰＥＧデ
コーダに対して重複可能な値であり、１つの単一テーブ
ル選択によって、特定のＭＰＥＧ及び特定のＪＰＥＧフ
ォーマットの両方が復号化されることを示す。更に、
Ｈ．２６ｌ値とＪＰＥＧ値は重複せず、単独で双方のフ
ォーマットを復号化するような単一テーブル選択が存在
しないことを示す。
【０２０９】さて、図２５を更に詳細に参照することと
し、この図は、本発明の実施に基づいた可変長ピクチャ
データの概要を示す。処理されるべき第１のピクチャ１
６１は、第１ピクチャ・スタートトークン１６２、長さ
の限定されない第１ピクチャ情報１６３、及び第１ピク
チャ・エンドトークン１６４を有する。処理されるべき
第２のピクチャ１６５は、第２ピクチャ・スタートトー
クン１６６、長さの限定されない第２ピクチャ情報１６
７、及び第２ピクチャ・エンドトークン１６８を有す
る。ピクチャ・スタートトークン１６２及び１６６は、
ピクチャ１６１及び１６５のプロセッサに対するスター
トを示す。同様に、ピクチャ・エンドトークン１６４及
び１６８は、ピクチャ１６１及び１６５のプロセッサに
対するエンドを意味する。これにより、プロセッサは、
可変長さのピクチャ画像１６３及び１６７を処理するこ
とが可能となる。
【０２１０】図２６において、スプリット１７１は、ラ
イン１７２を介して入力を受け取る。スプリット１７１
からの第１出力はライン１７３を介して、アドレス発生
器１７４に供給される。アドレス発生器１７４によって
生成されたアドレスは、ライン１７５を介して、ＤＲＡ
Ｍインターフェース１７６に供給される。信号は、ライ
ン１７７を介して、ＤＲＡＭインターフェース１７６に
より、外部ＤＲＡＭ（図示されず）に対して、送信およ
び受信される。ＤＲＡＭインターフェース１７６からの
第１出力は、ライン１７８を介して、予測フィルタ１７
９に供給される。予測フィルタ１７９からの出力は、第
１入力として、ライン１８０を介して、加算器１８１に
供給される。スプリット１７１からの第２出力は、ライ
ン１８２を介して、先入れ先出し方式バッファ（ＦＩＦ
Ｏ）１８３への入力として供給される。ＦＩＦＯ１８３
からの出力は、ライン１８４を介して、加算器１８１へ
の第２入力として供給される。加算器１８１からの出力
は、ライン１８５を介して、ライト信号発生器１８６に
供給される。ライト信号発生器１８６からの第１出力
は、ライン１８７を介して、ＤＲＡＭインターフェース
１７６に供給される。ライト信号発生器１８６からの第
２出力は、ライン１８８を介して、リード信号発生器１
８９への第１入力として供給される。ＤＲＡＭインター
フェース１７６からの第２出力は、ライン１９０を介し
て、リード信号発生器１８９への第２入力として供給さ
れる。リード信号発生器１８９からの信号はライン１９
１を介して動画フォーマッティング（図２６には図示せ
ず）へ供給される。
【０２１１】図２７は、予測フィルタプロセスを示す。
フォーワード予測フィルタ２０１は、第１入力として、
２０２を介して、加算器２０３に供給される。バックワ
ード予測フィルタ２０４は、第２入力として、ライン２
０５を介して、加算器２０３に供給される。加算器２０
３からの出力は、ライン２０６を介して供給される。図
２８に示すように、スライス２１１は、１又は複数のマ
クロブロック２１２を有する。結果的に、各マクロブロ
ック２１２は、４つのルミナンス輝度ブロック２１３、
及び２つのクロミナンスブロック２１４を有し、そし
て、ピクセルのもとの１６×１６ブロックに関する情報
を有する。４つのルミナンスブロック２１３及び２つの
クロミナンスブロック２１４の各々のサイズは８×８ピ
クセルである。４つのルミナンスブロック２１３は、１
ピクセル画素をピクセルのもとの１６×１６ブロックの
ルミナンス（Ｙ）情報の１ピクセル毎のマッピングを有
する。１つのクロミナンスブロック２１４は、青色信号
（Ｃｕ／ｂ）のクロミナンスレベルの表示を含み、そし
て、いま１つのクロミナンスブロック２１は、赤色信号
（Ｃｖ／ｒ）のクロミナンスレベルの表示を含む。各ク
ロミナンスレベルは、各８×８クロミナンスブロック２
１４が、ピクセルのもとの１６×１６ブロック全体に関
するその色信号のクロミナンスレベルを含むように、サ
ブサンプルされる。
【０２１２】図２９を参照することにより、スタートコ
ード検出器の構造及び機能が明白になるはずである。バ
リューレジスタ２２１は、ライン２２２を介してイメー
ジデータを受け取る。ライン２２２の幅は８ビットであ
り、一度に８ビットの並列伝送を可能にする。バリュー
レジスタ２２２からの出力は、ライン２２３を介して、
デコードレジスタ２２４に直列に供給される。デコード
レジスタ２２４からの第１の出力は、ライン２２６を介
して、検出器２２５に供給される。ライン２２６の幅は
２４ビットであり、一度に２４ビットの並列伝送を可能
にする。検出器２２５は、１つの「１」バリューによっ
て後続される２３の「ゼロ」バリューの規格から独立し
たスタートコードに対応するイメージの存在または欠如
を検出する。８ビットデータバリューイメージは、有効
なスタートコードイメージに後続する。スタートコード
イメージの存在が検出されると、検出器２２５は、ライ
ン２２７を介してスタートイメージをバリューデコーダ
２２８に伝送する。
【０２１３】デコードレジスタ２２４からの第２出力
は、ライン２２９を介して、バリューデコードシフトレ
ジスタ２３０に直列に供給される。バリューデコードシ
フトレジスタ２３０は、ビット長１５の１つのデータバ
リューイメージを保持することができる。部分領域２３
１によって示されるように、スタートコードイメージに
後続する８ビットデータバリューは、バリューデコード
シフトレジスタ２３０の右にシフトされる。以下におい
て検討するように、このプロセスは、スタートコードイ
メージの重複を排除する。バリューデコードシフトレジ
スタ２３０からの第１出力は、ライン２３２を介して、
バリューデコーダ２２８に供給される。ライン２３２の
幅は１５ビットであり、一度に１５ビットの並列伝送を
可能にする。バリューデコーダ２２８は、第１のルック
アップテーブル（図示されず）を用いてバリューイメー
ジを復号化する。バリューデコードシフトレジスタ２３
０からの第２出力は、ライン２３５を介してインデック
ス／トークンコンバータ２３４にフラグを供給するバリ
ューデコーダ２２８に供給される。更に、バリューデコ
ーダ２２８は、ライン２３６を介して、インデックス／
トークンコンバータ２３４に情報を供給する。情報は、
第１ルックアップテーブルから入手されるデータバリュ
ーイメージ、或いは、スタートコードインデックスイメ
ージのいずれかである。フラグは、情報が供給されるフ
ォームを示す。ライン２３６の幅は１５ビットであり、
一度に１５ビットの並列伝送を可能にする。本発明にお
いてこの場合における幅として１５ビットが選定された
が、他の長さのビットを使用しても差し支えないことが
理解されるはずである。インデックス／トークンコンバ
ータ２３４は、ユーザ用マニュアルの表１２−３に与え
られたルックアップテーブル（図示されず）を用いて情
報をトークンイメージに変換する。インデック／トーク
ンスコンバータ２３４によって生成されたトークンイメ
ージは、ライン２３７を介して出力される。ライン２３
７の幅は１５ビットであり、一度に１５ビットの並列伝
送が可能である。
【０２１４】図３０において、個々のビット２４２から
成るデータストリーム２４１は、スタートコード検出器
（図３０に図示されず）に入力される。第１スタートコ
ードイメージ２４３は、スタートコード検出器によって
検出される。次に、スタートコード検出器は、第１デー
タバリューイメージ２４４を受け取る。第１データバリ
ューイメージ２４４を処理する以前に、スタートコード
検出器が、長さ２４６において第１データバリューイメ
ージ２４４と重複する第２スタートコードイメージ２４
５を検出することもあり得る。これが起きると、スター
トコード検出器は第１データバリューイメージ２４４を
処理せず、そして、その代りに、第２データバリューイ
メージ２４７を受け取り、そして、処理する。
【０２１５】図３１において、フラグ発生器２５１は、
ライン２５２を介して第１入力としてのデータを受け取
る。ライン２５２の幅は１５ビットであり、一度に１５
ビットの並列伝送を可能のにする。同様に、フラグ発生
器２５１は、ライン２５３を介して、第２の入力として
フラグを受け取り、そして、第１の２線インターフェー
ス２５４を介して入力有効イメージを受け取る。フラグ
発生器２５１からの第１出力は、ライン２５５を介し
て、入力有効レジスタ（図示されず）に供給される。フ
ラグ発生器５２１からの第２出力は、ライン２５６を介
して、デコードインデックス２５７に供給される。デコ
ードインデックス２５７は次の４つの出力を生成する。
即ち、ピクチャスタートイメージはライン２５８を介し
て出力され、ピクチャナンバーイメージはライン２５９
を介して出力され、インサートイメージはライン２６０
を介して出力され、そして、リプレースイメージはライ
ン２６１を介して出力される。フラグ発生器２５１から
のデータはライン２６２ａを介して供給される。ヘッダ
発生器２６３は、リプレースイメージを生成するたにル
ックアップテーブルを使用し、このリプレースイメージ
は２６２ｂを介して供給される。エクストラワード発生
器２６４は、インサートイメージを生成するためにＭＰ
Ｕを使用し、インサートイメージはライン２６２ｃを介
して供給される。ライン２６２ａは、出力ラッチ２６５
への第１入力である２６２ラインを形成するために結合
する。出力ラッチ２６５は、ライン２６６を介してデー
タを出力する。ライン２６６の幅は１５ビットであり、
一度に１５ビットの並列伝送を可能にする。
【０２１６】入力有効レジスタ（図示されず）は、ライ
ン２６８を介して、第１ＯＲゲート２６７への第１入力
としてイメージを供給する。インサートイメージは、ラ
イン２６９を介して、第１ＯＲゲート２６７への第２入
力として供給される。第１ＯＲゲート２６７からの出力
は、ライン２７１を介して、第１ＡＮＤゲート２７０へ
の第１入力として供給される。リムーブイメージの論理
否定は、ライン２７２を介して、第１ＡＮＤゲート２７
０への第２入力として供給され、そして、ライン２７３
を介して、出力ラッチ２６５への第２入力として、供給
される。出力ラッチ２６５は、第２の２線インターフェ
ース２７４を介して出力有効イメージを供給する。出力
アクセプトイメージは、第２の２線インターフェース２
７４を介して、出力アクセプトラッチ２７５により受け
取られる。出力アクセプトラッチ２７５からの出力は、
ライン２７６を介して、出力アクセプトレジスタ（図示
されず）に供給される。
【０２１７】出力アクセプトレジスタ（図示されず）
は、ライン２７８を介して、第１入力として、第２ＯＲ
ゲート２７７にイメージを供給する。入力有効レジスタ
からの出力の論理否定は、ライン２７９を介して、第２
ＯＲゲート２７７への第２入力として供給される。リム
ーブイメージは、ライン２８０を介して、第３入力とし
て、第２ＯＲゲート２７７に供給される。第２ＯＲゲー
ト２７７からの出力は、ライン２８２を介して、第２Ａ
ＮＤゲート２８１への第１入力として供給される。イン
サートイメージの論理否定は、ライン２８３を介して、
第２ＡＮＤゲート２８１への第２入力として供給され
る。第２ＡＮＤゲート２８１からの出力は、ライン２８
４を介して、入力アクセプトラッチ２８５へ供給され
る。入力アクセプトラッチ２８５からの出力は、第１の
２線インターフェース２５４を介して供給される。 表６００ フォーマット 受信画像 トークン １ Ｈ．２６１ シーケンススタート シーケンススタート ＭＰＥＧ ピクチャ・スタート グループスタート ＪＰＥＧ 無し ピクチャ・スタート ピクチャデータ ２ Ｈ．２６１ 無し ピクチャエンド ＭＰＥＧ 無し パディング ＪＰＥＧ 無し フラッシュ ストップ・アフタ・ピクチャ 特定マシン独立制御トークンにおける標準信号の存在と
欠如との間の関係を示す表６００に示すように、スター
トコード検出器５１によるイメージの検波は一連のマシ
ン独立制御トークンを生成する。「受信イメージ」カラ
ムにリストされた各イメージは、「生成トークン」カラ
ムのグループにリストされた全てのマシン独立制御トー
クンの生成をスタートする。表６００の１行目に示すよ
うに、Ｈ．２６１処理期間中に「シーケンススタート」
イメージが受け取られるか、或は、ＰＥＣ処理期間中に
「ピクチャ・スタート」イメージが受け取られる場合に
はいつでも、４つの制御トークンの全グループが生成さ
れ、各々がその対応する１つまたは複数のデータバリュ
ーによって後続される。更に、表６００の２行目に示す
ように、４つの制御トークンの第２グループは、スター
トコード検出器５１によって受け取られるイメージにか
かわりなく適切な時間に生成される。 表６０１ 表示順序 Ｉ１ Ｂ２ Ｂ３ Ｐ４ Ｂ５ Ｂ６ Ｐ７ Ｂ８ Ｂ９ Ｉ10 送信順序 Ｉ１ Ｐ４ Ｂ２ Ｂ３ Ｐ７ Ｂ５ Ｂ６ Ｉ10 Ｂ８ Ｂ９ 伝送されたピクチャと表示されたピクチャとの間のタイ
ミング関係を示す表６０１の１行に示すように、ピクチ
ャフレームは、番号順にディスプレイされる。ただし、
メモリーに記憶しなければならないフレームの数を減少
するために、フレームは、異なる順序で送信される。イ
ントラフレーム（Ｉフレーム）から分析を始めることは
有益である。Ｉ１フレームは、ディスプレイされるべき
順序に送信される。次に、その次の予測されるフレーム
（Ｐフレーム）Ｐ４が送信される。次に、Ｉ１フレーム
とＰ４フレームとの間にディスプレイされるべき双方向
的に補間されるあらゆるフレーム（Ｂフレーム）が送信
される。これらのフレームをフレームＢ２及びＢ３によ
って表す。これにより、送信済みのＢフレームに、前の
フレーム（フォーワード予測）または将来のフレーム
（バックワード予測）を参照させることが可能にする。
Ｉ１フレームとＰ４フレームとの間にディスプレイされ
るべき全てのＢフレームを送信した後で、次のＰフレー
ムであるＰ７が送信される。次に、Ｐ４とＰ７フレーム
との間にディスプレイされるべきＢ５及びＢ６に対応す
る全てのＢフレームが送信される。次に、その次のＩフ
レームである１１０が送信される。最終的に、Ｐ７と１
１０フレームとの間にディスプレイされるべきフレーム
Ｂ８及びＢ９に対応する全てのＢフレームが送信され
る。この順序でフレームを送信するためには、あらゆる
一時にただ２つのフレームをメモリーに保持することが
必要であり、そして、中間のＢフレームをディスプレイ
するために次のＰフレーム又はＩフレームの送信をデコ
ーダに待機させることを必要としない。
【０２１８】本発明の構造及びオペレーション、並び
に、特徴、目的、及び利点に関するこれ以上の情報は、
当該技術分野における通常の熟練者であれば、本発明の
例証的な実施例について追加的に継続される詳細な記述
から容易に明白になるはずである。この詳細な内容につ
いては、説明を明瞭かつ利便にするために、次に示すセ
クションにまとめて記述することとする。
【０２１９】１．多重規格コンフィギュレーション２．
ＪＰＥＧ静止画の復号化３．動画の伸長４．ＲＡＭメモ
リーマップ５．ビットストリームの特性６．再構成可能
なプロセッシングステージ７．多重規格符号化８．多重
規格プロセッシング回路 ― 第２オペレーションモー
ド９．スタートコード検出器１０．トークン１１．ＤＲ
ＡＭインターフェース１２．予測フィルタ１３．アクセ
シングレジスタ１４．マイクロプロセッサインターフェ
ース（ＭＰＩ）１５．ＭＰＩリードタイミング１６．Ｍ
ＰＩライトタイミング１７．キーホールアドレスロケー
ション１８．ピクチャエンド１９．フラッシングオペレ
ーション２０．フラッシュ機能２１．ピクチャ後ストッ
プ２２．多重規格サーチモード２３．逆モデラ２４．逆
量子化器２５．ハフマンデコーダ及びパーザー(parser)
（構文解析系）２６．種々の別個のコサイントランスフ
ォーマ２７．バッファマネージャ １．多重規格コンフィギュレーション 前述の米国特許第５，２１２，７４２号明細書に示した
ように、様々な圧縮規格、即ち、ＪＰＥＧ、ＭＰＥＧ、
及びＨ．２６１が周知であるので、これらの規格の詳細
な仕様について、ここでは繰り返さない。
【０２２０】以前に言及したように、本発明は、種々異
なってコード化された様々なピクチャデータビットスト
リームを伸長することが可能である。コード化に関する
異なる各規格において、単独で作動する空間デコーダの
出力、或いは、組合わされて作動する空間デコーダ及び
時間デコーダの直列出力に供給されたデータを扱い（続
いて更に詳細に説明されるように）、そして、コンピュ
ータにおけるディスプレイ又は動画ディスプレイシステ
ムを含む他のディスプレイシステムを含めて使用するた
めにこの出力をリフォーマッィングするには、或る程度
規制された形の出力フォーマッティング部が必要であ
る。このフォーマッティングすることを実現する方法
は、コード化規格、及び／又は、選定されたディスプレ
イのタイプの間で大幅に変化する。
【０２２１】本発明に基づく第１の実施例においては、
図１７〜図１９に関して以前に述べたように、フォーマ
ット化されたデータのブロック、即ち、第１のデコーダ
（空間デコーダ）、又は、第１のデコーダ（空間デコー
ダ）と第２のデコーダ（時間デコーダ）との組み合わせ
のどちらかからの出力を記憶し、そして、複号された情
報を、ラスタ順に、メモリーに対して書き込み、及び／
又は、書き出すために、アドレス発生器が用いられる。
以下に説明する動画フォーマッティング部は、広い範囲
に亙る出力信号組合わせを提供する。
【０２２２】本発明にかかる好ましい多重規格動画デコ
ーダ実施例において、空間デコーダ及び時間デコーダ
は、ＭＰＥＧ符号化信号およびＨ．２６１動画符号復号
化システムの両方を実現することを必要とする。これら
双方のデバイスのＤＲＡＭインターフェースは、小さい
ピクチャフォーマットを用い、そして、低いコード化デ
ータレートにおいて運用している場合には、必要とされ
るＤＲＡＭの量を少なくするために構成可能である。こ
れらのＤＲＡＭの再構成については、ＤＲＡＭインター
フェースに関連して以下において更に説明することとす
る。一般に、各々の時間デコーダ及び空間デコーダ回路
によって１つの単一４メガバイトＤＲＡＭが必要とされ
る。
【０２２３】本現在の空間デコーダは、１つの単一ピク
チャ内で必要とされる全ての処理を遂行する。これによ
り、１つのピクチャ内の冗長度が減少される。
【０２２４】時間デコーダは、主体とされるピクチャの
到着前に到着するピクチャに関係する主体となる当該ピ
クチャ、並びに、主体とされるピクチャの到着後に到着
するピクチャとの間の冗長性を減少させる。時間デコー
ダの１つの態様は、これら全てのピクチャと関連したデ
ータを読み取るために必要な複雑なアドレス機能を、出
来るだけ少ない個数の回路を使用し、そして、高速およ
び改良された精度を以て、扱うアドレスデコードネット
ワークを提供することである。
【０２２５】図１８に関して以前に説明したように、デ
ータは、ハフマンデコーダ及びパーザーに先行するスタ
ートコード検出器、ＦＩＦＯ、第２のＦＩＦＯレジス
タ、逆モデラー、逆量子化器、逆ジグザグ及び逆ＤＣＴ
を介して到着する。２つのＦＩＦＯは、チップ上に所在
する必要はない。一実施例において、データは、チップ
上に所在するＦＩＦＯを通って流れない。データは、Ｄ
ＲＡＭインターフェースに供給され、そして、ＦＩＦＯ
−ＩＮ記憶レジスタ及びＦＩＦＯ−ＯＵＴレジスタは、
両方の場合に、チップ外に所在する。オペレーションが
規格とは完全に独立しているこれらのレジスタについて
は、続いて更に詳細に説明する。
【０２２６】図１８に示すサブシステム及びステージの
大多数は、用いられる特定の規格から実際に独立してお
り、そして、ＤＲＡＭインターフェース５８、ＤＲＡＭ
インターフェースのためにアドレスを生成するバッファ
マネージャ５９、逆モデラー７５、逆ジグザグ８ｌ、及
び逆ＤＣＴ８３を含む。ハフマンデコーダ及びパーザー
内の規格から独立したユニットは、ＡＬＵ６６及びトー
クンフォーマッティング部７１を含む。
【０２２７】図１９において、規格から独立したユニッ
トには、ＤＲＡＭインターフェース１００、フォーク９
１、ＦＩＦＯレジスタ９６、加算器９８、及び出力セレ
クタ１０６が含まれる。規格従属ユニットは、Ｈ．２６
１とＭＰＥＣにおいて異なるアドレス発生器９４、及び
Ｈ．２６１及びＭＰＥＧの両方に適合するように再構成
可能な予測フィルタ１０３である。ＪＰＥＧデータは、
一切変更されない機械全体を通って流れる。
【０２２８】図２０は、動画フォーマッティング部チッ
プのハイレベル構成図を示す。このチップの殆どの部分
は規格から独立している。規格によって影響される僅か
な項目は、ＭＰＥＧ又はＪＰＥＧと異なるＨ．２６１の
場合にはＤＲＡＭにデータが記入される方法であり、そ
して、Ｈ．２６１においては、全ての単一ピクチャをコ
ード化する必要はない。ピクチャを何時ディスプレイし
ようと意図するかに関するいくらかの情報を提供し、そ
して、動画フォーマッティング部におけるロジックのア
ドレス発生タイプによっても扱われる時間基準として参
照されるいくらかのタイミング情報がある。
【０２２９】動画フォーマッティング部に具現された回
路の残りの部分は、色空間変換の全て、アップサンプリ
ングフィルタ、及びガンマ補正ＲＡＭの全てを含み、そ
して、用いられる特定の圧縮規格から完全に独立してい
る。
【０２３０】本発明のスタートコード検出器は圧縮規格
に依存し、この圧縮規格において、前記検出器は、当該
規格の各々に対して、ビットストリームにおける種々の
異なるスタートコードパターンを認識しなければならな
い。例えば、Ｈ．２６１は１６ビットスタートコードを
持ち、ＭＰＥＣは２４ビットスタートコード持ち、そし
て、ＪＰＥＧは他のスタートコードとはかなり異なるマ
ーカコードを使用する。いったん、スタートコード検出
器がこれらの異なるスタートコードを認識してしまえ
ば、そのオペレーションは、圧縮規格から本質的に独立
する。例えば、種々の異なるカテゴリのマーカを認識す
る回路は別として、オペレーションの多くは、３つの異
なる圧縮規格の間で非常に類似している。
【０２３１】次に示すユニットは、ハフマンデコーダ及
びパーザー内に位置するステートマシン５１８（図１
８）である。この場合、実際の回路構成は、３つの圧縮
規格の各々に関してほとんど同じである。実際、オペレ
ーションにおいて規格によって影響される唯一のエレメ
ントは、マシンのリセットアドレスである。単にパーザ
ーがリセットされる場合には、パーザーは、各規格に関
して異なるアドレスへジャンプする。実際、認識される
４つの規格がある。これらの規格は、Ｈ．２６１、ＪＰ
ＥＧ、ＭＰＥＧ、及び他の１つ規格であり、最後の規格
の場合、パーザーは、テストのために使われる１つのコ
ードに入る。この事実は、回路がほとんど全ての態様に
おいて同じであり、各々の規格に関するマイクロコード
によるプログラムが異なるだけである。従って、１つの
プログラムがＨ．２６１において作動しており、そし
て、別の異なる１つのプログラムがランしている場合、
これらのプログラムの間には重複はない。これは、ＪＰ
ＥＧに関しても真であり、第３の完全に独立したプログ
ラムである。
【０２３２】次に示すユニットは、データインデックス
ユニット６４と共に機能するハフマンデコーダ５６であ
る。これら２つのユニットは、ハフマン復号化を遂行す
るために、協同作動する。この場合、ハフマン復号化の
ために使われるアルゴリズムは、圧縮規格に関係なく同
じである。変化は、どちらの表が用いられるかと言うこ
と、および、ハフマンデコーダに入来するデータが反転
されているかどうかと言うことである。更に、ハフマン
デコーダ自体、符号化規格のいくらかの態様を理解する
ステートマシンを含む。これらの異なるオペレーション
は、パーザーステートマシンから入来する命令に応答し
て選定される。パーザーステートマシンは、３つの圧縮
規格の各々に対して異なるプログラムによって作動し、
そして、作動中の規格に適合する異なる時点において、
正しい命令をハフマンデコーダに供給する。
【０２３３】圧縮規格に依存するチップ上の最後のユニ
ットは、逆量子化器７９であり、この場合、逆量子化器
が遂行する数学は異なる規格の各々に対して異なる。こ
の際に、コーディング・スタンダードトークンは復号化
され、そして、逆量子化器７９は、どちらの規格の下で
作動中であるかを記憶する。次に、当該イベントの後に
起き、他のコーディング・スタンダードの前に起きかも
しれないあらゆる後続データトークンは、逆量子化器内
に記憶されているコーディング・スタンダードによって
示された方法によって扱われる。詳細な記述において言
及する表は、異なる規格における異なるパラメータを示
し、これらの異なるパラメータ又は数学にどの回路が対
応するかを示す。
【０２３４】Ｈ．２６１に基づくアドレス生成は、図１
９及び図２０に示す各々のサブシステムに対して同じで
ない。図１８に示すハフマンデコーダの前或いは後の２
つのＦＩＦＯに対してアドレスを生成するアドレス生成
方法は、コード化規格に応じて変化しない。Ｈ．２６１
の場合であっても、当該チップ上で起きるアドレス生成
は変わらない。本質的に、これらの規格の間の差は、Ｍ
ＰＥＧとＪＰＥＧとの差であり、マクロブロックの組織
は、ピクチャを横断して水平に伸びる線状の行内に配置
される。図２１に示すように、第１のマクロブロックＡ
が１行をカバーする。マクロブロックＢは１行未満をカ
バーする。マクロブロックＣは複数行をカバーする。Ｍ
ＰＥＧにおいては、スライスに分割され、そして、１つ
のスライスが１つの水平行Ａである場合もあり、或い
は、１つのスライスが水平行Ｂの一部である場合もあ
り、或いは、１つのスライスが１つの行からその次の行
に伸びる場合、Ｃもあり得る。これらのスライスの各々
は、マクロブロックの列で構成される。
【０２３５】Ｈ．２６１の場合には、ピクチャはブロッ
クのグループ（ＧＯＢ）に分割されるので、組織はいく
ぶん異なる。ブロックのグループは、高さが３列のマク
ロブロックに相当し、幅が１１マクロブロックに相当す
る。ＣＩＰピクチャの場合には、この種の１２のブロッ
クグループがある。ただし、１つの上に他の１つと言う
ように組織されていない。そうではなくて、高さ６ブロ
ックのグループが前後２グループ配置される。即ち、垂
直に６ＧＯＢ及び水平２ＧＯＢが配置される。
【０２３６】他の全ての規格において、アドレッシング
を遂行する場合、既に示したように、マクロブロックは
順番にアドレスされる。更に詳細には、アドレスは行に
沿って進行し、そして、行の終端において、その次の行
がスタートすられる。Ｈ．２６１の場合には、ブロック
の順序は、ブロックのグループ内において記述された順
序と同じであるが、しかし、その次のブロックグループ
に動く際にそれは、ほとんどジグザグである。
【０２３７】本発明は、前記の影響を扱うための回路を
提供する。それは、空間デコーダ及び動画フォーマッテ
ィング部におけるアドレス生成を、Ｈ．２６１用に変更
する方法である。情報がＤＲＡＭに記入されるときはい
つでも、これが達成される。前述のアドレス生成シーケ
ンスに関する知識によって記入されるので、ＲＡＭにお
ける物理的に配置される場所は、同じサイズのＭＰＥＧ
ピクチャの場合と厳密に同じである。従って、メモリー
における情報の物理的配置は、ＭＰＥＧシーケンスであ
った場合と同じであるので、ＤＲＡＭから読取りを行う
ための全てのアドレス生成回路は、例えば予測を形成す
る場合、Ｈ．２６１規格の場合であることを理解する必
要はない。このように、全ての場合に、データの記入の
みが影響される。
【０２３８】時間デコーダにおいて、回路が、実際に発
生している事柄と異なる何かであるように見えるＨ．２
６１に対して抽象化が行われる。即ち、ブロックの各グ
ループは概念的に拡張され、その結果、１１×３マクロ
ブロックである長方形の代わりに、マクロブロックは、
高さが１マクロブロックであり長さが３３ブロック（図
２３）のブロックグループに拡張される。こうすること
により、ブロックのグループ通じてカウントするために
時間デコーダにおいて用いられるカウント技法と全く同
じ技法が、ＭＰＦＧ用としても用いられる。
【０２３９】ブロックのＨ．２６１グループとＭＰＥＧ
スライスとの間に合致が存在するように回路が設計され
る。スタートコード検出器の後でＨ．２６１データが処
理される場合、各ブロックグループは、スライススター
トコードによって先行される。その次のブロックグルー
プは、その次のスライススタートコードによって先行さ
れる。この構造を通ってカウントするために時間デコー
ダ内においてカウントが行われる場合は、高さが１マク
ロブロックであって長さが３３マクロブロックのグルー
プであるかのように見える。同様に回路は１０間隔おき
にカウントするが、これで十分である。第１１番目のマ
クロブロック又は第２２番目のマクロブロックをカウン
トすると、幾つかのカウンタをリセットする。各マクロ
ブロックをカウントアップし、そして、１１に到達する
と、ゼロにリセットする別のカウンタを備えた簡単な回
路によってこれが達成される。マイクロコードは、それ
を尋問し、そして、その作用を実施する。本発明の時間
デコーダにおける全ての回路は、マクロブロックの物理
的配置に関して、圧縮規格から本質的に独立している。
【０２４０】多重規格の適応性に関して多数の異なる表
が有り、そして、回路は、適切な時点において適切な規
格を適応するために適切な表を選定する。各規格は複数
の表を持ち、そして、回路は、任意の所定時点において
表の集合の中から選定する。任意の１つの規格内におい
て、回路は、一時に１つの表を選定し、また、別の一時
に別の表を選定する。異なる規格内においては、回路
は、異なる表の集合を選定する。図２４に関する検討の
際に既に指摘したように、これらの表の間には或る程度
の交差がある。例えば、ＭＰＥＧに用いられる表の１つ
は、ＪＰＥＧにおいても同様に用いられる。これらの表
は、完全に分離した集合ではない。図２４は、Ｈ．２６
１集合、ＭＰＥＧ集合、及びＪＰＥＧ集合を示す。Ｈ．
２６１集合とＭＰＥＧ集合との間には非常に大きい重複
があることに注意されたい。これらの規格が使用する表
は全く共通する。ＭＰＥＧとＪＰＥＧとの間には僅かな
重複があり、そして、Ｈ．２６１とＪＰＥＧとの間には
全く重複がないので、これらの規格は完全に異なる表の
集合を持つ。
【０２４１】既に指摘したように、大部分のシステムユ
ニットは圧縮規格から独立している。或る１つのユニッ
トが規格独立的である場合には、この種のユニットは、
どのコーディング・スタンダードが処理されつつあるか
を記憶している必要がない。規格従属的な全てのユニッ
トは、コーディング・スタンダードトークンがこれらの
ユニットを流れる際に、圧縮規格を記憶している。第１
の符号化規格においてコード化／復号化された情報はマ
シン全体に配分され、そして、マシンが規格を変更しつ
つある場合には、マイクロプロセッサ制御される前のマ
シンは、一般に、Ｈ．２６１圧縮規格に従って機能する
ことを選定する。この種の前のマシンにおけるＭＰＵ
は、圧縮規格が変更中のマシン内における複数の異なる
場所において信号を生成する。ＭＰＵは、異なる時点に
おいて変更を行い、そしてパイプライン全体を通じてフ
ラッシュする。
【０２４２】本発明に従い、パイプラインにおける第１
のユニットとして配置されたスタートコード検出器にお
いてコーディング・スタンダードトークンの変化を起こ
させることにより、圧縮規格のこの変化を容易に取り扱
うことができる。トークンは、あるコード化規格が開始
されつつあることを表明し、そして、当該制御情報は、
マシンを下流に向かって流れ、そして、適切な時点にお
いて他の全てのレジスタを構成する。ＭＰＵは、各レジ
スタをプログラムする必要がない。
【０２４３】予測トークンは、ビットストリーム内のビ
ットを用いて予測を形成する方法を告げる。どの圧縮規
格が運用中であるかに応じて、回路は、当該規格内に発
見される情報をビットストリームから予測モードトーク
ンへ変換する。この処理は、ハフマンデコーダ、及びパ
ーザーステートマシンによって行われ、この場合に、特
定の条件に基づくビットを操作することは容易である。
スタートコード検出器は、この予測モードトークンを生
成する。次に、トークンは、マシンを下流に向かって、
予測形成に責任のあるデバイスである時間デコーダの回
路まで流れる。ある規格内のビットは３つの異なる規格
内において変化しないので、空間デコーダの回路は、ト
ークンがその中で運用されている規格がどの規格である
かを知ることなしに、当該トークンを解釈する。空間デ
コーダは、当該トークンに応答して告げられたことだけ
を行う。これらのトークンを所有し、そして、それらを
適切に使うことによって、マシンにおける他のユニット
の設計が簡素化される。プログラムは幾分複雑になるこ
ともあり得るが、多重規格に対して設計困難なハードワ
イヤロジックをこの場合に使用することができる利益が
得られる。
【０２４４】２．ＪＰＥＧ静止画像の復号化 以前に指摘したように、本発明は信号伸長に関し、更に
詳細には、使用圧縮規格には無関係なコード化動画信号
の伸長に関する。
【０２４５】本発明の１つの態様は、パイプライン処理
システムにおいて、第１の符号化された信号（ＭＰＥ
Ｇ、またはＨ．２６１符号化動画信号）を復号化するた
めに第２のデコーダ回路（時間デコーダ）と組み合わせ
て第１の符号化された信号（ＪＰＥＧ符号化動画信号）
を復号化するための第１のデコーダ回路（空間デコー
ダ）を提供することである。ＪＰＥＧ符号復号化のため
には時間デコーダを必要としない。
【０２４６】この点に関して、本発明は、１つの単一パ
イプラインデコーダ及び伸長システムを使用することに
より異なる方法で符号化された複数の信号の伸長を容易
にする。符号復号化および伸長パイプラインプロセッサ
は、独特の、そして、単一パイプラインデコーダ及び処
理システムと完全に互換性のある技術を用いて多重規格
符号化動画信号の扱いを可能にする特殊なコンフィギュ
レーションに組織されている。空間デコーダは時間デコ
ーダと組合わされ、そして、動画フォーマッティング部
は、動画ディスプレイをドライブするために用いられ
る。
【０２４７】本発明の他の態様は、静止画のみと使用す
るために、空間デコーダと動画フォーマッティング部の
組み合わせを使用することである。圧縮規格から独立し
た空間デコーダは、１つの単一ピクチャの境界内におい
て全てのデータ処理を遂行する。この種のデコーダは、
パイプラインを通過し、そして、関連している等速呼出
記憶装置、メモリーに対して情報の記憶および検索を扱
うための規格から独立したアドレス生成回路内に配分さ
れる内部ピクチャデータの空間伸長を扱う。静止画像デ
ータは、空間デコーダの出力において復号化され、そし
て、この出力は、ディスプレイ端末に出力を供給する多
重規格構成可能動画フォーマッティング部の入力として
用いられる。同様の画像の第１のシーケンスにおいて、
画像が空間デコーダの出力に到達するまでは、空間デコ
ーダの出力における伸長された各画像は同じビット長さ
である。画像の第２シーケンスは、完全に異なる画像サ
イズであっても差し支えなく、従って、第１の長さと比
較した場合に、長さが異なっても差し支えない。再度説
明すれば、この種画像が空間デコーダの出力に到達する
までは、類似した画像のこの種の第２シーケンスは全て
ビット長さが同じである。
【０２４８】本発明の他の態様は、入来する規格従属ビ
ットストリームを、規格から独立した再構成可能なパイ
プラインプロセッサとして作動するように選定および組
織化され、順序立てて配置された再構成可能な複数の処
理ステージと組合わされた一連の制御トークン及びデー
タトークンに内部的に組織化することである。
【０２４９】ＪＰＥＧ復号化に関して、チップ外ＤＲＡ
Ｍ無し１つの単一空間デコーダは、基底線ＪＰＥＧイメ
ージを急速に復号化することが出来る。空間デコーダ
は、基底線ＪＰＥＧ符号化規格の全ての機能をサポート
する。ただし、復号化可能なイメージサイズは、装備さ
れた出力バッファのサイズによって制限されることもあ
る。空間デコーダ回路は、情報のメモリーへの記憶を扱
うための機械従属、規格から独立したアドレス生成回路
を有する等速呼出記憶装置回路を含む。
【０２５０】既に指摘したように、ＪＰＥＧ符号化され
た動画を復号化するためには時間デコーダを必要としな
い。従って、データトークンによって運ばれる信号は、
ＪＰＥＧオペレーション用として時間デコーダが構成さ
れている場合には、それ以上処理することなしに、時間
デコーダを通って直接供給される。
【０２５１】本発明の他の態様は、ハフマンデコーダ／
動画デマルチプレクサ回路（ＨＤ＆ＶＤＭ）と組み合わ
されて作動するための、例えばバッファメモリー回路の
ような、１対のメモリー回路を空間デコーダ内に提供す
ることである。、第１の緩衝記憶装置は、ＨＤ ＆ Ｖ
ＤＭの前に配置され、そして、第２の緩衝記憶装置は、
ＨＤ ＆ ＶＤＡの後に配置される。ＫＤ ＆ ＶＤＭ
は、２進１及び０出構成されるビットストリームを復号
化する。これらの数値は、規格符号化されたビットスト
リーム内に所在し、そして、当該ビットストリームを、
下流において使用される数に変換する。２バッファシス
テムの利点は、多重伸長システムを実現するために使用
できることである。これら２つのバッファについては、
ハフマンデコーダの確認済み実施例と組み合わせて、こ
の後で詳細に説明される。
【０２５２】本多重規格伸長回路の更に別の態様は、ハ
フマンデコーダと組み合わせて作動する第１のフォーワ
ードバッファの上流に配置されたスタートコード検出器
回路と組合わされることである。この組み合わせの１つ
の利点は、入力ビットストリーム、特にパディングを扱
う場合に、ビットストリームに加えられなければならな
い融通性が増大することである。これらの確認済みコン
ポーネント、スタートコード検出器、メモリーバッフ
ァ、及びハフマンデコーダを配置すると、入力ビットス
トリームにおける特定のシーケンスの扱いを強化する。
更に、チップ外ＤＲＡＭは、ＪＰＥＧ符号化された動画
画像をリアルタイムに復号化するために用いられる。Ｄ
ＲＡＭと共に使われるバッファのサイズ及び速度は、動
画符号化されたデータレートに依存する。
【０２５３】符号化規格は、規格から独立した回路を用
いる空間デコーダと関連するＤＲＡＭに記憶するために
必要な規格従属タイプの全ての情報を識別する。
【０２５４】３．動画伸長 本発明において、復号化過程を経て動画が伸長されつつ
ある場合には、更に、時間デコーダが必要である。時間
デコーダは、空間デコーダにおいて復号化されたデータ
を現在復号化されつつあるピクチャ像の後でディスプレ
イすることを意図されている既に復号化済みの画像と組
み合わせる。時間デコーダは、画像符号化データストリ
ームにおいて、この時間的に置き換えられた情報を識別
するための情報を受け取る。時間デコーダは、時間的お
よび空間的に配置された情報をアドレスし、情報を検索
し、現在復号化されつつあり、そして、完了し、そし
て、ディスプレイスクリーンをドライブするために動画
フォーマッティング部への伝送に適した結果的な画像を
終了させる画像を用いて１つの画像内に配置された情報
を復号化するような方法によって情報を組み合わせる。
その代りに、結果的な画像は、後続する画像の時間的復
号化のためにその後で使用するために記憶しておくこと
ができる。
【０２５５】一般に、時間デコーダは、現在復号化され
つつある画像に対して早期及び／又は後期のいずれかに
おいて画像間の処理を実施する。時間デコーダは、当該
画像の符号化された表示内に符号化されない情報を再導
入する。理由は、当該情報が冗長であり、そして、デコ
ーダにおいて既に利用可能であることに因る。更に詳細
には、あらゆる所定の画像が、前後両方において当該情
報を時間的に囲むような類似の情報を含むことが可能で
ある。 運動補償が適用されるならば、この類似性を更
に大きくすることができる。時間デコーダ及び伸長回路
は、同様に、関連した画像の間の冗長度を減少させる。
【０２５６】本発明の他の態様において、時間デコーダ
は、空間デコーダからの規格従属出力情報を扱うために
用いられる。１つの単一画像に関するこの規格従属情報
は、空間デコーダによって処理された伸長された出力情
報が、第１の画像の時間的な位置に関して時間的に配置
された空間的に復号化された画像情報の空間的に復号化
された情報パケットの１つの画像を組み合わせるため
に、更に他のマシンに従属し規格から独立したアドレス
生成回路を有する他の等速呼出記憶装置によって他のＤ
ＲＡＭレジスタに記憶されるような方法において、ＤＲ
ＡＭの幾つかの領域の間に配分される。
【０２５７】ＭＰＥＧ符号化された信号を復号化するこ
との出来る多重規格回路においては、更に大きい論理Ｄ
ＲＡＭバッファは、ＭＰＥＧに適合可能な更に大きい画
像フォーマットをサポートすることが要求される場合も
あり得る。
【０２５８】画像情報は、８画素×８画素ブロックにお
ける直列パイプラインを通って移動中である。本発明の
１つの形において、アドレス復号化回路は、ブロック境
界に沿ってこれらの画素ブロックを扱う（記憶および検
索する）。更に、アドレス復号化回路は、境界を横断し
て行われる８×８画素ブロックの記憶および検索を扱
う。この汎用性については、以下において更に完全に説
明することとする。
【０２５９】第２の時間デコーダは、同様に、信号処理
遅延なしに扱うために、第１のデコーダ回路（空間デコ
ーダ）の出力を直接動画フォーマッティング部に供給し
ても差し支えない。
【０２６０】更に、時間デコーダは、ディスプレイ回路
による遅延に対して、画像データのブロックを順序付け
し直す。後で説明するように、アドレス復号化回路はこ
の順序付けし直しを実施可能にする。
【０２６１】既に述べたように、時間デコーダの１つの
重要な特徴は、画像の選択から得られた処理中の画像よ
りも早期に、或いは、遅れて到着した画像情報を合計す
ることである。
【０２６２】この文脈においてピクチャについて記述す
る場合、ピクチャは次に示す内容のいずれかを意味す
る。
【０２６３】１．ピクチャの符号化されたデータ表示で
ある。
【０２６４】２．結果である、即ち、デコーダによって
行われたプロセス段階を加算した結果として得られる最
終的な復号化済みのピクチャである。
【０２６５】３．ＤＲＡＭから読み出された既に復号化
済みのピクチャである。
【０２６６】４．空間的復号化の結果である。即ち、ピ
クチャ・スタートトークンとその次のピクチャ・エンド
トークンとの間のデータの範囲である。
【０２６７】ピクチャデータ情報が時間デコーダによっ
て処理された後で、情報は、ピクチャ記憶場所にディス
プレイされるか、或いは、書き戻される。次に、この情
報は、別の異なる符号化済みデータピクチャを処理する
際に用いられる更なる基準として保持される。視覚的デ
ィスプレイのための ＭＰＥＧ符号化されたピクチャの
再配列には、可所要のスクランブルされたピクチャは、
時間デコーダの再配列機能を変えることによって達成さ
れる能性が包含される。
【０２６８】４．ＲＡＭメモリーマップ 空間デコーダ、時間デコーダ、及び動画フォーマッティ
ング部は、全て、外部ＤＲＡＭを使用する。これら全て
の３つのデバイスには同じＤＲＡＭが用いられることが
好ましい。これら３つ全てのデバイスがＤＲＡＭを用
い、更に、３つ全てのデバイスがアドレス発生器と共に
ＤＲＡＭインターフェースを使用する場合であっても、
各々がＤＲＡＭにおいて実現するものは同じでない。即
ち、各チップ、例えば、空間デコーダ及び時間デコーダ
は、同じ物理的な外部ＤＲＡＭを使用する場合であって
も、異なるＤＲＡＭインターフェース及びアドレス生成
回路を有する。
【０２６９】要するに、空間デコーダは、共通ＤＲＡＭ
内に２つのＦＩＦＯを実現する。再び図１８を参照する
こととし、一方のＦＩＦＯ５４は、ハフマンデコーダ５
６及びパーザーの前に配置され、そして、他方は、ハフ
マンデコーダ及びパーザーの後に配置される。ＦＩＦＯ
は、比較的直截な方法において実現される。ＤＲＡＭの
特殊な部分は、各ＦＩＦＯに対して、その中にＦＩＦＯ
を実現するための物理的メモリーとして控除しておかれ
る。
【０２７０】空間デコーダＤＲＡＭインターフェース５
８と関連しているアドレス発生器は、２つのポインタを
使用して、ＦＩＦＯアドレスのトラックを管理する。１
つのポインタは、ＦＩＦＯに記憶されている第１ワード
を指し、もう一方のポインタは、ＦＩＦＯに記憶されて
いる最後のワードを指し示す。従って、所定のワードへ
の読み／書き操作を可能にする。読み、又は、書き操作
における実施過程において物理的メモリーの終端に到達
した場合には、アドレス発生器は、物理的メモリーのス
タートに対して「ラップアラウンド(wraps around)」す
る。
【０２７１】要するに、どの符号化規格（ＭＰＥＧまた
はＨ．２６１）が指定されていても、本発明にかかる時
間デコーダは、２つの完全なピクチャ又はフレームを記
憶することができなければならない。説明を簡易にする
ために、その中に２つのフレームを記憶しようとするＤ
ＲＡＭの物理的メモリーを２つの半分部分に分割するも
のとし、各半分は、それぞれ、（適切なポインタを用い
て）２つのピクチャのうちの特定の１つに対する専用と
する。
【０２７２】ＭＰＥＧは、３つの異なるタイプのピクチ
ャを用いる、即ち、イントラ（Ｉ）、予測（Ｐ）、及び
双方向補間（Ｂ）である。既に述べたように、Ｂピクチ
ャは、２つのピクチャからの予測に基づく。一方のピク
チャは未来から、そして、いま一方は過去から得られ
る。Ｉピクチャは、時間デコーダによるそれ以上の復号
化を必要としないが、しかし、Ｐ及びＢピクチャを復号
化する際に後で使用するために、２つのピクチャバッフ
ァのうちの１つに記憶されなければならない。Ｐピクチ
ャの復号化には、既に復号化済みのＰ又はＩピクチャか
ら予測を形成することが必要である。復号化されたＰピ
クチャは、Ｐ及びＢピクチャの復号化に用いるために１
つのピクチャに記憶される。Ｂピクチャは、両方のピク
チャバッファからの予測を要求することができる。ただ
し、Ｂピクチャは外部ＤＲＡＭに記憶される。
【０２７３】Ｉ及びＰピクチャが復号化される場合に、
時間デコーダから出力されないことに注意されたい。そ
の代りに、Ｉ及びＰピクチャは、ピクチャバッファの１
つに記入され、そして、次のＩまたはＰピクチャが、復
号化のために、到着する場合に限り、読み出される。換
言すれば、フラッシングに関する本セクションの以降に
おいて更に説明されるように、時間デコーダは、２つの
ピクチャバッファから前のピクチャをフラッシュするた
めに、その次のＰまたはＩピクチャを信頼する。要する
に、空間デコーダは、ＰまたはＩピクチャをフラッシュ
するために、動画シーケンスの終端において偽のＩまた
はＰを供給することが出来る。結果的に、次の動画シー
ケンスがスタートするとき、この偽ピクチャはフラッシ
ュされる。 Ｂピクチャの復号化に際して、ピークメモ
リー帯域幅のロードが起きる。最悪の状態は、全ての予
測が半画素の精度を以て作成され、両方のピクチャバッ
ファから供給されるこの種の予測からＢフレームが形成
される場合である。
【０２７４】以前に記述したように、時間デコーダは、
ＭＰＥＧピクチャの再順序付けを提供するように、構成
することができる。このピクチャ再順序付けにより、デ
ータストリーム内のその次のＰまたはＩピクチャの時間
デコーダによる復号化がスタートする時まで、Ｐ及びＩ
ピクチャの出力は遅延する。
【０２７５】ＰまたはＩピクチャが再順序付けされる
と、ピクチャがピクチャバッファに記入されるにつれ
て、特定のトークンは一時的にチップに記憶される。ピ
クチャがディスプレイ用に読出されると、これらの記憶
されているトークンが検索される。時間デコーダの出力
において、新規に復号化されたＰまたはＩピクチャのデ
ータトークンは、より旧いＰまたはＩピクチャと交換さ
れる。
【０２７６】一方、Ｈ．２６１は、復号化されたばかり
のピクチャからのみ予測を製作する。各ピクチャが復号
化されるにつれて、２つのピクチャバッファの１つに記
入され、次のピクチャ復号化に使用可能となる。必要と
される唯一のＤＲＡＭメモリーオペレーションは、８×
８ブロックを書くことであり、そして、整数精度のモー
ションベクトルによって予測を形成することである。
【０２７７】要するに、動画フォーマッティング部は、
３つのフレーム又はピクチャを記憶する。ピクチャの反
復またはスキップするような機能を収容するために、３
つのピクチャが記憶される必要がある。
【０２７８】５．ビットストリームの特性 本発明にかかる空間デコーダを特に参照することとし、
符号化されたデーアストリームのビットストリーム特性
を再検討することは有用である。理由は、これらの特性
は、空間デコーダ及び時間デコーダの回路によって扱わ
れなければならないからである。例えば、１つ又は複数
の圧縮規格の下において、当該規格の圧縮比率は、１つ
のピクチャの複数のピクチャを符号化するために使用さ
れるビットの数を変えることによって達成される。ビッ
ト数は、広い範囲に亙って変化し得る。詳細には、この
ことは、１つのピクチャの基準ピクチャを符号化するた
めに使われるビットストリームの長さは、１つの単位長
さとして識別可能であり、他のピクチャは、多数の単位
の長さであっても差し支えなく、第３のピクチャが当該
単位の部分であることも可能である。
【０２７９】現行規格（ＭＰＥＧ１．２、ＪＰＥＧ、
Ｈ．２６１）のうちのいずれも、ピクチャ像を終了する
方法を定義せず、次のピクチャがスタートする時、現在
のピクチャが終わることが黙認されている。更に、規格
（特にＨ．２６１）は、エンコーダによって不完全なピ
クチャが生成されることを可能にする。
【０２８０】本発明に基づき、トークンの１つピクチャ
・エンドを用いることによって１つのピクチャのエンド
を示す方法が提供される。スタートコード検出器から離
れる静止符号化データは、ピクチャ・スタートトークン
によってスタートし、そして、ピクチャ・エンドトーク
ンによって終了するが、長さが大幅に変化するピクチャ
から成る。ここに（第１と第２のピクチャとの間）伝送
された他の情報があるかもしれないが、第１のピクチャ
が終了したことは既知である。
【０２８１】空間デコーダの出力におけるデータストリ
ームは、所定のシーケンスに対して長さ（ビット数）が
同じであり、依然としてピクチャスタート、及びピクチ
ャエンドのピクチャから成る。ピクチャスタートとピク
チャエンドとの間の時間の長さは変化しても差し支えな
い。
【０２８２】動画フォーマッティング部は、時間的に不
均一なこれらのピクチャを受け取り、そして、ドライブ
されつつあるディスプレイのタイプによって決定される
固定ピクチャレートにおいて、これらをスクリーン上に
ディスプレイする。例えば、ＰＡＬ−ＮＴＳＣテレビジ
ョン規格のように種々異なるディスプレイレートが世界
中で使用されている。これは、独特の方法において、ピ
クチャを選択的にドロッピングまたは反復することによ
って達成される。普通の「フレームレートコンバー
タ」、例えば、２−３プルダウンは、固定入力ピクチャ
レートによって動作するが、動画フォーマッティング部
は可変入力ピクチャレートを扱うことができる。
【０２８３】６．再構成可能な処理ステージ 再び図１７を参照することとし、再構成可能な処理ステ
ージ（ＲＰＳ）は、２線インターフェース３３、及び入
力ラッチ３４から入来するトークンを受け取るために用
いられるトークンデコード回路３２を有する。トークン
デコード回路３３の出力は、２線インターフェース３６
及びアクション識別回路３９を介して処理回路３５に供
給される。処理回路３５は、アクション識別回路の制御
の下におけるデータ処理に適する。処理が完了した後
で、処理回路３６は、出力ラッチ４１を介し完成された
信号を２線インターフェースバス４０の出力に接続す
る。
【０２８４】アクション識別デコード回路３９は、２線
インターフェースバス４０を介してトークンデコード回
路３３から供給されるか、及び／又は、それぞれ２線イ
ンターフェースバス４６を介してメモリー回路４３及び
４４から供給される入力を持つ。トークンデコード回路
３３からのトークンは、アクション識別回路３９及び処
理回路３６に同時に供給される。アクション識別機能並
びにＲＰＳについては、本明細書のこの次の部分におい
て表及び図を用いて更に詳細に説明される。
【０２８５】図１７における機能ブロックダイアグラム
は、図１８、図１９、及び図２０に記載されている規格
から独立した回路ではないステージを示す。データフロ
ーは、トークンデコーダ３２を介し、処理ステージ３５
を介し、そして、出力ラッチ４１を介して２線インター
フェース回路４２に流れる。制御トークンがＲＰＳによ
り認識される場合には、トークンデコード回路３３にお
いて復号化され、そして、適切なアクションが行われ
る。認識されない場合には、出力回路４１を介して、２
線インターフェース回路４２に、変化なしに供給され
る。現在の発明は、パイプラインを介して制御トークン
の動きを制御するための２線ワイヤインターフェース回
路を持つパイプラインプロセッサとして機能する。本発
明のこの特徴については、以前に出願された欧州特許出
願第９２３０６０３８．８号に更に詳細に開示済みであ
る。
【０２８６】本発明において、トークンデコード回路３
３は、２線インターフェース４２を経て現在入来中のト
ークンがデータトークンまたは制御トークンのいずれで
あるかを識別するために用いられる。トークンがトーク
ンデコーダ回路３３によって調べられていることが認識
された場合には、実施されるべきアクションを示す適切
なインデックス信号またはフラグ信号によって、アクシ
ョン識別回路３９に出力される。それと同時に、トーク
ンデコード回路３３は、適切なフラグまたはインデック
ス信号を処理回路に供給し、アクション識別回路３９に
よって扱われつつあるトークンの存在を処理回路に対し
て警告する。制御トークンも同様に処理されても差し支
えない。
【０２８７】本発明において使用可能な様々なタイプの
トークンについては、この後において更に詳細に説明さ
れる。本明細書のこの部分に関しては、制御トークンに
よって運ばれるアドレスはデコーダ３３において復号化
され、そして、アクション識別回路３９内に含まれるレ
ジスタにアクセスするために用いられることに注意する
だけで十分である。調査されつつあるトークンが認識さ
れた制御トークンである場合には、アクション識別回路
３９は、ステートマシン全体に亙って制御信号を配分す
るために、その再構成状態回路を使用する。既に言及し
たように、これは、アクション識別デコーダのステート
マシンを作動化し、このデコーダはデコーダ自体を再構
成する。例えば、前記デコーダが符号化規格を変更する
こともあり得る。このようにして、アクション識別回路
３９は、図１７に示すステートマシンを介して供給しつ
つある特定の規格を扱うための所要のアクションを復号
化する。
【０２８８】同様に、アクション識別回路３９によって
制御されている処理回路３６は、この事象を引き起こす
ために適切である場合にデータトークンのデータフィー
ルドに含まれる情報を処理する準備を整える。多くの場
合、制御トークンが最初に到達し、アクション識別回路
３９を再構成し、そして、次に処理回路３６によって処
理されるデータトークンが直ぐ後に続く。制御トークン
は、プロセシングユニット３６内において処理済みのデ
ータトークンの直ぐ前を先行する出力２線インターフェ
イス４２を介して出力ラッチ回路４１を出る。
【０２８９】本発明において、アクション識別回路３９
は、ヒストリステートを保持するステートマシンであ
る。レジスタ４３及び４４は、トークンデコーダ３３か
ら復号化され、そして、これらのレジスタに記憶されて
いる情報を保持する。この種のレジスタは、必要に応じ
て、オンチップ又はオフチップのいずれであっても差し
支えない。これら複数のステートレジスタは、アクショ
ン識別に接続されたアクション識別回路３９において現
在識別されつつあるアクション情報を含む。このアクシ
ョン情報は、以前に復号化されたトークンから記憶さ
れ、そして、選定されるアクション影響することが可能
である。接続４０は、トークンデコード３３からアクシ
ョン識別ブロック３９まで直線的に接続する。これは、
アクションがトークンデコード回路３３によって現在処
理されつつあるトークンによっても影響され得ることを
示すことを意図したものである。
【０２９０】本発明に基づくトークン復号化およびデー
タ処理を示す。データ処理は、アクション識別回路３９
によって構成されるように行われる。アクションは、条
件の数によって影響され、そして、既に復号化済みのト
ークンから全体的に得られた情報によって影響され、或
いは、更に詳細には、レジスタ４３及び４４において既
に復号化済みのトークンから記憶された情報、処理中の
現行トークン、及びアクション識別ユニット３９がそれ
自身で獲得したステートおよびヒストリ情報によって影
響される。それによって制御トークンとデータトークン
との間の区別が示される。
【０２９１】あらゆるＲＰＳにおいて、いくらかのトー
クンは、当該ＲＰＳユニットによって制御トークンとし
て見られる。この場合、これらのトークンは幾分後の時
点においてＲＰＳのオペレーションに影響するはずであ
る。トークンの他の集合は、ＲＰＳによってデータトー
クンとして見られる。この種のデータトークンは、特定
回路の設計、既に復号化済みのトークン、及びアクショ
ン識別ユニット３９の状態によって決定されるような方
法においてＲＰＳによって処理される情報を含む。
【０２９２】特定のＲＰＳは、特定のＲＰＳコントロー
ルに対する或る特定のトークンの集合および他のトーク
ンの集合をデータとして識別するが、これは特定の当該
ＲＰＳのビューである。別のＰＰＳは、同じトークンに
対して別の異なったビューを持つことが可能である。一
方においては、いくらかのトークンは、１つのＲＰＳユ
ニットによってデータトークンとして見られ、他方にお
いては、別のＲＰＳユニットによって実際に制御トーク
ンであるものとして決定されることが可能である。例え
ば、量子化表情報は、少なくともハフマンデコーダ及び
ステートマシンに関する限りにおいては、データであ
る。理由は、当該情報はその入力にコード化されたデー
タとして到着し、一連の８ビットワードに書式化され、
そして、処理パイプラインを下流に移動する量子化表ト
ークン（ＱＵＡＮＴテーブル）と呼ばれるトークンに形
作られるからである。当該マシンに関する限りにおいて
は、全ての情報はデータであったはずであり、当該情報
はハンドリングデータであって、或る種のデータを別の
種類のデータに変換し、これは明らかに、当該マシンの
当該部分によって遂行される処理機能である。ただし、
当該情報が逆量子化器に到着すると、逆量子化器は、複
数のレジスタである当該トークン内にその情報を記憶す
る。実際、６４個の８ビット数があり、そして、多数の
レジスタがあるので、一般に、多数のレジスタが存在す
るかも知れない。この情報は、制御情報として見なさ
れ、従って、情報は各データワードに乗算する数に影響
するので、当該制御情報は、その次のデータトークンに
おいて行われる処理に影響する。１つのステージは当該
トークンをデータであると見なし、そして、他のステー
ジは当該トークンを制御であると見なした例がある。
【０２９３】本発明に基づくトークンデータは、殆どの
場合、マシンを通過するデータであるものと見なされ
る。重要な態様の１つは、一般に、トークンデコーダを
有する回路の各ステージが特定のトークンの集合を探し
ており、そして、当該ステージが認識しないトークン
は、変化しないままでステージを通過し、そして、パイ
プラインを下流に移動することである。その結果、現行
ステージに後続する下流ステージがこれらのトークンを
見ると言う利点があり、これらのトークンに応答可能で
ある。これは、重要な特徴である。すなわち、隣接して
いないブロックに対してトークンメカニズムを用いるこ
とによりブロックの間の通信が可能である。
【０２９４】本発明の他の重要な特徴は、回路の各々の
ステージは、各々の規格にとって必要なオペレーション
を行うことができる範囲内において、処理能力を持つこ
と、及び所定の時点において行われなければならないオ
ペレーションに関してトークンとして制御を遂行できる
ことである。この能力を提供するために、異なるステー
ジの間において異なる１つの処理エレメントがある。パ
ーザーのステートマシンＲＯＭにおいて、３つの完全に
異なる分離されたプログラムがある。各プログラムは扱
われる各規格に対応する。どのプログラムが実行される
かはコーディング・スタンダードトークンに依存する。
換言すれば、これら３つのプログラムの各々は、その内
部に、復号化及びコーディング・スタンダード規格トー
クンの両方を扱う能力もつ。これらのプログラムの各々
が、次に解釈されるべき符号化規格がどちらであるかを
理解した場合、これらのプログラムは、マイクロコード
ＲＯＭ内の当該プログラムのためのスタートアドレスへ
リテラルにジャンプする。これが、ステージが多重規格
性を扱う方法である。
【０２９５】異なる規格によって２つの事柄が影響され
る。第１に、スタートマーカコードの長さを検出するた
めのシフトレジスタを再構成するためにビットストリー
ム内のビットのどのパターンが、スタートコード、また
はマーカーコードとして認識されるかが影響される。第
２に、当該スタートまたはマーカコードが何を意味する
かを表示する１つの情報がマイクロコード内に所在す
る。ビットの符号化は、３つの規格の間で異なることを
思い出されたい。従って、マイクロコードは、そのコン
プレッサ規格に特有の表において、当該規格標準から独
立しているもの、即ち、入来コードを表すトークンのタ
イプを参照する。大抵の場合に、様々な規格の各々は、
当該規格が生成する特定のコードを提供するので、この
トークンは、一般に、当該規格から独立している。
【０２９６】逆量子化器７９は数理的処理能力を持つ。
量子化器は、乗算および加算を行い、そして、パラメー
タによって構成される３つ全ての圧縮規格を実行する能
力を持つ。例えば、制御装置内のＲＯＭにおけるフラグ
ビットは、逆量子化器に対して、定数Ｋを加えるかどう
かを告げる。別のフラグは、逆量子化器に対して、他の
定数を加えるかどうかを告げる。逆量子化器は、トーク
ンが量子化器によって供給される場合、レジスタ内にコ
ーディング・スタンダードトークンを記憶する。それ以
降にデータトークンが通過する場合には、逆量子化器
は、当該規格が何であるかを記憶し、そして、適切なオ
ペレーションを行うために処理エレメントに供給する必
要のあるパラメータを探索する。例えば、逆量子化器
は、特定の圧縮規格に対してＫが０にセットされるか、
或いは、１にセットされるかを探索し、そして、その結
果をその処理回路に供給する。同様の意味において、ハ
フマンデコーダ５６は、その中に多数の表を持ち、その
幾つかはＪＰＥＧ用であり、その幾つかはＨ．２６１用
であり、その幾つかはＭＰＥＧ用である。実際、これら
の表の大多数は、これらの圧縮規格の１つ以上に役立
つ。どの表が使われるかは、当該規格のシンタックスに
依存する。ハフマンデコーダは、どの表を使うかを告げ
るステートマシンからのコマンドを受け取ることによ
り、作動する。従って、ハフマンデコーダは、それに入
力され、記憶され、そして、どの符号化が実施されつつ
あるかを表明する１つの状態をそれ自体は直接持たな
い。そうでなくて、一緒になってそれらの中に情報を含
むパーザーステートマシンとハフマンデコーダの組み合
わせである。
【０２９７】本発明の空間デコーダに関しては、アドレ
ス生成は、改造され、そして、図１７に示す場合に類似
し、多数の情報は、例えば符号化規格のようなトークン
から復号化される。同様に、符号化規格および付加的情
報はレジスタに記録され、そして、当該情報がシステム
内のマクロブロックを通過して、１つ１つカウントする
場合にはアドレス発生器ステートマシンの進行に影響す
る。最後のステージは、２つのモードＨ．２６１、また
はＭＰＥＧのどちらかで作動し、そして、容易に識別さ
れる予測フィルタ４０７−９（図２６）である。
【０２９８】７．多重規格符号化 更に詳細には、本発明に基づく制御トークンは、当該ト
ークンに複数のワードを有する。この場合、拡張ビット
として知られる１つのビットがセットされ、追加情報を
運ぶためのトークン内における付加ワードの使用を指定
する。これらの付加制御ビットのうちの或るものは、対
応するステートマシンにおいて１組の規格から独立した
インデックス信号を作成するために使用される情報を示
すインデックスを含む。トークンの残りの部分は、パイ
プラインプロセッサを通過する全てのデータストリーム
に対して標準となる内部の処理制御機能を示し、そし
て、識別するために使用される。
【０２９９】本発明の１つの形において、トークン拡張
は、マシン全体に亙って配分された相対トークン復号化
回路によって復号化される現行符号化規格を保持するた
めに使われ、そして、新しい符号化規格の下で動作する
ことが適切である場合にはいつでもマシン全体に亙るス
テージのアクション識別回路３９を再構成するために使
われる。更に、トークン符号化回路は、当該回路が扱う
ように設計された選定された規格の１つと制御トークン
が関係があるかどうかを示すことができる。
【０３００】更に詳細には、ＭＰＥＧスタートコード、
及びＪＰＥＧマーカにはは８ビットバリューが後続す
る。Ｈ．２６１スタートコードのは４ビットバリューが
後続する。この文脈において、スタートコード検出器５
１は、ＭＰＥＧスタートコードか又はＪＰＥＧマーカー
のいずれかを検出することによって、次の８ビットがス
タートコードと関連している値を含むことを示す。次
に、前記検出器は、独立的に、ＭＰＥＧスタートコード
またはＪＰＥＧマーカーのいずれであり、そして、Ｈ．
２６１スタートコードでないことを示す信号を作成する
ことがっできる。この第１の場合において、８ビットバ
リューはデコード回路に入力され、デコード回路の一部
は、当該回路を通過するトークンを扱うために現行回路
内において使用されるインデックス及びフラグを示す信
号を作成する。これは、その後においてどちらの規格が
扱われつつあるかを決定するために参照される制御トー
クンの部分を挿入するためにも使われる。この意味にお
いて、制御トークンは、ＭＰＥＧ規格、並びに、同伴デ
ータに作用するオペレーションのタイプを示す部分と関
係があることを示す部分を含む。既に検討したように、
この情報は、その目的のために作られた様々な規格によ
って必要とされる機能を遂行るために用いられる処理ス
テージを再構成するために、システムにおいて利用され
る。
【０３０１】例えば、Ｈ．２６１スタートコードに関し
て、このコードはスタートコードのすぐ後に後続する４
ビットバリューと関連する。スタートコード検出器は、
この値をトークン発生器ステートマシンに供給する。こ
の値は、３ビットスタート数を作る８ビットデコーダに
供給される。スタート数は、当該バリューによって示さ
れるように、ピクチャ数のピクチャ・スタートを識別す
るために用いられる。更に、システムは、既に述べた２
線インターフェースの原理の下で作動する多重並列処理
パイプラインを含む。各々のステージは、一般に図１７
に示す形をとるマシンを含む。トークンデコードステー
ジ３３は、アクション識別回路３９、またはプロセシン
グユニット３６にステートマシンを適宜エントリさせつ
つあるトークンを導くために用いられる。プロセシング
ユニットは、次の以前の制御トークンによって現行符号
化規格を扱うために必要な形に再構成済みであり、現行
規格は、処理ステージに現在エントリされつつあり、そ
して、次のデータトークンによって運ばれる。更に、本
発明のこの態様に基づき、処理パイプラインにおける連
続したステートマシンは、１つの符号化規格、即ち、
Ｈ．２６１の下で機能することが可能であり、一方、前
のステージは、例えばＭＰＥＧのような個別規格の下で
動作することが可能である。制御トークン及びデータト
ークンの両方を運ぶために同じ２線インターフェースが
使われる。
【０３０２】更に、本発明のシステムは、固定した数の
再構成可能な処理ステージと共に多数の符号化規格を復
号化することを要求される制御トークンを用いる。更に
詳細には、ピクチャが実際に終了する時点を指示するこ
とは重要であるので、ピクチャ・エンド制御トークンが
用いられる。従って、多重規格マシンを設計する場合に
は、どの規格復号化技術を使用するかを示す付加的制御
トークンを多重規格パイプライン内に作ることが必要で
ある。この種の制御トークンはピクチャ・エンドトーク
ンである。このピクチャ・エンドトークンは、バッファ
をフラッシュするように強制し、そして、デコーダを介
して現行ピクチャをディスプレイへ押し出すために、現
行ピクチャが終了したことを示すために使われる。
【０３０３】８．多重規格プロセッシング回路―第２オ
ペレーションモード すでに述べたスタートコード検出器の形の圧縮規格従属
回路は、適切なバスを介して、圧縮規格から独立した回
路に適宜相互接続される。規格従属回路は、同じバス及
び付加的バスを介して、従属独立組み合わせ回路に接続
される。規格から独立した回路は、規格従属独立回路に
付加的入力を供給し、同時に、規格従属独立回路は規格
から独立した回路に情報を後方提供する。規格から独立
した回路からの情報は、他の適当なバスを介して、出力
に供給される。表６００は、規格従属スタートコード検
出器５１への入力に適用される多重規格には各符号化さ
れたビットストリーム内に規格従属的な意味を持つ特定
のビットストリームが含まれることを示す。
【０３０４】９．スタートコード検出器 既に述べたように、本発明に基づくスタートコード検出
器は、ＭＰＥＧ、ＪＰＥＧ、及びＨ．２６１ビットトリ
ームを扱い、そして、残りのデコーダにとって有意であ
る一連の所有権トークンを前記ストリームから生成する
ことができる。多重規格の復号化が達成される一例とし
て示せば、ＭＰＥＧ（１、及び２）ピクチャ・スタート
コード、Ｈ．２６１ピクチャ・スタートコード、及びＪ
ＰＥＧスタートオブスキャン（ＳＯＳ）マーカは、スタ
ートコード検出器によって等価として扱われ、そして、
これら全てが内部ピクチャ・スタートトークンを生成す
る。同様の方法において、ＭＰＥＧシーケンススタート
コード、及びＪＰＳＧ ５０１（スタートオブイメー
ジ）マーカは、両方共、マシンシーケンススタートトー
クンを生成する。ただし、Ｈ．２６１規格は等価スター
トコードを持たない。従って、スタートコード検出器
は、第１のＨ．２６１ピクチャ・スタートコードに応答
して、シーケンススタートトークンを生成する。
【０３０５】前述のイメージは、いずれも、ＳＣＤ以外
には、直接使用されない。むしろ、例えば、マシンピク
チャ・スタートトークンは、ビットストリームに含まれ
るピクチャ・スタートイメージに等価であると思われて
いる。更に、次の事柄を念頭に置かれたい、即ち、マシ
ンピクチャ・スタート自体は、規格におけるピクチャ・
スタートの直接的なイメージではない。むしろ、それ
は、各々の圧縮コード化規格におけるイメージのオペレ
ーションをエミュレートする規格から独立した復号化機
能を提供するために他の制御トークンと組み合わせて使
われる制御トークンである。制御トークンによって運ば
れた情報に基づく回路の再構成と結合した制御トークン
の組み合わせ、及び更に、それぞれのステートマシンの
トークン復号化回路部分によって生成されたインデック
ス及び／又はフラグとの組み合わせは、独特である。典
型的な再構成可能なステートマシンについては次に続い
て説明される。
【０３０６】再び、表６００を参照することとし、左の
カラムには規格イメージのグループの名前が示される。
右カラムには、当該規格イメージ内には存在しないか、
又は、使用されない規格符号化された信号のエミュレー
ションに用いられるマシン従属制御トークンが示され
る。
【０３０７】表６００において、既に述べたように、表
６００に記載されている規格信号の任意の１つを復号化
する場合、マシンシーケンススタート信号はスタートコ
ード検出器によって生成されることが分かる。スタート
コード検出器は、システム全体に亙って用いられる２線
インターフェースへ供給するために、シーケンススター
ト、グループスタート、シーケンスエンド、スライスス
タート、ユーザー―データ、エクストラ―データ、及び
ピクチャ・スタートトークンを作る。これらの制御トー
クンと共に作動するこれらの各ステージは、トークンの
内容によって構成されるか、或は、トークンの内容によ
って作られるインデックスによって構成され、そして、
ピクチャデータトークンが当該ステーションに到着する
場合に受信されると予測されるデータを扱う準備が整え
られる。
【０３０８】既に述べたように、例えばＨ．２６１のよ
うな圧縮規格の１つは、そのデータストリーム内にシー
ケンスイメージスタートを持たず、そのデータストリー
ム内にピクチャ・エンドイメージも持たない。スタート
コード検出器は、入来ビットストリーム内にピクチャ・
エンドポイントを示し、そして、ＰＩＣＴＵｔＺＥＥＮ
Ｄトークンを作る。この点に関して、本発明のシステム
は、本発明の実現において使用するために選定された各
々のレジスタの位置に情報の１ビットを含むように完全
にパックされたデータワードを運ぶことを意図する。こ
の目的のために、２つのスタートコードの間で供給され
るビット数として１５ビットが選定された。勿論、当該
技術分野における通常の熟練者であれば、１５ビットよ
り多いか少ないいずれの選択を行うことも可能であるこ
とが理解できるはずである。換言すれば、スタートコー
ド検出器からＤＲＡＭインターフェースへ供給される全
てのデータワードが１５ビットであることは、適切なオ
ペレーションのために必要とされる。従って、スタート
コード検出器は、データトークンの最終ワード挿入され
るパディングと称する余分のビットを作る。説明のため
には、１５データビットが選定された。
【０３０９】本発明に基づくパディング(padding)オペ
レーションを行うためには、多数の２進１が後続する２
進０は、１５ビットデータワードを完成するために、自
動的に挿入される。次に、このデータは、コード化され
たデータバッファを介して供給され、そして、パディン
グを除去するハフマンデコーダに供給される。従って、
任意の数のビットが、固定したサイズ及び幅のバッファ
を供給可能である。
【０３１０】１つの実施例において、ピクチャのスライ
スを識別するためにスライススタート制御トークンが使
われる。スライススタート制御トークンは、ピクチャを
更に小さい領域に分割するために用いられる。この領域
のサイズは、エンコーダによって選定され、そして、ス
タートコード検出器は、スタートコード検出器から下流
に位置するマシン従属ステートステージに対して、受信
ピクチャを更に小さい領域に分割するために、スライス
スタートコードのこの唯一のパターンを識別する。領域
のサイズは、スタートコード検出器で識別され、そし
て、符号化されたピクチャを伸長するために再組合わせ
回路及び制御トークンによって使用されるエンコーダに
よって選択される。スライススタートコードは、主とし
てエラー回復のために使われる。
【０３１１】スタートコードは、デコーダを始める唯一
の方法を提供し、そして、これについては、続いて更に
詳細に説明される。スタートコード検出器をコード化さ
れたデータバッファの前に配置すれば、コード化データ
バッファの後、そして、ハフマンデコーダ及び動画デマ
ルチプレクサ前にスタートコード検出器を配置する場合
と比較して、多数の利点が得られる。第１のバッファの
前にスタートコード検出器を設置した場合には、１）ト
ークンの組立てが可能であり、２）例えばスタートコー
ドのような規格制御信号の復号化が可能であり、３）デ
ータがバッファに入る前に、ビットストリームのパッド
が可能であり、そして、４）バッファを空にするため
に、制御トークンの適切なシーケンスを作り、利用可能
なデータをバッファからハフマンデコーダに入れること
が可能である。
【０３１２】スタートコード検出器によって出力される
制御トークンの殆どは、様々なピクチャ、及び動画符号
化規格の構文エレメントを直接反映する。スタートコー
ド検出器は、構文エレメントを制御トークンに変換す
る。これらの自然トークンに加えて、幾つかの一意的、
及び／又は、マシン従属トークンが生成される。一意的
なトークンには、本発明のシステムにより使用するため
に特に設計され、内部的にも外部的にも一意的であり、
そして、本発明の多重規格性に関して補助するために用
いられるトークンが含まれる。この種の一意的なトーク
ンの例には、ピクチャ・エンド、及びコーディング・ス
タンダードが含まれる。
【０３１３】更に、トークンは、符号化規格の間の構文
的な差の幾つかを除去するため、及びエラー条件と協調
作動するために導入される。自動トークン生成は、規格
従属データの順次分析の後で行われる。従って、空間デ
コーダは、空間デコーダの入力に直接供給されたトーク
ン、即ち、ＳＣＤ、並びに、コード化されたデータにお
けるスタートコードの検出に続いて生成されたトークン
に平等に応答する。本発明の多重規格性を制御するため
に一連のエキストラトークンが２線インターフェースに
挿入される。
【０３１４】ＭＰＥＧ及びＨ．２６ｌ符号化動画ストリ
ームは、規格従属非データ識別可能ビットパターンを含
み、これらのパターンの１つを、今後、スタートイメー
ジ、及び／又は、規格従属コードと呼ぶこととする。Ｊ
ＰＥＧにおいては、同様の機能はマーカコードによって
提供される。これらのスタート／マーカコードは、コー
ド化されたデータストリームの構文の重要な部分を識別
する。スタートコード検出器によって行われるスタート
／マーカコードの分析は、コード化されたデータ解析の
最初のステージである。
【０３１５】スタート／マーカコードパターンは、ビッ
トストリーム全体を復号化することなしにパターンを識
別できるように設計される。従って、それらのパターン
は、エラー回復及びデコーダスタートを援助するために
本発明に基づいて使用できる。スタートコード検出器
は、コード化されたデータ構成内のエラーを検出し、そ
して、デコーダのスタートを援助するための、機能を提
供する。スタートコード検出器のエラー検出能力につい
ては、デコーダのスタート過程につれて、この後で詳細
に説明される。
【０３１６】前記の記述は、主として、マシン従属ビッ
トストリームの特性、及び本発明のアドレッシング特性
との関係に関する説明であった。次の記述は、スタート
コード検出器に関する規格従属コード化データのビット
ストリームの特性の説明である。
【０３１７】各々の規格圧縮符号化システムは、特定の
圧縮仕様を識別するために選定された独特のスタートコ
ードコンフィギュレーション、またはイメージを用い
る。各々のスタートコードは、スタートコードバリュー
を持つ。スタートコードバリューは、当該規格の言語内
においてスタートコードと関連するオペレーションのタ
イプを識別するために用いられる。本発明の多重規格デ
コーダにおいては、既に述べたように、その互換性は、
制御トークン及びデータトークンコンフィギュレーショ
ンに基づく。フラグ信号を含むインデックス信号は、各
ステートマシン内において回路生成され、そして、以下
に適宜説明することとする。
【０３１８】当該規格に含まれるスタート、及び／又
は、マーカコード、並びに、データワードと対照的な他
の規格ワードは、当該マシンにおいて使用される制御、
及び／又は、データトークンの内容に関して、コード、
及び／又は、マシン従属コードの使用との混乱を回避す
るために、イメージとして識別されることが少なくな
い。同様に、スタートコードと言う用語は、ＪＰＥＧマ
ーカコード並びにＭＰＥＧ及びＨ．２６１に関する包括
的な用語として用いられることが多い。マーカコードと
スタートは同じ目的に役立つ。更に、「フラッシュ」(f
lush)と言う用語は、フラッシュトークンを意味する場
合と、そして、動詞として、例えば、スタートコード検
出器シフトレジスタをフラッシュする場合（「フラッシ
ュ済み」信号を含む）のように、両方の意味に用いられ
る。混乱を回避するために、フラッシュトークンは必ず
大文字で書かれる。用語（動詞、または名詞）の他の全
ての使用は小文字による。
【０３１９】規格従属コード化済み入力ピクチャ入力ス
トリームは、長さの変化するデータ及びスタートイメー
ジを含む。スタートイメージは、規格に応じて即座に後
続する当該データに対してどのオペレーションが実施さ
れるべきかを告げる値を一緒に運ぶ。ただし、多重規格
に対して互換性が必要とされる本発明の多重規格パイプ
ライン処理システムにおいて、システムは、全ての規格
において全ての機能を扱うために最適化されている。従
って、多くの条件において、一意的なスタート制御トー
クンは、符号化された信号規格イメージの値に含まれる
値に関してのみ互換性があるばかりでなく、当該技術分
野において周知のように各規格に対して指定されたパラ
メータによる表示に従って、規格のオペレーションをエ
ミュレートするために各種ステージを制御可能でなくて
はならない。この種の規格は、全て、参照資料として本
明細書に組み込まれる。
【０３２０】単独で、或いは、他の制御トークンと組合
わせることによって規格ビットストリームに含まれる非
データ情報をエミュレートするトークンの間の関係を理
解することが重要である。フラグ信号を含むインデック
ス信号の個別の集合は当該ステートマシン内におけるい
くらかの処理を扱うために各ステートマシンによって生
成される。規格に運ばれる値は、規格データ及び非デー
タ信号の扱いをエミュレートするようにマシンの従属制
御信号にアクセスするために使用できる。例えば、スラ
イススタートトークンは２ワードトークンであり、従っ
て、既に述べたように、２線インターフェースに入力さ
れる。
【０３２１】本発明のシステムへのデータ入力は、例え
ば、ディスク、テープ等のような、スタートコード検出
器５１（図１８）内における第１機能ステージに８ビッ
トのデータを供給するあらゆる適当なデータソースから
のデータソースであっても差し支えない。スタートコー
ド検出器は３つのシフトレジスタを有する、即ち、第１
のシフトレジスタは、８ビット幅であり、その次は２４
ビット幅であり、そして、その次は１５ビット幅であ
る。各々のレジスタは、２線インターフェースの一部で
ある。データソースからのデータは、１つのタイミング
サイクル期間中に、１つの単一８ビットバイトとして第
１レジスタにロードされる。その後で、第１シフトレジ
スタの内容は、一時に１ビットずつ、デコード（第２）
シフトレジスタにシフトされる。２４サイクル後に、２
４ビットレジスタは満杯になる。８サイクル毎に、８ビ
ットバイトが、第１シフトレジスタにロードされる。各
バイトは、バリューシフトレジスタ２２１（図２９）に
ロードされ、そして、付加的な８サイクルは、バリュー
シフトレジスタを空にし、そして、シフトレジスタ２３
１をロードするために用いられる。シフトレジスタ２３
１を空にするためには８サイクルが用いられ、従って、
これらの３オペレーション、または２４サイクルの後
で、２４ビットレジスタ内にはまだ３バイトがある。バ
リューデコードシフトレジスタ２３０はまだ空である。
【０３２２】今２４ビットシフトレジスタ内に１つのピ
クチャ・スタートワードがあるものと仮定すれば、検出
サイクルは、ピクチャスタートコードパターンを認識
し、そして、その出力としてスタート信号を供給する。
一度、検出器がスタートを検出すれば、それに続くバイ
トは、当該スタートコードと関連した値であり、そし
て、これは、現在バリューレジスタ２２１にシッティン
グ(sitting)中である。
【０３２３】検出シフトレジスタの内容はスタートコー
ドであると識別済みであるので、これ以上プロセシング
が起きないことを保証するために、これらの３バイトを
用いて、２線インターフェースから、この内容を除去し
なければならない。デコードレジスタは空にされ、そし
て、バリューデコードシフトレジスタ２３０は、当該値
がこの種レジスタまでシフトされるのを待つ。
【０３２４】この段階において、バリューデコードシフ
トレジスタの低位ビット位置の内容は、ピクチャ・スタ
ートと関連した値を含む。標準ピクチャ・スタート信号
と等価の空間デコーダは、ＳＤ ピクチャ・スタート信
号と呼ばれる。ここにおいて、ＳＤ ピクチャ・スター
ト信号自体はトークンヘッダに含まれようとしており、
そして、この値は、トークンヘッダに対する拡張ワード
に含まれようとしている。 １０．トークン 本発明の実現に際して、トークンは、制御、及び／又
は、データ機能に対する対話型インターフェースメッセ
ンジャパッケージの形式の万能順応ユニットであり、そ
して、１つの認識済みトークンに応答して様々なオペレ
ーションを行うためにそれ自体を再構成する１つのステ
ージである再構成可能なプロセシングステージ（ＲＰ
Ｓ）と共に使用するために改作される。トークンは、様
々な機能を達成するために処理ステージに応じて位置従
属又は位置独立のいずれかであっても差し支えない。更
に、トークンは、処理ステージによって変化させられ、
その次に、更に別の機能を達成するためにパイプライン
を下流方向に供給されるので、変質性であっても差し支
えない。トークンは、ステージの全て又は全てよりも少
ない部分と対話し、そして、この観点からすれば、隣
接、及び／又は、非隣接のステージと対話するた見なし
ても差し支えない。トークンは、幾つかの機能に対して
は位置従属であり、そして、他の機能に対しては位置独
立であっても差し支えなく、そして、或るステージとの
特定の対話は、当該ステージの以前における処理ヒスト
リによって調整可能である。
【０３２５】ピクチャ・エンドトークンは、多重規格デ
コーダにおいてピクチャエンドを送信する方法である。
【０３２６】多重規格トークンは、規格従属及び規格独
立ハードウェアと制御トークンとの混合体を用いてＭＰ
ＥＧ、ＪＰＥＧ、及びＨ．２６１データストリームを１
つの単一デコーダにマッピングする方法である。
【０３２７】サーチモードトークンは、ランダムアクセ
ス、及び強化されたエラー回復を可能にするＭＰＥＧ、
ＪＰＥＧ、及びＨ．２６１データストリームを検索する
ための技術である。
【０３２８】ストップ・アフタ・ピクチャトークンは、
復号化のクリアエンドを達成する方法であり、ピクチャ
のエンドを送信し、そして、デコーダパイプライン、即
ち、チャネルの変更をクリアする。
【０３２９】更に、トークンをパッドすることは、固定
サイズ固定幅のバッファを通って任意の数のビットを供
給させる方法である。
【０３３０】本発明は、トークンおよび２線システムを
使用する可変構成を有するパイプライン処理システムに
向けられる。２線システムと組合わせた制御トークン及
びデータトークンの使用は、制御トークンを使わないシ
ステムと比較して拡張された作動能力を有することを可
能にする多重規格システムの達成を容易にする。
【０３３１】制御トークンは、デコーダプロセッサの中
の回路よって生成され、そして、取り扱うために直列パ
イプラインプロセッサ内に供給する多数の異なるタイプ
の規格従属信号のオペレーションをエミュレートする。
直列プロセッサによる処理及び次に示す項目に関する考
察を行うために選定される多重規格の全てのパラメータ
を検討する技術が用いられる。即ち、１）それらの類似
性、２）それらの相違、３）それらの必要性、及び必要
条件、及び４）直列プロセッサに送り込まれる全ての規
格信号を効果的に処理するための正しいトークン機能の
選定。トークンの機能は規格をエミュレートすることで
ある。制御トークン機能は、部分的には規格従属信号間
のエミュレーション／翻訳として、及びパイプラインプ
ロセッサを介して制御情報を伝えるためのエレメントと
して使われる。
【０３３２】先行該技術によるシステムにおいては、規
格を識別し、そして、マイクロプロセッサインターフェ
ースを用いることによって専用回路を作るために周知の
技術に従って専用マシンが設計される。マイクロプロセ
ッサからの信号は、専用下流コンポーネントを介してデ
ータの流れを制御するために用いられる。この伸長機能
の選択、タイミング、及び組織化は、マイクロプロセッ
サから入来する信号によって援助された固定論理回路に
よる制御の下に行われる。
【０３３３】これとは対照的に、本発明のシステムは、
制御トークンの制御の下に下流機能ステージを構成す
る。ＭＰＵからの必要な、及び／又は、代替制御を入手
するためにオプションが提供される。
【０３３４】トークンは、伸長回路パイプラインプロセ
ッサを介して情報を伝達するための優れたフォーマット
を提供し、そして、作成する。以下に示す好ましい実施
例において選定され、そして、使用される設計において
は、トークンの各ワードの幅は最小限８ビットであり、
そして、１つの単一トークンは、１つ又は複数のワード
を越えて拡張することが出来る。トークンの幅は、可変
であり、そして、ビット数は任意に選定することが出来
る。拡張ビットは、トークンが現行ワードを越えて拡張
されるかどうか、即ち、トークンの最終ワード以外のト
ークンの全てのワードにおけるビットが２進１にセット
されているかどうかを示す。トークンの第１ワードがゼ
ロの拡張ビットを持つ場合には、これは、トークンの長
さは僅かに１ワードであることを示す。
【０３３５】各トークンは、トークンの第１ワードのビ
ット７においてスタートするアドレスフィールドによっ
て識別される。アドレスフィールドは、長さが可変であ
って、そして、複数のワードを越えて拡張することが潜
在的に可能である。好ましい実施例において、アドレス
の長さは８ビット以内である。ただし、これは、本発明
における制限条件でなく、これらのトークンの使用によ
って達成されるように選定された処理過程の大きさを意
味する。ワード１及び２における拡張ビットが１つの１
であり、付加ワードの後続を意味することは拡張ビット
識別ラベルによって示されることに注意されたい。ワー
ド３における拡張ビットはゼロであり、従って、当該ト
ークンのエンドを示す。
【０３３６】更に、トークンは可変ビット長さである。
例えば、９ビットのトークンワードに拡張ビットを加え
て合計１０ビットが用いられる。本発明の設計におい
て、出力バスの幅は可変である。空間デコーダからの出
力の幅は９ビットであるか、または拡張ビット含まれる
場合には１０ビット出ある。好ましい実施例において、
これらの余分なビットを利用する唯一のトークンはデー
タトークンであり、全ての他のトークンは、この余分な
ビットを無視する。これは、制限条件ではなく、単に実
施例に過ぎないことを理解されたい。
【０３３７】データトークン及び制御トークンコンフィ
ギュレーションを使用することにより、これらのデータ
トークンによって運ばれつつある１つのワードにおける
ビットの数によって表されるデータの長さを変えること
が可能である。例えば、データトークンのワードにおけ
るデータビットは、この直列伸長プロセッサ全体を通じ
て使用される等速呼出記憶装置にアクセスする際に使用
するために、同一データトークンの他のワードにおける
データビットと組み合わせて１１ビット、或いは、１０
ビットのアドレスを形成可能であることは検討済みであ
る。これによって、広い範囲に亙り汎用性を持つことを
容易にし、可変性が追加される。
【０３３８】既に述べたように、データトークンは、１
つの処理ステージから次の処理ステージにデータを運
ぶ。従って、このトークンの特性は、デコーダを通過す
る際に変化する。例えば、空間デコーダへの入力におい
て、データトークンは、８ビットワードにパックされた
ビット直列符号化動画データを運ぶ。ここでは、各トー
クンの長さには制限がない。ただし、本発明のこの態様
の汎用性を例示するために（空間デコーダ回路の出力に
おいて）、各データトークンは、ちょうど６４ワードを
持ち、そして、各ワードは９ビット幅であるものとす
る。更に詳細には、規格符号化信号は、長さの異なるメ
ッセージに対して、画像の異なる強度および詳細をコー
ド化することを可能にする。グループの第１画像は、プ
ロセシングユニット最多情報を提供する必要があるの
で、通常、最も長い数のデータビットを持つ。結果とし
て、第１画像は、できる限り多くの情報の伸長をスター
トすることが出来る。後続するワードは、走査情報フィ
ールドにおける第２の位置に関して第１ワードと比較し
た場合に違った信号を含むので、一般に、長さが短い。
規格符号化システムの要請に従い、可変量のデータが空
間デコーダの入力に供給されるように、ワードは、相互
に散在させられる。ただし、空間デコーダが機能した後
において、情報は、スクリーン上のディスプレイに適し
たピクチャフォーマットレートにおいてその出力に供給
される。例えば、ＮＴＳＣ、ＰＡＬ、及びＳＥＣＡＭの
ような様々なディスプレイシステムと全世界に亙ってイ
ンターフェイスするために空間デコーダの時間に関する
出力レートは変化可能である。動画フォーマッティング
部は、この可変ピクチャレートをディスプレイに適した
一定のピクチャレートに変換する。ただし、ピクチャデ
ータは、依然として、６４ワードから成るデータトーク
ンによって運ばれる。
【０３３９】１１．ＤＲＡＭインターフェース ３個のデコーダチップの各々に１つの単一高性能構成可
能ＤＲＡＭインターフェースが用いられる。一般に、各
チップ上のＤＲＡＭインターフェースは実質的に同じで
ある。ただし、インターフェースは、チャネル優先権を
扱う方法が、相互に異なる。このインターフェースは、
空間デコーダ、時間デコーダ、及び動画フォーマッティ
ング部によって使用される外部ＤＲＡＭを直接ドライブ
するように設計されている。一般に、ＤＲＡＭインター
フェースをこれらのシステムのＤＲＡＭに接続するに
は、外部のロジック、バッファ、またはコンポーネント
は必要でない。
【０３４０】本発明に基づき、インターフェースは、次
の２つの方法により構成可能である。１．種々異なるＤ
ＲＡＭタイプを収容するように、詳細なタイミングのイ
ンターフェースを構成することが出来る。
【０３４１】２．異なる用途に応じてコスト／性能トレ
ードオフを提供するように、ＤＲＡＭへのデータインタ
ーフェースの幅を構成することが出来る。
【０３４２】一般に、ＤＲＡＭインターフェースは、シ
ステム内の各々３つのチップ上で実現される規格から独
立したブロックである。再び、これらのチップは、空間
デコーダ、時間デコーダ、及び動画フォーマッティング
部である。図１８、図１９、図２０を再度参照すること
とし、これらの図は、ＤＲＡＭインターフェースと、そ
れぞれ、空間デコーダ、時間デコーダ、及び動画フォー
マッティング部の残りのブロックとの間の関係を表すブ
ロック図である。各チップにおいて、ＤＲＡＭインター
フェースは外部ＤＲＡＭにチップを接続する。現在で
は、必要とされる比較的大量のＤＲＡＭをチップ上に作
成することは実際的でないので、外部ＤＲＡＭが使用さ
れる。（注記：各チップは、自身の外部ＤＲＡＭ及び自
身のＤＲＡＭインターフェースを持つ。）更に、ＤＲＡ
Ｍインターフェイスが圧縮規格独立である場合には、多
重規格Ｈ．２６１、ＪＰＥＧ、及びＭＰＥＧの各々を実
現するように、インターフェースを構成しなければなら
ない。多重規格オペレーション用としてのＤＲＡＭイン
ターフェースをどのように再構成するかについては、後
で更に詳細に説明される。
【０３４３】ＤＲＡＭインターフェースのオペレーショ
ンを理解するには、ＤＲＡＭインターフェースとアドレ
ス発生器との間の関係、及び２線インターフェースを用
いてこれら両者の間でどのように交信するかということ
を理解することが必要である。
【０３４４】一般に、名前が意味するように、アドレス
発生器は、ＤＲＡＭをアドレスするために（例えば、Ｄ
ＲＡＭ内の特定アドレスに対して読み書きを行う場合）
ＤＲＡＭインターフェースが必要とするアドレスを生成
する。２線インターフェースを使用する場合、ＤＲＡＭ
インターフェースが（パイプラインにおける先行ステー
ジから）双方のデータ、及び有効なアドレス（アドレス
発生器から）を持つ場合に限り読むこと、及び書くこと
が起きる。個別のアドレス発生器の使用は、後で更に検
討するように、アドレス発生器及びＤＲＡＭインターフ
ェース両方の構成を簡素化する。
【０３４５】本発明において、ＤＲＡＭインターフェー
スは、アドレス発生器、および、それを介してデータが
供給されるステージのクロックの両方に同期するクロッ
クから操作可能である。操作の非同期性を扱うためには
特殊な技術が必要とされている。
【０３４６】データは、一般に、ＤＲＡＭインターフェ
ースと６４バイトのブロックにおけるチップの残りの部
分との間に転送される（時間デコーダにおける予測デー
タだけは唯一の例外である）。転送は、「スイングバッ
ファ」として知られているデバイスによって行われる。
スイングバッファは、本質的に、１つのＲＡＭを満たす
か、或いは、空にし、同時に一方ではチップの他の部品
がもう一方のＲＡＭを空にするか、或いは、満たすＤＲ
ＡＭインターフェースを用いてダブルバッファされたコ
ンフィギュレーションにおいて操作される１対のＲＡＭ
である。アドレス発生器からのアドレスを運ぶ個別のバ
スは各スイングバッファと関連する。
【０３４７】本発明において、各々のチップは、４つの
スイングバッファを持つが、これらのスイングバッファ
の機能は各場合毎に異なる。空間デコーダにおいては、
１つのスイングバッファは、コード化されたデータをＤ
ＲＡＭに転送すために使われ、も１つのスイングバッフ
ァはＤＲＡＭからコード化されたデータを読むために用
いられ、第３のスイングバッファは、トークン化された
データをＤＲＡＭへ転送するために使用され、そして、
第４のスイングバッファはトークン化されたデータをＤ
ＲＡＭから読み出すために用いられる。ただし、時間デ
コーダにおいては、１つのスイングバッファは、イント
ラ又は予測ピクチャデータをＤＲＡＭに書き込むために
使われ、第２のスイングバッファはイントラ又は予測デ
ータをＤＲＡＭから読み出すために用いられ、そして、
他の２つは、前方、及び後方への予測データを読み取る
ために使われる。動画フォーマッティング部において
は、１つのスイングバッファは、データをＤＲＡＭへ転
送するために使われ、そして、他の３つは、ＤＲＡＭか
らデータを読むために使われ、輝度（Ｙ）、及び赤およ
び青の色差データ（各々、Ｃｒ、及びＣｂ）用として１
つずつ使用される。 １つの書き込みスイングバッフ
ァ、及び１つの読み取りスイングバッファを有する１つ
の仮想ＤＲＡＭインターフェースのオペレーションにつ
いて、次のセクションにおいて説明することとする。本
質的に、これは、空間デコーダのＤＲＡＭインターフェ
ースのオペレーションと同じである。オペレーションに
ついては図３２に示す。
【０３４８】図３２は、アドレス発生器３０１、ＤＲＡ
Ｍインターフェース３０２、及びデータを供給するチッ
プの残りのステージの間の制御インターフェースは全て
２線インターフェースであることを示す。アドレス発生
器３０１は、制御トークンを受信する結果としてアドレ
スを生成するか、或いは、単にアドレスの固定したシー
ケンスを生成（例えば、空間デコーダのＦＩＦＯバッフ
ァ用）しても差し支えない。ＤＲＡＭインターフェース
は、アドレス発生器３０１と関連している２線インター
フェースを特別な方法で扱う。アクセプトラインがアド
レスを受信する準備が整った場合にアクセプトをハイに
保持する代わりに、アドレスラインは、アドレス発生器
による有効なアドレス供給を待ち、当該アドレスを処理
し、そして、１クロック周期に亙ってアクセプトライン
をハイにセットする。このように、リクェスト／肯定応
答（ＰＥＱ／ＡＣＫ）プロトコルが実現される。
【０３４９】ＤＲＡＭインターフェース３０２の独特の
特徴は、アドレス発生器３０１、及びデータを供給、或
いは、受け入れるステージと独立して通信することので
きる能力である。例えば、アドレス発生器は、書込みス
イングバッファ（図３３）におけるデータと関連してい
るアドレスを生成しても差し支えないが、しかし、書込
みスイングバッファが外部ＤＲＡＭへの記入準備が整っ
たデータのブロックが存在することを送信する時までア
クションは行われない。同様に、書込みスイングバッフ
ァは、外部ＤＲＡＭへの記入準備が整っているものデー
タのブロックを含んでも差し支えないが、アドレスが、
アドレス発生器３０１から当該バスに供給される時ま
で、アクションは行われない。更に、書込みスイングバ
ッファにおけるＲＡＭの１つが一度データで満たされる
と、データ入力が停動される（２線インターフェース受
け入れ信号がＬＯＷにセットされる）以前に、他のＲＡ
Ｍは完全に満たされ、そして、ＤＲＡＭインターフェー
ス側に「スイング」されることもあり得る。
【０３５０】本発明にかかるＤＲＡＭインターフェイス
３０２のオペレーションを理解する際、適切に構成され
たシステムにおいて、ＤＲＡＭインターフェースは、ス
イングバッファと外部ＤＲＡＭ３０３との間において、
スイングバッファとチップの残りの部分との間の全ての
平均データレートの合計と少なくとも同等のデータレー
トを以てデータ転送が可能であることに注意することが
重要である。
【０３５１】各ＤＲＡＭインターフェース３０２は、ど
ちらのスイングバッファが次にサービスするかを決定す
る。一般に、これは、「ラウンドロビン」(roundrobin)
（即ち、次にサービスを受けるスイングバッファは、最
も最近でない順番であった次の利用可能なスイングバッ
ファである）、或いは、優先位エンコーダ（即ち、この
場合、幾つかのスイングバッファが他のものより更に高
い優先位を持つ）のいずれかである。双方の場合に、他
の全てのリクエストより更に高い優先位を持つ追加リク
エストはリフッレシュリクエスト発生器から入来する。
リフレッシュリクエストは、マイクロプロセッサインタ
ーフェースを介してプログラム可能なリフレシュカウン
タから生成される。
【０３５２】ここで、図３３を参照することとし、この
図には、書込みスイングバッファの構成図が示される。
書込みスイングバッファインターフェースには、第１Ｒ
ＡＭ３１１、及び第２ＲＡＭ３１２の２つのブロックが
含まれる。ここで更に検討するように、データは、書込
みアドレス３０３、及び制御部３１４による制御の下
で、前のステージからＲＡＭ３１１及びＲＡＭ３１２に
記入される。ＲＡＭ３１１、及びＲＡＭ３１２から、デ
ータは、ＤＲＡＭ３１５に記入される。ＤＲＡＭへのデ
ータ記入中は、ここで更に説明されるように、ＤＲＡＭ
行アドレスは、アドレス発生器によって供給され、そし
て、列アドレスは、書込みアドレス及び制御部によって
供給される。オペレーションにおいて、有効なデータ
は、入力３１６に供給される（データイン）。一般に、
データは、前のステージから受け取られる。各々のデー
タは、ＤＲＡＭインターフェースによって受け入れられ
るにつれて、ＲＡＭ３１１に記入され、そして、書込み
アドレス制御部は、ＲＡＭ３１１をインクリメントし、
次の１つのデータのＲＡＭ３１１への記入を可能にす
る。データのＲＡＭ３１１への記入は、それ以上データ
が無いか、或いは、ＲＡＭ３１１が満杯になるまで、継
続される。ＲＡＭ３１１が一杯である場合には、入力側
は、制御を断念し、そして、ＲＡＭ３１１の読み取り準
備が整っていることを示すために、信号を読み取り側に
送る。従って、この信号は、２つの非同期クロックレジ
ームの間を供給し、３つの同期化フリップフロップを介
して供給する。ＲＡＭ３１２が空であるものと仮定すれ
ば、入力側に到着するデータの次の項目はＲＡＭ３１２
に記入される。そうでない場合には、ＲＡＭ３１２が空
になった場合にこれが起きる。ラウンドロビン又は優先
位エンコーダが（特定のチップによってどちらが使用さ
れるか応じて）読み取られる順番に当たるスイングバッ
ファを指示した場合、ＤＲＡＭインターフェースは、Ｒ
ＡＭ３１１の内容を読み、そして、それらを外部ＤＲＡ
Ｍに記入する。次に、信号は、非同期インターフェース
を通って後方に送られ、ＲＡＭ３１１が再度満杯にされ
る準備が整っていることを示す。
【０３５３】ＤＲＡＭインターフェースがＲＡＭ３１１
を空にし、そして、入力側がＲＡＭ３１２を満たす以前
に、それを「スイング」する場合には、データのスイン
グバッファによる連続受け入れが可能である。そうでな
い場合には、ＲＡＭ２が満杯である場合には、スイング
バッファは、ＲＡＭ３１１が、入力側による使用のため
に後方に「スイング」されるまで、その受け入信号をロ
ーにセットする。
【０３５４】本発明に基づく読み取りスイングバッファ
のオペレーションは、入力データと出力データが反転す
る点を除けば、同じである。
【０３５５】本発明のＤＲＡＭインターフェースは、利
用可能なメモリーバンド幅を最大限にするように設計さ
れている。データの各８×８ブロックは、同一ＤＲＡＭ
ページに記憶される。このようにして、ＤＲＡＭ高速ペ
ージアクセスモードを完全に利用できる。この場合、１
つの行アドレスが供給され、多くの列アドレスがこれに
続く。特に、行アドレスは、アドレス発生器によって供
給されるが、列アドレスは、後で検討するように、ＤＲ
ＡＭインターフェースによって供給される。更に、外部
ＤＲＡＭへのデータバスの幅が８、１６、または３２ビ
ットであることを可能にする機能が提供される。従っ
て、ＤＲＡＭの使用量は、特定用途のサイズ及びバンド
幅必要条件にマッチさせることができる。
【０３５６】この例において（正確には、空間デコーダ
上のＤＲＡＭインターフェースがどのように作動するか
と言うこと）、アドレス発生器は、読み取り、及び書込
みスイングバッファの各々に対するブロックアドレスを
ＤＲＡＭインターフェースに供給する。このアドレス
は、ＤＲＡＭのための行アドレスとして使われる。６ビ
ットの列アドレスは、ＤＲＡＭインターフェース自体に
よって供給され、そして、これらのビットは、スイング
バッファＲＡＭのためのアドレスとして同様に使われ
る。スイングバッファへのデータバスの幅は３２ビット
である。従って、外部ＤＲＡＭへのバス幅が３２ビット
未満である場合には、２或いは４の外部のＤＲＡＭアク
セスは、書込みスイングバッファから次のワードが読み
取られる以前、或いは、次のワードが読み取りスイング
バッファに記入される以前に、行われなければならない
（読取り、及び書込みは、外部ＤＲＡＭに対する転送の
方向を意味する）。
【０３５７】時間デコーダ、及び動画フォーマッティン
グ部の場合においては、条件は更に複雑である。時間デ
コーダのアドレッシングは、このセクションにおいて更
に検討するようにその予測的態様のために、更に複雑で
ある。動画フォーマッティング部に関して本セクション
において更に検討されるように、多重動画出力規格態様
のために、動画フォーマッティングのアドレッシングは
更に複雑である。
【０３５８】既に述べたように、時間デコーダは４つの
スイングバッファを持つ。その中の２つは復号化済みイ
ント及び予測（Ｉお呼びＰ）ピクチャデータの読み取り
及び書き込みを実行するために用いられる。これらは、
既に説明したように作動する。もう一方の２つは、予測
データを受け取るために使われる。これらのバッファは
更に興味深い。
【０３５９】一般に、予測データは、運動モーションベ
クトルにｘ及びｙとして指定されているように、処理済
みブロックの位置から偏る。従って、検索されるべきデ
ータブロックは、符号化された（そしてＤＲＡＭに書き
込まれた）ので、一般に、当該データのブロック境界と
一致しない。これは、図３４に示すように、陰を付けた
部分は形成されつつあるブロックを表し、点線で示すア
ウトラインは、それに基づいて予測がなされつつあるブ
ッロックを表す。アドレス発生器は、モーションベクト
ルによって指定されたアドレスを、大きい矢印で示すよ
うに、オフセットされたブロック（ブロックの全数）に
変換し、また、小さな矢印によって示すようにオフセッ
トされたピクセルに変換する。
【０３６０】アドレス発生器において、ＤＲＡＭから検
索されるべきブロックのアドレスを形成するために、フ
レームポインタ、ベースブロックアドレス、及びベクト
ルオフセットが加えられる。ピクセルオフセットがゼロ
である場合には、ただ１つのリクエストが生成される。
ｘ又はｙ次元のいずれかにオフセットがある場合には、
２つのリクエスト、即ち、もとのブロックアドレス及び
直ぐ下のブロックアドレスが生成される。ｘ及びｙにオ
フセットのある場合には、４つのリクエストが生成され
る。検索されるべき各々のブロックに関して、図の例に
最もよく示されているように、アドレス発生器は、スタ
ート、及びストップアドレスを計算する。
【０３６１】図３５の陰の部分に相当するピクセルオフ
セット（１，１）について考察することとする。アドレ
ス発生器は、図においてＡからＤまでにラベル表示され
る４つのリクエストを作る。解決すべき問題は、行アド
レスの所要のシーケンスをいかに高速に供給するかと言
うことである。解答は、次に示すように「スタート／ス
トップ」技術を使用することである。
【０３６２】図３５のブロックＡについて考察すること
とする。読み取りは、位置（７，７）においてスタート
し、位置（１，１）において終了しなければならない。
現段階において、一時に１バイトが読み取られつつある
ものと仮定する（即ち、８ビットＤＲＡＭインターフェ
ース）。座標対におけるｘ値は、アドレスの３つのＬＳ
Ｂを形成し、ｙ値は３つのＭＳＢを形成する。ｘ及びｙ
スタートバリューは双方共に１であり、アドレスに９を
提供する。データはこのアドレスから読み取られ、そし
て、ｘ値はインクリメントされる。プロセスは、ｘ値が
そのストップバリューに到達する時まで繰り返され、到
達した時点において、ｙバリューは１だけインクリメン
トされ、そして、ｘスタートバリューは再ロードされ、
１つのアドレス１７を与える。データの各バイトが読み
取られるにつれて、ｘバリューは、ストップバリューに
到着するまで、再びインクリメントされる。ｘ及びｙの
両バリューがそれらのストップバリューに到達するま
で、プロセスは繰り返される。このようにして、９、１
０、１１、１２、１３、１４、１５、１７．．．２３、
２５、…、３１、３３、…、５７、…、６３のアドレス
シーケンスが生成される。
【０３６３】同様の方法において、ブロックＢに対する
スタート及びストップ座標は（１、０）及び（７、０）
であり、ブロックＣに対しては（０、１）及び（０、
７）であり、、そして、ブロックＤに対しては（０、
０）及び（０、０）である。
【０３６４】次の問題は、このデータをどこに記入する
かである。明らかに、ブロックＡを観察すれば、アドレ
ス９から読み取られたデータは、スイングバッファのア
ドレス０に記入されなければならず、アドレス１０から
のデータは、スイングバッファのアドレス１に記入され
なければならない。等々。同様に、ブロックＢにおける
アドレス８から読み取られたデータは、スイングバッフ
ァにおけるアドレス１５に記入されなければならず、そ
して、アドレス１６からのデータは、スイングバッファ
におけるアドレス１５に記入されなければならない。こ
の機能は、次に概説するように、非常に簡単に実現でき
る。
【０３６５】ブロックＡについて考察するものとする。
読取り開始に際して、スイングバッファアドレスレジス
タは、ストップバリューの逆値がロードされる。ｙの逆
ストップバリューは３つのＭＳＢを形成し、そして、ｘ
の逆ストップバリューは３つのＬＳＢを形成する。この
場合、ＤＲＡＭインターフェースは外部ＤＲＡＭにおけ
るアドレス９を読みつつあるが、スイングバッファアド
レスはゼロである。表５００「予測アドレッシング」に
示すように、外部ＤＲＡＭアドレスレジスタがインクリ
メントされるにつれて、スイングバッファアドレスレジ
スタもインクリレメントされる。
【０３６６】ここまでの説明は、８ビットＤＲＡＭイン
ターフェースに集中してきた。１６または３２ビットイ
ンターフェースの場合には、２、３のささいな修正が行
われなければならない。最初に、ピクセルオフセットベ
クトルは、それが１６または３２ビット境界を指すよう
に「クリップ」しなければならない。ここで用いてきた
例において、ブロックＡに関しては、読み取られた第１
のＤＲＡＭはアドレス０を指し、そして、アドレス０か
ら３までのデータが読み取られる。２番目に、不要デー
タは放棄されなければならない。これは、データ全てを
スイングバッファに書き込み（この場合、スイングバッ
ファは、８ビットの場合に必要であったよりも物理的に
差に大きくなければならない）、そして、オフセットと
共に読み取ることにより遂行される。ＭＰＥＧ半画素補
間を実施する場合には、ｘ及び／又はｙにおける９バイ
トが、ＤＲＡＭインターフェースから読み取られなけれ
ばならない。この場合、アドレス発生器は、適切なスタ
ート及びストップアドレスを提供する。ＤＲＡＭインタ
ーフェースにおいてはいくらかの付加ロジックが用いら
れるが、しかし、ＤＲＡＭインターフェースが作動する
方法には基本的な変化はない。 本発明の時間デコーダ
ＤＲＡＭインターフェースに関して注意すべき最後の点
は、データに関してどのような処理を実施することが必
要とされるかを示すために、予測フィルタに付加情報が
提供されなければならないことである。必要な処理の内
容を次に示す。
【０３６７】転送（６４、７２、又は、８１バイトの）
の最後のバイトを示す「最終バイト信号」。
【０３６８】Ｈ．２６１フラグ。
【０３６９】双方向性予測フラグ。
【０３７０】ブロックの次元（ｘ及びｙにおける８又は
９バイト）を示す２つのビット。
【０３７１】ブロックの順序を示す１つの２ビット番
号。
【０３７２】スイングバッファからデータが読み出され
るにつれて、最終バイトフラグが生成可能である。他の
信号は、アドレス発生器から得られ、そして、予測フィ
ルタブロックによってデータがスイングバッファから読
み出されるにつれて、信号がデータの正しいブロックと
組合わされるように、ＤＲＡＭインターフェースを経て
パイプに通される。
【０３７３】動画フォーマッティング部において、デー
タは、ブロックにおける外部ＤＲＡＭに記入されるが、
しかし、ラスタ順に読み出される。書き込みは、空間デ
コーダに関して既に説明した場合と全く同じであるが、
しかし、読取りは少しだけ更に複雑である。
【０３７４】動画フォーマット部、外部ＤＲＡＭにおけ
るデータは、少なくとも８つのブロックのデータが１つ
の単一ページに適合するように組織される。これら８つ
のブロックは８つの連続した水平ブロックである。ラス
タ化に際して、８つの連続したブロックの各々から８つ
のバイトが読み出され、そして、スイングバッファに記
入されることが必要である（即ち、８ブロックの各々に
おける同じ列）。
【０３７５】最上列について考察することとし（そし
て、１バイト幅のインターフェースを仮定する）、ｙア
ドレス（３ＭＳＢＳ）の場合と同様にｘアドレス（３Ｌ
ＳＢＳ）はゼロにセットされる。次に、最初の８バイト
が各々読みとられるにつれて、ｘアドレスはインクリメ
ントされる。この時点において、アドレスの上位部分
（ビット６及びそれ以上―ＬＳＢ＝ビット０）のトップ
部品はインクリメントされ、ｘアドレス（３ＬＳＢＳ）
はゼロにリセットされる。６４バイトが読み出されるま
で、このプロセスは繰り返される。外部ＤＲＡＭへのイ
ンターフェース幅が１６または３２ビットである場合に
は、ｘアドレスは、１だけインクリメントされる代わり
に、単に、それぞれ２又は４だけインクリメントされ
る。
【０３７６】本発明において、常に８バイトの倍数が読
み取られるが、アドレス発生器は、６４バイト未満が読
み取られなければならないことを、ＤＲＡＭインターフ
ェースに送信することができる（これは、ラスタライン
の開始または終了に際して必要とされことがある）。こ
れは、スタート及びストップバリューを使用することに
よって達成される。スタートバリューは、アドレスのト
ップ部分用に使われる（ビット６以上）そして、読取り
が停止されなければならない時を示す信号を生成するた
めに、ストップバリューは、スタートバリューと比較さ
れる。
【０３７７】ＤＲＡＭ信号のエッジを、システムのクロ
ック周期の４分の１の精度に置くために、本発明におけ
るＤＲＡＭインターフェースタイミングブロックはタイ
ミングチェーンを使用する。位相クロックされたループ
から得られる２つの直交クロックが用いられる。これら
のクロックは、組合わされて、概念上の２ｘクロックを
形成する。従って、あらゆる１つのチェーンは、並列接
続された２ｘクロックと反対の位相を持つ２つのシフト
レジスタによって作られる。
【０３７８】まず第一に、ページスタートサイクル用と
して１つのチェーンがあり、そして、いま１つのチェー
ンは、リード／ライト／リフレッシュサイクル用であ
る。各サイクルの長さは、マイクロプロセッサインター
フェースを介してプログラム可能であり、その後におい
て、ページスタートチェーンは固定した長さを持ち、そ
して、ページスタートの期間中に、サイクルチェーンの
長さは適宜変化する。
【０３７９】リセットすると、チェーンがクリアされ、
そして、パルスが作られる。パルスは、チェーンに沿っ
て移動し、そして、ＤＲＡＭインターフェースからの状
態情報によって方向付けされる。パルスは、ＤＲＡＭイ
ンターフェースクロックを生成する。各ＤＲＡＭインタ
ーフェースクロック周期は、ＤＲＡＭの１つのサイクル
と一致する。従って、ＤＲＡＭサイクルの長さが異なる
場合には、ＤＲＡＭインターフェースクロックは定速で
はない。
【０３８０】更に、追加タイミングチェーンは、前述の
チェーンからのパルスをＤＲＡＭインターフェースから
の情報と組み合わせ、例えば、ｎｏｔｃａｓ、ｎｏｔｒ
ａｓ、ｎｏｔｗｅ、ｎｏｔｂｅのような出力ストローブ
及びイネイブルを生成する。１２．予測フィルタ再び図
１９、図２０、図２１において、そして、更に詳細には
図４０において、時間デコーダの構成図が示される。こ
れには、予測フィルタが含まれる。予測フィルタと時間
デコーダの残りのエレメントとの間の関係を図２６に更
に詳細に示す。予測フィルタの構造の本質は、図２７及
び図３７に示される。予測フィルタのオペレーションに
関する詳細な記述は、本セクションの「発明の更に詳細
な記述」に記載されている。
【０３８１】一般に、本発明に基づく予測フィルタは、
ＭＰＥＧ及びＨ．２６ｌモードにおいて使用されるが、
ＪＰＥＧモードでは使用されない。ＪＰＥＧモードにお
ける場合を思い起こされたい。即ち、時間デコーダは、
空間デコーダによって達成される範囲を越えて一切の実
質的な復号化を行うことなく、動画フォーマット部を通
ってデータを供給させるに過ぎない。再び図２７を参照
することとし、ＭＰＥＧモードにおいて、フォーワー
ド、及びバックワード予測フィルタは同じであり、そし
て、それぞれのＭＰＥＧフォーワード、及びバックワー
ド予測ブロックを濾過する。ただし、Ｈ．２６１はバッ
クワード予測を使わないので、Ｈ．２６１モードにおい
ては、フォーワード予測フィルタのみが使われる。
【０３８２】本発明の２つの予測フィルタの各々は、実
質的に同じである。再び図１７及び５０５を参照するこ
ととし、更に詳細には図３７を参照することとする。図
には、予測フィルタの構造のブロック図が示される。各
予測フィルタは、直列配置された４つのステージを有す
る。データは、フォーマットステージ５０５−７に入力
され、そして、容易にろ過され得るフォーマットにされ
る。次のステージ５０５−２において、Ｉ−Ｄ予測が、
Ｘ座標上で行われる。必要な輸送が次元バッファステー
ジ５０５−３によって行われた後で、Ｉ−Ｄ予測は、ス
テージ５０５−４におけるＹ座標上で行われる。ステー
ジがどのようにして濾過作用を実施するかについて更に
詳細に説明することとする。濾過作用に要求される条件
については圧縮規格によって定義されている。Ｈ．２６
１の場合において、現実に行われる濾過作用は、ローパ
スフィルタの場合に類似する。
【０３８３】再び図２６を参照して、多重規格オペレー
ションは、ＭＰＥＧ又はＨ．２６１フィルタリングのい
ずれかを遂行するために予測フィルタは再構成可能であ
るか、或いは、ＪＰＥＧモードにおいては全く濾過作用
を実施しないことを必要とする。３チップシステムの他
の多くの再構成可能な態様と同様に、予測フィルタは、
トークンによって再構成される。トークンは、アドレス
発生器にオペレーションの特定モードについて通知する
ためにも使用される。この場合、アドレス発生器は、Ｍ
ＰＥＧとＪＰＥＧとの間では著しく変化する必要なデー
タのアドレスを予測フィルタに供給することができる。
【０３８４】１３．アクセシングレジスタマイクロプロ
セッサインターフェース（ＭＰＩ）における大抵のレジ
スタは、当該インターフェースが関連しているステージ
が停止している場合に限り、修正可能である。従って、
レジスタのグループは、一般に、アクセスレジスタと関
連している。アクセスレジスタにおける値がゼロである
場合には、特定の当該アクセスレジスタと関連している
レジスタのグループは、修正してはならない。１をアク
セスレジスタに記入すると、ステージが停止されること
を要求する。ただし、ステージは即座に停止出来ないの
で、従って、ステージアクセスレジスタは、停止される
まで、値ゼロを保持する。
【０３８５】ＭＰＩと関連し、そして、ＭＰＩを介して
機能を遂行するために用いられるあらゆるユーザーソフ
トウェアは、「１をリクエストアクセスレジスタに記入
する後において」アクセスレジスタから１が読み取られ
る時まで待たねばならない。ユーザーが１つの値をコン
フィギュレーションレジスタに記入する場合には、これ
と同時に、そのアクセスレジスタがゼロにセットされる
まで、結果は不明である。
【０３８６】１４．マイクロプロセッサインターフェー
ス 空間デコーダ及び時間デコーダにおける全ての回路にお
いて、規格バイト幅を持つマイクロプロセッサインター
フェース（ＭＰＩ）が用いられる。ＭＰＩは、様々な空
間、及び時間デコーダクロックと共に非同期的に動作す
る。表３７を参照して、この表には、このインターフェ
ースにおいて用いられる様々なＭＰＩ信号が示される。
信号のキャラクタは、入力出力欄に示され、信号の名前
は、信号名欄に示され、そして、信号機能の説明は記述
欄に示される。ＭＰＩの電気仕様は表３８に関して示さ
れる。全ての仕様はタイプ別に分類され、そして、記号
欄には３つのタイプが示される。これらの記号が何を表
すかについては、パラメータ欄に示される。現実の仕様
は、それぞれの欄に、最小、最大、及び単位において示
される。
【０３８７】ＤＣ作動条件は、表３９に関して示され
る。欄の見出しは、表３８の場合と同じである。ＤＣ電
気特性は、表４０に関して示され、そして、表３８、及
び表３９の場合と同じ欄題が用いられる。
【０３８８】１５．ＭＰＩリードタイミング ＭＰＩリードタイミングダイアグラムのＡＣ特性を、図
６２に関して示す。図の各ラインは、対応する信号名に
よってラベル付され、そして、タイミングはナノセカン
ドで示す。完全なマイクロプロセッサインターフェース
のリードタイミング特性は、表４１に関して示す。欄番
号は、特性欄に記載された信号名に対応する信号を示
す。ＭＩＮ、及びＭＡＸによって識別された欄は、当該
信号が利用可能な時間の最大量を示す時間の最小長さを
提供する。単位欄は、信号について説明するために用い
られた測定単位を示す。
【０３８９】１６．ＭＰＩライトタイミング ＭＰＩライトタイミングダイアグラムの一般的な記述
は、図６３に関して示される。この図は、ＭＰＩライト
タイミングと関連した各個別信号名を示す。名前、信号
の特性、及び他の様々な物理的特性は、表４２に関して
示される。
【０３９０】１７．キーホールアドレスロケーション 本発明において、アクセス頻度の小さいメモリーマップ
は、キーホールレジスタの後ろに配置されている。キー
ホールレジスタは、それと関連している２つのレジスタ
を持つ。第１のレジスタは、キーホールアドレスレジス
タであり、そして、第２のレジスタは、キーホールデー
タレジスタである。キーホールアドレスは、拡張アドレ
ススペース内の場所を指定する。キーホールデータレジ
スタへの読取りまたは書込みオペレーションは、キーホ
ールアドレスレジスタによって指定された場所にアクセ
スする。キーホールデータレジスタにアクセスした後
で、関連キーホールアドレスレジスタはインクリメント
する。拡張されたアドレススペース内のランダムアクセ
スは、各アクセスに対して、キーホールアドレスレジス
タに新しい値を書き込むことによってのみ可能である。
本発明の範囲内の回路は、複数のキーホールマップ持つ
こともあり得る。それにもかかわらず、異なるキーホー
ル間の対話はない。
【０３９１】１８．ピクチャエンド 再び図１８を参照することとし、この図には、本発明に
使われる空間デコーダの全般的な構成図を示す。ピクチ
ャ・エンドの機能に関する記述は、この構成図全体に亙
って適用される。ピクチャ・エンド機能は、Ｈ．２６１
符号化ピクチャ情報、ＭＰＥＧ及びＪＰＥＧ信号を扱う
ことができるという多重規格における利点を有する。
【０３９２】既に述べたように、図１８の全体的な構成
図は、既に説明した２線インターフェースによって相互
接続される。各々の機能ブロックは、図１７に関して示
すステートマシンコンフィギュレーションに基づいて作
動するように配列されている。
【０３９３】一般に、本発明に基づくピクチャ・エンド
は、ピクチャ・エンド制御トークンを生成するスタート
コード検出器において開始する。ピクチャ・エンド制御
トークンは、スタートアップ制御回路を経て、変更され
ないまま、ＤＲＡＭインターフェースに供給される。こ
の場合、前記トークンは、ＤＲＡＭインターフェースに
おけるライトスイングバッファをフラッシュするために
用いられる。スイングバッファの内容は、このバッファ
が満杯になった場合に限りＲＡＭに書き込まれることを
思い起こされたい。ただし、バッファが満杯でない点に
おいても終了し、ピクチャデータの固着を起こさせるこ
ともあり得る。ピクチャ・エンドトークンは、データを
スイングバッファの外に強制する。
【０３９４】本発明は多重規格マシンであるので、この
マシンは、各圧縮規格に対して異なって動作する。更に
詳細には、マシン従属アクションサイクルに従って作動
する場合について十分に説明することとする。各圧縮規
格に対して、制御トークン、及び／又は、ＭＰＵからの
出力信号の組合わせにより、利用可能な全アクションサ
イクルの合計数を選定することが可能であり、或いは、
利用可能な全アクションサイクルの合計数は、制御トー
クン自体の設計によっても選定可能である。この点に関
して、本発明は、全ての情報が上流のブロックに収集さ
れてしまうまで、情報が次のブロックに入ることを延期
させるように組織されている。データを次のステージま
で供給させる準備が整うまで、システムは待機する。こ
のようにして、ピクチャ・エンド信号は、コード化され
たデータバッファに供給され、そして、ピクチャ・エン
ド信号の制御部分は、データバッファの内容の読み取り
引き起こし、そして、ハフマンデコーダ及び動画デマル
チプレクサ回路に供給される。
【０３９５】ピクチャ・エンド制御トークンの他の利点
は、ハフマンデコーダデマルチプレクサによる使用に関
して、ハフマンデコーダ及び動画デマルチプレクサ回路
に供給される信号の一般的に予測される全範囲、及び／
又は、数を持ったことが無い場合であっても、ピクチャ
の終端をこの制御トークンが識別することである。この
条件において、コード化されたデータバッファに保持さ
れている情報は、完全ピクチャとして、ハフマンデコー
ダ、及び動画デマルチプレクサに供給される。このよう
にして、ハフマンデコーダ、及び動画デマルチプレクサ
のステートマシンは、システム設計に応じて依然として
データを扱うことができる。
【０３９６】ピクチャ・エンド制御トークンの他の利点
は、オフチップＤＲＡＭ、またはスイングバッファに浮
遊情報が不用意に残留しないように、コード化データバ
ッファを完全に空にするその能力である。
【０３９７】ピクチャ・エンド機能の更に他の利点は、
エラー回復におけるその用途である。例えば、コード化
データバッファに保持されているデータの量が１つの単
一画像に関して空間情報を示すために一般的に用いられ
る量よりも少ないものと仮定すると、最後の画像は、ス
イングバッファが満杯になるまでデータバッファに保持
されるが、しかし、定義によれば、バッファは決して満
杯にならない。或る点において、マシンは、エラー条件
が退去することを決定する。従って、ピクチャ・エンド
トークンは、復号化され、そして、コード化データバッ
ファにおけるデータがハフマンデコーダ及び動画デマル
チプレクサに供給されるように強制する範囲内におい
て、最後の画像は復号化可能であり、そして、情報はバ
ッファから空にされる。結果的に、マシンは、エラー回
復モードに入らず、そして、コード化されたデータの処
理を首尾よくし継続する。
【０３９８】ピクチャ・エンドトークンの用途の更に別
の利点は、直列パイプラインプロセッサが割り込みなし
データの処理を継続することである。ピクチャ・エンド
トークンを使用することにより、直列パイプラインプロ
セッサは、予測された量未満のデータを扱うように構成
され、そして、その結果として、処理を継続する。一般
に、先行技術によるマシンは、エラー条件に起因して停
止する。既に述べたように、コード化データバッファ
は、その記憶領域にマクロブロックが入来するにつれて
これらをカウントする。更に、ハフマンデコーダ及び動
画デマルチプレクサは、一般に、各画像を復号化する際
に予測される情報量を知っている、即ち、ハフマンデコ
ード及び動画デマルチプレクサのステートマシン部分
は、各画像回復サイクル期間中に処理するブロック数を
知っている。正しい数のブロックがコード化データバッ
ファから到着しない場合には、一般に、エラー回復ルー
チンが結果として成立する。ただし、ハフマンデコーダ
及び動画デマルチプレクサを再構成するピクチャ・エン
ド制御トークンを用いることにより、この制御トークン
は、再構成によって、マンデコーダ及び動画デマルチプ
レクサに実際に適切な量の情報を扱いつつあることを告
げるので、機能し続けることができる。
【０３９９】再び図１７を参照することとし、バッファ
マネージャーのトークンデコーダ部分は、スタートコー
ド検出器によって生成されたピクチャ・エンド制御トー
クンを検出する。正常作動状態においては、既に述べた
ように、スイングバッファの正常なオペレーションに関
して、バッファレジスタは、満杯になり、そして、空に
される。再び、データで部分的に満ちているスイングバ
ッファは、スイングバッファが完全に満たされるまで、
及び／又は、空になる時間を知る時まで、空にならな
い。ピクチャ・エンド制御トークンは、バッファマネー
ジャのトークンデコーダ部分において復号化され、そし
て、部分的に満ちているスイングバッファの中味をコー
ド化データバッファに流す。これは、究極的に、直接、
或いは、ＤＲＡＭインターフェースを介して、ハフマン
デコーダ、及び動画デマルチプレクサへ供給される。
【０４００】１９．フラッシングオペレーション ピクチャ・エンド制御トークンの他の利点は、フラッシ
ュトークンに関連したその機能である。フラッシュトー
クンは、ステートマシンの再構成制御、或いは、システ
ムへのデータパスのいずれとも関連しない。むしろ、こ
のトークンは、マシン従属のステートマシンによって扱
うために、前の部分的信号を完全なものにする。各々の
ステートマシンは、フラッシュ制御トークンを、処理さ
れてはならない情報として認識する。従って、フラッシ
ュトークンは、コード化データバッファの残りの空の部
品の全てを満たすために使われ、そして、情報の十分な
集合がハフマンデコーダ及び動画デマルチプレクサに送
られることを可能にするために使用される。このよう
に、フラッシュトークンは、バッファに対してパディン
グ様に作用する。
【０４０１】ハフマン回路におけるトークンデコーダ
は、フラッシュトークンを認識し、そして、フラッシュ
トークンがそれに押し込んだ偽りのデータを無視する。
次に、ハフマンデコーダは、ピクチャ・エンドトークン
及びフラッシュトークンの到着前に存在する場合に最後
のピクチャバッファのデータ内容にのみ作用する。ピク
チャ・エンドトークン単独の、或いは、フラッシュトー
クンと組合わされた用途の更なる利点は、ハフマンデコ
ーダ回路の再構成、及び／又は、再組織である。ピクチ
ャ・エンドトークンの到着に際して、ハフマンデコーダ
回路は、最後の画像を復号化するために通常予測される
情報より少ない情報を持つことを知る。ハフマンデコー
ド回路は、最後の画像に含まれる情報の処理を終了し、
そして、この情報をＤＲＡＭインターフェースを介して
逆モデラーへ出力する。最後の画像の識別に際して、ハ
フマンデコーダは、クリーンナップモードになり、そし
て、次の画像情報の到着に対して再調整する。
【０４０２】２０．フラッシュ機能 フラッシュトークンは、本発明に基づき、パイプライン
プロセッサ全体を通って供給するため、そして、バッフ
ァは空であること、及び他の回路が新しいデータの到着
を待つように再構成されるということを保証するために
使用される。更に詳細には、本発明は、ピクチャ・エン
ドトークンの組合せ、パディングワード、及び現行ピク
チャのフォームに対する画像処理が完成することを直列
パイプラインプロセッサに指示するフラッシュトークン
を有する。その後において、様々なステートマシンは、
新しく扱うために新しいデータの到着を待つように再構
成することを必要とする。更に、フラッシュトークン
は、システムに対して、特殊リセットとして作用するこ
とに注意されたい。フラッシュトークンは、通過に際し
て、各ステージをリセットする。しかし、次のステージ
の処理継続を可能にする。これは、データの損失を防止
する。換言すれば、フラッシュトークンは、絶対的リセ
ットとは対照的に可変リセットである。
【０４０３】２１．ストップ・アフタ・ピクチャ ストップ・アフタ・ピクチャ機能は、そのオペレーショ
ンにおける論理的な点において直列パイプラインの伸長
回路を閉鎖するために用いられる。この時点において、
ピクチャ・エンドトークンが生成され、データがデータ
入力ラインからの入来を完了、そして、パディングオペ
レーションが完成したことを示す。パディング機能は、
空のデータトークンを部分的に満たす。次に、フラッシ
ュトークンは、生成され、直列パイプラインシステムを
通って供給し、そして、レジスタから全ての情報を押し
出し、、そして、レジスタがそれらの中立スタンバイ状
態に戻ることを強制する。次に、ストップ・アフタ・ピ
クチャイベントが生成され、そして、ユーザ又はシステ
ムのいずれかがこの状態をクリアする時まで、入力は受
け入れられない。換言すれば、ピクチャ・エンドトーク
ンはピクチャの終了を送信し、同時に、ストップ・アフ
タ・ピクチャオペレーションは、全ての現行処理が終わ
ったことを送信する。
【０４０４】２２．多重規格サーチモード 本発明の他の特徴は、入来するビットストリームを調べ
るように直列パイプラインプロセッサへの入力を再構成
するために用いられるＳＥＡＲＣＨＮＯＤＥ制御トーク
ンの使用である。サーチモードがセットされている場
合、スタートコード検出器は、特定のスタートコード、
或いは、圧縮規格の任意の１つに使用されるマーカのみ
を探索する。ただし、他のデータビットストリームから
の他のイメージをこの目的のために使用できることを理
解されたい。従って、これらのイメージは、本発明全体
に亙って、制御トークンの組合わせ、及び同様の処理を
提供するために再構成回路と共にデータトークンを使う
ことが可能である他の実施例に変更するために使用でき
る。
【０４０５】本発明におけるサーチモードの使用は、次
に示す場合を含む多くの条件において便利である、即
ち、１）データビットストリームの切断が起きた場合、
２）ユーザが意図的にチャネルを変えることによりデー
タビットストリームを切断する場合、例えば、ケーブル
搬送圧縮デジタル動画によるデータの到着、或いは、
３）例えば、光学ディスク、または動画ディスクのよう
な制御可能なデータソースからの高速な順方向または逆
方向のユーザ作動化による場合。一般に、サーチモード
は、直列パイプラインの正常な処理をマシンが割込みを
予測しない点においてユーザが中断する場合に便利であ
る。
【０４０６】サーチモードのうちのいずれかがセットさ
れている場合、スタートコード検出器は、マシン独立ト
ークンを作るために適した入来するスタートイメージを
捜す。規格従属スタートイメージの識別以前にスタート
コード検出器に入来する全てのデータは、無意味であ
り、そして、マシンがこの情報を待っている場合にマシ
ンはアイドリング状態であとして、放棄される。
【０４０７】スタートコード検出器は、数値０コンフィ
ギュレーション構成の任意の１つを仮定可能である。例
えば、これらのコンフィギュレーションの１つは、ピク
チャのグループ或いはより高位のスタートコードに関す
る探索を可能にする。このパターンによって、スタート
コード検出器は、その全ての入力を放棄し、そして、グ
ループスタート規格イメージを捜す。この種のイメージ
が識別される場合には、スタートコード検出器は、グル
ープスタートトークンを生成し、そして、サーチモード
は自動的にリセットされる。
【０４０８】１つの単一回路、ハフマンデコーダ、及び
動画デマルチプレクス回路は、規格独立セットアップ信
号を含む入力信号、並びに、コーディング・スタンダー
ド信号の組合わせと共に作動することに注意することが
重要である。コーディング・スタンダード信号は、ハフ
マンデコーダ、及び動画デマルチプレクス回路による要
請に従って、入って来るビットストリームから直接に情
報を伝達しつつある。ただし、一方では、ハフマンデコ
ーダ、及び動画デマルチプレクス回路は、規格独立シー
ケンス信号のオペレーションの下に機能する。
【０４０９】このオペレーションモードが最も効果的で
あり、そして、規格従属入力をハフマンデコーダ及び動
画デマルチプレクサに運ぶ際に実際の信号自体を運ぶ代
りに特殊制御トークンが用いられるように設計できたの
で、このオペレーションモードが選定された。
【０４１０】２３．逆モデラ 逆モデル化は、これら３つの規格全てのの特徴であり、
そして、３つ全ての規格に対して同じである。一般に、
トークンバッファにおけるデータトークンは、量子化さ
れた係数の値に関する情報、及び表示される係数の間の
ゼロの数に関する情報を含む（ランレングス符号化の１
つの形）。本発明の逆モデラは、トークンと共に使用す
るように適応させられており、そして、各データトーク
ンが必須条件としての６４バリューを含むようにゼロの
実行に関する情報を簡単に拡大する。その後における、
データトークン内の値は、逆量子化器によって使用でき
る量子化された係数である。
【０４１１】２４．逆量子化器 本発明の逆量子化器は、復号化シーケンスにおいて必要
とされるエレメントであるが、ＩＣセット全体が多重規
格データを扱うことができるような方法において実現さ
れた。更に、逆量子化器は、トークンと共に使用できる
ように適応済みである。逆量子化器は、逆モデラと逆Ｄ
ＣＴ（ＩＤＣＴ）との間に配置される。例えば、本発明
において、逆量子化器における加算器は、データがＩＤ
ＣＴに移動する以前に、画素デコード数に定数を加える
ために使われる。
【０４１２】ＩＤＣＴは、情報をコード化するために用
いられる各規格に応じて変化する画素復号化数を使う。
情報を正しく復号化するために、データがＩＤＣＴ入り
を継続する以前に逆量子化器によって値１０２４がデコ
ード数に加算される。
【０４１３】データがＩＤＣＴに到達する以前にデータ
を標準化するために既に逆量子化器内に所在する加算器
を使用することにより種々の規格によって圧縮されたデ
ータを扱うためにＩＣに回路またはソフトウェアを追加
する必要性を排除する。多重規格オペレーション用の準
備整える他のオペレーションは、「量子化後機能」の期
間中間に行われ、後で検討することとする。
【０４１４】データに付随する制御トークンが復号化さ
れ、そして、逆量子化器によって行われることが必要な
様々な標準化ルーチンは、以下において詳細に識別され
る。これらの「量子化後」機能は全て、回路の重複を回
避し、そして、ＩＣが多重規格復号化データを扱うこと
ができるように実現される。
【０４１５】２５．ハフマンデコーダ、及びパーザ（構
文解析器） 再び図１８及び図３６を参照することとし、空間デコー
ダは、様々な圧縮規格に従ってハフマンコード化された
データを復号化するためのハフマンデコーダを有する。
規格ＪＰＢＧ、ＭＰＥＧ、及びＨ．２６１の各々は、特
定のデータがハフマン符号化されていることを要求する
が、一方において、各規格が要求するハフマン復号化法
の相違は重要な意味をもつ。本発明の空間デコーダにお
いては、各規格に対して１つずつ合計３つの個別ハフマ
ンデコーダを設計して作成する事なく、本発明は、各ハ
フマンデコーダの共通態様を識別し、そして、これらの
共通態様のみを１度だけ作成することにより、貴重なダ
イスペースを節約する。更に、賢明な多重部品アルゴリ
ズム、即ち、他の規格に対して共通性を持つ各ハフマン
デコーダの態様の共通性を一層強化するようなアルゴリ
ズムが用いられる。要約すれば、ハフマンデコーダ３２
１は、図３６に示す他のユニットと共に作動する。これ
らの他のユニットとは、パーザステートマシン３２２、
インシフタ３２３、データインデックスユニット３２
４、ＡＬＵ３２５、及びトークンフォーマッティング部
３２６である。既に述べたように、これらのブロックの
間の接続は、２線インターフェースによって管理され
る。これらのユニットがどのように機能するかというこ
とについては続いて更に詳細に記述することとし、ここ
では、本発明に基づくハフマンデコーダの多重規格オペ
レーションを支援する特定の態様に焦点を合わせて説明
する。
【０４１６】本発明のパーザステートマシンは、動画パ
ーザの他のブロックのオペレーショを統合するように作
用するプログラム可能なステートマシンである。パーザ
ステートマシンは、データに応答して、データと並列配
置されて他のブロックへ供給される制御ワードを生成す
ることにより、この制御ワードが作用する他のブロック
を制御する。ブロックは２線インターフェースを介して
接続されるので関連データと並置して制御ワードを供給
することは、有用であるばかりでなく、必須である。こ
のように、データとコントロールは同時に到着する。制
御ワードの通過は、制御ラインによって図３６に示すよ
うに、ブロックを接続するデータラインの下を通る。特
にこのコードワードは、復号化されつつある特定の規格
を識別する。
【０４１７】ハフマンデコーダは、ある種の制御機能も
遂行する。特に、ハフマンデコーダ３２１は、データイ
ンデックス部３２４及びＡＬＵ３２５の特定の機能を制
御できるステートマシンを含む。ハフマンデコーダによ
るこれらのユニットの制御は、ブロックレベル情報を正
しく復号化するために必要である。パーザステートマシ
ン３２２にこれらの決定を行わせると時間がかかり過ぎ
る。
【０４１８】本発明のハフマンデコーダの重要な態様
は、データビットをハフマンデコーダに読み取る際にコ
ード化されたデータビットを反転する能力である。この
能力は、Ｈ．２６１ハフマンスタイルコードを復号化す
るために必要とされる。理由は、Ｈ．２６１（実質的に
は、ＭＰＥＧ）によって用いられる特定タイプのハフマ
ンコードは、ＪＰＥＧによって用いられるコードと反対
の極性を持つことによる。従って、インバータを使用す
ることにより、ハフマンデコーダが使用する表と同一の
表を３つ全ての規格に対して実質的に使用可能にする。
ハフマンデコーダが３つ全ての規格を実現する方法の他
の態様については、「発明の更に詳細な説明」のセクシ
ョンにおいて更に詳細に説明する。
【０４１９】データインデックスユニット３２４は、多
重部品アルゴリズムの第２の部分を遂行する。このユニ
ットは、実際のハフマン復号化データを提供するルック
アップテーブル（参照用表）を含む。この表へのエント
リは、ハフマンデコーダによって生成されたインデクス
数に基づいて組織される。
【０４２０】ＡＬＵ３２５は、多重部品アルゴリズムの
残りの部分を実現する。特に、ＡＬＵは、符号拡張を扱
う。更に、ＡＬＵは、ベクトル予測及びＤＣ予測を保持
するレジスタファイルを含む。このファイルの使用につ
いては、予測フィルタに関係したセクションにおいて記
述する。更に、ＡＬＵは、空間デコーダによって復号化
されつつあるピクチャの構造を介してカウントするカウ
ンタを含む。特に、ピクチャの次元は、カウンタと関連
するレジスタにプログラムされ、「ピクチャ・スター
ト」、及びマクロ‐ブロックコード開始の検出を容易に
する。
【０４２１】本発明に基づき、トークンーマッチング部
３２６（ＴＦ）は復号化されたデータをデータトークン
にアセンブルする。これらのトークンは、次に、時空間
デコーダにおける残りのステージまたはブロックに供給
される。
【０４２２】本発明において、インシフタはスタートコ
ード検出器を供給するデータを緩衝するＦＩＦＯからデ
ータを受け取る。インシフタが受け取るデータには、一
般に、２つのタイプがある、即ち、「トークン」のセク
ションにおいて更に検討されるように、データトーク
ン、及びスタートコード検出器によってそれぞれのトー
クンと交換されるスタートコードである。データの殆ど
は、復号化を必要とするデータトークンであることに注
意されたい。
【０４２３】インシフタは、ハフマンデコーダに直列的
にデータを供給する一方、制御トークンを並列に供給す
る。ハフマンデコーダにおいて、ハフマン符号化された
データは、多重部品アルゴリズムの第１の部分に従って
復号化される。特に、特定のハフマンコードは、識別さ
れ、次に、インデクス数と交換される。
【０４２４】更に、ハフマンデコーダは、図３６に示す
他のブロックによる特別な扱いを必要とする特定のデー
タを識別する。このデータは、ブロックエンド及びエス
ケープを含む。本発明において、時間は、データインデ
ックスユニットにおいてではなく、ハフマンデコーダに
おいてこれらを検出することによって節約される。次
に、このインデクス数は、データインデックスユニット
３２４に供給される。データインデックスユニットは、
本質的には、ルックアップテーブルである。アルゴリズ
ムの１つの態様に基づくルックアップテーブルは、ＪＰ
ＥＧによって指定されたハフマンコードテーブルと大差
無い。一般に、概して、それは、ＪＰＥＧが代替ＪＰＥ
Ｇ表を転送するために指定するフォーマットは圧縮デー
タフォーマットである。
【０４２５】復号化されたインデクス数、または他のデ
ータは、データインデックスユニット３２４から、付随
制御ワードと共に、既に述べたオペレーションを実施す
るＡＬＵ ５０４−５に供給される。
【０４２６】データ及び制御ワードは、ＡＬＵ３２５か
らトークンフォーマット部３２６（ＴＦ）に供給され
る。トークンフォーマット部において、データは、必要
に応じて、トークンを形成するために、制御ワードと組
合わされる。次に、トークンは、空間デコーダのその次
のステージに運ばれる。この時点において、システムに
よって使われると同数のトークンがあることに注意され
たい。
【０４２７】２６．離散逆コサイン変換 本発明に基づく離散逆コサイン変換（ＩＤＣＴ）は、当
該ピクチャのＤＣ成分の周波数に関係したデータを伸長
する。特定のピクチャが圧縮されつつある場合、ピクチ
ャにおける光の周波数（振動数）は量子化され、記憶す
る必要のある情報の全体量を減少させる。ＩＤＣＴは、
この量子化されたデータを用いて、それを伸長し、周波
数情報に戻す。
【０４２８】ＩＤＣＴは、サイズが８×８ピクセルであ
るピクチャの部分に作用する。このデータに適用された
数学は、データをコード化するために用いられる特定の
規格によって主として管理される。ただし、本発明にお
ける重要な用途としては、回路の不必要な重複を回避す
るために、規格の間の共通の数理的機能から構成される
ことである。 特定のスケーリングオーダを用いること
により、アルゴリズムの上部と下部との間の対称性を増
大させ、それによって、共通数理機能を再使用でき、回
路の追加必要性が排除される。
【０４２９】ＩＤＣＴは、多数の多重規格トークンに応
答する。ＩＤＣＴの第１の部分は、処理に対してデータ
トークンのサイズが正しいことを保証するために、入来
データをチェックする。実際、エラーがさほど大きくな
いならば、トークンストリームは、条件により訂正可能
である。
【０４３０】２７．バッファマネジャ 本発明のバッファマネジャは、入来動画情報を受け取
り、そして、データ到着のタイミング、ディスプレイ、
及びフレームレートに関する情報をアドレス発生器に供
給する。多重バッファは、表示およびディスプレイの両
レートの変更を可能にするために用いられる。表示およ
びディスプレイレートは、一般に、コード化されたデー
タ、及び情報がディスプレイされつつあるモニタに従っ
て変化する。データ到着レートは、一般に、符号化、復
号化、またはデータを作るために用いられる原材料に含
まれる誤差に応じて変化する。情報は、バッファマネジ
ャに到着すると、伸長される。ただし、データは、伸長
回路にとって有用であるが、使用中の特定のディスプレ
イユニットにとっては有用でないような順序に配列され
る。データのブロックがバッファマネジャに入力される
と、バッファマネジャは、ディスプレイ装置が使用でき
る順序にデータのブロックが配置できるように、情報を
アドレス発生器へ供給する。これにより、バッファマネ
ジャは、使用中の特定ディスプレイ装置にデータブロッ
クを表示できるように入来するデータブロックを調節す
るために必要なフレームレート変換を用いる。
【０４３１】本発明において、バッファマネジャは、情
報を主としてアドレス発生器に供給する。ただし、シス
テムの他のエレメントをインターフェースすることも必
要である。例えば、結果としてこれらのトークンを書込
みアドレス発生器に供給するバッファマネジャへトーク
ンを転送する入力ＦＩＦＯとのインターフェースがあ
る。
【０４３２】更に、バッファマネジャは、ディスプレイ
アドレス発生器ともインターフェイスし、ディスプレイ
装置が新しいデータをディスプレイする準備が整ってい
るかどうかに関する情報を受け取る。同様に、バッファ
マネジャは、バッファからのディスプレイ用の情報をデ
ィスプレイアドレス発生器がクリアしたことを確認す
る。
【０４３３】本発明のバッファマネジャは、特定のバッ
ファが空であるか、満ちているか、使用準備が整ってい
るか、或いは、使用中であるかどうかを記憶し、更に、
各バッファにおける特定データと関連する表示数を記憶
する。このようにして、バッファマネジャは、一時にた
だ１つのバッファをディスプレイ準備が整った状態にす
ることによって、部分的に、バッファの状態を決定す
る。いったん、バッファがディスプレイされると、バッ
ファは、「空の」状態にある。バッファマネジャは、ピ
クチャ・スタート、フラッシュ、有効なトークン、また
はアクセストークンを受け取ると、各バッファの状態、
及び新しいデータの受け入れ準備について決定する。例
えば、ピクチャ・スタートトークンは、新しいデータを
受け入れることが可能なバッファを見付けるために、バ
ッファマネジャに各バッファを経て循環させる。
【０４３４】更に、バッファマネジャは、それが受け取
るトークンによって指示される多重規格必要条件を扱う
ように構成可能である。例えば、Ｈ．２６ｌ規格標準に
おいて、ディスプレイ期間中に、データは、スキップ可
能である。この種のトークンがバッファマネジャに到着
した場合には、スキップされるべきデータは、それが記
憶されているバッファからフラッシュされる。
【０４３５】このように、バッファを管理することによ
って、データは、当該データをコード化するために使わ
れる圧縮規格、データが復号化される速度、及び使用中
の特定タイプのディスプレイ装置に従って効果的にディ
スプレイされることが可能である。
【０４３６】今までの記述は、当該技術分野における通
常の熟練者にとって、全ての付随的な特徴、目的、及び
利点を備えた本発明を実現させるに充分な程度の詳細さ
を以て、全体的な概念、システムの実現、及び本発明の
様々な態様のオペレーションについて適切に説明してい
ると確信する。ただし、本発明、及び本発明の様々な実
施例の一層具体的かつ商業的な実現方法と関連した追加
的な詳細を更に徹底的に理解することを容易にするため
には、一層の記述及び説明を以下に継続して示すことが
が好ましい。
【０４３７】以下は多重規格動画デコーダのチップ・セ
ットのより詳細な説明である。説明はＡ、Ｂ、Ｃの３つ
の部分に分かれる。
【０４３８】説明の組織化、明瞭化および便利化のため
に、追加開示を以下のセクションに再度示すこととす
る。
【０４３９】・チップ・セットのチップに共通の特徴に
関する記述。
【０４４０】・トークン・２線インターフェース・ＤＲ
ＡＭインターフェース・マイクロプロセッサインターフ
ェース・クロック・空間デコーダチップの記述・時間デ
コーダチップの記述 セクション Ａ．１ 「本記述の利用方法」 第１の記述セクションは、チップ・セットの使用に関連
した電気設計上の問題の大部分を対象とする。
【０４４１】Ａ．１．１ 「印刷上の慣例」 或る種のクラスの情報を強調するために多少の印刷上の
慣例が用いられる。その例を次に示す。
【０４４２】トークンの名称 ワイヤネーム・アクティブハイ信号 ワイヤネーム・アクティブロー信号 レジスタネーム セクション Ａ．２ 「動画デコーダファミ−」 ＊３０ＭＨｚオペレーション ＊デコードＭＰＥＧ、ＪＰＥＧ ＆ Ｈ．２６１ ＊２５Ｍｂ／ｓに対するコード化されたデータレート ＊２１ＭＢ／ｓに対する動画データレート ＊ＭＰＥＧ分解能 ７０４×４８０、３０Ｈｚ、４：
２：０まで ＊融通性を持つクロマサンプリングフォーマット ＊全体ＪＰＥＧ基底線復号化 ＊グルーレスページモードＤＲＡＭＡインターフェース ＊２０８のピンＰＱＦＰパッケージ ＊独立コード化データ、及びデコーダクロック ＊再オーダＭＰＥＧピクチャシーケンス 動画デコーダファミリーは、高分解能度デジタル動画デ
コーダを実現するための低チップカウント解決方法を提
供する。現在、チップ・セットは、３つの異なる動画及
びピクチャ符号化システム、即ち、ＪＰＥＧ、ＭＰＥ
Ｇ、及びＨ．２６１をサポートするように構成可能であ
る。
【０４４３】全ＪＰＥＧ基底線ピクチャ復号化がサポー
トされる。７２０×４８０、３０Ｈｚ、４：２：２ Ｊ
ＰＥＧ符号化動画がリアルタイムに復号化可能である。
【０４４４】ＣＩＦ（共通交換フォーマット）、及びＱ
ＣＩＦ Ｈ．２６１動画が復号化可能である。７４０×
４８０、３０Ｈｚ、４：２：０までのフォーマットを持
つ全特機能ＭＰＥＧ動画が復号化可能である。
【０４４５】注記：前記の値は、実例として示したに過
ぎず、そして、必ずしも本発明の１実施例の制限条件を
示すものではない。従って、他の値、及び／又は、範囲
を使用しても差し支えないことを理解されたい。
【０４４６】Ａ．２．１ 「システムコンフィギュレー
ション」 Ａ．２．１．１ 「出力フォーマット化」以下に示す各々の例において、
出力フォーマッティング部の形は、場合によっては、空
間デコーダまたは時間デコーダの出力に供給されるデー
タを用いること、そして、コンピュータ又はディスプレ
イシステムに対してフォーマットし直すことが要求され
る。このフォーマット化の詳細は、アプリケーションに
より異なる。一例として簡単な場合には、デコーダチッ
プによってブロックフォーマット化されたデータ出力を
用いて、そして、そのデータ出力をラスタ順に書込むた
めのアドレス発生器を必要とするだけである。
【０４４７】イメージフォーマッティング部は、広い範
囲に亙って出力フォーマット化機能を提供する１つの単
一チップＶＬＳＩデバイスである。
【０４４８】Ａ．２．１．２ 「ＪＰＥＧ静止画復号
化」 オフチップでないＤＲＡＭを備えた１つの単一空間デコ
ーダは、基底線ＪＰＥＧイメージを高速に復号化可能す
ることが出来る。空間デコーダは、基底線ＪＰＥＧの全
ての機能をサポートする。ただし、復号化可能なイメー
ジサイズは、ユーザーによって供給された出力バッファ
のサイズによって制限されこともあり得る。出力フォー
マッティング部の特性は、クロマサンプリングフォーマ
ット、及びサポート可能な色空間を制限することもあり
得る。
【０４４９】Ａ．２．１．３ 「ＪＰＥＧ動画復号化」 空間デコーダにオフチップＤＲＡＭを加えることによ
り、ＪＰＥＧ符号化動画をリアルタイムに復号化するこ
とが可能である。必要とされるバッファのサイズ及びス
ピードは、動画及びコード化データのレートに依存す
る。時間デコーダは、ＪＰＥＧ符号化動画を復号化する
必要はない。ただし、時間デコーダが多重規格デコーダ
チップ・セット上に在る場合に、システムがＪＰＥＧオ
ペレーション用に構成されている場合には、変更または
修正なしで、時間デコーダを介してデータを単に供給す
るに過ぎない。
【０４５０】Ａ．２．１．４ 「Ｈ．２６１復号化」 空間デコーダ及び時間デコーダは、Ｈ．２６１動画デコ
ーダを実現するために両方共必要である。双方のデバイ
ス上のＤＲＡＭインターフェースは、小さいピクチャフ
ォーマットにおいて低コード化データレートで作動する
場合に、適切なオペレーションのために必要とされるＤ
ＲＡＭの量を軽減することができるように構成可能であ
る。一般に、各々の空間デコーダ及び時間デコーダは、
１つの単一４Ｍｂ（例えば、５１２ｋ×８）ＤＲＡＭを
必要とする。
【０４５１】Ａ．２．１．５ 「ＭＰＥＧ復号化」 ＭＰＥＧオペレーションのために必要とされるコンフィ
ギュレーションは、Ｈ．２６１の場合と同じである。た
だし、当該技術分野における通常の熟練者であれば理解
できるように、ＭＰＥＧにおいて利用可能な更に大きい
ピクチャフォーマットをサポートするためには、更に大
きいＤＲＡＭバッファが要求されることもあり得る。
【０４５２】セクション Ａ．３ 「トークン」 Ａ．３．１ 「トークンフォーマット」 本発明に従う場合、トークンは、デコーダチップ・セッ
トを介して情報を伝達するために、拡張可能なフォーマ
ットを提供する。本発明においては、トークンの各ワー
ドの最小幅は８ビットであるが、当該技術分野における
通常の熟練者であれば、トークンの幅は任意であっても
差し支えないことを理解するはずである。更に、１つの
トークンは、１又は複数のワードに亙って拡張可能であ
り、これは、各ワードにおける拡張ビットを用いて達成
される。
【０４５３】拡張ビットは、トークンが他のワード内に
継続するかどうかを示す。トークンの最後のワード以外
の全てのワードは１にセットされる。トークンの第１の
ワードが０の拡張ビットを持つ場合には、これは、当該
トークンの長さがわずかに１ワードであることを示す。
【０４５４】各トークンは、それがトークンの第１ワー
ドのビット７においてスタートするアドレスフィールド
によって識別される。アドレスフィールドの長さは可変
であり、そして、複数のワードに亙って潜在的に拡張可
能である（ただし、現在のチップにおいては長さが８ビ
ットを超過するアドレスは無いので、当該技術分野にお
ける通常の熟練者であれば、この場合にも、アドレスの
長さは任意であり得ることを理解するはずである）。
【０４５５】インターフェースによっては、データの８
よりも多いビットを転送する。例えば、空間デコーダの
出力の幅は９ビットである（拡張ビットを含み１０ビッ
ト）。これらの追加ビットを利用する唯一のトークンは
データトークンである。データトークンは、システムの
特定場所において処理を実施するために必要なビットと
同数のビットを持つことができる。他の全てのトークン
は、追加ビットを無視する。
【０４５６】Ａ．３．２ 「データトークン」 データトークンは、１つの処理ステージから次のステー
ジにデータを運ぶ。従って、このトークンの特性は、デ
コーダを通過するにつれて変化する。更に、データトー
クンによって運ばれるデータの意味は、当該データトー
クンがシステム内のどこにあるかによって変化する、す
なわち、データは位置依存性である。この点に関して、
データは、当該データトークンが空間デコーダ内のどこ
に所在するかに応じて周波数領域データ又は画素領域デ
ータのいずれかであり得る。例えば、空間デコーダの入
力において、データトークンは、８ビットのワードにパ
ックされたビット直列コード化動画データを持つ。この
点においては、各トークンの長さには制限がない。ただ
し、対照的に、空間デコーダの出力においては、各デー
タトークンは、各ワードの幅が９ビットであるちょうど
６４のワードを持つ。
【０４５７】Ａ．３．３ 「トークンフォーマット化デ
ータの使用」 用途によっては、回路は、デコーダ又はチップ・セット
の入力または出力に直接接続することが必要である。大
抵の場合、データトークンを収集し、そして、同期化情
報（例えば、ＰＩＣＴＵＲＥ ＳＴＡＲＴのような）を
提供する２、３のトークンを検出することで充分であ
る。この点に関しては、以下のセクションＡ．１６「空
間デコーダの出力への接続」及びＡ．１９「時間デコー
ダの出力への接続」を参照されたい。
【０４５８】既に述べたように、各々の新しいトークン
が何時スタートするかを識別するためには、拡張ビット
に関するアクティビティを観察するだけで充分である。
再び、拡張ビットは、現行トークンの最後のワードを送
信する。更に、トークンを識別するために、アドレスフ
ィールドをテストすることが出来る。不必要または認識
されなかったトークンは、それらの内容を知ることなし
に、消費可能（そして、破棄可能）である。ただし、認
識されたトークンは、適切なアクションを起こさせる。
【０４５９】更に、空間デコーダへのデータ入力は、コ
ード化されたデータのバイトとして、或いは、データト
ークンにおいて供給可能である（セクションＡ．１０
「コード化データ入力」参照）。コード化データポー
ト、或いは、マイクロプロセッサインターフェースを介
してトークンを供給することは、デコーダチップ・セッ
トの多数の特徴がデータストリームから構成されること
を可能にする。これは、マイクロプロセッサインターフ
ェースを介してコンフィギュレーションを実施すること
の代替案を提供する。
【０４６０】
【表１】
【０４６１】
【表２】 Ａ．３．４ 「トークンの説明」 このセクションにおいては、本発明に基づき、空間デコ
ーダ及び時間デコーダチップにおいて実現されるトーク
ンについて詳しく説明する。 注記：「ｒ」は、現在予約されているビットを意味し、
そして、値は０である。特記されない限り、全ての整数
は符号無しである。
【０４６２】
【表３】
【０４６３】
【表４】
【０４６４】
【表５】
【０４６５】
【表６】
【０４６６】
【表７】
【０４６７】
【表８】
【０４６８】
【表９】
【０４６９】
【表１０】
【０４７０】
【表１１】 Ａ．３．５ 「トークンにおいて送信される番号」 Ａ．３．５．１ 「成分識別番号」 本発明に基づく成分ＩＤ番号は、色成分を指定する２ビ
ット整数である。この２ビットフィールドは、一般に、
データトークンにおけるヘッダの一部分として配置され
る。ＭＰＥＧ、及びＨ．２６１の場合には、相互関係は
非常に簡単である。
【０４７１】
【表１２】 ＪＰＢＧでは使用できる色成分は制限されないので、Ｊ
ＰＥＧの場合には、条件は更に複雑である。デコーダチ
ップは、各スキャンにおいて最大４種までの異なる色成
分を可能にする。色成分の仕様がデコーダに到着するに
つれて、ＩＤは順次に割当てられる。
【０４７２】Ａ．３．５．２ 「水平および垂直サンプ
リング数」 ４種の色成の各々に関しては、マクロブロックにおいて
水平および垂直に配列されるブロックの数に関する仕様
がある。この仕様には、２ビットの整数を含むブロック
数より１つだけ少ない２ビット整数が含まれる。例え
ば、ＭＰＥＧ（或いはＨ．２６ｌ）における４：２：０
クロマサンプリング（図４５）の成分ＩＤの配列を表１
３に示す。
【０４７３】
【表１３】 ＪＰＥＧ及び４：２：２クロマサンプリングに関して、
成分ＩＤへの成分割当は、用途によって異なる。セクシ
ョンＡ．３．５．１参照。
【０４７４】注記：４：２：２データを処理している場
合には、ＪＰＥＧは、そのマクロブロックに対して２：
１：１構造を必要とする。
【０４７５】
【表１４】 Ａ．３．６ 「特殊トークンフォーマット」本発明に基
づき、例えば、データトークン及びＱＵＡＮＴテーブル
トークンは、デコーダチップ・セット内におけるそれら
の「拡張フォーム」に使用される。拡張フォームにおい
て、トークンは、いくらかのデータを含む。データトー
クンの場合には、この種トークンは、コード化データま
たはピクセルデータを含むことができる。ＱＵＡＮＴテ
ーブルトークンの場合には、これらのトークンは、量子
化器表情報を含む。
【０４７６】更に、これらのトークンの「非拡張形」
は、本発明においては「空である」として定義される。
このトークンフォーマットは、同一トークンの拡張バー
ジョンによって続いて満たされる場所をトークンストリ
ーム内に提供する。このフォーマットは、主としてエン
コーダに適用可能であり、従って、これについては、こ
れ以上詳しく説明しない。
【０４７７】
【表１５】
【０４７８】
【表１６】 Ａ．３．７ 「異なる規格に対するトークンの使用」 各規格は、本発明に基づいて定義されたトークンの異な
る部分集合を使用する。
【０４７９】セクションＡ．４ 「２線インターフェー
ス」 Ａ．４．１ 「２線インターフェース、及びトークンポ
ート」 チップ・セットにおいては、情報の流れを制御するため
に、簡単な２線有効／受入れプロトコルが用いられる。
送信側及び受信側においてクロック発生準備が整ってい
ることが観察される場合に、データは、ブロック間にお
いて単に転送されるだけである。
【０４８０】１）データ転送２）受信側の準備が整って
いない３）送信側の準備が整っていない送信側の準備が
整っていない場合には（上記の３）送信側の準備が整っ
ていない）場合には、受信側の入力は待たなければなら
ない。受信側の準備が整っていない場合には（上記の
２）受信側の準備が整っていない）場合には、受信側に
よって受け入れられる時まで送信側はその出力に同じデ
ータを供給し続ける。
【０４８１】トークン情報がブロック間において転送さ
れる場合には、ブロック間の２線インターフェースはト
ークンポートと呼ばれる。
【０４８２】Ａ．４．２ 「使用場所」 本発明に基づくデコーダチップ・セットは、３つのチッ
プを接続するために２線インターフェースを使う。更
に、空間デコーダへのコード化されたデータ入力も、同
様に、２線インターフェースである。
【０４８３】Ａ．４．３ 「バス信号」 ２線インターフェースによって転送されるデータワード
の幅は、関係インターフェースの必要性に応じて変化す
る（図４４「８ビットより広いインターフェース上のト
ークン」参照）。例えば、１２ビットの係数は、僅か９
ビットを出力するだけで、離散逆コサイン変換器（ＩＤ
ＣＴ）に入力される。
【０４８４】
【表１７】 データ信号に加えて、２線インターフェース経由で送ら
れる他の３つの信号がある。
【０４８５】＊有効信号(valid)＊受入れ信号(accept)
＊拡張信号(extension) Ａ．４．３．１ 「拡張信号」 拡張信号は、すでに述べたトークン拡張ビットに対応す
る。
【０４８６】Ａ．４．４ 「設計上の考察事項」 ２線インターフェースは、短距離、チップ間逐次通信用
である。
【０４８７】デコーダチップは、チップの間のＰＣＢト
ラックの長さを最小限にするために、相互に近接して配
置されなければならない。場所的に可能な限り、トラッ
クの長さは、２５ｍｍ以下に保持されなければならな
い。ＰＣＢトラックキャパシタンスは、最小限度に保持
されなければならない。
【０４８８】クロックの分散配置は、チップ間のクロッ
クスルーを最小限にするように設計されなければならな
い。何等かのクロックスルーがある場合には、「受信チ
ップ」が、「送信チップ」より前にクロックを見るよう
に、配列しなければならない。
【０４８９】２線インターフェースを介して通信する全
てのチップは、同一デジタル電源から作動しなければな
らない。
【０４９０】Ａ．４．５ 「インターフェースタイミン
グ」
【０４９１】
【表１８】 注記：図４７は、システムデマックスチップと、メイン
デコーダクロックから作動する空間デコーダのコード化
データポートとの間の２線インターフェースを示す。こ
の２線インターフェースはデコーダクロックに対して非
同期であっても差し支えないコード化データクロックか
ら作動可能なので、これはオプションである。セクショ
ンＡ．１０．５、「コード化されたデータクロック」を
参照されたい。同様に、イメージフォーマッティング部
のディスプレイインターフェースは、メインデコーダク
ロックに対して非同期であるクロックから作動可能であ
る。
【０４９２】Ａ．４．６ 「信号レベル」 ２線インターフェースは、ＣＯＭＳ入力、及び出力を使
用する。ＶIHminはＶDDの約７０％であり、ＶILmaxはＶ
DDの約３０％である。表１９に示す値は、ＶDDが最悪の
場合におけるＶIH、及びＶILの値である。ＶDD＝５．０
±０．２５Ｖ。
【０４９３】
【表１９】 Ａ．４．７ 「制御クロック」 一般に、２線インターフェースを介して転送を制御する
クロックはチップのデコーダクロックである。空間デコ
ーダへのコード化データポート入力は例外である。これ
は、符号化クロックによって制御される。クロック信号
についてはここで更に説明することとする。
【０４９４】セクション Ａ．５ 「ＤＲＡＭインター
フェース」Ａ．５．１ 「ＤＲＡＭインターフェース」
１つの単一高性能、構成可能ＤＲＡＭインターフェース
は、各々の動画デコーダチップにおいて使用される。一
般に、各チップ上のＤＲＡＭインターフェースは実質的
に同じである。ただし、インターフェースは、チャネル
優先権を扱う方法において相互に異なる。インターフェ
ースは、各々のデコーダチップによって使われるＤＲＡ
Ｍを直接ドライブするように設計されている。一般に、
外部の論理、バッファ、またはコンポーネントは、ＤＲ
ＡＭインターフェースを大抵のシステムにおけるＤＲＡ
Ｍに接続するためには不必要である。
【０４９５】Ａ．５．２ 「インターフェース信号」
【０４９６】
【表２０】 本発明に基づき、インターフェースは、次に示す２つの
方法において構成可能である。
【０４９７】＊インターフェースの詳細タイミングは、
様々な異なるタイプのＤＲＡＭを収容するように構成可
能である。
【０４９８】＊ＤＲＡＭインターフェースの「幅」は、
異なるアプリケーションにおけるコスト／性能トレード
オフを提供するように構成可能である。
【０４９９】Ａ．５．３ 「ＤＲＡＭインターフェース
の構成」 一般に、ＤＲＡＭインターフェースと関連したレジスタ
の３つのグループがある、即ち、インターフェースタイ
ミング・コンフィグレーション・レジスタ、バス・コン
フィグレーション・レジスタ、及びリフレシュ・コンフ
ィグレーション・レジスタである。リフレシュ・コンフ
ィグレーション・レジスタ表２３に示すレジスタは最後
に構成されなければならない。
【０５００】Ａ．５．３．１ 「リセット後の条件」 リセットの後において、本発明に基づくＤＲＡＭインタ
ーフェースは、１組のデフォルトタイミングパラメータ
（最も遅い作動モードに対応する）を用いて動作を開始
する。初めに、ＤＲＡＭインターフェイスは、リフレシ
ュサイクル（他の全ての転送を除く）を連続的に実行す
る。これは、値がリフレッシュ・インターバルに記入さ
れるまで、継続する。次に、ＤＲＡＭインターフェース
は、リフレシュサイクル間の他のタイプの転送を行うこ
とができる。
【０５０１】Ａ．５．３．２ 「バスコンフィギュレー
ション」 バスコンフィグレーション２２におけるレジスタは、イ
ンターフェースによるデータ転送が試みられていない場
合に限り、行われるべきである。インターフェースは、
リセットのすぐ後、値がリフレッシュインタバルに記入
される以前に、この条件に置かれる。インターフェース
は後で、転送が試みられていない場合に限り、必要に応
じて、再構成可能である。時間デコーダチップアクセス
レジスタ（Ａ．１８．３．１）、及び空間デコーダ・バ
ッファマネージャアクセス・レジスタ（Ａ．１３．１．
１）参照。
【０５０２】Ａ．５．３．３ 「インターフェースタイ
ミングの構成」 本発明に基づき、インターフェースタイミング構成情報
の修正は、インターフェースタイミングアクセスレジス
タによって制御される。このレジスタに１を記入する
と、インターフェースタイミングレジスタ２１に示す）
が修正可能になる。インターフェースタイミングアクセ
ス＝１である間に、ＤＲＡＭインターフェースは、その
以前のコンフィギュレーションにより作動し続ける。１
を記入した後で、任意のインターフェースタイミングレ
ジスタに記入する以前において、インターフェースタイ
ミングアクセスから１が読戻し可能になるまで、ユーザ
ーは待たねばならない。
【０５０３】コンフィギュレーションが完了すると、イ
ンターフェースタイミングアクセスに０が記入されなけ
ればならない。次に、新しいコンフィギュレーション
は、ＤＲＡＭインターフェースへ転送される。
【０５０４】Ａ．５．３．４ 「リフレッシュコンフィ
ギュレーション」本発明にかかるＤＲＡＭインターフェ
ースのリフレッシュインタバルは、リセットに続いて一
度だけ構成可能である。リフレッシュ・インターバルが
構成されるまで、インターフェースは、リフレッシュサ
イクルを連続的に実行する。これは、あらゆる他のデー
タ転送を阻止する。リフレッシュ・インターバルに値が
記入された後で、データ転送はスタート可能である。
【０５０５】当該技術分野においては周知であるよう
に、ＤＲＡＭは、一般に、最初に電源を入れた後で、１
００マイクロ秒と５００マイクロ秒との間に「ポーズ
（休止）」を必要とし、そして、正常作動が可能になる
前に、多数のリフレッシュサイクルが後続する。従っ
て、リフレッシュ・インターバルに値を記入する前に、
これらのＤＲＡＭスタート必要条件を満足させなければ
ならない。
【０５０６】Ａ．５．３．５ 「コンフィギュレーショ
ンレジスタへのリードアクセス」 本発明の全てのＤＲＡＭインターフェースレジスタは読
み取り可能である。
【０５０７】Ａ．５．４ 「インターフェースタイミン
グ（チック）」 ＤＲＡＭインターフェースタイミングは、デバイス（デ
コーダクロック）の入力クロックレートの４倍のレート
においてランするクロックから得られるこのクロック
は、オンチップＰＬＬによって生成される。
【０５０８】説明を簡潔にするために、この高速クロッ
クの周期をチックと称する。
【０５０９】Ａ．５．５ 「インターフェースレジス
タ」
【０５１０】
【表２１】
【０５１１】
【表２２】 Ａ．５．６ 「インターフェースオペレーション」ＤＲ
ＡＭインターフェースは高速ページモードを用いる。３
つの異なるタイプのアクセスがサポートされる。
【０５１２】＊ 読取り（リード）＊ 書込み（ライ
ト）＊ リフレッシュ各々のリード又はライトアクセス
は、１から６４バイトまでの１つのバーストを１つの単
一ＤＲＡＭページアドレスへ転送する。リード及びライ
ト転送は、１つの単一アクセス内において混合されるこ
となく、そして、連続する各アクセスは、新しいＤＲＡ
Ｍページへのランダムアクセスとして扱われる。
【０５１３】
【表２３】 Ａ．５．７ 「アクセスの構造」各アクセスは２つの部
分を有する。
【０５１４】＊ アクセススタート＊ データ転送 本発明においては、各アクセスはアクセススタートで始
まり、そして、１つ又は複数のデータ転送サイクルが後
続する。更に、アクセススタート及びデータ転送サイク
ルの両方のリード、ライト、及びリフレッシュ変形（バ
リアント）がある。
【０５１５】特定のアクセスに対する最後のデータ転送
が完成すると、インターフェースは、そのデフォルト状
態に入り（Ａ．５．７．３参照）、そして、新しいアク
セスのスタート準備が整うまで、この状態に留まる。最
後のアクセスが終了して新しいアクセスの開始準備が整
った場合、直ちに新しいアクセスが始まる。
【０５１６】Ａ．５．７．１ 「アクセススタート」ア
クセススタートは、リード又はライト転送のためのペー
ジアドレスを提供し、そして、ある程度の初期信号条件
を確立する。本発明に基づき、３つの異なるアクセスス
タートがある。
【０５１７】＊ 読取りのスタート＊ 書込みのスター
ト＊ リフレッシュのスタート
【０５１８】
【表２４】 各々の場合に、ＲＡＳ及び行アドレスのタイミングは、
レジスタＲＡＳフォーリング、及びページスタートレン
グスによって制御される。ＯＥ、及びＤＲＡＭデータ
［３１：０］の状態は、前のデータ転送の終了からＲＡ
Ｓが降下するまで保持される。アクセススタートの３つ
の異なるタイプは、ＲＡＳが降下した場合に、これらが
ＯＥ及びＤＲＡＭデータ［３１：０］をドライブする方
法が異なるに過ぎない。参照図５２。
【０５１９】Ａ．５．７．２ 「データ転送」本発明に
おいては、異なるタイプのデータ転送サイクルがある。
【０５２０】＊ 高速ページ読取りサイクル＊ 高速ペ
ージ遅れ書込みサイクル(Fast page late write cycle)
＊ リフレッシュサイクル リフレッシュのスタートは、１つの単一リフレッシュサ
イクルによってのみ後続可能である。読み取り（或い
は、書き込み）のスタートは、１つ又は複数の高速ペー
ジ読み取り（或いは、書き込み）サイクルによって後続
可能である。読み取りサイクルのスタートに際して、Ｃ
ＡＳはハイにドライブされ、そして、新しい列アドレス
がドライブされる。
【０５２１】更に、早期書込みサイクルが用いられる。
ＷＥは、最初の書込み転送のスタートに際してローにド
ライブされ、そして、最後の書き込み転送のエンドま
で、ローに留どまる。出力データは、アドレスによって
ドライブされる。
【０５２２】ＲＡＳリフレッシュサイクルの前のＣＡＳ
はリフレッシュサイクルのスタートによって開始される
ので、リフレッシュサイクル期間中には、インターフェ
ース信号は活動しない。リフレッシュサイクルの目的
は、ＤＲＡＭによって必要とされる最小ＲＡＳロー期間
に適合することである。
【０５２３】Ａ．５．７．３ 「インターフェースのデ
フォルト状態」本発明におけるインターフェース信号
は、アクセスのエンドにおいてデフォルト状態に入る。
【０５２４】ＲＡＳ、ＣＡＳ、及びＷＥがハイ。
【０５２５】＊ データ、及びＯＥは、それらの前の状
態に留まる。
【０５２６】＊ ａｄｄｒは、安定した状態を維持す
る。
【０５２７】Ａ．５．８ 「データバス幅」２ビットレ
ジスタ、ＤＲＡＭデータｗｉｄｔｈは、ＤＲＡＭインタ
ーフェースのデータパスの幅が構成されることを可能に
する。これは、小さいピクチャフォーマットで使用する
場合、ＤＲＡＭコストを最小限にすることを可能にす
る。
【０５２８】
【表２５】 Ａ．５．９ 「行アドレス幅」行アドレスを提供するた
めに２４ビット内部アドレスの中間区分から取られるビ
ット数は、ローアドレスビット・レジスタによって構成
される。
【０５２９】
【表２６】 Ａ．５．１０ 「アドレスビット」オンチップ２４ビッ
トアドレスが生成される。列及び行アドレスを形成する
ためにこのアドレスをどのように使用するかは、データ
バスの幅、及び行アドレス用に選定されたビット数に依
存する。コンフィギュレーションによっては、全ての内
部アドレスビットを使用することが許されないので、
「隠れビット」が作成される。
【０５３０】同様に、行アドレスは、アドレスの中央部
分から抽出される。従って、これにより、ＤＲＡＭが自
然にリフッレッュされる速度が最大になる。
【０５３１】
【表２７】 Ａ．５．１０．１ 「低順位行アドレスビット」行（カ
ラム）アドレスの最下位の４から６までのビットは、最
大６４バイトまでの高速ページモード転送用アドレスを
提供するために使われる。これらの転送を制御するため
に要求されるアドレスビット数は、データバスの幅に依
存する（Ａ．５．８参照）。
【０５３２】Ａ．５．１０．２ 「より多くのＤＲＡＭ
バンクにアクセスするための行アドレス復号化」ＤＲＡ
Ｍのただ１つの単一バンクが用いられる場合には、使用
される行アドレスの幅は、用いられるＤＲＡＭのタイプ
に依存する。一般に１つの単一ＤＲＡＭバンクによって
供給可能であるよりもより多くのメモリーを必要とすり
アプリケーションの場合には、より広い行アドレスを構
成することが可能であり、従って、１つの単一ＤＲＡＭ
バンクを選定するために、幾つかの行アドレスビットを
復号化することが可能である。
【０５３３】注記：行アドレスは、内部アドレスの中央
から抽出される。ＤＲＡＭのバンクを選定するために、
行アドレスの幾つかのビットが復号化される場合には、
これらの「バンク選定ビット」がとることのできる全て
の値がＤＲＡＭの１つのバンクを選定しなければならな
い。そうでない場合には、アドレススペース内に孔が残
される。
【０５３４】Ａ．５．１１ 「ＤＲＡＭインターフェー
スの作動可能化」本発明においては、ＤＲＡＭインター
フェース上の全ての出力信号を高インピーダンスにする
ためには２つの方法がある。即ち、ＤＲＡＭｅｎａｂｌ
ｅレジスタをセットする方法及びＤＲＡＭｅｎａｂｌｅ
信号による方法である。ＤＲＡＭインターフェース上の
ドライバを作動させるためには、これらのレジスタ及び
信号は、両方共に、ロジック１でなければならない。ど
ちらかがローであれば、インターフェースは高インピー
ダンスになる。
【０５３５】注記：ＤＲＡＭインターフェースが高イン
ピーダンスである場合には、オンチップデータ処理は終
結させられない。従って、チップがＤＲＡＭへのアクセ
スを試みた場合にはエラーが発生し、同時に、インター
フェースは高インピーダンスである。
【０５３６】本発明に基づき、ＤＲＡＭインターフェー
スを高インピーダンスにする能力は、他のデバイスをテ
ストするか、或いは、空間デコーダ（又は、時間デコー
ダ）が使用中でない場合、空間デコーダ（又は、時間デ
コーダ）によって制御されるＤＲＡＭを使用するために
備えられる。正常作動期間中において、他のデバイスに
よるメモリーの共有が可能であるようには意図されてい
ない。
【０５３７】Ａ．５．１２ 「リフレッシュ」ノーリフ
レッシュ・レジスタに記入することにより無能化しない
限り、ＤＲＡＭインターフェースは、レジスタリフレッ
シュ・インターバルによって決定されたインタバルおい
て／ＲＡＳ／リフレッシュサイクルの以前の／ＣＡＳ／
を使用し、ＤＲＡＭを自動的にリフッレシュする。ここ
で、／信号名／は信号の反転信号を示す。
【０５３８】リフレッシュ・インターバルにおける値
は、１６デコーダクロックサイクルの周期内におけるリ
フレッシュサイクル間のインタバル（間隔）を指定す
る。レンジ１．２５５における値は構成可能である。値
０は、リセットの後で自動的にロードされ、そして、
（いったん、作動可能化されれば）有効なリフレッシュ
インタバルが構成されるまで、ＤＲＡＭインターフェイ
スが、リフレッシュサイクルを連続的に実行することを
強制する。リフレッシュ・インターバルは、各リセット
の後で、ただ１度だけ構成されることが推奨される。
【０５３９】／リセット／が表明されると、同時に、Ｄ
ＲＡＭインターフェースは、ＤＲＡＭをリフッレシュす
ることが不可能となる。ただし、デコーダチップによっ
て必要とされるリセット時間は十分に短く、その結果、
これらのデコーダチップをリセットし、そして、次に、
ＤＲＡＭの内容が崩壊する以前に、ＤＲＡＭインターフ
ェースを再構成することが可能であるはずである。
【０５４０】Ａ．５．１３ 「信号強度(strength)」Ｄ
ＲＡＭインターフェースの出力のドライブ強度は、３ビ
ットレジスタＣＡＳストレングス、ＲＡＳストレング
ス、ａｄｄｒストレングス、ＤＲＡＭデータストレング
ス、及びＯＥＷＥストレングスを用いてユーザーにより
構成可能である。この３ビット値のＭＳＢは、高速或い
は低速エッジレートのいずれかを選択する。より重要度
の低い２つのビットは、異なる負荷キャパシタンスのた
めの出力を構成する。
【０５４１】リセット後のデフォルト強度は６であり、
そして、これは、２４ｐＦにより負荷した場合、ＧＮＤ
とＶDDとの間の信号をドライブするために約１０ｎｓを
必要とするような出力を構成する。
【０５４２】
【表２８】 出力がドライブしつつある負荷に対して出力が適切に構
成された場合、その出力は、表３２から表３５までに指
定されたＡＣ電気特性に適合する。適切に構成された場
合、各出力は、その負荷に概略マッチし、従って、信号
過渡の後に最小のオーバシュートが発生する。
【０５４３】Ａ．５．１４ 「電気仕様」このセクショ
ンに提示される全ての情報は、単に本発明の１実施例を
示すに過ぎず、一例として記載されているものであっ
て、必ずしも制限的意味を持たない。
【０５４４】
【表２９】 表２９は、実施例に関する最大定格を示すに過ぎない。
特にこの実施例のみに関して、動作の信頼性を保証する
ためには、この表に示す値未満の応力を使用しなければ
ならない。
【０５４５】
【表３０】
【０５４６】
【表３１】 Ａ．５．１４．１ 「ＡＣ特性」
【０５４７】
【表３２】
【０５４８】
【表３３】
【０５４９】
【表３４】
【０５５０】
【表３５】 ＤＲＡＭから読み出す場合、ＤＲＡＭインターフェース
は、／ＣＡＳ／信号の上昇につれて、ＤＲＡＭデータ
［３１：０］をサンプルする。
【０５５１】
【表３６】 セクション Ａ．６ 「マイクロプロセッサインターフ
ェース（ＭＰＩ）」標準バイト幅マイクロプロセッサイ
ンターフェース（ＭＰＩ）は、動画デコーダチップ・セ
ットにおける全てのチップに用いられる。ただし、当該
技術分野における通常の熟練者であれば、他の幅のマイ
クロプロセッサインターフェースであっても同様に使用
可能であることが理解されるはずである。ＭＰＩは、様
々なデコーダチップクロックと同期的に作動する。
【０５５２】Ａ．６．１ 「ＭＰＩ信号」
【０５５３】
【表３７】 Ａ．６．２ 「ＭＰＩ電気仕様」
【０５５４】
【表３８】
【０５５５】
【表３９】
【０５５６】
【表４０】 Ａ．６．２．１ 「ＡＣ特性」
【０５５７】
【表４１】
【０５５８】
【表４２】 Ａ．６．３ 「割込み」本発明において、「イベント」
は、ユーザーが観察しようとする可能性のあるオンチッ
プ条件を示すために使われる用語である。イベントは、
エラーを示すことが可能であるか、或いは、ユーザーの
ソフトウェアにとって有益である場合もあり得る。
【０５５９】各割込み、または「イベント」と関連した
２つの単一ビットレジスタがある。これらは、条件イベ
ントレジスタ及び条件マスクレジスタである。
【０５６０】Ａ．６．３．１ 「条件イベントレジス
タ」条件イベントレジスタは、１ビット読み／書きレジ
スタであり、その値は、回路内に発生する条件によって
１にセットされる。条件が単に一時的であり、そして、
現在では過ぎ去ってしまった場合であってもレジスタは
１にセットされる。従って、レジスタは、ユーザーのソ
フトウェアによってリセットされるまで、１にセットさ
れたままであることを保証される（或いは、チップ全体
がリセットされる）。
【０５６１】＊レジスタは、値１を記入することにより
ゼロにセットされる。
【０５６２】＊レジスタにゼロを記入することにより、
レジスタを変更されない状態に留める。
【０５６３】＊レジスタは、この条件がも一度発生する
以前にユーザーソフトウェアによってゼロにセットされ
なければならない。
【０５６４】＊レジスタは、リセットに関してゼロまで
リセットされるであろう。
【０５６５】Ａ．６．３．２ 「条件マスクレジスタ」
条件マスクレジスタは、対応する条件イベントレジスタ
がセットされ場合、割込みリクエストの生成を可能にす
る１ビット読み／書きレジスタである。既に条件イベン
トがセットされている場合、条件マスクに１が記入され
ると、割込みリクエストが即座に発行される。
【０５６６】＊値１は割込みを可能にする。
【０５６７】＊レジスタは、リセットに際してゼロにク
リアされる。
【０５６８】別途表明されていない限り、ブロックは、
割込みリクエストを生成した後で動作を中止し、そし
て、条件イベント又は条件マスクレジスタのいずれかが
クリアされた後で動作を再開する。
【０５６９】Ａ．６．３．３ 「イベント及びマスクビ
ット」イベントビット、及びマスクビットは、メモリマ
ップ内の連続したバイト内の対応するビット位置に常に
グループとして配置される表６１、表１４１参照）。こ
れは、どのイベントが割込みを生成したかを識別するた
めに、割込みサービスソフトウェアが、マスクとしての
マスクレジスタから読み取られた値を、イベントレジス
タ内の値に対するマスクとして使用することを可能にす
る。
【０５７０】Ａ．６．３．４ 「チップイベント、及び
マスク」各チップは、チップ上のイベント活動を要約す
る１つの単一グローバルイベントビットを持つ。チップ
イベントレジスタは、それらのマスクビットに１を持つ
全てのオンチップイベントのＯＲを提供する。
【０５７１】チップマスクビットにおける１は、チップ
による割込みの生成を可能にする。チップマスクビット
における０は、あらゆるオンチップイベントが割込みリ
クエストを生成することを防止する。
【０５７２】チップイベントへの１から０までの記入は
影響しない。全てのイベント（どちらかのマスクビット
に１を記入することによって作動化される）がクリアさ
れた場合に限り、チップはクリアされる。
【０５７３】Ａ．６．３．５ 「ｉｒｑ信号」チップイ
ベントビット及びチップイベントマスクの両方がセット
されている場合に、／ｉｒｑ／信号が表明される。
【０５７４】／ｉｒｑ／信号は、オフチッププルアップ
抵抗器を必要とするアクティブローのオープンコレクタ
出力である。活動中である場合、／ｉｒｑ／出力は、１
００オーム以下のインピーダンスによってプルダウンさ
れる。
【０５７５】殆どの用途の場合に、約４キロオームのプ
ルアップ抵抗器が適当であることが理解されるはずであ
る。
【０５７６】Ａ．６．４ 「レジスタへのアクセス」
Ａ．６．４．１ 「アクセスを可能にするストッピング
回路」本発明における大部分のレジスタは、レジスタが
関連しているブロックが停止されている場合に限り、修
正が可能である。従って、レジスタのグループは、一般
に、アクセスレジスタと関連している。
【０５７７】アクセスレジスタにおける値０は、当該ア
クセスレジスタと関連したレジスタのグループが修正さ
れてはならないことを示す。アクセスレジスタに１を記
入すると、ブロックが停止されることを要求する。ただ
し、ブロックは即座に停止しなくても差し支えなく、そ
して、当該ブロックのアクセスレジスタは、当該ブロッ
クが停止するまで、値０を保持する。
【０５７８】従って、ユーザソフトウェアは（アクセス
を要求するために１を記入した後で）、アクセスレジス
タから１が読み取られるまで、待つはずである。アクセ
スレジスタは０にセットされた状態において、ユーザー
がコンフィギュレーションレジスタに値を記入すると、
結果は不定である。
【０５７９】Ａ．６．４．２ 「整数を保持するレジス
タ」メモリマップ内の任意のバイトの最下位ビットは、
信号データ［０］と関連しているビットである。
【０５８０】８ビットより大きい整数値を保持するレジ
スタは、メモリマップ内の２つ又は４ついずれか連続し
たバイト位置に亙って分割される。バイトの順序は、図
６４に示すように「ビッグエンディアン」である。ただ
し、しかしながら仮定は、オーダについて行われないバ
イトがマルチバイトレジスタに記入される順序に関して
は仮定は一切設定されていない。
【０５８１】符号付き整数を保持するレジスタ内の未使
用ビットを除くメモリマップ内の未使用ビットは、読み
取りに際して０を返す。この場合、レジスタ内の最上位
のビットは符号拡張される。例えば、符号付きの１２ビ
ットレジスタは、１６ビットメモリマップ位置（２バイ
ト）を満たすために、符号拡張される。符号無し１２ビ
ット整数を保持する１６ビットメモリマップ位置は、そ
の最上位ビットから０を返す。
【０５８２】Ａ．６．４．３ 「キーホールされたアド
レス位置」本発明において、アクセス頻度の小さいメモ
リマップ位置は、「キーホール」の背後に配置される。
「キーホール」は、関連した２つのレジスタを持つ、即
ち、キーホールアドレスレジスタ、及びキーホールデー
タレジスタである。
【０５８３】キーホールアドレスは、拡張されたアドレ
ススペース内の位置を指定する。キーホールデータレジ
スタに対する読取り、または書込み動作は、キーホール
アドレスレジスタによって指定された位置にアクセスす
る。
【０５８４】関連キーホールアドレスレジスタは、キー
ホールデータレジスタにアクセスした後で、インクリメ
ントする。拡張されたアドレススペース内でのランダム
アクセスは、新しいバリュー値を各アクセスに対するキ
ーホールアドレスレジスタに新しい値を記入することに
よってのみ可能である。
【０５８５】本発明に基づくチップは、１つよりも多い
「キーホールされた」メモリマップを備えていても差し
支えない。異なるキーホールの間にはインタラクション
はない。
【０５８６】Ａ．６．５ 「特殊レジスタ」Ａ．６．
５．１ 「未使用レジスタ」「使用せず」と記載された
レジスタ又はビットは、本デバイスの実現に使用されな
かったメモリマップ内の位置である。一般に、これらの
位置からは値０が読み取り可能である。これらの位置に
０を記入しても影響しない。
【０５８７】当該技術分野における通常の習熟者であれ
ば理解出来るように、将来における変形製品との互換性
をこの種の製品に維持させるためには、ユーザーのソフ
トウェアが、未使用の位置から読み取られた値に依存し
てはならないことが推奨される。同様に、デバイスの構
成に際しては、この種の位置は、回避するか、或いは、
値０にセットするべきである。
【０５８８】Ａ．６．５．２ 「予約済みレジスタ」同
様に、本発明において「予約済み」と記載されたレジス
タ又はビットは、デバイスの作動態様にはドキュメント
化された影響は及ぼさない。
【０５８９】Ａ．６．５．３ 「テストレジスタ」更
に、「テストレジスタ」と記載されたレジスタ又はビッ
トは、当該デバイスの被テスト性の様々な態様を制御す
る。従って、これらのレジスタは、当該デバイスの標準
的な用途には使用されず、そして、標準的なデバイスコ
ンフィギュレーション及び制御ソフトウェアによってア
クセスされる必要はない。
【０５９０】セクション Ａ．７ 「クロック」本発明
に基づき、多くの異なるクロックは、動画デコーダシス
テムにおいて識別可能である。クロックの例を、図６５
に示す。
【０５９１】データは、動画デコーダチップ・セット内
の異なるクロックレジームの間を供給するにつれて、そ
れぞれ新しいクロックに再同期化（オンチップ）する。
本発明において、あらゆる入力クロックの最大周波数は
３０ＭＨｚである。ただし、当該技術分野における通常
に習熟者であれば、３０ＭＨｚより大きい周波数を含む
他の周波数であっても同様に使用可能であることは、当
然理解できるはずである。各チップにおいて、マイクロ
プロセッサインターフェース（ＭＰＩ）は、チップクロ
ックに対して非同期的に作動する。更に、イメージフォ
ーマッティング部は、復号化された動画のピクチャレー
トに同期した低い周波数のオーディオクロックを生成す
ることが出来る。従って、このクロックは、オーディオ
／動画同期を供給するために使用できる。
【０５９２】Ａ．７．１ 「空間デコーダクロック信
号」空間デコーダは、２つの異なる（そして、非同期的
である可能性のある）クロック入力を持つ。
【０５９３】
【表４３】 Ａ．７．２ 「時間デコーダクロック信号」時間デコー
ダはただ１つのクロック入力を持つ。
【０５９４】
【表４４】 Ａ．７．３ 「電気仕様」
【０５９５】
【表４５】
【０５９６】
【表４６】 Ａ．７．３．１ 「ＣＭＯＳレベル」クロック入力信号
はＣＭＯＳ入力である。ＶIHminはＶDDの約７０％であ
り、そして、ＶILmaxはＶDDの約３０％である。表４６
に示す値は、それぞれＶDDの最悪条件におけるＶIH及び
ＶILの値である。ＶDD＝５．０±０．２５ＶＡ．７．
３．２ 「クロックの安定性」本発明において、ＤＲＡ
Ｍインターフェース及びチップ間インターフェースをド
ライブするために用いられるクロックは、入力クロック
信号から得られる。これらのインターフェースのための
タイミング仕様は、入力クロックタイミングが±１００
ｐｓの範囲内で安定しているものと仮定する。
【０５９７】セクション Ａ．８ 「ＪＴＡＧ」回路ボ
ードの設置密度が高くなるにつれて、例えば「ベッドオ
ブナイル（bed-of-nails）」技法を用いた回路内テスト
のような従来の方法によって部品間の接続を検査するこ
とはますます困難になる。アクセス問題の解決および方
法論の標準化の試みとして、ジョイントテストアクショ
ングループ（ＪＴＡＧ）が形成された。このグループの
仕事の集大成が現在では規格１１４９．１としてＩＥＥ
Ｅによって採用されている「標準テストアクセスポート
及び境界走査アーキテクチャ」である。空間デコーダ及
び時間デコーダは、この規格に適合する。
【０５９８】規格は、デバイス上の各ディジタル信号ピ
ンを直列接続する境界スキャンチェーンを利用する。テ
スト回路は、正常作動状態においては即応型（透明）で
ある、しかし、テストモードにおいて境界スキャンチェ
ーンはテストパターンをシフトイン可能にし、そして、
デバイスのピンに供給可能にする。ＪＴＡＧデバイスへ
の入力において回路ボードに現れる結果的な信号は、比
較的簡単なテスト装置によって走査およびチェックされ
ることが可能である。この方法により、回路ボード上の
ロジックの領域と同様に部品間接続はテスト可能であ
る。
【０５９９】全てのＪＴＡＧオペレーションは５つのピ
ンを有するテストアクセスポート（ＴＡＰ）を介して実
施される。ｔｒｓｔ（テストリセット）ピンは、デバイ
スがテストモードにおいてはパワーアップしないことを
保証するためにＪＴＡＧ回路をリセットする。ｔｃｋ
（テストクロック）ピンは、クロック直列テストパター
ンを、ｔｄｉ（テストデータ入力）ピンへクロックし、
そして、ｔｄｏ（テストデータ出力）ピンからクロック
するために用いられる。最後に、ＪＴＡＧ回路の操作モ
ードは、該当するビットのシーケンスをｔｍｓ（テスト
モードセレクト）ピンへクロックすることによりセット
される。
【０６００】ＪＴＡＧ規格は、チップメーカの裁量にお
いて付加的特徴を提供するために拡張可能である。空間
デコーダ及び時間デコーダには、３つのＪＴＡＧ必須命
令を含めて９つのユーザインストラクション（命令）が
ある。追加命令（エクストラインストラクション）は、
特定の程度の内部デバイステストの実施を可能にし、そ
して、付加的な外部テストの融通性を提供する。例え
ば、全てのデバイス出力は、簡単なＪＴＡＧシーケンス
によってフロートするように作成可能である。
【０６０１】利用可能な機能およびＪＴＡＧポートの使
用方法の詳細については、個別のＪＴＡＧアプリケーシ
ョンノートを参照されたい。
【０６０２】Ａ．８．１ 「非ＪＴＡＧシステムにおけ
るＪＴＡＧピンの接続」
【０６０３】
【表４７】 Ａ．８．２ 「ＩＥＥＥ １１４９．１への適合レベ
ル」Ａ．８．２．１ 「規則」下記の条項が注記される
が、全ての規則が適合する。
【０６０４】
【表４８】
【０６０５】
【表４９】 Ａ．８．２．２ 「勧告条件」
【０６０６】
【表５０】
【０６０７】
【表５１】 Ａ．８．２．３ 「許可条件」
【０６０８】
【表５２】 セクション Ａ．９ 「空間デコーダ」＊３０ＭＨｚ、
オペレーション＊デコーダーＭＰＥＧ、ＪＰＥＧ、及び
Ｈ．２６ｌ＊コード化データレートは２５Ｍｂ／ｓまで
＊動画データレートは２１ＭＢ／ｓまで＊柔軟なクロマ
サンプリングフォーマット＊全ＪＰＥＧ基底線復号化＊
グルーレスＤＲＡＭインターフェース＊単一＋５Ｖ電源
＊２０８ピンＰＱＦＰパッケージ＊最大消費電力２．５
Ｗ＊独立したコード化データ及びデコーダクロック＊標
準ページモードＤＲＡＭを使用 空間デコーダは、様々なＪＰＥＧ、ＭＰＥＧ、及びＨ．
２６１ピクチャ及び動画復号化アプリケーションにおい
て使用するための構成可能なＶＬＳＩデコーダチップで
ある。
【０６０９】オフチップＤＲＡＭを使用しない最小のコ
ンフィギュレーションにおいて、空間デコーダは、１つ
の単一チップ、高速ＪＰＥＧデコーダである。ＤＲＡＭ
を加えることにより、空間デコーダがＪＰＥＧ符号化動
画を復号化することを可能にする。７２０×４８０、３
０Ｈｚ、４：２：２「ＪＰＥＧ動画」が、リアルタイム
に復号化可能である。
【０６１０】時間デコーダを用いることにより、空間デ
コーダは、Ｈ．２６ｌ、及びＭＰＥＧ（同様に、ＪＰＥ
Ｇ）を復号化するために使用できる。７０４×４８０、
３０Ｈｚ、４：２：０ＭＰＥＧ動画が復号化可能であ
る。
【０６１１】前述の値は単に一例に過ぎず、例として示
したものでたって、必ずしも制限的意図を持つものでな
く、本発明に基づく１実施例のための典型的な値である
ことを再度注記しておく。従って、当該技術分野におけ
る通常の習熟者であれば、他の値、及び／又は、を使用
可能であることを理解するはずである。
【０６１２】Ａ．９．１ 「空間デコーダ信号」
【０６１３】
【表５３】
【０６１４】
【表５４】
【０６１５】
【表５５】
【０６１６】
【表５６】
【０６１７】
【表５７】 Ａ．９．１．１「“ｎｃ”非接続ピン」表５７において
ｎｃとラベルの付いたピンは現在使われていないピンを
表す。これらのピンは、接続しない状態にしておかねば
ならない。
【０６１８】Ａ．９．１．２ 「ＶDD、及びＧＮＤピ
ン」当該技術分野における通常の習熟者であれば理解さ
れるように、装備されている全てのＶDD及びＧＮＤピン
は、それぞれ該当する電源に接続されなければならな
い。全てのＶDD及びＧＮＤピンが正しく使用されていな
い限り、デバイスの正しい作動は保証不可能である。
【０６１９】Ａ．９．１．３ 「正常作動のためのテス
トピンの接続」空間デコーダの９つのピンは、内部テス
ト用として予約済みである。
【０６２０】
【表５８】 Ａ．９．１．４ 「正常作動のためのＪＴＡＧピン」セ
クションＡ．８．１参照。
【０６２１】Ａ．９．２ 「空間デコーダメモリマッ
プ」
【０６２２】
【表５９】
【０６２３】
【表６０】
【０６２４】
【表６１】
【０６２５】
【表６２】
【０６２６】
【表６３】
【０６２７】
【表６４】
【０６２８】
【表６５】
【０６２９】
【表６６】
【０６３０】
【表６７】
【０６３１】
【表６８】
【０６３２】
【表６９】
【０６３３】
【表７０】
【０６３４】
【表７１】
【０６３５】
【表７２】
【０６３６】
【表７３】
【０６３７】
【表７４】
【０６３８】
【表７５】
【０６３９】
【表７６】
【０６４０】
【表７７】
【０６４１】
【表７８】
【０６４２】
【表７９】
【０６４３】
【表８０】
【０６４４】
【表８１】 セクション Ａ．１０ 「コード化データ入力」本発明
に基づくシステムは、処理するためにどの動画規格が入
力されつつあるかを知らなければならない。今後、本シ
ステムは、先在しているトークン、又は、生バイトデー
タのいずれかを受け入れることができる。この生バイト
データは、次に、スタートコード検出器によってトーク
ン内に配置可能である。
【０６４５】従って、コード化データ及びコンフィギュ
レーショントークンは、次に示す２つのルートを介して
空間デコーダに供給可能である。
【０６４６】＊コード化データ入力ポート＊マイクロプ
ロセッサインターフェース（ＭＰＩ）使用するルートの
選定は、アプリケーション及びシステム環境に依存す
る。例えば、データレートが低い場合には、デコーダチ
ップ・セットを制御し、そして、システムビットストリ
ームを多重化する両方の目的のために、１つの単一マイ
クロプロセッサを使用することが可能である。この場
合、ＭＰＩを介してコード化データを入力をすることも
可能である。代りに、コード化データレートが高い場合
には、コード化データはコード化データポートを介して
供給されなければならない。
【０６４７】アプリケーションによっては、ＭＰＩとコ
ード化データポート入力との混合体を使用することが適
当である。
【０６４８】Ａ．１０．１ 「コード化データポート」
【０６４９】
【表８２】 本発明に基づくコード化データポートは、２つのモー
ド、即ち、トークンモード及びバイトモードにおいて使
用可能である。
【０６５０】Ａ．１０．１．１ 「トークンモード」本
発明において、バイトモードがローである場合には、コ
ード化データポートは、正常な方法におけるトークンポ
ートとして作動し、そして、コード化有効及びコード化
アクセプトの制御の下にトークンを受け入れる。このイ
ンターフェースの電気的動作の詳細についてはセクショ
ンＡ．４を参照されたい。
【０６５１】信号バイトモードは、データ［７：０］、
コード化ｅｘｔｎ、及びコード化有効と同時に、即ち、
コード化ｃｌｏｃｋの立ち上がりエッジにおいてサンプ
ルされる。
【０６５２】Ａ．１０．１．２ 「バイトモード」ただ
し、バイトモードがハイであれば、データの１つのバイ
トは、 ２線インターフェース制御信号コード化有効、
及びコード化アクセプトの制御の下にデータ［７：０］
において転送される。この場合、コード化ｅｘｔｎは無
視される。続いて、バイトは、入力モードが変更される
時まで、オンチップにおいて、データトークンに組み立
てられる。
【０６５３】１）トークンモードにおいて供給されたト
ークンの第１のワード（ヘッド）２）供給されたトーク
ンの最後のワード（コード化ｅｘｔｎはローになる）
３）バイトモードにおいて供給されたデータの第１のバ
イト。新しいデータトークンは、オンチップにおいて自
動的に作成される。
【０６５４】Ａ．１０．２ 「ＭＰＩを介したデータの
供給」トークンは、コード化データ入力レジスタにアク
セスすることによってＭＰＩを介して空間デコーダに供
給可能である。
【０６５５】Ａ．１０．２．１ 「ＭＰＩを介したトー
クンの記入」本発明のコード化データレジスタは、効率
的なデータ転送を可能にするために、メモリマップ内に
おいて２バイトにグループ化される。８データビット、
コード化データ［７：０］は１つの場所に配置され、ま
た、制御レジスタ、コード化ビズィ、ｅｎａｂｌｅ ｍ
ｐｉ入力、及びコード化ｅｘｔｎは別の場所に配置され
る。表６２、表６３参照）。
【０６５６】ＭＰＩを介してトークン入力用に構成され
た場合、１つの値がコード化データ［７：０］に記入さ
れる度に、現行トークンは、コード化ｅｘｔｎの現行値
を用いれ拡張される。あらゆるトークンの最後のワード
がコード化データ［７：０］に記入される前に、コード
化ｅｘｔｎを０にセットすることに関してはソフトウェ
アに責任がある。
【０６５７】例えば、データトークンは、コード化ｅｘ
ｔｎに１を、又、コード化データ［７：０］に０ｘ０４
を記入することによってスタートされる。次に、この新
しいデータトークンのスタートは、処理のために、空間
デコーダへ供給する。
【０６５８】新しい８ビットの値がコード化データ
［７：０］に記入される度に、現行トークンが拡張され
る。例えば、別のトークンを導入するために、現行トー
クンを終わらせる場合に限り、コード化ｅｘｔｎは、再
度アクセスされる必要がある。現行トークンの最後のワ
ードは、現行トークンの最後のワードのコード化データ
［７：０］への記入によって後続されるコード化ｅｘｔ
ｎへの０記入によって示される。
【０６５９】
【表８３】 コード化データ［７：０］に先立ち、毎度、インターフ
ェースがより多くのデータを受け入れる準備が整ってい
るかどうかを判定するために、コード化ビジィは検査さ
れなければならない。
【０６６０】Ａ．１０．３ 「入力モード間のスイッチ
ング」適当な事前措置が講じられていることを条件とし
て、データ入力モードを動的に変えることが可能であ
る。一般に、任意の１つのルートを介したトークンの転
送は、スイッチングモード前に完了していなければなら
ない。
【０６６１】
【表８４】 バイトモードにおいて供給された第１のバイトによっ
て、データトークンヘッダはオンチップにおいて生成可
能である。バイトモードにおいて更に転送された全ての
バイトは、今後、入力モードが変化するまでこのデータ
トークンに添付される。データトークンは必要なだけ多
くのビットを含むことができることを思い起こされた
い。
【０６６２】ＭＰＩレジスタビット、コード化ビズィ、
及び信号、コード化アクセプトは、当該空間デコーダが
どのインターフェースにおいてデータを受け入れようと
しているかを示す。これらの信号を正しく観察すること
により、データが失われていないことが保証される。
【０６６３】Ａ．１０．４ 「コード化データの受入れ
レート」本発明において、入力回路は、トークンをスタ
ートコード検出器に供給する（セクションＡ．１１参
照）。スタートコード検出器は、データを、データトー
クンビットとして直列的に分析する。検出器の処理正常
レートは、（コード化ｃｌｏｃｋの）クロックサイクル
につき１ビットである。従って、デコーダは、コード化
ｃｌｏｃｋの８サイクル毎に、コード化データの１バイ
トを復号化する。ただし、例えば、非データトークンが
供給される場合、或いは、コード化データ内にスタート
コードが現れた場合のように、追加処理サイクルが必要
とされることもある。この種のイベントが発生した場
合、スタートコード検出器は、短時間に亙って、それ以
上の情報の受け入れが不能となる。
【０６６４】スタートコード検出器の後において、デー
タは、第１ロジックコード化データバッファに供給す
る。このバッファがいっぱいになった場合、スタートコ
ード検出器は、それ以上の情報を受け入れることができ
なくなる。
【０６６５】従って、それ以上のコード化データ（或い
は、他のトークン）は、コード化データポートにおい
て、又は、ＭＰＩを介して受け入れられる。この場合、
スタートコード検出器は、それ以上の情報を受け入れる
ことができない状態のままである。これは、信号コード
化アクセプト及びレジスタコード化ビジィの状態によっ
て示される。
【０６６６】コード化アクセプト、及び／又は、コード
化ビジィを用いることにより、ユーザーにとって、コー
ド化情報が一切失われないことが保証される。ただし、
当該技術分野における通常の習熟者であれば、空間デコ
ーダがデータ受け入れ不能である場合、システムは、新
しく到着するコード化データを緩衝するか、（或いは、
新しいデータの到着を停止する）ことを理解できるはず
である。
【０６６７】Ａ．１０．５ 「コード化データクロッ
ク」本発明に基づき、空間デコーダにおけるコード化デ
ータポート、入力回路、及び他の機能は、コード化ｃｌ
ｏｃｋによって制御される。更に、このクロックは、メ
インデコーダクロックに対して非同期であっても差し支
えない。データ転送は、オンチップにおけるデコーダク
ロックに同期する。
【０６６８】セクション Ａ．１１ 「スタートコード
検出器」Ａ．１１．１ 「スタートコード」当該技術分
野において周知であるように、ＭＰＥＧ及びＨ．２６１
コード化動画ストリームは、スタートコードと呼ばれる
識別可能なビットパターンを含む。ＪＰＥＧにおいて
は、同様の機能は、マーカコードによって提供される。
スタート／マーカコードは、コード化データストリーム
のシンタックスの有意部分を識別する。スタートコード
検出器によって行われるスタート／マーカコードの分析
は、コード化データのパージングにおいては第１段階で
ある。スタートコード検出器は、入力回路に後続する空
間デコーダにおける第１ブロックである。
【０６６９】スタート／マーカコードパターンは、ビッ
トストリーム全体を復号化することなしに識別可能であ
るように設計される。従って、スタート／マーカコード
パターンは、本発明に従い、エラー回復及びデコーダス
タートを助けるために使用できる。スタートコード検出
器は、コード化データ構造内においてエラーを検出し、
そして、デコーダのスタートを援助するための機能を提
供する。
【０６７０】Ａ．１１．２ 「スタートコード検出器レ
ジスタ」既に検討したように、多数のスタートコード検
出器レジスタは、スタートコード検出器によって常時使
用される。従って、データを処理するスタートコード検
出器がデータを処理しつつある場合に、これらのレジス
タにアクセスすることは、信頼度が低い。そのレジスタ
へのアクセス以前におけるスタートコード検出器の停止
を保証することに関しては、ユーザの責任である。
【０６７１】レジスタスタートコード化検出器アクセス
は、スタートコード検出器を停止させ、ひいては、その
レジスタへのアクセスを可能にするために使用される。
スタートコード検出器は、割込みを生成した後で、停止
する。
【０６７２】スタートコード探索および全データモード
の廃棄をいつ開始可能であるかと言うことに関しては、
更に制約条件がある。これらの制約条件については、
Ａ．１１．８、及びＡ．１１．５．１に記述済みであ
る。
【０６７３】
【表８５】
【０６７４】
【表８６】
【０６７５】
【表８７】
【０６７６】
【表８８】
【０６７７】
【表８９】
【０６７８】
【表９０】 Ａ．１１．３ 「スタートコードからトークンへの変
換」正常作動におけるスタートコード検出器の機能は、
データストリーム内のスタートコードを識別し、そし
て、その次に、これらのコードを該当するスタートコー
ドトークンに変換することである。最も簡単な場合、デ
ータは、１つの長い単一データトークンとしてスタート
コード検出器に供給される。スタートコード検出器の出
力は、スタートコードトークンを割り込み配置された多
数の短かめのデータトークンである。
【０６７９】その代りに、本発明に基づき、スタートコ
ード検出器への入力データは、多数の短かめのデータト
ークンに分割可能である。コード化データをデータトー
クンに分割する方法に関しては、ｎを整数とした場合、
各データトークンは８ｘｎビットを含まなければならな
いと言うこと以外には、制約は無い。
【０６８０】他のトークンは、スタートコード検出器の
入力に直接供給可能である。この場合、トークンは、処
理することなしに、スタートコード検出器を介して空間
デコーダの他のステージへ供給される。これらのトーク
ンは、コード化データ内において、スタートコード位置
の直前に限り挿入可能である。
【０６８１】Ａ．１１．３．１ 「スタートコードフォ
ーマット」本発明のスタートコード検出器によれば、３
つの異なるスタートコードフォーマットが認識される。
これは、レジスタスタートコードディテクタコーディン
グスタンダードを介して構成される。
【０６８２】
【表９１】 Ａ．１１．３．２ 「スタートコードトークン均等物」
スタートコードを検出した場、スタートコード検出器
は、当該スタートコードと関連した値を検討し、そし
て、適切なトークンを生成する。一般に、トークンは、
関連ＭＰＥＧシンタックスにちなんで命名される。ただ
し、当該技術分野における通常の習熟者であれば、トー
クンは、付加的ネーミングフォーマットに従うことを理
解するはずある。現在選定されている符号化規格は、ス
タートコード値と生成されたトークンとの間の関係を構
成する。この関係を表９２に示す。
【０６８３】
【表９２】 Ａ．１１．３．３ 「符号化規格の拡張機能」符号化規
格は、符号化規格によればその使用が現在確定していな
いデータストリーム内へのデータ埋め込みを可能にする
多数のメカニズムを提供する。これは、特定メーカーに
追加的な使い易さを提供する特定の「ユーザデータ」ア
プリケーションと見なすことも可能であり、その代り
に、「拡張データ」と見なしても差し支えない。符号化
規格オーソリティとしては、将来において符号化規格に
機能を追加するために拡張データを使用する権利を留保
した。
【０６８４】２つの明白なメカニズムが使用される。Ｊ
ＰＥＧにおいては、ユーザ及び拡張データのブロックに
マーカコードを先行させる。ただし、Ｈ．２６１におい
ては、コード化データ内の追加情報ビットによって示さ
れる「追加情報」を挿入する。ＭＰＥＧにおいては、こ
れら双方の技術を使用できる。
【０６８５】本発明に従えば、スタート／マーカコード
によって先行されるユーザ及び拡張データのＭＰＥＧ／
ＪＰＥＧブロックは、スタートコード検出器によって検
出可能である。Ｈ．２６１／ＭＰＥＧの「追加情報」
は、本発明のハフマンデコーダによって検出される。
Ａ．１４．７「追加情報の受信」を参照されたい。
【０６８６】レジスタ、ｄｉｓｃａｒｄエクステンショ
ンデータ、及びｄｉｓｃａｒｄユーザデータは、ユーザ
データ及び拡張データを放棄するようにスタートコード
検出器を構成することが可能である。このデータがスタ
ートコード検出器で放棄されない場合には、このデータ
が動画デマックスに到達した時にアクセスすることが出
来る。Ａ．ｌ４．６、「ユーザ及び拡張データの受信」
を参照されたい。
【０６８７】本発明の空間デコーダは、ＪＰＥＧの基底
線機能をサポートする。ＪＰＥＧの非基線機能は、空間
デコーダによる拡張データと見なされる。従って、非基
底線ＪＰＥＧにとって、データに先行する全てのＪＰＥ
Ｇマーカコードは拡張データとして扱われる。
【０６８８】Ａ．１１．３．４ 「ＪＰＥＧ表の定義」
ＪＰＥＧは、ダウンロードされたハフマン及び量子化器
表をサポートする。ＪＰＥＧデータにおいて、これらの
表の定義は、マーカコードＤＮＬ及びＤＱＴによって先
行される。スタートコード検出器は、これらのマーカコ
ードが検出された場合、トークンＤＨＴＭＡＲＫＥＲ及
びＤＱＴＭＡＲＫＥＲを生成する。これらのトークン
は、動画デマックスに対して、後続するデータトークン
がハフマン又は量子化器表について記述するコード化デ
ータを含むことを示す（ＪＰＥＧにおいて記述されたフ
ォーマットを用いる）。
【０６８９】Ａ．１１．４ 「エラーの検出」スタート
コード検出器は、コード化データ内の特定エラーを検出
可能であり、そして、エラーが検出された後においてデ
コーダによる回復を可能にする幾らかの機能を提供する
（Ａ．１１．８、「スタートコードの探索」参照）。
【０６９０】Ａ．１１．４．１ 「不当ＪＰＥＧ長さの
カウント」大抵のＪＰＥＧマーカコードは、それらと関
連した１６ビット長さのカウントフィールドを持つ。こ
のフィールドは、どの程度の量がデータがこのマーカコ
ードと関連しているかを示す。０及び１の長さカウント
は不当である。不当長さは、データエラーに後続する場
合に限り発生する。本発明において、イリーガルレング
スカウントマスクが１にセットされている場合、不当長
さの発生は、割込みを生成する。
【０６９１】ＪＰＥＧデータにおけるエラーからの回復
は、ＪＰＥＧにおいてスタートコードを検索することが
困難であるため、付加的なアプリケーション特定データ
を必要とするものと推測される。段落Ａ．１１．８．１
参照）。
【０６９２】Ａ．１１．４．２ 「スタート／マーカコ
ードの重複」本発明において、スタートコードの重複
は、データエラーに後続する場合に限り発生する。ＭＰ
ＥＧ配列バイト重複スタートコードを図７３に示す。こ
の場合、スタートコード検出器は、先ず、ピクチャ・ス
タートコードのように見えるパターンを見る。次に、ス
タートコード検出器は、このピクチャ・スタートコード
がグループスタートと重複していることを見る。従っ
て、スタートコード検出器は、重複スタートイベントを
生成する。更に、オーバーラッピングスタートマスクが
１にセットされている場合には、スタートコード検出器
は、割込み、及び停止を生成する。
【０６９３】２つのスタートコードのどちらが正しい
か、及びデータエラーはどちらの原因であったかを判定
することは不可能である。ただし、本発明に基づくスタ
ートコード検出器は、最初のスタートコードを放棄し、
そして、重複スタートコードイベントがサービスされた
後で「第２のスタートコードが正しいものとして」第２
のスタートコードの復号化を続行する。一連の重複スタ
ートコードが所在する場合には、スタートコード検出器
は、最後のコードを除くこれら全てのコードを破棄する
（各重複スタートコードに関するイベントを生成す
る）。
【０６９４】非配列バイトシステムにおいては同様のエ
ラーが可能である（Ｈ．２６１、またはおそらくはＭＰ
ＥＧ）。この場合、イグノア・ノンアラインの状態も同
様に考察されなければならない。図７４は、見付かった
最初のスタートコードは配列バイトであるが、しかし、
非配列スタートコードと重複する例を示す。イグノア・
ノンアラインが１にセットされている場合には、２番目
の重複スタートコードは、スタートコード検出器によっ
てデータとして扱われる。従って、重複スタートコード
イベントは発生しない。これにより、発生しているかも
知れないデータ通信エラーが隠される。イグノア・ノン
アラインが０にセットされている場合には、スタートコ
ード検出器は第２の非配列スタートコードを見る。そし
て、それが第１のスタートコードと重複していることを
見る。
【０６９５】Ａ．１１．４．３ 「非認識スタートコー
ド」スタートコード検出器は、認識されないスタートコ
ードが検出された場合、割込みを生成することが出来る
（アンレコグナイズドスタートマスク＝１であれば）。
この割込みの原因となったスタートコード値は、レジス
タスタートバリューから読み取り可能である。
【０６９６】スタートコード値０ｘＢ４（シーケンスエ
ラー）は、チャネルエラー又はメディアエラーを示すた
めに、ＭＰＥＧデコーダシステムにおいて使用される。
例えば、訂正不可能なエラーが検出された場合には、こ
のスタートコードは、ＥＣＣ回路によってデータに挿入
されることもあり得る。
【０６９７】Ａ．１１．４．４ 「イベント生成順序」
本発明において、特定のコード化データパターン（エラ
ー条件を示すことが多い）は、前述のエラー条件の中の
１つ以上を短い期間中に起こさせる。従って、エラー条
件に関してスタートコード検出器がコード化データを調
査順序をつぎに示す。
【０６９８】１）非配列スタートコード２）重複スター
トコード３）未認識スタートコード 従って、非配列スタートコードがもう一方の後の方のス
タートコードと重複する場合には、生成された最初のイ
ベントは、非配列スタートコードと関連する。このイベ
ントがサービスされた後において、スタートコード検出
器の動作は継続し、短期間後に、重複スタートコードを
検出する。
【０６９９】全ての非配列および重複スタートコードの
テストが完了した後で、スタートコード検出器は単にス
タートコードを認識することを試みる。
【０７００】Ａ．１１．５ 「デコーダのスタートおよ
び停止」スタートコード検出器は、現行復号化タスクを
完全に完了することを可能にし、そして、新しいタスク
をスタート可能にする機能を提供する。
【０７０１】データセグメントはマーカコードをエミュ
レートする値を含むことができるので、ＪＰＥＧコード
化動画を用いるこれらの技術を使用することには制限が
ある（Ａ．１１．８．１参照）。
【０７０２】Ａ．１１．５．１ 「復号化の明瞭な終
了」現行ピクチャに関するデータが完了してしまえば、
割込みおよび停止を生成するようにスタートコード検出
器を構成することができる。これは、ストップアフタピ
クチャ＝１、及びストップアフタピクチャマスク＝１を
セットすることによって行われる。
【０７０３】ピクチャの終端がスタートコード検出器を
一旦供給すると、フラッシュトークンが生成され（Ａ．
１１．７．２）、割込みが生成され、そして、スタート
コード検出器が停止する。完成したばかりのピクチャ
は、通常の方法で復号化されることに注意されたい。ア
プリケーションによっては、デコーダチップ・セットの
出力に到着したフラッシュを検出することが適切である
場合もあり得る。この出力の到着は現行動画シーケンス
の終了を示す。例えば、ディスプレイは、最後のピクチ
ャ出力に固着することもあり得る。
【０７０４】スタートコード検出器が停止すると、メデ
ィアとデコードチップとの間にユーザによって実現され
たバッファに「トラップ」されている「古い」動画シー
ケンスからのデータもあり得る。レジスタｄｉｓｃａｒ
ｄａｌｌデータをセットすると、空間デコーダにこのデ
ータを消費させ、そして、破棄させる。これは、フラッ
シュトークンがスタートコード検出器に到達するか、或
いは、ｄｉｓｃａｒｄａｌｌデータがマイクロプロセッ
サインターフェースを介してリセットされる時まで、継
続する。
【０７０５】「古い」シーケンスからのあらゆるデータ
が放棄されると、この段階において、新しいシーケンス
に従って、デコーダが動作を開始する準備が整う。
【０７０６】Ａ．１１．５．２ 「全モードの破棄(dis
card)開始時期」ｄｉｓｃａｒｄａｌｌデータレジスタ
に１が記入された直後に全モード破棄がスタートする。
スタートコード検出器がデータを活発に処理している場
合にこれが行われると、結果は予言不可能である。
【０７０７】スタートコード検出器イベント（非配列ス
タートイベント等）のうちのいずれかが割込みを生成し
た後で、全モード破棄は安全に開始されることが可能で
ある。
【０７０８】Ａ．１１．５．３ 「新しいシーケンスの
開始」或るコード化データ内のどこで新しいコード化動
画シーケンスがスタートするかが未知である場合には、
スタートコード探索メカニズムを使用できる。このメカ
ニズムは、シーケンスのスタートに先行するあらゆる不
必要なデータを放棄する。Ａ．１１．８を参照された
い。
【０７０９】Ａ．１１．５．４ 「シーケンス間のジャ
ンプ」このセクションでは、前記の幾つかの技術のアプ
リケーションを示す。目的は、１つのコード化動画シー
ケンスの一部分からもう他の部分へ「ジャンプする」こ
とである。この例において、ファイリングシステムは、
データの「ブロック」へのアクセスを可能にするに過ぎ
ない。このブロック構造は、ディスク又はブロックエラ
ー補正システムのセクタサイズから得ることも出来る。
従って、コード化動画データにおける入り口及び出口の
位置は、ファイリングシステムブロック構造と関係がな
い場合もあり得る。
【０７１０】ストップアフタピクチャ、及びｄｉｓｃａ
ｒｄａｌｌデータメカニズムは、古い動画シーケンスか
らの不必要なデータの破棄を可能にする。最後のファイ
リングシステムデータブロックの終了後、フラッシュト
ークンを挿入することにより、ｄｉｓｃａｒｄａｌｌデ
ータモードはリセットされる。次に、スタートコード探
索モードは、適当な入り口に先行する次のデータブロッ
ク内のあらゆるデータを放棄するために使用される。
【０７１１】Ａ．１１．６ 「バイトの整列」当該技術
分野において周知であるように、異なる符号化計画は、
データストリーム中のスタート／マーカコードのバイト
整列に関して全く異なる見解を持つ。例えば、Ｈ．２６
１は通信を直列ビットとして見る。従って、スタートコ
ードのバイト整列に関してはコンセプトがない。イグノ
ア・ノンアライン＝０をセットすることによって、スタ
ートコード検出器は、任意のビット整列のスタートコー
ドを検出することができる。ノンアラインスタートマス
ク＝０をセットすることによって、スタートコード非配
列割込みが抑圧される。
【０７１２】ただし、これとは対照的に、ＪＰＥＧは、
バイト整列が保証されているコンピュータ環境用として
設計された。従って、マーカコードは、バイトが整列し
た場合に限り検出されるべきである。符号化規格がＪＰ
ＥＧとして構成された場合には、イグノア・ノンアライ
ンレジスタは無視され、そして、非整列スタートイベン
トは決して生成されない。ただし、将来の製品との互換
性を保証するためにイグノア・ノンアライン＝１、及び
ノンアラインスタートマスク＝０をセットすることが推
奨される。
【０７１３】一方、ＭＰＥＧは、通信（直列ビット）及
びコンピュータ（バイト指向）システムの両方の必要性
を満たすように設計された。ＭＰＥＧデータ内のスター
トコードは、通常、整列バイトでなければならない。た
だし、規格は、スタートコードに関して直列ビット探索
が可能であるように設計されている（ＭＰＥＧビットパ
ターンは、どのようなビット整列であっても、スタート
コードでない限り、スタートコードのようには見えな
い）。従って、ＭＰＥＧデコーダは、直列データ通信に
おけるバイト整列の損失を許容するように設計可能であ
る。
【０７１４】非整列スタートコードが見付かった場合に
は、通常、既に通信エラーが発生していたことを示す。
エラーが直列ビット通信システムにおける「ビット‐ス
リップ」である場合には、このエラーを含むデータは既
にデコーダへ供給されている。このエラーは、デコーダ
内において他のエラーを引き起こす可能性があるものと
推測される。ただし、スタートコード検出器に到着する
新しいデータは、この整列が失われた後で、続いて復号
化可能である。
【０７１５】イグノア・ノンアライン＝０、及びノンア
ラインスタートマスク＝１をセットすることにより、非
整列スタートコードが検出された場合には、割込みが生
成可能である。責任の所在はアプリケーションに依存す
る。後続する全てのスタートコードは非整列である（バ
イト整列が復元されるまで）。従って、バイト整列が失
われた後で、ノンアラインスタートマスク＝０をセット
することが適切であることもあり得る。
【０７１６】
【表９３】 Ａ．１１．７ 「トークンの自動生成」本発明におい
て、スタートコード検出器によって出力されたトークン
の大部分は、様々なピクチャ及び動画コード化規格の構
文エレメントを直接反映する。これらの「自然」トーク
ンに加えて、幾つかの有用な「発明された」トークンが
生成される。これらの所有権を主張できるトークンの例
はピクチャ・エンド、及びコーディング・スタンダード
である。更に、符号化規格の間の或る程度の構文的な差
を除去し、そして、エラー条件の下で整頓するために、
トークンが導入される。
【０７１７】この自動トークン生成は、コード化データ
の直列分析の後で行われる（図７０「スタートコード検
出器」参照）。従って、システムは、スタートコード検
出器を介して空間デコーダの入力に直接供給されたトー
クン及びコード化データ内のスタートコードの検出に後
続するスタートコード検出器によって生成されたトーク
ンに平等に応答する。
【０７１８】Ａ．１１．７．１ 「ピクチャの終了表
示」一般に、符号化規格は、ピクチャの終了を明白には
送信しない。ただし、本発明のスタートコード検出器
は、現行ピクチャが完了したことを示す情報を検出した
場合、ピクチャ・エンドトークンを生成する。 ピクチ
ャ・エンドを生成させるトークンを次に示す。シーケン
ススタート、グループスタート、ピクチャ・スタート、
シーケンスエンド、及びフラッシュ。
【０７１９】Ａ．１１．７．２ 「ピクチャ終了オプシ
ョン後の停止」レジスタストップアフタピクチャがセッ
トされている場合には、スタートコード検出器は、ピク
チャ・エンドトークンが供給した後で停止する。ただ
し、フラッシュトークンは、デコーダを介してコード化
データの末端を「プッシュ」し、そして、システムをリ
セットするために、ピクチャ・エンドの後で挿入され
る。Ａ．１１．５．１を参照されたい。
【０７２０】Ａ．１１．７．３ 「Ｈ．２６１用シーケ
ンススタートの導入」Ｈ．２６１は、シーケンススター
トに等価な構文エレメントを持たない表９２参照）。イ
ンサートシーケンススタートレジスタがセットされてい
る場合、スタートコード検出器は、その次のピクチャ・
スタートの前に１つのシーケンススタートトークンがあ
ることを保証する、即ち、スタートコード検出器がピク
チャ・スタートの前にシーケンススタートを見ない場合
には、一方のトークンが導入される。一方が既に存在す
る場合には、シーケンススタートは導入されない。
【０７２１】この機能は、ＭＰＥＧ又はＪＰＥＧと共に
使用してはならない。
【０７２２】Ａ．１１．７．４ 「各シーケンスに対す
る符号化規格の設定」スタートコード検出器を離れる全
てのシーケンススタートトークンは、コーディング・ス
タンダードトークンによって常に先行される。このトー
クンには、スタートコード検出器の現行符号化規格がロ
ードされる。これは、各新しい動画シーケンス用にセッ
トされたデコーダチップ全体に対して符号化規格をセッ
トする。
【０７２３】Ａ．１１．８ 「スタートコードの探索」
本発明に基づくスタートコード検出器は、コード化デー
タストリーム中の特定のタイプのスタートコードを探索
するために使用できる。これは、デコーダが、いくらか
のコード化データの構文内において、指定されたレベル
からの復号化を再開始することを可能にする（それに先
行するあらゆるデータを放棄した後において）。このた
めのアプリケーションを次に示す。
【０７２４】＊未知の位置において（例えば、ランダム
アクセスの場合）コード化データファイルにジャンプし
た後におけるデコーダのスタート。
【０７２５】＊データエラーの後において回復を援助す
るために、データ内の既知の点を探索する。
【０７２６】例えば、表９４は、異なるコンフィギュレ
ーションのスタートコードサーチに関して探索されたＭ
ＰＥＧスタートコードを示す。等価Ｈ．２６ｌ及びＪＰ
ＥＧスタート／マーカコードは、表９２に見ることが出
来る。
【０７２７】
【表９４】 スタートコードサーチにゼロでない値が記入される場
合、スタートコード検出器は、指定されたスタートコー
ドが検出されるまで、入来する全てのデータを破棄する
ことを開始する。次に、スタートコードサーチレジスタ
は０にリセットし、そして、正常作動が継続する。
【０７２８】スタートコードサーチは、ゼロでない値が
スタートコードサーチレジスタに記入された後で、即座
に開始する。スタートコード検出器がデータを活発に処
理している時にこれが行われた場合には、結果は予測不
可能である。従って、スタートコードサーチを開始する
以前に、一切のデータが処理されていないようにスター
トコード検出器が停止されていなければならない。任意
のスタートコード検出器イベント（非整列スタートイベ
ント等）が割込みの生成を完了したばかりである場合に
は、スタートコード検出器は、常にこの条件にある。
【０７２９】Ａ．１１．８．１ 「ＪＰＥＧと共にスタ
ートコードサーチを使用する場合の制限」殆どのＪＰＥ
Ｇマーカコードは、それらと関連した１６ビット長カウ
ントフィールドを持つ。このフィールドは、マーカコー
ドと関連しているデータセグメントの長さを示す。この
セグメントがマーカコードをエミュレートする値を含ん
でいても差し支えない。正常動作において、スタートコ
ード検出器は、データのこれらのセグメント内のスター
トコードを探さない。
【０７３０】或るＪＰＥＧコード化データへのランダム
アクセスがこの種セグメントに「ランドする」する場合
には、スタートコード探索メカニズムを高信頼度を以て
使用することは出来ない。一般に、ＪＰＥＧコード化動
画は、ランダムアクセスのための入り口を識別するため
に付加的な外部情報を必要とする。
【０７３１】セクション Ａ．１２ 「デコーダのスタ
ート制御」Ａ．１２．１「デコーダスタートの概観」デ
コーダにおいて、動画ディスプレイは、コード化データ
が最初に利用可能になった後で、通常、短い時間だけ遅
れてディスプレイされる。この遅延の期間中、コード化
データは、デコーダ内のバッファに集積する。バッフア
をこのように予充満することによって、復号化期間中に
バッファが決して空にならないことを保証し、ひいて
は、デコーダが、規則的な間隔を以て、新しいピクチャ
を復号化することができることを保証する。
【０７３２】一般に、デコーダを正しくスタートするた
めには２つの機能が必要とされる。第１に、どれだけの
量のデータがデコーダに供給されたかを測るメカニズム
がなくてはならない。２番目に、新しい動画ストリーム
のディスプレイを防止するためのメカニズムがなければ
ならない。本発明の空間デコーダは、どれだけの量のデ
ータが到着したかを測定するために、その入力の近くに
ビットカウンタを備え、そして、出力されつつある新し
い動画ストリームがスタートすることを防止するため
に、その出力の近くに出力ゲートを備える。
【０７３３】これらの機能を制御するための複雑性に３
つのレベルがある。
【０７３４】＊出力ゲートは常に開いている＊基礎的制
御＊上級制御 出力ゲートを常に開いた状態に保持することにより、コ
ード化データがデコーダに到着し始めた後において、で
きる限り早期にピクチャ出力がスタートする。これは、
静止画像を復号化する場合、或いは、ディスプレイが何
か他のメカニズムによって遅延されつつある場合に適す
る。
【０７３５】基礎的制御と上級制御との間の差は、任意
の時点において、デコーダのバッファ内に幾つの短い動
画ストリームが収容可能かということである。大抵のア
プリケーションにとっては基礎的制御で十分である。た
だし、上級制御は、ユーザソフトウェアが、数個の非常
に短い動画ストリームのスタートのデコーダによる管理
を援助することを可能にする。
【０７３６】Ａ．１２．２ 「ＭＰＥＧ動画バッファベ
リファイア」ＭＰＥＧは、一定データレートシステム用
「動画バッファベリファイア（ＶＢＶ）」について記述
する。ＶＢＶ情報を用いることにより、デコーダは、ピ
クチャをディスプレイを開始する以前に、そのバッファ
を予充満することが可能になる。再度説明すれば、この
予充満により、デコーダのバッファが、復号化期間中に
決して空にならないことが保証される。
【０７３７】要約すれば、各ＭＰＥＧピクチャはｖｂｖ
ｄｅｌａｙパラメータを持つ。このパラメータは、第１
のピクチャが復号化される以前に、「理想デコーダ」の
コード化データバッファがコード化データでいっぱいに
なるために必要な時間を規定する。第１のピクチャのた
めのスタート遅延に注意すれば、後続する全てのピクチ
ャの必要条件には自動的に適合する。
【０７３８】従って、ＭＰＥＧは、スタートに関する必
要条件を遅延として規定する。ただし、一定ビットレー
トシステムにおいては、この遅延は、ビットカウントに
容易に変換できる。これは、本発明の空間デコーダのス
タート制御動作の基礎である。
【０７３９】Ａ．１２．３ 「ストリームの定義」この
アプリケーションにおいて、ストリームという用語は、
ＭＰＥＧにおけるシーケンスという用語との混乱を避け
るために使われる。従って、ストリームは、アプリケー
ションにとって関心のある動画データの量を意味する。
従って、１つのストリームが多数のＭＰＥＧシーケンス
であるか、或いは、１つのピクチャでありうる。
【０７４０】この章に記述されるデコーダスタート機能
は、１つのストリーム内の第１ピクチャに関するＶＢＶ
必要条件に適合することに関係する。当該ストリーム内
の後続ピクチャの必要条件には自動的に適合する。
【０７４１】Ａ．１２．４ 「スタート制御レジスタ」
【０７４２】
【表９５】
【０７４３】
【表９６】 Ａ．１２．５ 「常時開出力ゲート」出力ゲートは、開
いた状態を維持するように構成可能である。静止画像が
復号化されつつある場合、或いは、動画デコーダのスタ
ートを管理するために他の何等かのメカニズムが利用可
能である場合には、このコンフィギュレーション構成が
適切である。
【０７４４】リセット後に必要とされるコンフィギュレ
ーションを次に示す（スタートアップアクセスに１を記
入することによってスタート制御ロジックへのアクセス
が得られる）。
【０７４５】＊ オフチップキュー＝１をセットする＊
イネーブルストリーム＝１をセットする＊ 全てのデ
コーダスタートイベントマスクレジスタが０にセットさ
れ、それらのレジスタの割込みを無能にするることを保
証する（これは、リセット後のデフォルト状態であ
る）。（これが出力ゲートを開いた状態に保持する理由
についての説明に関してはＡ．１２．７．１を参照され
たい）。
【０７４６】Ａ．１２．６ 「基本動作」本発明におい
て、殆どのＭＰＥＧ動画アプリケーションにとっては、
スタートロジックの基礎的な制御で充分である。このモ
ードにおいて、ビットカウンタは出力ゲートと直接通信
する。フラッシュトークンによって指示されるように、
動画ストリームのエンドが出力ゲートを供給する時、出
力ゲートは自動的に閉じる。ストリームがそのスタート
ビットカウントを達成した時にビットカウンタ回路によ
り１つのイネイブルが供給されるまで、当該ゲートは閉
じた状態を維持する。
【０７４７】リセットの後で必要とされるコンフィギュ
レーションを次に示す（スタートアップアクセスに１を
記入することによりスタート制御ロジックへのアクセス
が得られる）。
【０７４８】＊コード化データのほぼ予測範囲に対して
ビットカウントプリスケールをセットする。
【０７４９】＊このエラー条件を検出可能にするために
カウンタｆｌｕｓｈｅｄｔｏｏｅａｒｌｙマスク＝１を
セットする。
【０７５０】次に示す２つの割込みサービスルーチンが
必要とされる。
【０７５１】＊新しい各ストリーム内の第１ピクチャ用
ｖｂｖ遅延値を得るための動画デマルチプレクスサービ
ス。
【０７５２】＊この条件に反応するためのカウンタｆｌ
ｕｓｈｅｄ ｔｏｏ ｅａｒｌｙサービス。
【０７５３】新しい動画ストリーム用ｖｂｖ遅延を復号
化する時（即ち、フラッシュ後において第１ピクチャが
動画デマルチプレクサに到着する時）、この動画デマル
チプレクサ（別名動画パーザ）は割込みを生成すること
が出来る。割込みサービスルーチンは、ビットカウント
ターゲット用の適切な値を計算し、そして、それを記入
しなければならない。ビットカウンタがこの目標に到達
した時、このビットカウンタは、ビットカウンタと出力
ゲートとの間の短いキューに１つのイネイブルを挿入す
る。出力ゲートが開くと、このゲートはこのキューから
１つのイネイブルを除去する。
【０７５４】Ａ．１２．６．１ 「別のストリーム終了
直後における新ストリームの開始」一例として、終わろ
うとしていＭＰＥＧストリームをＡと呼び、そして、開
始しようとしているＭＰＥＧストリームをＢと呼ぶこと
とする。Ａのエンドの後でフラッシュトークンが挿入さ
れなければならない。このトークンは、そのコード化デ
ータの最後のデータをデコードを通って押し、、デコー
ダの様々なセクションに新しいストリームが予測される
ことを警告する。
【０７５５】通常、ビットカウンタはゼロにリセット済
みであり、Ａは既にそのスタート条件に適合した状態で
ある。フラッシュの後で、ビットカウンタは、ストリー
ムＢ内のビットをカウントし始める。動画デマックス
が、ストリームＢ内の第１ピクチャからｖｂｖ遅延を復
号化し終わると、割込みが生成されて、ビットカウンタ
を構成可能にする。
【０７５６】ストリームＡのエンドをマークするフラッ
シュが出力ゲートを通過するにつれて、ゲートが閉じ
る。ゲートは、Ｂがそのスタート条件に適合するまで、
閉じた状態を維持する。例えば、ストリームＢ及びバッ
ファの深さのためのスタート遅延のような多数の要因に
応じて、出力ゲートが閉じた時、Ｂが既にそのスタート
条件条件に適合済みであることが可能である。この場
合、１つのイネイブルはキュー内において待機してお
り、そして、出力ゲートは即座に開く。そうでない場合
には、ストリームＢは、そのスタート必要条件に適合す
るまで、待たなければならない。
【０７５７】Ａ．１２．６．２ 「短いストリームの連
続」ビットカウンタと出力ゲートとの間に位置するキュ
ーの容量は、３つの個別動画ストリームをそれらのスタ
ート条件に適合可能にし、そして、復号化を終了させる
ために前のストリームを待つことを可能にするために十
分である。本発明において、非常に短いストリームが復
号化されつつある場合、、或いは、オフチップバッファ
が復号化中のピクチャフォーマットと比較して非常に大
きい場合に限りこの条件が発生する。
【０７５８】図７８において、ストリームＡは復号化さ
れつつあり、そして、出力ゲートは開いている。ストリ
ームＢ及びＣは、それらのスタート条件に適合し、そし
て、空間デコーダによって管理されたバッファ内に完全
に含まれる。ストリームＤは、空間デコーダの入力に依
然として到着しつつある。
【０７５９】ストリームＢ及びＣ用のエネイブルは、キ
ュー内に在る。従って、ストリームＡが完了する、Ｂは
即座にスタート可能である。同様に、ＣはＢの直後に後
続可能である。
【０７６０】Ｄがそのスタート目標に適合するばあいに
Ａが出力ゲートを依然として通過中である場合には、１
つのイネイブルがキューに加えられ、キューを満たす。
Ｄのエンドがビットカウンタを通過する時までに、一切
のイナイブルがキューから除去されなかった場合には
（すなわち、Ａは、出力ゲートを通過中であるし）、新
しいストリームは、ビットカウンタを経てスタートする
ことが出来ない。Ｂが出力ゲートを供給できるように出
力ゲートは開いた状態にあるので、Ａが完了し、そし
て、１つのイネイブルがキューから除去されるまで、コ
ード化データは、入力において、ホールドアップされ
る。
【０７６１】Ａ．１２．７ 「上級動作」本発明に基づ
き、スタートロジックの上級制御は、Ａ．１２．６「基
礎動作」において記述されているようにユーザーソフト
ウェアが作動可能化キューの長さを制限なしに拡張する
ことを可能にする。動画デコーダが、Ａ．１２．６．２
「短いストリームの連続」において記述されているより
も長い一連の短い動画ストリームを収容しなければなら
ない場合に限り、このレベルの制御が必要とされる。
【０７６２】システムの基礎動作に必要とされるコンフ
ィギュレーション構成に加えて、リセットの後で、次に
示すコンフィギュレーションが必要とされる（スタート
ｕｐアクセスに１を記入することによってスタート制御
ロジックへのアクセスが得られる）。
【０７６３】＊オフチップキュー＝１をセットする。
【０７６４】＊キューから１つのイネイブルが除去され
た場合、割込みを作動可能化するためにアクセプトイネ
ーブルマスク＝１をセットする。
【０７６５】＊ストリームのビットカウント標的が達成
された場合、割込みを作動可能化するためにターゲット
ｍｅｔマスク＝１をセットする。
【０７６６】次に示す２つの付加的割込みサービスルー
チンが必要とされる。
【０７６７】＊受け入れ可能化割込み＊標的達成割込み 標的達成割込みターゲットが発生した場合、サービスル
ーチンは、そのオフチップ作動可能化キューに１つのイ
ネイブル加えなければならない。
【０７６８】Ａ．１２．７．１ 「出力ゲートロジック
の作動態様」イネーブルストリームレジスタに１を記入
すると、１つのイネイブルが短いキューにロードされ
る。
【０７６９】（ストリームのエンドをマークする）フラ
ッシュが出力ゲートを通過すると、ゲートは閉じる。利
用可能な１つのイネイブルがキューのエンドに在る場合
には、ゲートが開いて、そして、アクセプトイネーブル
イベントを生成する。アクセプトイネーブルマスクが１
にセットされる場合には、割込みが生成可能であり、そ
して、キューのエンドから１つのイネイブルが除去され
る（レジスタイネーブルストリームはリセットされ
る）。
【０７７０】ただし、アクセプトイネーブルマスクがゼ
ロにセットされる場合には、アクセプトイネーブルイベ
ントに続いて割込みは生成されず、そして、当該イネイ
ブルはキューのエンドから除去されない。このメカニズ
ムは、Ａ．１２．５に述べられているように、出力ゲー
トを開いた状態に保つために使用できる。
【０７７１】Ａ．１２．８ 「ビットカウント」ビット
カウンタは、フラッシュトークンがこのカウンタを通過
した後で、カウントを開始する。このフラッシュトーク
ンは、現行動画ストリームのエンドを示す。この点に関
して、ビットカウンタは、ビットカウントｔａｒｇｅｔ
レジスタにセットされているビットカウント目標に適合
するまでカウントを継続する。次に、目標適合イベント
が生成され、そして、ビットカウンタがゼロにリセット
し、そして、次のフラッシュトークンを待つ。
【０７７２】更に、ビットカウンタは、最大カウント
（２５５）に到達すると、インクリメントを停止する。
【０７７３】Ａ．１２．９ 「ビットカウントプリスケ
ール」本発明において、ビットカウンタを１度インクリ
メントするには２の(bit count prescale+1)乗×５１２
ビットが必要である。更に、ビットカウントプリスケー
ルは、０と７との間に値を保持できる３ビットレジスタ
である。
【０７７４】
【表９７】 動画ストリームの幾つかのエレメントは既にトークン化
されているので（例えば、スタートコード）、ビットカ
ウントは近似的であり、従って、非データトークンを含
む。
【０７７５】Ａ．１２．１０ 「早過ぎるカウンタフラ
シュ」ビットカウント目標の達成以前に、フラッシュト
ークンがビットカウンタに到着する場合には、割込みの
原因となり得るイベントが生成される（カウンタｆｌｕ
ｓｈｅｄｔｏｏｅａｒｌｙマスク＝１である場合）。割
込みが生成されれば、ビットカウンタ回路が停止し、そ
れ以上のデータ入力を阻止する。このイベントが発生し
た後において何時出力ゲートを開くかを決定するのはユ
ーザソフトウェアの責任である。ビットカウント目標と
して０を記入することによって開くように出力ゲートを
作成することが出来る。２、３のピクチャだけ継続する
動画ストリームの復号化を試行する場合に限り、これら
の情況が発生するはずである。
【０７７６】セクション Ａ．１３ 「バッファ管理」
空間デコーダは、２つの論理的データバッファ、即ち、
コード化データバッファ（ＣＤＢ）及びトークンバッフ
ァ（ＴＢ）を管理する。
【０７７７】ＣＤＢは、スタートコード検出器とハフマ
ンデコーダの入力との間でコード化データを緩衝する。
これは、低データレートコード化動画データに対して緩
衝作用を提供する。ＴＢは、ハフマンデコーダの出力と
空間動画復号化回路（逆モデラ、量子化器、及びＤＣ
Ｔ）の入力との間のデータを緩衝する。この２番目の論
理的バッファは、変動するデータ量を持つピクチャの処
理を収容するために処理時間が拡張を含むことを可能に
する。
【０７７８】双方のバッファは、物理的には１つの単一
オフチップＤＲＡＭアレイに保持される。これらのバッ
ファ用アドレスは、バッファマネージャによって生成さ
れる。
【０７７９】Ａ．１３．１ 「バッファマネージャレジ
スタ」空間デコーダバッファマネージャーは、デバイス
がリセットされた直後に、１度だけ構成されるように意
図されている。正常作動中は、バッファマネージャの再
構成に関する必要条件はない。
【０７８０】空間デコーダからリセットが除去された後
で、バッファマネージャは停止させられ（バッファマネ
ジャアクセスレジスタを１にセットする）、コンフィギ
ュレーション化を待つ。レジスタが構成された後で、バ
ッファマネジャアクセスは０にセット可能であり、復号
化を開始することができる。
【０７８１】バッファマネージャ作動中はバッファマネ
ージャに使用されているレジスタは、殆どの場合、高信
頼度を以てアクセスすることは不可能である。あらゆる
バッファマネージャーレジスタにアクセスしようとする
場合には、それ以前に、バッファマネジャアクセスを１
にセットしなければならない。これは、バッファマネジ
ャアクセスから値１が読み取られるまで、待ちプロトコ
ルに従うことを必須にする。バッファの条件を監視する
ために、例えばｃｄｂｆｕｌｌ、及びｃｄｂｅｍｐｔｙ
のようなレジスタをポーリングする場合、アクセスの確
保および放棄に要する時間について考慮しなければなら
ない。
【０７８２】
【表９８】 Ａ．１３．１．１ 「バッファマネージャのポインタの
値」一般に、データは、空間デコーダとオフチップＤＲ
ＡＭとの間において６４バイトのバーストとして転送さ
れる（ＤＲＡＭの高速ページモードを用いる）。全ての
バッファポインタ及び長さレジスタは、これらの６４バ
イト（５１２ビット）データのブロックを意味する。従
って、バッファマネージャの１８ビットレジスタは、２
５６ｋブロック線形アドレススペース（即ち、１２８Ｍ
ｂ）を記述する。
【０７８３】６４バイト転送は、ＤＲＡＭインターフェ
ースの幅（８、１６、または３２ビット）からは独立し
ている。
【０７８４】Ａ．１３．２ 「バッファマネージャレジ
スタの使用」空間デコーダバッファマネージャは、２つ
の類似したバッファを定義する２組のレジスタを持つ。
バッファリミットレジスタは、メモリースペースの物理
的な上限界を定義する。全てのアドレスは、この数を法
として計算される。
【０７８５】利用可能なメモリーの限界内において、各
バッファの範囲は、２つのレジスタ、即ち、バッファベ
ース（ｃｄｂｂａｓｅ、及びｔｂｂａｓｅ）、及びバッ
ファ長さ（ｃｄｂｌｅｎｇｔｈ、及びｔｂｌｅｎｇｔ
ｈ）により定義される。バッファが使用可能になるため
には、ここまでに記述した全てのレジスタがそれ以前に
構成されていなければならない。
【０７８６】各バッファの現在の状態は、４つのレジス
タにおいて視ることができる。バッファリードレジスタ
（ｃｄｂｒｅａｄ、及びｔｂｒｅａｄ）は、そこから次
にデータが読み出されるバッファベースからのオフセッ
トを示す。バッファナンバーレジスタ（ｃｄｂｎｕｍｂ
ｅｒ、及びｔｂｎｕｍｂｅｒ）は、バッファによって現
在保持されているデータの量を示す。状態ビットｃｄｂ
ｆｕｌｌ、ｔｂｆｕｌｌ、ｃｄｂｅｍｐｔｙ、及びｔｂ
ｅｍｐｔｙは、バッファが満杯か、或いは、空であるか
を示す。
【０７８７】Ａ．１３．１．１に述べられているよう
に、前述の全てのレジスタに関する単位は５１２ビット
のデータブロックである。従って、コード化データバッ
ファ内のビット数を求めるためには、ｃｄｂｎｕｍｂｅ
ｒから読み出された値は、５１２を乗じなければならな
い。
【０７８８】Ａ．１３．３ 「ゼロバッファ」「リアル
タイム」必要条件が適用されない静止画像用アプリケー
ション（例えば、ＪＰＥＧを使用）は、バッファマネー
ジャによってサポートされた大きいオフチップバッファ
を必要としない。この場合、コード化データバッファ及
びトークンバッファに１２８ビットストリームオンチッ
プＦＩＦＯを供給するためにバッファマネージャを無視
するように（レジスタゼロバッファに１を記入すること
によって）ＤＲＡＭインターフェースを構成可能であ
る。
【０７８９】更に、ゼロのバッファオプションは、低デ
ータレートにおける小さいピクチャフォーマットによる
動作を操作するアプリケーションに適する場合もあり得
る。
【０７９０】注記：レジスタゼロバッファは、ＤＲＡＭ
インターフェースの一部であるので、ＤＲＡＭインター
フェースのポストリセット構成化の期間中に限ってセッ
トされなければならない。
【０７９１】Ａ．１３．４ 「バッファオペレーショ
ン」バッファを介して行われるデータ転送は、ハンドシ
ェークプロトコルによって制御される。従って、バッフ
ァが満杯であるか、又は、空である場合にはデータエラ
ーが発生しないことが保証される。バッファが満杯であ
る場合には、データをバッファに送ろうとする回路は、
バッファにスペースができるまで、停止させられる。バ
ッファが満杯状態を継続する場合には、当該バッファの
上流に配置された更に処理し続けるステージは、空間デ
コーダがその入力ポートにおいてデータを受け入れるこ
とが出来なくなるまで、停止する。同様に、バッファが
空である場合には、バッファからデータを除去しようと
する回路は、データが利用可能になる時まで、停止す
る。
【０７９２】Ａ．１３．２に示すように、コード化デー
タ及びトークンバッファの位置およびサイズは、バッフ
ァベース及び長さレジスタによって指定される。これら
のレジスタを構成すること、及び２つのバッファの間の
メモリー用法に矛盾がないことを保証することはユーザ
の責任である。
【０７９３】セクションＡ．１４ 「動画デマルチプレ
クサ」動画パーザとも呼ばれる動画デマルチプレクサ
は、コード化データをスタートコード検出器によってス
タートされたトークンに変換するというタスクを完了す
る。動画デマルチプレクサには４つの主要処理ブロック
がある、即ち、パーザステートマシン、ハフマンデコー
ダ（ＩＴＯＤを含む）、マクロブロックカウンタ、及び
ＡＬＵである。
【０７９４】パーザ又はステートマシンは、コード化動
画データの構文に従い、そして、他のユニットを指示す
る。ハフマンデコーダは、可変長コード化（ＶＬ０）デ
ータを整数に変換する。マクロブロックカウンタは、現
在復号化されつつあるピクチャセクションのトラックを
保持する。ＡＬＵは、必要な算術計算を行う。
【０７９５】Ａ．１４．１ 「動画デマルチプレクサレ
ジスタ」
【０７９６】
【表９９】
【０７９７】
【表１００】
【０７９８】
【表１０１】
【０７９９】
【表１０２】
【０８００】
【表１０３】 Ａ．１４．１．１ 「レジスタのローディング、及びト
ークンの生成」動画デマルチプレクサ内の多数のレジス
タは、コード化されたピクチャ／動画データにおいて通
常伝達されるパラメータに直接関係する値を保持する。
例えば、水平画素レジスタは、ＭＰＥＧシーケンスヘッ
ダ情報、水平サイズ、及びＪＰＥＧフレームヘッダパラ
メータ、Ｘに対応する。これらのレジスタは、当該コー
ド化データが復号化される時、動画デマルチプレクサに
よってロードされる。同様に、これらのレジスタもトー
クンと関連する。
【０８０１】例えば、水平画素レジスタ、トークン、水
平サイズと関連する。トークンは、コード化データが復
号化される時（又は、直後も）、動画デマルチプレクサ
によって生成される。同様に、トークンは、空間デコー
ダの入力に直接に供給可能である。この場合、トークン
が持つ値は、当該トークンと関連した動画デマルチプレ
クサを構成する。
【０８０２】
【表１０４】
【０８０３】
【表１０５】
【０８０４】
【表１０６】
【０８０５】
【表１０７】
【０８０６】
【表１０８】
【０８０７】
【表１０９】
【０８０８】
【表１１０】
【０８０９】
【表１１１】
【０８１０】
【表１１２】 Ａ．１４．２ 「ピクチャの構造」本発明におけるピク
チャの次元は、空間デコーダに対して２つの異なる単
位、即ち、ピクセル及びマクロブロックとして記述され
る。ＪＰＥＧ及びＭＰＥＧは双方共、ピクチャ次元をピ
クセルとして伝達する。ピクセルとして次元を伝達する
ことにより、有効なデータを含むバッファの領域を決定
する。この場合の当該領域は全バッファサイズより小さ
くても差し支えない。マクロブロックとして次元を伝達
することにより、デコーダによって必要とされるバッフ
ァのサイズを決定する。マクロブロック次元は、ピクセ
ルの次元からユーザによって求められなければならな
い。この情報と関連している空間デコーダレジスタを次
に示す、即ち、水平画素、垂直画素、水平マクロブロッ
ク、及び垂直マクロブロックである。
【０８１１】空間デコーダレジスタ、ブロック数ｈ
ｎ、ｖ ｎ、ｍａｘｈ、ｍａｘ ｖ、及びｍａｘ ｃｏ
ｍｐｏｎｅｎｔ ｉｄは、マクロブロックの合成（ＪＰ
ＥＧにおけるコード化最小単位）を指定する。各々は、
０から３までの範囲内に値を保持することの出来る１つ
の２ビットのレジスタである。ｍａｘ ｃｏｍｐｏｎｅ
ｎｔ ｉｄを除く全てのレジスタは、１から４までのブ
ロックカウントを指定する。例えば、レジスタｍａｘ
ｈが１を保持する場合、マクロブロックの幅は２ブロッ
クである。同様に、ｍａｘ ｃｏｍｐｏｎｅｎｔ ｉｄ
は、関係する異った色成分の数を指定する。
【０８１２】
【表１１３】 Ａ．１４．３ 「ハフマン表」Ａ．１４．３．１ 「Ｊ
ＰＥＧスタイルハフマン表記述」本発明において、ハフ
マン表記述は、エンコーダとデコーダとの間で表記述を
伝達するために、ＪＰＥＧによって使われるフォーマッ
トを介して空間デコーダに提供される。各表記述には２
つのエレメント、即ち、ＢＩＴＳ及びＨＵＦＦＶＡＬが
ある。ユーザーは、表がコード化される方法についての
完全な記述に関して、ＪＰＥＧ仕様に案内される。
【０８１３】Ａ．１４．３．１．１ 「ＢＩＴＳ」ＢＩ
ＴＳは、ＶＬＣの各長さを用いて幾つの異なる記号が符
号化されるかについて記述する値を示す表である。各エ
ントリは１つの８ビット値である。ＪＰＥＧは、ＶＬＣ
の長さとして最大１６ビットまでを許可する。従って、
各表に１６個のエントリがある。
【０８１４】ＢＩＴＳ［０］は、幾つの異なる１ビット
ＶＬＣが存在するかを記述し、他方、ＢＩＴＳ［１］
は、幾つの異なる２ビットＶＬＣが存在するかを記述す
る、等々。
【０８１５】Ａ．１４．３．１．２ 「ＨＵＦＦＶＡ
Ｌ」ＨＵＦＦＶＡＬは、ＶＬＣの長さの増大順に整列さ
れた８ビットデータ値の表である。この表のサイズは、
ＶＬＣによってコード化可能な異なる記号の数に依存す
る。
【０８１６】ＪＰＥＧ仕様は、ハフマンコード化表がこ
のフォーマットに対してコード化又は復号化される方法
について更に詳細に記述する。
【０８１７】Ａ．１４．３．１．３ 「トークンによる
コンフィギュレーション」ＪＰＥＧビットストリームに
おいて、ＡＣ及びＤＣ係数をコード化するために使われ
るハフマン表の記述にはＤＨＴマーカが先行する。スタ
ートコード検出器がＤＨＴマーカを認識する場合、検出
器は、ＤＨＴマーカトークンを生成し、そして、次に後
続するデータトークン内にハフマン表記述を配置する
（Ａ．１１．３．４参照）。
【０８１８】空間デコーダ内におけるＡＣ及びＤＣ係数
ハフマン表の構成は、空間デコーダの入力にデータ及び
ＤＨＴマーカトークンを供給することによって達成可能
であり、同時に、空間デコーダはＪＰＥＧオペレーショ
ンに対して構成される。このメカニズムは、ＭＰＥＧオ
ペレーションのために必要とされるＤＣ係数ハフマン表
を構成するために使用出来るが、ただし、表がダウンロ
ードされると同時に、空間デコーダの符号化規格はＪＰ
ＥＧにセットされなければならない。
【０８１９】
【表１１４】 Ａ．１４．１．４ 「ＭＰＩによるコンフィギュレーシ
ョン」ＡＣ及びＤＣ係数ハフマン表は、同様に、ＭＰＩ
を介してレジスタに直接記入することが可能である。表
１０４を参照されたい。
【０８２０】＊レジスタｄｃ ｂｉｔｓ０［１５：０］
及びｄｃ ｂｉｔｓ１［ｌ５：０］は、表０ｘ００及び
０ｘ０１用のＢＩＴＳ値を保持する。
【０８２１】＊レジスタａｃ ｂｉｔｓ０［１５：０］
及びａｃ ｂｉｔｓ１［１５：０］は、表０ｘ１０及び
０ｘ１１用のＢＩＴＳ値を保持する。
【０８２２】＊レジスタｄｃ ｈｕｆｆｖａｌ０［１
１：０］及びｄｃｈｕｆｆｖａｌ１［１１：０］は、表
０ｘ００及び０ｘ０１用のＨＵＦＦＶＡＬ値を保持す
る。
【０８２３】＊レジスタａｃ ｈｕｆｆｖａｌ０［１６
１：０］及びａｃｈｕｆｆｖａｌ１［１６１：０］は、
表０ｘ１０及び０ｘ１１用のＨＵＦＦＶＡＬ値を保持す
る。
【０８２４】Ａ．１４．４ 「異なる規格用構成」動画
デマルチプレクサは、ＭＰＥＧ、ＪＰＥＧ、及びＨ．２
６１の必要条件をサポートする。符号化規格は、スター
トコード検出器によって生成されたＣＯＤＩＮＣＳＴＡ
ＮＤＡＲＤトークンによって自動的に構成される。
【０８２５】Ａ．１４．４．１ 「Ｈ．２６１ハフマン
表」Ｈ．２６１を復号化するために必要とされる全ての
ハフマン表は、空間デコーダ内のＲＯＭに保持され、更
に詳細には、動画デマルチプレクサのパーザステートマ
シン内に保持されるので、ユーザーの介入を必要としな
い。
【０８２６】Ａ．１４．４．２ 「Ｈ．２６１ピクチャ
の構造」Ｈ．２６１は、わずか２つのピクチャフォーマ
ット、即ち、ＣＩＦ及びＱＣＩＦをサポートするものと
して定義される。使用中のピクチャフォーマットは、ビ
ットストリームのＰＴＹＰＥセクションにおいて送信さ
れる。このデータは、空間デコーダによって復号化され
ると、Ｈ２６１ピクチャタイプレジスタ及びピクチャタ
イプトークン内に配置される。更に、全てのピクチャ及
びマクロブロック構成レジスタは自動的に構成される。
【０８２７】様々なレジスタ内の情報は、それらの関連
トークン内に配置され表１０９〜表１１２参照）、そし
て、これによって、他のデコーダチップ（例えば、時間
デコーダ）が正しく構成されていることを保証する。
【０８２８】Ａ．１４．４．３ 「ＭＰＥＧハフマン
表」ＭＰＥＧを復号化するために必要なハフマンコード
化表の大多数は、空間デコーダ内のＲＯＭ内に保持され
るので（パーザステートマシン内であることを再度述べ
ておく）、ユーザの介入を必要としない。イントラルマ
クロブロックのＤＣ係数を復号化するために必要な表は
例外である。１つはクロマ用、そして、他の１つはルマ
用として２つの表が必要とされる。これらの表は、復号
化が始まる前に、ユーザソフトウェアによって構成され
なければならない。
【０８２９】
【表１１５】 表１１７は、空間デコーダ内のＤＣ係数ハフマン表を構
成するために必要とされるトークンのシーケンスを示
す。その代りに、ＭＰＩを介してこの情報をレジスタに
記入することにより、同じ結果が得られる。
【０８３０】レジスタｄｃ ｈｕｆｆｎは、各色成分と
共にどのＤＣ係数ハフマン表を使用するかを制御する。
表１１６は、ＭＰＥＧオペレーション用としてどのよう
に構成されなければならないかを示す。これは、ＭＰＩ
を介するか、或いは、ＭＰＥＧＤＣＨテーブルトークン
を用いることによって直接行うことが可能である。
【０８３１】
【表１１６】
【０８３２】
【表１１７】
【０８３３】
【表１１８】
【０８３４】
【表１１９】
【０８３５】
【表１２０】 Ａ．１４．４．４ 「ＭＰＥＧピクチャの構造」ＭＰＥ
Ｇ用に定義されたマクロブロックの構成は、Ｈ．２６１
によって用いられる構造と同じである。ピクチャの次元
はコード化データにコード化される。
【０８３６】規格４：２：０オペレーションに対する場
合、マクロブロックの特性は、表１１５に指示されたよ
うに構成されなければならない。これは、指示されたよ
うにレジスタに記入するか、或いは、等価のトークンを
空間デコーダの入力に供給することによって行うことが
可能である表１０９〜表１１２参照）。
【０８３７】ピクチャ次元を構成するために用いられる
方法は、アプリケーションに依存する。復号化開始前に
ピクチャフォーマットが既知である場合には、表１１５
に示されるピクチャ構成レジスタは、適切な値を用いて
初期化可能である。その代りに、ピクチャ次元は、コー
ド化データから復号化することが可能であり、そして、
空間デコーダを構成するために使用することが可能であ
る。この場合、ユーザは、パーザーエラーＭＰＥＧシー
ケンスをサポートしなければならない。Ａ．１４．８
「ＭＰＥＧシーケンス層における変化」参照。
【０８３８】Ａ．１４．４．５ 「ＪＰＥＧ」基底線Ｊ
ＰＥＧ内には、デコーダを操作するために必要な制御ソ
フトウェアの複雑さを大幅に変更する多数のエンコーダ
オプションがある。一般に、空間デコーダは、次に示す
条件に適合する場合に必要とされるサポートが最小限で
あるように設計されている。＊ フレーム当たりの色成
分の数が５未満であること（Ｎｆ≦４）。
【０８３９】Ａ．１４．４．６ 「ＪＰＥＧハフマン
表」更に、ＪＰＥＧは、ハフマンコード化表がダウンロ
ードされることを可能にする。これらの表は、係数を記
述するＶＬＣを復号化する場合に用いられる。ＤＣ係数
を復号化するために走査当たり２つの表が許可され、そ
して、ＡＣ係数用にも２つの表が許可される。
【０８４０】３つの異なるタイプのＪＰＥＧファイルが
ある、即ち、交換フォーマット、圧縮されたイメージデ
ータ用短縮フォーマット、及び表データ用短縮フォーマ
ットである。交換フォーマットファイルには、圧縮され
たイメージデータ及びイメージデータを復号化するため
に必要な全ての表（ハフマン、量子化等）の定義の両者
が含まれる。短縮されたイメージデータフォーマットフ
ァイルは、表定義を省略する。短縮された表フォーマッ
トファイルは表の定義のみを含む。
【０８４１】空間デコーダは、３つ全てのフォーマット
を受け入れる。ただし、必要とされる全ての表が定義済
みである場合には、短縮されたイメージデータファイル
のみが復号化可能である。他の２つのタイプのＪＰＥＧ
ファイルのうちのどちらかを介してこの定義は実施可能
であり、或は、その代りに、ユーザソフトウェアによっ
て表をセットアップすることが可能である。
【０８４２】各々の走査が異なる１組のハフマン表を使
用する場合、各スキャンの前に表の定義がコード化デー
タ内に（エンコーダによって）配置される。これらの定
義は、当該走査および後続する走査期間中に使用するた
めに、空間デコーダによって自動的にロードされる。
【０８４３】ハフマン復号化の性能を改良するために
は、ある共通に使用される記号が特別に区分される。こ
れらの記号は、大きさ０のＤＣ係数、ブロックＡＣ係数
のエンド、及び１６のゼロＡＣ係数のランである。これ
ら特別なケース用の値は、該当するレジスタに記入され
なければならない。
【０８４４】Ａ．１４．４．６．１ 「表の選択」レジ
スタｄｃ ｈｕｆｆ ｎ及びａｃ ｈｕｆｆ ｎは、ど
の色成分と共にどのＡＣ及びＤＣ係数ハフマン表を用い
るかを制御する。ＪＰＥＧオペレーション期間中、これ
らの関係は、走査ヘッダシンタックスのＴＤj及びＴａj
フィールドによって定義される。
【０８４５】Ａ．１４．４．７ 「ＪＰＥＧピクチャの
構造」空間デコーダによってサポートされた基底線ＪＰ
ＥＧ復号化には明白な２つのレベルがある、即ち、フレ
ーム当たり４成分まで（Ｎｆ≦４）のレベル、及びフレ
ーム当たり４成分より大きい（Ｎｆ＞４）レベルであ
る。Ｎｆ＞４を使用する場合には、必要とされる制御ソ
フトウェアは更に複合になる。
【０８４６】Ａ．１４．４．７．１ 「Ｎｆ≦４」ＪＰ
ＥＧフレームヘッダに含まれるフレーム成分仕様パラメ
ータは、これらの復号化に際してマクロブロック構成レ
ジスタを構成する表１１５参照）。４つの異なる色成分
を復号化するために必要な全ての仕様が定義されるの
で、ユーザの介入は必要としない。
【０８４７】ＪＰＥＧによって提供されるオプションの
詳細に関しては、ＪＰＥＧ仕様を研究されたい。同様
に、ＪＰＥＧピクチャフォーマットに関してはセクショ
ンＡ．１６．１に簡単に記述されている。
【０８４８】Ａ．１４．４．７．２ 「４より多い成分
を持つＪＰＥＧ」空間デコーダは、最大２５６の異なる
色成分（ＪＰＥＧにより許可される最大数）を含むＪＰ
ＥＧファイルの復号化が可能である。ただし、４成分よ
り多い色成分を復号化しようとする場合には、付加的な
ユーザ介入が必要とされる。ＪＰＥＧにおいては、あら
ゆる走査において最大限４成分までが許可されるに過ぎ
ない。
【０８４９】Ａ．１４．４．８ 「非規格的バリアン
ト」既に述べたように、空間デコーダは、ＪＰＥＧ及び
ＭＰＥＧによって定義されたフォーマットよりも多いピ
クチャフォーマットをサポートする。
【０８５０】ＪＰＥＧは、コード化単位が１走査当たり
１０ブロックよりも多いブロックを含まないように、最
小コード化単位を制限する。空間デコーダは、ブロック
数ｈｎ、ブロック数ｖ ｎ、ｍａｘ ｈ、及びｍａｘ
ｖによって記述可能な任意の最小コード化単位を処理す
ることが出来るので、この限界は、空間デコーダには適
用されない。
【０８５１】ＭＰＥＧにおいては、４：２：０マクロブ
ロックに関してのみ定義される表１１５参照）。ただ
し、空間デコーダは、３つの他の成分マクロブロック構
造（例えば４：２：２）を処理可能である。
【０８５２】Ａ．１４．５ 「動画イベント及びエラ
ー」動画デマルチプレクサは、２つのタイプのイベン
ト、即ち、パーザイベント及びハフマンイベントを生成
可能である。イベント及び割込みをの扱う方法の記述に
関しては、Ａ．６．３「割込み」を参照されたい。
【０８５３】Ａ．１４．５．１ 「ハフマンイベント」
ハフマンイベントは、ハフマンデコーダによって生成さ
れる。ハフマンイベント及びハフマンマスクにおいて指
示されるイベントは、割込みが生成されるかどうかを決
定する。ハフマンマスクが１にセットされる場合には、
割込みが生成され、そして、ハフマンデコーダが停止す
る。レジスタハフマンエラーコード［２：０］は、イベ
ントの原因を示す値を保持する。
【０８５４】割り込みをサービスした後でハフマンイベ
ントに１が記入される場合には、ハフマンデコーダは、
エラーからの回復を試行する。同様に、ハフマンマスク
が０にセットされた場合には（割込みをマスクし、そし
て、ハフマンデコーダを停止させない）、ハフマンデコ
ーダは、エラーからの回復を自動的に試行する。
【０８５５】Ａ．１４．５．２ 「パーザイベント」パ
ーザイベントは、パーザによって生成される。このイベ
ントは、パーザイベントにおいて指示される。それ以降
においては、割込みが生成されるかどうかは、パーザー
マスクによって決定される。パーザーマスクが１にセッ
トされている場合には、割込みが生成され、そして、パ
ーザは停止する。レジスタパーザーエラーコード［７：
０］は、イベントの原因を指示する値を保持する。
【０８５６】割込みをサービスした後で、ハフマンイベ
ントに１が記入される場合には、ハフマンデコーダは、
エラーからの回復を試行する。同様に、ハフマンマスク
が０にセットされた場合には（割込みをマスクし、そし
て、ハフマンデコーダを停止させない）、ハフマンデコ
ーダは、エラーからの回復を自動的に試行する。
【０８５７】割込みをサービスした後で、パーザーイベ
ントに１を記入する場合には、パーザは、オペレーショ
ンを再開する。イベントがビットストリームエラーを指
示した場合には、動画デマルチプレクサは、エラーから
の回復を試行する。
【０８５８】パーザーマスクが０にセットされた場合に
は、パーザは、そのイベントビットをセットするが、割
込み又は停止は生成しない。パーザは、オペレーション
を継続し、そして、エラーからの自動的な回復を試行す
る。
【０８５９】
【表１２１】
【０８６０】
【表１２２】
【０８６１】
【表１２３】
【０８６２】
【表１２４】
【０８６３】
【表１２５】
【０８６４】
【表１２６】 各規格は、定義されたパーザエラーコードの異なる部分
集合を使用する。
【０８６５】
【表１２７】
【０８６６】
【表１２８】 Ａ．１４．６ 「ユーザデータ及び拡張データの受信」
ＭＰＥＧ及びＪＰＥＧは、ユーザデータ及び拡張データ
を埋め込むための同様のメカニズムを用いる。データ
は、スタート／マーカコードによって先行される。アプ
リケーションが当該データに関心を持たない場合には、
スタートコード検出器が、このデータを削除するように
構成可能である（Ａ．１１．３．３参照）。
【０８６７】Ａ．１４．６．１ 「データソースの識
別」パーザイベント、ＥＲＲＥＸＴＥＮＳＩＯＮトーク
ン、及びＥＲＲユーザトークンは、動画デマルチプレク
サにおけるＥＸＴＥＮＳＩＯＮデータ、またはユーザデ
ータトークンの到着を示す。これらのトークンがスター
トコード検出器によって生成された場合には（Ａ．１
１．３．３参照）、これらのトークンは、スタートコー
ド検出器にトークンを生成させたスタート／マーカコー
ドの値を持つ表９２参照）。この値は、パーザ割込みを
サポートしている間に、ｒｏｍ ｒｅｖｉｓｉｏｎレジ
スタを読むことによって読み取り可能である。パーザー
イベントに１が記入されるまで動画デマルチプレクサ
は、停止状態を維持する（Ａ．６．３、「割込み」参
照）。
【０８６８】Ａ．１４．６．２ 「データの読取り」Ｅ
ＸＴＥＮＳＩＯＮデータ、及びユーザデータトークン
は、拡張データ又はユーザデータを持つデータトークン
により直ちに後続されるものと予測される。動画デマル
チプレクサは、このデータトークンの到着によって、Ｅ
ＲＲＥＸＴＥＮＳＩＯＮデータ又はＥＲＲユーザデータ
パーザイベントのいずれかを生成する。データトークン
の第１のバイトは、割込みをサービスしている間に、ｒ
ｏｍ ｒｅｖｉｓｉｏｎレジスタを読むことによって読
み取り可能である。
【０８６９】動画デマルチプレクサレジスタの継続状態
は、イベントがクリアされた後における行動態様を決定
する。このレジスタが値０を保持する場合には、データ
トークンにおけるあらゆる残りのデータは動画デマルチ
プレクサによって消費され、そして、イベントは一切生
成されない。継続が１にセットされている場合には、拡
張の各バイト又はユーザデータが動画デマルチプレクサ
に到着するにつれてイベントが生成される。これは、デ
ータトークンが使い果たされるか、或いは、継続が０に
セットされるまで継続する。
【０８７０】注記：１）拡張／ユーザデータの第１のバ
イトは、継続の状態に関係なく、ｒｏｍｒｅｖｉｓｉｏ
ｎレジスタを介して常に呈示される。
【０８７１】２）拡張／ユーザデータの最後のバイトを
読み終えたことを示すイベントは無い。
【０８７２】Ａ．１４．７ 「追加情報の受信」Ｈ．２
６１及びＭＰＥＧは、符号化規格を拡張する情報がブロ
ック（Ｈ．２６１）又はスライス（ＭＰＥＧ）のピクチ
ャ及びグループ内に埋め込まれることを可能にする。こ
のメカニズムは、拡張データ及びユーザデータ用メカニ
ズムと異なる（セクションＡ．１４．６に記述済み）。
スタートコードはデータに先行しないので、スタートコ
ード検出器によって削除されることが可能である。
【０８７３】Ｈ．２６１オペレーション期間中、パーザ
イベントＥＲＲＰＳＰＡＲＥ、及びＥＲＲ ＧＳＰＡＲ
Ｅは、この情報の検出を指示する。ＭＰＥＧオペレーシ
ョン期間中の対応するイベントはＥＲＲ ＥＸＴＲＡピ
クチャ、及びＥＲＲ ＥＸＴＲＡスライスである。
【０８７４】パーザイベントが生成されると、追加情報
の第１のバイトは、レジスタｒｏｍｒｅｖｉｓｉｏｎを
介して経て呈示される。
【０８７５】動画デマルチプレクサレジスタの継続状態
は、イベントがクリアされた後の行動態様を決定する。
このレジスタ値０を保持する場合には、あらゆる残りの
追加情報は動画デマルチプレクサによって消費され、そ
して、一切のイベントが生成されない。継続が１にセッ
トされている場合には、追加情報の各バイトが動画デマ
ルチプレクサに到着するにつれて、イベントが生成され
る。この継続は、追加情報が使い果たされるか、或い
は、継続が０にセットされるまで継続する。
【０８７６】注記：１）拡張／ユーザデータの第１のバ
イトは、継続の状態に関係なく、ｒｏｍｒｅｖｉｓｉｏ
ｎレジスタを介して常に呈示され。２）拡張／ユーザデ
ータの最後のバイトを読み終えたことを示すイベントは
無い。
【０８７７】Ａ．１４．７．１ 「ＦＩＥＬＤ ＩＮＦ
Ｏトークンの生成」ＭＰＥＧオペレーション期間中、レ
ジスタフィールドｉｎｆｏが１にセットされている場合
には、あらゆるｅｘｔｒａ ｉｎｆｏｒｍａｔｉｏｎピ
クチャの第１のバイトは、ＦＩＥＬＤ ＩＮＦＯトーク
ン内に配置される。この行動態様は、ＭＰＥＧの標準化
アクティビティによってカバーされない。ＦＩＥＬＤ
ＩＮＦＯトークンの定義を表４〜表１１に示す。
【０８７８】フィールドｉｎｆｏが１にセットされてい
る場合には、ｅｘｔｒａｉｎｆｏｒｍａｔｉｏｎピクチ
ャの第１のバイトに対して一切のパーザイベントが生成
されない。ただし、ｅｘｔｒａ ｉｎｆｏｒｍａｔｉｏ
ｎピクチャのあらゆる後続バイトに対してイベントが生
成される。ｅｘｔｒａ ｉｎｆｏｒｍａｔｉｏｎピクチ
ャの１つの単一バイトだけがある場合には、パーザイベ
ントは一切発生しない。
【０８７９】Ａ．１４．８ 「ＭＰＥＧシーケンス層に
おける変化」ＭＰＥＧシーケンスヘッダは、復号化され
ようとしている動画の次に示す特性を記述する。
【０８８０】＊水平および垂直サイズ＊ピクセルのアス
ペクトレシオ＊ピクチャレート＊コード化データレート
＊動画バッファベリファイアのバッファサイズ 空間デコーダがシーケンスヘッダを復号化する際に、こ
れら任意のパラメータが変化する場合には、パーザイベ
ントＥＲＲ ＭＰＥＧシーケンスが生成される。
【０８８１】Ａ．１４．８．１ 「ピクチャサイズの変
化」ピクチャサイズが変化した場合、ユーザのソフトウ
ェアは、ｈｏｒｉｚｐｅｌｓ、及びｖｅｒｔｐｅｌｓに
おける値を読み取り、そして、レジスタｈｏｒｉｚｍａ
ｃｒｏｂｌｏｃｋｓ、及びｖｅｒｔｍａｃｒｏｂｌｏｃ
ｋｓにロードするための新しい値を計算する。
【０８８２】セクション Ａ．１５ 「空間復号化」本
発明に基づき、トークンバッファの出力と空間デコーダ
の出力との間で空間復号化が発生する。
【０８８３】空間復号化の責任を負う３つの主要ユニッ
ト、即ち、逆モデラ、逆量子化器、及び逆離散コサイン
トランスフォーマがある。このセクションの入力（トー
クンバッファから）において、データトークンは、量子
化された係数のラン及びレベル表現を含む。出力（逆Ｄ
ＣＴの）において、データトークンはピクセル情報の８
×８ブロックを含む。
【０８８４】Ａ．１５．１ 「逆モデラ」トークンバッ
ファ内のデータトークンは、量子化された係数の値、及
び表示された係数の間のゼロの数に関する情報を含む。
逆モデラは、各データトークンが６４の値を含むよう
に、ゼロのランに関する情報を拡大する。この段階にお
いて、データトークンにおける値は量子化された係数で
ある。
【０８８５】逆モデル化プロセスは、現在使用中の符号
化規格には関係なく、同じである。コンフィギュレーシ
ョンは一切不要である。
【０８８６】モデル化および逆モデル化機能に関する全
ての必要条件を一層良く理解するために、読者は、任意
のピクチャコード化規格を調査することが可能である。
【０８８７】Ａ．１５．２ 「逆量子化器」エンコーダ
において、量子化器は、ＤＣＴ係数の分解能度を低下さ
せるためにＤＣＴ出力を分割する。デコーダにおける逆
量子化器の機能は、元の値に近似するように復元するた
めに、これらの量子化されたＤＣＴ係数に乗算を施すこ
とである。
【０８８８】Ａ．１５．２．１ 「規格量子化計画の概
要」異なる符号化規格の各々によって用いられる量子化
計画には重要な差がある。各々の規格によって用いられ
る量子化計画について詳細に理解するためには、読者
は、関連符号化規格文書を研究されたい。
【０８８９】レジスタｉｑコード化スタンダードは、異
なる規格の必要条件に適合するように、逆量子化器のオ
ペレーションを構成する。正常オペレーションにおい
て、このコード化レジスタは、コーディング・スタンダ
ードトークンによって自動的にロードされる。コード化
規格のコンフィギュレーションに関する一層の情報に関
しては、セクションＡ．２１．１を参照されたい。
【０８９０】量子化計画の間の主要な相違は、量子化さ
れた係数に乗算する数のソースである。これらについて
は、次に概説される。更に、ここには説明されていない
が、必要な算術演算（丸める、等）において詳細な相違
がある。
【０８９１】Ａ．１５．２．１．１ 「Ｈ．２６１ Ｉ
Ｑの概観」Ｈ．２６１において、係数を調整するため
に、１つの単一「スケールファクタ」が用いられる。エ
ンコーダは、作成されるデータレートを調整するため
に、このスケールファクタを定期的に変更できる。イン
トラコード化ブロック内の「ＤＣ」係数には、わずかに
異なる規則が適用される。
【０８９２】Ａ．１５．２．１．２ 「ＪＰＥＧ ＩＱ
の概観」基底線ＪＰＥＧは、各走査において最大４つま
での異なる色成分を含むピクチャを許容する。これらの
４つの色成分に対しては、６４エントリ量子化表が指定
可能である。これらの表の各エントリは、６４の量子化
された係数のうちの１つに対して「スケール」ファクタ
として使用できる。
【０８９３】ＪＰＥＧ量子化表用の値は、コード化ＪＰ
ＥＧデータ内に含まれ、そして、量子化表に自動的にロ
ードされる。
【０８９４】Ａ．１５．２．１．３ 「ＭＰＥＧ ＩＱ
の概観」ＭＰＥＧは、Ｈ．２６１及びＪＰＥＧ量子化技
術を用いる。ＪＰＥＧの場合と同様に、各々６４のエン
トリを備えた４つの量子化表が使用可能である。ただ
し、表の使用方法は全く異なる。
【０８９５】データの２つの「タイプ」は、イントラ及
び非イントラである。各データタイプに対して異なった
表が用いられる。２つの「デフォルト」表が、ＭＰＥＧ
によって定義される。１つはイントラデータ用であり、
いま１つは非イントラデータ用である表１３０、及び表
１３１参照）。これらのデフォルト表は、ＭＰＥＧ復号
化が可能になる以前に、空間デコーダの量子化表メモリ
ーに記入されなければならない。
【０８９６】同様に、ＭＰＥＧは、２つの「ダウンロー
ド」量子化表を許可する。１つは、イントラデータと共
に使用するためであり、いま１つは、非イントラデータ
と共に使用するためである。これらの表に対する値は、
ＭＰＥＧデータストリーム内に含まれ、そして、量子化
表メモリ自動的にロードされる。
【０８９７】表から出力される値は、スケールファクタ
によって修正される。
【０８９８】Ａ．１５．２．２ 「逆量子化器レジス
タ」
【０８９９】
【表１２９】 本発明において、量子化表メモリがアクセス可能になる
以前に、ｉｑアクセスレジスタがセットされなければな
らない。ｉｑアクセスが０にセットされている間に、表
に読み取りが試行された場合には、量子化表メモリは値
ゼロを返す。
【０９００】Ａ．１５．２．３ 「逆量子化器の構成」
正常オペレーションにおいては、コーディング・スタン
ダードトークンによって自動的に構成されるので、逆量
子化器の符号化規格を構成する必要はない。
【０９０１】Ｈ．２６１オペレーションに対しては、量
子化器表は使用されない。特別なコンフィギュレーショ
ンは必要とされない。ＪＰＥＧオペレーションに対して
は、逆量子化器によって必要とされる表は、コード化デ
ータから抽出された情報によって自動的にロードされな
ければならない。ＭＰＥＧオペレーションは、デフォル
ト量子化表がロードされることを必要とする。このロー
ディングは、ｉｑアクセスが１にセットされている間に
行われなければならない。表１３０内の値は、逆量子化
器の拡張アドレススペースの場所０ｘ００から０ｘ３Ｆ
までに記入されなければならない（キーホールレジスタ
ｉｑキーホールアドレス、及びｉｑキーホールデータを
介してアクセス可能）。同様に、表１３１の値は、逆量
子化器の拡張アドレススペースの場所０ｘ４０から０ｘ
７Ｆまでに記入されなければならない。
【０９０２】
【表１３０】
【０９０３】
【表１３１】 Ａ．１５．２．４ 「トークンからの表構成」ＭＰＩを
介して逆量子化器表を構成する代りに、これらの逆量子
化器表をトークンによって初期化することが可能であ
る。これらのトークンは、コード化されたデータポート
又はＭＰＩのいずれかによって供給可能である。
【０９０４】ＱＵＡＮＴテーブルトークンについては、
表３〜表１１に記述される。前記トークンは、表の４
（０〜３）つの場所のいずれがトークンによって定義さ
れるかを指定する１つの２ビットフィールドｔｔを持
つ。ＭＰＥＧオペレーションに対しては、表０及び１の
デフォルトの定義がロードされることが必要である。
【０９０５】Ａ．１５．２．５ 「量子化表の値」ＪＰ
ＥＧ及びＭＰＥＧの両方に対しては、量子化表エントリ
は、８ビットの数である。２５５から１までの値は正当
である。値０は不当である。
【０９０６】Ａ．１５．２．６ 「量子化表の数順序」
量子化表の値は、「ジグザグ」走査順序において用いら
れる（符号化規格参照）。表は、６４の値を持つ一次元
アレイと見なされなければならない（８×８アレイでは
ない）。低いアドレスにおける表のエントリは、低い周
波数ＤＣＴ係数に対応する。
【０９０７】量子化表の値がＱＵＡＮＴテーブルトーク
ンによって所持される場合には、トークンヘッダの後の
第１の値は、「ＤＣ」係数用の表エントリである。
【０９０８】Ａ．１５．２．７ 「逆量子化器テストレ
ジスタ」
【０９０９】
【表１３２】 Ａ．１５．３． 「離散逆コサイン変換」本発明の逆離
散変換プロセッサは、ＣＣＩＴＴ勧告Ｈ．２６ｌ、ＩＥ
ＥＥ仕様Ｐ１１８０に規定された必要条件に適合し、そ
して、ＭＰＥＧの現行改訂案に記述された必要条件に適
合する。
【０９１０】離散逆コサイン変換プロセスは、いずれの
コード化規格が用いられるかに関係なく、同じである。
ユーザによるコンフィギュレーションは一切不要であ
る。
【０９１１】逆離散変換プロセッサと関連した２イベン
トがある。
【０９１２】
【表１３３】 ＤＣＴ及び逆ＤＣＴ機能を一層良く理解するために、読
者は、任意のピクチャ符号化規格を調査することができ
る。
【０９１３】セクション Ａ．１６ 「空間デコーダ出
力への接続」空間デコーダの出力は、幅９ビットのデー
タワードの標準トークンポートである。インターフェー
スの電気的行動態様に関する詳細な情報についてはセク
ションＡ．４を参照されたい。
【０９１４】出力におけるトークンは、採用中の符号化
規格に依存する。一例として、本開示のこのセクション
においては、ＪＰＥＧオペレーション用に構成する際
に、空間デコーダの出力について考察する。時間デコー
ダは、ＪＰＥＧの復号化結果として得られるトークンシ
ーケンスを修正しないので、このセクションにおいて
は、ＪＰＥＧオペレーション期間中に時間デコーダの出
力において観察されるトークンシーケンスについて記述
する。
【０９１５】ただし、ＭＰＥＧ及びＨ．２６１は、双方
共時間デコーダの使用を必要とする。ＭＰＥＧ及びＨ．
２６１オペレーション用に構成されている場合における
時間デコーダ出力への接続に関する情報についてはセク
ションＡ．１９を参照されたい。 更に、このセクショ
ンにおいては、空間デコーダの出力においていずれのト
ークンが利用できるか及び当該出力をディスプレイする
ための回路設計に際していずれのトークンが最も有用で
あるかを識別する。他のトークンも存在するが、それら
の出力はディスプレイ不要なので、ここでは検討しな
い。このセクションにおいて集中的に検討する項目を次
に示す。
【０９１６】＊シーケンスのスタート及びエンドの識別
方法。
【０９１７】＊ピクチャのスタート及びエンドの識別方
法。
【０９１８】＊何時ピクチャをディスプレイするかの識
別方法。
【０９１９】＊ ディスプレイ内のピクチャデータ配置
場所を識別する方法Ａ．１６．１ 「ＪＰＥＧピクチャ
の構造」このセクションでは、ＪＰＥＧ構文の特徴につ
いて概観する。詳細については符号化規格を参照された
い。
【０９２０】ＪＰＥＧは、個々のピクチャをコード化す
るための様々なメカニズムを提供する。ＪＰＥＧは、動
画をコード化するメカニズムを提供するためにピクチャ
の集りをまとめてコード化する方法を記述しようと試み
ない。
【０９２１】本発明に基づく空間デコーダは、ＪＰＥＧ
の基底線としての順次的な作動モードをサポートする。
この構文には主要な３つのレベル、即ち、イメージ、フ
レーム、及びスキャンがある。順次的な１つのイメージ
はただ１つの単一フレームを含む。１つのフレームは、
１から２５６までの間の異なるイメージ（色）成分を含
むことが出来る。これらのイメージ成分は様々な方法に
おいてスキャンに集めることが出来る。各スキャンは１
から４までの間のイメージ成分を含むことができる（図
９０「ＪＰＥＧ基底線としての順次的構造の概観」参
照）。スキャンが１つの単一イメージ成分を含む場合に
は、非インタリーブドスキャンであり、複数のイメージ
成分を含む場合には、インタリーブドスキャンである。
１つのフレームは、インタリーブドキャンと非インタリ
ーブドスキャンの混合物を含むことができる。フレーム
が含むことのできるスキャンの数は、フレームが含むこ
とのできるイメージ成分の数に関する２５６の限界によ
って決定される。 １つのインタリーブドスキャン内に
おいて、データは、ＭＰＥＧ及びＨ．２６１に用いられ
るマクロブロックに相似する最小コード化単位（ＭＣ
Ｕ）に組織される。これらのＭＯＵは、ピクチャ内にお
いてラスタ順に配置される。非インタリーブドスキャン
におけるＭＣＵは、１つの単一８×８ブロックである。
この場合にも、ＭＣＵはラスタ組織化される。
【０９２２】空間デコーダは、１から４までの異なる色
成分を含むＪＰＥＧデータを容易に復号化することが出
来る。大きい数の成分について記述するファイルも、同
様に復号化することが出来る。ただし、復号化される成
分の次の１組を収容するためには、スキャンの間におい
て或る程度の再構成が要求されることもあり得る。
【０９２３】Ａ．１６．２ 「トークンシーケンス」Ｊ
ＰＥＧマーカコードは、スタートコード検出器によって
トークンと指定された相似のＭＰＥＧに変換される表９
２、及び図９１「トークン化されたＪＰＥＧピクチャ」
参照）。
【０９２４】セクションＡ．１７ 「時間デコーダ」＊
３０、ＭＨ７オペレーション。
【０９２５】＊ＭＰＥＧ及びＨ．２６１動画デコーダ用
時間復号化を提供する。
【０９２６】＊Ｈ．２６１ ＣＩＦ、及びＱＣＩＦフォ
ーマット。
【０９２７】＊ＭＰＥＧ動画分解能度最大７０４×４８
０、３０Ｈｚ、４：２：０。
【０９２８】＊融通性のあるクロマサンプリングフォー
マット。
【０９２９】＊ＭＰＥＧピクチャシーケンス順序直し可
能。
【０９３０】＊グルーレスＤＲＡＭインターフェース(G
lue-less DRAM interface)。
【０９３１】＊単一＋５Ｖ電源。
【０９３２】＊２０８ピンＰＱＦＰパッケージ。
【０９３３】＊最大電力消費２．５Ｗ。
【０９３４】＊標準ページモードＤＲＡＭを使用する。
【０９３５】時間デコーダは、空間デコーダにとってコ
ンパニオンチップであり、そして、Ｈ．２６１、及びＭ
ＰＥＧによって必要とされる時間復号化を提供する。
【０９３６】時間デコーダは、ＭＰＥＧ、及びＨ．２６
１によって必要とされる全ての予測形成機能を実行す
る。１つの単一４Ｍｂ ＤＲＡＭ（例えば、５１２ｋ×
８）を用いて、時間デコーダは、ＣＩＦ及びＱＣＩＦ
Ｈ．２６１動画を復号化することができる。８Ｍｂ Ｄ
ＲＡＭ（例えば、２つの２５６ｋ×１６）を用いると、
７０４×４８０、３０Ｈｚ、４：２：０ＭＰＥＧ動画を
復号化することができる。
【０９３７】イントラコード化計画（例えばＪＰＥＧ）
は時間デコーダを必要としない。時間デコーダが多重規
格デコーダに含まれる場合には、当該時間デコーダは、
復号化済みＪＰＥＧピクチャをその出力まで供給する。
注記：前述の値は、本発明の１実施例の一例を示すに過
ぎず、必ずしも制限を意図するものではない。本発明の
範囲から逸脱することなしに、他の値及び範囲を用いる
ことが可能であることが理解されるはずである。
【０９３８】Ａ．１７．１ 「時間デコーダ信号」
【０９３９】
【表１３４】
【０９４０】
【表１３５】
【０９４１】
【表１３６】
【０９４２】
【表１３７】
【０９４３】
【表１３８】 Ａ．１７．１．１ 「非接続ピン“ｎｃ”」表１３８に
「ｎｃ」とラベル表示されているピンは、現在本発明に
は使用されず、将来の製品のために予約されているピン
である。これらのピンは、接続しないで残しておかねば
ならない。これらのピンは、ＶDD、ＧＮＤ、相互、また
は他のあらゆる信号と接続してはならない。
【０９４４】Ａ．１７．１．２ 「ＶDD、及びＧＮＤピ
ン］当然理解されるように、全てのＶDD及びＧＮＤピン
は該当する電源に接続されなければならない。全てのＶ
DD及びＧＮＤピンが正しく使用されていなければ、デバ
イスは正しく作動しない。
【０９４５】Ａ．１７．１．３ ［正常作動のためのテ
ストピンの接続］時間デコーダの９つのピンは、内部テ
スト用として予約済みである。
【０９４６】
【表１３９】 Ａ．１７．１．４ ［正常作動のためのＪＴＡＧピン］
セクションＡ．８．１参照。
【０９４７】
【表１４０】
【０９４８】
【表１４１】
【０９４９】
【表１４２】
【０９５０】
【表１４３】
【０９５１】
【表１４４】
【０９５２】
【表１４５】
【０９５３】
【表１４６】
【０９５４】
【表１４７】
【０９５５】
【表１４８】 セクションＡ．１８ 「時間デコーダオペレーション」
Ａ．１８．１ 「データ入力」時間デコーダの入力デー
タポートは９ビット幅のデータワードを持つ標準のトー
クンポートである。ほとんどの応用例において、これは
空間デコーダの出力トークンポートに直接接続される。
このインターフェースの電気的行為に関する詳細な情報
については、セクションＡ．４を参照せよ。
【０９５６】Ａ．１８．２ 「自動形成」符号化された
ビデオピクチャフォーマットに関するパラメーターは、
空間デコーダによって発生されるトークンにより、時間
デコーダ内のレジスタに自動的にロードされる。
【０９５７】
【表１４９】 Ａ．１８．３ 「手動形成」ユーザーは（マイクロプロ
セッサインターフェースを介して）アプリケーション依
存要素を形成しなければならない。
【０９５８】Ａ．１８．３．１ 「いつ形成するか」デ
ータ処理が行われていない時にのみ、時間デコーダを形
成すべきである。これはリセットが解除された後のディ
フォルトステートである。チップアクセスレジスタに１
を書き込むことにより、時間デコーダを停止して再形成
できる。形成が完了した後、チップアクセスに０を書き
込まねばならない。
【０９５９】ＤＲＡＭインターフェースをいつ形成する
かに関する詳細は、セクションＡ．５．３を参照せよ。
【０９６０】Ａ．１８．３．２ 「ＤＲＡＭインターフ
ェース」ＤＲＡＭインターフェースのタイミングは予測
的に符号化されたビデオ（例えばＨ．２６１またはＭＰ
ＥＧ）を解読できるようになる前に形成されなければな
らない。セクションＡ．５「ＤＲＡＭインターフェー
ス」を参照せよ。
【０９６１】
【表１５０】
【０９６２】
【表１５１】 Ａ．１８．３．３ 「ピクチャバッファレジスタ数」ピ
クチャバッファポインタ（１８ビット）及び成分オフセ
ット（１７ビット）レジスタはバイトアドレスではな
く、ブロック（８×８バイト）アドレスを明記する。
【０９６３】Ａ．１８．３．４ 「ピクチャバッファ記
憶割当」予測的に符号化されたビデオ（Ｈ．２６１もし
くはＭＰＥＧ）を解読するため、時間デコーダは２つの
ピクチャバッファを処理しなければならない。これらの
バッファが如何に使用されるかに関する詳細について
は、セクションＡ．１８．４及びＡ．１８．４．４を参
照せよ。
【０９６４】ユーザーは（他のピクチャバッファと重ね
ることなく）必要なビデオフォーマットの単一ピクチャ
を記憶するために、ピクチャバッファポインタ（ｐｉｃ
ｔｕｒｅ ｂｕｆｆｅｒ ０及びｐｉｃｔｕｒｅ ｂｕ
ｆｆｅｒ１）の各々の上に充分な記憶があることを確か
めねばならない。通常、ピクチャバッファポインタの１
つが０（つまり記憶の底部）に設定され、他の１つが記
憶スペースの中間を指すように設定される。
【０９６５】Ａ．１８．３．４．１ 「ＭＰＥＧもしく
はＨ．２６１用の通常の形成」Ｈ．２６１及びＭＰＥＧ
は両者共、異なる色成分間の比４：１：１（つまり、い
ずれかのクロミナンス成分にあるピクセルの４倍の輝度
ピクセルがある）を使用する。
【０９６６】Ａ．３．５．１、「成分特定数」に文書化
されているように、成分０は輝度成分であり、成分１及
び２はクロミナンスである。
【０９６７】成分オフセットレジスタの形成例は、成分
０がピクチャバッファポインタにおいて始まるように、
ｃｏｍｐｏｎｅｎｔ ｏｆｆｓｅｔ ０を０に設定す
る。同様に、ｃｏｍｐｏｎｅｎｔ ｏｆｆｓｅｔ １は
ピクチャバッファサイズの４／６に設定し、ｃｏｍｐｏ
ｎｅｎｔ ｏｆｆｓｅｔ ２はピクチャバッファサイズ
の５／６に設定することができよう。
【０９６８】Ａ．１８．３．５ 「ピクチャシーケンス
再整理(re-ordering)」ＭＰＥＧは３つの異なるピクチ
ャタイプを使用する：イントラ（Ｉ）、予想された
（Ｐ）、及び二方向的に補間された（Ｂ）。Ｂピクチャ
は２つのピクチャ：未来からのものと過去からのものか
らの予想に基づいている。ピクチャの順序は、Ｂピクチ
ャの解読が求められる前に、Ｉ及びＰピクチャが符号化
されたデータから解読されるように、エンコーダで修正
される。
【０９６９】ピクチャシーケンスはこれらのピクチャが
表示される前に修正されなければならない。時間デコー
ダは（レジスタＭＰＥＧ ｒｅｏｒｄｅｒｉｎｇ＝１に
設定することによりより）このピクチャ再整理を提供す
ることができる。あるいは、ユーザーは彼の表示インタ
ーフェース機能の一部としてピクチャ再整理を実行した
いと望むかもしれない。ピクチャ再整理を提供するよう
に時間デコーダを形成することにより、解読され得るビ
デオ解像度を低減させるかもしれない。Ａ．１８．５を
参照せよ。
【０９７０】Ａ．１８．４ 「予測形成」Ｈ．２６１デ
コーディング及びＭＰＥＧデコーディングの予測形成要
件は全く異なっている。コーディングスタンダードトー
クンは時間デコーダが異なる基準の予測要件を収容する
ように自動的に形成する。
【０９７１】Ａ．１８．４．１ 「ＪＰＥＧオペレーシ
ョン」ＪＰＥＧオペレーション用に形成されると、ＪＰ
ＥＧは時間デコーディングを必要としないので、予測は
行われない。
【０９７２】Ａ．１８．４．２ 「Ｈ．２６１オペレー
ション」Ｈ．２６１では、予測はデコーディングされた
ピクチャからのみ行われる。動きベクトルは整数ピクセ
ルの精度に条件として指定されるだけである。エンコー
ダは低域フィルターが予測結果に適用されるように指定
することができる。
【０９７３】各ピクチャがデコーディングされるにつれ
て、それは次のピクチャをデコーディングする際に使用
できるように、オフチップＤＲＡＭ内のピクチャバッフ
ァに書き込まれる。デコーディングされたピクチャはオ
フチップＤＲＡＭに書き込まれるにつれて、時間デコー
ダの出力に現れる。
【０９７４】予測に関する詳細及び関係する演算オペレ
ーションについては、読出し装置はＨ．２６１スタンダ
ードに向けられる。本発明の時間デコーダはＨ．２６１
の要件を完全に遵守している。
【０９７５】Ａ．１８．４．３ ＭＰＥＧオペレーショ
ン（再整理を伴わない）時間デコーダのオペレーション
は３つの異なるＭＰＥＧピクチャタイプ（Ｉ、Ｐ、Ｂ）
の各々に対して変化する。Ｉピクチャは時間デコーダに
よる更なるデコーディングを必要としないが、後にＰ及
びＢピクチャをデコーディングする際に使用されるため
にピクチャバッファ（フレーム記憶装置）に記憶されな
ければならない。
【０９７６】Ｐピクチャのデコーディングには、以前に
デコーディングされたＰもしくはＩピクチャからの予測
を形成する必要がある。解読されたＰピクチャはＰ及び
Ｂピクチャを解読する際に使用するため、ピクチャバッ
ファの中に記憶される。ＭＰＥＧは動きベクトルが半ピ
クセルの精度に指定されるようにする。オンチップフィ
ルタはこの半ピクセル精度を支持するための補間を提供
する。
【０９７７】Ｂピクチャは両方のピクチャバッファから
予測を要求することができる。Ｐピクチャと同様に、半
ピクセル動きベクトル解像度精度はピクチャ情報のオン
チップ補間を要求する。Ｂピクチャはオフチップバッフ
ァには記憶されない。それらは一時的なものにすぎな
い。
【０９７８】全てのピクチャはそれらの符号が解読され
るにつれて、時間デコーダの出力ポートに現れる。従っ
て、ピクチャシーケンスは符号化されたＭＰＥＧデータ
におけるものと同じである（図９４の上位部分を参
照）。
【０９７９】予測に関する詳細及び関係する演算オペレ
ーションについては、提案されているＭＰＥＧスタンダ
ードの草案を参照せよ。本発明の時間デコーダによりこ
れらの要件が満たされる。
【０９８０】Ａ．１８．４．４ 「ＭＰＥＧオペレーシ
ョン（再整理を伴う）」ピクチャ再整理を伴うＭＰＥＧ
オペレーション（ＭＰＥＧ ｒｅｏｒｄｅｒｉｎｇ＝
１）のために形成されると、予測形成オペレーションは
上述のセクションＡ．１８．４．３におけるのと同様で
ある。しかしながら、ピクチャシーケンスを再整理する
ために付加的なデータ伝送が実施される。
【０９８１】Ｂピクチャデコーディングはセクション
Ａ．１８．４．３において記した通りである。しかしな
がら、Ｉ及びＰピクチャはデコーディングされた時に出
力されない。その代わりに、（前述のように）オフチッ
プバッファに書き込まれ、次のＩもしくはＰピクチャが
デコーディングのために届いた時にのみ読み出される。
Ａ．１８．４．４．１ 「デコーダスタートアップ特
性」次のＰ（もしくはＩ）ピクチャのデコーディングが
スタートされるまで、最初のＩピクチャの出力が遅らさ
れる。このことはビデオデコーダのスタートアップ特性
を概算する時に考慮されなければならない。
【０９８２】Ａ．１８．４．４．２ 「デコーダ停止特
性」時間デコーダは前のピクチャをそのオフチップバッ
ファ（フレーム記憶装置）からフラッシュするために、
次のＰもしくはＩピクチャに依存する。これはビデオシ
ーケンスの終了時、及び新しいビデオシーケンスをスタ
ートする時に結果が現れる。空間デコーダは最後のＰ
（もしくはＩ）ピクチャをフラッシュするために、ビデ
オシーケンスの終了時に「偽の」Ｉ／Ｐピクチャを作り
出すための便宜を提供する。しかしながら、この「偽
の」ピクチャは次のビデオシーケンスが始まるとフラッ
シュされる。
【０９８３】空間デコーダはこの「偽の」ピクチャを抑
制するためのオプションを提供する。これは、新ビデオ
シーケンスが旧シーケンスの完了後直ちにデコーダに供
給されることが知られている場合に有用である。この新
シーケンス内の最初のピクチャは前のシーケンスの最後
のピクチャをフラッシュすることになる。
【０９８４】Ａ．１８．５ 「ビデオ解像度」ＭＰＥＧ
をデコーディングする時に、時間デコーダが支持するこ
とができるビデオ解像度は、そのＤＲＡＭインターフェ
ースのメモリー帯域幅により制限される。ＭＰＥＧにと
って、２つの場合を考慮する必要がある：ＭＰＥＧピク
チャ再整理を伴う場合と、伴わない場合である。
【０９８５】セクションＡ．１８．５．２及びＡ．１
８．５．３はＭＰＥＧ規約の現行の草案により要求され
る最悪の場合の要件について論じている。より低いメモ
リー帯域幅の要件を持つＭＰＥＧのサブセットが企図さ
れる。例えば、整数解像度動きベクトルだけを用いて、
もしくはその代わりに、Ｂピクチャを使用せずに、メモ
リー帯域幅の要件を重大に低減させる。該かるサブセッ
トについての分析はここでは行わない。
【０９８６】Ａ．１８．５．１ [ＤＲＡＭインターフ
ェースの特性]ＤＲＡＭインターフェースを横切ってデ
ータを伝送するために取られるサイクル数は要因数に依
存する：・使用されるＤＲＡＭに適合させるためのＤＲ
ＡＭインターフェースのタイミング形成・データバス幅
（８、１６または３２ビット）・データ伝送タイプ：・
８×８ブロックの読出しまたは書込み・半ピクセル精度
に対する予測のため・整数ピクセル精度に対する予測の
ためＤＲＡＭインターフェースの詳細な形成に関する情
報に関しては、セクションＡ．５、「ＤＲＡＭインター
フェース」を参照せよ。
【０９８７】表１５２はデータ伝送の各タイプのために
幾つのＤＲＡＭインターフェース「サイクル」が必要で
あるかを示している。
【０９８８】
【表１５２】 表１５４は表１５２の数字を取り、それらを「典型的
な」ＤＲＡＭのために評価する。この例では、２７ＭＨ
ｚクロックであると仮定する。ここでは２７ＭＨｚを使
用するが、それに制限するものではないことを認識すべ
きである。アクセススタートには１１ティック（１０２
ｎｓ）が必要であり、データ伝送には６ティック（５６
ｎｓ）が必要である。
【０９８９】Ａ．１８．５．２ 「再整理を伴わないＭ
ＰＥＧ解像度」ピークメモリー帯域幅のロードはＢピク
チャをデコーディングする時に発生する。「最悪の場合
の」シナリオでは、Ｂフレームは両方のピクチャバッフ
ァからの予測から形成され、全ての予測は半ピクセル精
度に対するものである。
【０９９０】
【表１５３】 表１５３からの数字例を用いれば、（３２ビット幅のイ
ンターフェースを介して）２つの正確な半ピクセル精度
予測のために必要なデータを読むために、ＤＲＡＭイン
ターフェース３８１５ｎｓが必要であることが解る。時
間デコーダが支持することができる解像度は、１ピクチ
ャ時間内に遂行できるこれらの予測数によって決定され
る。本例では、時間デコーダは１つの３３ｍｓピクチャ
周期に（例えば、３０Ｈｚビデオのために）８７３７の
８×８ブロックを処理することができる。
【０９９１】必要なビデオフォーマットが７０４×４８
０であれば、（４：２：０のクロマサンプリングを考慮
すれば）各ピクチャは７９２０の８×８ブロックを包含
する。このビデオフォーマットは（ＤＲＡＭリフレッシ
ュ等の他の要因を考慮に入れる前に）利用できるＤＲＡ
Ｍインターフェース帯域幅の約９１％を消費する。従っ
て、時間デコーダはこのビデオフォーマットを支持する
ことができる。
【０９９２】Ａ．１８．５．３ 「再整理を伴うＭＰＥ
Ｇ解像度」ＭＰＥＧピクチャ再整理を用いれば、Ｐピク
チャがデコーディングされている間に、最悪の場合のシ
ナリオと遭遇する。この時間の間に、ＤＲＡＭインター
フェース上に３回のロードが行われる：・形態予測・結
果を書き戻す・以前のＰまたはＩピクチャを読み出す。
【０９９３】表１５２からの数字例を用いて、３２ビッ
ト幅のインターフェースが利用できる場合に、これら各
々の仕事のために必要な回数を見い出すことができる。
予測形成には１９０７ｎｓ／ｎが必要である一方、読出
し及び書込みには各々９９１ｎｓが必要であり、全体で
３８８９ｎｓを必要とする。これは時間デコーダが３３
ｍｓ周期の間に８４８５の８×８ブロックを処理できる
ようにする。
【０９９４】従って、７０４×４８０ビデオを処理する
には、（リフレッシュを無視して）利用できるメモリー
帯域幅のほぼ９３％を使用することになる。
【０９９５】Ａ．１８．５．４ 「Ｈ．２６１」Ｈ．２
６１は３０Ｈｚまでのピクチャ率でＣＩＦ（３５２×２
８８）とＱＣＩＦ（１７２×１４４）の２つのピクチャ
フォーマットを支持するだけである。ＣＩＦピクチャは
２３７６の８×８ブロックを包含する。唯一必要なメモ
リーオペレーションは８×８ブロックの配線と、整数精
度動きベクトルでの予測形成である。
【０９９６】８ビット幅のメモリーインターフェースの
ための表１５３からの数字例を用いて、各ブロックに書
き込むために３６５７ｎｓを必要とする一方、１ブロッ
クの予測形成には３９６３ｎｓ／ｎが必要であり、全体
でブロック毎に７６２０ｎｓが必要であることが解る。
１つのＣＩＦピクチャのための処理時間は約１８ｍｓで
あり、３０Ｈｚのビデオを支持するために必要な３３ｍ
ｓよりかなり少なくなっている。
【０９９７】Ａ．１８．５．５ 「ＪＰＥＧ」支持でき
るＪＰＥＧビデオの解像度は発明の空間デコーダもしく
は表示インターフェースの能力により決定される。時間
デコーダはＪＰＥＧ解像度に影響を及ぼさない。
【０９９８】Ａ．１８．６ 「イベント及びエラー」
Ａ．１８．６．１「チップストップ」本発明では、チッ
プアクセスに１を書き込むと、時間デコーダがオペレー
ションを停止して再形成ができるようにすることを求め
る。一度受け入れられると、通常時間デコーダは現在の
ビデオシーケンスのエンドに達するまでオペレーション
を続ける。その後、時間デコーダは停止される。
【０９９９】チップが停止すると、チップ停止イベント
が発生する。ｃｈｉｐ ｓｔｏｐｐｅｄ ｍａｓｋ＝１
であれば、割り込みが発生する。
【１０００】Ａ．１８．６．２ 「カウントエラー」本
発明の時間デコーダは誤差データに対する予測を加える
アダーを具備する。誤差データバイト数と予測データバ
イト数との間に差がある場合、カウントエラーイベント
が発生する。
【１００１】ｃｏｕｎｔ ｅｒｒｏｒ ｍａｓｋ＝１の
場合、割り込みが発生し、予測形成が停止する。
【１００２】ｃｏｕｎｔ ｅｒｒｏｒ ｅｖｅｎｔに１
を書き込むと、イベントをクリアして時間デコーダが進
めるようにする。その後エラーを発生させたＤＡＴＡト
ークンが続く。しかしながら、エラーを発生させたＤＡ
ＴＡトークンは正しい長さ（４６バイト）のものではな
いであろう。これは更なる問題を容易に発生させるであ
ろう。このように、カウントエラーは重大なハードウェ
アエラーが発生した場合にのみ生じるべきである。
【１００３】セクションＡ．１９ 「時間デコーダの出
力への接続」時間デコーダの出力は８ビット幅のデータ
ワードを持つ標準のトークンポートである。インターフ
ェースの電気的行為に関するより詳細な情報については
セクションＡ．４を参照せよ。
【１００４】時間デコーダの出力に存在するトークンは
使用されるコーディングスタンダードに依存し、ＭＰＥ
Ｇの場合には、ピクチャが再整理されるか否かによるで
あろう。本セクションは時間デコーダの出力においてど
のトークンが利用できるか、またその出力を表示するた
めの回路を設計する際にどれが最も有用であるかを特定
する。他のトークンも存在するであろうが、出力を表示
する必要がないので、それらに関してはここでは論じな
い。
【１００５】本セクションは以下の点を重点的に取り上
げて論じる：・シーケンスのスタート及びエンドを如何
にして特定できるか、・ピクチャのスタート及びエンド
を如何にして特定できるか、・ピクチャをいつ表示する
かを如何にして特定するか、・ピクチャデータを表示の
どこに置くべきかを如何にして特定するか。
【１００６】Ａ．１９．１ 「ＪＰＥＧ出力」ＪＰＥＧ
データのデコーディング時に、時間デコーダにより出力
されるトークンシーケンスは、空間デコーダの出力にお
いて見られるものと同一である。ＪＰＥＧは時間デコー
ダによる処理を必要としないことを思いだしてほしい。
しかしながら、時間デコーダは（空間デコーダにおける
ＩＤＣＴの限定された算術精度から生じる）負のバリュ
ーのために、イントラデータトークンを調べ、それらを
０に置き換える。
【１００７】ＪＰＥＧオペレーション中に観察される出
力シーケンスについての詳細な議論はセクションＡ．１
６を参照せよ。
【１００８】Ａ．１９．２ 「Ｈ．２６１出力」Ａ．１
９．２．１ 「セッションのスタートとエンド」Ｈ．２
６１はビデオデータ内のビデオストリームのスタート及
びエンドを合図しない。それにもかかわらず、これはア
プリケーションによって暗示される。例えば、電気通信
が接続されるとシーケンスが始まり、ラインが遮断され
ると終了する。このように、ビデオシンタックスにおい
て最も高いレイヤは「ピクチャレイヤ」である。
【１００９】本発明による空間デコーダのスタートコー
ド検出器は、最初のピクチャスタートの前に、シーケン
ススタートとコーディングスタンダードトークンが自動
的に挿入されるようにする。セクションＡ．１１．７．
３及びＡ．１１．７．４を参照せよ。
【１０１０】Ｈ．２６１セッションの終わりに（例え
ば、ラインが遮断された時に）、ユーザーは符号化デー
タの終了後、フラッシュトークンを挿入しなければなら
ない。これには多くの効果がある（Ａ．３１．１を参
照）：・それは最後のピクチャの終わりを合図するため
に、ピクチャエンドが発せられることを保証する。
【１０１１】・それは符号化データの終わりがデコーダ
を通して押されることを保証する。Ａ．１９．２．２
「ピクチャの取得」各ピクチャはシンタックスレイヤと
称されるエレメントの階層から成る。Ｈ．２６１をデコ
ーディングする時、時間デコーダの出力におけるトーク
ンのシーケンスはこの構造を反映する。
【１０１２】Ａ．１９．２．１ 「ピクチャレイヤ」各
ピクチャの前にピクチャスタートトークンが置かれ、ピ
クチャのすぐ後にピクチャエンドトークンが続く。Ｈ．
２６１は当然ピクチャエンドを含まない。このトークン
は空間デコーダのスタートコード検出器により自動的に
挿入される。ピクチャスタートトークンの後に、時間標
準トークン及びピクチャタイプトークンが続くであろ
う。時間標準トークンは、ピクチャがいつ表示されるべ
きかを指示する１０ビット数を支持し（その内５ＬＳＢ
だけがＨ．２６１において使用される）。Ｈ．２６１エ
ンコーダは（低いデータ率を達成するために）シーケン
スからピクチャを省略することができるので、この点は
表示システムによって研究されるべきである。ピクチャ
の省略は、連続するピクチャ間の１つ以上の分だけ増加
する時間基準によって検出され得る。
【１０１３】次に、ピクチャタイプトークンはピクチャ
フォーマットに関する情報を有する。表示システムはこ
の情報を調べ、ＣＩＦもしくはＱＣＩＦピクチャがデコ
ーディングされているか否かを検出することができる。
しかしながら、ハフマンデコーダ内のレジスタを調べる
ことにより、ピクチャフォーマットに関する情報も利用
できる。＜Ｘｒｅｆ：ハフマンデコーダセクション＞
Ａ．１９．２．２．２ 「ブロックレイヤのグループ」
各Ｈ．２６１ピクチャは多数の「ブロックグループ」に
より構成される。その各々の前に、（Ｈ．２６１のグル
ープＮｏ．とグループスタートコードから引き出され
た）スライススタートトークンが置かれる。このトーク
ンは表示のどこにブロックのグループを置くべきかを指
示する８ビット値を所有している。これはデータエラー
の後デコーダが再び同時性を持つ機会を提供する。更
に、それは、ピクチャを描写するために付加的な情報を
必要としないピクチャエリアがあれば、ブロックを飛び
越す機構をエンコーダに提供する。空間デコーダ及び時
間デコーダは各ピクチャが正しい数のブロックを含み、
それらのブロックが正しい位置にあることを確実にする
ため、既にこの情報を使用しているので、スライススタ
ートが時間デコーダの出力に達する時までに、その情報
は効果的に冗長となっている。こうして、ピクチャのス
タート以来出力されてきたブロック数を数えることによ
り、時間デコーダにより出力されるデータブロックをど
こに置くべきかを計算することが可能となる。
【１０１４】スライススタートにより支持される数は、
Ｈ．２６１のブロック数のグループより１つ少ない数で
ある（詳細な情報についてはＨ．２６１基準を参照せ
よ）。図１０３はＣＩＦ及びＱＣＩＦピクチャ内のＨ．
２６１ブロックグループの位置付けを示している。
【１０１５】注：本発明においては、図示したブロック
ナンバリングはスライススタートにより支持されるもの
と同じである。これはこれらのグループをナンバリング
するためのＨ．２６１規定とは異なる。
【１０１６】（各ブロックグループのスタートを示す）
スライススタートと最初のマクロブロックとの間に、他
のトークンがあってもよい。それらはピクチャデータを
表示する必要がないので、無視できる。
【１０１７】Ａ．１９．２．２．３ 「マクロブロック
レイヤ」ブロックの各グループ内のマクロブロックのシ
ーケンスはＨ．２６１により限定される。各マクロブロ
ックの位置を説明する特別なトークン情報はない。ユー
ザーは各情報をどこに表示するかを決定するためにマク
ロブロックシーケンスを通して数えなければならない。
【１０１８】図１０５はマクロブロックがブロックの各
グループに配置されるシーケンスを示している。
【１０１９】各マクロブロックは６個のデータトークン
を包含する。６個の各グループに含まれるデータトーク
ンのシーケンスはＨ．２６１のマクロブロック構造によ
り限定される。各データトークンは１つの色成分の８×
８ピクセルエリアのために正確に６４データバイトを含
むべきである。色成分はデータトークン内の２ビットの
数の中に含まれる（セクションＡ．３．５．１参照）。
しかしながら、Ｈ．２６１内の色成分のシーケンスは限
定される。
【１０２０】データトークンの各グループの前には、動
きベクトル、量子化器スケール係数等に関する情報を伝
達する多くのトークンが置かれる。これらのトークンは
ピクチャが表示されるようにする必要がないので、無視
することができる。
【１０２１】各データトークンは８×８の１つの色成分
のために６４データバイトを包含する。これらはラスタ
状態である。
【１０２２】Ａ．１９．３ 「ＭＰＥＧ出力」ＭＰＥＧ
はそのシンタックスの中に多くのレイヤを含む。これら
はビデオシーケンスやピクチャグループ等の概念を具体
化する。
【１０２３】Ａ．１９．３．１ 「ＭＰＥＧシーケンス
レイヤ」シーケンスは多重エントリポイント（シーケン
ススタート）を持つことができるが、１つだけの出口ポ
イント（シーケンス・エンド）を持つべきである。ＭＰ
ＥＧシーケンスヘッダコードが解読される時、空間デコ
ーダはコーディングスタンダードトークン及びそれに続
くシーケンススタートトークンを生じさせる。
【１０２４】シーケンススタートの後、ビデオフォーマ
ット等を記述するシーケンスヘッダ情報の多くのトーク
ンがあるであろう。シーケンスヘッダにおいて合図され
る情報については草案のＭＰＥＧスタンダードを参照
し、このデータが如何にしてトークンに変換されるかに
関する情報については表３〜表１１を参照せよ。ビデオ
フォーマットを記述するこの情報は、ハフマンデコーダ
内のレジスタにおいても利用できる。
【１０２５】このシーケンスヘッダ情報はＭＰＥＧシー
ケンス内において、もしそのシーケンスが数個のエント
リポイントを持っていれば、数回発生するかもしれな
い。
【１０２６】Ａ．１９．３．２ 「ピクチャレイヤグル
ープ」ピクチャのＭＰＥＧグループはシーケンススター
ト時点で提供されるものに、異なるタイプの「エント
リ」ポイントを提供する。シーケンスヘッダはピクチャ
／ビデオフォーマットに関する情報を提供する。従っ
て、デコーダがシーケンスにおいて使用されるビデオフ
ォーマットの知識を持たない場合、シーケンススタート
で開始しなければならない。しかしながら、一度ビデオ
フォーマットがデコーダの中に構成されると、どのグル
ープのピクチャの位置であってもデコーディングを開始
することができるようにするべきである。
【１０２７】ＭＰＥＧはグループ内のピクチャ数を制限
しない。しかしながら、多くのアプリケーションにおい
て、１つのグループは、ランダムアクセスの合理的な粒
子を提供するときに、約０．５秒に相当する。
【１０２８】ピクチャグループのスタートはグループス
タートトークンにより指示される。グループスタートの
後で提供されるヘッダ情報は２つの有益なトークン：Ｔ
ＩＭＥ ＣＯＤＥ及びＢＲＯＫＥＮ ＣＬＯＳＥＤを含
む。
【１０２９】ＴＩＭＥ ＣＯＤＥはＳＭＰＴＥタイムコ
ード情報のサブセットを所有する。これはビデオデコー
ダを他の信号に同期させる際に有用であるかもしれな
い。ＢＲＯＫＥＮ ＣＬＯＳＥＤはＭＰＥＧのｃｌｏｓ
ｅｄ ｇａｐとｂｒｏｋｅｎｌｉｎｋビットを所有す
る。ランダムアクセスの含意及び編集されたビデオシー
ケンスのデコーディングに関しては、セクションＡ．１
９．３．８を参照せよ。Ａ．１９．３．３ ピクチャレ
イヤ新しいピクチャのスタートはピクチャスタートトー
クンにより指示される。このトークンの後には、時間標
準トークン及びピクチャタイプトークンがある。時間デ
コーダがピクチャ再整理を提供するように構成されない
場合、一時的な基準情報が有用であるかもしれない。ピ
クチャタイプの情報は、表示システムが特にオープンＧ
ＯＰのスタートでＢピクチャを処理したい場合に有用で
あるかもしれない（セクション Ａ．１９．３．８参
照）。
【１０３０】各ピクチャは多くのスライスで構成され
る。
【１０３１】Ａ．１９．３．４ 「スライスレイヤ」セ
クションＡ．１９．２．２．２はＨ．２６１において使
用されるブロックグループについて論じている。ＭＰＥ
Ｇにおけるスライスは同様の機能を果たす。しかしなが
ら、スライス構造は基準によって固定されない。スライ
ススタートトークンが所有する８ビット値は、ＭＰＥＧ
が伝達する「スライス垂直位置」より１つ少ない値であ
る。スライスレイヤの説明に関しては、ＭＰＥＧスタン
ダード草案を参照せよ。
【１０３２】空間デコーダ及び時間デコーダは各ピクチ
ャが正しい数のブロックを正しい位置に含んでいること
を確実にするため、既にこの情報を使用しているので、
スライススタートが時間デコーダの出力に達する時まで
に、その情報は効果的に冗長となっている。こうして、
ピクチャのスタート以来出力されてきたブロック数を数
えることにより、時間デコーダにより出力されるデータ
ブロックをどこに置くべきかを計算することが可能とな
る。
【１０３３】ＭＰＥＧピクチャ再整理を使用する効果に
関する議論については、セクションＡ．１９．３．７を
参照せよ。
【１０３４】Ａ．１９．３．５ 「マクロブロックレイ
ヤ」各マクロブロックは６ブロックを含む。これらは
（ＭＰＥＧ規約の草案により明記されるように）ラスタ
状態で時間デコーダの出力に現れる。
【１０３５】Ａ．１９．３．６ 「ブロックレイヤ」各
マクロブロックは６個のデータトークンを包含する。６
個の各グループに含まれるデータトークンのシーケンス
はＭＰＥＧ規約草案（これはＨ．２６１のマクロブロッ
ク構造と同じである）により限定される。各データトー
クンは１つの色成分の８×８ピクセルエリアのために正
確に６４データバイトを含むべきである。色成分はデー
タトークン内の２ビットの数の中に含まれる（Ａ．３．
５．１参照）。しかしながら、ＭＰＥＧ内の色成分のシ
ーケンスは限定される。
【１０３６】データトークンの各グループの前には、動
きベクトル、量子化器スケール係数等に関する情報を伝
達する多くのトークンが置かれる。これらのトークンは
ピクチャが表示されるようにする必要がないので、無視
することができる。
【１０３７】Ａ．１９．３．７ 「ＭＰＥＧピクチャ再
整理の効果」Ａ．１８．３．５において説明したよう
に、時間デコーダはＭＰＥＧピクチャ再整理を提供する
（ＭＰＥＧ ｒｅｏｒｄｅｒｉｎｇ＝１）ように構成す
ることができる。データストリームにおける次のＰ／Ｉ
ピクチャが時間デコーダによりデコーディングがスター
トされるまで、Ｐ及びＩピクチャの出力は遅らされる。
時間デコーダの出力時に、新たにデコーディングされた
Ｐ／Ｉピクチャのデータトークンは、旧Ｐ／Ｉピクチャ
からのデータトークンで置き換えられる。
【１０３８】Ｐ／Ｉピクチャを再整理する時、ピクチャ
がオフチップピクチャバッファに書き込まれるにつれ
て、ピクチャのピクチャスタート、時間標準、及びピク
チャタイプのトークンが一時的にオンチップに記憶され
る。ピクチャが表示のために読み出されると、これらの
記憶されたトークンが検索される。従って、再整理され
たＰ／Ｉピクチャはピクチャスタート、時間標準、及び
ピクチャタイプのための正しいバリューを持っている。
【１０３９】ピクチャレイヤの下の他の全てのトークン
はリオーダされない。再整理されたＰ／Ｉピクチャが表
示のために読み出されるにつれて、それはたったいまデ
コーディングされたばかりのピクチャの低い方のレベル
の非データトークンを拾い上げる。このように、これら
のサブピクチャレイヤのトークンは無視されるべきであ
る。
【１０４０】Ａ．１９．３．８ 「ランダムアクセス及
び編集済みシーケンス」空間デコーダは編集済みＭＰＥ
Ｇビデオデータ及び、ＭＰＥＧビデオデータへのランダ
ムアクセス後の正しいビデオデコーディングを助ける設
備を提供する。Ａ．１９．３．８．１ 「オープンＧＯ
Ｐ」ピクチャグループ（ＧＯＰ）は前のＧＯＰの中のＰ
ピクチャから予測されるＢピクチャでスタートすること
ができる。これを「オープンＧＯＰ」と呼ぶ。図１１６
はこれを図示している。ピクチャ１７及び１８は第２の
ＧＯＰのスタートにあるＢピクチャである。ＧＯＰが
「開かれる」と、エンコーダはＰピクチャ１６及びＩピ
クチャ１９からの予測を用いて、これら２つのピクチャ
を符号化することができる。あるいはその代わりに、エ
ンコーダはＩピクチャ１９からのみの予測を用いるよう
に制限することができるであろう。この場合、第２のＧ
ＯＰは「閉鎖ＧＯＰ」と呼ばれる。
【１０４１】デコーダが最初のＧＯＰにおいてビデオデ
コーディングをスタートすると、そのＧＯＰは既にＰピ
クチャ１６をデコーディングしているので、そのＧＯＰ
がたとえ開かれていても、第２のＧＯＰに遭遇しても何
の問題も起こらないであろう。しかしながら、デコーダ
がランダムアクセスを行い、第２のＧＯＰにおいてデコ
ーディングをスタートする場合、それらがＰ１６に依存
していれば（つまり、ＧＯＰが開かれていれば）、それ
はＢ１７及びＢ１８をデコーディングできない。
【１０４２】本発明の空間デコーダがリセットに続く最
初のＧＯＰとしてオープンＧＯＰに遭遇するか、あるい
はフラッシュトークンを受け取れば、オープンＧＯＰへ
のランダムアクセスが発生したと仮定される。この場
合、ハフマンデコーダは通常の方法でＢピクチャのため
にデータを消費するであろう。しかしながら、それはＩ
ピクチャから離れた（０、０）動きベクトルで予測され
るＢピクチャを出力するであろう。その結果、（上記の
例における）ピクチャＢ１７及びＢ１８がＩ１９と同一
になるであろう。
【１０４３】この行為はＭＰＥＧのＶＢＶ規則の正しい
維持を確実にする。更に、それはＢピクチャが他のデー
タチャネルにより予期される出力ストリーム内の位置に
おける出力の中に存在することを確実にする。例えば、
ＭＰＥＧシステムレイヤはオーディオデータに関する表
示時間情報をビデオデータに提供する。ビデオ表示時間
のスタンプはＧＯＰにおける最初の表示ピクチャ、つま
り時間基準０のピクチャを指示する。上記の例では、第
２のＧＯＰに対するランダムアクセスの後、最初に表示
されるピクチャはＢ１７である。
【１０４４】ブロークン・クローズドトークンはＭＰＥ
Ｇ ｃｌｏｓｅｄｇｏｐビットを所有する。従って、時
間デコーダの出力において、Ｂピクチャの出力が本物で
あるか、あるいは「代用品」が空間デコーダによって導
入されていたか否かを判断することが可能である。ある
アプリケーションはこれらの「代用品」のピクチャが存
在する時、特別な処置を講ずることを希望するかもしれ
ない。
【１０４５】Ａ．１９．３．８．２ 編集済みビデオア
プリケーションがＭＰＥＧビデオシーケンスを編集する
場合、それは２つのＧＯＰ間の関係を破壊するかもしれ
ない。編集後のＧＯＰがオープンＧＯＰであれば、それ
はＧＯＰの始まりにおいてＢピクチャを正しくデコーデ
ィングすることはもはやできないであろう。ＭＰＥＧデ
ータを編集するアプリケーションは、編集後のＧＯＰに
おいてｂｒｏｋｅｎ ｌｉｎｋビットを設定し、デコー
ダにこれらのＢピクチャをデコーディングできないこと
を指示することができる。
【１０４６】空間デコーダが破壊されたリンクを持つＧ
ＯＰに遭遇した場合、ハフマンデコーダは通常の方法で
Ｂピクチャのためにデータをデコーディングするであろ
う。しかしながら、それはＩピクチャから離れた（０、
０）動きベクトルで予測されたＢピクチャを出力するで
あろう。その結果、（上記の例における）ピクチャＢ１
７及びＢ１８はＩ１９と同一になるであろう。
【１０４７】ブロークン・クローズドトークンはＭＰＥ
Ｇのｂｒｏｋｅｎｌｉｎｋビットを所有する。従って、
時間デコーダの出力において、Ｂピクチャの出力が本物
であるか、あるいは空間デコーダによって導入されてい
た「代用品」であるか否かを判断することが可能であ
る。あるアプリケーションはこれらの「代用品」のピク
チャが存在する時、特別な処置を講ずることを希望する
かもしれない。セクションＡ．２０ 「後書込みＤＲＡ
Ｍインターフェース」インターフェースは２つの方法で
構成できる：インターフェースの詳細なタイミングは種
々の異なるＤＲＡＭタイプを収容するように構成するこ
とができる。
【１０４８】ＤＲＡＭインターフェースの「幅」は費用
／性能のトレードオフを提供するように構成することが
できる。
【１０４９】
【表１５４】
【１０５０】
【表１５５】
【１０５１】
【表１５６】
【１０５２】
【表１５７】
【１０５３】
【表１５８】
【１０５４】
【表１５９】 Ａ．２０．１ 「インターフェースタイミング(tick)」
本発明では、ＤＲＡＭインターフェースタイミングは装
置の入力クロック率の４倍で動くクロック（ｄｅｃｏｄ
ｅｒ ｃｌｏｃｋ）から引き出される。このクロックは
オンチップＰＬＬによって作られる。
【１０５５】簡潔のために、この高速クロックの周期を
ティックと称する。
【１０５６】Ａ．２０．２ 「インターフェースオペレ
ーション」」インターフェースはＤＲＡＭの高速ページ
モードを使用する。３つの異なるタイプのアクセスが支
持される：・読出し・書込み・リフレッシュ 各々の読出しもしくは書込みアクセスは１つのＤＲＡＭ
ページアドレスにおいて１〜６４バイトのバーストを伝
送する。読出し及び書込み伝送は１つのアクセスにおい
て混合されない。各々の連続アクセスは新しいＤＲＡＭ
ページへのランダムアクセスとして処理される。
【１０５７】Ａ．２０．３ 「アクセス構造」各アクセ
スは２つの部分で構成される：・アクセススタート・デ
ータ伝送 各アクセスはアクセススタートによって開始され、その
後１つかそれ以上のデータ伝送サイクルが続く。アクセ
ススタート及びデータ伝送サイクル両方の読出し、書込
み及びリフレッシュの変形がある。
【１０５８】１アクセスにおける最後のデータ伝送の終
わりに、インターフェースはディフォルト状態になり、
新しいアクセスがスタートする準備ができるまでこの状
態のままである。最後のアクセスが完了した時、新しい
アクセスのスタート準備ができると、その新しいアクセ
スは直ちにスタートする。
【１０５９】Ａ．２０．３．１ 「アクセススタート」
アクセススタートは読出しまたは書込み伝送用にページ
アドレスを提供し、幾つかの初期信号状態を設定する。
３つの異なるアクセススタートがある：・リード・スタ
ート・ライト・スタート・リフレッシュ・スタート 各々の場合において、／ＲＡＳ／のタイミング及びロー
アドレスはレジスタＲＡＳ ｆａｌｌｉｎｇとｐａｇｅ
ｓｔａｒｔ ｌｅｎｇｔｈによって制御される。／Ｏ
Ｅ／及びＤＲＡＭ ｄａｔａ［３１：０］の状態は、以
前のデータ伝送の終了時から／ＲＡＳ／になるまで保持
される。３つの異なるタイプのアクセススタートは、／
ＲＡＳ／になる時に／ＯＥ／及びＤＲＡＭ ｄａｔａ
［３１：０］を駆動させる方法が異なるだけである。図
１１８を参照せよ。
【１０６０】
【表１６０】 Ａ．２０．３．２ 「データ伝送」データ伝送サイクル
には３つの異なるタイプがある：・高速ページリードサ
イクル・高速ページ遅延書込サイクル・リフレッシュサ
イクル リフレッシュスタートの次には１つのリフレッシュサイ
クルだけが続く。リード（またはライト）スタートの次
には、１つかそれ以上の高速ページリード（またはライ
ト）サイクルが続く。
【１０６１】リードサイクルスタートにおいて、ＣＡＳ
がハイとされ、新しいカラムアドレスが駆動される。
【１０６２】遅延書込サイクルが使用される。／ＷＥ／
は／ＣＡＳ／の後１ティックだけローとされる。出力デ
ータはアドレスの後１ティック駆動される。
【１０６３】／ＲＡＳ／の前の／ＣＡＳ／として、リフ
レッシュサイクルがリフレッシュサイクルスタートによ
り始められ、リフレッシュサイクル中は如何なるインタ
ーフェース信号活動もない。リフレッシュサイクルの目
的はＤＲＡＭが必要とする最低の／ＲＡＳ／低周期を満
たすことである。
【１０６４】Ａ．２０．３．３ 「インターフェースデ
ィフォルト状態」インターフェース信号はアクセスの終
了時にディフォルト状態に入る：・／ＲＡＳ／、／ＣＡ
Ｓ／、及び／ＷＥ／は高い・データ及び／ＯＥ／はそれ
以前の状態のままである・ａｄｄｒは安定したままであ
る Ａ．２０．４ 「データバス幅」２ビットのレジスタＤ
ＲＡＭ ｄａｔａ ｗｉｄｔｈはＤＲＡＭインターフェ
ースのデータ通路の幅が構成されるようにする。これは
小さなピクチャフォーマットで作業をする時、ＤＲＡＭ
費用を最小にする。
【１０６５】
【表１６１】 Ａ．２０．５ 「アドレスビット」オンチップの２４ビ
ットのアドレスが作られる。このアドレスがロー及びカ
ラムアドレスを形成するためどのように使用されるか
は、データバス幅及びローアドレスのために選択される
ビット数により異なる。ある構成では内部のアドレスビ
ットの総ての使用を許さない（従って、「隠れビット」
が作られる）。
【１０６６】ローアドレスはアドレスの中間部分から引
き出される。これはＤＲＡＭが自然にリフレッシュされ
る率を最大にする。
【１０６７】Ａ．２０．５．１ 「低オーダーのカラム
アドレスビット」６４バイトまでの高速ページモード伝
送用のアドレスを提供するために、最も重要でない４〜
６ビットのカラムアドレスが使用される。これらの伝送
を制御するために必要なアドレスビット数はデータバス
の幅により異なる。（Ａ．２０．４を参照）Ａ．２０．
５．２ 「ローアドレスビット」ローアドレスを提供す
るため２４ビットの内部アドレスの中間セクションから
取られるビット数は、レジスタｒｏｗ ａｄｄｒｅｓｓ
ｂｉｔｓによって形成される。
【１０６８】
【表１６２】 使用されるローアドレスの幅は使用されるＤＲＡＭのタ
イプ、及びローアドレスのＭＳＢがＤＲＡＭの多重バン
クにアクセスするためのデコーディングされたオフチッ
プであるか否かにより異なる。
【１０６９】注：ローアドレスは内部アドレスの中間か
ら引き出される。ローアドレスのあるビットがＤＲＡＭ
バンクを選択するためにデコーディングされる場合、こ
れらの「バンクセレクトビット」の全ての可能なバリュ
ーがＤＲＡＭバンクを選択しなければならない。そうで
なければ、アドレス空間に空孔が残されることになる。
【１０７０】
【表１６３】 Ａ．２０．６ 「ＤＲＡＭインターフェース可能化(ena
ble)」ＤＲＡＭインターフェース上の全ての出力信号を
高インピーダンスにするには２通りの方法がある。ＤＲ
ＡＭ ｅｎａｂｌｅレジスタ及びＤＲＡＭ ｅｎａｂｌ
ｅ信号である。レジスタ及び信号共ＤＲＡＭインターフ
ェースが操作するためロジック１でなければならない。
いずれかが低ければ、インターフェースが高インピーダ
ンスにされ、インターフェースを介してのデータ伝送が
停止される。
【１０７１】ＤＲＡＭインターフェースを高インピーダ
ンスにもっていく能力は、空間デコーダ（もしくは時間
デコーダ）が使用されていない時に、他の装置が空間デ
コーダ（もしくは時間デコーダ）によって制御されるＤ
ＲＡＭをテストまたは使用できるようにするために提供
され、他の装置が通常のオペレーション中にメモリーを
共有できるようにするためではない。
【１０７２】Ａ．２０．７ 「リフレッシュ」レジスタ
ｎｏ ｒｅｆｒｅｓｈに書き込むことにより不能化され
ない限り、ＤＲＡＭインターフェースはレジスタｒｅｆ
ｒｅｓｈ ｉｎｔｅｒｖａｌにより決定される間隔で、
／ＲＡＳ／リフレッシュサイクルの前の／ＣＡＳ／を使
用して、ＤＲＡＭを自動的にレフレッシュする。
【１０７３】ｒｅｆｒｅｓｈ ｉｎｔｅｒｖａｌのバリ
ューは１６ｄｅｃｏｄｅｒ ｃｌｏｃｋサイクルの期間
におけるリフレッシュサイクル間の間隔を指定する。１
〜２５５の範囲のバリューを選択することができる。バ
リュー０はリセット後自動的にロードされ、（一度イネ
ーブルとされると）有効なリフレッシュ間隔が形成され
るまで、ＤＲＡＭインターフェースが連続してリフレッ
シュサイクルを実行するように強制する。ｒｅｆｒｅｓ
ｈ ｉｎｔｅｒｖａｌが各リセット後一度だけ形成され
るようにすることが薦められる。
【１０７４】Ａ．２０．８ 「信号強度」ＤＲＡＭイン
ターフェースの出力の駆動力は３ビットレジスタ／ＣＡ
Ｓ／ ｓｔｒｅｎｇｔｈ、／ＲＡＳ／ ｓｔｒｅｎｇｔ
ｈ、ａｄｄｒ ｓｔｒｅｎｇｔｈを用いて、ユーザーに
より形成される。この３ビットバリューのＭＳＢは高速
もしくは低速のエッジ率のいずれかを選択する。２つの
重要性の低いビットが異なるロードキャパシタンスのた
めの出力を形成する。
【１０７５】リセット後のディフォルト強度は６であ
り、１２ｐＦでロードされる場合、ＧＮＤとＶDD間の駆
動信号に対しておよそ１０ｎｓを取る出力を形成する。
【１０７６】
【表１６４】 およそ駆動中のロードのために出力が形成される時、そ
れは表１６８〜表１６９に明記されるＡＣ電気特性を満
たすであろう。適切に形成された場合、各出力はその負
荷にほぼ適合し、従って最小のオーバーシュートが信号
遷移後に発生するであろう。
【１０７７】Ａ．２０．９ 「リセット後」リセット
後、ＤＲＡＭインターフェース形成レジスタは全てそれ
らのディフォルトバリューにリセットされる。これらの
ディフォルト構成の内最も重要なものを以下に記す：・
ＤＲＡＭインターフェースが不能化(disable)され、高
インピーダンスに行くことが許される。
【１０７８】・リフレッシュ間隔が特別なバリュー０に
形成され、それはインターフェースが再可能化された
後、連続的なリフレッシュサイクルの実行を意味する。
【１０７９】・ＤＲＡＭインターフェースはその最低速
の形成に設定される。
【１０８０】ほとんどのＤＲＡＭは電力が最初に印加さ
れ、その後通常オペレーションが可能となる前に多数の
リフレッシュサイクルが続いた後、１００μｓ〜５００
μｓ間の「休止」を要求する。
【１０８１】リセット後直ちに、ＤＲＡＭインターフェ
ースはＤＲＡＭｅｎａｂｌｅ信号及びＤＲＡＭ ｅｎａ
ｂｌｅレジスタの両方が設定されるまで不活性化され
る。これらが設定された時、ＤＲＡＭインターフェース
はＤＲＡＭインターフェースが形成されるまで、（使用
されるクロック周波数に応じて、ほぼ４００ｎｓ毎に）
リフレッシュサイクルを実行するであろう。
【１０８２】ユーザーには、ｐｏｗｅｒ ｕｐ後の、ま
た必要な数のリフレッシュサイクルがデータ伝送を試み
る前に発生したことを確かめるため、ＤＲＡＭインター
フェースを可能化した後充分な時間があるように、ＤＲ
ＡＭの「休止」を確実にするための責任がある。
【１０８３】リセットを宣言する間は、ＤＲＡＭインタ
ーフェースはＤＲＡＭをリフレッシュすることができな
い。しかしながら、デコーダチップが要求するリセット
タイムは、それらをリセットでき、その後ＤＲＡＭの内
容が崩壊する前にＤＲＡＭインターフェースを再可能化
することができる程度に充分短くなっている。これはデ
バッギング中に必要とされるかもしれない。
【１０８４】
【表１６５】
【１０８５】
【表１６６】
【１０８６】
【表１６７】 Ａ．２０．１０．１ 「ＡＣ特性」
【１０８７】
【表１６８】
【１０８８】
【表１６９】 セクションＢ．１ 「スタートコード検出器」Ｂ．１．
１ 「展望」図１８において前述したように、スタート
コード検出器（ＳＣＤ）は空間デコーダ上の最初のブロ
ックである。その基本的な目的は入力データストリーム
の中でＭＰＥＧ、ＪＰＥＧ及びＨ．２６１のスタートコ
ードを検出し、それらを関連トークンと置き換えること
である。それは更にマイクロプロセッサインターフェー
スを介して入力データストリームへのユーザーアクセス
を可能にし、トークンデータストリームの予備フォーマ
ッティング及び「整頓」を遂行する。ＳＣＤは生のバイ
トデータもしくはトークンフォーマットに既に組み立て
られたデータのいずれかを受け取ることができることを
思いだしてほしい。
【１０８９】典型的に、スタートコードはＭＰＥＧ、
Ｈ．２６１、及びＪＰＥＧに対して、各々２４、１６及
び８ビットである。スタートコード検出器はマイクロプ
ロセッサインターフェース（ｕｐｉ）もしくはトークン
／バイトポートのいずれかからバイトで入力データを受
け取り、それを３つのシフトレジスタを通して移動させ
る。第１のレジスタは８ビットの並直列アウトであり、
第２のレジスタはプログラム可能な長さ（１６もしくは
２４ビット）で、スタートコードが検出される場所であ
り、第３のレジスタは１５ビット幅で、データを１５ビ
ットのトークンに再フォーマッティングするために使用
される。更に、第２及び第３のＳＲと並列に動く２つの
「タグ」シフトレジスタ（ＳＲ）がある。これらはデー
タＳＲ内で連合するビットが良いか悪いかを指示するた
めのタグを含む。データトークンの一部ではなくＳＣＤ
により認識されない入力バイトが、シフトレジスタをバ
イパスできるようにし、３つの全てのシフトレジスタが
フラッシュされ（空になり）、内容が首尾良く出力され
た時に、出力される。認識された非データトークンはＳ
ＣＤ、スプリングトラップ、セットフラグを形成するた
めに使用される。更にそれらはシフトレジスタをバイパ
スし、変更されずに出力される。
【１０９０】Ｂ．１．２ 「主ブロック」スタートコー
ド検出器のためのハードウェアは１０個のステートマシ
ーンで構成される。
【１０９１】Ｂ．１．２．１ 「入力回路（ｓｃｄｉｐ
ｃ．ｓｃｈ．ｉｐｌｍ．Ｍ)」入力回路は３つのオペレ
ーションモード：トークン、バイト及びマイクロプロセ
ッサインターフェースを持つ。これらのモードはデータ
が生のバイトストリーム（であるが２線式インターフェ
ースを使用する）ものとして、トークンストリームとし
て、あるいはｕｐｉを介したユーザーによって入力され
るようにする。全ての場合に、入力回路は適切な場合に
データトークンヘッダを発生させることにより、常に正
しいデータトークンを出力する。ｕｐｉモードへの／か
らの遷移はシステムクロックに同期化され、ｕｐｉはア
クセスを得る前のデータストリームにおける安全ポイン
トまで待たされる。バイトモードピンは入力回路がトー
クンモードであるか、もしくはバイトモードであるかを
決定する。更に、どの基準が解読されているかに関する
システムに対する初期通知（従ってコーディングスタン
ダードトークンが発せられる）が３モードのいずれかに
おいて行われ得る。Ｂ．１．２．２ 「トークンデコー
ダ（ｓｃｄｉｐｎｅｗ．ｓｃｈ、ｓｃｄｉｐｎｅｍ．
Ｍ）」このブロックは入力トークンをデコーディング
し、他のブロックにコマンドを発する。
【１０９２】
【表１７０】 注：コーディングスタンダードにおける変化はＳＲがフ
ラッシュされた後、二線インターフェースを介して全て
のブロックに送られる。これは１つのデータストリーム
から別のデータストリームまでの変化がＳＣＤ中ずっと
正しいポイントで発生することを確実にする。この原則
はコーディングスタンダードにおける変化が新しいスト
リームの前に全チップを通して流れることができるよう
に、表示中ずっと適用される。
【１０９３】Ｂ．１．２．３ 「ＪＰＥＧ（ｓｃｄｊｐ
ｅｇ．ｓｃｈ、ｓｃｄｊｐｅｇｍ．Ｍ）」ＪＰＥＧにお
けるスタートコード（マーカー）は充分異なっており、
ＪＰＥＧは全て自身に対するステートマシーンを持って
いる。本発明において、このブロックがＪＰＥＧマーカ
ー検出、長さのカウント／チェック、及びデータの除去
の全てを処理する。検出されたＪＰＥＧマーカーはスタ
ートコード（ｖ ｎｏｔｔを持つ、後述のテキスト参
照）としてフラグ表示され、ｓｃｄｉｐｎｅｗからのコ
マンドはオーバーライドされ、バイパスするように強い
られる。オペレーションはコードで最も良く説明され
る。 ｓｗｉｔｃｈ（ｓｔａｔｅ） ｛ ｃａｓｅ（ＬＯＯＫＩＮＧ）： ｉｆ（ｉｎｐｕｔ＝０ｘｆｆ） ｛ ｓｔａｔｅ＝ＧＥＴＶＡＬＵＥ；／*Ｆｏｕｎｄ ａ ｍａｒｋｅｒ*／ ｒｅｍｏｖｅ；／*Ｍａｒｋｅｒ ｇｅｔｓ ｒｅｍｏｖｅｄ*／ ｝ ｓｔａｔｅ＝ＬＯＯＫＩＮＧ； ｂｒｅａｋ； ｃａｓｅ（ＧＥＴＶＡＬＵＥ）； ｉｆ（ｉｎｐｕｔ＝０ｘｆｆ） ｛ ｓｔａｔｅ＝ＧＥＴＶＡＬＵＥ；／*Ｏｖｅｒｌａｐｐｉｎｇ ｍａｒｋｅｒｓ*／ ｒｅｍｏｖｅ； ｝ ｅｌｓｅ ｉｆ（ｉｎｐｕｔ＝０ｘ０−０） ｛ ｓｔａｔｅ＝ＬＯＯＫＩＮＧ；／*Ｗａｓｎ’ｔ ａ ｍａｒｋｅｒ／ ｉｎｓｅｒｔ（０×ｆｆ）；／Ｐｕｔ ｔｈｅ ０×ｆｆ ｂａｃｋ／ ｝ ｅｌｓｅ ｛ ｃｏｍｍａｎｄ＝ＢＹＰＡＳＳ；／ｏｖｅｒｒｉｄｅ ｃｏｍｍａｎｄ／ ｉｆ（ｌｃ）／Ｄｏｓｅ ｔｈｅ ｍａｒｋｅｒ ｈａｖｅ ａ ｌｅｎｇｔｈ ｃｏｕｎｔ／ ｓｔａｔｅ＝ＧＥＴＬＣ０； ｅｌｓｅ ｓｔａｔｅ＝ＬＯＯＫＩＮＧ； ｂｒｅａｋ； ｃａｓｅ（ＧＥＴＬＣ０）： ｌｏａｄｌｃ０；／Ｌｏａｄ ｔｈｅ ｔｏｐ ｌｅｎｇｔｈ ｃｏｕｎｔ ｂｙｔｅ／ ｓｔａｔｅ＝ＧＥＴＬＣ１； ｒｅｍｏｖｅ； ｂｒｅａｋ； ｃａｓｅ（ＧＥＴＬＣ１） ｌｏａｄｌｃ１； ｒｅｍｏｖｅ； ｓｔａｔｅ＝ＤＥＣＬＣ； ｂｒｅａｋ； ｃａｓｅ（ＤＥＣＬＣ）： ｌｃｎｔ＝ｌｃｎｔ−２ ｓｔａｔｅ＝ＣＨＥＣＫＬＣ； ｂｒｅａｋ； ｃａｓｅ（ＣＨＥＣＫＬＣ）： ｉｆ（ｌｃｎｔ＝０） ｓｔａｔｅ＝ＬＯＯＫＩＮＧ；／Ｎｏ ｍｏｒｅ ｔｏ ｄｏ／ ｅｌｓｅ ｉｆ（ｌｃｎｔ＜０） ｓｔａｔｅ＝ＬＯＯＫＩＮＧ；／ｇｅｎｅｒａｔｅ Ｉｌｌｅｇａｌ Ｌｅｎｇｔｈ Ｅｒｒｏｒ／ ｅｌｓｅ ｓｔａｔｅ＝ＣＯＵＮＴ； ｂｒｅａｋ； ｃａｓｅ（ＣＯＵＮＴ）： ｄｅｃｒｅｍｅｎｔ ｌｅｎｇｔｈ ｃｏｕｎｔ ｕｎｔｉｌ１ ｉｆ（ｌｃ＜＝１） ｓｔａｔｅ＝ＬＯＯＫＩＮＧ； ｝ Ｂ．１．２．４ 「入力シフター（ｓｃｉｎｓｈｆｔ．
ｓｃｈ、ｓｃｉｎｓｈｍ．Ｍ）」このブロックの基本オ
ペレーションは全く簡単である。このブロックは入力回
路からデータバイトを取り出し、シフトレジスタにロー
ドし、それをシフトする。しかしながら、それは入力デ
コーダからのコマンドにも従い、バイパスモードへの／
からの遷移を処理する（他のＳＲをフラッシュする）Ｂ
ＹＰＡＳＳコマンドを受け取ると、連合するバイトはシ
フトレジスタにロードされない。その代わりに、「ラビ
ッシュ(rubbish)」（タグ＝１）がシフトされ、他のシ
フトレジスタに保持されているデータを出力させるよう
に強いる。その後、ブロックはこの「ラビッシュ」がト
ークン発生器に現れたことを示す「フラッシュされた」
信号を待つ。入力バイトは次にトークン発生器に直接送
られる。
【１０９４】Ｂ．１．２．５ 「スタートコード検出器
（ｓｃｄｅｔｅｃｔ．ｓｃｈ、ｓｃｄｅｔｍ．Ｍ）」こ
のブロックは１６もしくは２４ビットのスタートコード
検出ロジック及び「有効な内容」検出ロジックにプログ
ラム可能な２つのシフトレジスタを含む。ＭＰＥＧスタ
ートコードは完全な２４ビットを要求するが、Ｈ．２６
１は１６ビットだけを要求する。
【１０９５】本発明では、第１のＳＲがデータ用であ
り、ＳＲには（二線インターフェースの意味で）ギャッ
プもしくは失速はないが、第２のＳＲはデータＳＲ内の
ビットが有効か否かを指示するタグを有するが、それら
が包含するビットはフラッシュされる一方、無効（ラビ
ッシュ）であってもよい。スタートコードが検出される
と、タグシフトレジスタのビットが検出器ＳＲの内容を
無効にするために設定される。
【１０９６】スタートコードはＳＲの内容が全て有効に
ならない限り検出され得ない。非バイト整列スタートコ
ードが検出され、フラグ表示されてもよい。更に、スタ
ートコードが検出されると、重なっているスタートコー
ドが調べ上げられるまで非整列スタートコードは明確に
フラグ表示され得ない。この機能を果たすため、検出さ
れたスタートコード（バイトがそれに続く）の「バリュ
ー」がｓｃｉｎｓｈｉｆｔとｓｃｄｅｔｅｃｔを通して
右に、そしてｓｃｏｓｈｉｆｔシフトされる。別のスタ
ートコードを検出せずにｓｃｏｓｈｉｆｔに達すると、
除去されたのは重なっているスタートコードであり、そ
れは有効なスタートコードとしてフラグ表示される。
【１０９７】Ｂ．１．２．６ 「出力シフター（ｓｃｏ
ｓｈｉｆｔ．ｓｃｈ、ｓｃｏｓｈｍ．Ｍ）」出力シフタ
ーの基本オペレーションはｓｃｄｅｔｅｃｔから直列デ
ータ（及びタグ）を取り出し、それを１５ビットのワー
ドに詰め、出力することである。他の機能は以下の通り
である：Ｂ．１．２．６．１ 「データパディング」出
力は１５ビットワードで構成されるが、入力は任意の数
のビットで構成できる。従って、フラッシュするために
は、最後のワードを１５ビットまでにするためにビット
を追加する必要がある。これら追加ビットはパディング
と呼ばれ、ハフマンブロックによって認識され除去され
ねばならない。パディングは次のように定義される：最
後のデータビットの後、「ゼロ」が挿入され、１５ビッ
トワードを作り上げるために充分な「もの」がそれに続
く。
【１０９８】パディングを含むデータワードはデータト
ークンの終わりであることを指示するために、低拡張ビ
ットで出力される。
【１０９９】Ｂ．１．２．６．２ 「フラッシュの発
生」本発明によれば、「フラッシュ」オペレーションの
発生は、全てのＳＲがフラッシュされる時を検出し、そ
れを入力シフターに合図することを含む。入力シフター
により挿入された「ラビッシュ」が出力シフターのエン
ドに達し、出力シフターがそのパディングを完了する
と、「フラッシュされた」信号が発せられる。この「フ
ラッシュされた」信号は入力シフターがバイパスモード
に入ることが安全である前に、トークン発生器を通過し
なければならない。
【１１００】Ｂ．１．２．６．３ 「有効なスタートコ
ードのフラグ表示」ｓｃｄｅｔｅｃｔがスタートコード
を発見したことを指示すると、パディングが遂行され、
現在のデータが出力される。スタートコードバリュー
（次のバイト）が検出器を通してシフトされ、重なって
いるスタートコードを除去する。別のスタートコードが
検出されずに「バリュー」が出力シフターに達すると、
それは重ねられず、そのバリューはそれがスタートコー
ドバリューであることを示すフラグｖ ｎｏｔ ｔ（ＶａｌｕｅＮｏｔＴｏｋｅｎ）を付けて送
られる。しかしながら、別のスタートコードが（ｓｃｄ
ｅｔｅｃｔにより）検出される一方、出力シフターがそ
のバリューを待っていると、オーバーラッピングエラー
が発せられる。この場合、第１のバリューは捨てられ、
システムは第２のバリューを待つ。このバリューも重ね
ることができ、こうして非重複スタートコードが見つか
るまで同じ手順が繰り返されるようにする。
【１１０１】Ｂ．１．２．６．４ 「スタートコードの
後の整頓(tydingup)」適切なスタートコードを検出し出
力した後、（ラビッシュでない）データが到着し始める
と、新しいデータヘッダが作られる。
【１１０２】Ｂ．１．２．７ 「データストリーム発生
器（ｓｃｔｏｋｒｅｃ．ｓｃｈ、ｓｃｔｏｋｒｅｍ．
Ｍ）」データストリーム発生器は、１つはバイパスされ
たトークンのためのｓｃｉｎｓｈiftから、他の１つは
詰め込まれたデータ及びスタートコードのためのｓｃｏ
ｓｈｉｆｔからの二線インターフェース入力を持つ。２
つのソース間の切り替えは、（いずれかのソースから
の）現在のトークンが（到着した低拡張ビットを）完了
した後にのみ許される。
【１１０３】Ｂ．１．２．８ 「数変換をスタートする
ためのスタートバリュー（ｓｃｄｒｏｍｈｗ．ｓｃｈ、
ｓｃｈｒｏｍ．Ｍ）」スタートバリューをトークンに変
換するプロセスは２段階で行われる。このブロックは５
２０の奇数の位置コードを１６のコーディングスタンダ
ードの独立インデックスに減少させるコーディングスタ
ンダード依存問題点を主に取り扱う。初期に述べたよう
に、（ＪＰＥＧのバリューを含む）スタートバリューは
他の全てのデータからフラグ（ｖａｌｕｅ ｎｏｔ ｔ
ｏｋｅｎ）によって識別される。ｖ ｎｏｔ ｔが高け
れば、このブロックは４または８ビットバリューをコー
ディングスタンダードに応じて、スタンダードから独立
している４ビットのｓｔａｒｔ ｎｕｍｂｅｒに変換
し、未認識のスタートコードをフラグ表示する。スター
ト数は次の通りである：
【１１０４】
【表１７１】
【１１０５】
【表１７２】
【１１０６】
【表１７３】 Ｂ．１．２．９ 「トークン変換に対するスタート数
（ｓｃｏｎｖｅｒｔ．ｓｃｈ、ｓｃｏｎｖｅｒｍ．
Ｍ）」変換の第２段階において上記スタート数（もしく
はインデックス）がトークンに変換される。このブロッ
クは更に拡張及びユーザーデータを適切に捨てるトーク
ン拡張及びサーチモードを処理する。
【１１０７】サーチモードはランダムポイントでデータ
ストリームに入る手段である。サーチモードは８つのバ
リューの１つに設定できる： ０ ： 通常のオペレーション - 次のスタートコー
ドを見つける。
【１１０８】１／２： システムレベルサーチは空間デ
コーダに関しては実施されない。
【１１０９】３ ： シーケンス以上のものを探す ４ ： グループ以上のものを探す ５ ： ピクチャ以上のものを探す ６ ： スライス以上のものを探す ７ ： 次のスタートコードを探す 非ゼロサーチモードは所望のスタートコード（またはシ
ンタックスにおいてより高い）が検出されるまで、デー
タが捨てられるようにする。
【１１１０】このブロックは更にＰＩＣＴＵＲＥ及びＳ
ＬＩＣＥスタートトークンにトークン拡張を加える。
【１１１１】・ピクチャスタートはＰＩＣＴＵＲＥ Ｎ
ＵＭＢＥＲ、ピクチャの４ビットカウントで拡張され
る。
【１１１２】・スライススタートはｓｖｐ（スライス垂
直位置）で拡張される。これはスタートコードマイナス
１（ＭＰＥＧ、Ｈ．２６１）、及びマイナスＯＸＤＯ
（ＪＰＥＧ）の「バリュー」である。
【１１１３】Ｂ．１．２．１０ 「データストリームフ
ォーマッティング（ｓｃｉｎｓｅｒｔ．ｓｃｈ、ｓｃｉ
ｎｓｅｒｘ．Ｍ）」本発明では、データストリームフォ
ーマッティングはピクチャエンド、フラッシュ、コーデ
ィングスタンダード、シーケンススタートのトークンの
条件付き挿入、及びＳＴＯＰ ＡＦＴＥＲ ＰＩＣＴＵＲＥイベントの発生に関する。その機能はソ
フトウェアにおいて最も良く簡略化され説明できる： ｓｗｉｔｃｈ（ｉｎｐｕｔ ｄａｔａ） ｃａｓｅ（ＦＬＵＳＨ） １．ｉｆ（ｉｎ ｐｉｃｔｕｒｅ） ｏｕｔｐｕｔ＝ＰＩＣＴＵＲＥ ＥＮＤ ２．ｏｕｔｐｕｔ＝ＦＬＵＳＨ ３．ｉｆ（ｉｎ ｐｉｃｔｕｒｅ ＆ ｓｔｏｐ ａｆｔｅｒ ｐｉｃｔｕｒｅ） ｓａｐ ｅｒｒｏｒ＝ＨＩＧＨ ｉｎ ｐｉｃｔｕｒｅ＝ＦＡＬＳＥ； ４．ｉｎ ｐｉｃｔｕｒｅ＝ＦＡＬＳＥ； ｂｒｅａｋ ｃａｓｅ（ＳＥＱＵＥＮＣＥ ＳＴＡＲＴ） １．ｉｆ（ｉｎ ｐｉｃｔｕｒｅ） ｏｕｔｐｕｔ＝ＰＩＣＴＵＲＥ ＥＮＤ ２．ｉｆ（ｉｎ ｐｉｃｔｕｒｅ ＆ ｓｔｏｐ ａｆｔｅｒ ｐｉｃｔｕｒｅ） ２ａ．ｏｕｔｐｕｔ＝ＦＬＵＳＨ ２ｂ．ｓａｐ ｅｒｒｏｒ＝ＨＩＧＨ ｉｎ ｐｉｃｔｕｒｅ＝ＦＡＬＳＥ ３．ｏｕｔｐｕｔ＝ＣＯＤＩＮＧ ＳＴＡＮＤＡＲＤ ４．ｏｕｔｐｕｔ＝ｓｔａｎｄａｒｄ ５．ｏｕｔｐｕｔ＝ＳＥＱＵＥＮＣＥ ＳＴＡＲＴ ６．ｉｎ−ｐｉｃｔｕｒｅ＝ＦＡＬＳＥ； ｂｒｅａｋ ｃａｓｅ（ＳＥＱＵＥＮＣＥ ＥＮＤ） ｃａｓｅ（ＧＲＯＵＰ ＳＴＡＲＴ）： １．ｉｆ（ｉｎ ｐｉｃｔｕｒｅ） ｏｕｔｐｕｔ＝ＰＩＣＴＵＲＥ ＥＮＤ ２．ｉｆ（ｉｎ ｐｉｃｔｕｒｅ ＆ ｓｔｏｐ ａｆｔｅｒ ｐｉｃｔｕｒｅ） ２ａ．ｏｕｔｐｕｔ＝ＦＬＵＳＨ ２ｂ．ｓａｐ ｅｒｒｏｒ＝ＨＩＧＨ ｉｎ ｐｉｃｔｕｒｅ＝ＦＡＬＳＥ ３．ｏｕｔｐｕｔ＝ＳＥＱＵＥＮＣＥ ＥＮＤ ｏｒ ＧＲＯＵＰ ＳＴＡＲＴ ４．ｉｎ−ｐｉｃｔｕｒｅ＝ＦＡＬＳＥ； ｂｒｅａｋ ｃａｓｅ（ＰＩＣＴＵＲＥ ＥＮＤ） １．ｏｕｔｐｕｔ＝ＰＩＣＴＵＲＥ ＥＮＤ ２．ｉｆ（ｓｔｏｐ ａｆｔｅｒ ｐｉｃｔｕｒｅ） ２ａ．ｏｕｔｐｕｔ＝ＦＬＵＳＨ ２ｂ．ｓａｐ ｅｒｒｏｒ＝ＨＩＧＨ ３．ｉｎ−ｐｉｃｔｕｒｅ＝ＦＡＬＳＥ ｂｒｅａｋ ｃａｓｅ（ＰＩＣＴＵＲＥ ＳＴＡＲＴ） １．ｉｆ（ｉｎ ｐｉｃｔｕｒｅ） ｏｕｔｐｕｔ＝ＰＩＣＴＵＲＥ ＥＮＤ ２．ｉｆ（ｉｎ ｐｉｃｔｕｒｅ ＆ ｓｔｏｐ ａｆｔｅｒ ｐｉｃｔｕｒｅ） ２ａ．ｏｕｔｐｕｔ＝ＦＬＵＳＨ ２ｂ．ｓａｐ ｅｒｒｏｒ＝ＨＩＧＨ ３．ｉｆ（ｉｎｓｅｒｔ ｓｅｑｕｅｎｃｅ ｓｔａｒｔ） ３ａ．ｏｕｔｐｕｔ＝ＣＯＤＩＮＧ ＳＴＡＲＴ ３ｂ．ｏｕｔｐｕｔ＝ｓｔａｎｄａｒｄ ３ｃ．ｏｕｔｐｕｔ＝ＳＥＱＵＥＮＣＥ ＳＴＡＲＴ ｉｎｓｅｒｔ ｓｅｑｕｅｎｃｅ ｓｔａｒｔ＝ＦＡＬＳＥ ４．ｏｕｔｐｕｔ＝ＰＩＣＴＵＲＥ ＳＴＡＲＴ ｉｎ ｐｉｃｔｕｒｅ＝ＴＲＵＥ ｂｒｅａｋ ｄｅｆａｕｌｔ：Ｊｕｓｔ ｐａｓｓ ｉｔ ｔｈｒｏｕｇｈ セクションＢ．２ 「ハフマンデコーダ及びパーザー(p
arser)」Ｂ．２．１ 「概論」本セクションは本発明に
よるハフマンデコーダ及びパーザー回路について説明す
る。
【１１１４】図１２７はハフマンデコーダ及びパーザー
の高レベルのブロック線図を示す。明瞭さのために、本
線図では多くの信号及びバスを省略しており、特にデー
タが（図示された大きなループ内で）後方に送られる場
所が幾つかある。
【１１１５】本質的に、本発明のハフマンデコーダ及び
パーザーは、プログラム可能ステートマシーンによって
制御される（線図の底部に沿って示される）多くの専用
処理ブロックで構成される。
【１１１６】データは「インシフト」ブロックにより符
号化データバッファから受け取られる。この時点で、本
質的に遭遇するであろう２つのタイプの情報がある：デ
ータトークンが所有する符号化データ、及びスタートコ
ード検出器により各々のトークンと既に置き換えられて
いるスタードコードである。他のトークンと遭遇する可
能性もあるが、（データトークン以外の）全てのトーク
ンは同じ方法で処理される。トークン（スタートコー
ド）は（Ｈ．２６１、ＪＰＥＧもしくはＭＰＥＧにおい
て）多数のデータがこれから符号化されるにつれて、特
別な場合として処理される。
【１１１７】本発明では、データトークンが所有する全
てのデータが直列形態（ビットバイビット）でハフマン
デコーダに伝送される。もちろん、このデータはハフマ
ン符号化されない多くのフィールドを含むが、固定長に
より符号化される。それにもかかわらず、このデータは
ハフマンデコーダに直列に送られる。ハフマン符号化デ
ータの場合、ハフマンデコーダは実際のハフマンコード
がインデックス数で置き換えられるデコーディングの第
１ステージだけを実行する。解読される特別なコード表
にＮディストリクトハフマンコードがある場合、この
「ハフマンインデックス」の範囲は０〜Ｎ−１である。
更に、ハフマンデコーダは”ｎｏ ｏｐ”、つまり「ノ
ーオペレーション」モードを有し、それはハフマンデコ
ーダによる処理なしに、データまたはトークン情報に沿
って次のステージに送られるようにする。
【１１１８】データユニットインデックス部はテーブル
ルックアップオペレーションを実行する比較的簡単な回
路ブロックである。それはハフマンデコーディングプロ
セスの第２ステージからその名前を取り出し、そこでハ
フマンデコーダにおいて得たインデックス数が簡単なテ
ーブルルックアップによって実際の解読データに変換さ
れる。データユニットインデックス部はハフマンデコー
ダと協動して１つの論理ユニットとして作用する。
【１１１９】ＡＬＵが次のブロックであり、解読済みデ
ータに他の変換を加えるために提供される。データユニ
ットインデックス部は比較的任意のマッピングに適して
おり、ＡＬＵは算術がよりふさわしい場所に使用でき
る。ＡＬＵはデコーディングアルゴリスムの様々な部分
を実施するために操作できるレジスタファイルを具備す
る。特に、ベクトル予測及びＤＣ予測を保持するレジス
タががこのブロックに含まれる。ＡＬＵはオペランドセ
レクションロジックを持つ単純なアダーのまわりに基礎
づけられる。更に、それはサイン拡張タイプのオペレー
ション用専用回路を含む。シフトオペレーションが実行
されやすいが、これはシリアル様式で遂行され、バレル
シフタは存在しないであろう。
【１１２０】本発明によるトークンフォーマッティング
部は、ビデオパーザー内の最後のブロックであり、解読
済みデータを残りのデコーダに送ることができるトーク
ンに最終的に組み込む仕事をする。この時点で、この特
定のピクチャ用のデコーダにより使用されるであろう多
くのトークンがある。
【１１２１】８ビット幅であり、２線式インターフェー
スと共に使用されているパーザーステートマシーンは、
他のブロックのオペレーションを調製する仕事をする。
本質的に、それは非常に単純なステートマシーンであ
り、他のブロックに送られる非常に広範囲の「マクロコ
ード」制御ワードを作り出す。図１２７は指令ワードが
ブロックからブロックへとデータの側を通過する。これ
が実情であり、異なるブロック間の伝送が２線式インタ
ーフェースによって制御されることを理解することが重
要である。
【１１２２】本発明では、ビデオパーザー内の各ブロッ
ク間に２線式インターフェースがある。更に、ハフマン
デコーダはシリアル、データと共に、また制御トークン
と共に作動し、インシフタは一度に１ビットずつデータ
を入力する。従って、２つのモードのオペレーションが
ある。データがデータトークンを介してハフマンデコー
ダに入力されると、そのデータは一度に１ビットずつシ
フタを通過する。更に、インシフタとハフマンデコーダ
の間に２線式インターフェースがある。しかしながら、
他のトークンは一度に（シリアルに）１ビットの形態で
シフトされず、むしろトークンのヘッダにおいてシフト
される。データトークンが入力されると、アドレス情報
を含むヘッダが削除され、そのアドレスの次のデータが
一度に１ビットでシフトされる。データトークンではな
い場合、全トークン、ヘッダ及び全てのものが一度に全
てハフマンデコーダに表示される。
【１１２３】本発明では、ビデオパーザー用の２線式イ
ンターフェースは２つの有効なラインを持つ点で異例の
ことであることを理解することが重要である。１つのラ
インはシリアル式に有効で、他方のラインはトークン式
に有効である。更に、両ライントークンが同時に断定す
ることはできないかもしれない。片方のラインが断定さ
れるか、あるいは有効なデータが存在しなければ、２つ
の有効ラインがあってもどちらも断定できないこともあ
り、他の方向には１つだけのアクセプトワイヤがあるこ
とを認識すべきである。しかしながら、これは問題とは
ならない。ハフマンデコーダは現在のシンタックスに基
づいて次に為されるべき必要に応じて、シリアルデータ
もしくはトークン情報のいずれを望んでいるかを知るこ
とができる。従って、有効なアクセプト信号がそれに応
じて設定され、Ａｃｃｅｐｔがハフマンデコーダからイ
ンシフタに送られる。適切なデータもしくはトークンが
存在すれば、インシフタは有効な信号を送る。例えば、
典型的な指令はハフマンコードを解読し、それをデータ
ユニットインデックス部において変換し、その結果をＡ
ＬＵにおいて修正することができ、この結果がトークン
ワードに形成される。これを実施するための全ての情報
を含む１つのマイクロコード指令ワードが作られる。コ
マンドはハフマンデコーダに直接送られ、ハフマンデコ
ーダは完全な記号を解読し終えるまで、「インシフト」
ブロックからデータビットを１つずつ要求する。制御ト
ークンは並列に入力される。これが一度発生すると、解
読されたインデックスバリューは元のマイクロコードワ
ードと共にデータユニットインデックス部に送られる。
ハフマンデコーダはこのオペレーションを実行するため
に数個のサイクルを必要とし、実際、サイクル数は解読
されるデータによって決定される。データユニットイン
デックス部は次にマイクロコード指令ワードにおいて特
定された表を用いて、このバリューをマッピングする。
このバリューは元のマイクロコードワードと共に再び次
のブロック、ＡＬＵに送られる。ＡＬＵが適切なオペレ
ーションを完了する（サイクル数はやはりデータ従属で
あるかもしれない）と、ＡＬＵはトークンワードを形成
する方法を制御するマイクロコードワードと共に、トー
クンフォーマッティングブロックに適切なデータを送
る。
【１１２４】ＡＬＵは多数のステータスワイヤもしくは
パーザーステートマシーンに送り返される「条件コー
ド」を持つ。これはステートマシーンが条件付きジャン
プ指令を実行できるようにする。事実、全ての指令は条
件付きジャンプ指令である：選択できる条件の１つがバ
リュー”Ｆａｌｓｅ”に配線される。この条件を選択す
ることにより、「ノージャンプ」指令を構成することが
できる。
【１１２５】本発明によれば、トークンフォーマッティ
ング部は２つの入力：ＡＬＵからのデータフィールド及
び／もしくはパーザーステートマシーンから入る一定フ
ィールドを持つ。それに加えて、１つのソースからどの
程度のビットを取り、全体で８ビットのために他のソー
スからの残りのビットで満たすべきかをトークンフォー
マッティング部に告げる指令がある。例えば、ＨＯＲＩ
ＺＯＮＴＡＬ ＳＩＺＥはＨＯＲＩＺＯＮＴＡＬ ＳＩ
ＺＥトークンとしてそれを特定する不変のアドレスであ
る８ビットフィールドを持つ。この場合、８ビットは一
定のフィールドから得られ、ＡＬＵから得られるデータ
はない。しかしながら、それがデータトークンであれ
ば、一定のフィールドから６ビットを容易に得られるで
あろうし、低い方の２ビットはＡＬＵからの色成分を示
す。従って、トークンフォーマッティング部はこの情報
を得、それを残りのシステムで使用するためにトークン
の中に置く。上記の例において、各ソースからのビット
数は単に説明目的のためであり、当業者であればいずれ
のソースからのビット数をも変更できることを認識する
であろうということに注目すべきである。
【１１２６】ＡＬＵはピクチャの構造を通してカウント
するために使用されるカウンタバンクを含む。ピクチャ
のディメンションは、レジスタバンクの一部として「マ
イクロプログラマ」に現れるカウンタと連合するレジス
タにプログラムされる。幾つかの条件コードはこのカウ
ンタバンクから出力され、それは「ピクチャ・スター
ト」、「マクロブロック・スタート」等に基づく条件付
きジャンプを可能にする。
【１１２７】注意すべきことは、パーザーステートマシ
ーンも「デマルチプレックスステートマシーン」と称さ
れることである。両用語が本文書において使用される。
【１１２８】入力シフタ本発明では、入力シフタは２つ
のパイプラインステージデータパス“ｈｆｉｄｐ”と制
御Ｚｃｅｌｌｓ“ｈｆｉ”で構成される非常に単純な回
路である。
【１１２９】第１のパイプラインステージでは、トーク
ンデコーディングが起こる。このステージにおいて、デ
ータトークンだけが認識される。データトークンに含ま
れるデータは一度に１ビットだけハフマンデコーダにシ
フトされる。第２のパイプラインステージはシフトレジ
スタである。データトークンのラストワードにおいて、
符号化データバッファを通して任意のビット数を伝達す
ることができるように、特別なコーディングが発生す
る。ラストデータワードにおいて可能な全てのパターン
を以下に記す。
【１１３０】
【表１７４】 シフトレジスタにおいてデータビットが左に１つずつシ
フトされるにつれて、ビットパターン「０に続く全ての
数」が探される（パディング）。これはシフトレジスタ
における残りのビットが有効ではなく、捨てられること
を示す。この動作はデータトークンのラストワードにお
いてのみ発生することに注目。
【１１３１】前述したように、他の全てのトークンはハ
フマンデコーダに並列で送られる。それらは第２のパイ
プラインステージにもロードされるが、シフトは発生し
ない。データヘッダは捨てられ、ハフマンには全く送ら
れないことに注目。２つの「有効な」ワイヤ（ｏｕｔ
ｖａｌｉｄ及びｓｅｒｉａｌ ｖａｌｉｄ）が提供され
る。１つだけが所定の時間に断定され、それはどのタイ
プのデータがその瞬間に表示されるかを指示する。
【１１３２】Ｂ．２．２ 「ハフマンデコーダ」ハフマ
ンデコーダは多数のオペレーションモードを持つ。最も
顕著なものはそれがハフマンコードを解読し、それらを
ハフマンインデックス数に換えることである。それに加
えて、ハフマンデコーダは指令ワードにより決定される
長さの固定長コードを（ビットに）解読することができ
る。ハフマンデコーダは更にインシフトブロックからの
トークンを受け取ることができる。
【１１３３】ハフマンデコーダは非常に小さなステート
マシーンである。これはブロックレベルの情報を解読す
る時に使用される。これはパーザーステートマシーンが
決定をするのに長くかかりすぎるからである（なぜな
ら、それはデータに関する決定をし、新しいコマンドを
出す前に、データユニットインデックス部とＡＬＵを通
ってデータが流れるのを待たなければならないからであ
る）。このステートマシーンが使用される場合、ハフマ
ンデコーダ自体がデータユニットインデックス部とＡＬ
Ｕにコマンドを発する。ハフマンデコーダステートマシ
ーンはマイクロコード指令ビットの全てを制御すること
ができないので、他のブロックに全範囲のコマンドを発
することができない。
【１１３４】Ｂ．２．２．１ 「オペレーションの理
論」ハフマンコードを解読する時、本発明のハフマンデ
コーダは入力コードをハフマンインデックス数に解読す
るために、演算手順を使用する。この数は（Ｎ個のエン
トリを持つコード表に対して）０〜Ｎ−１の間である。
ビットは入力シフタから１つずつ受け取られる。
【１１３５】マシーンのオペレーションを制御するため
に、多くのテーブルが必要である。これらはコード（１
〜１６ビット）において可能な各ビット数のために、そ
の長さのコードがどれ程あるかを明記する。予期される
ように、この情報は典型的に一般的なハフマンコードを
明記するために充分ではない。しかしながら、ＭＰＥ
Ｇ、Ｈ．２６１及びＪＰＥＧにおいて、ハフマンコード
はこの情報だけでハフマンコード表を明記することがで
きるように選択される。これには不運なことに１つだけ
例外がある：ＭＰＥＧにおいても使用されるＨ．２６１
からのＴｃｏｅｆｆｉｃｉｅｎｔテーブルである。これ
は他の場所で説明される付加的なテーブルを必要とする
（例外はスタートコードエミュレーションを避けるため
にＨ．２６１に計画的に導入された）。
【１１３６】このハフマンデコーダが使用するテーブル
はＪＰＥＧに伝達されるものと正確に同一であることを
認識することが重要である。これはハフマンデコーダの
他のデザインが伝達されたものから内部テーブルの作成
を要求したかもしれない一方で、これらのテーブルが直
接使用されることを可能にする。これは変換のために追
加記憶装置及び追加プロセシングを要求したであろう。
ＭＰＥＧ及びＨ．２６１のテーブルは（上述の例外はあ
るが）同じように説明でき、マルチスタンダードデコー
ダは実用的になる。
【１１３７】以下の”Ｃ”フラグメントはデコーディン
グプロセスを説明する： ｉｎｔ ｔｏｔａｌ＝０； ｉｎｔ ｓ＝０； ｉｎｔ ｂｉｔ＝０； ｕｎｓｉｇｎｅｄ ｌｏｎｇ ｃｏｄｅ＝０； ｉｎｔ ｉｎｄｅｘ＝０； ｗｈｉｌｅ（ｉｎｄｅｘ＞＝ｔｏｔａｌ） ｛ ｉｆ（ｂｉｔ＞＝ｍａｘ ｂｉｔｓ） ｆａｌｌ（”ｈｕｆｆ ｄｅｃｏｄｅ： ｒａｎ ｏｆｆ ｅｎｄ ｏｆ ｈｕｆｆ ｔａｂｌｅ＼ｎ”）； ｃｏｄｅ＝（ｃｏｄｅ＜＜１）Ｉｎｅｘｔ ｂｉｔ０； ｉｎｄｅｘ＝ｃｏｄｅ−ｓ＋ｔｏｔａｌ； ｔｏｔａｌ＋＝ｃｏｄｅｓ ｐｅｒ ｂｉｔ［ｂｉｔ］； ｓ＝（ｓ＋ｃｏｄｅｓ ｐｅｒ ｂｉｔ［ｂｉｔ］）＜＜１； ｂｉｔ＋＋； ｝ 一般に、特定の中間バリューはそれらが必要になる前に
クロックフェイズで計算できるという事実に利点がある
が、プロセスはシリコン実装の中に直接マッピングされ
る。
【１１３８】コードフラグメントから解ることは： ＥＱ１． ｔｏｔａｌn+1＝ｔｏｔａｌn＋ｃｐｂn ＥＱ２． ’ｓn+1＝２（’ｓn＋ｃｐｂn） ＥＱ３． ｃｏｄｅn+1＝２ｃｏｄｅn＋ｂｉｔn ＥＱ４． ｉｎｄｅｘn+1＝２ｃｏｄｅn＋ｂｉｔn＋ｔ
ｏｔａｌn−’ｓn 運悪くハードウェアでは、「シフト済み」変数が変数
“Ｓ”の代わりに使用される一連の修正された式を使用
することがより簡単であることが解った。この場合：し
かしながら、ハードウェアでは、「シフト済み」変数が
変数“Ｓ”の代わりに使用される一連の修正された式を
使用することがより簡単であることが解った。この場
合： ＥＱ５． ｓｈｉｆｔｅｄn+1＝２ｓｈｉｆｔｅｄn＋ｃ
ｐｂn 次のことが解る： ＥＱ６． ｉn＝２ｓｈｉｆｔｅｄn 従って、これを式４に再び置き換えると、次の式が作ら
れる： ＥＱ７． ｉｎｄｅｘn+1＝２（ｃｏｄｅn−ｓｈｉｆｔ
ｅｄn）＋ｔｏｔａｌn＋ｂｉｔn 「インデックス」の連続する値を計算することに加え
て、計算がいつ完了するかを知ることが必要である。”
Ｃ”コードフラグメントから： ＥＱ８． ｉｎｄｅｘn+1＜ｔｏｔａｌn+1の時に完了す
ることが解る。
【１１３９】式７と式１から置き換えると、 ＥＱ９． ２（ｃｏｄｅn−ｓｈｉｆｔｅｄn）＋ｂｉｔ
n−ｃｐｂn＜０の時に完了することが解る。
【１１４０】本発明のハードウェア実装において、Ｅ
Ｑ．７及びＥＱ．９における共通の用語、（ｃｏｄｅn
−ｓｈｉｆｔｅｄn）は、これらの式の残りが評価され
て最終結果、及び計算が「完了した」という情報を出す
１フェイズ前に計算される。
【１１４１】警告ワードを１つ。様々な“Ｃ”コード、
特に行動編集済みコードハフマンデコーダ、及びｓｍ４
ｃｏｄｅプロジェクトにおいて、“Ｃ”フラグメントは
ほぼ直接的に使用されるが、変数“Ｓ”は実際上「シフ
ト済み」と称される。このように、「シフト済み」と呼
ばれる２つの異なる変数がある。“Ｃ”コードの１つ
と、ハードウェア実装における他の１つである。これら
２つの変数は２つの要因により異なる。
【１１４２】Ｂ．２．２．１．１ 「データビットの反
転」ハフマンコードを正しく解読するために必要な情報
がもう１つある。これは符号化データの極性である。
Ｈ．２６１とＪＰＥＧは反対の規定を使用することが解
る。これはＨ．２６１のスタートコードはゼロビットで
あるのに対し、ＪＰＥＧのマーカーバイトは１ビットで
あるという事実から生じる。
【１１４３】両規定を処理するために、符号化データが
Ｈ．２６１スタイルのハフマンコードを解読するため
に、ハフマンデコーダの中に読み込まれる時に、符号化
データビットを反転させることが必要である。これは排
他的ＯＲゲートを用いる明白な方法で行われる。固定長
コードを解読する時、データは反転されないので、反転
はハフマンコードのためにのみ行われることに注目。
【１１４４】ＭＰＥＧは２つの規定の混合物を使用す
る。Ｈ．２６１から引き継がれる局面では、Ｈ．２６１
規定が使用される。ＪＰＥＧ（ＤＣイントラ係数のデコ
ーディング）から引き継がれる局面では、ＪＰＥＧ規定
が使用される。
【１１４５】Ｂ．２．２．１．２ 「変換係数表」Ｈ．
２６１及びＭＰＥＧにおける変換係数表を使用する時、
幾つかの変則がある。第１に、ＭＰＥＧテーブルはＨ．
２６１テーブルのスーパーセットである。本発明のハー
ドウェア実装において、２つのスタンダード間に引かれ
る区別はなく、これはテーブル（つまりＭＰＥＧコー
ド）の拡張部分からのコードを含むＨ．２６１ストリー
ムが「正しい」方法で解読されるであろうということを
意味する。もちろん、圧縮スタンダードの他の局面も同
様に解読される。例えば、これらの拡張コードはＨ．２
６１におけるスタートコードエミュレーションを生じさ
せるであろう。
【１１４６】第２に、変換係数表はｃｏｄｅ ｐｅｒ
ｂｉｔテーブルを用いる通常の方法では説明できないこ
とを意味する変則を持つ。この変則は６ビット長のコー
ドで発生する。これらのコードワードは交替コードワー
ドで系統的に置き換えられる。エンコーダにおいては、
正しい結果が第１のエンコーディングによって通常の方
法で得られる。次に、６ビットまたはそれ以上の長さの
全てのコードのために、簡単なテーブルルックアップオ
ペレーションにより、最初の６ビットが別の６ビットで
置き換えられる。本発明によるデコーダでは、デコーデ
ィングプロセスは６番目のビットが解読される直前に割
り込まれ、コードワードはテーブルルックアップを用い
て置き換えられ、デコーディングが続けられる。
【１１４７】この場合、１０の可能な６ビットコードが
あるだけであり、従って必要なルックアップテーブルは
非常に小さい。更に、オペレーションはコードの上位２
ビットがオペレーションによって変更されないという事
実によって助けられる。その結果、真のルックアップテ
ーブルを使用する必要がなくなる。その代わりに、小さ
なゲート集団が配線され、適切な変換が行われる。これ
を行うモジュールは”ｈｆｔｃｆｒｎｇ”と呼ばれる。
可能性のあるコードセットからの各コードがそのセット
からの別のコードで置き換えられる（新コードが導入さ
れない、あるいは旧コードが省略される）ので、このタ
イプのコード置換は本文では「リング」と規定される。
【１１４８】更に、ブロック内の最初の係数のために独
特な実装が行われる。この場合、ブロック・エンドコー
ドが発生することは不可能であり、従って、最も一般的
に発生する記号が、そうでなければブロック・エンドと
して解釈されるであろうコードを使用できるように、テ
ーブルが修正される。これにより１ビットを節約でき
る。本発明によるデコーディング用の構成で、これは容
易に収容される。簡単に言えば、「インデックス」がバ
リューゼロであれば、第１係数の第１ビットのために、
デコーディングは終了したとみなされる。更に、１ビッ
トだけを解読後は、「インデックス」用には２つの可能
性のあるバリュー、ゼロと１だけがあり、１ビットをテ
ストすることだけが必要である。
【１１４９】Ｂ．２．２．１．３ 「レジスタ及びアダ
ーのサイズ」本発明のハフマンデコーダは１６ビットま
でのハフマンコードを処理することができる。しかしな
がら、デコーディングマシーンは８ビット幅である。こ
れは解読されるハフマンインデックス数値が最大でも２
５５であることが解っているから可能である。事実、こ
れは拡張ＪＰＥＧにおいてのみ発生でき、現在のアプリ
ケーションでは、その限界は幾分低め（しかし、１２８
より大きいので、７ビットでは不充分）である。
【１１５０】全ての合法的ハフマンコードに対して、
「インデックス」の最終値だけでなく、全ての中間値も
０〜２５５の範囲にあることが解る。しかしながら非合
法的コード、つまり（おそらくデータ誤差のため）現在
のコード表にはないコードを解読しようとする企てに対
しては、インデックス値は２５５を越えることがある。
我々は８ビットマシーンを使用しているので、デコーデ
ィング・エンドで、「インデックス」の最終値が２５５
を越えない。なぜなら、誤差が発生したことを我々に告
げるより重要なビットが捨てられているからである。こ
のため、デコーディング中のインデックス値が２５５を
越える（つまり、インデックスを形成するアダーからの
キャリー）時にはいつでも、誤差が発生し、デコーディ
ングが放棄される。
【１１５１】「コード」の１２ビットが保護される。３
ビットレジスタで充分であるハフマンコードを解読する
ためには、これは必要ではない。これらの上位ビットは
１２ビットまで読み出すことができる固定長コードのた
めに必要である。
【１１５２】Ｂ．２．２．１．４ 「固定長コード用の
オペレーション」固定長コードのために、「ビット毎の
コード」バリューがゼロになるように強いられる。これ
はオペレーションを通して「全体の」と「シフト済み」
がゼロのままであり、従って、「インデックス」はコー
ドと同じである。事実、アダー等は８ビットバリューだ
けが「インデックス」のために作られるようにする。こ
のため、固定長コードを解読する時に、出力ワードの上
位ビットは「コード」レジスタから直接取られる。ハフ
マンコードを解読する時、これら上位ビットはゼロにな
るように強いられる。
【１１５３】充分なビットが入力から読み出されたとい
う事実は明白な方法で計算される。コンパレータは所望
のビット数を「ビット」カウンタと比較する。
【１１５４】Ｂ．２．２．２ 「デコーディング係数デ
ータ」本発明によるパーザーステートマシーンは一般に
かなり高レベルのデコーディングのためにのみ使用され
る。８ビットずつのデータブロック内の非常に低レベル
のデコーディングは、直接にはこのステートマシーンに
よって処理されない。パーザーステートマシーンは「ブ
ロックを解読する」形態のハフマンデコーダにコマンド
を出す。ハフマンデコーダ、データユニットインデック
ス部、及びＡＬＵは（基本的にハフマンデコーダ内にあ
る）専用ステートマシーンの制御下に、共に作動する。
この配置はエントロピーコード化係数データの高性能の
デコーディングを可能にする。更に本オペレーションモ
ードにおいて操作される他のフィードバックパスがあ
る。例えば、ＳＩＺＥ及びＲＵＮ情報を提供するために
ＶＬＣが解読されるＪＰＥＧデコーディングにおいて
は、ＳＩＺＥ情報はデータユニットインデックス部の出
力から直接ハフマンデコーダに送り返され、どれほど多
くのＦＬＣビットを読むべきかをハフマンデコーダに指
示する。それに加えて、幾つかの加速装置が実装され
る。例えば、同じ例を用いて、データインデックスステ
ージの前にハフマンインデックスバリューを考察するこ
とにより、ゼロのＳＩＺＥを生じる全てのＶＬＣバリュ
ーが明白に捕獲される。これは非ゼロＳＩＺＥバリュー
の場合、ハフマンデコーダが実際のＳＩＺＥバリューが
解る前に、１つのＦＬＣビットを読むために進むことが
できることを意味する。これは最初のＦＬＣビットの読
出しがデータユニットインデックス部においてテーブル
ルックアップを遂行するために必要な１つのクロックサ
イクルに重なるので、如何なるクロックサイクルも浪費
されないことを意味する。
【１１５５】Ｂ．２．２．２．１ 「ＭＰＥＧ及びＨ．
２６１のＡＣ係数データ」図１３３はＡＣ係数がＭＰＥ
Ｇ及びＨ．２６１において解読される方法を示してい
る。ハフマンデコーダのオペレーションを詳細に示すフ
ローチャートが図１２８に示されている。
【１１５６】ＶＬＣコードを読むことによりプロセスが
スタートする。通常のイベントでは、ハフマンインデッ
クスは６ビットＲＵＮ及び係数の絶対値を表すバリュー
に直接マッピングされる。その後、ＦＬＣ１ビットが読
まれ、係数のサインを出す。ＡＬＵは係数の絶対値をこ
のサインビットで組み立て、係数の最終値を提供する。
【１１５７】この時点でのデータフォーマットはサイン
・マグニチュードであるので、このオペレーションには
ほとんど困難なことがない。ＲＵＮバリューは６ビット
の補助バスに送られる一方、係数バリュー（レベル）は
通常のデータバスに送られる。
【１１５８】２つの特別な場合があり、これらはデータ
インデックスオペレーションの前に解読されたインデッ
クスバリューを考察することにより捕獲される。これら
はブロック・エンド（ＥＯＢ）とエスケープコード化デ
ータである。ＥＯＢの場合、これが発生したという事実
はトークンフォーマッティング部が開かれたデータトー
クンを正しく閉じることができるように、データユニッ
トインデックス部及びＡＬＵブロックを通って送られ
る。
【１１５９】エスケープコード化データはより複雑であ
る。最初の６ビットのＲＵＮが読み出され、これらはデ
ータユニットインデックス部を通って直接送られ、ＡＬ
Ｕに記憶される。その後、ＦＬＣ１ビットが読み出され
る。これはＭＰＥＧ及びＨ．２６１において説明される
エスケープの８ビットの内、最も重要なビットであり、
レベルのサインを与える。ネガティブバリュー対ポジテ
ィブバリューのためにＡＬＵに異なるコマンドを送る必
要があるので、そのサインは本実装において明白に読み
出される。これはＡＬＵがビットストリーム内の２つの
補数値をサインマグニチュードに変換できるようにす
る。いずれの場合にも、残りのＦＬＣ７ビットがその後
読み出される。これがバリューゼロであれば、更に８ビ
ットを読まなければならない。
【１１６０】本発明では、ハフマンデコーダの内部ステ
ートマシーンは自身の制御のため、またデータユニット
インデックス部、ＡＬＵ、及びトークンフォーマッティ
ング部をも制御するためにコマンドを発生させる責任が
ある。図１３３に示すように、ハフマンデコーダの指令
は３つのソース；パーザーステートマシーン、ハフマン
ステートマシーン、もしくはパーザーステートマシーン
から以前に受け取ったレジスタに記憶されている指令の
１つから送られる。本質的に、（ハフマンステートマシ
ーンに制御を引き継がせ、係数を読ませる）パーザース
テートマシーンからの原始指令は、レジスタに保持され
る、つまり、新しいＶＬＣが必要になる度に、使用され
る。デコーディングのための他の全ての指令はハフマン
ステートマシーンによって供給される。
【１１６１】Ｂ．２．２．２．２ 「ＭＰＥＧのＤＣ係
数データ」これはＪＰＥＧのＤＣ係数データと同様に処
理される。同じ（ロード可能な）テーブルが使用され、
その内容が正しいことを保証することが制御マイクロプ
ロセッサの責任である。ＭＰＥＧスタンダードとの唯一
の現実的な差は、（ＪＰＥＧの場合と同様に）プレディ
クタがゼロに設定され、その補正が逆量子化器において
行われることである。
【１１６２】Ｂ．２．２．２．３ 「ＪＰＥＧ係数デー
タ」図１２９は本発明に従い、ＪＰＥＧのＡＣ係数を解
読するためのハードウェアを示すブロック線図である。
ＤＣ係数用のプロセスは本質的にＪＰＥＧプロセスを簡
略化したものであるので、線図はＡＣ及びＤＣ係数両方
のために作用する。ＭＰＥＧのＡＣ係数用の前の線図に
現実に加えられる唯一のことは、”ＳＳＳＳ”フィール
ドが送り返され、読み出されるＦＬＣビット数を指定す
るため、ハフマンデコーダコマンドの一部として使用で
きることである。残りのコマンドはハフマンステートマ
シーンによって供給される。
【１１６３】図１３０はＡＣ及びＤＣ係数のハフマンデ
コーディング用のフローチャートを描いている。
【１１６４】ＡＣ係数用のプロセスをまず取り上げる
が、プロセスは適切なテーブル（２つのＡＣテーブルが
ある）を用いて、ＶＬＣを読み出すことで開始する。ハ
フマンインデックスは次にデータユニットインデックス
部内のＲＵＮ及びＳＩＺＥバリューに変換される。２つ
のバリューはハフマンインデックスステージで捕獲され
るが、これらはＥＯＢ及びＺＲＬ用である。これらは唯
一如何なるＦＬＣビットも読まれない２つのバリューで
ある。デコードインデックスがこれら２つのバリューの
ものではない場合、ハフマンデコーダは直ちにＦＬＣ１
ビットを読み出す一方、データユニットインデックス部
がルックアップオペレーションを完了して、実際にどの
程度のビットが必要であるかを決定するのを待つ。ＥＯ
Ｂの場合、ハフマンデコーダ内のハフマンステートマシ
ーンが遂行する更なるプロセシングは必要ではなく、別
のコマンドがパーザーステートマシーンから読み出され
る。ＺＲＬの場合、如何なるＦＬＣビットも必要ではな
いが、ブロックは完了されない。この場合、ハフマンデ
コーダは（以前と同じテーブルを用いて）更なるＶＬＣ
の解読を直ちに開始する。
【１１６５】ＺＲＬ及びＥＯＢに連合するインデックス
バリューを検出するのに、特別な問題がある。これはハ
フマンテーブルが（Ｈ．２６１やＭＰＥＧと異なり）ダ
ウンロード可能であるからである。２個のＪＰＥＧのＡ
Ｃテーブルの各々のために、（１つはＺＲＬ用に、１つ
はＥＯＢ用に）２個のレジスタが提供される。これらは
テーブルがダウンロードされる時にロードされる。それ
らは適切な記号と連合するインデックスバリューを保持
する。
【１１６６】ＡＬＵはＳＩＺＥビットのＦＬＣコードを
適切なサイン・マグニチュードバリューに変換しなけれ
ばならない。これらはテーブルがダウンロードされる時
にロードされる。それらは適切な記号と連合するインデ
ックスバリューを保持する。ＡＬＵはＳＩＺＥビットの
ＦＬＣコードを適切なサイン・マグニチュードバリュー
に変換しなければならない。これはまず間違ったサイン
でそのバリューをサイン拡張することにより行われる。
サインビットが新たに設定されると、次に残りのビット
が逆にされる（１の補数）。
【１１６７】ＤＣ係数の場合、ＺＲＬフィールドの等価
物はないので、ハフマンデコーディングステージにおけ
る意志決定の方が幾分容易である。ゼロのＦＬＣビット
が読まれるようにする唯一の記号はゼロのＤＣ差を示す
ものである。これは再びハフマンインデックスステージ
において捕獲され、（ダウンロード可能な）ＪＰＥＧの
各ＤＣテーブル用にこのインデックスを保持するため、
レジスタが提供される。
【１１６８】本発明のＡＬＵは（予測として知られる）
最後のＤＣ係数値のコピーを保持することにより、最終
的な解読済みＤＣ係数を形成するという仕事をする。４
つの活性色成分の各々のために１つずつ、計４個のプレ
ディクタが必要である。ＤＣ差が解読されると、ＡＬＵ
は適切なプレディクタを加えて、解読された値を形成す
る。これはやはりその色成分の次のＤＣ差のためのプレ
ディクタとして記憶される。ＤＣ係数は（ＤＣオフセッ
トのため）サインされるので、２補数からサイン・マグ
ニチュードへの変換が必要である。その後、そのバリュ
ーはゼロのＲＵＮと共に出力される。事実、このラスト
ステージの一部を遂行せよという指令はハフマンステー
トマシーンによって供給されない。それらは単にパーザ
ーステートマシーンによって実行される。
【１１６９】ＡＣ係数に対する同様の方法において、Ａ
ＬＵはまずＦＬＣのＳＩＺＥビットからＤＣ差を生成し
なければならない。しかしながら、この場合、２つの補
数値がプレディクタに加算されることが求められる。こ
れは前述のように、まず間違ったサインでサイン拡張す
ることにより形成される。その結果が負であれば、正し
い値を形成するために１を加算しなければならない。も
ちろん、これはアダーの中にキャリーを詰め込むことに
よりプレディクタと同時に加算され得る。
【１１７０】Ｂ．２．２．３ 「誤差処理」誤差処理に
ついては説明する価値がある。検出される誤差には実際
上４つのソースがある：・テーブル・エンドから外れ
る。
【１１７１】・トークンが期待される時に、シリアルで
ある。
【１１７２】・シリアルが期待される時に、トークンで
ある。
【１１７３】・ブロック内に多くの係数がありすぎる。
【１１７４】これらの内最初のものは２つの状況におい
て発生する。ビットカウンタが１６に達する（合法的バ
リューは０〜１５である）場合、最長の合法的ハフマン
コードが１６ビットであるので、誤差が発生する。「イ
ンデックス」の中間値が２５５を越える場合、セクショ
ンＢ．２．２．１．３において説明したように、誤差が
発生する。
【１１７５】第２のものはトークンが期待されるのにシ
リアルデータに遭遇する時に発生する。第３のものは反
対の状態が生じる時に発生する。
【１１７６】最後のタイプの誤差は、ブロックにあまり
に多くの係数がある場合に発生する。これは実際にはデ
ータユニットインデックス部において検出される。
【１１７７】これらの状態のいずれかが発生すると、誤
差はハフマン誤差レジスタにおいて注目され、パーザー
ステートマシーンが割り込まれる。誤差を処理し、回復
のために必要なコマンドを発することがパーザーステー
トマシーンの責任である。
【１１７８】正しいオペレーションを保証するための割
り込み時に、ハフマンはパーザーステートマシーンと協
動する。ハフマンデコーダがパーザーステートマシーン
に割り込むと、新しいコマンドがパーザーステートマシ
ーンの出力においてアクセプトされるのを待つことがで
きる。ハフマンデコーダはパーザーステートマシーンに
割り込んだ後、２つの全サイクルのためにこのコマンド
をアクセプトしないであろう。これにより、パーザース
テートマシーンは（今は実行されるべきではない）そこ
にあるコマンドを取り除き、適切なものと置き換えるこ
とができる。これら２つのサイクルの後、ハフマンデコ
ーダはは通常のオペレーションを再び開始し、有効なコ
マンドがそこにあればそのコマンドを受け入れる。そう
でなければ、パーザーステートマシーンが有効なコマン
ドを示すまで何もしないであろう。
【１１７９】これらの誤差のいずれかが発生すれば、
「ハフマン誤差」イベントビットが設定され、マスクビ
ットが設定されれば、ブロックは停止し、制御マイクロ
プロセッサは通常の方法で割り込まれるであろう。
【１１８０】ある状況では、誤差のように見えるものが
実際には誤差ではないことがある。このようなことが発
生する最も重要な状況は、マクロブロックアドレスを読
んでいる時である。ＭＰＥＧ、Ｈ．２６１及びＪＰＥＧ
のシンタックスにおいて、期待されるマクロブロックア
ドレスの代わりにトークンが発生するのは合法的であ
る。合法的方法でこうしたことが発生すれば、ハフマン
誤差レジスタにゼロがロードされる（誤差が無いことを
意味する）が、パーザーステートマシーンはまだ割り込
まれたままである。パーザーステートマシーンのコード
はこのｎｏ ｅｒｒｏｒの状況を認識し、それに従って
応答する。この場合、「ハフマン誤差」イベントビット
は設定されず、ブロックはプロセシングを停止しないで
あろう。
【１１８１】いろんな状況を処理しなければならない。
まず、トークンは直ちに発生し、シリアルビットは前進
しない。この場合、「シリアルが期待される時のトーク
ン誤差」が発生したであろうが、その代わりに、ｎｏ
ｅｒｒｏｒ誤差が前述したような方法で発生する。
【１１８２】第２に、トークンの前に２〜３のシリアル
ビットがある。この場合、決定が為される。トークンの
前にある全てのビットがバリュー１を持っていた場合、
（Ｈ．２６１及びＭＰＥＧでは、コード化データは反転
されるので、コード化データファイルにはゼロビットが
あることを思いだしてほしい）、ノーエラーが発生す
る。しかしながら、それらの内のどれかがゼロであれ
ば、それらは有効なスタッフィングビットではなく、こ
うして誤差が発生し、「シリアルが期待される場合のト
ークン」誤差が発生する。
【１１８３】第３に、トークンの前には多くのビットが
ある。この場合、同じ決定が為される。全ての１６ビッ
トが１であれば、それらはパディングビットとして処理
され、ｎｏ ｅｒｒｏｒ誤差が発生する。それらの内の
いずれかがゼロであった場合、「ハフマンテーブルを外
れる」誤差が発生する。
【１１８４】トークンが予期されずに発生する別の場所
はＪＰＥＧである。ハフマンテーブルもしくは量子化器
テーブルのいずれかを処理する場合、如何なる数のテー
ブルも同じマーカーセグメントの中に発生することがで
きる。ハフマンデコーダはいくつのテーブルがあるのか
を知ることができない。このため、各テーブルが完了し
た後、ハフマンデコーダは別のＦＬＣ４ビットを読み出
し、それを新しいテーブルナンバーであると仮定する。
しかしながら、新しいマーカーセグメントがスタートす
ると、４ビットＦＬＣの代わりにトークンに遭遇するで
あろう。この要件は予測されず、従ってＩｇｎｏｒｅ
Ｅｒｒｏｒｓコマンドビットが加えられた。
【１１８５】Ｂ．２．２．４ 「ハフマンコマンド」ハ
フマンデコーダブロック及びそれらの定義を制御するた
め、パーザーステートマシーンが使用するビットをここ
に示す。データユニットインデックス部コマンドビット
もこのテーブルに含まれる。マイクロプログラマの視点
から、ハフマンデコーダ及びデータユニットインデック
ス部は１つの凝縮した論理ブロックとして作用する。
【１１８６】
【表１７５】 Ｂ．２．２．４．１ 「ＦＬＣ読出し」このモードで
は、Ｉｇｎｏｒｅ Ｅｒｒｏｒｓ、Ｄｏｗｎｌｏａｄ、
Ａｌｕｔａｂ、Ｔｏｋｅｎ、Ｆｉｒｓｔ Ｃｏｅｆｆ、
Ｓｐｅｃｉａｌ ａｎｄ ＶＬＣが全てゼロである。Ｂ
ｙｐａｓｓはデータインデックス変換が発生しないよう
に設定される。
【１１８７】テーブル［３：０］の二進数は如何に多く
のビットを読むべきかを指示する。ナンバー０〜１２は
合法的である。バリューゼロは（期待されたであろうよ
うに）実際にゼロビットを読み、従ってこの指令はハフ
マンデコーダＮＯＰ指令である。バリュー１３、１４、
１５は作動せず、バリュー１５はハフマンステートマシ
ーンが制御下にあり、読まれるべきＦＬＣのビット数と
して”ＳＳＳＳ”の使用を表示する時に使用される。
【１１８８】Ｂ．２．２．４．２ 「ＶＬＣ読出し」こ
のモードでは、Ｉｇｎｏｒｅ Ｅｒｒｏｒｓ、Ｄｏｗｎ
ｌｏａｄ、Ａｌｕｔａｂ、Ｔｏｋｅｎ、Ｆｉｒｓｔ Ｃ
ｏｅｆｆ、ａｎｄ Ｓｐｅｃｉａｌがゼロであり、ＶＬ
Ｃは１である。通常、Ｂｙｐａｓｓはデータインデック
ス変換が発生するように設定される。
【１１８９】このモードでは、Ｔｏｋｅｎ、Ｆｉｒｓｔ
Ｃｏｅｆｆｉｃｉｅｎｔ、及びＳｐｅｃｉａｌは全て
ゼロであり、ＶＬＣは１である。
【１１９０】テーブル［３：０］の二進数は以下に示す
ように使用すべきテーブルを指示する。
【１１９１】
【表１７６】 ＲＡＭに保持されるテーブル（つまりＪＰＥＧテーブ
ル）の場合、ビット１は使用されず、テーブル選択が２
回発生することに注目。非ベースラインＪＰＥＧデコー
ダが作られる場合、４個のＤＣテーブルと４個のＡＣテ
ーブルがあり、テーブル［１］が必要となる。
【１１９２】テーブル［３］がゼロであれば、テーブル
がＨ．２６１スタイルのテーブルとして正しく読まれる
ために、入力データは使用される時に反転される。テー
ブル［３：０］＝０の場合、適切なＲｉｎｇ修正も適用
される。
【１１９３】Ｂ．２．２．４．３ 「ＮＯＰ指令」前述
したように、ゼロビットのＦＬＣを読み出す動作がＮｏ
Ｏｐｅｒａｔｉｏｎ指令として使用される。入力ポー
トからは如何なるデータ（トークンまたはシリアルのい
ずれ）も読み出されず、ハフマンデコーダは指令ワード
と共にゼロのデータ値を出力する。
【１１９４】Ｂ．２．２．４．４ 「ＴＣｏｅｆｆｉｃ
ｉｅｎｔ第１係数」Ｈ．２６１及びＭＰＥＧのＴＣｏｅ
ｆｆｉｃｉｅｎｔテーブルはブロックの１番目の係数の
ために使用される特別な非ハフマンコードを持つ。ブロ
ック・スタートにおいてＴＣｏｅｆｆｉｃｉｅｎｔをデ
コードするために、Ｆｉｒｓｔ Ｃｏｅｆｆｉｃｉｅｎ
ｔビットがＶＬＣ指令と共にテーブルゼロに設定されて
もよい。Ｆｉｒｓｔ Ｃｏｅｆｆｉｃｉｅｎｔビットの
多くの効果の１つはこのコードがデコードされることを
可能にすることである。
【１１９５】通常のオペレーションでは、ＴＣｏｅｆｆ
ｉｃｉｅｎｔ ＶＬＣを読むために、「簡単な」コマン
ドを発することは異例であることに注目。これは通常Ｓ
ｐｅｃｉａｌ Ｂｉｔを設定することにより、制御がハ
フマンデコーダに手渡されるからである。
【１１９６】Ｂ．２．２．４．５ 「トークンワードの
読出し」トークンワードを読むために、Ｔｏｋｅｎビッ
トは１に設定すべきである。Ｓｐｅｃｉａｌ及びＦｉｒ
ｓｔ Ｃｏｅｆｆｉｃｉｅｎｔビットはゼロであるべき
である。テーブル［０］ビットを正しく作用させる場
合、ＶＬＣビットも設定されるべきである。
【１１９７】このモードでは、ビットテーブル［１］及
びテーブル［２］は以下のようにトークン読出し行為を
修正するために使用される：
【１１９８】
【表１７７】 テーブル［０］及びテーブル［１］がゼロであれば、ト
ークンの前のシリアルデータの存在はエラーであると考
えられ、そのような信号が発せられる。
【１１９９】テーブル［１］が設定された場合、全ての
シリアルデータはトークンワードに遭遇するまで捨てら
れる。このシリアルデータの存在故にエラーは発生しな
いであろう。
【１２００】テーブル［０］が設定された場合、パディ
ングビットは捨てられるであろう。もちろん、パディン
グビットの極性を知ることが必要である。これはＶＬＣ
データの読出しのための場合と全く同様の方法でテーブ
ル［３］により決定される。テーブル［３］がゼロであ
るなら、入力データはまず反転され、それからどれかの
「１」ビットが捨てられる。テーブル［３］が１に設定
される場合、入力データは反転されず、「１」ビットが
捨てられる。テーブル［３］ビットに応じてデータを反
転するという動作はＶＬＣビットでは条件付きであるの
で、このビットは１に設定されなければならない。パデ
ィングビットでないビットに遭遇する（つまり、Ｈ．２
６１及びＭＰＥＧにおける「１」ビットである）場合、
誤差が報告される。
【１２０１】これらの指令では、１つのトークンワード
だけが読まれることに注目。拡張ビットの状態は無視さ
れ、このビットをテストし、それに従って行動すること
はデマルチプレクサの責任である。マルチプルワードを
読む指令も提供される - 特別指令に関するセクション
を参照せよ。
【１２０２】Ｂ．２．２．４．６ 「ＡＬＵレジスタは
テーブルを指定する」Ａｌｕｔａｂビットが設定される
と、ＡＬＵレジスタファイル内のレジスタを使用して実
際に使用されるテーブルナンバーを決定することができ
る。ＶＬＣビットと共にコマンドで供給されるテーブル
ナンバーはどのＡＬＵレジスタが使用されるかを決定す
る：
【１２０３】
【表１７８】 固定長コードの場合、ベクトルをデコーディングするた
めに正しいビット数が読まれる。ｒ ｓｉｚｅがゼロで
あれば、ＮＯＰ指令が生じる。
【１２０４】ハフマンコードの場合、発生するテーブル
ナンバーは１に設定されたテーブル［３］であり、結果
的に生じるナンバーはＪＰＥＧテーブルの１つを引用す
る。Ｂ．２．２．４．７ 「特別指令」今まで説明して
きた全ての指令（もしくはオペレーションモード）は
「単純な」指令として考慮される。受け取られる各コマ
ンドのために、（シリアルデータもしくはトークンデー
タのいずれであっても）適切な量の入力データが読ま
れ、結果として生じるデータが出力される。誤差が検出
されなければ、正確に１つの出力がコマンド毎に発生す
るであろう。
【１２０５】本発明では、特別指令は１つ以上の出力ワ
ードが１つのコマンドのために発生することができるこ
とに特徴がある。この機能を果たすために、ハフマンデ
コーダの内部ステートマシーンが制御を行い、パーザー
が要求した指令が完了したと決定するまで、必要に応じ
てそれ自身指令を出すであろう。
【１２０６】全ての特別指令において、実行されること
になるシーケンスの最初の実際の指令は１に設定される
Ｓｐｅｃｉａｌビットで出される。これは全てのシーケ
ンスが独得の最初の指令を持たねばならないことを意味
する。この企ての利点は、パーザーから受け取るコマン
ドに基づいて要求されるルックアップオペレーションな
しに、シーケンスの最初の実際の指令が利用できること
である。
【１２０７】４つの認識される特別指令がある：・ＴＣ
ｏｅｆｆｉｃｉｅｎｔ・ＪＰＥＧ ＤＣ・ＪＰＥＧ Ａ
Ｃ・Ｔｏｋｅｎ 第１のものはブロック・エンド記号が読まれるまで、
Ｈ．２６１及びＭＰＥＧ変換係数等を読む。ブロックが
非イントラブロックである場合、このコマンドは全ブロ
ックを読むであろう。この場合、Ｆｉｒｓｔ Ｃｏｅｆ
ｆｉｃｉｅｎｔビットは第１の係数トリックが適用され
るように設定されるべきである。ブロックがイントラブ
ロックであれば、ＤＣタームが既に読まれているべきで
あり、Ｆｉｒｓｔ Ｃｏｅｆｆｉｃｉｅｎｔビットはゼ
ロであるべきである。
【１２０８】Ｈ．２６１のイントラブロックの場合、Ｄ
ＣタームはＦＬＣ８ビットバリューを読むために「単純
な」指令を用いて読まれる。ＭＰＥＧでは、下記におい
て説明するＪＰＥＧ ＤＣの特別指令が使用される。Ｊ
ＰＥＧ ＤＣコマンドは（ＶＬＣにより示されるＦＬＣ
のＳＳＳＳビットを含む）ＪＰＥＧスタイルのＤＣター
ムを読むために使用される。Ｆｉｒｓｔ Ｃｏｅｆｆｉ
ｃｉｅｎｔビットはデータユニットインデックス部にお
いて（係数の数をカウントする）カウンタがリセットさ
れるために設定されなければならない。ＪＰＥＧ ＡＣ
コマンドはＤＣタームの後、ＥＯＢに遭遇するか、もし
くは６４番目の係数が読まれるまで、ブロックの残りを
読むために使用される。
【１２０９】Ｔｏｋｅｎコマンドは全トークンを読むた
めに使用される。トークンワードは拡張ビットが明白に
なるまで読まれる。それは未認識のトークンを処理する
便利な方法である。
【１２１０】Ｂ．２．２．４．８ 「ダウンロードテー
ブル」本発明では、ハフマンデコーダテーブルはＤｏｗ
ｎｌｏａｄビットを用いてダウンロードすることができ
る。最初のステップはダウンロードすべきテーブルを指
名することである。これはＤｏｗｎｌｏａｄビットセッ
トとＦｉｒｓｔ Ｃｏｅｆｆビットセットで、ＦＬＣを
読むためのコマンドを出すことによって行われる。これ
はＮＯＰとして処理され、従って如何なるビットも実際
には読まれないが、テーブルナンバーはレジスタに記憶
され、次のダウンローディングにおいてどのテーブルが
ロードされるかを特定するために使用される。
【１２１１】
【表１７９】 上記の表が示すように、ＡＣもしくはＤＣテーブルのい
ずれかをロードすることができ、テーブル［３］はそれ
が（ハフマンデコーダ自体における）ｃｏｄｅｓ−ｐｅ
ｒ−ｂｉｔテーブルであるか、ロードされるデータイン
デックステーブルであるかを決定する。
【１２１２】テーブルが一旦指名されると、Ｄｏｗｎｌ
ｏａｄビットセット（及びＦｉｒｓｔ Ｃｏｅｆｆビッ
トゼロ）で、必要な数の（常に８ビットである）ＦＬＣ
を読むためのコマンドを出すことにより、データはその
テーブルの中にダウンロードされる。これは符号化デー
タが指名されたテーブルの中に書き込まれるようにす
る。アドレスカウンタは維持され、データは現在のアド
レスに書き込まれ、次にアドレスカウンタが増加され
る。アドレスカウンタはテーブルが指名される時はいつ
でもゼロにリセットされる。
【１２１３】データインデックステーブルをダウンロー
ドする時は、データ及びアドレスが監視される。アドレ
スはハフマンインデックスナンバーである一方、そのア
ドレスにロードされるデータは最終的に解読される記号
であることに注目。この情報は関係のある記号のために
ハフマンインデックスナンバーを保持するレジスタを自
動的にロードするために使用される。従って、ＪＰＥＧ
ＡＣテーブルにおいて、ＺＲＬに対応するバリューを
持つデータが認識される時、現在のアドレスはテーブル
ナンバーによって指示されるように、レジスタＣＥＤＨ
ＫＥＹ ＺＲＬ ＩＮＤＥＸ０またはＣＥＤ Ｈ Ｋ
ＥＹ ＺＲＬ ＩＮＤＥＸ１に書き込まれる。
【１２１４】解読されたデータはそれが解読された１フ
ェイズ後に、ｃｏｄｅｓ−ｐｅｒ−ｂｉｔテーブルに書
き込まれるので、このフェイズ中にテーブルからデータ
を読むことはできない。従って、テーブルダウンロード
指令の後、直ちに出されるＶＬＣを読もうとする指令は
失敗するであろう。実際のアプリケーションにおいて
（つまり、ＪＰＥＧを行う時）、該かるシーケンスが発
生する理由はない。しかしながら、これを行うシミュレ
ーションテストを構築することは可能である。
【１２１５】Ｂ．２．２．５ 「ハフマンステートマシ
ーン」本発明によるハフマンステートマシーンはある場
合に内部的に作られるハフマンデコーダコマンドを提供
するために作用する。内部ステートマシーンによって作
られ得る全てのコマンドはデマルチプレクサによりハフ
マンデコーダに提供され得る。
【１２１６】ステートマシーンの基本構造は次のようで
ある。コマンドがハフマンデコーダに出されると、それ
は一連の補助ラッチに記憶され、後に再使用することが
できる。更にコマンドはハフマンデコーダによって実行
され、ハフマンステートマシーンによって分析される。
コマンドが公知の指令シーケンスの最初のものであると
認識され、ＳＰＥＣＩＡＬビットが設定されると、ハフ
マンデコーダステートマシーンはパーザーステートマシ
ーンからハフマンデコーダの制御を引き継ぐ。この時点
で、ハフマンデコーダ用の指令には３つのソースがあ
る：１）パーザーステートマシーン：このチョイスは特
別指令の完了時（例えば、ＥＯＢが解読された時）に行
われ、次のデマルチプレクサコマンドがアクセプトされ
る。
【１２１７】２）ハフマンステートマシーン。ハフマン
ステートマシーンは任意のコマンドを持つことができ
る。
【１２１８】３）パーザーステートマシーンによって、
指令をスタートするために出される原始指令。
【１２１９】（２）の場合、テーブルナンバーはデータ
ユニットインデックス部からのフィードバックによって
提供されることが可能であり、これはハフマンステート
マシーンＲＯＭ内のフィールドを取り替えるであろう。
【１２２０】（１）の場合、ある場合には、テーブルナ
ンバーは（例えば、ＡＣ及びＤＣテーブルナンバー及び
Ｆ−ナンバーの場合）ＡＬＵレジスタファイルから得ら
れるバリューによって提供される。これらのバリューは
補助コマンド記憶装置に記憶され、そのコマンドが後に
再使用される時、テーブルナンバーは記憶されたもので
ある。カウンタは通常次のブロックを引用するために進
んでいるので、それはＡＬＵから再びリカバーされな
い。
【１２２１】使用される次の指令のチョイスは解読され
つつあるデータ次第であるので、決定はサイクルの最後
の方で行われることが必要である。従って、一般的な構
造は可能な指令の全てが並列に準備され、サイクル後半
のマルチプレクシングが実際の指令を決定するようにな
っている。
【１２２２】各々の場合に、次のサイクルの中でハフマ
ンデコーダが使用するであろう指令を決定することに加
え、ステートマシーンＲＯＭも、現在のデータがデータ
ユニットインデックス部とそれからＡＬＵへと通過する
時に、現在のデータに付けられるであろう指令を決定す
ることに注目。全く同じ方法で、これら３つの指令全て
が並列に準備され、チョイスがサイクル後半で行われ
る。
【１２２３】ここでもやはり、上述のように次のハフマ
ンデコーダ指令のための３つのチョイスに対応する、指
令のこの部分のために３つのチョイスがある。
【１２２４】１）ブロック・エンドにふさわしい一定の
指令。
【１２２５】２）ハフマンステートマシーン。ハフマン
ステートマシーンはデータユニットインデックス部のた
めに任意の指令を提供することができる。
【１２２６】３）指令をスタートするためにパーザーが
出す原始指令。
【１２２７】Ｂ．２．２．５．１ 「ＥＯＢコンパレー
タ」ＥＯＢコンパレータの出力は本質的に定数指令のセ
レクションがデータユニットインデックス部に表示され
るように強制し、次のハフマン指令がパーザーからの次
の指令であるようにさせるであろう。コンパレータの正
確な機能はハフマンステートマシーンＲＯＭ内のビット
によって制御される。
【１２２８】ＥＯＢコンパレータの背後に、ＡＣ及びＤ
ＣのＪＰＥＧテーブルにＥＯＢ記号のインデックスを保
持する４個のレジスタがある。ＤＣテーブルの場合、も
ちろんブロック・エンド記号はないが、ゼロサイズの記
号があり、それはＤＣゼロ差によって作られる。これは
ＥＯＢ記号の場合と全く同様にＦＬＣのゼロビットが読
まれるようにするので、それらは全く同様に処理され
る。
【１２２９】レジスタに保持される３つのインデックス
バリューに加えて、定数値１も使用できる。これはＨ．
２６１及びＭＰＥＧにおけるＥＯＢ記号のインデックス
ナンバーである。
【１２３０】Ｂ．２．２．５．２ 「ＺＲＬコンパレー
タ」本発明では、これは汎用コンパレータである。それ
はハフマンステートマシーン指令もしくはＩ ｔｏ Ｄ
によって使用されるためのオリジナル指令のいずれかを
選択させる。
【１２３１】ＺＲＬコンパレータの背後に、４つのバリ
ューがある。２つはレジスタの中にあり、ＺＲＬコード
のインデックスをＡＣテーブルの中に保持する。他の２
つのバリューは定数であり、１つはバリューゼロであ
り、他の１つは１２（ＭＰＥＧ及びＨ．２６１における
ＥＳＣＡＰＥのインデックス）である。定数ゼロはＦＬ
Ｃの場合に使用される。定数１２はテーブルナンバーが
８より小さい時（及びＶＬＣ）はいつでも使用される。
２つのレジスタの１つはテーブルナンバーの低オーダー
ビットにより判断されて、テーブルナンバーが７より大
きい場合（及びＶＬＣ）に使用される。
【１２３２】ステートマシーンＲＯＭ内のビットはコン
パレータを可能化するために提供され、また別のビット
がその動作を反転するために提供される。指令の中のＴ
ＯＫＥＮビットが設定された場合、コンパレータ出力は
無視され、拡張ビットによって置き換えられる。これは
トークンの終わりまで続けられる。
【１２３３】Ｂ．２．２．５．３ 「ハフマンステート
マシーンＲＯＭ」ハフマンステートマシーン内の指令フ
ィールドは次の通りである： ｎｘｔｓｔａｔｅ［４：０］ 次のサイクルにおいて使用するアドレスである。このア
ドレスは修正することができる。 ｓｔａｔｅｃｔ １次のステートアドレスの修正を可能にする。ゼロであ
れば、ステートマシーンアドレスは修正されず、そうで
なければ、アドレスのＬＳＢが次の２つのコンパレータ
のいずれかのバリューで置き換えられる：
【１２３４】
【表１８０】 注：いずれの場合にも、次のハフマン指令が「リラン原
始コマンド」として選択されると、ステートマシーンは
コマンドのために適切なものとしてロケーション０、
１、２または３にジャンプするであろう。 ｅｏｂｃｔ［１：０］ これは次のようなＥＯＢコンパレータ及びｅｘｔｎビッ
トに基づいて次のハフマン指令のセレクションを制御す
る：
【１２３５】
【表１８１】 ｚｒｌｃｔ［１：０］ これはＺＲＬコンパレータに基づいて次のハフマン指令
のセレクションを制御する。条件が合えば、ステートマ
シーン指令を取り、そうでなければ原始指令をリランす
る。いずれの場合にも、ｅｏｂｃｔｌ＋条件がデマルチ
プレクサ指令を取れば、これ（ｅｏｂｃｔｌ＋）は次の
ように優先権を持つ：
【１２３６】
【表１８２】 ｓｍｔａｂ［３：０］ 本発明では、選択された指令がステートマシーン指令で
あれば、これはハフマンデコーダによって使用されるテ
ーブルナンバーである。しかしながら、ＺＲＬコンパレ
ータが適合すれば、ｚｒｌｔａｂ［３：０］フィールド
が優先して使用される。
【１２３７】ＺＲＬ適合が発生するか否かに応じて、別
のテーブルナンバーが使用される必要がない場合、ｓｍ
ｔａｂ［３：０］及びｚｒｌｔａｂ［３：０］は同じバ
リューを持つであろう。しかしながら、これはＬｓｉｍ
において奇妙なシミュレーション問題を導く可能性があ
ることに注目。ＭＰＥＧの場合、ＺＲＬのためにハフマ
ンインデックスナンバーを指示するレジスタをロードす
る明らかな必要はない（ＪＰＥＧのみの構成）。しかし
ながら、これらは今も選択され、ＺＲＬコンパレータが
「未知」であるかもしれない（従ってどちらが選択され
ようと重大ではない）全ての場合に、ｓｍｔａｂ［３：
０］及びｚｒｌｔａｂ［３：０］は同じバリューを持つ
という事実にもかかわらず、ＺＲＬコンパレータは「未
知」となり、次のステートも「未知」になるであろう。 ｚｒｌｔａｂ［３：０］ これは選択された指令がステートマシーン指令であれ
ば、ハフマンデコーダによって使用されるであろうテー
ブルナンバーである。しかしながら、ＺＲＬコンパレー
タが適合すれば、ｚｒｌｔａｂ［３：０］フィールドが
優先して使用される。
【１２３８】ｓｍｖｌｃ これは選択された指令がステートマシーン指令であれ
ば、ハフマンデコーダによって使用されるＶＬＣビット
である。 ａｌｕｚｒｌ［１：０］ このフィールドはＡＬＵに送られる指令のセレクション
を制御する。それは（指令シーケンスのスタートで記憶
された）パーザーステートマシーンからのコマンドであ
っても、あるいはステートマシーンからのコマンドであ
ってもよい：
【１２３９】
【表１８３】 ａｌｕｅｏｂ この配線はＥＯＢコンパレータに基づいてＡＬＵに送ら
れる指令の修正を制御する。これは単にＡＬＵ出力モー
ドをｚｉｎｐｕｔに強制する。これは任意のチョイスで
ある；ｎｏｎｅから離れた出力モードであれば何でも良
い。これはブロック・エンドコマンドワードがトークン
フォーマッティング部に送られ、そこでそれはデータト
ークンの適切なフォーマッティングを制御する：
【１２４０】
【表１８４】 残りのフィールドはＡＬＵ指令フィールドである。これ
らはＡＬＵの説明において適切に文書化される。
【１２４１】Ｂ．２．２．５．４ 「ハフマンステート
マシーンの修正」ステートマシーンの１つの態様では、
データユニットインデックス部は、エスケープコード化
されたＴｃｏｅｆｆｉｃｉｅｎｔのＲＵＮ部分がいつデ
ータユニットインデックス部に送られるかを「知る」必
要がある。これは制御ＲＯＭ内の適切なビットを用いて
達成できる一方、ＲＯＭの変更を避けるため、別のアプ
ローチが使用されてきた。この点に関して、ＲＯＭに入
るアドレスは監視され、アドレスバリュー５が検出され
る。これはＲＵＮフィールドを処理するＲＯＭにおいて
指名される適切な場所である。もちろん、他の被選択ア
ドレスバリューを使用するようにＲＯＭをプログラムし
ようと思えばできたことは自明であろう。更に、制御Ｒ
ＯＭのビットを使用する前述のアプローチも利用できた
であろう。
【１２４２】Ｂ．２．２．６ 「概略ガイドツアー」本
発明では、ハフマンデコーダはｈｄと呼ばれ、ｈｄは実
際にデータユニットインデックス部を含む（これは編集
されたコード生成の制限により必要とされる）。従っ
て、ｈｄは次の主要ブロックを含む；
【１２４３】
【表１８５】 ハフマンモジュールの以下の説明は、当業者であれば容
易に理解できる、図面の詳細な部分において示した様々
なサブシステムエリアの全体的な説明により行われる。
【１２４４】Ｂ．２．２．６．１ 「“ｈｄ”の説明」
２線式インターフェース制御用のロジックは通常２線式
インターフェースにより制御される３ポート：データ入
力、データ出力、及びコマンドを含む。それに加えて、
入力シフタからの２つの「有効な」線がある：トークン
がｉｎ ｄａｔａ［７：０］に表示されることを指示す
るｔｏｋｅｎ ｖａｌｉｄと、データがシリアル上に表
示されることを指示するｓｅｒｉａｌ ｖａｌｉｄであ
る。
【１２４５】発生される最も重要な信号はラッチに行く
イネーブルである。最も重要なものはｐｈ１ラッチに対
するイネーブルであるｅ１である。ｐｈ０ラッチの多く
は可能化されないが、２つのイネーブルがこれらのため
に提供され、それらはシリアルデータと関連するｅ０と
トークンデータと関連するｅ０ｔである。
【１２４６】本発明では、ｄｏｎｅ信号（ｄｏｎｅ、ｎ
ｏｔｄｏｎｅ、及びそれらのｐｈ０バリアントのｄｏｎ
ｅ０とｎｏｔｄｏｎｅ０）は、原始ハフマンコマンドが
完了する時を指示する。ハフマンステートマシーンコマ
ンドが実行される場合、ｄｏｎｅは全ステートマシーン
コマンドを含む各原始コマンドの完了時に認定されるで
あろう。信号ｎｏｔｎｅｗは、全ハフマンステートマシ
ーンコマンドが完了するまで、パーザーステートマシー
ンからの新しいコマンドのアクセプタンスを防止する。
【１２４７】データユニットインデックス部から受け取
る情報の制御に関して、ｓｉｚｅフィールド用の制御ロ
ジックはＪＰＥＧ係数デコーディング中にハフマンデコ
ーダに送り返される。これは実際には２つの方法で起こ
る。サイズが正確に１であれば、これは専用信号ｎｏｔ
ｆｂｏｎｅ０に送り返される。そうでなければ、データ
ユニットインデックス部の出力から送り返される。（ｏ
ｕｔｄａｔａ［３：０］及び信号ｆｂｖａｌｉｄ１はこ
れが発生するのを指示する。フェッドバックデータのコ
マンドレジスタ（シート１０）へのマルチプレクシング
を制御するために信号ｍｕｘｓｉｚｅが生み出され
る。）それに加えて、正確に６４の係数がデコードされ
たフィードバックがある。ＪＰＥＧにおいてＥＯＢはこ
の場合にコード化されないので、信号ｆｏｒｃｅｅｏｂ
が作られる。類似により、上述したように、フィードバ
ックサイズ用の信号と共に、これが実施されるには実際
２つの方法がある。通常のフィードバックが行われる
（ｊｐｅｇｅｏｂ）場合、データがフィードバックされ
るにつれて、ラッチｉ−９７１だけがロードされ、新し
いパーザーステートマシーンコマンドがアクセプトされ
るまでクリアされない。信号ｆｏｒｃｅｅｏｂはハフマ
ンコードがデコードされるまで実際に作られない。この
ように、固定長コード（つまり、サイズビット）は影響
を受けないが、次のハフマンコード化情報は強制された
ブロック・エンドにより置き換えられる。サイズが１で
あり、ｊｐｅｇｅｏｂ０が使用された場合、１ビットだ
けが読み出されるので、ｉ−１２５５とｉ−１２５６は
正確な時間まで信号を遅らせる。注目すべきことは、ゼ
ロサイズを持つ唯一の記号はＥＯＢとＺＲＬであるの
で、この状況においてゼロサイズが発生することが不可
能であるということである。
【１２４８】デコーディングはｔｃｏｅｆｆ ｔａｂ０
（Ｔｃｏｅｆｆテーブルを用いるハフマンデコーディン
グ）、ｍｂａ ｔａｂ０（ＭＢＡテーブルを用いるハフ
マンデコーディング）、及びｎｏｐ（ノーオペレーショ
ン）を作るためのコマンドのかなりランダムなデコーデ
ィングである。ｎｏｐを発生させるにはいくつかの理由
がある。サイズゼロの固定長コードはその一つであり、
ｆｏｒｃｅｅｏｂ信号もその一つであり（ＥＯＢを合図
するために出力が作られても、入力シフタから如何なる
データも読み出されるべきではないので）、最後にテー
ブルダウンロード指名が第三の理由である。
【１２４９】（サイズゼロのＦＬＣ、ＮＯＰにより作ら
れる）ｎｏｔｆｒｃｚｅｒｏは、ＮＯＰ指令が使用され
る時に、その結果がゼロであることを保証する。更に、
ｉｎｖｅｒｔはハフマンデコーディングの前にシリアル
ビットが反転されるべきである時を指示する（セクショ
ン Ｂ．２．２．１．１を参照）。ｒｉｎｇは変換係数
ｒｉｎｇが適用されるべき時を指示する（セクション
Ｂ．２．２．１．２を参照）。
【１２５０】デコーディングは更にｃｏｄｅｓ−ｐｅｒ
−ｂｉｔ ＲＯＭのアドレスに関して達成される。これ
らは小さなデータパスＲＯＭから構築される。信号は二
重（例えば、ｃｓｈａとｃｓｌａ）にされる。アドレス
は選択されるブロックへのＵＰＩアクセスに応じて、ビ
ットカウンタ（ｂｉｔ［３：０］）もしくはマイクロプ
ロセッサインターフェースアドレス（ｋｅｙ ａｄｄｒ
［３：０］）から取ることができる。
【１２５１】追加デコーディングはＪＰＥＧテーブル
（ＥＯＢ、ＺＲＬ等）用のハフマンインデックスバリュ
ーを保持するもののようなレジスタのＵＰＩ読み出しに
関する。更に含まれるのは、これらのレジスタ及びｃｏ
ｄｅｓ−ｐｅｒ−ｂｉｔ ＲＡＭのＵＰＩ読み出し用の
トライステートドライバー制御である。
【１２５２】演算データパスデコーディングも特定の重
要なビット数のために提供される。ｆｉｒｓｔ ｂｉｔ
はＴｃｏｅｆｆの第１の係数トリックに関連して使用さ
れ、ｂｉｔ ｆｉｖｅはＴｃｏｅｆｆテーブルの中にリ
ングを適用することに関係する。ＥＯＢコンパレータが
デコードされたインデックスバリューに適合する動作を
シミュレートするためのｆｏｒｃｅｅｏｂの使用に注
目。
【１２５３】ｅｘｔｎビットに関して、トークンが入力
シフタから読まれる場合、関連ｅｘｔｎビットはそれと
共に読まれる。そうでなければ、ｅｘｔｎの最後のバリ
ューは保存される。これはトークンが読まれた後いつで
も、マイクロコードプログラムによるｅｘｔｎビットの
テストを可能にする。
【１２５４】ｚｅｒｏｄａｔが認定される時、ハフマン
出力データの上位４ビットがゼロになるように強いられ
る。これらは固定長コードをデコーディングする時に有
効なバリューを持つだけなので、それらはＶＬＣ、トー
クンをデコーディングする時、あるいはＮＯＰ指令が何
等かの理由で実施される時はゼロにされる。
【１２５５】更に、回路は各コマンドが完了する時を検
出し、ｄｏｎｅ信号を発する。本質的に、ｄｏｎｅであ
る理由には２つのグループがある；通常の理由と、例外
的な理由である。これらは各々２つの三路マルチプレク
サの１つによって処理される。
【１２５６】下位マルチプレクサ（ｉ−１２７５）が通
常の理由を処理する。ＦＬＣの場合、信号ｎｄｎｆｌｃ
が使用される。これはビットカウンタをテーブルナンバ
ーと比較するコンパレータの出力である。ＶＬＣの場
合、信号ｎｄｎｖｌｃが使用される。これは演算データ
パスからの出力であり、式９を直接的に反映する。ＮＯ
Ｐ指令またはトークンの場合、１つのサイクルだけが必
要であり、従って、システムは無条件にｄｏｎｅであ
る。
【１２５７】本発明では、上位マルチプレクサ（ｉ−１
２７４）が例外的な場合を処理する。ＪＰＥＧデコーデ
ィングにおいてデコーダがサイズのフィードバックを期
待している（ｆｂｅｘｐｃｔｄ０）場合、１つだけのビ
ットが必要なのでデコーダはｄｏｎｅである。デコーダ
がＴｃｏｅｆｆテーブルを用いて最初の係数の第１ビッ
トを処理している場合、現在のインデックスのビットゼ
ロがゼロである場合、それはｄｏｎｅである（セクショ
ンＢ．２．２．１．２を参照）。これらの条件のいずれ
も満たされない場合、ｄｏｎｅであるための例外的な理
由はない。
【１２５８】ＮＯＲゲート（ｉ−１２９３）は最終的に
ｄｏｎｅ状態を変形させる。ｉ−５７０（つまり、デー
タが有効ではない）により生じる状態がｄｏｎｅを強い
る。これは少しおかしく思われるかもしれない。それは
基本的に、第１のコマンドの（ｄｏｎｅが全てのカウン
タ、レジスタ等をリセットする）ための準備のために、
マシーンをｄｏｎｅ状態にならせるためにリセット後使
用される。
【１２５９】信号ｎｏｔｄｏｎｅｘは誤差を検出する際
に必要である。誤差を検出すれば、ｄｏｎｅがとにかく
強いられるので、通常のｄｏｎｅ信号は使用できない。
ｄｏｎｅの使用は結合フィードバックループを与えるで
あろう。
【１２６０】誤差検出及び処理は可能性のある全ての誤
差状態を検出する回路によって行われる。これらはｉ−
１１９０において共に０Ｒｅｄである。この場合、ｉ−
１１９３、ｉ−５８５及びｉ−５８４は３ビットのハフ
マン誤差レジスタを構成する。「実際の」誤差がない場
合に誤差を不能化するｉ−１２５３及びｉ−１２５４に
注目（セクション Ｂ．２．２．３を参照）。
【１２６１】それに加えて、ｉ−５８０及びｉ−５７９
は関連する回路と共に、誤差検出後最初のコマンドのア
クセプタンスを制御する単純なステートマシーンを提供
する。
【１２６２】前述したように、制御信号はデータユニッ
トインデックス部及びＡＬＵにおいてパイプライン遅延
に合わせるため遅延される。
【１２６３】Ｉｏｔｄ ｂｙｐａｓｓはデータユニット
インデックス部に送られる実際のバイパス信号である。
それは固定長コードがデコードされる時はいつでも、ハ
フマンステートマシーンがバイパスしなければならない
ように制御される時に修正される。
【１２６４】Ａｌｕｉｎｓｔｒ［３２］はＡＬＵがパー
ザーステートマシーンに（コンディションコードを）フ
ィードバックするようにさせるビットである。更に、ハ
フマンステートマシーンが制御されている時、信号は
（原始コマンドの１つが完了する都度為されるよりもむ
しろ）一度だけ認定されることが重要である。
【１２６５】Ａｌｕｉｎｓｔｒ［３６］は（他のＡＬＵ
指令ビットが増分を明記する場合）ＡＬＵがブロックカ
ウンタのステップを踏むようにさせるビットである。こ
れも一度だけ認定されなければならない。
【１２６６】それに加えて、これらのビットはトークン
変換にデータを出力するＡＬＵ指令のためにのみ認定さ
れねばならない。そうでなければ、カウンタはトークン
変換への最初の出力前に増分され、データトークンにお
いてｃｃという不正確なバリューを生じるかもしれな
い。
【１２６７】本発明の図示した態様では、ＡＬＵがトー
クンフォーマッティング部に出力される場合、ａｌｕｎ
ｏｄｅ［１］もしくはａｌｕｎｏｄｅ［０］のいずれか
が低くなるであろう。
【１２６８】図１２７はｈｄｓｔｄｐと称されるハフマ
ンステートマシーンデータパスを示す。更にハフマンス
テートマシーンＲＯＭの出力を読むためのＵＰＩデコー
ドがある。
【１２６９】ロケーションの場合に処理するためマルチ
プレクシングが提供される（セクションＢ２．２．４．
６を参照）。
【１２７０】ａｌｕｉｎｓｔｒ［３：２］の修正はＡＬ
Ｕｏｕｔｓｒｃ指令フィールドをｎｏｎ−ｎｏｎｅに強
いる処理をする（セクションＢ．２．２．５．３、ａｌ
ｕｅｏｂの説明を参照）。
【１２７１】ハフマンデコーダブロック（ｘ）のための
コマンドレジスタに関して、コマンドの各ビットはコマ
ンドの可能なソース間の選択をする関連マルチプレクサ
を有する。４つの制御信号はこのセレクションを制御す
る：Ｓｅｌｈｏｌｄはレジスタに現在のステートを保持
するようにさせる。
【１２７２】Ｓｅｌｎｅｗはパーザーステートマシーン
から新しいコマンドをロードさせる。これは更に後の使
用のために、元のパーザーステートマシーンのコマンド
を保持するレジスタのローディングをも可能にする。
【１２７３】Ｓｅｌｏｌｄは元のパーザーステートマシ
ーンのコマンドを保持するレジスタからコマンドのロー
ディングを起こさせる。
【１２７４】／ｓｅｌｓｍはハフマンステートマシーン
ＲＯＭからのコマンドのローディングを起こさせる。
【１２７５】テーブルナンバーの場合、テーブルナンバ
ーがデータユニットインデックス部の出力データからも
ロードされるので、状況はそれより少し複雑である（ｓ
ｅｌｈｏｌｄｔ及びｍｕｘｓｉｚｅ）。
【１２７６】ラッチはハフマンステートマシーンＲＯＭ
の中に現在のアドレスを保持する。ロジックは可能な４
つのコマンドのどれが実行されているかを検出する。こ
れらの信号は新しいコマンドの場合スタートアドレスの
下位２ビットを形成するために組み合わされる。
【１２７７】ロジックは更にステートマシーンＲＯＭの
出力が無意味である（通常はコマンドが「単純な」コマ
ンドであるため）時を検出する。信号ｎｏｔｉｇｎｏｒ
ｅｒｏｍはステートマシーンのオペレーションを効果的
に不能化し、特にＡＬＵに送られる指令の修正を不能化
する。
【１２７８】ｆｉｘｓｔａｔｅ０を生じさせる回路はこ
のステートマシーンの制限されたジャンピング能力を制
御する。
【１２７９】デコーディングは更にハフマンステートマ
シーンＲＯＭへと信号を追いやるために提供される。こ
れはデータパススタイルの結合ＲＯＭである。
【１２８０】ｅｓｃａｐｅ ｒｕｎの発生はセクション
Ｂ２．２．５．４において説明される。
【１２８１】更に、デコーディングはＺＲＬやＥＯＢ等
の記号のためにハフマンインデックスナンバーを保持す
るレジスタの準備をする。これらのレジスタはＵＰＩま
たはデータパスからロードすることができる。ｃｅｎｔ
ｅｒ（ｅｓ［４：０］及びｚｓ［３：０］におけるデコ
ーディングはデコードハフマンインデックスと比較する
ためにどのレジスタまたは一定バリューかを選択するマ
ルチプレクサのためにセレクト信号を発生させている。
【１２８２】ハフマンステートマシーン用の制御ロジッ
クに関して。ここでは、ハフマンステートマシーンＲＯ
Ｍからの「指令」ビットは、次に何をすべきか、またＡ
ＬＵ用の指令ワードを如何に修正するかを決定するた
め、様々な条件と組み合わされる。
【１２８３】本発明では、信号ｎｏｔｎｅｗ及びｎｏｔ
ｏｌｄはハフマンデコーダコマンドレジスタのオペレー
ションを制御するため、シート１０上で使用される。そ
れらはここではハフマンインデックスコンパレータ（ｎ
ｅｏｂｍａｔｃｈ及びｎｚｒｌｍａｔｃｈ）と共に、ス
テートマシーンＲＯＭ（セクションＢ．２．２．５．３
において説明される）の中の制御ビットから明らかな方
法で作られる。
【１２８４】更に、ＡＬＵに送られる指令用のソースの
セレクションが行われる。実際のマルチプレクシングは
ハフマンステートマシーンデータパスｈｆｓｔｄｐにお
いて行われる。４つの制御信号が発生される。
【１２８５】ブロック・エンドに遭遇しなかった場合、
ａｌｕｓｅｌｄｍｘ（パーザーステートマシーン指令を
選択する）もしくはａｌｕｓｅｌｓｍ（ハフマンステー
トマシーン指令を選択する）のいずれか１つが作られる
であろう。それに加えて、ＡＬＵ指令のｏｕｔｓｒｃフ
ィールドがそれをｚｉｎｐｕｔに押しやるために修正さ
れる。
【１２８６】レジスタはテーブルダウンロード中に指名
されたテーブルナンバーを保持する。デコーディングは
ｃｏｄｅｓ−ｐｅｒ−ｂｉｔ ＲＡＭのために提供され
る。追加デコーディングは、ハフマンインデックスナン
バーレジスタが自動的にロードされるように、ＥＯＭ及
びＺＲＬ等の記号がダウンロードされる時を認識する。
【１２８７】ビットカウンタに関して、コンパレータは
ＦＬＣを読む時に、いつ正しい数のビットが読まれてい
るかを検出する。Ｂ．２．２．６．２ 「“ｈｄｄｐ”
の説明」コンパレータはハフマンインデックスの特別な
バリューを検出する。レジスタはダウンロード可能なテ
ーブル用のバリューを保持する。マルチプレクサ（ｍｅ
ｏｂ［７：０］及びｍｚｒ［７：０］）は使用すべきバ
リューを選択し、ｅｘｃｌｕｓｉｖｅ−ｏｒゲート及び
ゲーティングがコンパレータを構成する。
【１２８８】アダー及びレジスタはセクション Ｂ．
２．２．１において説明した式を直接評価する。更なる
説明はここでは不要であると考えられる。排他的論理和
はセクションＢ．２．２．１．１において説明したデー
タ（ｉ−８０７）を反転するために使用される。
【１２８９】ｃｏｄｅレジスタは１２ビット幅である。
マルチプレクシングアレンジメントはセクションＢ．
２．２．１．２において説明したｒｉｎｇ置換を履行す
る。
【１２９０】データ用のパイプライン遅延及びデコード
化シリアルデータ（ｉｎｄｅｘ［７：０］）とトークン
データ（ｎｔｏｋｅｎ０［７：０］）間のマルチプレク
シングに関して、ハフマンインデックスバリューはＺＲ
Ｌ及びＥＯＢ記号の中で決定される。
【１２９１】Ｃｏｄｅｓ−ｐｅｒ−ｂｉｔ ＲＯＭ及び
それらのマルチプレクシングは使用すべきテーブルを決
定するために使用される。テーブルセレクト情報が遅れ
て到着するので、このアレンジメントが使用される。そ
の後全てのテーブルがアクセスされ、正しいテーブルが
選択される。
【１２９２】Ｃｏｄｅｓ−ｐｅｒ−ｂｉｔ ＲＡＭに関
して、ｃｏｄｅｓ−ｐｅｒ−ｂｉｔＲＯＭの最終マルチ
プレクシング及びｃｏｄｅｓ−ｐｅｒ−ｂｉｔ ＲＡＭ
の出力はブロックｈｄｃｐｂｒａｍの内部で起こる。
【１２９３】Ｂ．２．２．６．３ 「“ｈｄｓｔｄｐ”
の説明」本発明において、Ｈｄｓｔｄｐは２つのモジュ
ールから成る。ｈｄｓｔｄｅｌは適切なパイプラインス
テージまで、例えば、それらがＡＬＵ及びトークン変換
に供給される時まで、パーザーステートマシーン制御ビ
ットを遅らせることに関係がある。それはＡＬＵに送ら
れる指令ワードの約半分だけを処理し、残りは他のモジ
ュールｈｄｓｔｍｏｄにより処理される。
【１２９４】Ｈｄｓｔｍｏｄはハフマンステートマシー
ンＲＯＭを含む。この指令の数ビットはハフマンステー
トマシーン制御ロジックにより使用される。残りのビッ
トは（パーザーステートマシーンからの）ＡＬＵ指令ワ
ードのｈｄｓｔｄｅｌにおいて処理されない部分を置き
換えるために使用される。
【１２９５】Ｈｄｓｔｍｏｄは自明であり、何の説明も
必要ではない。パイプラインディレイレジスタだけがあ
る。
【１２９６】Ｈｄｓｔｄｅｌも非常に単純であり、ＲＯ
Ｍ及びＡＬＵ指令を修正するマルチプレクサにより処理
される。回路の残部はハフマンステートマシーンＲＯＭ
出力の半分に対するＵＰＩ読み取りアクセスに関係す
る。バッファも制御信号のために使用される。
【１２９７】Ｂ．２．３ 「トークンフォマッティン
グ」本発明によるハフマンデコーダトークンフォマッテ
ィングは、ハフマンブロックの終了部にある。その機能
は、その名前が示す通り、ハフマンデコーダからのデー
タを適当なトークン構造にフォーマットすることであ
る。入力データはマイクロインストラクションワードコ
マンドフィールドの制御下、マイクロインストラクショ
ンワードの中のデータで多重送信される。ブロックは２
つの操作モード；データワードとデータトークンを持っ
ているＢ．２．３．１ 「マイクロインストラクション
ワード」
【１２９８】
【表１８６】 Ｂ．２．３．２ 「動作モード」
【１２９９】
【表１８７】 Ｂ．２．３．２．１ 「データワード」本モードでは、
入力の最上位８ビットが出力に送られる。底部８ビット
はマスクフィールドに応じて、入力の底部８ビット、マ
イクロインストラクションワードのトークンフィール
ド、もしくはその両者の混合物のいずれかである。マス
クは、ｏｕｔ ｄａｔａ［１６：８］＝ｉｎｄａｔａ
［１６：８］ｏｕｔ ｄａｔａ｛７：０］＝（Ｔｏｋｅ
ｎ［７：０］＆（ｆｆ＜＜ｍａｓｋ））ｉｎ ｄａｔａ
［７：０］のミックスにおける入力ビット数を表す。
【１３００】マスクが０ｘ８以上に設定された場合、出
力データは入力データに等しい。本モードはｎｏｎ−デ
ータトークンにおける出力ワードに用いられる。マスク
を０に設定すると、ｏｕｔ ｄａｔａ［７：０］はマイ
クロインストラクションワードのトークンフィールドと
なる。本モードは如何なるデータも含まないトークンヘ
ッダを出力するために使用される。トークンヘッダがデ
ータを含む場合、データビット数はマスクフィールドに
より与えられる。
【１３０１】外部Ｅｘｔｎ（Ｅｅ）が設定されると、ｏ
ｕｔ ｅｘｔｎ＝ｉｎ ｅｘｔｎとなり、そうでなけれ
ば、ｏｕｔ ｅｘｔｎ＝Ｄｅ．Ｂｔであり、Ｅｂはｄｏ
ｎ’ｔ ｃａｒｅである。Ｂ．２．３．２．２ 「デー
タトークン」本モードはデータトークンとフォーマッテ
ィングするために使用され、信号、ｆｉｒｓｔ ｃｏｅ
ｆｆｉｃｉｅｎｔに応じて２つの関数がある。リセット
において、ｆｉｒｓｔ ｃｏｅｆｆｉｃｉｅｎｔが設定
される。最初のデータ係数がｃｍｄを１に設定したマイ
クロインストラクションワードと共に到着すると、ｏｕ
ｔ ｄａｔａ［１６：２］は０ｘ１に設定され、ｏｕｔ
ｄａｔａ［１：０］はマイクロインストラクションワ
ードのＢｔフィールドの値を取る。これはデータトーク
ンのヘッダである。このワードがアクセプトされると、
コマンドを伴う係数がレジスタＲＬにロードされ、ｆｉ
ｒｓｔ ｃｏｅｆｆｉｃｉｅｎｔがＥｂの値を取る。次
の係数が到着すると、ｏｕｔ ｄａｔａ［１６：０］は
ＲＬに記憶された前の係数を取る。これはブロック・エ
ンドに遭遇する時、Ｅｂが設定され、ｆｉｒｓｔ ｃｏ
ｅｆｆｉｃｉｅｎｔが設定され、次のデータトークン、
つまり Ｉｆ（ｆｉｒｓｔ ｃｏｅｆｆｉｃｉｅｎｔ） ｛ ｏｕｔ ｄａｔａ［１６：２］ ＝ ０ｘ１ ｏｕｔ ｄａｔａ［１：０］ ＝ Ｂｔ［１：０］ ＲＬ［１６：０］ ＝ ｉｎ ｄａｔａ［１６：０］ ｝ ｅｌｓｅ ｛ ｏｕｔ ｄａｔａ［１６：０］ ＝ ＲＬ［１６：０］ ＲＬ［１６：０］ ＝ ｉｎ ｄａｔａ［１６：０］ ｝ ｏｕｔ ｅｘｔｎ ＝ −Ｅｂの準備が整うことを確実
にする。
【１３０２】Ｂ．２．３．３ 「注釈」本発明によれ
ば、指令ビットのほとんどは通常の方法でパーザーステ
ートマシーンによって供給される。しかしながら、実際
には２つのフィールドが他の回路により供給される。上
述のＢｔフィールドはＡＬＵブロックの出力に直接接続
される。この２つのビットフィールドはｃｃもしくはｃ
ｏｌｏｒ ｃｏｍｐｏｎｅｎｔの現在のバリューを与え
る。こうして、データトークンヘッダが構築されると、
最も低いオーダーの２ビットがＡＬＵカウンタから直接
色成分を取り出す。第２に、ブロック・エンド記号ｉｄ
がデコードされる時はいつでも（あるいはブロック内の
最後の係数がコード化されるので、１が仮定されるＪＰ
ＥＧの場合）、Ｅｂビットがハフマンデコーダにおいて
認定される。
【１３０３】ハフマンデコーダにおいてｉｎ ｅｘｔｎ
信号が引き出される。それはトークンに関して、通常の
方法でトークンワードと共に拡張ビットが供給される時
に意味を持つだけである。
【１３０４】Ｂ．２．４ 「パーザーステートマシー
ン」本発明のパーザーステートマシーンは実際非常に単
純な回路片である。複雑なのはマイクロコードＲＯＭの
プログラミングであり、それはセクション Ｂ．２．５
において論じる。
【１３０５】本質的に、マシーンは現在のアドレスを保
持するレジスタから構成される。このアドレスはマイク
ロコードＲＯＭにおいてルックアップされ、マイクロコ
ードワードを作り出す。更に、アドレスは単純なインク
リメンタにおいて増分され、この増分されたアドレスは
次のステートのために使用される２つの可能なアドレス
の１つである。他方のアドレスはマイクロコードＲＯＭ
自体の中のフィールドである。このように、各指令は潜
在的にジャンプ指令であり、プログラムにおいて明記さ
れるロケーションにジャンプすることができる。ジャン
プが行われなければ、制御はＲＯＭ内の次のロケーショ
ンへと進む。
【１３０６】一連の１６のコンディションコードビット
が提供される。これらのコンディションの１つが（マイ
クロコードＲＯＭ内のフィールドにより）選択され、そ
れに加えて、（やはりマイクロコードＲＯＭ内のビット
により）反転され得る。結果的に生じる信号が増分され
たアドレスまたはマイクロコードＲＯＭ内のジャンプア
ドレスのいずれかを選択する。コンディションの１つは
Ｆａｌｓｅとして評価するため配線される。このコンデ
ィションが選択されると、ジャンプは発生しない。ある
いはその代わりに、このコンディションが選択され、反
転されて、ジャンプ、つまり無条件ジャンプが常に発生
する。
【１３０７】
【表１８８】 Ｂ．２．４．１ 「２線式インターフェース制御」本発
明による２線式インターフェース制御は本ブロックでは
少し異例である。パーザーステートマシーンとハフマン
デコーダ間に２線式インターフェースがある。これはコ
マンドの進行を制御するために使用される。パーザース
テートマシーンはＲＯＭから次のコマンドを読むために
前進する前に、所定のコマンドがアクセプトされるまで
待つであろう。それに加えて、コンディションコードが
ＡＬＵからのワイヤを通して送り返される。
【１３０８】各コマンドはマイクロコードＲＯＭ内にビ
ットを持ち、それはフィードバックを待つべきことを明
記できるようにする。これが発生した場合、その指令が
ハフマンデコーダによりアクセプトされた後、ＡＬＵか
らのフィードバックワイヤが認定されるまで新しいコマ
ンドは表示されない。このワイヤ、ｆｂ ｖａｌｉｄは
現在ＡＬＵにより供給されているコンディションコード
が、それらがフィードバックを待つことを求めるコマン
ドと関連するデータを反映するという意味で有効である
ことを指示する。
【１３０９】本発明によれば、デコーディング（または
プロセシング）の結果として、特別なデータ片にジャン
プするための次のステートを決定する条件付きジャンプ
コマンドを構築する際に、その特徴が利用される。２線
式制御では、あるコマンドが所定のプロセシングブロッ
ク（つまり、この場合はＡＬＵ）に到達する時が不確か
であるので、この便宜なくしては、パイプライン内のデ
ータに依存するコンディションをテストすることは出来
ないであろう。
【１３１０】ハフマンデコーダに全ての指令が送られる
わけではない。ある指令はデータパイプラインの必要な
く実行できる。これらはジャンプ指令である傾向があ
る。マイクロコードＲＯＭ内のビットは指令がハフマン
デコーダに表示されるか否かを選択する。そうでなけれ
ば、ハフマンデコーダが指令をアクセプトする必要はな
く、従って、パイプラインが失速していても、こうした
状況で実行を続けることができる。
【１３１１】Ｂ．２．４．２ 「イベント処理」パーザ
ーステートマシーンの中に２つのイベントビットが置か
れる。１つはハフマンイベントと称され、他の１つはパ
ーザーイベントと称される。
【１３１２】パーザーイベントは最も単純である。この
イベントにより監視される「コンディション」はマイク
ロコードＲＯＭ内のビットにすぎない。このように、指
令はこのビットを設定することによりパーザーイベント
を生じさせることができる。典型的に、これを行う指令
は適当な定数をｒｏｍ ｃｏｎｔｒｏｌレジスタに書き
込み、割り込みサービスルーチンが割り込みの原因を判
断することができるようにする。
【１３１３】パーザーイベントをサービスした後（ある
いは、イベントがマスクアウトされた場合直ちに）、制
御は停止したポイントでリカバーする。そのイベントを
起こさせた指令がジャンプ指令を持っている（その状態
が本物であると評価する）場合、ジャンプは通常の方法
で行われる。従って、ジャンプをコード化することによ
り、サービス後に、誤差ハンドラにジャンプすることが
できる。
【１３１４】ハフマンイベントはそれとは異なる。監視
される状態は３つのハフマン誤差ビットのＯＲである。
現実に、この状態は非常に単純な方法でパーザーイベン
トに対して処理される。しかしながら、ハフマンデコー
ダからの追加ワイヤ、ｈｕｆｆｉｎｔｒｐｔは誤差が発
生する時はいつでも認定される。これはマイクロコード
プログラムにおいて制御を誤差ハンドラにジャンプさせ
る。
【１３１５】従って、ハフマン誤差が発生する時、シー
ケンスは割り込み発生とブロック・ストップを含む。サ
ービシング後、制御は誤差ハンドラに伝送される。ｃａ
ｌｌメカニズムは無く、通常の割り込みとは異なり、誤
差処理に続いて発生する誤差の前にマイクロコードの中
のポイントに戻ることは不可能である。
【１３１６】ハフマン誤差が発生することなく、ｈｕｆ
ｆｉｎｔｒｐｔを認定することができる。これはセクシ
ョン Ｂ．２．２．３において論じたように、ｎｏ−ｅ
ｒｒｏｒ誤差の特別な場合に発生する。この場合、如何
なる割り込みも（マイクロプロセッサインターフェース
に）発生せず、制御は（マイクロコード内の）誤差ハン
ドラに送られる。ハフマン誤差レジスタはこの場合明ら
かであるので、マイクロコード誤差ハンドラは、こうし
た状況であることを決定し、これに応じて応答すること
ができる。
【１３１７】Ｂ．２．４．３ 「特別なロケーション」
マイクロコードＲＯＭには幾つかの特別なロケーション
がある。ＲＯＭ内の最初の４つのロケーションは主プロ
グラムへのエントリポイントである。制御はリセット時
にこれら４つのロケーションの１つに進む。ジャンプす
べきロケーションはＡＬＵレジスタ、ｃｏｄｉｎｇ ｓ
ｔｄ．において選択されるコーディングスタンダードに
より決定される。このロケーションが真のリセットによ
りそれ自体ゼロにリセットされるので、制御はロケーシ
ョンゼロに進む。しかしながら、ＣＥＤ Ｈ ＴＲＡＣ
Ｅ内のＵＰＩレジスタビットＣＥＤ Ｈ ＴＲＡＣＥ
ＲＳＴを用いてパーザーステートマシーンだけをリセッ
トすることができる。この場合、ｃｏｄｉｎｇｓｔｄレ
ジスタはリセットされず、制御は最初の４つのロケーシ
ョンの適当な１つに進む。
【１３１８】第２の４つのロケーション（０ｘ００４〜
０ｘ００７）はハフマン割り込みが起こる時に使用され
る。典型的に、実際の誤差ハンドラがこれらのロケーシ
ョンの各々に置かれる。ここでも、ロケーションの選択
はコーディングスタンダードの結果として為される。
【１３１９】Ｂ．２．４．４ 「トレーシング」診断上
の助けとして、トレースメカニズムが実装される。これ
はマイクロコードがシングルステップ化されるようにす
る。レジスタＣＥＤ Ｈ ＴＲＡＣＥ内のビットＣＥＤ
Ｈ ＴＲＡＣＥ ＥＶＥＮＴとＣＥＤ Ｈ ＴＲＡＣＥ ＭＡＳＫがこれ
を制御する。その名前が示すように、それらは非常に良
く似た方法で通常のイベントビットに対して作用する。
しかしながら、幾つかの違い（特に、ＵＰＩ割り込みが
生じないこと）により、それらは他のイベントビットと
一緒にグループ分けされることはない。
【１３２０】ＣＥＤ Ｈ ＴＲＡＣＥ ＭＡＳＫが１に
設定される時にトレーシングメカニズムがオンにされ
る。各マイクロコード指令がＲＯＭから読まれた後、し
かしそれがハフマンデコーダに表示される前に、トレー
スイベントが発生する。この場合、ＣＥＤ Ｈ ＴＲＡ
ＣＥ ＥＶＥＮＴが１になる。如何なる割り込みも生じ
ないので、それが登録されなければならない。全マイク
ロコードワードがレジスタＣＥＤ Ｈ ＫＥＹ ＤＭＸ
ＷＯＲＤ ０〜ＣＥＤ ＨＫＥＹ ＤＭＸＷＯＲＤ ９において利用できる。その指令は必
要であれば、この時点で修正できる。ＣＥＤ Ｈ ＴＲ
ＡＣＥ ＥＶＥＮＴに１を書き込むと、その指令を実行
させ、ＣＥＤ Ｈ ＴＲＡＣＥ ＥＶＥＮＴをクリアす
る。この後すぐに、実施すべき次のマイクロコードワー
ドがＲＯＭから読み出され、新しいトレースイベントが
発生する。
【１３２１】Ｂ．２．５ 「マイクロコード」マイクロ
コードはアッセンブラｈｐｐを用いてプログラムされる
が、それは非常に単純なツールで、抜取りの大部分がマ
クロプリプロセッサを使用して行われる。標準のＣプリ
プロセッサｃｐｐがこの目的のために使用される。
【１３２２】コードは次のように指示される。
【１３２３】Ｕｃｏｄｅ．ｕは主ファイルである。ま
ず、これはトークンを定義するｔｏｋｅｎｓ．ｈを含
む。次に、ｒｅｇｆｉｌｅ．ｈはＡＬＵレジスタｍａｐ
を定義する。ｆｉｅｌｄｓ．ｕはマイクロコードワード
内の様々なフィールドを定義し、フィールド内の各々の
可能なビットパターンのために定義された記号リストを
提供する。次に、コードの中で使用されるラベルが定義
される。このステップの後、基本的な指令を明確にする
多数のｃｐｐｍａｃｒｏｓを定義するために、ｉｎｓｔ
ｒ．ｕが含まれる。次に、ｅｒｒｏｒｓ．ｈがパーザー
イベントを定義するナンバーを定義する。次に、ｕｎｗ
ｏｒｄ．ｕはマイクロコードワードを構築するためにフ
ィールドが置かれるオーダーを定義する。
【１３２４】残りのｕｃｏｄｅ．ｕはマイクロコードプ
ログラム自体である。
【１３２５】Ｂ．２．５．１ 「指令」本セクションで
は、ｕｃｏｄｅ．ｕにおいて定義される様々な指令を説
明する。多くの場合、１つのテーマ（特にＡＬＵ指令）
に関して変形が少ないので、全ての指令に関する説明を
ここで行うわけではない。
【１３２６】Ｂ．２．５．１．１ 「ハフマン及びデー
タインデックス指令」本発明では、ハフマンデコーダは
Ｈ ＮＯＰ指令を使用する。それはノーオペレーション
指令である。ハフマンは如何なるデータもデコードされ
ないという意味において、何もしない。この指令により
作られるデータは常にゼロである。従って、関連指令は
ＡＬＵに送られる。
【１３２７】次の指令はトークングループ；Ｈ ＴＯＫ
ＳＲＣＨ、Ｈ ＴＯＫＳＫＩＰ ＰＡＤ、Ｈ ＴＯＫＳ
ＫＩＰ ＪＰＡＤ、Ｈ ＴＯＫＰＡＳＳ及びＨ ＴＯＫ
ＲＥＡＤである。これらは総て入力シフタからのトーク
ンを読み出し、それらを残りのマシーンに送る。Ｈ Ｔ
ＯＫＲＥＡＤは１つのトークンワードを読む。Ｈ ＴＯ
ＫＰＡＳＳはゼロｅｘｔｎビットまでの全トークンを読
むために使用できる。関連コマンドはトークンの各ワー
ドのために繰り返される。ＨＴＯＫＳＲＣＨはトークン
の前の全てのシリアルデータを捨て、１つのトークンワ
ードを読む。Ｈ ＴＯＫＳＫＩＰ ＰＡＤはパディング
ビット（Ｈ．２６１及びＭＰＥＧ）をとばし、１つのト
ークンワードを読む。Ｈ ＴＯＫＳＫＩＰＪＰＡＤはＪ
ＰＥＧパディングのために同じことをする。
【１３２８】Ｈ ＦＬＣ（ＮＢ）はＮＢビットの固定長
コードを読む。
【１３２９】Ｈ ＶＬＣ（ＴＢＬ）は（ｍｎｅｍｏｎｉ
ｃ、例えばＨ ＶＬＣ（ｔｃｏｅｆｆ）として送られ
る）指示されたテーブルを用いて、ｖｉｃを読む。
【１３３０】Ｈ ＦＬＣ ＩＥ（ＮＢ）はＨ ＦＬＣと
同様であるが、ｉｇｎｏｒｅ ｅｒｒｏｒｓビットが設
定される。
【１３３１】Ｈ ＴＥＳＴ ＶＬＣ（ＴＢＬ）はＨ Ｆ
ＬＣと同様であるが、ハフマンインデックスが無修正の
データユニットインデックス部を通して送られるよう
に、バイパスビットが設定される。
【１３３２】Ｈ ＦＷＤ Ｒ及びＨ ＢＷＤ ＲはＡＬ
Ｕレジスタｒ ｆｗｄ ｒ ｓｉｚｅとｒ ｂｗｄ ｒ
ｓｉｚｅにより各々指示されるサイズのＦＬＣを読
む。
【１３３３】Ｈ ＤＣＪはＪＰＥＧスタイルのＤＣ係
数、ＡＬＵからのテーブルナンバーを読む。
【１３３４】Ｈ ＴＣ／ＯＥ／ＦＦ及びＨ ＤＣＴＣ／
ＯＥ／ＦＦは変換係数を読む。ＨＤＣＴＣ／ＯＥ／ＦＦ
において、第１のｃｏｅｆｆビットが設定され、ｎｏｎ
−ｉｎｔｒａブロックのためのものである一方、Ｈ Ｔ
Ｃ／ＯＥ／ＦＦはＤＣタームが読まれた後のｉｎｔｒａ
ブロックのためである。
【１３３５】Ｈ ＮＯＭＩＮＡＴＥ（ＴＢＬ）は次のダ
ウンロードのためのテーブルを指名する。
【１３３６】Ｈ ＤＮＬ（ＮＢ）はＮＢビットを読み、
それらを指名されたテーブルにダウンロードする。
【１３３７】Ｂ．２．５．１．２ 「ＡＬＵ指令」実際
には、詳細に説明するにはあまりに多くのＡＬＵ指令が
ありすぎる。Ｍｎｅｍｏｎｉｃｓ構築される基本的な方
法について論じ、これにより指令が読めるようになるべ
きである。更に、これらは当業者の一人で有れば容易に
理解できるものでなければならない。
【１３３８】多くのＡＬＵ指令は場所から場所へとデー
タを移動させることに関係し、従って、一般的な「ロー
ド」指令が使用される。Ｍｎｅｍｏｎｉｃにおいて、Ａ
ＬＤｘｙは、ｙの内容がｘにロードされる、つまりデ
スティネーションが先に記録され、ソースが次にくるこ
とが解る。
【１３３９】
【表１８９】 例として、ＬＤＡＩはＡレジスタにＡＬＵのデータ入力
ポートからのデータをロードする。ＡＬＵレジスタファ
イルが指定されると、ＭｎｅｍｏｎｉｃはＬＤＡＦ（Ｒ
Ａ）がレジスタファイル内のロケーションＲＡの内容を
Ａにロードするようにアドレスを取るであろう。
【１３４０】ＡＬＵはソースからデスティネーションに
動かされるにつれて、データを修正する能力を有する。
この場合、算術はソースデータの一部として指示され
る。従って、Ｍｎｅｍｏｎｉｃ ＬＤＡ ＡＡＤＤＦ
（ＲＡ）は、Ａレジスタの現在の内容プラス、レジスタ
ファイル内の指示されたロケーションの内容をＡにロー
ドする。別の例はＬＤＡ ＩＳＧＸＲであり、それは入
力データを取り、サインはＲＵＮレジスタの中で指示さ
れるビットから伸び、Ａレジスタにその結果を記憶す
る。
【１３４１】多くの場合、同じ結果のために１つ以上の
デスティネーションが指定される。ここでも、例とし
て、ＬＤＦ ＬＤＡ ＡＳＵＢＣ（ＲＡ）では、Ａマイ
ナス定数の結果をＡレジスタ及びレジスタファイルの両
方にロードする。
【１３４２】他のＭｎｅｍｏｎｉｃｓは特別な動作のた
めに存在する。例えば、ＣＬＲＡはＡレジスタをクリア
するために使用され、ＲＭＢＣはマクロブロックカウン
タをリセットするために使用される。これらはかなり自
明であり、ｉｎｓｔｒ．ｕの中のコメントにおいて説明
される。
【１３４３】１つの例外は、オペレーションの結果が通
常の動作に加えてトークンフォマッティングに出力され
ることを指示するために、接尾辞Ｏを使用することであ
る。このように、ＬＤＦＩ Ｏ（ＲＡ）は入力データを
記憶し、更にそれをトークンフォマッティングに送る。
あるいはその代わりに、所望であれば、これはＬＤＦ
ＬＤＯ Ｉ（ＲＡ）であってもよいであろう。Ｂ．２．
５．１．３「トークンフォマッティング指令」これはＴ
ＮＯＰ「ノーオペレーション」指令である。これは実
際には、ノーオペレーション指令を構築することは不可
能なので、誤称である。しかしながら、これはＡＬＵが
トークンフォマッティングに出力されないので、その指
令が重要ではない時に使用される。
【１３４４】Ｔ ＴＯＫはトークンワードを出力する。
【１３４５】Ｔ ＤＡＴは（ハフマンステートマシーン
指令と共にのみ使用される）データトークンワードを出
力する。
【１３４６】Ｔ ＧＥＮＴ８は一定フィールドの８ビッ
トに基づいてトークンワードを生み出す。
【１３４７】Ｔ ＧＥＮＴ８ＥはＴ ＧＥＮＴ８と同様
であるが、拡張ビットは１である。Ｔ ＯＰＤ（ＮＢ）
は一定フィールドから来るビットの残部と共に、出力の
底部ＮＢビットからのデータのＮＢビット。
【１３４８】Ｔ ＯＰＤＥ（ＮＢ）はＴ ＯＰＤと同様
であるが、拡張ビットが高い。
【１３４９】Ｔ ＯＰＤ８はＴ ＯＰＤ（８）用のショ
ートハンドである。
【１３５０】Ｔ ＯＰＤ８ＥはＴ ＯＰＤＥ（８）用の
ショートハンドである。
【１３５１】Ｂ．２．５．１．４ 「パーザーステート
マシーン指令」この指令、Ｄ ＮＯＰはノーオペレーシ
ョン、つまり、アドレスは普通に増加し、パーザーステ
ートマシーンは何も特別なことをしない。指令の残部は
データパイプラインに送られる。待機は発生しない。
【１３５２】Ｄ ＷＡＩＴはＤ ＮＯＰと同様である
が、フィードバックが発生するのを待つ。
【１３５３】単純なジャンプグループ。Ｄ ＪＭＰ（Ａ
ＤＤＲ）及びＤＪＮＸ（ＡＤＤＲ）のようなＭｎｅｍｏ
ｎｉｃｓは、条件が満たされればジャンプする。指令は
ハフマンデコーダに出力されない。
【１３５４】外部ジャンプグループ。Ｄ ＸＪＭＰ（Ａ
ＤＤＲ）及びＤＸＪＮＸ（ＡＤＤＲ）のようなＭｎｅｍ
ｏｎｉｃｓ。これらは上記の単純な相対物と同様である
が、その指令はハフマンデコーダに出力される。
【１３５５】ジャンプ及び待機グループ。Ｄ ＷＪＮＺ
（ＡＤＤＲ）等のＭｎｅｍｏｎｉｃｓ。これらの指令は
ハフマンデコーダに出力され、パーザーは状態を評価す
る前に、ＡＬＵからのフィードバックを待つ。
【１３５６】以下のＭｎｅｍｏｎｉｃｓは状態自体のた
めに使用される。
【１３５７】
【表１９０】 Ｄ ＥＶＥＮＴはイベントの発生を引き起こす。
【１３５８】Ｄ ＤＥＬＴはディフォルト指令の構築の
ためである。これはイベントを引き起こし、ラベルｄｆ
ｌｔを持つロケーションにジャンプする。この指令はＲ
ＯＭを満たすために使用され、未使用のロケーションが
トラップされるので、実行されてはならない。
【１３５９】Ｄ ＥＲＲＯＲはイベントを引き起こし、
誤差からのリカバリを企てると仮定されるラベルｓｒｃ
ｈ ｄｉｓｐａｔｃｈにジャンプする。セクションＢ．
３ 「ハフマンデコーダＡＬＵ」Ｂ．３．１ 「序文」
本発明によれば、ハフマンデコーダＡＬＵサブブロック
はハフマンデコーダブロック用の全般的な算術的及び論
理的機能性を提供する。それは加算及び減算操作、様々
なタイプのサイン拡張操作、及び入力データのｒｕｎ−
ｓｉｇｎ−ｌｅｖｅｌトリプルズへのフォーマッティン
グを行う能力を有する。更に、それはその正確な操作及
び構成が、入力データと同期的に、つまり２線式インタ
ーフェース制御下に、ＡＬＵに到着するマイクロインス
トラクションワードにより明記される柔軟な構造を有す
る。
【１３６０】３６ビットの指令及び１２ビットデータ入
力ポートに加えて、ＡＬＵは６ビットランポート及び
（実際にはトークンバスの上にある）８ビット一定ポー
トを持つ。これらの全ては、マイクロインストラクショ
ンワードを除き、ＡＬＵデータパスを通して各々の幅の
バスを駆動する。拡張ビットを表し、１７ビットラン・
サイン・レベルと共に出力される（ｏｕｔ ｄａｔａ）
マイクロインストラクションワード内に１ビットがあ
る。ＡＬＵデータパスの各端に２線式インターフェース
と、それら自身の有効な信号、ｃｃ ｖａｌｉｄと共に
出力される一連のコンディションコードがある。ＡＬＵ
を介して他のハフマンデコーダサブブロック及びマイク
ロプロセッサインターフェースにアクセス可能なレジス
タファイルがある。
【１３６１】Ｂ．３．２．２ 「基本構造」 ハフマンＡＬＵの基本構造は図１３５に示す通りであ
る。それは以下の構成要素を含む： 入力ブロック 出力ブロック コンディションコードブロック ソースマルチプレクシングを備えたＡレジスタ ソースマルチプレクシングを備えたＲｕｎレジスタ（６
ビット） ソースマルチプレクシングを備えたアダー／サブトラク
ター ソースマルチプレクシングを備えたサイン拡張ロジック レジスタファイル （出力ブロックを除き）これらのブロックの各々はその
出力をデータパスを通って走るバス上に押しやり、これ
らのバスは次にブロックソース用のマルチプレクシング
への入力として使用される。例えば、アダーはＡレジス
タに対する可能な入力の１つである、それ自身のデータ
パスのバスを有する。同様に、Ａレジスタはアダーに対
する可能な入力の１つを形成するそれ自身のバスを有す
る。この点で、マイクロインストラクションワードに関
するセクション７において明記したように、全ての可能
性のサブセットだけが存在する。
【１３６２】単一サイクルにおいて、アッドベースの指
令もしくはサイン拡張ベース指令のいずれかを実行する
ことが可能である。更に、それらのオペレーションが厳
密に平行である場合に限り、それらの両方を単一サイク
ルにおいて実行してもさしつかえない。換言すれば、加
算してサイン拡張、あるいはサイン拡張して加算のシー
ケンスは許されない。レジスタファイルは単一サイクル
において読み取られるか書き込まれるが、その両方はで
きない。
【１３６３】出力データは３つのフィールドを持つ： ・ラン − ６ビット ・サイン(ｓｉｇｎ，符号） − １ビット ・レベル − １０ビット データがＡＬＵを通してまっすぐ送られる場合、入力デ
ータレジスタの最も重要性の少ない１１ビットがサイン
フィールド及びレベルフィールドにラッチされる。
【１３６４】制限されたＡＬＵのマルチサイクルオペレ
ーションをプログラムすることができる。この点で、必
要なサイクル数はレジスタファイルロケーションの内容
により決められ、そのアドレスはマイクロインストラク
ションにおいて明記され、反復カウンタが１にまで減少
する間に、同じオペレーションが繰り返し実行される。
この設備は、典型的に、左方向のシフトを行うために使
用され、アダーを用いてＡレジスタをそれ自体に加算
し、その結果をＡレジスタに戻して記憶する。
【１３６５】Ｂ．３．３ 「アダー／サブトラクターサ
ブブロック」これは１２ビット幅のアダーであり、その
ｉｎｐｕｔ２への任意反転と、ｃａｒｒｙ−ｉｎビット
の任意セッティングを持つ。出力は１２ビットの合計で
あり、ｃａｒｒｙ−ｏｕｔは使用されない。オペレーシ
ョンには７つのモードがある：・ＡＤＤ：セットのキャ
リーをゼロに加算する：ｉｎｐｕｔ１ ＋ ｉｎｐｕｔ
２・ＡＤＣ：セットのキャリーを１に加算する：ｉｎｐ
ｕｔ１ ＋ ｉｎｐｕｔ２＋１・ＳＢＣ：ｉｎｐｕｔ２
を反転し、セットのキャリーをゼロに：ｉｎｐｕｔ１−
ｉｎｐｕｔ２ − １・ＳＵＢ：ｉｎｐｕｔ２を反転
し、セットのキャリーを１に：ｉｎｐｕｔ１ − ｉｎ
ｐｕｔ２・ＴＣＩ：ｉｎｐｕｔ２＜０であれば、ＳＵＢ
を使用し、そうでなければＡＤＤを使用する。これは２
の補数値からマグニチュードバリューを得るために、ゼ
ロに設定されるｉｎｐｕｔ１と共に使用される。
【１３６６】ＤＣＤ（ＤＣ差）：ｉｎｐｕｔ２＜０であ
れば、ＡＤＣを行い、そうでなければＡＤＤを行う。
【１３６７】ＶＲＡ（ベクトル残差アッド）：ｉｎｐｕ
ｔ１＜０であれば、ＡＤＣを行い、そうでなければＳＢ
Ｃを行う。
【１３６８】Ｂ．３．４ 「サイン拡張サブブロック」
これは様々なモードでサインがサイズ入力からの入力デ
ータを拡張する１２ビットユニットである。サイズは０
〜１１までの４ビットバリューである（０は最も重要で
ないビットに関し、１１は最も重要なビットに関す
る）。出力は１２ビット修正データバリューであり、
「サイン」ビットである。
【１３６９】ＳＧＸＭＯＤＥ＝ＮＯＲＭＡＬでは、ｓｉ
ｚｅ−ｔｈビット以上の全てのビットは、ｓｉｚｅ−ｔ
ｈビットの値を取る。下記のもの全ては変化せずそのま
まである。サインはｓｉｚｅ−ｔｈビットの値を取る。
例えば： ｄａｔａ ＝ １０１０ １０１０ １０１０ ｓｉｚｅ ＝ ２ ｏｕｔｐｕｔ ＝ ００００ ００００ ００１０、 ｓｉｇｎ＝０ ＳＧＸＭＯＤ＝ＩＮＶＥＲＳＥでは、ｓｉｚｅ−ｔｈビ
ット以上の全てのビットは、ｓｉｚｅ−ｔｈビットの逆
数を取る一方、下記のもの全ては変化せずそのままであ
る。サインはｓｉｚｅ−ｔｈビットの逆数を取る。例え
ば： ｄａｔａ ＝ １０１０ １０１０ １０１０ ｓｉｚｅ ＝ ０ ｏｕｔｐｕｔ ＝ １１１１ １１１１ １１１１、 ｓｉｇｎ＝１ＳＧＸＭＯＤＥ＝ＤＩＦＭＡＧでは、ｓｉ
ｚｅ−ｔｈビットがゼロであれば、ｓｉｚｅ−ｔｈビッ
ト以下の全てのビットは反転される一方、上記の全ての
ものは変化せずそのままである。ｓｉｚｅ−ｔｈビット
が１であれば、全てのビットは変化せずに残る。両方の
場合に、サインはｓｉｚｅ−ｔｈビットの逆数を取る。
これはＡＣ差バリューのマグニチュードを得るために使
用される。例えば： ｄａｔａ ＝ ００００ １０１０ １０１０ ｓｉｚｅ ＝ ２ｏｕｔｐｕｔ ＝ ００００ １０１
０ １１０１、 ｓｉｇｎ＝１ ｄａｔａ ＝ ００００ １０１０ １０１０ ｓｉｚｅ ＝ １ ｏｕｔｐｕｔ ＝ ００００ １０１０ １１０１、 ｓｉｇｎ＝０ＳＧＸＭＯＤＥ＝ＤＩＦＣＯＭＰでは、ｓ
ｉｚｅ−ｔｈビット以上の（ではあるがｓｉｚｅ−ｔｈ
ビットは含まない）全てのビットはｓｉｚｅ−ｔｈビッ
トの逆数を取り、一方それ以下の全てのビットは変化せ
ずに残る。サインはｓｉｚｅ−ｔｈビットの逆数を取
る。これはＤＣ差バリューのために２つの補数値を取る
ために使用される。例えば： ｄａｔａ ＝ １０１０ １０１０ １０１０ ｓｉｚｅ ＝ ０ ｏｕｔｐｕｔ ＝ １１１１ １１１１ １１１０、 ｓｉｇｎ＝１ Ｂ．３．５ 「コンディションコード」ハフマンブロッ
クが使用するコンディションコードの２つのバイト（１
６ビット）があり、その内特定のビットがＡＬＵ／レジ
スタファイルによって作られる。これらはサインコンデ
ィションコード、ゼロコンディションコード、拡張コン
ディションコード、及び変化検出ビットである。これら
のコードの最後の２つは、パーザーによって他のものと
同じようには使用されないので、実際にはコンディショ
ンコードではない。
【１３７０】サイン、ゼロ、及び拡張コンディションコ
ードはパーザーが更新するように指令を出す時に更新さ
れ、これら各々の指令のために、コンディションコード
有効信号が一度だけ高いパルスで送られる。
【１３７１】サインコンディションコードは単にラッチ
されるサイン拡張サイン出力であり、一方、ゼロコンデ
ィションコードはＡレジスタへの入力がゼロである場合
に、１に設定される。拡張コンディションコードはＯＵ
ＴＳＲＣとは無関係にラッチされる入力拡張ビットであ
る。
【１３７２】コンディションコードは特定のコンディシ
ョンタイプを評価するために使用され得る：・結果は定
数に等しい − サブトラクトを使用し、ゼロコンディ
ション・結果はレジスタ値に等しい − サブトラクト
を使用し、ゼロコンディション・レジスタは定数に等し
い − サブトラクトを使用し、ゼロコンディション・
レジスタビットセット − サイン拡張を使用し、サイ
ンコンディション・結果ビットセット − サイン拡張
を使用し、サインコンディションサイン拡張及びサイン
コンディションコードの組合せを使用する場合、従来の
論理ＡＮＤの場合のように多重ビットを評価するという
より、１つの特定のビットを評価することだけが可能で
あることに注目。
【１３７３】本発明において、変化検出ビットはゼロコ
ンディションコードとして同じロジックを使用して作ら
れるが、関連する有効な信号を持ってはいない。マイク
ロインストラクション内のビットは、レジスタファイル
に最近書き込まれたバリューが既に存在しているものと
異なる（２つのクロックサイクルが必要であり、まずＲ
ＥＧ−ＭＯＤＥをＲＥＡＤに設定し、次にＲＥＧＭＯＤ
ＥをＷＲＩＴＥに設定することを意味する）場合に、変
化検出ビットを更新すべきであることを指示する。次
に、変更されたバリューが検出された場合、マイクロプ
ロセッサの割り込みが開始される。変化検出ビットは通
常の方法でＣｈａｎｇｅＤｅｔｅｃｔを起動させること
によりリセットされるが、ＲＥＧＭＯＤＥはＲＥＡＤに
設定される。
【１３７４】（レジスタファイルの一部を形成する、下
記参照）ハードワイヤードマクロブロックカウンタ構造
も、次のようなコンディションコードを作り出す：Ｍｂ
Ｓｔａｒｔ、Ｐａｔｔｅｒｎ Ｃｏｄｅ、Ｒｅｓｔａ
ｒｔ及びＰｉｃ Ｓｔａｒｔ。
【１３７５】Ｂ．３．６ 「レジスタファイル」レジス
タファイル用のアドレスマップを下記に示す。それはＡ
ＬＵデータパス及びＵＰＩの両方に共通である７ビット
アドレススペースを使用する。多くのロケーションはＡ
ＬＵによってアクセスすることができず、これらは典型
的にハードワイヤードマクロブロック構造の中のカウン
タであり、ＡＬＵ自体の中のレジスタである。後者のレ
ジスタは専用のアクセスを持っているが、ＵＰＩ用のア
ドレスマップの一部を形成する。（表において０によっ
てオーバーサイズが表示される）あるマルチバイトのロ
ケーションは、１つのＡＬＵアドレスと、多重ＵＰＩア
ドレスを持つ。同様に、成分カウント、ＣＣ（表ではＩ
で指示される）によりインデックスされるレジスタグル
ープは、ＡＬＵにより１つのロケーションとして処理さ
れる。これは初期設定及びリセッティングのため、また
ブロックレベルのオペレーションのためにマイクロプロ
グラミングを容易にする。
【１３７６】専用ＡＬＵレジスタ（ＵＰＩリードオンリ
ー）を除き、全てのロケーションはリード／ライトであ
り、全てのカウンタは指令ワード内のビットによってゼ
ロにリセットされる。パターンコードレジスタは右方向
シフトの能力を持ち、その最も重要でないビットがＰａ
ｔｔｅｒｎ Ｃｏｄｅコンディションビットを形成す
る。ハードワイヤードマクロブロック構造の全てのレジ
スタは表中Ｍで表示され、更にカウンタ（ｎ−ビット）
であるものはＣｎという注釈が付けられる。
【１３７７】本発明では、特定のロケーションはハフマ
ンサブシステムコーディングスタンダードの他の部分、
２つのｒ−ｓｉｚｅロケーション、及びハフマンデコー
ダに対するａｃ ｈｕｆｆテーブル及びｄｃ ｈｕｆｆ
テーブルの各々のための１つのロケーション（１ビット
ワード）にハードワイヤードされる内容を持つ。
【１３７８】太字のアドレスはロケーションがＡＬＵ及
びＵＰＩの両方でアクセス可能であることを示し、そう
でなければ、それらはＵＰＩアクセスだけを持つ。ＡＬ
ＵによりＣＣを通して指示されないレジスタグループ
は、指令ワードの中で明記される１つのＡＬＵアドレス
を持つことができ、ＣＣはアクセスすべきグループ内の
物理的ロケーションを選択するデータトークンあろう。
ＡＬＵアドレスは、従来は最初のアドレスを使用すべき
であったが、グループ内のどのレジスタのものであって
もよい。これは、実際にはどちらのアドレスであっても
充分であるが、ペアのアドレスのうち低い方のアドレス
を使用して、アクセスされるべきマルチバイトのロケー
ションの場合にもあてはまる。ロケーション２Ｅ及び２
Ｆはトップレベルのアドレスマップ（Ｔで表示される）
において、つまりキーホールレジスタを通してだけでは
なく、アクセス可能であることに注目。これら２つのロ
ケーションもゼロにリセットされる。
【１３７９】レジスタファイルはアクセススピードを改
良するため、４つの「バンク」に物理的に区画される
が、これは如何なる方法でもアドレシングに影響を及ぼ
さない。主テーブルはＭＰＥＧ用のアロケーションを示
し、２つの繰り返されるセクションがＪＰＥＧとＨ．２
６１用のバリエーションを各々提供する。
【１３８０】
【表１９１】
【１３８１】
【表１９２】
【１３８２】
【表１９３】
【１３８３】
【表１９４】
【１３８４】
【表１９５】
【１３８５】
【表１９６】
【１３８６】
【表１９７】
【１３８７】
【表１９８】
【１３８８】
【表１９９】
【１３８９】
【表２００】 Ｂ．３．７ 「マイクロインストラクションワード」本
発明によれば、ＡＬＵマイクロインストラクションワー
ドは多くのフィールドに分けられ、その各々が上記構造
の異なる局面を制御する。指令ワードの中で使用される
全ビット数は３６であり、（拡張ビット入力のためには
プラス１）及びフィールドを横切る最小限度のエンコー
ディングが採用され、ハードウェア構成の最大限度の柔
軟性が維持される。指令ワードは下記に詳述するように
区画される。ディフォルトフィールドバリュー、つま
り、ＡＬＵもしくはレジスタファイルのステートを変更
しないものがイタリック体で示されている。
【１３９０】
【表２０１】
【１３９１】
【表２０２】
【１３９２】
【表２０３】
【１３９３】
【表２０４】
【１３９４】
【表２０５】 セクションＢ．４ 「バッファマネージャ」Ｂ．４．１
「序文」本文書は本発明によるバッファマネージャの
目的、動作及び実装を説明する（ｂｍａｎ）。
【１３９５】Ｂ．４．２ 「展望」バッファマネージャ
はＤＲＡＭインターフェース用に４つのアドレスを提供
する。これらのアドレスはＤＲＡＭ内のページアドレス
である。ＤＲＡＭインターフェースはＤＲＡＭ内に２つ
のＦＩＦＯ、コード化データバッファとトークンデータ
バッファを維持する。従って、４つのアドレスのため
に、各バッファのためのリードアドレスとライトアドレ
スがある。
【１３９６】Ｂ．４．３ 「インターフェース」バッフ
ァマネージャはＤＲＡＭインターフェースとマイクロプ
ロセッサに対してのみ接続される。マイクロプロセッサ
はＢ．４．４において示される「初期設定レジスタ」を
設定するためだけに使用する必要がある。ＤＲＡＭイン
ターフェースを備えたインターフェースは、各アドレス
のためにＲＥＱｕｅｓｔ／ＡＣＫｎｏｗｌｅｄｇｅプロ
トコールにより制御される４つの１８ビットアドレスで
ある。（バッファマネージャはデータパスの中にはない
ので、バッファマネージャは２線式インターフェースが
欠けている。）更に、バッファマネージャはＤＲＡＭイ
ンターフェースクロック発生器をオフにし、ＤＲＡＭイ
ンターフェーススキャンチェインをオンにする。
【１３９７】Ｂ．４．４ 「アドレス計算」各バッファ
用のリードアドレス及びライトアドレスは９個の１８ビ
ットレジスタから作られる：−初期設定レジスタ（マイ
クロプロセッサからのＲＷ）・ＢＡＳＥＣＢ − コー
ド化データバッファのベースアドレス・ＬＥＮＧＴＨＣ
Ｂ − （コード化データバッファのページにおける）
最大サイズ・ＢＡＳＥＴＢ − トークンデータバッフ
ァのベースアドレスＬＥＮＧＴＨＴＢ − トークンデ
ータバッファの（ページにおける）最大サイズ・ＬＩＭ
ＩＴ − ＤＲＡＭの（ページにおける）サイズダイナ
ミックレジスタ（マイクロプロセッサからのＲＯ）・Ｒ
ＥＡＤＣＢ − ＢＡＳＥＣＢに関するコード化データ
バッファリードポインタ・ＮＵＭＢＥＲＣＢ− ＲＥＡ
ＤＣＢに関するコード化データバッファライトポインタ
・ＲＥＡＤＴＢ −ＢＡＳＥＴＢに関するトークンデー
タバッファリードポインタ・ＮＵＭＢＥＲＴＢ − Ｒ
ＥＡＤＴＢに関するトークンデータバッファライトポイ
ンタアドレスを計算するには：−ｒｅａｄａｄｄｒ＝
（ＢＡＳＥ＋ＲＥＡＤ）ｍｏｄ ＬＩＭＩＴｗｒｉｔｅ
ａｄｄｒ＝（（（ＲＥＡＤ＋ＮＵＭＢＥＲ）ｍｏｄ Ｌ
ＥＮＧＴＨ）＋ＢＡ ＳＥ）ｍｏｄ ＬＩＭＩＴバッフ
ァがＤＲＡＭのまわりを包むことがあるので、ｍｏｄ
ＬＩＭＩＴという用語が用いられる。
【１３９８】Ｂ．４．５ 「ブロックの説明」本発明で
は、バッファマネージャはスノーパがＤＲＡＭインター
フェース接合部を監視するリングの中で接続される３つ
のトップレベルのモジュールで構成される。モジュール
はｂｍｐｒｔｉｚｅ（プライオリティ）、ｂｍｉｎｓｔ
ｒ（指令）であり、ｂｍｒｅｃａｌｃ（再計算）はその
オーダーのリングの中に配置され、ｏｍｓｎｏｏｐ（ス
ノーパ）はアドレス出力の上に配置される。
【１３９９】モジュール、ＢｍｐｒｔｉｚｅはＲＥＱ／
ＡＣＫプロトコール、バッファ用のＦＵＬＬ／ＥＭＰＴ
Ｙフラグを処理し、各アドレスのステート、つまり、ｉ
ｓｉｔ ａ ｖａｌｉｄ ａｄｄｒｅｓｓ？を維持す
る。この情報から、それは（もしある場合）どのアドレ
スを再計算すべきであるかをｂｍｉｎｓｔｒに命じる。
更に、それはＦＵＬＬ／ＥＭＰＴＹフラグを示すＢＵＦ
ＣＳＲ（ｓｔａｔｕｓ）マイクロプロセッサレジスタ
を操作し、またマイクロプロセッサライトアクセスをバ
ッファマネージャレジスタに対して制御する、ｂｕｆａ
ｃｃｅｓｓマイクロプロセッサレジスタを操作する。
【１４００】モジュール、Ｂｍｉｎｓｔｒは、ｂｍｐｒ
ｔｉｚｅによりアドレスを計算するように命じられる
と、６つの指令（２サイクル毎に１つ）を出して、アド
レスを計算するためにｂｍｒｅｃａｌｃを制御する。
【１４０１】モジュール、Ｂｍｒｅｃａｌｃはｂｍｉｎ
ｓｔｒの指令の下、アドレスを再計算する。それは２サ
イクル毎に指令を動かし、初期設定レジスタ及びダイナ
ミックレジスタの全て及び加算、減算及びモジュラスが
できる単純なＡＬＵを含む。それはそれが検出するＦＵ
ＬＬ／ＥＭＰＴＹステートのＳｂｍｐｒｔｉｚｅを知ら
せ、それが完了すると、アドレスを計算する。
【１４０２】Ｂ．４．６ 「ブロック実装」Ｂ．４．
６．１ 「Ｂｍｐｒｔｉｚｅ」リセットにおいて、ｂｕ
ｆ ａｃｃｅｓｓマイクロプロセッサレジスタは１に設
定され、初期設定レジスタの設定を可能にする。ｂｕｆ
ａｃｃｅｓｓが１を読み戻している間は、如何なるア
ドレス計算も開始されない。なぜなら、有効な初期設定
レジスタがなければ、それらの計算は無意味だからであ
る。
【１４０３】一度ｂｕｆ ａｃｃｅｓｓが完全認定され
る（それにゼロを書き込む）と、その目的は全ての４つ
のアドレスを有効にすることであるので、ｍｂｐｒｔｉ
ｚｅは（それらを再計算して）全てのアドレスを有効に
するように務める。この段階で、バッファマネージャは
「スターティングアップ」であり（つまり、全てのアド
レスがまだ計算されていない）、こうして如何なるリク
エストも認定されない。全てのアドレスが一度有効にな
ると、スタートアップが終了し、全てのリクエストが認
定される。この時点から、アドレスが無効になる（一度
使用され認識されているので）と、それは再計算される
ことになる。
【１４０４】アドレス間に優先順位を付けることは必要
ではない。なぜなら、バッファマネージャが１２サイク
ル毎にアドレスを再計算することができる一方、ＤＲＡ
Ｍインターフェースは最高の場合で、各１７サイクル毎
にアドレスを使用することができるからである。従っ
て、スタートアップ後、一度に１つのアドレスだけが無
効となる。従って、ｂｍｐｒｔｉｚｅは現在計算されて
いない無効アドレスを再計算するであろう。
【１４０５】発明では、スタートアップはｂｕｆ ａｃ
ｃｅｓｓが認定される度に再入力されるので、マイクロ
プロセッサアクセス中は如何なるアドレスもＤＲＡＭイ
ンターフェースに供給されない。
【１４０６】Ｂ．４．６．２ 「Ｂｍｉｎｓｔｒ」モジ
ュール、ＢｍｉｎｓｔｒはＭＯＤ１２サイクルカウンタ
（アドレスを作るためにそれが取るサイクル数）を含
む。偶数サイクルが指令を開始するのに対して、奇数サ
イクルが指令を終了することに注目。それがリードもし
くはライト計算であるか否かと共に、上位３ビットは次
のように、ｂｍｒｅｃａｌｃのための指令にデコードさ
れる：リードアドレスのために：
【１４０７】
【表２０６】 ライトアドレスのために：
【１４０８】
【表２０７】 注：最後のオペレーションの結果は常にアキュムレータ
の中に保持される。
【１４０９】再計算されるべきアドレスがない場合、サ
イクルカウンタはゼロで空転し、こうしてレジスタのい
ずれにも書き込まない指令を生じさせる。これは如何な
る影響も与えない。
【１４１０】Ｂ．４．６．３ 「Ｂｍｒｅｃａｌｃ」モ
ジュール、Ｂｍｒｅｃａｌｃは２クロックサイクル毎に
１つのオペレーションを遂行する。それは偶数カウンタ
サイクル（ｓｔａｒｔ ａｌｕ ｃｙｃ）上のｂｍｉｎ
ｓｔｒ（及びそのバッファとｉｏタイプ）からの指令の
中でラッチし、奇数カウンタサイクル（ｅｎｄ ａｌｕ
ｃｙｃ）上のオペレーション結果をラッチする。オペ
レーション結果は常に、指令が明記するレジスタに加え
て、Ａｃｃｕｍレジスタの中に記憶される。更に、ｅｎ
ｄ ａｌｕ ｃｙｃ上で、ｂｍｒｅｃａｌｃはたったい
ま計算されたアドレスの使用がバッファをフルにする
か、エンプティにするかに関して、またいつアドレス及
びｆｕｌｌ／ｅｍｐｔｙがうまく計算されるかに関して
ｂｍｐｒｔｉｚｅに通知する（ｌｏａｄ ａｄｄｒ）。
【１４１１】Ｆｕｌｌ／ｅｍｐｔｙはオペレーション結
果のサインビットを使用して計算される。
【１４１２】モジュラスオペレーションは真のモジュラ
スではないが、Ａｍｏｄ Ｂが次のように実施され：
（Ａ＞Ｂ？ （Ａ−Ｂ）：Ａ）しかしながら、これは次
の場合に間違っているだけであり、Ａ＞（２Ｂ−１）こ
れは決して起こらない。
【１４１３】Ｂ．４．６．４ 「Ｂｍｓｎｏｏｐ」モジ
ュール、ＢｍｓｎｏｏｐはＤＲＡＭインターフェースに
供給されるアドレスを監視する４つの１８ビットスーパ
ー・スノーパで構成される。スノーパは外部ＤＲＡＭの
オンチップテストを可能にするため、ｓｕｐｅｒでなけ
ればならない（つまり、クロックラニングでアクセスで
きなければならない）。これらのスノーパはＲＥＱ／Ａ
ＣＫシステム上で作用しなければならず、従って、装置
上の他のものとは異なる。
【１４１４】ＲＥＱ／ＡＣＫは、２線式プロトコールに
対抗するものとして、このインターフェース上で使用さ
れる。なぜなら、情報をセンダーに送り返す（つまり受
取を知らせる）ことが必須であり、アクセプトはそれを
しないからである。従って、これはＦＩＦＯポインタを
厳密に監視する。
【１４１５】Ｂ．４．７ 「レジスタ」初期レジスタへ
のマイクロプロセッサのライトアクセスを得るために、
ｂｕｆａｃｃｅｓｓに１を書き込むべきであり、ｂｕｆ
ａｃｃｅｓｓが１を読み返す時にアクセスが得られ
る。逆に、マイクロプロセッサのライトアクセスを放棄
するために、ゼロをｂｕｆ ａｃｃｅｓｓに書き込むべ
きである。ｂｕｆ ａｃｃｅｓｓがゼロを読み返す時に
アクセスが得られる。ｂｕｆ ａｃｃｅｓｓは１にリセ
ットされることに注目。
【１４１６】本発明のダイナミックレジスタ及び初期設
定レジスタはいつでも読むことができるが、ダイナミッ
クレジスタがマイクロプロセッサを変化させていないこ
とを保証するため、ライトアクセスを得なければならな
い。
【１４１７】初期設定レジスタは一度だけ書き込まれる
ことが意図されている。それらを書き直すことにより、
バッファを間違って操作させることになるかもしれな
い。しかしながら、オン・ザ・フライのバッファの長さ
を増加させ、適時にバッファマネージャに新しい長さを
使用させることが企図されている。初期設定レジスタ内
のバリューが、例えば、バッファがオーバーラップしな
いことを感じられるかどうかを見るために如何なるチェ
ックも今まで行われてはいない。これはユーザーの責任
である。
【１４１８】
【表２０８】 表中、Ｄがレジスタビットを指示し、ｘは如何なるレジ
スタビットも示さない。
【１４１９】
【表２０９】
【１４２０】
【表２１０】
【１４２１】
【表２１１】 Ｂ．４．８ 「照合」確認は小さなＦＩＦＯ’ｓをダミ
ーのＤＲＡＭインターフェースの上に置き、Ｌｓｉｍに
おいて、またトップレベルのチップシミュレーションの
一部としてＣ−コードにおいて実施された。
【１４２２】Ｂ．４．９ 「テスト」ｂｍａｎに対する
テストカバリッジはｂｍｓｎｏｏｐ内のスノーパ、ダイ
ナミックレジスタ（Ｂ．４．４に示した）を通してであ
り、ＤＲＡＭインターフェーススキャンチェインの一部
であるスキャンチェインを用いて行われる。セクション
Ｂ．５ 「逆モデラ」Ｂ．５．１「序文」本文書は本発
明による逆モデラ（ｉｍｏｄｅｌ）及びトークンフォマ
ッティング（ｈｓｐｐｋ）の目的、動作及び実行につい
て説明する。
【１４２３】注：ｈｓｐｐｋはハフマンデコーダの階層
型部分であるが、機能的には逆モデラの一部である。従
って、本セクションで論じた方がよい。
【１４２４】Ｂ．５．２ 「展望」トークンバッファ
は、ｉｍｏｄｅｌとｈｓｐｐｋの間にあり、多量のデー
タを全てオフチップＤＲＡＭに包含することができる。
このメモリーの効率的な使用を確実にするため、データ
は１６ビットフォーマットでなければならない。トーク
ンフォマッティングはハフマンデコーダからのデータを
トークンバッファのためにこのフォーマットに「パッ
ク」する。従って、逆モデラはトークンバッファフォー
マットからデータを「取り出す」（アンパック）。
【１４２５】しかしながら、逆モデラの主な機能は、
「ラン／レベル」コードからゼロデータのランに、そし
てレベルに拡張することである。それに加えて、逆モデ
ラはデータトークンが少なくとも６４の係数を持ち、ス
タートアップクライテリアを満たしていないストリーム
を停止させるための「ゲート」を提供することを保証す
る。
【１４２６】Ｂ．５．３ 「インターフェース」Ｂ．
５．３．１ 「Ｈｓｐｐｋ」本発明では、Ｈｓｐｐｋは
入力としてハフマンデコーダを、そして出力としてトー
クンバッファを持つ。両インターフェースは２線式タイ
プのものであり、入力は１７ビットのトークンポートで
あり、出力は１６ビットの「パックされたデータ」プラ
スＦＬＵＳＨ信号である。それに加えて、Ｈｓｐｐｋは
ハフマンクロック発生器からクロックされるので、ハフ
マンスキャンチェインに接続される。Ｂ．５．３．２
「Ｉｍｏｄｅｌ」Ｉｍｏｄｅｌは入力としてトークンバ
ッファスタートアップ出力ゲートロジック（ｂｓｏｇ
ｌ）を持ち、出力として逆量子化器を持つ。トークンバ
ッファからの入力は１６ビットの「パックされたデー
タ」プラスｂｌｏｃｋ ｅｎｄ信号であり、ｂｓｏｇｌ
からの入力は１つのｗｉｒｅｓｔｒｅａｍ ｅｎａｂｌ
ｅである。出力は１１ビットのトークンポートである。
全てのインターフェースは２線式プロトコールにより制
御される。Ｉｍｏｄｅｌはそれ自体のクロック発生器と
スキャンチェインを持つ。
【１４２７】両ブロック共その出力においてスノーパだ
けに対するマイクロプロセッサアクセスを持つ。
【１４２８】Ｂ．５．４ 「ブロックの説明」Ｂ．５．
４．１ 「Ｈｓｐｐｋ」Ｈｓｐｐｋはハフマンから１７
ビットデータを受け取り、トークンバッファに１６ビッ
トデータを出力する。これはまず入力データを１２ビッ
トワードに切り捨てるかスプリットし、次にこれらのワ
ードを１６ビットのフォーマットにパックすることによ
り達成される。
【１４２９】Ｂ．５．４．１．１ 「スプリッティン
グ」Ｈｓｐｐｋは逆ハフマンから１７ビットデータを受
け取る。このデータは以下のフォーマットを使って１７
ビットにフォーマットされる。
【１４３０】Ｆはフォーマットを指定し；Ｅは拡張ビッ
ト；Ｒはランビット；Ｌはレングスビット（サインマグ
ニチュードで示した）あるいはｎｏｎ−データトークン
ビット；ｘはｄｏｎ’ｔ ｃａｒｅである。
【１４３１】 通常のトークンは底部１２ビットを占めるだけであり、
以下の形態を取る：ＥｘｘｘｘｘｘＬＬＬＬＬＬＬＬＬ
ＬＬしかしながら、データトークンは以下の形態で各ワ
ードの中にラン及びレベルを持つ：ＥＲＲＲＲＲＲＬＬ
ＬＬＬＬＬＬＬＬＬこれは次のフォーマットに分けられ
る： ＥＲＲＲＲＲＲＬＬＬＬＬＬＬＬＬＬＬ−＞Ｆ
ＲＲＲＲＲＲ０００００ Ｆｏｒｍａｔ １、ＥＬＬＬ
ＬＬＬＬＬＬＬＬＦｏｒｍａｔ ０ａあるいは、ランが
ゼロフォーマットであれば、０が使用され： Ｅ００
００００ＬＬＬＬＬＬＬＬＬＬＬ−＞ＦＬＬＬＬＬＬＬ
ＬＬＬＬ Ｆｏｒｍａｔ ０フォーマット０において、
拡張ビットが失われ、１であると仮定されることが解
る。従って、拡張がゼロである場合、それは使用できな
い。この場合、フォーマット１は無条件に使用できる。
【１４３２】Ｂ．５．４．１．２ 「パッキング」スプ
リッティングの後、全てのデータワードは１２ビット幅
である。４つの全ての１２ビットワードは３つの１６ビ
ットワードに「パック」される：
【１４３３】
【表２１２】 Ｂ．５．４．１．３ 「バッファのフラッシング」本発
明のＤＲＡＭインターフェースはブロック、３２の１６
ビット「パック済み」ワードを集め、バッファに書き込
む。これは、ブロックが部分的にしか完了していない場
合、データをストリームの終わりでＤＲＡＭインターフ
ェースの中に張り付けることができることを意味してい
る。従って、フラッシングメカニズムが必要である。従
って、．Ｈｓｐｐｋは現在の部分的完了ブロックを無条
件に書き込むようにＤＲＡＭインターフェースに信号を
送る。
【１４３４】Ｂ．５．４．２．１ 「Ｉｍｕｐ（アンパ
ッカー）」Ｉｍｕｐは３つの機能を果たす：４）その１
６ビットのフォーマットからのデータを１２ビットワー
ドにアンパックする。
【１４３５】
【表２１３】 ５）トークンバッファのフラッシングの間正しいデータ
を維持する。
【１４３６】現在の部分的完了ブロックを無条件に書き
込むことにより、ＤＲＡＭインターフェースがフラッシ
ュする時、役に立たないデータはブロックに残ったまま
である。Ｉｍｕｐはブロックの終わりまで、役に立たな
いデータを、つまりフラッシュトークンからの全てのデ
ータを削除しなければならない。
【１４３７】６）スタートアップクライテリアが満たさ
れるまで、データを引き留める。ブロックからのデータ
出力は、「有効な」（ｓｔｒｅａｍ ｅｎａｂｌｅ）が
バッファスタートアップから各々の異なるストリームの
ためにアクセプトされるという条件付きである。従っ
て、１２ビットデータがｈｓｐｐｋに出力される。Ｂ．
５．４．２．２ 「Ｉｍｅｘ （ＥＸｐａｎｄｅｒ）」
本発明では、Ｉｍｅｘは全てのランレングスコードをゼ
ロのランと、それに続くレベルに拡張する。
【１４３８】Ｂ．５．４．２．３ 「Ｉｍｐａｄ（ＰＡ
Ｄｄｅｒ）」Ｉｍｐａｄは全てのデータトークンボディ
が６４（もしくはそれ以上）のワードを含むことを確実
にする。それはトークンの最後のワードをゼロでパディ
ングすることにより行われる。データトークンはボディ
において６４以上のワードを持つためにチェックされな
い。
【１４３９】Ｂ．５．５ 「ブロック実行」Ｂ．５．
５．１ 「Ｈｓｐｐｋ」典型的に、１サイクルにおいて
スプリッティングとパッキングが行われる。
【１４４０】Ｂ．５．５．１．１ 「スプリッティン
グ」まず、フォーマットが決定される： ＩＦ （ｄａｔａｔｏｋｅｎ） ＩＦ （ｌａｓｔｆｏｒｍａｔ＝＝１） ｕｓｅ ｆｏｒｍａｔ ０ａ； ＥＬＳＥ ＩＦ （ｒｕｎ＝＝０） ｕｓｅ ｆｏｒｍａｔ ０； ＥＬＳＥ ｕｓｅ ｆｏｒｍａｔ １； そしてフォーマットビットが決定される： ｆｏｒｍａｔ ０ ｆｏｒｍａｔ ｂｉｔ ＝ ０； ｆｏｒｍａｔ ０ａ ｆｏｒｍａｔ ｂｉｔ ＝ ｅｘｔｅｎｓｉｏｎ ｂｉｔ； ｆｏｒｍａｔ １ ｆｏｒｍａｔ ｂｉｔ ＝ １； ｆｏｒｍａｔ １が使用される場合、コードレベルがま
だ出力されなければならないので、次のサイクルにおい
て新しいデータをアクセプトすべきではない。 Ｂ．５．５．１．２ 「パッキング」パッキング手順は
４つの有効なデータ入力毎に循環する。１６ビットワー
ドの出力は保持されている最後の有効なワードとそれに
続くワードから形成される。これが有効でない場合、出
力も有効ではない。手順は以下の通りである：
【１４４１】
【表２１４】 表中、ｘは未定義のビットを指示する。
【１４４２】有効なサイクル０の間、如何なるワードも
有効ではないので出力されない。
【１４４３】有効なサイクルナンバーがリングカウンタ
によって維持される。それはスプリッタからの有効なデ
ータ及びアクセプトされた出力によって増分される。
【１４４４】ＦＬＵＳＨ（またはｐｉｃｔｕｒｅ ｅｎ
ｄ）トークンが受け取られ、トークン自体が出力の準備
が整うと、フラッシュ信号がＤＲＡＭインターフェース
に出力され、有効なサイクルをゼロにリセットする。フ
ラッシュトークンがサイクル３以外のものに到達する
と、トークン自体が出力することを保証するため、フラ
ッシュ信号は有効なサイクルを遅らせなければならな
い。
【１４４５】Ｂ．５．５．２ 「Ｉｍｏｄｅｌ」Ｂ．
５．５．２．１ 「Ｉｍｕｐ（アンパッカー）」パッカ
ーの場合と同様に、最後の有効な入力が記憶され、次の
入力と組み合わされて、アンパッキングを可能にする。
【１４４６】
【表２１５】 表中、ｘは未定義のビットを指示する。
【１４４７】有効なサイクルナンバーがリングカウンタ
によって維持される。アンパック済みデータはトークン
のデータ、フラッシュ及びそれからデコードされたピク
チャエンドを含む。それに加えて、フォーマット及び拡
張ビットがアンパック済みデータからデコードされる。
【１４４８】ｆｏｒｍａｔｂｉｔ ｉｓ ｅｘｔｎ＝
（ｌａｓｔｆｏｒｍａｔ＝＝１） １１ ｄａｔａｂｏ
ｄｙｆｏｒｍａｔ＝ｄａｔａｂｏｄｙ ＆＆（ｆｏｒｍ
ａｔｂｉｔ ＆＆ ｌａｓｔｆｏｒｍａｔｂｉｔ）トー
クンデコーディングのため、またｉｍｅｘに送られるた
めに。
【１４４９】ＦＬＵＳＨ（またはｐｉｃｔｕｒｅ ｅｎ
ｄ）トークンがアンパックされ、ｉｍｅｘに出力され、
ブロック・エンド信号がＤＲＡＭインターフェースから
受け取られるまで、全てのデータが削除される（Ｖａｌ
ｉｄは低くされる）。
【１４５０】Ｂ．５．５．２．２ 「Ｉｍｅｘ （ＥＸ
ｐａｎｄｅｒ）」本発明によれば、ｉｍｅｘはラン／レ
ベルコードを外へ拡大するための、４つのステートマシ
ーンである。ステートマシーンは次の通りである：・ス
テート０：ランカウントをランコードからロードする。
【１４５１】・ステート１：ランカウントを減少させ、
ゼロを出力する。
【１４５２】・ステート２：入力データ及び出力レベ
ル；ディフォルトステート。
【１４５３】・ステート３：不法なステート。
【１４５４】Ｂ．５．５．２．３ 「Ｉｍｐａｄ（ＰＡ
Ｄｄｅｒ）」Ｉｍｐａｄはｉｍｅｘにより、データトー
クンヘッダに関して知らされる。次に、それがトークン
ボディの中の係数の数をカウントする。６４の係数にな
る前に、トークンが終了すると、ゼロ係数がトークン・
エンドで挿入され、それを６４係数になるように完了さ
せる。例えば、未拡張データヘッダがそれらの後に挿入
された６４のゼロ係数を持っている。６４以上の係数を
持つデータトークンはｉｍｐａｄによって影響されな
い。
【１４５５】Ｂ．５．６ 「レジスタ」本発明のｉｍｏ
ｄｅｌ及びｈｓｐｐｋはそれらのスノーパを除き、マイ
クロプロセッサレジスタを持たない。
【１４５６】
【表２１６】 表中、Ｖ＝有効ビット；Ａ＝アクセプトビット；Ｅ＝拡
張ビット；Ｄ＝データビット。
【１４５７】Ｂ．５．７ 「照合」選択されたストリー
ムはＬｓｉｍシミュレーションを通して流れる。
【１４５８】Ｂ．５．８ 「テスト」入力におけるｉｍ
ｏｄｅｌに対するテストカバリッジはトークンバッファ
出力スノーパを通してであり、出力においては、ｉｍｏ
ｄｅｌ自体のスノーパを通してである。ロジックはｉｍ
ｏｄｅｌ自体のスキャンチェインでカバーされる。
【１４５９】ｈｓｐｐｋの出力はハフマン出力スノーパ
を通してアクセスできる。ロジックはハフマンスキャン
チェインを通して見ることができる。セクションＢ．６
「バッファスタートアップ」Ｂ．６．１ 「序文」本
セクションは本発明によるバッファスタートアップの方
法及び実行について説明する。
【１４６０】Ｂ．６．２ 「展望」ピクチャ・ストリー
ムを円滑にかつ連続的に表示できることを保証するた
め、デコーディングを開始できる前に、一定量のデータ
を集めなければならない。これをスタートアップ条件と
呼ぶ。コーディングスタンダードはほぼ集められること
が必要なデータ量に翻訳され得るＶＢＶディレイを指定
する。全てのストリームはそのデータがトークンバッフ
ァから進み、デコーディングを可能にする前に、そのス
タートアップ条件を満たすことを確実にすることが、
「バッファスタートアップ」の目的である。それは、ト
ークンバッファの出力（つまり、逆モデラ）において、
概念的なゲート（出力ゲート）によりバッファの中に保
持される。そのスタートアップ条件が一度満たされる
と、このゲートはストリームのために開かれるだけであ
る。
【１４６１】Ｂ．６．３ 「インターフェース」Ｂｓｃ
ｎｔｂｉｔ（バッファスタートアップビットカウンタ）
はデータパスの中にあり、２線式インターフェースによ
り通信し、マイクロプロセッサに接続される。更に、そ
れは２線式インターフェースでｂｓｏｇｌ（バッファス
タートアップ出力ゲートロジック）に分岐する。Ｂｓｏ
ｇｌは２線式インターフェースを介して、出力ゲートを
実行するｉｍｕｐ（逆モデラアンパッカー）を制御す
る。Ｂ．６．４ 「ブロック構造」Ｂｓｃｎｔｂｉｔは
スタートコード検出器とコード化データバッファとの間
のデータパスにある。この１つのサイクルブロックはブ
ロックを出る有効なデータワードをカウントし、この数
をマイクロプロセッサからロードされるであろうスター
トアップ条件（またはターゲット）と比較する。ターゲ
ットが満たされると、ｂｓｏｇｌが伝えられる。データ
はｂｓｃｎｔｂｉｔによって影響されない。Ｂｓｏｇｌ
はｂｓｃｎｔｂｉｔとｉｍｕｐ（逆モデラ内）の間にあ
る。事実上、それはストリームがそれらのターゲットを
満たしたことを示すインジケータの列である。列は別の
「インジケータ」がｉｍｕｐにアクセプトされる時に、
バッファを出るストリーム（つまり、ｉｍｕｐでデータ
ストリーム内に受け取られるフラッシュトークン）によ
って動かされる。列が空であれば（つまり、そのスター
トアップターゲットを満たしたバッファにストリームが
なければ）、ｉｍｕｐ内のストリームは立ち往生させら
れる。
【１４６２】その列は有限の深さを持つだけであるが、
これはｂｓｏｇｌの中の列を壊すことによって無限に拡
大でき、マイクロプロセッサがその列を監視できるよう
にする。これらの列のメカニズムは内部列及び外部列と
各々称される。
【１４６３】Ｂ．６．５ 「ブロック実行」Ｂ．６．
５．１ 「Ｂｓｂｉｔｃｎｔ（バッファスタートアップ
ビットカウンタ）」Ｂｓｃｎｔｂｉｔはバッファスター
トアップに入力される全ての有効なワードをカウントす
る。カウンタ（ｂｓｃｔｒ）は１６〜２４ビット幅のプ
ログラム可能カウンタである。更に、ｂｓｃｔｒはそれ
に充分な速度を与えるためにキャリールックアヘッド回
路を具備する。Ｂｓｃｔｒの幅はｃｅｄ ｂｓ ｐｒｅ
ｓｃａｌｅによってプログラムされる。それはビットを
８〜１６高くすることにより行われ、それにより常にキ
ャリーが送られるようになる。従って、それらのビット
は効果的に使用されないままである。ｂｓｃｔｒの上位
８ビットがターゲット（ｃｅｄ ｂｓ ｔａｒｇｅｔ）
との比較のために使用される。
【１４６４】比較（ｃｅｄ ｂｓ ｃｏｕｎｔ≧ｃｅｄ
ｂｓ ｔａｒｇｅｔ）がｂｓｃｍｐにより行われる。
【１４６５】ターゲットはストリームがハフマンデコー
ダの中にあり、マイクロプロセッサにより計算される時
に、ストリームから引き出される。従って、それはスト
リーム・スタート後に設定されるだけであろう。スター
トアップ前に、ｔａｒｇｅｔｖａｌｉｄは低く設定され
る。ｃｅｄ ｂｓ ｔａｒｇｅｔへの書き込みはｔａｒ
ｇｅｔ ｖａｌｉｄを高く設定し、ｂｓｃｍｐにおける
比較が行われるようにする。比較がｃｅｄ ｂｓ ｃｏ
ｕｎｔ≧ｃｅｄ ｂｓ ｔａｒｇｅｔであることを示す
と、ｔａｒｇｅｔ ｖａｌｉｄは低く設定される。ター
ゲットは満たされた。
【１４６６】ターゲットが満たされると、カウントがリ
セットされる。それはストリーム・エンドでリセットし
ないことに注意。それに加えて、それがストリーム・エ
ンドの前であれば、カウンティングはターゲットが満た
された後に不能化される。カウントは２５５で飽和す
る。
【１４６７】ストリーム・エンド（つまり、フラッシ
ュ）がｂｓｂｉｔｃｎｔにおいて検出されると、ａｂｓ
ｆｌｕｓｈ ｅｖｅｎｔが作られる。ターゲットが満
たされる前にストリームが終了すると、追加イベント
（ｂｓ ｆｌｕｓｈ ｂｅｆｏｒｅ ｔａｒｇｅｔ ｍ
ｅｔ ｅｖｅｎｔ）が作られる。これらのイベントが発
生すると、ブロックは立ち往生させられる。これによ
り、ユーザーは次のストリームのターゲットサーチをや
り直すことができ、あるいはｂｓｆｌｕｓｈ ｂｅｆｏ
ｒｅ ｔａｒｇｅｔ ｍｅｔ ｅｖｅｎｔイベントの場
合、次のいずれかである：１）ｔａｒｇｅｔ ｍｅｔを
強いるであろうゼロのターゲットを書き込むあるいは
２）ターゲットが満たされず、最後のストリームと組み
合わされたこれがターゲットに達するまで、次のストリ
ームを進ませることに注目。この次のストリームのため
のターゲットはそれに応じて調整されるべきである。
【１４６８】Ｂ．６．５．２ 「ＢＳＯＧＬ（バッファ
スタートアップ出力ゲートロジック）」前述したよう
に、Ｂｓｏｇｌはストリームがそのターゲットを満たし
たことを指示するインジケータ列である。列タイプはｃ
ｅｄ ｂｓｑｕｅｕｅ（内部（０）または外部（１））
によって設定される。これは内部列を選択するためのリ
セットである。列の深さはコード化データバッファ、ハ
フマン及びトークンバッファにおいて存在できる満たさ
れたストリームの最大数を決定する。この数に達すると
（つまり、列が一杯になると）、ｂｓｏｇｌはデータパ
スをｂｓｂｉｔｃｎｔで立ち往生させる。
【１４６９】内部列の使用はマイクロプロセッサからの
如何なる動作も必要としない。しかしながら、列の深さ
を増加させる必要があれば、（設定されるべきｃｅｄ
ｂｓｑｕｅｕｅへのアクセスを得るためにｃｅｄ ｂｓ
ａｃｃｅｓｓを設定し、ｔａｒｇｅｔ ｍｅｔ ｅｖ
ｅｎｔ及びｓｔｒｅａｍ ｅｎｄｅｖｅｎｔが可能化さ
れ、アクセスが放棄されることにより）外部列を設定で
きる。
【１４７０】外部列（マイクロプロセッサにより維持さ
れるカウント）は内部列に挿入される。外部列は２つの
イベント：ｔａｒｇｅｔ ｍｅｔ ｅｖｅｎｔ及びｓｔ
ｒｅａｍ ｅｎｄ ｅｖｅｎｔにより維持される。これ
らは単に各々ｓｅｒｖｉｃｅｑｕｅｕｅ ｉｎｐｕｔ、
ｓｅｒｖｉｃｅ ｑｕｅｕｅ ｏｕｔｐｕｔ、及びレジ
スタｃｅｄ ｂｓ ｅｎａｂｌｅ ｎｘｔ ｓｔｒｅａ
ｍと称される。事実上、ｔａｒｇｅｔ ｍｅｔ ｅｖｅ
ｎｔは列を供給する内部列のアップストリーム・エンド
である。同様に、ｃｅｄ ｂｓ ｅｎａｂｌｅ ｎｘｔ
ｓｔｒｅａｍは列を消費する内部列のダウンストリー
ム・エンドである。同様に、ｓｔｒｅａｍ ｅｎｄ ｅ
ｖｅｎｔはダウンストリーム列を供給するためのリクエ
ストであり；ｓｔｒｅａｍ ｅｎｄ ｅｖｅｎｔはｃｅ
ｄ ｂｓ ｅｎａｂｌｅ ｎｘｔ ｓｔｒｅａｍをリセ
ットする。２つのイベントは次のようにサービスされる
べきである： ／*ＴＡＲＧＥＴ ＭＥＴ ＥＶＥＮＴ*／ ｊ＝ ｍｉｃｒｏ ｒｅａｄ（ＣＥＤ ＢＳ ＥＮＡＢＬＥ ＮＸＴ ＳＴＭ ）： ｉｆ（ｊ＝＝０）／*Ｉｓ ｎｅｘｔ ｓｔｒｅａｍ ｅｎａｂｌｅｄ？*／ （／*ｎｏ， ｅｎａｂｌｅ ｉｔ*／ ｍｉｃｒｏ ｗｒｉｔｅ （ＣＥＤ ＢＳ ＥＮＡＢＬＥ ＮＸＴ ＳＴＭ，１）； ｐｒｉｎｔｆ（”ｅｎａｂｌｅ ｎｅｘｔ ｓｔｒｅａｍ （ｑｕｅｕｅ ＝０ｘ％ｘ）＼ｎ”，（ｃｏｎｔｅｘｔ−＞ｑｕｅｕｅ）） ； ｝ ｅｌｓｅ ／*ｙｅｓ， ｉｎｃｒｅｍｅｎｔ ｔｈｅ ｑｕｅｕｅ ｏｆ ”ｔａｒｇｅｔ ｍｅｔ” ｓｔｒｅａｍｓ*／ ｛ ｑｕｅｕｅ＋＋； ｐｒｉｎｔｆ（”ｓｔｒｅａｍ ａｌｒｅａｄｙ ｅｎａｂｌｅｄ （ｑｕｅｕｅ＝０ｘ％ｘ）＼ｎ”，（ｃｏｎｔｅｘｔ−＞ｑｕｅｕｅ））； ｝ ／*ＳＴＲＥＡＭ ＥＶＥＮＴ*／ ｉｆ（ｑｕｅｕｅ＞０） ／*ａｒｅ ｔｈｅｒｅ ａｎｙ ”ｔａｒｇｅｔ ｍｅｔｓ” ｌｅｆｔ？*／ （／*ｙｅｓ， ｄｅｃｒｅｍｅｎｔ ｔｈｅ ｑｕｅｕｅ ａｎｄ ｅｎａｂｌｅ ａｎｏｔｈｅｒ ｓｔｒｅａｍ*／ｑｕｅｕｅ−−； ｍｉｃｒｏ ｗｒｉｔｅ （ＣＥＤ ＢＳ ＥＮＡＢＬＥ ＮＸＴ ＳＴＭ，１）； ｐｒｉｎｔｆ（”ｅｎａｂｌｅ ｎｅｘｔ ｓｔｒｅａｍ （ｑｕｅｕｅ ＝０ｘ％ｘ）＼ｎ”，（ｃｏｎｔｅｘｔ−＞ｑｕｅｕｅ））； ｝ ｅｌｓｅ ｐｒｉｎｔｆ（”ｑｕｅｕｅ ｅｍｐｔｙ ｃａｎｎｏｔ ｅｎａｂｌｅ ｎｅｘｔ ｓｔｒｅａｍ （ｑｕｅｕｅ＝０ｘ％ｘ）＼ ｎ”，ｑｕｅｕｅ）； ｍｉｃｒｏ ｗｒｉｔｅ （ＣＥＤ ＥＶＥＮＴ １，１ ＜＜ ＢＳ ＳＴＲＥＡＭ ＥＮＤ ＥＶＥＮＴ）； ／*ｃｌｅａｒ ｅｖｅｎｔ*／ 列タイプは随時（上述の手段により）内部から外部へと
変更することができるが、外部列が（上記”ｑｕｅｕｅ
＝＝０から）空である時は、リセットされるべきｃｅｄ
ｂｓ ｑｕｅｕｅへのアクセスを得るため、ｃｅｄ
ｂｓ ａｃｃｅｓｓを設定し、ｔａｒｇｅｔ ｍｅｔ
ｅｖｅｎｔ及びｓｔｒｅａｍ ｅｎｄｅｖｅｎｔをマス
クし、アクセスを放棄することにより、外部から内部へ
と変更することだけができる。
【１４７１】他方、ストリームスタートアップ条件のチ
ェックを不能にし、ｃｅｄ ｂｓｑｕｅｕｅ（外部）を
設定し、ｔａｒｇｅｔ ｍｅｔ ｅｖｅｎｔ及びｓｔｒ
ｅａｍ ｅｎｄ ｅｖｅｎｔをマスクし、ｃｅｄ ｂｓ
ｅｎａｂｌｅ ｎｘｔｓｔｒｅａｍを設定する。この
方法で、全てのストリームが常に可能化される。Ｂ．
６．６ 「マイクロプロセッサレジスタ」
【１４７２】
【表２１７】
【１４７３】
【表２１８】 表中、・Ｄはレジスタビットであり、・ｘは存在しない
レジスタビットであり、・ｒは予約済みレジスタビット
であり、・これらのレジスタへのアクセスを得るため、
割り込みサービスルーチンの場合でなければ、ｃｅｄ
ｂｓ ａｃｃｅｓｓは１に設定され、それが１を読み戻
すまで登録されなければならない。ｃｅｄｂｓ ａｃｃ
ｅｓｓをゼロに設定することによりアクセスが放棄され
る。
【１４７４】セクションＢ．７ 「ＤＲＡＭインターフ
ェース」Ｂ．７．１ 「展望」本発明において、空間デ
コーダ、時間デコーダ及びビデオフォーマッティング部
は各々その特別なチップのためにＤＲＡＭインターフェ
ースブロックを含む。３つの装置全てにおいて、ＤＲＡ
Ｍインターフェースの機能は、チップから外部ＤＲＡＭ
へのデータ伝送、及びアドレス発生器により供給される
ブロックアドレスを介して外部ＤＲＡＭからチップへの
データ伝送である。
【１４７５】ＤＲＡＭインターフェースは典型的に、ア
ドレス発生器に対して、またそれを通してデータが送ら
れる様々なブロックのクロックに対して非同期であるク
ロックから操作する。しかしながら、クロックはほぼ同
じ周期で操作するので、この非同期性は容易に処理でき
る。
【１４７６】データは通常ＤＲＡＭインターフェースと
６４バイトのブロック内の残りのチップとの間に伝送さ
れる（唯一の例外は時間デコーダにおける予測データで
ある）。伝送は「スイングバッファ」として知られる装
置によって発生する。これは本質的にダブルバッファー
ド構成において操作される一対のＤＲＡＭであり、ＤＲ
ＡＭインターフェースが１つのＲＡＭを満たしたり、あ
るいは空にする一方、チップの別の部分が他のＲＡＭを
空にしたり、満たしたりする。アドレス発生器からアド
レスを運ぶ別のバスが各スイングバッファと連合する。
【１４７７】各チップは４つのスイングバッファを持つ
が、これらのスイングバッファの機能は各々の場合によ
り異なる。空間デコーダの場合、１つのスイングバッフ
ァがコード化データをＤＲＡＭに伝送するために使用さ
れ、別のスイングバッファがＤＲＡＭからコード化デー
タを読むために使用され、三番目のスイングバッファが
トークン化されたデータをＤＲＡＭに伝送するために使
用され、四番目のスイングバッファがＤＲＡＭからトー
クン化されたデータを読むために使用される。時間デコ
ーダにおいては、１つのスイングバッファがイントラも
しくは予測されたピクチャデータをＤＲＡＭに書き込む
ために使用され、二番目のバッファがＤＲＡＭからイン
トラもしくは予測されたピクチャデータを読むために使
用され、他の２つのバッファが予測データを前方及び後
方に読むために使用される。ビデオフォーマッティング
部においては、１つのスイングバッファがデータをＤＲ
ＡＭに伝送するために使用され、他の３つのスイングバ
ッファがＤＲＡＭからデータを読むために使用され、各
々がルミナンス（Ｙ）、赤及び青の色差データ（各々Ｃ
ｒ及びＣｂ）のためである。
【１４７８】以下のセクションは本発明によるＤＲＡＭ
インターフェースのオペレーションを説明し、それは空
間デコーダＤＲＡＭインターフェースのオペレーション
と本質的に同じである、１つのライトスイングバッファ
と１つのリードスイングバッファを持っている。これは
図１４０の「ＤＲＡＭインターフェース」に図示してい
る。
【１４７９】Ｂ．７．２ 「一般的なＤＲＡＭインター
フェース」図１４０において、アドレス発生器に対する
インターフェース、及びデータを供給し、データを取る
ブロックに対するインターフェースは全て２線式インタ
ーフェースである。アドレス発生器は制御トークンの受
取の結果としてアドレスを発生させるか、あるいは単に
アドレスの固定シーケンスを発生させることができる。
ＤＲＡＭインターフェースは特別の方法で、アドレス発
生器と連合する２線式インターフェースを処理する。ア
ドレスを受け取る準備ができた時にアクセプトラインを
高く保持する代わりに、ＤＲＡＭインターフェースはア
ドレス発生器が有効なアドレスを供給し、そのアドレス
を処理し、１つのクロック周期の間アクセプトラインを
高く設定する。こうして、リクエスト／アクノレッジ
（ＲＥＱ／ＡＣＫ）プロトコールを実行する。
【１４８０】ＤＲＡＭインターフェースの独得の特徴
は、アドレス発生器及び他のブロックとは完全に別個に
データを提供／アクセプトするブロックと連絡する能力
である。例えば、アドレス発生器はライトスイングバッ
ファにおいてデータと関連するアドレスを発生させるこ
とができるが、ライトスイングバッファが外部ＤＲＡＭ
に書き込まれる用意が整ったデータブロックがあること
を合図しないとどのような行動も取らないであろう。し
かしながら、アドレス発生器からの適当なバスにアドレ
スが供給されない限り、どのような行動も取られない。
更に、ライトスイングバッファ内のＲＡＭの１つが一度
データで満たされると、他のＲＡＭもデータ入力が立ち
往生させられる（２線式インターフェースアクセプト信
号が低く設定される）前に、完全に満たされ、ＤＲＡＭ
インターフェースに「スイング」される。
【１４８１】本発明のＤＲＡＭインターフェースのオペ
レーションを理解する際に注目すべき重要なことは、適
切に構成されたシステムにおいて、少なくともスイング
バッファと残りのチップ間の全ての平均データ速度の合
計と同程度に速く、ＤＲＡＭインターフェースがスイン
グバッファと外部ＤＲＡＭの間にデータを伝送すること
ができることである。
【１４８２】各ＤＲＡＭインターフェースは次にサービ
スするのはどのスイングバッファかを決定する方法を含
む。一般に、これは「ラウンドロビン」であるか、もし
くはプライオリティエンコーダのいずれかであり、ラウ
ンドロビンの場合、サービスされるスイングバッファが
最近めったに順番が回ってこなかった次に利用できるス
イングバッファであり、プライオリティエンコーダの場
合、いくつかのスイングバッファが他のバッファより高
い優先順位を持つ。両方の場合において、他の全てのリ
クエストより高い優先順位を持つリフレッシュリクエス
ト発生器から追加リクエストが来るであろう。リフレッ
シュリクエストはマイクロプロセッサインターフェース
を介してプログラム可能なリフレッシュカウンタから発
生される。
【１４８３】Ｂ．７．２．１ 「スイングバッファ」図
１４１はライトスイングバッファを示す。オペレーショ
ンは次の通りである：１）有効なデータは入力（ｄａｔ
ａ ｉｎ）において表示される。各データ片がアクセプ
トされるにつれて、それはＲＡＭ１に書き込まれ、アド
レスが増分される。
【１４８４】２）ＲＡＭ１が一杯である時、入力データ
は制御をあきらめ、ＲＡＭ１が読み出される準備ができ
たことを指示するためリードサイドに信号を送る。この
信号は２つの非同期クロックレジームの間を通り、従っ
て３つの同期フリップフロップを通過する。
【１４８５】３）入力サイドに到着すべき次のデータア
イテムは、まだ空であるＲＡＭ２に書き込まれる。
【１４８６】４）ラウンドロビンもしくはプライオリテ
ィエンコーダが、このスイングバッファを読む番である
ことを指示すると、ＤＲＡＭインターフェースはＲＡＭ
１の内容を読み、それらを外部ＤＲＡＭに書き込む。そ
うすれば、（２）と同様に、信号が非同期インターフェ
ースを横切って送り返され、ＲＡＭ１にもう一度書き込
む準備ができたことを指示する。
【１４８７】５）ＤＲＡＭインターフェースがＲＡＭ１
を空にし、入力サイドがＲＡＭ２を満たす前にそれを
「スイング」すれば、データは連続的にスイングバッフ
ァによりアクセプトされることができ、そうでなけれ
ば、ＲＡＭ２が満たされた時、ＲＡＭ１が入力サイドに
より使用されるために「スイングバック」されるまで、
スイングバッファはそのアクセプト信号を低く設定する
であろう。
【１４８８】６）このプロセスは無限に繰り返される。
【１４８９】リードスイングバッファのオペレーション
も同様であるが、入力と出力のデータバスが逆である。
【１４９０】Ｂ．７．２．２ 「外部ＤＲＡＭ及びスイ
ングバッファのアドレシング」ＤＲＡＭインターフェー
スは利用可能なメモリー帯域幅を最大にするように設計
される。従って、各８×８データブロックが同じＤＲＡ
Ｍページに記憶されるように配置される。この方法で、
ＤＲＡＭ高速ページアクセスモードを完全に使用でき、
その場合１つのローアドレスが供給され、続いて多くの
カラムアドレスが供給される。それに加えて、外部ＤＲ
ＡＭに対するデータバスが８、１６、または３２ビット
幅にでき、使用されるＤＲＡＭ量が特別なアプリケーシ
ョンのサイズ及び帯域幅の要件に適合できるようにする
ための便宜が提供される。
【１４９１】（空間デコーダ上のＤＲＡＭインターフェ
ースがどのように作用するかを示す）この例では、アド
レス発生器は、リードスイングバッファとライトスイン
グバッファの各々のために、ＤＲＡＭインターフェース
にブロックアドレスを提供する。このアドレスはＤＲＡ
Ｍ用のローアドレスとして使用される。カラムアドレス
の６ビットはＤＲＡＭインターフェース自体により供給
され、これらのビットは更にスイングバッファＲＡＭ用
のアドレスとしても使用される。スイングバッファに対
するデータバスは３２ビット幅であり、従って、外部Ｄ
ＲＡＭに対するバス幅が３２ビットより狭い場合、次の
ワードがライトスイングバッファから読まれる前に、あ
るいは次のワードがリードスイングバッファに書き込ま
れる前に（リード及びライトは外部ＤＲＡＭに対する伝
送方向に関係する）、２つから４つの外部ＤＲＡＭアク
セスが行われなければならない。
【１４９２】時間デコーダ及びビデオフォーマッティン
グ部の場合は、状況はもっと複雑である。これらについ
ては下記において別に説明する。
【１４９３】Ｂ．７．３ 「ＤＲＡＭインターフェース
タイミング」本発明において、ＤＲＡＭインターフェー
スタイミングブロックは、ＤＲＡＭ信号のエッジをシス
テムクロック周期の正確に１／４に置くためにタイミン
グチェインを使用する。フェイズロックループからの２
つの直角クロックが使用される。これらは概念的な２ｘ
クロックを形成するために組み合わされる。いずれか１
つのチェインが、２ｘクロックの反対のフェイズ上で並
列する２つのシフトレジスタから作られる。
【１４９４】まず最初に、ページスタートサイクルのた
めに１つのフェイズがあり、リード／ライト／リフレッ
シュサイクルのために別のフェイズがある。各サイクル
の長さはマイクロプロセッサインターフェースを介して
プログラム可能であり、その後ページスタートチェイン
が固定長を持ち、サイクルチェインの長さはページスタ
ート中に適当に変化する。
【１４９５】リセットされると、チェインはクリアさ
れ、パルスが作られる。このパルスはチェインに沿って
移動し、ＤＲＡＭインターフェースからのステート情報
により方向付けられる。ＤＲＡＭインターフェースクロ
ックはこのパルスにより発生される。各ＤＲＡＭインタ
ーフェースクロック周期はＤＲＡＭの１サイクルに対応
する。このように、ＤＲＡＭサイクルが異なる長さを持
つので、ＤＲＡＭインターフェースクロックは一定速度
ではない。
【１４９６】更に、タイミングチェインは上記チェイン
からのパルスをＤＲＡＭインターフェースからの情報と
組合せ、出力ストローブ及びイネーブル（ｎｏｔｃａ
ｓ、ｎｏｔｒａｓ、ｎｏｔｗｅ、ｎｏｔｏｅ）を発生さ
せる。
【１４９７】セクションＢ．８ 「逆量子化器」Ｂ．
８．１ 「序文」本文書は本発明による逆量子化器（ｉ
ｑ）の目的、動作及び実行について説明する。
【１４９８】Ｂ．８．２ 「展望」逆量子化器は量子化
された係数からの係数、量子化重量、及びステップサイ
ズを再構築し、その全てがデータストリーム内で送信さ
れる。
【１４９９】Ｂ．８．３ 「インターフェース」Ｉｑは
データパスにおいて逆モデラと逆ＤＣＴの間にあり、マ
イクロプロセッサに接続される。データパス接続は２線
式インターフェースを介して行われる。入力データは１
０ビット幅であり、出力データは１１ビット幅である。
【１５００】Ｂ．８．４ 「逆量子化器の演算」Ｂ．
８．４．１ 「Ｈ２６１式」
【１５０１】
【数１】 Ｂ．８．４．２ 「ＪＰＥＧ式」
【１５０２】
【数２】 Ｂ．８．４．３ 「ＭＰＥＧ式」
【１５０３】
【数３】 Ｂ．８．４．４ 「ＪＰＥＧバリエーション式」
【１５０４】
【数４】 Ｂ．８．４．５ 「他の全てのトークン」データトーク
ン以外の全てのトークンは量子化されないｉｑを通過し
なければならない。そこで： Ｆｌｏｏｒ（ａ）は整数を次のように戻す：（ａ−１）
＜ｆｌｏｏｒ（ａ）≦ａａ≧０， ａ≦ｆｌｏｏｒ
（ａ）＜（ａ＋ｉ） ａ≦０Ｑiは量子化係数であ
る。
【１５０５】Ｃiは再構築された係数である。
【１５０６】Ｗi,jは量子化テーブルマトリックスにお
ける値である。
【１５０７】ｉはジグザグに沿った係数インデックスで
ある。
【１５０８】ｊは量子化テーブルマトリックスナンバー
（０≦ｊ≦３）である。
【１５０９】Ｂ．８．４．６ 「結合されるマルチプル
スタンダード」上記スタンダード及びそれらのバリエー
ションの全て（更にｉｑによって変更されてはならない
制御データ）は１つの式にマップできる：ＯＵＴＰＵＴ
＝（２ＩＮＰＵＴ＋ｋ）（ｘｙ）／１６以下の追加ポ
スト逆量子化機能がある：・１０２４を加算する・サイ
ンマグニチュードから２の補数表示への変換・全ての偶
数をゼロに向かって最も近い奇数にラウンドする・結果
を＋２０４７または−２０４８に飽和させる。
【１５１０】スタンダードの各バリエーションのための
変数ｋ、ｘ及びｙ、及びそれらが使用するその関数は表
２１９、表２２０に示す。
【１５１１】Ｂ．８．４．６ 「結合されるマルチプル
スタンダード」
【１５１２】
【表２１９】
【１５１３】
【表２２０】 Ｂ．８．５ 「ブロック構造」段落Ｂ．８．４．６及び
表２１９、表２２０から、マルチスタンダード逆量子化
器用に１つの構造を使用できることが解る。その算術的
ブロック線図を図１４２「算術的ブロック」に示す：算
術的ブロック用の制御は２つのセクションに機能的に分
割することができる：・ステータスレジスタまたは量子
化テーブルにロードするためのトークンのデコーディン
グ、・ステータスレジスタの制御信号へのデコーディン
グ。
【１５１４】トークンは次のサイクル、つまりレジスタ
のｉｑｃｂのバンクを制御するｉｑｃａにおいてデコー
ドされる。それは更にｉｑｒａｍ内の４つの量子化テー
ブルへのアクセスを制御する。算術、つまり、２つの乗
算器とポスト関数はｉｑａｒｉｔｈにある。ｉｑ用の完
全なブロック線図を図１４３に示す。
【１５１５】Ｂ．８．６ 「ブロック実行」Ｂ．８．
６．１ 「Ｉｑｃａ」発明において、ｉｑｃａはトーク
ンをｉｇｒａｍ及びｉｑｃｂ内のレジスタ用制御信号に
デコードするために使用されるステートマシーンであ
る。ステートマシーンは各々の新しいトークンによって
リセットされるので、各トークン用のステートマシーン
として説明した方がよい。例えば： ＱＵＡＮＴ ＳＣＡＬＥ（Ｂ．８．７．４、ＱＵＡＮＴ
ＳＣＡＬＥを参照）及びＱＵＡＮＴ ＴＡＢＬＥ
（Ｂ．８．７．６ ＱＵＡＮＴ ＴＡＢＬＥを参照）用
のコードは以下の通りである： ｉｆ （ｔｏｋｅｎｈｅａｄｅｒ＝＝ＱＵＡＮＴ ＳＣＡＬＥ） ｛ ｓｐｒｉｎｔｆ（ｐｒｅｐｏｒｔ， "ＱＵＡＮＴ ＳＣＡＬＥ"）； ｒｅｇ ａｄｄｒ＝ＡＤＤＲ ＩＱ ＱＵＡＮＴ ＳＣＡＬＥ； ｒｎｏｔｗ＝ＷＲＩＴＥ； ｅｎａｂｌｅ＝１； ｝ ｉｆ（ｔｏｋｅｎｈｅａｄｅｒ＝＝ＱＵＡＮＴ ＴＡＢＬＥ） ／*ＱＵＡＮＴ ＴＡＢＬＥ ｔｏｋｅｎ*／ ｓｗｉｔｃｈ（ｓｕｂｓｔａｔｅ） ｛ ｃａｓｅ ０： ／*ｑｕａｎｔｉｓａｔｉｏｎ ｔａｂｌｅ ｈｅａｄｅｒ*／ ｓｐｒｉｎｔｆ（ｐｒｅｐｏｒｔ， "ＱＵＡＮＴ ＴＡＢＬＥ ％ｓ ｓ０"， （ｈｅａｄｅｒｅｘｔｎ ？ "（ｆｕｌｌ）" ： "（ｅｍｐｔｙ）"））； ｎｅｘｔｓｕｂｓｔａｔｅ＝１； ｉｎｓｅｒｔｎｅｘｔ＝（ｈｅａｄｅｒｅｘｔｎ ？ ０：１）； ｒｅｇ ａｄｄｒ＝ＡＤＤＲ ＩＱ ＣＯＭＰＯＮＥＮＴ； ｒｎｏｔｗ＝ＷＲＩＴＥ； ｅｎａｂｌｅ＝１； ｂｒｅａｋ； ｃａｓｅ １： ／*ｑｕａｎｔｉｓａｔｉｏｎ ｔａｂｌｅ ｂｏｄｙ*／ ｓｐｒｉｎｔｆ（ｐｒｅｐｏｒｔ， "ＱＵＡＮＴ ＴＡＢＬＥ ％ｓ ｓ１"， （ｈｅａｄｅｒｅｘｔｎ ？ "（ｆｕｌｌ）" ： "（ｅｍｐｔｙ）"））； ｎｅｘｔｓｕｂｓｔａｔｅ＝１； ｉｎｓｅｒｔｎｅｘｔ＝（ｈｅａｄｅｒｅｘｔｎ ？ ０ ： （ｑｔｍ ａｄｄｒ ６３＝＝０））； ｒｅｇ ａｄｄｒ＝ＵＳＥ ＱＴＭ； ｒｎｏｔｗ＝（ｈｅａｄｅｒｅｘｔｎ ？ ＷＲＩＴＥ ： ＲＥＡＤ）； ｅｎａｂｌｅ＝１； ｂｒｅａｋ； ｄｅｆａｕｌｔ： ｓｐｒｉｎｔｆ（ｐｒｅｐｏｒｔ， ＥＲＲＯＲ ｉｎ ｉｑ ｑｕａｎｔｉｓａｔｉｏｎ ｔａｂｌｅ ｔｏｋｅｎｄｅｃｏｄｅｒ （ｓｕｂｓｔａｔｅ ％ｘ）＼ｎ， ｓｕｂｓｔａｔｅ）； ｂｒｅａｋ； ｝ ｝ サブステートがトークン内のステートである場合、ＱＵ
ＡＮＴ ＳＣＡＬＥは、例えば１つのサブステートだけ
を持つ。しかしながら、ＱＵＡＮＴ ＴＡＢＬＥは２つ
のサブステートを持ち、１つはヘッダであり、他の１つ
はトークンボディである。
【１５１６】ステートマシーンはＰＬＡとして実装され
る。未認識トークンは如何なるワードラインも発生させ
ないし、ＰＬＡにもディフォルト（無害な）制御を出力
させない。
【１５１７】従って、ｉｑｃａはＢｏｄｙＷｏｒｄカウ
ンタからアドレスをｉｑｒａｍに供給し、例えば未拡張
ＱＵＡＮＴ ＴＡＢＬＥ（Ｂ．８．７．４を参照）にお
いて、ワードをストリームに挿入する。これは出力を有
効に保つ一方で、入力を止めることによって達成され
る。続くブロック（ｉｑｃｂまたはｉｑａｒｉｔｈ）に
おいて正しいデータでワードを満たすことができる。
【１５１８】ｉｑｃａは２線式インターフェースによっ
て制御されるデータパス内の１サイクルである。
【１５１９】Ｂ．８．６．２ 「ｉｑｃｂ」発明におい
て、ｉｑｃｂはｉｑステータスレジスタを保持する。ｉ
ｑｃａの制御下、ｉｑｃｂはこれらをデータパスから／
へとロードもしくはアンロードする。
【１５２０】ステータスレジスタは、ＸＹ乗算器ターム
及びポスト量子化機能を制御するため、ｉｑａｒｉｔｈ
のために制御ワイヤにデコードされる（表２１９、表２
２０を参照）。
【１５２１】データパスのサインビットはここで分離さ
れ、ポスト量子化機能に送られる。更に、データパス上
のゼロバリューワードがここで検出される。その後算術
は無視され、ゼロがデータパスにマックスされる。これ
はｉｑの「ゼロイン；ゼロアウト」スペックに従う最も
簡単な方法である。
【１５２２】ステータスレジスタは、レジスタｉｑ ａ
ｃｃｅｓｓが１に設定され、１を読み戻す時にのみ、マ
イクロプロセッサからアクセス可能である。この状況で
は、ｉｑｃｂはデータパスを停止させ、こうしてレジス
タが安定したバリューを持ち、如何なるデータもデータ
パスにおいて転換されない。
【１５２３】Ｉｑｃｂは２線式インターフェースによっ
て制御されるデータパス内の１サイクルである。
【１５２４】Ｂ．８．６．３ 「Ｉｑｒａｍ」Ｉｑｒａ
ｍは各々が６４８ビットである４つの量子化テーブルマ
トリックス（ＱＴＭ）に対して支持しなければならな
い。従って、それはサイクル毎に１リードまたは１ライ
トが可能な、２５６８ビットの６トランジスターＲＡＭ
である。ＲＡＭはその制御を受け取る２線式インターフ
ェースロジックにより囲まれ、ｉｑｃａからデータを書
き込む。それはｉｑａｒｉｔｈにデータを読み出す。同
様に、ｉｑｒａｍはｉｑｃｂと同じデータパス内のサイ
クルを占める。
【１５２５】ＲＡＭはｉｑ ａｃｃｅｓｓが１を読み返
す時、マイクロプロセッサから読み出され、書き込まれ
る。ＲＡＭはキーホールレジスタ、ｉｑｑｔｍｋｅｙｈ
ｏｌｅの背後に置かれ、ｉｑ ｑｔｍ ｋｅｙｈｏｌｅ
ａｄｄｒによってアドレスされる。ｉｑ ｑｔｍ ｋ
ｅｙｈｏｌｅへのアクセスはｉｑ ｑｔｍ ｋｅｙｈｏ
ｌｅ ａｄｄｒ内に保持される、それが指すアドレスを
増分させるであろう。同様に、ｉｑ ｑｔｍ ｋｅｙｈ
ｏｌｅ ａｄｄｒは直接書き込むことができる。
【１５２６】Ｂ．８．６．４ 「ｉｑａｒｉｔｈ」ｉｑ
ａｒｉｔｈは３つのサイクルに亙ってパイプラインでつ
ながれ、スプリットされる３つの機能があることに注
意。機能については下記において論じる（図１４０を参
照）。
【１５２７】Ｂ．８．６．４．１ 「ＸＹ乗算器」これ
はデータパス乗算器に供給される５（Ｘ）ｘ８（Ｙ）ビ
ットのキャリセーブ未サイン乗算器である。乗数及び被
乗数はｉｑｃｂからの制御ワイヤで選択される。乗法は
第１サイクルにあり、分解アダーは第２サイクルにあ
る。
【１５２８】乗算器への入力において、ｉｑｒａｍから
のデータはＱＵＡＮＴ ＴＡＢＬＥをデータパスに読み
出すために、データパスにマックスされ得る。
【１５２９】Ｂ．８．６．４．２ 「（ＸＹ）*データ
パス乗算器」この１３（ＸＹ）×１２（データパス）ビ
ットのキャリセーブ未サイン乗算器はブロックの３サイ
クルに亙ってスプリットされる。第１サイクルに３つの
部分積、第２サイクルに７つ、第３サイクルに残りの２
つである。
【１５３０】乗算器からの全ての出力は２０４７以下
（ｎｏｎ ｃｏｅｆｆｉｃｉｅｎｔ）であるか、あるい
は＋２０４７／−２０４８に飽和されるので、上位１２
ビットは分解される必要がない。従って、分解アダーは
たった２ビット幅である。高いオーダーのビットの残り
に関して、ゼロ検出がサチュレーション信号として充分
である。
【１５３１】Ｂ．８．６．４．３ 「ポスト量子化機
能」ポスト量子化機能は、・１０２４を加算する・サイ
ンマグニチュードから２の補数表示に変換する・全ての
偶数をゼロに向かって最も近い奇数にラウンドする・結
果を＋２０４７または−２０４８に飽和させる・出力を
ゼロに設定する（Ｂ．８．６．２を参照）。
【１５３２】最初の３つの機能は１２ビットアダーで実
行される（第２と第３のサイクルにパイプラインでつな
がれる）。このことから、各機能が必要とするものが何
であるかが解り、これらは１つのアダーの上に結合され
る。
【１５３３】
【表２２１】 当業者なら認識するであろうが、これらの機能は結合さ
れた時に互いに依存し合うので、これらを再プログラミ
ングする際に注意しなければならない。
【１５３４】サチュレーションバリュー、ゼロ及びゼロ
＋１０２４は第３のサイクルの終わりでデータパスにマ
ックスされる。
【１５３５】Ｂ．８．７ 「逆量子化器トークン」以下
の説明は逆量子化器が応答する各トークンｔｐのため
の、逆量子化器の行為を定義する。全ての場合に、トー
クンは逆量子化器の出力に送られる。ほとんどの場合、
トークンは下記に記す例外を除き、逆量子化器によって
修正されない。全ての未認識トークンは逆量子化器の出
力に未修正のまま送られる。
【１５３６】Ｂ．８．７．１ 「シーケンススタート」
このトークンはレジスタｉｑ ｐｒｅｄｉｃｔｉｏｎ
ｍｏｄｅ［１：０］及びｉｑ ｍｐｅｇｉｎｄｉｒｅｃ
ｔｉｏｎ［１：０］がゼロに設定されるようにする。
【１５３７】Ｂ．８．７．２ 「コーディングスタンダ
ード」このトークンはデコードされる現在のスタンダー
ド（ＭＰＥＧ、ＪＰＥＧまたはＨ．２６１）に基づい
て、ｉｑ ｓｔａｎｄａｒｄ［１：０］に適切なバリュ
ーがロードされるようにする。
【１５３８】Ｂ．８．７．３ 「予測モード」このトー
クンはｉｑ ｐｒｅｄｉｃｔｉｏｎ ｍｏｄｅ［１：
０］をロードする。予測モードトークンは２つ以上のビ
ットを所有するが、逆量子化器は２つの最低オーダーの
ビットへのアクセスを必要とするだけである。これらは
ブロックがイントラコード化されているか否かを判断す
る。
【１５３９】Ｂ．８．７．４ 「量子化スケール」この
トークンはｉｑｑｕａｎｔ ｓｃａｌｅ［４：０］をロ
ードする。
【１５４０】Ｂ．８．７．５ データ 本発明では、このトークンは実際の量子化係数を所有す
る。トークンヘッドは色成分を識別する２つのビットを
含み、これらはｉｑ ｃｏｍｐｏｎｅｎｔ［１：０］に
ロードされる。次の６４のトークンワードは量子化係数
を含む。これらは逆量子化プロセスの結果として修正さ
れ、再構築された係数と置き換えられる。
【１５４１】正確に６４の拡張ワードがトークン内に存
在しない場合、逆量子化器の行為は限定されない。
【１５４２】逆量子化器の入力におけるデータトークン
は量子化係数を所有する。これらはサイン・マグニチュ
ードフォーマットにおいて１１ビット（１０ビット＋サ
インビット）で表示される。バリュー「マイナスゼロ」
は使用されるべきではないが、正確にゼロと解釈され
る。
【１５４３】逆量子化器の入力におけるデータトークン
は再構築された係数を所有する。これらは２の補数フォ
ーマットにおいて１２ビット（１１ビット＋サインビッ
ト）で表示される。入力におけるデータトークンは、逆
量子化器の入力において持ったのと同じ数のトークン拡
張ワードを持つであろう。
【１５４４】Ｂ．８．７．６ 「量子化テーブル（ＱＵ
ＡＮＴ ＴＡＢＬＥ）」このトークンは新しい量子化テ
ーブルをロードするため、あるいは現在のテーブルを読
み出すために使用できる。逆量子化器においては、典型
的に、トークンはビットストリームからデコードされた
新しいテーブルをロードするために使用されるであろ
う。現在のテーブルを読み出す動作は、そのテーブルが
ビットストリームにおいてエンコードされることになる
場合、エンコーダの前方の量子化器において有用であ
る。
【１５４５】トークンヘッドは使用されることになるテ
ーブルナンバーを特定する２つのビットを含む。これら
はｉｑ ｃｏｍｐｏｎｅｎｔ［１：０］の中に置かれ
る。このレジスタは今では色成分ではなく、「テーブル
ナンバー」を含んでいることに注意。
【１５４６】トークンヘッドの拡張ビットが１である場
合、逆量子化器はそこに正確に６４の拡張トークンワー
ドがあることを期待する。各々が量子化テーブルバリュ
ーとして解釈され、ロケーションゼロで始まる適切なテ
ーブルの連続するロケーションの中に置かれる。各拡張
トークンワードの９番目のビットが無視される。トーク
ンは更に通常の方法で、未修正のまま、逆量子化器の出
力にも送られる。
【１５４７】トークンヘッドの拡張ビットがゼロである
場合、逆量子化器はロケーションゼロで始まる適切なテ
ーブルの連続するロケーションを読み出すであろう。各
ロケーションは拡張トークンワードになる（９番目のビ
ットはゼロになる）。このオペレーションの終わりで、
トークンは正確に６４の拡張トークンワードを含むであ
ろう。
【１５４８】このトークンに答える逆量子化器のオペレ
ーションは、ゼロと６４を除く全ての拡張ワードナンバ
ーのために限定されない。
【１５４９】Ｂ．８．７．７ 「ＪＰＥＧテーブルセレ
クト」このトークンはｉｑ ｊｐｅｇ ｉｎｄｉｒｅｃ
ｔｉｏｎへの／からのテーブルナンバーに対して、色成
分の翻訳をロードする／アンロードするために使用され
る。これらの翻訳はＪＰＥＧ及び他のスタンダードにお
いて使用される。
【１５５０】トークンヘッドは現在関心のある色成分を
特定する２つのビットを含む。これらはｉｑ ｃｏｍｐ
ｏｎｅｎｔ［１：０］に置かれる。
【１５５１】トークンヘッドの拡張ビットが１である場
合、トークンは１つの拡張ワード、ｉｑ ｊｐｅｇ ｉ
ｎｄｉｒｅｃｔｉｏｎ［２ｉｑ ｃｏｍｐｏｎｅｎｔ
［１：０］＋１：２ｉｑ ｃｏｍｐｏｎｅｎｔ［１：
０］］ロケーションに書き込まれる最も低い２ビットを
含む。たった今読み出されたばかりのバリューがトーク
ン拡張ワードになる（上位７ビットがゼロになる）。こ
のオペレーションの終了時に、トークンは正確に１つの
トークン拡張ワードを含むであろう。
【１５５２】
【表２２２】 Ｂ．８．７．８ 「ＭＰＥＧテーブルセレクト」このト
ークンはＭＰＥＧスタンダードを介してのプロセシング
の間に、ディフォルトもしくはユーザーが限定する量子
化テーブルを使用するか否かを定義するために使用され
る。トークンヘッドは２ビットを含む。ヘッダーのビッ
ト０はｉｑ ｍｐｅｇ ｉｎｄｉｒｅｃｔｉｏｎが書き
込まれる場合どちらのビットに書き込まれるかを決定す
る。ビット１はそのロケーションに書き込まれる。
【１５５３】ｉｑ ｍｐｅｇ ｉｎｄｉｒｅｃｔｉｏｎ
［１：０］レジスタはシーケンススタートトークンによ
ってクリアされるので、ユーザー限定量子化テーブルが
ビットストリーム内に送られた場合、このトークンを使
用することだけが必要であろう。
【１５５４】Ｂ．８．８ 「マイクロプロセッサレジス
タ」Ｂ．８．８．１ 「ｉｑ ａｃｃｅｓｓ」いずれか
のｉｑレジスタへのマイクロプロセッサアクセスを得る
ために、ｉｑａｃｃｅｓｓは１に設定されなければなら
ず、それが１を読み返すまで登録されなければならない
（Ｂ．８．６．２を参照）。これをすることを怠ると、
読まれているレジスタがデータパスによってまだ制御さ
れている状態になり、安定しない。ｉｇｒａｍの場合、
アクセスはロックアウトされ、ゼロを読み戻す。
【１５５５】ｉｑ ａｃｃｅｓｓに０を書き込むと、制
御をデータパスに手放すことになる。
【１５５６】Ｂ．８．８．２ 「Ｉｑ ｃｏｄｉｎｇ
ｓｔａｎｄａｒｄ［１：０］」このレジスタは逆量子化
器によって実行されるコーディングスタンダードを保持
する。
【１５５７】
【表２２３】 このレジスタはコーディングスタンダードバリューによ
ってロードされる。
【１５５８】これは２ビットレジスタではあるが、現在
メモリーマップに８ビットが割り当てられており、将来
の実装では上記スタンダード以上のものを処理すること
ができるようになろう。
【１５５９】Ｂ．８．８．３ 「Ｉｑ ｍｐｅｇ ｉｎ
ｄｉｒｅｃｔｉｏｎ［１：０］」この２ビットレジスタ
はＭＰＥＧデコーディングオペレーションの間に、どの
量子化テーブルが使用される予定であるかを記録するた
めに使用される。
【１５６０】Ｉｑ ｍｐｅｇ ｉｎｄｉｒｅｃｔｉｏｎ
［０］はイントラコード化ブロックのために使用される
テーブルを制御する。それが０であれば、量子化テーブ
ル０が使用され、ディフォルト量子化テーブルを含むこ
とが期待される。それが１であれば、量子化テーブル２
が使用され、ユーザー限定量子化テーブルを含むことが
期待される。
【１５６１】このレジスタはＭＰＥＧ ＴＡＢＬＥ Ｓ
ＥＬＥＣＴトークンによってロードされ、シーケンスス
タートトークンによって０に設定される。
【１５６２】Ｂ．８．８．４ 「Ｉｑ ｊｐｅｇ ｉｎ
ｄｉｒｅｃｔｉｏｎ［７：０］」この８ビットレジスタ
はＪＰＥＧスキャンにおいて発生する４つの可能な色成
分の各々のために、どの４つの量子化テーブルを使用す
るかを決定する。
【１５６３】・ビット［１：０］は成分０のために使用
されるテーブルナンバーを保持する。
【１５６４】・ビット［３：２］は成分１のために使用
されるテーブルナンバーを保持する。
【１５６５】・ビット［５：４］は成分２のために使用
されるテーブルナンバーを保持する。
【１５６６】・ビット［７：６］は成分３のために使用
されるテーブルナンバーを保持する。
【１５６７】このレジスタはＪＰＥＧ ＴＡＢＬＥ Ｓ
ＥＬＥＣＴトークンによって影響される。
【１５６８】Ｂ．８．８．５ 「ｉｑ ｑｕａｎｔ ｓ
ｃａｌｅ［４：０］」このレジスタは量子化スケール関
数の現在のバリューを保持する。このレジスタはＱＵＡ
ＮＴ ＳＣＡＬＥトークンによってロードされる。
【１５６９】Ｂ．８．８．６ 「ｉｑ ｃｏｍｐｏｎｅ
ｎｔ［１：０］」このレジスタは量子化テーブルマトリ
ックス（ＱＴＭ）ナンバーに翻訳されるバリューを保持
する。それはトークンナンバーによってロードされる。
【１５７０】データトークンヘッダはこのレジスタに処
理されようとしているブロックの色成分がロードされる
ようにする。この情報はＱＴＭナンバーを決定するた
め、ＪＰＥＧ及びＪＰＥＧバリエーションにおいてのみ
使用され、それはｒｅｆｅｒｅｎｃｅ ｔｏ ｉｑ ｊ
ｐｅｇ ｉｎｄｉｒｅｃｔｉｏｎ［７：０］で処理す
る。他のスタンダードでは、ｉｑ ｃｏｍｐｏｎｅｎｔ
［１：０］が無視される。ＪＰＥＧテーブルセレクトト
ークンはこのレジスタに色成分をロードさせる。その
後、それはトークンボディによってアクセスされるｉｑ
ｊｐｅｇ ｉｎｄｉｒｅｃｔｉｏｎ［７：０］へのインデックスと
して使用される。
【１５７１】量子化スケールトークンはこのレジスタに
ＱＴＭナンバーをロードさせる。このテーブルはその後
（トークンの拡張フォームが使用される場合）、トーク
ンからロードされるか、または適当に拡張されたトーク
ンを形成するためにテーブルから読み出される。
【１５７２】Ｂ．８．８．７ 「ｉｑ ｐｒｅｄｉｃｔ
ｉｏｎ ｍｏｄｅ［１：０］」この２ビットレジスタは
それに続くブロックのために使用される予測モードを保
持する。逆量子化器がこの情報を利用する唯一の利用法
は、イントラコーディングが使用されるか否かを決定す
ることである。レジスタの両ビット共０であれば、次の
ブロックはイントラコード化されている。
【１５７３】このレジスタは予測モードトークンによっ
てロードされる。このレジスタはシーケンススタートト
ークンによって０に設定される。
【１５７４】Ｉｑ ｐｒｅｄｉｃｔｉｏｎ ｍｏｄｅ
［１：０］はＪＰＥＧ及びＪＰＥＧバリエーションモー
ドにおけるオペレーションに何の影響も与えない。
【１５７５】Ｂ．８．８．８ 「Ｉｑ ｊｐｅｇ ｉｎ
ｄｉｒｅｃｔｉｏｎ［７：０］」Ｉｑ ｊｐｅｇ ｉ
ｎｄｉｒｅｃｔｉｏｎはＱＴＭナンバーに色成分を翻訳
するためのルックアップ表として使用される。従って、
ｉｑ ｃｏｍｐｏｎｅｎｔは、表２２２に示すように、
ｉｑ ｊｐｅｇ ｉｎｄｉｒｅｃｔｉｏｎに対するイン
デックスとして使用される。
【１５７６】このレジスタロケーションは、トークンの
拡張フォームが使用される場合、ＪＰＥＧテーブルセレ
クトトークンによって直接書き込まれる。
【１５７７】このレジスタロケーションは、トークンの
非拡張フォームが使用される場合、ＪＰＥＧテーブルセ
レクトトークンによって直接読み出される。
【１５７８】Ｂ．８．８．９ 「Ｉｑ ｑｕａｎｔ ｔ
ａｂｌｅ［３：０］［６３：０］［７：０］」４つの量
子化テーブルがあり、各々が６４のロケーションを持
つ。各ロケーションは８ビットバリューである。バリュ
ー０は如何なるロケーションにおいても使用されるべき
ではない。
【１５７９】これらのレジスタはＢ．８．６．３のＩｇ
ｒａｍにおいて説明したＲＡＭとして実装される。
【１５８０】これらのテーブルは量子化テーブルトーク
ンを用いてロードできる。
【１５８１】これらのテーブル内のデータはジグザグス
キャンオーダーで記憶されることに注意。多くの文書は
方形の８×８のナンバーアレイとして量子化テーブルバ
リューを表示している。通常、ＤＣタームは左上位にあ
り、水平の周波数が左から右へと増加し、垂直の周波数
が上から下へと増加する。該かるテーブルは、ナンバー
が連続するｉを持つ量子化テーブルの中に置かれるにつ
れて、ジグザグスキャンパスに沿って読まれなければな
らない。
【１５８２】Ｂ．８．９ 「マイクロプロセッサレジス
タマップ」
【１５８３】
【表２２４】 Ｂ．８．１０ 「試験」入力における逆量子化器に対す
るテストカバリッジは逆量子化器の出力スノーパを通し
てであり、出力においては逆量子化器自体のスノーパを
通してである。ロジックは逆量子化器自体のスキャンチ
ェインによってカバーされる。
【１５８４】ｒａｍｔｅｓｔ信号が認定されると、ｉｑ
ａｃｃｅｓｓに関係なくｉｇｒａｍに対するアクセス
が得られる。セクションＢ．９ 「ＩＤＣＴ」Ｂ．９．
１ 「序文」逆離散コサイン変換（ＩＤＣＴ）ブロック
をここで説明する目的は、ＩＤＣＴ用のエンジニアリン
グ情報源を提供することである。それは以下の情報を含
む。・ＩＤＣＴの目的及び主な特徴・それがどのように
設計され、実証されたか・構造 更に、その目的はそうした説明が以下の作業を容易にす
る、あるいは助けるために当業者に充分な情報を提供す
ることである。
【１５８５】・「シリコンマクロ関数」としてのＩＤＣ
Ｔの認識・別の装置へのＩＤＣＴの統合・ＩＤＣＴシリ
コン用のテストプログラムの開発・ＩＤＣＴの修正、再
設計もしくは維持・順方向ＤＣＴブロックの開発Ｂ．
９．２ 「展望」離散コサイン変換／ジグザグ（ＤＣＴ
／ＺＺ）はピクセルのブロック上で変換を行い、各ブロ
ックは高さ８ピクセル×幅８ピクセルのスクリーンエリ
アを表示する。変換の目的は、周波数によって分類され
る周波数領域においてピクセルブロックを表示すること
である。目はピクチャ内のＤＣ成分に敏感であるが、高
周波成分に対してはあまり敏感ではないので、周波数デ
ータは目の感度に従って、各成分が別個にマグニチュー
ドを減少させるようにする。マグニチュード減少プロセ
スは量子化として知られている。量子化プロセスはピク
チャに含まれる情報を減少させる、つまり、量子化プロ
セスは損失性である。損失性プロセスはある種の情報を
削除することにより全体的なデータ圧縮を行う。周波数
データは高周波が０に量子化されやすくするように分類
され、全てが連続して現れる。連続する０は、ランレン
グスコーディングは一般的に損失性のプロセスではない
が、ランレングスコーディング計画を使用することによ
り量子化されるデータをコーディングすることが、更な
るデータ圧縮を生じさせることを意味する。
【１５８６】ＩＤＣＴブロック（これは実際に逆ジグザ
グＲＡＭまたはＩＺＺ、及びＩＤＣＴを含む）が分類さ
れる周波数データを取り、それを空間的データに変換す
る。この逆分類プロセスはＩＺＺの機能である。
【１５８７】ＩＤＣＴブロックがその一部を形成するピ
クチャ減圧システムは、ピクセルを整数として指定す
る。これはＩＤＣＴブロックが整数値を取り、また整数
値を生じなければならないことを意味する。しかしなが
ら、ＩＤＣＴの関数は整数に基づいていないので、内部
のナンバー表示は内部精度を維持するため分数部分を使
用する。完全な浮動小数点計算が好ましいが、ここに記
載する実装では固定小数点計算を使用する。固定小数点
計算を使用すると少しばかり精度の損失があるが、この
実装に関する精度はＨ．２６１及びＩＥＥＥによって指
定される精度を越えている。
【１５８８】Ｂ．９．３ 「デザイン目標」本発明によ
れば、主なデザイン目標は最小のシリコンエリアを使用
する機能的に正確なＩＤＣＴブロックを設計することで
あった。更に、デザインは指定された操作条件の下で３
０ＭＨｚのクロック速度でランすることが求められてい
たが、更に将来に対する適用性も持つべきであると考え
られた。より高いクロック率が将来必要となるであろう
し、デザインの構造は可能な所ではこれを可能にするも
のである。
【１５８９】Ｂ．９．４ 「ＩＤＣＴインターフェース
の説明」ＩＤＣＴブロックは以下のインターフェースを
持っている。
【１５９０】・１２ビット幅のトークンデータ入力ポー
ト・ビット幅のトークンデータ出力ポート・マイクロプ
ロセッサインターフェースポート・システムサービス入
力ポート・テストインターフェース・再同期信号 両トークンデータポートは前述した標準の２線式インタ
ーフェース型である。図示した幅はポートの全ワイヤ数
ではなく、データ表示におけるビット数を指している。
それに加えて、入力トークンデータポートに連合するの
は、前のブロックの出力に対する再同期のために使用さ
れるクロック信号及びリセット信号である。更に、出力
トークンデータポートに連合し、次に続くブロックによ
って使用される２つの再同期クロックがある。
【１５９１】マイクロプロセッサインターフェースは標
準であり、４ビットのアドレスを使用する。更に、３つ
の外部的にデコードされるセレクト入力があり、それら
はイベント、内部レジスタ、及びテストレジスタ用のア
ドレススペースを選択するために使用される。このメカ
ニズムはＩＤＣＴアドレススペースを異なるチップ内の
異なる位置にマップするためのフレキシビリティを提供
する。更に、１つのイベント出力、ｉｄｃｔｅｖｅｎｔ
と、２つのｉ／ｏ信号、ｎｄｅｒｒｄとｎｓｅｒｒｄが
あり、それらはＩＤＣＴ及びマイクロプロセッサの非デ
ータバスの適当なビットに外部的に接続されるイベント
トライステートデータワイヤである。
【１５９２】システムのサービスポートは標準のクロッ
ク信号とリセット入力信号、及び２フェイズオーバーラ
イドクロック及び関連するクロックオーバーライドモー
ドセレクト入力で構成される。
【１５９３】テストインターフェースはＪＴＡＧクロッ
ク信号及びリセット信号、スキャンパスデータ、制御信
号及びｒａｍｔｅｓｔとｃｈｉｐｔｅｓｔ入力で構成さ
れる。
【１５９４】通常のオペレーションでは、ＩＤＣＴがそ
の指定された機能を果たすためにマイクロプロセッサの
アクセスを必要としないので、マイクロプロセッサポー
トは不活性である。同様に、テストインターフェースは
テストもしくは確認が必要な場合にのみ活性である。
【１５９５】Ｂ．９．５ 「離散コサイン変換用の演算
的基盤」ビデオ帯域幅圧縮において、入力データはピク
チャの方形部分を表示する。従って、適用される変換は
二次元でなければならない。二次元変換は効果的に計算
するのは困難であるが、二次元ＤＣＴは分離できるプロ
パティを持っている。分離可能な変換は他の次元とは別
に各次元に沿って計算され得る。これを実行するには、
ハードウェアにマッピングするために特に設計される一
次元のＩＤＣＴアルゴリズムを使用し；そのアルゴリズ
ムはソフトウェアモデルには適切ではない。一次元アル
ゴリズムは二次元の結果を得るために連続的に適用され
る。
【１５９６】Ｎ×Ｎのピクセルブロック用の二次元ＤＣ
Ｔの演算的定義は以下の通りである：
【１５９７】
【数５】 上記定義は演算的に、かけ算の間にマトリックス互換を
行い、２つのＮ×Ｎマトリックスを連続して二度掛ける
のに等しい。一次元ＤＣＴは演算的に２つのＮＮマトリ
ックスを掛けるのに等しい。演算的に、二次元の場合
は：Ｙ＝［ＸＣ］TＣ式中、Ｃはコサインの項のマトリ
ックスである。
【１５９８】このように、ＤＣＴは時にはマトリックス
操作の項で説明されることがある。マトリックスの説明
は変換の演算的約分のために便利であるが、これは記法
を簡単にするだけであることを強調しておかなければな
らない。２／Ｎの項がＤＣレベルを支配することに注
意。定数ｃ（ｊ）及びｃ（ｋ）は正規化関数として知ら
れている。
【１５９９】Ｂ．９．６ 「ＩＤＣＴ変換アルゴリズ
ム」下記に続けて詳細に説明するように、実際のＩＤＣ
Ｔ変換を計算するために使用されるアルゴリズムは「高
速」アルゴリズムであるべきである。使用されるアルゴ
リズムは効率的なハードウェア構造及び実装のために最
適化される。アルゴリズムの主な特徴は、１つの乗法を
取り除くための＝２スケーリングの使用、及び上位及び
下位セクションの間により大きな対称を生じさせるため
に設計されるアルゴリズムの変換である。この対称は最
も高価な演算部の多くを効率的に再使用できるようにす
る。
【１６００】アルゴリズムを示す線図（図１４５）にお
いて、上位半分と下位半分の間の対称は中間部分で明ら
かである。アダーとサブトラクターの最後のカラムも対
称部分を有しており、アダーとサブトラクターは比較的
低価格で組み合わせることができる（４つのアダー／サ
ブトラクターは図示されるような４つのアダーと４つの
サブトラクターよりかなり小さくなる）。
【１６０１】一次元変換の全ての出力は＝２によって概
算されることに注目。これは最後の二次元の答えが２に
よって概算されることを意味する。これは最終的なサチ
ュレーション及びシフティングによるラウンディングス
テージにおいて容易に訂正できる。
【１６０２】図示されたアルゴリズムは二倍精度浮動小
数点Ｃにおいてコード化され、この結果は（明瞭なマト
リックス乗法を用いて）基準ＩＤＣＴと比較された。次
のステージはＣ（タイミング情報は含まれない）におけ
るアルゴリズムのビット正確整数バージョンをコード化
するために使用され、それはアルゴリズムがシリコン上
に実装されるであろう時に、アルゴリズムの性能及び精
度を確認するために使用できたであろう。許容できる変
換の間違いはＨ．２６１スタンダードにおいて明記され
ており、この方法はビット正確モデルを実行し、伝えら
れる精度を測定するために使用される。
【１６０３】図１４６は上位セクションと下位セクショ
ン間の共通性を図示する方法で、全体的なＩＤＣＴ構造
を示し、更に中間結果を記憶することが必要なポイント
を示している。回路は上位セクション及び下位セクショ
ンが別個に計算されるようにするため時分割多重化され
ている。
【１６０４】Ｂ．９．７ 「ＩＤＣＴ変換構造」前述し
たように、ＩＤＣＴアルゴリズムは効率的な構造のため
に最適化される。その結果生じる構造の主な特徴は次の
通りである：・高価な演算操作の重要な再使用・少数の
乗算器、全てが多目的というよりむしろ一定係数である
（乗算器サイズを減少させ、別の係数記憶の必要性を除
去する）・少数のラッチ、構造をパイプラインでつなぐ
ためにわずかに必要である・パイプラインステージ毎に
１つの分解操作だけが必要であるようにオペレーション
が配置される・自然のオーダーで結果を生じるように配
置できる・複雑なクロスバースイッチングもしくは重要
なマルチプレクシングがない（両者共、最終的な実装に
おいて高価である）・２つのキャリセーブオペレーショ
ン（１つは加算、１つは減算）を取り除くために、分解
結果から引き出される利点・各ステージが４クロックサ
イクルを取る、つまり非常に高速の（大きな）演算操作
の必要性を除去することを可能にする構造・小さくて遅
い波及的桁上げから、大きくて高速のキャリルックアヘ
ッドバージョンへと単に分解操作を変更することによ
り、現行の３０ＭＨｚピクセルクロックオペレーション
よりはるかに高速のオペレーションを支持するであろう
構造。分解操作は各ステージにおいて必要な時間の最大
部分を必要とするので、これらのオペレーションだけを
スピードアップすることは全体的なオペレーションスピ
ードに重大な影響を及ぼす一方、変換の全体的なサイズ
の増加は比較的小さくてすむ。更に、速度の増加はパイ
プライニングの深さを増加させることによっても達成で
きる。
【１６０５】・変換データフローの制御は非常に明瞭で
あり、効率的である。
【１６０６】一次元変換微細構造の線図（図１５０）
は、アルゴリズムが小さな一組のハードウェア資源にマ
ップされ、必要な性能が得られる方法を示している。こ
の構造の制御は「制御シフトレジスタ」をデータフロー
パイプラインに適合させることにより達成される。この
制御はデザインに対して明瞭であり、シリコンレイアウ
トにおいて効率的である。
【１６０７】図１５０上で指名される制御信号（ｌａｔ
ｃｈ，ｓｅｌ ｂｙｐ等）は、ラッチを制御するために
使用される様々なイネーブル信号であり、信号が流れ
る。ラッチに対するクロック信号は図示されていない。
【１６０８】変換構造が変換サイズを最小にしながら、
必要な精度基準を満たせるようにするという点から、幾
つかの実装に関する詳細が重要となる。一般に使用され
る技術は主として２つのクラスに分かれる。
【１６０９】・固定小数点位置を個々に制御することに
より、各々の中間状態で固定ワード幅を持つ最大ダイナ
ミックレンジの保持。
【１６１０】・（変換全体のワード幅を単に増加させる
ことによる精度増加ではなく）演算オペレーションの選
択操作により精度を達成するために、精度要件の統計的
定義の利用。
【１６１１】変換を設計する明瞭な方法は、精度を達成
するために充分な大きさにされた固定ワード幅で単に固
定小数点を実行することから成ったであろう。不運なこ
とに、このアプローチは結果的により大きなワード幅を
生じさせ、従って大きな変換を生じさせる。本発明にお
いて使用されるアプローチは、特別の中間値のために利
用できるダイナミックレンジを最大限利用する方法で、
変換を通じて固定小数点位置が変化できるようにし、最
大限可能な精度を達成する。
【１６１２】利用できる結果が統計的に明記されるの
で、全体的な精度を改善するためにどの中間値に対して
も選択的調整が行われ得る。選択される調整はＬＳＢ計
算の単なる操作であり、それはほとんど費用のかからな
いものである。この技術の代替案としては、ワード幅を
増やすことがあるが、かなりの費用がかかる。調整は最
終的な結果が以前に所定の方向と反対方向に行く傾向が
見い出されていれば、効果的にその結果に対して所定の
方向に加重値を与えることである。結果の断片的な部分
を調整することにより、これらの結果の全体的な平均を
効果的にシフトすることができる。
【１６１３】Ｂ．９．８ 「ＩＤＣＴブロック線図の説
明」ＩＤＣＴのブロック線図はトークンストリームのプ
ロセシングに関連する全てのブロックを示す。この線
図、図１４７はクロッキング、テスト及びマイクロプロ
セッサアクセス、及びイベントメカニズムを詳細には示
していない。テストアクセスを提供するために使用され
るスノーパブロックは線図において図示されていない。
【１６１４】Ｂ．９．８．１ 「データ誤差チェッカ
ー」最初のブロックはデータ誤差チェッカー及びコレク
ターであり、１２ビット幅のトークンストリームを選び
／作り出し、このストリームを分析し、データトークン
をチェックするｄｅｃｈｅｃｋと呼ばれる。他の全ての
トークンは無視され、直接送られる。遂行されるチェッ
クは６４に等しくない拡張数を持つデータトークンのた
めに行われる。可能な誤差はｄｅｆｉｃｉｅｎｔ（不
足）（＜６４拡張）、ｊｄｃｔ ｔｏｏ ｆｅｗ ｅｖｅｎｔ、及びｓｕｐｅｒｎｕｍｅｒａｒｙ
（過剰）（＞６４拡張）、ｉｄｃｔ ｔｏｏ ｍａｎｙ
ｅｖｅｎｔと呼ばれる。該かる誤差は標準のイベント
メカニズムで合図されるが、ブロックもトークンストリ
ームの操作により簡単な誤差リカバリを試みる。不足誤
差の場合、データトークンは「０」バリュー拡張が詰め
られ（入力受け入れを停止し、挿入を実行する）、正確
な６４拡張を作り上げる。過剰誤差の場合、拡張ビット
は６４番目の拡張に「０」が強制され、全ての余分な拡
張はトークンストリームから取り除かれる。
【１６１５】Ｂ．９．８．２ 「逆ジグザグ」空間デコ
ーダの次のブロックは逆ジグザグＲＡＭ、ｉｚｚであ
り、これも１２ビット幅のトークンストリームを選び／
作り出す。他の全てのブロックと同様、ストリームは分
析されるが、データトークンだけが認識される。他の全
てのトークンは変更されずに送られる。データトークン
も送られるが、拡張オーダーが変更される。このブロッ
クは正確なデータトークン（つまり、６４拡張のみ）を
頼りとする。これが真実のものでなければ、オペレーシ
ョンは指定されない。再配置は標準の逆ジグザグパター
ンに従って行われ、ＩＤＣＴ出力において水平に走査さ
れるデータを提供するためにディフォルトによって行わ
れる。更に垂直に走査される出力を提供するためオーダ
リングを変更することも可能である。標準のＩＺＺオー
ダリングに加えて、このブロックは各８ワードローの余
分な再配置を実行する。これはＩＤＣＴ一次元変換ブロ
ックの特別な要件の故に行われ、（０、１、２、３、
４、５、６、７）というオーダーではなく、（１、３、
５、７、０、２、４、６）というオーダーで出力される
ローを生じる。
【１６１６】Ｂ．９．８．３ 「入力フォーマッティン
グ部」次のブロックは入力フォーマッティング部、ｉｐ
ｆｍｔであり、それはＩＤＣＴ変換の第１次元のため
にデータ入力を形成する。このブロックは１２ビット幅
のトークンストリーム入力と２２ビット幅のトークンス
トリーム出力を持つ。データトークンはＩＤＣＴ変換標
準２２ビット幅ワードにおける正しい有効へと整数部分
を動かすために、左にシフトされ、分数部分は０に設定
される。これはこのポイントにおいて１０ビット分数が
あることを意味する。他の全てのトークンはシフトされ
ず、余分な未使用のビットは単に０に設定される。
【１６１７】Ｂ．９．８．４ 「１次元変換 − 第１
次元」図示されている次のブロックは最初の１次元ＩＤ
ＣＴ変換ブロック、ｏｎｅｄである。これは２２ビット
幅のトークンストリームを入力／出力し、通常のよう
に、ストリームは分析され、データトークンが認識され
る。他の全てのトークンは無変更のまま送られる。デー
タトークンは、８ｘ８の逆離散コサイン変換の１次元実
行を果たす、パイプラインでつながれたデータパスを通
過する。第１次元の出力には、データワード内に７ビッ
ト分数がある。他の全てのトークンは単にデータ変換待
ち時間に適合し、出力前にトークンストリームに組み換
えられる単なるシフトレジスタデータパスを通過する。
【１６１８】Ｂ．９．８．５ 「転置ＲＡＭ」転置ＲＡ
Ｍｔｒａｍはそれがトークンストリームを処理する方法
において、逆ジグザグＲＡＭと多くの面で似ている。処
理されるトークンの幅（２２ビット）及び遂行される再
配置は異なるが、他の面では同じように作用し、実際に
その制御ロジックの多くを共有する。ここでも、行（Ｒ
ＯＷ）は列（Ｃｏｌｕｍｎ）のローへの基本的スワッピ
ングと共に、次のＩＤＣＴ次元の要件のために付加的に
再配置される。
【１６１９】Ｂ．９．８．６ 「１次元変換−第２次
元」図示されている次のブロックは１次元ＩＤＣＴ変換
ブロックの別の例であり、全ての面で第１次元と同じで
ある。この次元の出力には、４ビット分数がある。Ｂ．
９．８．７「ラウンドとサチュレーション」ラウンド・
サチュレーションブロック、ｒａｓは２２ビット固定小
数点フォーマットのデータ拡張を含む２２ビット幅のト
ークンストリームを選び、９ビット幅のトークンストリ
ームを出力するが、その場合データ拡張は（＋ｖｅ無限
大に向かって）整数にラウンドされ、９ビットの２の補
数表示に飽和されており、他の全てのトークンは直接送
られる。
【１６２０】Ｂ．９．９ 「ブロックのハードウェア解
説」Ｂ．９．９．１ 「標準のブロック構造」トークン
ストリームを処理する全てのブロックのために、図１４
８に示すような標準の概念的な構造がある。これはトー
クンストリームの操作を遂行するセクションから２線式
インターフェースラッチを分離する。この構造上のバリ
エーションには、余分な内部ブロック（ＲＡＭコア等）
が含まれる。図示した幾つかのブロックでは、全ての
「データパス」ロジックを一緒にグルーピングするとい
う要件のため、その構造は（今も実際に存在するにもか
かわらず）概略図においてあまり明瞭にはされず、これ
を全ての標準のセルロジックから分離する。ｒａｓ等の
非常に簡単なブロックの場合、論理的操作をせずに、ラ
ッチされたｏｕｔａｃｃｅｐｔを直接入力２線式ラッチ
に置くことができる。
【１６２１】Ｂ．９．９．２ 「Ｄｅｃｈｅｃｋ−デー
タ誤差チェッキング／リカバリ」トークンストリーム内
の最初のブロックは、ブロック線図展望セクションで明
記したように、データチェッキングと訂正を行う。検出
される誤差は標準のイベントメカニズムで処理され、そ
れはイベントにマスクすることができ、ブロックは誤差
が検出される時、リカバリ手順で続けるか、あるいはイ
ベントマスクステータス次第で停止することができる。
ＩＤＣＴは正しくないデータトークンを見るべきではな
いので、それが試みるリカバリは重大な問題であるかも
しれないものを含もうとするかなり簡単な試みにすぎな
い。
【１６２２】このブロックは２ステージのパイプライン
の深さがあり、ｚｃｅｌｌｓにおいて完全に実行され
る。入力２線式インターフェースラッチは「フロント」
タイプのものであり、（ＩＤＣＴの前にある）このブロ
ックがその前にあるものとは別の電源組織の上にある
時、全ての入力がトランジスタゲートに到達して安全な
オペレーションができるようにすることを意味してい
る。このブロックはトークンストリームを分析し、非デ
ータトークンを直接送ることによって作用する。データ
トークンが発見されると、カウントはヘッダの後見つけ
られた拡張数からスタートする。カウントが６３ではな
い時、拡張ビットが「０」であると見い出されると、誤
差信号が発せられ（それはイベントロジックに行き）、
そのイベント用のマスクビットの状態次第で、ｄｅｃｈ
ｅｃｋが停止される（つまり、もはや入力をアクセプト
しないか、出力を発しない）か、あるいは誤差リカバリ
を開始する。ｄｅｆｉｃｉｅｎｔ誤差用のリカバリメカ
ニズムは、正しい拡張数のトークンストリームへの挿入
を制御するためにカウンタを使用する（挿入されるバリ
ューは常に「０」である）。明らかに、入力はアクセプ
トされないが、一方でこの挿入は続けられる。６４番目
の拡張の拡張ビットが「０」ではないと見い出される
と、ｓｕｐｅｒｎｕｍｅｒａｒｙ誤差が発せられ、デー
タトークンは拡張ビットを「０」に強制することによっ
て完了され、「１」に設定された拡張ビットを持つ全て
の後に続くワードは、データをアクセプトし続けるが出
力を無効にすることによって、トークンストリームから
削除される。
【１６２３】２つの誤差信号は（ブロックが停止されな
いならば）永続的ではなく、つまり誤差信号は、誤差が
検出されたポイントから、リカバリが完了するまで、活
性のまま残るだけである。これは、最低限度の１つの完
全なサイクルであり、無限大に過剰なデータトークンの
場合に永久に存続できる。
【１６２４】Ｂ．９．９．３ 「Ｉｚｚとｔｒａｍ−Ｒ
ＡＭの再配置」ｉｚｚ（逆ジグザグＲＡＭ）及びｔｒａ
ｍ（転置ＲＡＭ）は、同じ機能のバリエーションを遂行
し、違いより類似性の方を多く持っているので、ここで
は一緒に考慮する。これらのブロックはトークンストリ
ームを選び、他の全てのトークンを無変更のまま送る一
方で、データトークンの拡張を再配置する。処理される
拡張幅及び再配置のシーケンスは異なるが、各ＲＡＭ用
の制御ロジックの大きなセクションは同じであり、実際
に各ＲＡＭ用の概略図において例証される「コモン制
御」ブロックに組織化される。幅の違いはこの制御セク
ションには何の影響も及ぼさないので、ＲＡＭコア及び
適当な幅の２線式インターフェースブロックと共に、各
ＲＡＭ用に異なる「シーケンスアドレス発生器」を使用
することだけが必要である。
【１６２５】各ＲＡＭの全体的な行為は本質的にＦＩＦ
Ｏのものと同じである。このことはトークンレベルにお
いて本当であり、出力オーダーに対する特別な修正はデ
ータトークンの拡張ワードのために行われる。ＦＩＦＯ
の深さは１２８ステージである。これはデータトークン
の出力スタートが検出された後ＦＩＦＯの出力が支持さ
れるので、システムを通じて持続できる３０ＭＨｚのた
めの要件を満たすことが必要である。これは、使用され
る再配置シーケンスの特徴が、再配置出力を始めること
ができる前に、ＦＩＦＯに完全な６４拡張ブロックが集
められることを要求しているからである。より正確に言
えば、逆ジグザグと転置シーケンス用の必要な最低限の
数が異なっており、両者の場合６４より幾分少ない。し
かしながら、２のベキではない長さを持つＦＩＦＯを制
御するという複雑性は、ＲＡＭコアにおける小さな節約
が、必要な制御ロジックの付加的な複雑さより重要であ
ろうということを意味する。ＲＡＭコアは１つの３０Ｍ
Ｈｚサイクルにおいて（同じアドレスまたは別のアドレ
スへの）リード及びライトができるようにするデザイン
で実行される。これはＲＡＭが内部６０ＭＨｚのサイク
ル時間で効果的に操作することを意味する。再配置オペ
レーションは０〜６３の範囲で、しかし自然のオーダー
ではなく、リードアドレスの特別なシーケンスを発生さ
せることにより（ｓｅｑｕｅｎｃｅａｄｄｒｅｓｓ ｇ
ｅｎｅｒａｔｉｏｎ）遂行される。必要なシーケンスは
（８回の水平または垂直スキャニングのための）標準ジ
グザグシーケンスによって、あるいは通常のマトリック
ス転置のために必要なシーケンスによって指定される。
これらの標準シーケンスは、ＩＤＣＴ変換１次元ブロッ
クの要件の故に、奇数／偶数フォーマット内で各ローを
出力するための要件（つまり、（０、１、２、３、４、
５、６、７）ではなく（１、３、５、７、０、２、４、
６））によってその後更に再配置される。
【１６２６】転置アドレスシーケンス発生はアルゴリズ
ム的に全く明瞭である。直接的な転置シーケンス発生は
単にロー及びカラムアドレスの別々の発生を必要とする
だけであり、それらは共にカウンタで実行される。ロー
再配置の要件は単に、ローアドレスが自然のカウンタで
はなく、、むしろ簡単な特殊なステートマシーンで発生
されるということを意味する。
【１６２７】逆ジグザグシーケンスはアルゴリズム的に
発生するため、あまり明瞭ではない。この事実の故に、
アドレスの全６４ビットバリューを保持するために小さ
なＲＯＭが使用され、これは水平と垂直のスキャンモー
ド間で変化するために、スワップされ得るローとカラム
のカウンタでアドレスされる。ＲＯＭベースの発生器は
非常に素早く設計され、順方向ジグザグ（ＲＯＭ再プロ
グラム）を実行するか、もしくは他の代替的なシーケン
スを将来加えることは些細なことであるという利点をも
有する。
【１６２８】Ｂ．９．９．４ 「“Ｏｎｅｄ”−１次元
ＩＤＣＴ変換」このブロックは２０ステージのパイプラ
イン深さを持ち、パイプラインは停止されると剛性にな
る。この剛性はデザインを大きく簡略化し、パイプライ
ンの深さはそれほど大きくないので、全体的な力に過度
に影響を及ぼすべきではなく、両次元は一定量のバッフ
ァリングを提供するＲＡＭの後を引き継ぐ。
【１６２９】ブロックは標準構造に従うが、（プロセス
されるべき）データトークン拡張及び無変更のまま送ら
れるべき他の全てのアイテムのために、内部的に別のパ
スを有する。概略図は特別な方法で描かれていることに
注意。まず、全てのデータパスロジックを一緒にグルー
プ分けするという要件の故に、次に、自動的に編集され
たコード発生を可能にするという要件（これはトップレ
ベルで制御ロジックを説明する）の故に。
【１６３０】トークンはいつもの通り分析され、それか
らデータ拡張とその他のバリューが、出力２線式インタ
ーフェースラッチブロックの前のマルチプレクサで組換
えされる前に、２つの異なる並列パスを通って各々送ら
れる。変換データパスを通してバリューを無変更のまま
送ることはできないので、並列パスが必要である。変換
データパスの待ち時間は、トークンストリームの残りを
処理するために、簡単なシフトレジスタと適合される。
【１６３１】ｏｎｅｄの制御セクションはトークンスト
リームを分析し、トークンのスプリッティングと組換え
を制御する必要がある。その他の主なセクションは変換
データパスを制御する。このデータパスの制御用の主メ
カニズムはデータパスパイプラインを適合させる制御シ
フトレジスタであり、データパスパイプラインの各ステ
ージ用に必要な制御信号を提供するためにタップが外さ
れる。
【１６３２】ｏｎｅｄブロックはデータ拡張の完全なロ
ー、つまり８のグループに関するオペレーションをスタ
ートすることだけができるという要件を持つ。ローの中
間で無効なデータ（Ｇａｐｓ）を処理することはできな
いが、事実上、ｉｚｚ及びｔｒａｍのオペレーションは
完全なデータブロックが６４の有効な拡張バリューの割
り込みなしのシーケンスとして出力されることを保証す
る。
【１６３３】Ｂ．９．９．４．１ 「変換データパス」
変換データパスの微細構造、ｔ ｄｐは図１５０におい
て以前に図示した。一部の詳細（例えばクロッキング、
シフト等）は図示していないことに注意。しかしなが
ら、この線図はパイプラインのどのステージにおいて
も、データパスが４つのバリューに関して同時に操作す
る方法を図示している。基本的なデータパスのサブ構
造、つまり、３つの主要セクション（例えば、プリコモ
ン、コモン、ポストコモン）も、演算及びラッチリソー
スが必要になるにつれて、見ることができる。指名され
た制御信号は制御シフトレジスタステートのデコードで
順序付けされるパイプラインラッチ（及び加算／減算セ
レクタ）用のイネーブルである。各パイプラインステー
ジは長さにおいて実際に４つのクロックサイクルである
ことに注意。
【１６３４】変換データパス内に、入力を集め、パイプ
ラインに中間結果を記憶し、出力を順番に並べることが
必要な多くのラッチステージがある。幾つかのラッチは
マックシングタイプ(muxing type)、つまりそれらは条
件付きで１つより多くのソースからロードされ得る。全
てのラッチは可能化タイプのものである、つまり、別々
のクロックとイネーブル入力がある。これは作られたク
ロックスキームが適用された場合に生じるであろう不均
斉という問題を考慮しなければならないというより、正
しいタイミングでイネーブル信号を発生させることの方
がたやすいことを意味する。
【１６３５】必要とされる主要な演算要素は次の通りで
ある。
【１６３６】・多数の固定化係数乗算器（キャリセーブ
出力）・キャリセーブアダー・キャリセーブサブトラク
ター・分解アダー・分解アダー／サブトラクター全ての
演算は２の補数表示で行われる。これは通常の（分解さ
れた）形態もしくはキャリセーブの形態（つまり、その
合計が実際のバリューを表示する２つの数字）であって
よい。全ての数字は記憶の前に分解され、これは時間の
点から最も高価なオペレーションであるので、１つの分
解オペレーションだけがパイプラインステージ毎に行わ
れる。分解オペレーションはここで行われ、全てのオペ
レーションが簡単な波及的桁上げを使用する。これは分
解器が非常に小さいが、比較的遅いことを意味する。分
解は各ステージにおいて全体の時間を支配するので、高
速分解演算装置を使用して全体の変換をスピードアップ
する機会が明らかにある。
【１６３７】Ｂ．９．９．５ 「“Ｒａｓ”−ラウンデ
ィングとサチュレーション」本発明では、ｒａｓブロッ
クは第２次元ｏｎｅｄの出力から２２ビットの固定小数
点ナンバーを選択し、これらを正確に丸められ飽和され
た必要な９ビットの符号化済み整数結果に換えるという
仕事を果たす。このブロックは更に、スキーム（２／Ｎ
ターム）内の固有の必要な４で割る作業を遂行し、更に
２次元の各々において遂行される＝２のプリスケーリン
グを補うために必要な２で割る作業を遂行する。この８
で割る作業は固定小数点位置が予測された以上に残され
た３ビットであると解釈される、つまりその結果を１５
ビットの整数表示と（４ビット分数ではなくむしろ）７
ビット分数として処理することを含蓄している。実行さ
れるラウンディングモードは「正の無限大にラウンドす
る」、つまり、正確に０．５の分数に１を加算すること
である。これは実行するための最も簡単なラウンディン
グモードであるので、基本的に行われる。ラウンディン
グ（整数部分の条件付き増分）が完了した後、９ビット
のサイン済み結果がこの範囲内において最大または最小
バリューに飽和される必要があるかどうかを見るため
に、この結果が検査される。これは元の整数値の上位ビ
ットと共に実施される増分の検査によって行われる。
【１６３８】いつものように、トークンストリームは分
析され、ラウンドとサチュレーションオペレーションが
データトークン拡張値に対してのみ適用される。ブロッ
クは深さが２ステージのパイプラインを持ち、完全にｚ
ｃｅｌｌｓで実行される。
【１６３９】Ｂ．９．９．６ 「Ｉｄｃｔｓｅｌｓ −
ＩＤＣＴレジスタセレクトデコーダ」このブロックは
４つのマイクロプロセッサインターフェースアドレスラ
イン及びｓｅｌ ｔｅｓｔ入力を、個々のブロックテス
トアクセス用のセレクトライン（スノーパ及びＲＡＭ）
にデコードする簡単なデコーダである。ブロックはｚｃ
ｅｌｌｓ結合ロジックのみで構成される。デコードされ
るセレクトは表２２７に示す。
【１６４０】
【表２２５】
【１６４１】
【表２２６】 Ｂ．９．９．７ 「Ｉｄｃｔｒｅｇｓ−ＩＤＣＴ制御レ
ジスタとイベント」発明のこのブロックはデータの不足
誤差及び過剰誤差、及びＩＤＣＴ出力が垂直に走査され
るように、ｉｚｚ再配置変更を行うために使用できる単
一メモリーマップ済みビットｖｓｃａｎを処理する標準
イベントロジックブロックの例を含む。このビットはバ
リュー「０」にリセットされる、つまりディフォルトモ
ードが水平にスキャンアウトされる。２つの可能なイベ
ントは割り込みとして使用できるｉｄｃｔｅｖｅｎｔ信
号を形成するために、共にＯＲされる。レジスタ及びイ
ベントのアドレス及びビット位置に関しては、セクショ
ンＢ．９．１０を参照せよ。
【１６４２】Ｂ．９．９．８ 「クロック発生器」ＩＤ
ＣＴにおいて２つの「標準」タイプ（ｃｌｋｇｅｎ）の
クロック発生器が使用される。これは２つの別々のスキ
ャンパスがあるように実施される。クロック発生器はｉ
ｄｃｔｃｇａ及びｉｄｃｔｃｇｂと称される。機能的
に、唯一の違いはｉｄｃｔｃｇｂがｎｏｔｒｓｔｌ信号
を発生させる必要がないことである。２つのクロック発
生器におけるクロックとリセット出力の各々のためのバ
ッファリング量は、各々のクロックもしくはリセットに
よって駆動される実際のロードに適合するように個々に
調整される。適合されるロードは最終レイアウトのゲー
ト及びトラックキャパシタンスから実際に測定された。
【１６４３】ＩＤＣＴトップレベルのＢｌｏｃｋ Ｐｌ
ａｃｅ ａｎｄＲｏｕｔｅ（ＢＰＲ）が実行された時の
利点は、これらのトラックは有効電流を運ぶので、より
重く負荷されたクロック（ｐｈ０ ｂとｐｈ１ ｂ）用
のクロック分配ツリーの最初のセクションのトラック幅
を増加させるために、対話式大域ルーティング特徴の能
力から引き出された。
【１６４４】Ｂ．９．９．９ 「ＪＴＡＧ制御ブロッ
ク」ＩＤＣＴが２つの別個のスキャンチェインと２つの
クロック発生器を持つので、標準ＪＴＡＧ制御ブロッ
ク、ｊｓｐｃｔｌｅには２つの場合がある。これらはテ
ストポートと２つのスキャンパス間をつなぎ合わせる。
【１６４５】Ｂ．９．１０ 「イベント及び制御レジス
タ」ＩＤＣＴは２つのイベントを発生させることがで
き、１つの制御ビットを持つ。２つのイベントとは、不
正確なデータトークンが検出された場合に、ＩＤＣＴの
前のｄｅｃｈｅｃｋブロックによって発生されるいｄｃ
ｔ ｔｏｏ ｆｅｗｅｖｅｎｔとｉｄｃｔ ｔｏｏ ｍ
ａｎｙ ｅｖｅｎｔである。１つの制御ビットは垂直に
走査される出力でＩＤＣＴを操作することが必要な場合
に設定されるｖｓｃａｎである。従って、このビットは
ｉｚｚブロックを制御する。全てのイベントロジック及
びメモリーマップ制御ビットはブロックｉｄｃｔｒｅｇ
ｓの中に置かれる。
【１６４６】ＩＤＣＴの観点から、これらのレジスタは
次のロケーションに置かれる。トライステートｉ／ｏワ
イヤはｎ ｄｅｒｒｄであり、これらのロケーションを
適宜にリード及びライトするためにｎ ｓｅｒｒｄが使
用される。
【１６４７】
【表２２７】
【１６４８】
【表２２８】 Ｂ．９．１１ 「実行」Ｂ．９．１１．１ 「ロジック
デザインアプローチ」全てのＩＤＣＴブロックのデザイ
ンにおいて、発明によれば、統一された簡単なロジック
デザイン戦略があり、それは素早く明瞭な方法で「安全
な」設計を行うことが可能であるということを意味した
であろう。多数の制御ロジックのために、マスター・ス
レーブだけを用いる簡単なスキームが採用された。非同
期的なセット／リセット入力だけが正しいシステムリセ
ットに接続された。同じ機能をより効率的に遂行するた
めに利口な非標準型回路構成を提供することも可能であ
ったかもしれないが、このスキームは次のような利点を
持っている。
【１６４９】・概念的にシンプルである・設計しやすい
・操作速度はかなり明らかであり（ラッチ→ロジック→
ラッチ→ロジックスタイルのデザイン参照）、自動分析
に従う・グリッチは問題ではない（ＳＲラッチを参照）
・初期設定のためにシステムリセットだけを使用する・
スキャンパスが正しく作用できるようにする・自動的に
従うＣコード発生を可能にする 透明なｄ−タイプのラッチが使用された多数の場所があ
り、これらは下記に記した。
【１６５０】Ｂ．９．１１．１．１ 「２線式インター
フェースラッチ」スタンダードブロック構造は入力及び
出力の２線式インターフェースのためにラッチを使用す
る。出力２線式ラッチと次に続く入力２線式ラッチの間
にはロジックは存在しない。
【１６５１】Ｂ．９．１１．１．２ 「ＲＯＭインター
フェース」ＲＯＭ回路のタイミング要件の故に、ラッチ
はＲＯＭの出力におけるＩＺＺシーケンス発生器におい
て使用される。
【１６５２】Ｂ．９．１１．１．３ 「変換データパス
及び制御シフトレジスタ」完全なマスター・スレーブ装
置としてあらゆるパイプライン記憶ステージを実装する
ことが可能であるが、必要とされる記憶量の故に、ラッ
チを使用することにより得られる重大な節約がある。し
かしながら、このスキームはユーザーが幾つかの要素を
考慮することを求めている。
【１６５３】・制御シフトレジスタはイネーブルとして
使用されるため、両フェイズの制御信号を作り出さなけ
ればならない（つまり、このシフトレジスタにおいてラ
ッチを使用する必要）・タイミング分析はラッチの使用
により複雑になる・１つのラッチが同じフェイズの別の
ラッチに出力するので、ｔ ｐｏｓｔｃはもはや自動的
に編集済みコードを作り出さないであろう（イネーブル
のタイミングの故に、これは回路の問題ではない）にも
かかわらず、ラッチの使用により節約されるエリアは本
発明においてこれらの要素を受け入れることを価値のあ
るものにしている。
【１６５４】Ｂ．９．１１．１．４ 「マイクロプロセ
ッサインターフェース」本インターフェースの性質のた
め、イベント及びレジスタブロックｉｄｃｔｒｅｇｓ及
びＲＡＭコア用のキーホールロジックにおいて、ラッチ
（及びリシンクロナイザー）のための要件がある。
【１６５５】Ｂ．９．１１．１．５ 「ＪＴＡＧテスト
制御」これらのスタンダードブロックはラッチを利用す
る。
【１６５６】Ｂ．９．１１．２ 「回路デザインの問
題」ＩＤＣＴデザイン（スタンダードセル、データパス
ライブラリ、ＲＡＭ、ＲＯＭ等）において使用されたラ
イブラリセルのデザインにおいて為された仕事は別にし
て、ＩＤＣＴにおいてトランジスタレベル回路デザイン
のための要件はない。（Ｈｓｐｉｃｅを用いる）回路シ
ミュレーションは変換データパスにおいて幾つかの公知
のクリティカルパスの中から実行され、Ｈｓｐｉｃｅは
更に許容される最大長に近いパスの場合に、クリティカ
ルパスアナリシス（ＣＰＡ）ツールの結果を確認するた
めにも使用された。
【１６５７】ＩＤＣＴは通常のオペレーションにおいて
完全に静的である（つまり、我々はシステムクロックを
無期限に停止することができる）が、テストクロックが
停止される（または非常に低速にされる）時に衰えるで
あろう走査可能なラッチに動的なノードがあることに注
意。Ｖｔ降下（例えば、マックス出力）を呈する幾つか
のノードの非再生性のために、ＩＤＣＴは静的な場合に
「マイクロ・パワー」ではないであろう。
【１６５８】Ｂ．９．１１．３ 「レイアウトアプロー
チ」本発明のレイアウト実行に対する全体的アプローチ
は、多くのｚｃｅｌｌと少数のマクロブロックで構成さ
れた完全なＩＤＣＴをレイアウトするために、ＢＰＲ
（幾つかのマニュアル干渉）を使用することであった。
これらのマクロブロックは手動編集されたレイアウト
（例えば、ＲＡＭ、ＲＯＭ、クロック発生器、データパ
ス）であったか、もしくはｏｎｅｄブロックの場合、更
なるｚｃｅｌｌ及びデータパスからＢＰＲを使用して構
築されていた。
【１６５９】データパスはｋｄｐｌｉｂセルから構築さ
れた。それに加えて、ｋｄｐｌｉｂセルの局部的に限定
されたレイアウトバリエーションが定義され、これが価
値のあるサイズベネフィットを提供すると認められた場
合に使用された。各々のｏｎｅｄブロック、ｏｎｅｄ
ｄにおいて使用されるデータパスは、デザインの中のは
るかに最大の１エレメントであり、このデータパスのサ
イズ（高さ）を最適化するためにかなりの努力が払われ
た。
【１６６０】データパス内のエレメントの正確なオーダ
リングが相互連絡が処理される方法に影響を及ぼすの
で、変換データパスの組織、ｔ ｄｐはむしろ決定的で
ある。最大許容値（理想的には８、非常に不便であるが
１０も可能である）があるので、最も密集したポイント
で発生するｏｖｅｒｓ（サブブロックに接続しない垂直
ワイヤ）の数を最小にすることが重要である。データパ
スは３つの主要なサブセクションに論理的にスプリット
され、こうしてデータパスレイアウトが実行される。各
サブセクションにおいて、現に４つの並列するデータフ
ローがあり（それは様々なポイントで組み合わされ）、
従って、各サブセクション内でデータ・フロー（そし
て、全てのエレメントの位置）を組織する多くの方法が
ある。各サブセクション内のブロックのオーダリング、
及び論理バスの物理的バスピッチへの割当は、正確に接
続されるであろうレイアウトを達成することを可能にす
るために、レイアウトが始まる前に注意深く算出され
た。
【１６６１】Ｂ．９．１２ 「照合」ＩＤＣＴの照合は
アルゴリズムのトップレベルの照合から最終レイアウト
チェックまで、多くのレベルにおいて為された。
【１６６２】変換構造に関する初期作業はＣにおいて行
われ、完全精度及びビット正確整数モデルが開発され
た。Ｈ．２６１精度規格に対する適合性を立証し、変換
構造内の計算のダイナミックレンジを測定するため、ビ
ット正確モデルに関して様々なテストが実施された。
【１６６３】多くの場合Ｍを書くことによって、デザイ
ンはサブブロックの動作説明（例えば、データパス及び
ＲＡＭの制御）を前進させた。該かる説明は、そのブロ
ックの概略的説明のデザインに移動する前に、Ｌｓｉｍ
においてシミュレートされた。ある場合（例えば、ＲＡ
Ｍ、クロック発生器）には、動作説明はトップレベルの
シミュレーションのためにも使用された。
【１６６４】ロジックシミュレーションを遂行するため
の戦略は、そのレベルで適切にシミュレートするであろ
う全てのもののために概略図をシミュレートすることで
あった。ローレベルのライブラリセル（つまり、ｚｃｅ
ｌｌ及びｋｄｐｌｉｂ）は、この結果がはるかに小さく
素早いシミュレーションであるので、主としてその行動
科学的説明を用いてシミュレートされた。それに加え
て、動作ライブラリセルはある回路の構造問題を強調す
ることができるタイミングチェックという特徴を提供す
る。信頼チェックとして、ライブラリセルのトランジス
タ解説を用いて、あるシミュレーションが実施された。
全てのロジックシミュレーションはゼロディレイ方式で
行われ、従って機能上の性能を照合することが意図され
ていた。リアルタイミングの行動の照合は他の技術を用
いて行われた。
【１６６５】タイミング性能の部分的照合として、（Ｒ
Ｃ Ｔｉｍｉｎｇモードを用いて）Ｌｓｉｍスイッチレ
ベルシミュレーションが行われたが、更に他の潜在的な
トランジスタレベルの問題（例えば、グリッチ高感度回
路）のためのチェックを提供する。
【１６６６】タイミング問題をチェックするための主な
照合技術はＣＰＡツール、ｄａｔｅｃｈｋ用のｐａｔｈ
オプションの使用であった。これはより長い信号パスを
識別する（あるものはすでに知られていた）ために使用
され、ある重大な場合にＣＰＡ分析を照合するためにＨ
ｓｐｉｃｅが使用された。
【１６６７】ＩＤＣＴ行為のバルクは装置を通じてトー
クンのフローにより訓練されているので、ほとんどのＬ
ｓｉｍシミュレーションは標準のソース→ブロック→シ
ンク方法論で行われた。マイクロプロセッサインターフ
ェース（構成、イベント及びテストロジック）を通して
アクサスされる特徴、及びＪＴＡＧ／スキャンを介して
アクセスされるテスト特徴をテストするために、付加的
なシミュレーションも必要である。
【１６６８】編集済みコードシミュレーションは、やは
り標準のソース→ブロック→シンク方法及びＬｓｉｍ照
合において使用された同じトークンストリームの多くを
用いて、全ＩＤＣＴのために当業者によって容易に達成
され得る。
【１６６９】Ｂ．９．１３ 「テスティング及びテスト
サポート」本セクションはテスティング用及び各々のブ
ロックが如何にテストされるかの分析用に提供されるメ
カニズムを扱う。
【１６７０】テストアクセス用に提供される３つのメカ
ニズムは次の通りである：・ＲＡＭコアへのマイクロプ
ロセッサアクセス・スノーパブロックへのマイクロプロ
セッサアクセス・制御及びデータパスロジックへのスキ
ャンパスアクセスＩＤＣＴには２つの「スノーパ」ブロ
ックと１つの「スーパースノーパ」ブロックがある。図
１４９はスノーパブロックの位置と他のマイクロプロセ
ッサのテストアクセスを示している。
【１６７１】これらと２つのＲＡＭブロックを用いて、
トークンフローに関するそれらの行動をテストする目的
で、各々の主要ブロックを隔離することが可能である。
マイクロプロセッサアクセスを用いて、如何なるブロッ
クに対するトークン入力をも制御し、隔離されているそ
のブロックのトークンポート出力を観察することが可能
である。更に、各ブロックの制御セクションにおける
（ほとんど）全てのフリップフロップとラッチを通過
し、またｏｎｅｄ変換データパスパイプラインの場合に
データパスラッチの一部を通過する２つの別々のスキャ
ンパスがある。２つのスキャンパスはａとｂと表示さ
れ、前者はｄｅｃｈｅｃｋブロックからｉｐｆｍｔブロ
ックへと動き、後者は最初のｏｎｅｄブロックからｒａ
ｓブロックへと動く。
【１６７２】スノーパに対するアクセスは通常の方法で
適切なメモリーマップされたロケーションをアクセスす
ることにより可能である。（適当なものとしてｒａｍｔ
ｅｓｔ入力を用いて）ＲＡＭコアの場合にも同じことが
言える。スキャンパスは通常の方法でＪＴＡＧポートを
通してアクセスされる。
【１６７３】様々なテスト問題に関連して各ブロックを
論じる。
【１６７４】Ｂ．９．１３．１ 「Ｄｅｃｈｅｃｋ」こ
のブロックは入力と出力の２線式インターフェース用の
２つのラッチがプロセシングブロックを囲む標準構造
（図１４８を参照）を持つ。通常のように、これらの２
線式ラッチは可能化される時はいつでも単にデータを通
り過ぎ、テストされるロジックの深さを持たないので、
如何なる走査も２線式ラッチに対して行われない。この
ブロックでは、「制御」セクションは全てがスキャンパ
スａの上にあるｚｃｅｌｌの１ステージパイプラインか
ら成る。制御セクション内のロジックは比較的シンプル
であり、ほとんどの複雑なパスはおそらく６ビット増分
器が使用されるデータ拡張カウントの発生においてであ
る。
【１６７５】Ｂ．９．１３．２ 「Ｉｚｚ」このブロッ
クは標準構造の変形であり、２線式インターフェースラ
ッチと制御セクションに加えられるＲＡＭコアブロック
を含む。制御セクションはアドレスシーケンス発生のた
めに使用されるｚｃｅｌｌと小さなＲＯＭで実装され
る。全てのｚｃｅｌｌはスキャンパスａ上にあり、ＲＯ
Ｍアドレスへのアクセス及びｚｃｅｌｌラッチを介した
データがある。更に、ロジック、例えばナンバーの発生
プラス増分または減少する能力のためのロジックがあ
る。それに加えて、リードアドレス発生のために使用さ
れる７ビットのフルアダーがある。ＲＡＭコアはキーホ
ールレジスタを通して、マイクロプロセッサインターフ
ェースを介してアクセス可能である。表２２５、表２２
６を参照。
【１６７６】Ｂ．９．１３．３ 「ｌｐ ｆｍｔ」この
ブロックも標準構造を持っている。制御ロジックはかな
り簡単なｚｃｅｌｌロジック（全てがスキャンパスａ上
にある）で実装されるが、ここでのロジックは非常に浅
くシンプルであるので、データのラッチング及びシフテ
ィング／マックシングは、直接的なアクセスなしにデー
タパスにおいて行われる。
【１６７７】Ｂ．９．１３．４ 「Ｏｎｅｄ」ここで
も、このブロックは標準構造に従い、ランダムロジック
とデータパスセクションに分かれる。ｚｃｅｌｌロジッ
クは比較的明瞭であり、全てのｚｃｅｌｌがスキャンパ
スａ上にある。変換パイプラインデータパス用の制御信
号は、スキャンパス上にあるｚｃｅｌｌラッチで構成さ
れる長いシフトレジスタから引き出される。それに加え
て、幾つかのパイプラインラッチがスキャンパス上にあ
り、これはパイプラインの幾つかのステージ（例えば、
乗算器とアダー）間のロジックがかなり深いものである
ことから行われる。非データトークンはシフトレジスタ
に沿って送られ、データパスとして実装され、これらの
ステージのいずれに対するテストアクセスも存在しな
い。
【１６７８】Ｂ．９．１３．５ 「Ｔｒａｍ’」このブ
ロックはｉｚｚブロックと酷似している。しかしなが
ら、この場合、アドレスシーケンスアドレス発生におい
て使用されるＲＯＭはない。これはアルゴリズム的に実
行される。全てのｚｃｅｌｌ制御ステートはデータパス
ｂ上にある。
【１６７９】Ｂ．９．１３．６ 「Ｒｒａｓ’」このブ
ロックは標準構造に従い、完全にｚｃｅｌｌで実行され
る。最も複雑な論理機能はラウンディングアップ時に使
用される８ビット増分器である。他の全てのロジックは
かなりシンプルである。全てのステートはスキャンパス
ｂ上にある。
【１６８０】Ｂ．９．１３．７ 「他のトップレベルの
ブロック」ＩＤＣＴのトップレベルに現れる他の幾つか
のブロックがある。スノーパはＪＴＡＧ制御ブロックで
あるのと同様、明らかにテストアクセスロジックの一部
でもある。更に、特別なテストアクセスを持たない２つ
のクロック発生器がある（但し、それらは様々なテスト
特徴を支持している）。ブロックｉｄｃｔｓｅｌｓはマ
イクロプロセッサアドレスをデコーディングするための
組合わせｚｃｅｌｌロジックであり、ブロックｉｄｃｔ
ｒｅｇｓはマイクロプロセッサアクセス可能イベント、
及びＩＤＣＴ関連制御ビットを含む。
【１６８１】セクション Ｂ．１０ 「序文」Ｂ．１
０．１ 「時間デコーダの展望」本発明による時間デコ
ーダの内部構造を図１５１に示す。
【１６８２】チップ・ブロック間の全てのデータフロー
（及びブロック内の多くのデータフロー）は２線式イン
ターフェースによって制御され（詳細については技術参
考書及びセクションを参照）、図１５１内の各々の矢印
は２線式インターフェースを表す。入ってくるトークン
ストリームは、外部システムクロックからのデータをフ
ェイズロックループ（ｐｈ０／ｐｈ１）から引き出され
る内部クロックに同期させる入力インターフェースを通
過する。トークンストリームは次にトップフォークを介
して２つのパスにスプリットされる；１つのストリーム
はアドレス発生器に進み、他のストリームは２５６ワー
ドＦＩＦＯに進む。ＦＩＦＯはデータをバッファする一
方、前のＩまたはＰフレームからのデータはＤＲＡＭか
ら引き出され、予測アダー（Ｐ及びＢフレーム）内の空
間デコーダからの入力誤差データに加えられる前に、予
測フィルタにおいてプロセスされる。ＭＰＥＧデコーデ
ィングの間に、出力フレームが正しいオーダーにあるよ
うに、フレーム再配置データがＩ及びＰフレームのため
に引き出されなければならない。再配置されたデータは
リードラダーブロック内のストリームに挿入される。
【１６８３】アドレス発生器はフォワード及びバックワ
ード予測、再配置、リード及びライトバックのために別
々のアドレスを発生させ、ライトバックされるデータは
ライトラダーブロック内のストリームからスプリットさ
れる。最後に、データは出力インターフェースブロック
内の外部クロックに再同期化される。
【１６８４】時間デコーダ内の全ての主要ブロックは内
部マイクロプロセッサインターフェース（ＵＰＩ）バス
に接続される。これはマイクロプロセッサインターフェ
ースブロック内の外部マイクロプロセッサインターフェ
ース（ＭＰＩ）から引き出される。このブロックはそれ
に関連するチップ内の様々なブロックのためにアドレス
デコードを持つ。更に、マイクロプロセッサインターフ
ェースと連合するのはイベントロジックである。
【１６８５】時間デコーダの残りのロジックは基本的に
テスト関連である。第１に、ＩＥＥ１１４９．１（ＪＴ
ＡＧ）インターフェースがＪＴＡＧバウンダリスキャン
特徴に対すると共に、内部スキャンパスに対するインタ
ーフェースを提供する。第２に、テストモードの間に、
マイクロプロセッサインターフェースを介してデータフ
ローに対する侵入的アクセスを可能にする２線式インタ
ーフェースステージが、パイプライン構造内の戦略ポイ
ントに含まれる。
【１６８６】セクション Ｂ．１１ 「クロッキング、
テスト及び関連問題」Ｂ．１１．１ 「クロック様式」
チップ内の個々の機能的ブロックを考慮する前に、チッ
プ内のクロック様式及びそれらの関係を認識することが
有益であろう。
【１６８７】通常のオペレーションの間に、チップのほ
とんどのブロックはフェイズロックループ（ＰＬＬ）か
らの信号ｐｌｌｓｙｓｃｌｋに同期して動く。これに対
する例外はＤＲＡＭインターフェースであり、そのタイ
ミングはｉｆｔｉｍｅサブブロックに同期する必要によ
って支配され、このサブブロックはＤＲＡＭ制御信号
（ｎｏｔｗｅ、ｎｏｔｏｅ、ｎｏｔｃａｓ、ｎｏｔｒａ
ｓ）を発生させる。このブロックのコアは２フェイズ・
ノンオーバーラッピングクロックｃｌｋ０とｃｌｋ１に
よりクロックされ、それらはＰＬＬ ｃｋｉ０、ｃｋｉ
１及びｃｌｋｇ０、ｃｋｇ１から別個に供給されるクア
ドラチュア２フェイズクロックから引き出される。
【１６８８】ｃｌｋ０、ｃｌｋ１ ＤＲＡＭインターフ
ェースクロックが残りのチップ内のクロックに同期する
ので、ＤＲＡＭインターフェースと残りのチップ間のイ
ンターフェースにおいて、（実際上可能な限り）準安定
行為の可能性を除去するための対応策が取られた。同期
化は２つの領域で発生する：アドレス発生器の出力イン
ターフェースにおいて（ａｄｄｒｇｅｎ／ｐｒｅｄｒｅ
ａｄ／ｐｓｇｓｙｎｃ、ａｄｄｒｇｅｎ／ｉｐ ｗｒｔ
２／ｓｙｎｃ１８及びａｄｄｒｇｅｎ／ｉｐｒｄ２／ｓ
ｙｎｃ１８）、及びＤＲＡＭインターフェース内のスイ
ング・バッファーＲＡＭの「スインギング」を制御する
ブロックにおいてである（ＤＲＡＭインターフェースに
関するセクション参照）。各々の場合に、同期化プロセ
スは３つの直列準安定ハードフリップフロップによって
達成される。注意すべきことは、これはｃｌｋ０／ｃｌ
ｋ１がアドレス発生器の出力ステージにおいて使用され
ることを意味することである。
【１６８９】これらの完全に同期したクロック様式に加
えて、ｐｌｌｓｙｓｃｌｋから２フェイズ・ノンオーバ
ーラッピングクロック（ｐｈ０、ｐｈ１）を発生させる
多くの別個のクロック発生器がある。アドレス発生器、
予測フィルタ及びＤＲＡＭインターフェースは各々自身
のクロック発生器を持っており；残りのチップはコモン
クロック発生器から離れて動かされる。こうした理由に
は２つの部分がある。第１に、個々のクロック発生器に
かかる容量性負荷を減少させ、より小さなクロックドラ
イバと減少したクロックルーティング幅を可能にする。
第２に、各々のスキャンパスはクロック発生器によって
制御され、従って、クロック発生器の数の増加により短
いスキャンパスを使用できるようになる。
【１６９０】これらのクロック様式バウンダリを横切っ
て動かされる信号を再同期化することが必要である。な
ぜなら、異なるクロック発生器から引き出されるノンオ
ーバーラッピングクロック間の重要でないスキューがイ
ンターフェースにおいてアンダーラップが発生したこと
を意味するであろうからである。各「スノーパ」ブロッ
ク（セクション Ｂ．１１．４を参照）に内蔵された回
路が、こうしたことが発生しないことを保証し、スノー
パブロックは、トークンデコードブロックにおいて再同
期化が行われるアドレス発生器の前を除いて、全てのク
ロック様式間の境界に置かれた。
【１６９１】Ｂ．１１．２ 「クロックの制御」各標準
クロック発生器は通常のモード及びスキャンテストモー
ドで、オペレーションができるようにする多くの異なる
クロックを発生させる。スキャンテストモードでのクロ
ックの制御は他のセクションで詳細に説明するが、注目
すべきことは、クロック発生器（ｔｐｈ０、ｔｐｈ１、
ｔｃｋｍ、ｔｃｋｓ）により発せられるクロックの幾つ
かは、通常概略図の原始記号に加えられない。これはこ
れらのクロックを正確に接続するポストプロセッサによ
り、スキャンパスが自動的に作られるからである。機能
的な観点から見ると、ポストプロセッサが概略図に示さ
れたものとは異なるクロックを接続したという事実は無
視することができる；行為は同じである。
【１６９２】通常のオペレーション中に、マスタークロ
ックは多くの異なる方法で引き出すことができる。表２
２９はピンｐｌｌｓｅｌｅｃｔ及びオーバーライドのス
テートにより様々なモードを選択できる様子を示してい
る。
【１６９３】
【表２２９】 Ｂ．１１．３ 「２線式インターフェース」２線式イン
ターフェースの全体的な機能性については技術参考書に
おいて詳細に説明する。しかしながら、２線式インター
フェースは時間デコーダ内の全てのブロック間の通信の
ために使用され、ほとんどのブロックは多くのパイプラ
インステージで構成され、その全ては２線式インターフ
ェースステージである。従って、多くの概略図を解釈で
きるためには、２線式インターフェースの内部実装を理
解することが重要である。一般的に、これらの内部パイ
プラインステージは図１５２に示すように構成される。
【１６９４】図１５２はラッチ−ロジック−ラッチ表示
を示しており、これが通常使用される配置である。しか
しながら、多くのステージが一緒に置かれる時、「ステ
ージ」をラッチ−ラッチ−ロジック（多くの技術者にと
って良く知られているモード）と考えることも有効であ
る。ラッチ−ロジック−ラッチ配置の使用は全てのブロ
ック間通信が、ブロックを送る際にも受け取る際にも、
ロジックを間に挟まずに、ラッチ対ラッチであるように
できる。
【１６９５】再び図１５２において、ロジックブロック
を取り除き、データと有効信号を直接ラッチ間に接続し
ｏｕｔ ｖａｌｉｄとｏｕｔ ａｃｃｅｐｔがゲートさ
れるのと同様に、入力上のＮＯＲゲートに直接ラッチさ
れたｉｎｖａｌｉｄをｉｎａｃｃｅｐｔラッチに接続す
ることにより、簡単な２線式インターフェースＦＩＦＯ
ステージが構築できる。データと有効信号は次に対応す
るアクセプト信号が高い時に伝搬する。図示した方法で
ｉｎ ｖａｌｉｄをｏｕｔａｃｃｅｐｔｏｒｅｇで論理
和をとることにより、データはｏｕｔ ａｃｃｅｐｔ
ｒｅｇが低くても、ｉｎ ｖａｌｉｄが低い場合にアク
セプトされる。この方法で、ストール（低い信号をアク
セプトする）が発生する時はいつでも、ｇａｐｓ（有効
なビットが低いデータ）がパイプラインから取り除かれ
る。
【１６９６】図１５２に示すように、ロジックブロック
を挿入し、ｉｎａｃｃｅｐｔとｏｕｔ ｖａｌｉｄはデ
ータもしくはブロックのステートに従属できる。図示し
た配置では、ブロック内のあらゆるステートが、ｐｈ１
によって可能化されるマスターと、ｐｈ０によって可能
化されるスレーブを備えた、マスター・スレーブ装置内
に保持されることが標準である。
【１６９７】Ｂ．１１．４ 「スノーパブロック」スノ
ーパブロックは半導体チップ内の様々なポイントにおい
てマイクロプロセッサインターフェースを介してデータ
ストリームへのアクセスを可能にする。スノーパブロッ
クには２つのタイプがある。普通のスノーパはクロック
が直接制御され得るテストモードにおいてのみアクセス
可能である。「スーパースノーパ」は、クロックが動い
ている間もアクセス可能であり、マイクロプロセッサバ
スからの非同期データを内部チップクロックに同期化さ
せる回路を包含している。表２３０は時間デコーダ内の
全てのスノーパのロケーションとタイプを記載してい
る。
【１６９８】
【表２３０】 両スノーパの使用に関する詳細はテストセクションに記
載する。ＪＴＡＧインターフェースのオペレーションの
詳細はＪＴＡＧ文書に記載する。
【１６９９】セクション Ｂ．１２ 「機能ブロック」
Ｂ．１２．１ 「トップフォーク」本発明によれば、ト
ップフォークは２つの異なる機能を果たす。第１に、デ
ータストリームを２つの異なるストリームに分岐する：
１つはアドレス発生器に、他の１つをＦＩＦＯに、第２
に、チップを配置できるように、チップのスターティン
グ手段及びストッピング手段を提供する。
【１７００】構成要素のフォーク部分の局面は非常に簡
単である。同じデータがアドレス発生器とＦＩＦＯに表
示され、アクセプトが前のステージに送り返される前に
両ブロックによってアクセプトされていなければならな
い。このように、フォークの２つのブランチのｖａｌｉ
ｄｓが他のブランチからのアクセプトに従属する。チッ
プが停止状態にある場合、両ブランチに対するｖａｌｉ
ｄｓは低く保たれる。配置ビットがｈｉｇｈに設定され
るまで、半導体チップは、ｉｎ ａｃｃｅｐｔがｌｏｗ
に保たれた状態で、パワーアップする（ｐｏｗｅｒｕ
ｐ，電力増加）。これはユーザーがチップを配置してし
まうまで如何なるデータもアクセプトされないことを保
証する。ユーザーが他の時にチップを配置する必要があ
る場合、ユーザーは配置ビットを設定し、チップが現在
のストリームを完了してしまうまで待たなければならな
い。ストッピングプロセスは次の通りである：１）配置
ビットが設定されていれば、トップフォークによってフ
ラッシュトークンが検出された後、如何なるデータもア
クセプトされない。
【１７０１】２）フラッシュトークンがリードラダーに
到達する時には、チップはストリームのプロセシングを
完了しているであろう。これは信号ｓｅｑｄｏｎｅを高
くさせる。
【１７０２】３）ｓｅｑ ｄｏｎｅが高くなると、マイ
クロプロセッサが読むことができるイベントビットを設
定する。イベント信号はイベントブロックによってマス
クされ得る。
【１７０３】Ｂ．１２．２ 「アドレス発生器」本発明
では、アドレス発生器（ａｄｄｒｇｅｎ）はフレーム内
のブロック数をカウントし、ＤＲＡＭデータ伝送用の正
しいアドレスシーケンスを発生させる責任がある。アド
レス発生器の入力は（トップフォークを介しての）トー
クン入力ポートからのトークンストリームであり、ＤＲ
ＡＭインターフェースに対するその出力は、リクエスト
／アクノレッジプロトコールにより制御されるアドレス
及び他の情報から成る。
【１７０４】アドレス発生器の基本的なセクションは以
下の通りである：・トークンデコード・ブロックカウン
ティング及びＤＲＡＭブロックアドレスの発生・モーシ
ョンベクトルデータのアドレスオフセットへの変換・予
測伝送用のリクエスト及びアドレス発生器・再配置リー
ドアドレス発生器・ライトアドレス発生器 Ｂ．１２．２．１ 「トークンデコード（ｔｏｋｄｅ
ｃ）」トークンデコーダにおいて、コーディングスタン
ダードに連合するトークン、フレーム、ブロック情報、
及びモーションベクトルがデコードされる。ストリーム
から抽出される情報は一連のレジスタに記憶され、それ
はｕｐｉを介してアクセスされ得る。データトークンヘ
ッダの検出は次のブロックに合図され、ブロックカウン
ティング及びアドレス発生を可能化する。ＪＰＥＧを動
かしている時は何も起こらない。
【１７０５】デコードされるトークンリスト・コーディ
ングスタンダード・データ・ＤＥＦＩＮＥ ＭＡＸ Ｓ
ＡＭＰＬＩＮＧ・ＤＥＦＩＮＥ ＳＡＭＰＬＩＮＧ・Ｈ
ＯＲＩＺＯＮＴＡＬ ＭＢＳ・ＭＶＤ ＢＡＣＫＷＡＲ
ＤＳ・ＭＶＤ ＦＯＲＷＡＲＤＳ・ピクチャスタート・
ピクチャタイプ・予測モード このブロックは更にリクエスト発生器からの情報を組み
合わせて、フレームポインタのトグリングを制御し、入
力ストリームをストール（失速）させる。新しいフレー
ムが（ピクチャスタートトークンの形態で）入力に現れ
ると、ストリームはストールされるが、前のフレームに
関連するライトバックもしくは再配置リードは不完全で
ある。
【１７０６】Ｂ．１２．２．２ 「マクロブロックカウ
ンタ（ｍｂｌｋｃｎｔｒ）」本発明のマクロブロックカ
ウンタはフレーム内のマクロブロックの水平位置及び垂
直位置を指す４つの基本的カウンタから成る。時間の始
まりにおいて、また各ピクチャスタートに際して、全て
のカウンタは０に設定される。データトークンヘッダが
到着すると、カウンタは増分し、トークンヘッダ及びフ
レーム構造内の色成分ナンバーに従ってリセットされ
る。このフレーム構造はトークンデコーダ内のサンプリ
ングレジスタによって説明される。
【１７０７】所定の色成分のために、カウンティングは
次のように進行する。水平ブロックカウントはマクロブ
ロックの幅に達するまで、同じ成分の新しいデータトー
クンの各々に増分され、その後リセットする。垂直ブロ
ックカウントはマクロブロックの高さに達するまで、こ
のリセットによって増分され、その後リセットする。こ
れが発生すると、次の色成分を待つ。従って、このシー
ケンスはマクロブロック − おそらく各成分によって
異なるでろう、マクロブロックの水平と垂直のサイズに
おける成分の各々に対して繰り返される。ある成分に対
して、期待されるより少ないブロックが受け取られた場
合でも、カウントは誤差なしに次の成分へと進むであろ
う。
【１７０８】データトークンの色成分が期待されたバリ
ューより少ない場合、水平マクロブロックカウントが増
分される。（所定の色成分に対して期待された以上のブ
ロック数が現れた時にも、カウンタはより高い成分イン
デックスを期待しているので、こうしたことが発生する
であろう。）この水平カウントはカウントがマクロブロ
ック内のピクチャ幅に達する時にリセットされる。この
リセットは垂直マクロブロックカウントを増分させる。
【１７０９】更に、Ｈ．２６１ ＣＩＦフォーマット内
のマクロブロックをカウントする能力がある。この場
合、マクロブロックとブロック・グループと呼ばれるピ
クチャとの間の特別レベルの階層がある。これは１１マ
クロブロック幅と３マクロブロックの深さであり、ピク
チャは常に２グループ幅である。トークンデコーダはピ
クチャタイプトークンからＣＩＦビットを引出し、これ
をマクロブロックカウンタに送り、ブロック・グループ
をカウントするよう指示する。成分毎にブロック数が少
ないか、もしくは多すぎる場合、上記のような反応が引
き起こされるであろう。
【１７１０】Ｂ．１２．２．３ 「ブロック計算（ｂｌ
ｋｃａｌｃ）」ブロック計算はマクロブロック及びマク
ロブロック内ブロックの座標をピクチャ内のブロックの
位置用座標に変換する、つまり階層レベルを崩壊する。
もちろん、これは異なる色成分のサンプリング率を考慮
しなければならない（ｋｎｏｃｋｏｕｔ）。 Ｂ．１２．２．４ 「ベースブロックアドレス（ｂｓｂ
ｌｋａｄｒ）」ｂｌｋｃａｌｃからの情報は色成分オフ
セットと共に、線形ＤＲＡＭアドレス空間内のブロック
アドレスを計算するために使用される。本質的に、所定
の色成分のために、線形ブロックアドレスは垂直ブロッ
ク数ｘピクチャ幅＋水平ブロック数である。これはベー
スブロックアドレスを形成するために色成分オフセット
に加算される。
【１７１１】Ｂ．１２．２．５ 「ベクトルオフセット
（ｖｅｃ ｐｉｐｅ）」トークンデコーダによって表示
されるモーションベクトル情報は、水平及び垂直のピク
セルオフセット座標の形態である。つまり、フォワード
及びバックワードベクトルの各々のために、それが予測
されているブロックに形成されるブロックから半ピクセ
ルの転置を与える（ｘ、ｙ）がある。これらの座標は正
または負であってよいことに注意。それらはまず各色成
分のサンプリングに従って概算され、ブロック及び新し
いピクセルオフセット座標を形成するために使用され
る。図１５４において、陰部分が形成されつつあるブロ
ックを表す。点線の輪郭はそこからそれが来ることが予
測されているブロックである。大きな矢印はブロックオ
フセット−予測ブロックのオリジンを含むＤＲＡＭブロ
ックへの水平及び垂直のベクトル、この場合（１、４）
を示す。小さな矢印は新しいピクセルオフセット−その
ＤＲＡＭブロック内の予測ブロックオリジンの位置を示
す。ＤＲＡＭブロックが８×８バイトであるので、ピク
セルオフセットは（７、２）であるように見える。
【１７１２】乗算器アレイｖｍａｒｒｌａは次にブロッ
クベクトルオフセットを線形ベクトルオフセットに変換
する。ピクセル情報は（ｘ、ｙ）座標（ｐｉｘ ｉｎｆ
ｏ）として予測リクエスト発生器に送られる。
【１７１３】Ｂ．１２．２．６ 「予測リクエスト」フ
レームポインタ、ベースブロックアドレス、及びベクト
ルオフセットは加算されて、ＤＲＡＭ（Ｉｎｂｌｋａｄ
３）から引き出されるアドレスを形成する。ピクセルオ
フセットが０であれば、１つのリクエストだけが発せら
れる。ｘ、またはｙ次元のいずれかにおいてオフセット
があれば、２つのリクエスト−オリジナルブロックアド
レス、及びすぐ右かあるいは真下のもののいずれか−が
発せられる。ｘ及びｙの両方にオフセットがあれば、４
つのリクエストが発せられる。チップクロック様式とＤ
ＲＡＭインターフェースクロック様式間の同期は第１の
加算（Ｉｎｂｌｋａｄ３）と、適当なリクエストを発す
るステートマシーンとの間で起きる。このように、ステ
ートマシーン（ｐｓｇｓｔａｔｅ）はＤＲＡＭインター
フェースクロックによってクロックされ、その走査され
たエレメントはＤＲＡＭインターフェーススキャンチェ
インの一部を形成する。
【１７１４】Ｂ．１２．２．７ 「再配置リードリクエ
スト及びライトリクエスト」ここではピクセルオフセッ
トが含まれないので、各アドレスは関連フレームポイン
タにベースブロックアドレスを加算することにより形成
される。再配置リードは予測及びデータが他のフレーム
記憶装置に書き戻されるので、同じフレーム記憶装置を
使用する。各ブロックはリード及びライトデータの伝送
が対応するアドレスにおける予測伝送を遅らせる傾向が
あるので、アドレスを記憶するため短ＦＩＦＯを具備す
る。（これはリード／ライトデータが予測データよりチ
ップデータフローに沿ったストリームと相互作用するか
らである。）更に、各ブロックはチップクロックとＤＲ
ＡＭインターフェースクロック間の同期化を含む。
【１７１５】Ｂ．１２．２．８ 「オフセット」ＤＲＡ
Ｍは２つのフレーム記憶装置として配置され、各々が３
つの色成分を含む。フレーム記憶装置ポインタ及び各フ
レーム内の色成分オフセットがｕｐｉを介してプログラ
ムされなければならない。
【１７１６】Ｂ．１２．２．９ 「スノーパ」本発明で
は、スノーパは次のように配置される：・ｂｌｋｃａｌ
ｃとｂｓｂｌｋａｄｒの間−このインターフェースは水
平と垂直のブロック座標、適切な色成分オフセット、及
び（その成分用の）ブロック内のピクチャ幅から成る。
【１７１７】・ｂｓｂｌｋａｄｒの後−ベースブロック
アドレス。
【１７１８】・ｖｅｃ ｐｉｐｅの後−線形ブロックオ
フセット、予測モード、色成分及びＨ．２６１オペレー
ションに関する情報と共に、ブロック内のピクセルオフ
セット。
【１７１９】・Ｉｎｂｌｋａｄ３の後−「予測リクエス
ト」の項で説明したように、物理的ブロックアドレスス
ーパースノーパは、外部ＤＲＡＭのテスト中に使用する
ため、再配置リード及びライトリクエスト発生器の中に
置かれる。詳細についてはＤＲＡＭインターフェースセ
クションを参照。
【１７２０】Ｂ．１２．２．１０ 「走査」ａｄｄｒｇ
ｅｎブロックはそれ自体のスキャンチェインを持ってお
り、そのクロッキングはブロック自体のクロック発生器
（ａｄｃｌｋｇｅｎ）により制御される。ブロックの後
端にあるリクエスト発生器はＤＲＡＭインターフェース
クロック様式の範囲内にあることに注意。
【１７２１】Ｂ．１２．３ 「予測フィルタ」本発明に
よる予測フィルタの全体的な構造は図１５５に示す。フ
ォワード及びバックワードフィルタは同じものであり、
ＭＰＥＧフォワード／バックワード予測ブロックをフィ
ルタリングする。Ｈ．２６１モードではフォワードフィ
ルタだけが使用される（バックワードフィルタのｈ２６
１ ｏｎ入力はＨ．２６１ストリームがバックワード予
測を含まないので、永久的に低くあるべきである）。全
体的な予測フィルタブロックは２線式インターフェース
ステージのパイプラインで構成される。
【１７２２】Ｂ．１２．３．１ 「予測フィルタ」各予
測フィルタは他の予測フィルタとは完全に独立して作用
し、有効データがその入力に現れるとすぐにデータを処
理する。図１５６から明らかなように、予測フィルタは
４つの別個のブロックから成り、その内の２つは同じも
のである。これらのブロックのオペレーションについて
はＭＰＥＧ及びＨ．２６１のオペレーションのために独
立して説明する方がよいであろう。Ｈ．２６１は最も複
雑であるので、最初に説明する。
【１７２３】Ｂ．１２．３．１．１ 「Ｈ．２６１オペ
レーション」使用される１次元フィルタ式は以下の通り
である： Ｆi ＝（ｘi+1＋２ｘi＋ｘi-1）／４ （ｉ≦ｉ≦６） Ｆi ＝ ｘi （その他のｉ） これはｘ予測フィルタにより８×８ブロックの各ローに
適用され、ｙ予測フィルタにより各カラムに適用され
る。これが達成されるメカニズムは図１５７に図示する
が、それは基本的にｐｆｌｔｌｄｄ概略図を表す。フィ
ルタは３つの２線式インターフェースパイプラインステ
ージから成る。ローの最初と最後のピクセルのために、
レジスタＡとＣがリセットされ、データはレジスタＢ、
Ｄ、Ｆを無変更のまま通過する（ＢとＤの内容は０に加
えられる）。Ｂ×２ｍｕｘの制御はレジスタｂの出力が
１だけ左にシフトされるようにセットされる。このシフ
ティングはどのイベントにおいても常にシフトされる１
つの場所に加えられるものである。こうして、全ての値
に４が（後にこれ以上が）掛けられる。他の全てのピク
セルのために、ｘi+1がレジスタＣにロードされ、ｘiが
レジスタＢに、そしてｘi-1がレジスタＡにロードされ
る。図１５７から解るように、その後Ｈ．２６１フィル
タ式が実行される。垂直フィルタリングが３つの水平グ
ループにおいて遂行されるので（下記のディメンション
バッファに関するノートを参照）、ローにおける最初と
最後のピクセルを別個に処理する必要がない。ロー内の
ピクセルの制御及びカウンティングは各１次元フィルタ
に関連する制御ロジックによって遂行される。その結果
が４で割られていないことに注意すべきである。演算上
の精度が失われないように、水平及び垂直のフィルタリ
ングが行われた後、予測フィルタアダー（セクション
Ｂ．１２．４．２）の入力において、１６で割る（４だ
け右にシフトする）作業が行われる。レジスタＤＡ、Ｄ
Ｄ、ＤＦが制御情報をパイプラインに送る。これはｈ２
６１ ｏｎとｌａｓｔ ｂｙｔｅを含む。
【１７２４】予測フィルタ内に見つけられる他のブロッ
クの内、フォーマッティングの機能は単にデータが正し
いオーダーでｘ−フィルタに表示されることを確実にす
ることである。上記から解るように、これには単に３ス
テージのシフトレジスタが必要であり、第１のステージ
はレジスタＣの入力に接続され、第２のステージはレジ
スタＢに、第３のステージはレジスタＡに接続される。
【１７２５】ｘフィルタとｙフィルタの間で、ディメン
ションバッファがデータをバッファリングし、３つの垂
直ピクセルのグループがｙ−フィルタに表示されるよう
にする。これら３つのグループはまだ水平に処理される
が、予測フィルタ内では如何なる転置も発生しない。図
１５８に関連して、ピクセルがディメンションバッファ
から出力されるシーケンスを表２３１、表２３２に示
す。
【１７２６】
【表２３１】
【１７２７】
【表２３２】 Ｂ．１２．３．１．２ 「ＭＰＥＧオペレーション」Ｍ
ＰＥＧオペレーションの間に、予測フィルタは簡単な半
ピクセル補間を行う： Ｆi ＝（ｘi＋ｘi+1）／２ （０≦ｉ≦８，半ピクセル） Ｆi ＝ ｘi （０≦ｉ≦７，整数ピクセル） ｈ２６１ ｏｎ入力が低くなければ、これはディフォル
トフィルタオペレーションである。１次元フィルタへの
信号ｄｉｍが低ければ、整数ピクセル補間が実行される
であろう。従って、ｈ２６１ ｏｎが低く、ｘｄｉｍ及
びｙｄｉｍが低ければ、全てのピクセルはフィルタリン
グを行わずに直接送られる。１次元フィルタへのｄｉｍ
信号が高い時に、ロー（またはカラム）が８ピクセル幅
（もしくはそれ以上）になることが明らかな必要条件で
ある。これは表２３３において要約されている。
【１７２８】
【表２３３】 図１５７、「１次元予測フィルタ」において、１次元フ
ィルタのオペレーションは、Ｈ．２６１のローにおける
最初と最後のピクセルのためであるのと同様、ＭＰＥＧ
インターピクセルのためである。ＭＰＥＧ半ピクセルオ
ペレーションのために、レジスタＡは永久的にリセット
され、レジスタＣの出力は１だけ左にシフトされる（レ
ジスタＢの出力は常に１だけ左にシフトされる）。こう
して、２個のクロックの後、レジスタＦは（２Ｂ＋２
Ｃ）を含み、それは必要な結果の４倍であるが、これは
ｘフィルタ及びｙフィルタを通過した数が４だけ右にシ
フトされる予測フィルタアダーの入力において処理され
る。
【１７２９】フォーマッティング及びディメンションバ
ッファの機能はＭＰＥＧにおいてもシンプルである。フ
ォーマッティングは２個の有効なピクセルを集め、それ
らを半ピクセル補間のためにｘ−フィルタに送らなけれ
ばならない；ディメンションバッファは１つのローをバ
ッファすることだけが必要である。注目に値すること
は、データがｘ−フィルタを通過した後、フィルタリン
グオペレーションが９−ピクセルローを８−ピクセルロ
ーに変換するので、ローの中に８個のピクセルだけが存
在することである。「失われた」ピクセルはデータスト
リーム内のギャップで置き換えられる。半ピクセル補間
を遂行する時、ｘ−フィルタは各ローの終わりに（各８
個のピクセルの後に）ギャップを挿入し；ｙ−フィルタ
はブロックの終わりに８個のギャップを挿入する。この
ことは、ブロックの終わりで、８個もしくは９個のギャ
ップ・グループがデータトークンヘッダ、及びＦＩＦＯ
から来るストリーム内のデータトークン間の他のトーク
ンと整列することから、重要である。これは９ｘ９のブ
ロックがフィルタリングされる時に発生する、チップを
通じて最悪の場合を最小限に抑える。
【１７３０】Ｂ．１２．３．２ 「予測フィルタアダ
ー」ＭＰＥＧオペレーションの間に、初期のピクチャ、
後期のピクチャ、または両者の平均を用いて予測が形成
される。初期のフレームから形成される予測はフォワー
ド予測と呼ばれ、後期のフレームから形成される予測は
バックワード予測と呼ばれる。予測フィルタアダー（ｐ
ｆａｄｄ）の機能は、どちらのフィルター済み予測値を
使用するか（フォワード、バックワードもしくはその両
方）、そしてフォワードまたはバックワードフィルター
ド予測もしくは両者の平均のいずれを通過するかを決定
することである（正の無限大に向かってラウンドされ
る）。
【１７３１】予測モードはブロック間で、つまりパワー
アップ時に、もしくは現在の予測ブロックの最後のバイ
トを指示するｆｗｄ １ｓｔ ｂｙｔｅ及び／もしくは
ｂｗｄ １ｓｔ ｂｙｔｅ信号が活性になった後、変更
できるだけである。現在のブロックがフォワード予測で
あれば、ｆｗｄ １ｓｔ ｂｙｔｅだけが調べられる。
もしそれがバックワード予測であれば、ｂｗｄ １ｓｔ
ｂｙｔｅだけが調べられる。もしそれが二方向性の予
測であれば、ｆｗｄ １ｓｔｂｙｔｅ及びｂｗｄ １ｓ
ｔ ｂｙｔｅが調べられる。
【１７３２】信号ｆｗｄ ｏｎ及びｂｗｄ ｏｎはどの
予測値を使用するかを決定する。随時、これらの信号の
両方が活性であっても、もしくは両方共活性でなくとも
よい。スタートアップ時に、あるいは、ブロックの入力
に有効なデータが存在しない時にギャップがあれば、ブ
ロックはどちらの信号も活性でない時にステートに入
る。
【１７３３】次のブロックのための予測モードを決定す
るのに２つの基準が使用される：フォワードブロックも
しくはバックワードブロックのいずれが二方向性の予測
ペアの一部であるかを指示する信号ｆｗｄ ｉｍａ ｔ
ｗｉｎとｂｗｄ ｉｍａ ｔｗｉｎ、及びバスｆｗｄ
ｐ ｎｕｍ［１：０］及びｂｗｄｐ ｎｕｍ［１：０］
である。これらのバスは各々の新しい予測ブロックもし
くは予測ブロックペアのために、１だけ増分する数字を
含む。これらのブロックが必要であるのは、例えば、２
つのフォワード予測ブロックとそれに続く二方向性の予
測ブロックがある場合、第２のフォワード予測ブロック
の前に予測フィルタアダーの入力に到達するように、Ｄ
ＲＡＭインターフェースは充分以前に二方向性予測のバ
ックワードブロックを引き出すことができるからであ
る。同様に、他のシーケンスのバックワード及びフォワ
ード予測も予測フィルタアダーの入力においてシーケン
スから出ることができる。このように、次の予測モード
は次のように決定される：１）有効フォワードデータが
存在し、ｆｗｄ ｉｍａ ｔｗｉｎが高ければ、ブロッ
クは有効バックワードデータがｂｗｄ ｉｍａ ｔｗｉ
ｎセットと共に到着するまでストールし、それから各予
測バリューペアを平均化するブロックを通過する。
【１７３４】２）有効バックワードデータが存在し、ｂ
ｗｄ ｉｍａ ｔｗｉｎが高ければ、ブロックは有効フ
ォワードデータがｆｗｄ ｉｍａ ｔｗｉｎセットと共
に到着するまでストールし、それから上述のように進
む。フォワード及びバックワードデータが共に有効であ
れば、ストールは行われない。
【１７３５】３）有効フォワードデータは存在するが、
ｆｗｄ ｉｍａｔｗｉｎが設定されなければ、ｆｗｄ
ｐ ｎｕｍが調べられる。これが（ｐｒｅｄ ｎｕｍに
記憶されている）前の予測＋１からの数字と等しけれ
ば、予測モードがフォワードに設定される。
【１７３６】３）有効バックワードデータは存在する
が、ｂｗｄ ｉｍａｔｗｉｎが設定されなければ、ｂｗ
ｄ ｐ ｎｕｍが調べられる。これが（ｐｒｅｄｎｕｍ
に記憶されている）前の予測＋１からの数字と等しけれ
ば、予測モードがバックワードに設定される。
【１７３７】パイプライン内の１ステージ後方からのｅ
ａｒｌｙ ｖａｌｉｄ信号が使用され、新しいブロック
からの最初のデータが到着する前に予測フィルタアダー
モードを設定することができることに注意。これはパイ
プラインに如何なるストールも導入されないことを保証
する。
【１７３８】ｉｍａ ｔｗｉｎ及びｐｒｅｄ ｎｕｍ信
号はフィルタリングされたデータと共に、フォワード及
びバックワード予測フィルタパイプラインに沿って送ら
れない。これは以下の理由からである：１）これらの信
号は、ｆｗｄ １ｓｔ ｂｙｔｅ及び／もしくはｂｗｄ
１ｓｔ ｂｙｔｅが有効である時にのみ調べられる。
それにより、各予測フィルタにおいて約２５の３ビット
パイプラインステージを節約できる。
【１７３９】２）ブロック中を通じて信号は有効なまま
であるので、ｆｗｄ １ｓｔ ｂｙｔｅ及び／もしくは
ｂｗｄ １ｓｔ ｂｙｔｅが予測フィルタアダーに到着
する時に、有効である。
【１７４０】３）信号は、いずれにしてもデータが到着
する１クロック前に調べられる。
【１７４１】Ｂ．１２．４ 「予測アダー及びＦＩＦ
Ｏ」予測アダー（パダー）は予測フィルタからのデータ
を誤差データに加算することにより、予測済みフレーム
を形成する。アドレス発生器、ＤＲＡＭインターフェー
ス及び予測フィルタを通る入力からのディレイを補償す
るため、誤差データはパダーに達する前に２５６ワード
ＦＩＦＯ（ｓｆｉｆｏ）を通過する。
【１７４２】コーディングスタンダードトークン、予測
モードトークン、及びデータトークンは、いつ予測ブロ
ックが形成されるかを決定するためにデコードされる。
８ビットの予測データはデータトークン内の９ビットの
２の補数誤差データに加算される。その結果は０〜２５
５の範囲に制限され、次のブロックに進む。このデータ
制限はＪＰＥＧを含む全てのイントラコード化データに
も適用されることに注意。
【１７４３】本発明の予測アダーは更に、ＦＩＦＯ及び
予測フィルタから到着するデータにおける不整合を検出
するためのメカニズムを含む。理論上は、フィルタから
のデータ量は、予測を含むＦＩＦＯからのデータトーク
ン数に正確に対応していなければならない。重大な機能
不全の場合、パダーがリカバリを試みる。
【１７４４】ＦＩＦＯ及びフィルタからのデータブロッ
クの終わりがｉｎｅｘｔｎ及びｆ１ ｌａｓｔ入力によ
って、各々マークされる。フィルタデータの終わりがデ
ータトークンの終了前に検出された場合、残りのトーク
ンは変更されずに出力を続ける。他方、フィルタブロッ
クがデータトークンより長い場合、全ての過剰フィルタ
データがアクセプトされ、捨てられるまで入力はストー
ルされる。
【１７４５】トークン入力ポートからのデータを直接こ
れらのブロックに送り、またトークン出力ポートにこれ
らの出力を直接送るようにチップが構成されるので、Ｆ
ＩＦＯもしくは予測アダーのいずれにもスノーパはな
い。
【１７４６】Ｂ．１２．５ 「ライト及びリードラダ
ー」Ｂ．１２．５．１ 「ライトラダー（ｗｒｕｄｄｅ
ｒ）」ライトラダーは予測アダーから来る全てのトーク
ンをリードラダーに送る。更に、それはＭＰＥＧのＩま
たはＰピクチャ内の全てのデータブロック、及びＨ．２
６１とＤＲＡＭインターフェース内の全てのデータブロ
ックを送るので、アドレス発生器の制御下に外部フレー
ム記憶装置にそれらをライトバックすることができる。
ライトバックデータはＤＲＡＭインターフェースに行く
途中のスノーパを通過するが、全ての基本的な機能性は
１つの２線式インターフェースステージ内に包含され
る。
【１７４７】ライトラダーは以下のトークンをデコード
する：
【１７４８】
【表２３４】 データトークンヘッダが検出された後、全てのデータバ
イトがＤＲＡＭインターフェースに出力される。データ
トークンの終わりは低くなるｉｎ ｅｘｔｎによって検
出され、これはフラッシュ信号をＤＲＡＭインターフェ
ーススイングバッファに送るようにする。通常のオペレ
ーションでは、これはスイングバッファがとにかくスイ
ングするであろうポイントと整列するであろうが、デー
タトークンが６４バイトのデータを含んでいなければ、
これはリカバリメカニズムを提供する（但し、次の２〜
３の出力ピクチャが不正確であるかもしれない）。
【１７４９】Ｂ．１２．５．２ 「リードラダー（ｒｒ
ｕｄｄｅｒ）」本発明のリードラダーは次の３つの機能
を持ち、主要な２つの機能はＭＰＥＧにおけるピクチャ
シーケンス再配置に関するものである：１）外部フレー
ム記憶装置からリードバックされたデータを正しい位置
でトークンストリームに挿入すること。
【１７５０】２）Ｉピクチャ及びＰピクチャ内のピクチ
ャヘッダ情報を再配置すること。
【１７５１】３）フラッシュトークンを検出することに
より、トークンストリームの終わりを検出すること（セ
クション Ｂ．１２．１「トップフォーク」を参照）。
【１７５２】リードラダーの構造は図１５９に図示され
ている。全体のブロックは標準２線式インターフェース
技術から作られる。入力インターフェースラッチ内のト
ークンはデコードされ、これらのデコードはブロックオ
ペレーションを決定する：
【１７５３】
【表２３５】 再配置機能はマイクロプロセッサインターフェースを介
して始められるが、レジスタのステートに関わらず、コ
ーディングスタンダードがＭＰＥＧでなければ禁じられ
る。同じＭＰＩレジスタがアドレス発生器が再配置アド
レスを発生しているかどうかを制御し、このように再配
置はこのブロックからの出力である。リードラダーがど
のように作用するかを理解するため、トークンのシーケ
ンスが以下の通りであることを念頭において、入力と出
力の制御ロジックを別々に考慮する：・コーディングス
タンダード・シーケンススタート・ピクチャスタート・
時間標準・ピクチャタイプ・データトークンと他のトー
クンを含むピクチャ・ピクチャエンド・．．．・ピクチ
ャスタート・．．． Ｂ．１２．５．２．１ 「入力制御ロジック」パワーア
ップから、全てのトークンは、ＩもしくはＰピクチャ用
の最初のピクチャタイプトークンに遭遇するまで、ＦＩ
ＦＯ１（現在の入力ＦＩＦＯと呼ばれる）に進む。次
に、ＦＩＦＯ２が現在の入力ＦＩＦＯになり、Ｉもしく
はＰピクチャ用の次のピクチャタイプに遭遇するまで全
ての入力がそれに向けられ、ＦＩＦＯ１が再び現在の入
力ＦＩＦＯになる。Ｉ及びＰピクチャ内で、データトー
クンを除き、ピクチャタイプとピクチャエンドの間の全
てのトークンが捨てられる。これは何の意味も持たない
であろう再配置されたストリームにおいて、モーション
ベクトルが間違ったピクチャと連合することを防止す
る。
【１７５４】３ビットコードがトークンストリームと共
にＦＩＦＯに挿入され、特定のトークンヘッダの存在を
指示する。これによりＦＩＦＯの出力に関するトークン
デコーディングを行う必要がなくなる。
【１７５５】Ｂ．１２．５．２．２ 「出力制御ロジッ
ク」パワーアップから、ピクチャスタートコードに遭遇
するまで、トークンはＦＩＦＯ１（現在の出力ＦＩＦＯ
と呼ばれる）アクセプトされ、その後ＦＩＦＯ２が現在
のＦＩＦＯになる。セクション Ｂ．１２．５．２．１において、この段階で３つのピク
チャヘッダトークン、ピクチャスタート、時間標準、ピ
クチャスタートがＦＩＦＯ１に保持されていることが解
る。現在の出力ＦＩＦＯはＩもしくはＰフレームにおい
てピクチャスタートコードと遭遇する度にスワップされ
る。従って、３つのピクチャヘッダトークンは次のＩも
しくはＰフレームまで記憶され、次のＩもしくはＰフレ
ームでは、それらは正確に再配置されたデータと連合す
るようになるであろう。Ｂピクチャは再配置されず、如
何なるトークンも捨てられずに通り過ぎる。ピクチャエ
ンドを含む最初のピクチャ内の全てのトークンが捨てら
れる。
【１７５６】Ｉ及びＰピクチャの間に、トークンストリ
ームのデータトークンに含まれるデータはＤＲＡＭイン
ターフェースからの再配置されたデータで置き換えられ
る。最初のピクチャの間、「再配置された」データは再
配置されたデータ入力に存在する。なぜなら、アドレス
発生器がＤＲＡＭインターフェースにそれを引き出すよ
うに要請するからである。これはハッシュと考えられ、
捨てられる。
【１７５７】セクション Ｂ．１３ 「ＤＲＡＭインタ
ーフェース」Ｂ．１３．１ 「展望」本発明では、空間
デコーダ、時間デコーダ及びビデオフォーマッティング
は各々その特別なチップのためにＤＲＡＭインターフェ
ースブロックを具備する。３つ全ての装置において、Ｄ
ＲＡＭインターフェースの機能は、チップからのデータ
を外部ＤＲＡＭに伝送し、アドレス発生器により供給さ
れるブロックアドレスを介して、外部ＤＲＡＭからのデ
ータをチップ内へと伝送することである。
【１７５８】典型的に、ＤＲＡＭインターフェースはア
ドレス発生器、及びデータがそれを通って送られる様々
なブロックのクロックに非同期的であるクロックから操
作する。しかしながら、クロックはほぼ同じ周波数で操
作するので、この非同期化は容易に処理される。
【１７５９】通常、データはＤＲＡＭインターフェース
と６４バイトのブロック内の残りのチップとの間に伝送
される（唯一の例外は、時間デコーダ内の予測データで
ある）。伝送は「スイングバッファ」として知られる装
置によって行われる。これは本質的にダブルバッファさ
れた配置において操作される一組のＲＡＭであり、ＤＲ
ＡＭインターフェースが１つのＲＡＭを詰めるか空にし
ている間に、別のチップ部分が他のＲＡＭを空にする
か、詰めている。アドレス発生器からアドレスを運ぶ別
のバスが各々のスイングバッファと連合する。
【１７６０】各チップは４つのスイングバッファを持つ
が、これらのスイングバッファの機能は各々の場合で異
なる。空間デコーダにおいて、コード化データをＤＲＡ
Ｍに伝送するために１つのスイングバッファが使用さ
れ、ＤＲＡＭからコード化データを読むために別のスイ
ングバッファが使用され、トークン化データをＤＲＡＭ
に伝送するために３番目のスイングバッファが、またＤ
ＲＡＭからトークン化データを読むために４番目のスイ
ングバッファが使用される。時間デコーダにおいては、
イントラもしくは予測されたピクチャデータをＤＲＡＭ
に書き込むために１つのスイングバッファが使用され、
ＤＲＡＭからイントラもしくは予測されたピクチャデー
タを読むために２番目のスイングバッファが使用され、
他の２つはフォワード及びバックワード予測データを読
むために使用される。ビデオフォーマッティングにおい
ては、１つのスイングバッファがＤＲＡＭにデータを伝
送するために使用され、他の３つがＤＲＡＭからデータ
を読むために使用されるが、それは各々輝度（Ｙ）、及
び赤と青の色差データ（各々Ｃｒ及びＣｂ）である。Ｄ
ＲＡＭインターフェースの一般的な特徴のオペレーショ
ンについては、空間デコーダー文書において記載してい
る。次のセクションは時間デコーダに特有の特徴につい
て説明する。
【１７６１】Ｂ．１３．２ 「時間デコーダＤＲＡＭイ
ンターフェース」セクション Ｂ．１３．１で述べたよ
うに、時間デコーダは４つのスイングバッファを持ち：
２つはデコード化イントラ及び予測化（Ｉ及びＰ）ピク
チャデータをリード／ライトするために使用され、これ
らは上述したように操作する。他の２つは予測データを
引き出すために使用される。
【１７６２】一般に、予測データは，ｘ及びｙにおける
モーションベクトルによって指定されて処理されている
ブロックの位置からオフセットしている。このように、
引き出されるべきデータブロックは一般にそれがエンコ
ードされた（そしてＤＲＡＭに書き込まれた）ようにデ
ータのブロック境界に対応してはいないであろう。これ
は図１６０に図示しているが、陰領域は形成されつつあ
るブロックを表している。点線の輪郭はそこからそれが
予測されているブロックを示す。アドレス発生器は大き
な矢印で示すように、ブロックオフセット（ブロックの
全数）に対するモーションベクトルによって指定される
アドレスを変換し、小さな矢印で示すように、ピクセル
オフセットに対するモーションベクトルによって指定さ
れるアドレスを変換する。
【１７６３】アドレス発生器において、フレームポイン
タ、ベースブロックアドレス、及びベクトルオフセット
はＤＲＡＭから引き出されるブロックのアドレスを形成
するために加算される。ピクセルオフセットが０であれ
ば、１つのリクエストだけが発せられる。ｘまたはｙ次
元のいずれかにおいてオフセットがあれば、２つのリク
エスト−オリジナルブロックアドレス、及びすぐ右かあ
るいは真下のもののいずれか−が発せられる。ｘ及びｙ
の両方にオフセットがあれば、４つのリクエストが発せ
られる。引き出されるべき各々のブロックのために、ア
ドレス発生器はスタート／ストップアドレスのパラメー
ターを計算し、それらをＤＲＡＭインターフェースに送
る。これらのスタート／ストップアドレスの使用につい
ては、下記において概略するように実例によって説明す
るのが良いであろう。
【１７６４】図１６１において陰領域で示すように、
（１、１）のピクセルオフセットを考えてみよう。アド
レス発生器は、図においてＡからＤのラベルが貼られた
４つのリクエストをする。解決すべき問題は求められる
ローアドレスのシーケンスを如何にすばやく提供するか
である。解決法は「スタート／ストップ」技術を使用す
ることであり、これについて説明する。
【１７６５】図１６１のブロックＡを考えてみよう。リ
ーディングは位置（１、１）でスタートし、位置（７、
７）で終了しなければならない。しばらく、１バイトが
一度に（つまり、８ビットのＤＲＡＭインターフェー
ス）読まれていると仮定する。座標ペアのｘバリューは
アドレスの３ＬＳＢを形成し、ｙバリューは３つのＭＳ
Ｂを形成する。ｘ及びｙのスタートバリューは共に１で
あり、アドレス９を与える。データはこのアドレスから
読まれ、ｘバリューは増分される。プロセスはｘバリュ
ーがそのストップバリューに達するまで繰り返される。
この時点で、ｙバリューは１だけ増分され、ｘスタート
バリューは再ロードされ、アドレス１７を与える。デー
タの各バイトが読まれるにつれて、ｘバリューはストッ
プバリューに達するまで再び増分される。ｘとｙバリュ
ーが共にそのストップバリューに達するまで、プロセス
が繰り返される。こうして、９、１０、１１、１２、１
３、１４、１５、１７、．．．２３、２５、．．．、３
１、３３、．．．、．．．、５７、．．．、６３のアド
レスシーケンスが生成される。
【１７６６】同様にして、ブロックＢ用のスタート／ス
トップ座標は：（１、０）及び（７、０）であり、ブロ
ックＣ用には：（０、１）及び（０、７）であり、ブロ
ックＤ用には：（０、０）及び（０、０）である。
【１７６７】次の問題はこのデータをどこに書くべきか
ということである。明らかに、ブロックＡを見ると、ア
ドレス９から読まれるデータはスイングバッファのアド
レス０に書かれるべきであり、アドレス１０から読まれ
るデータはスイングバッファのアドレス１５に書かれる
べきである等である。同様に、ブロックＢのアドレス８
から読まれるデータはスイングバッファのアドレス１５
に書かれるべきであり、アドレス１６から読まれるデー
タはスイングバッファのアドレス１５に書かれるべきで
ある。この機能は下記に概略するように、非常に簡単な
実行であることが解る。
【１７６８】ブロックＡを考えてみよう。リーディング
のスタートにおいて、スイングバッファアドレスレジス
タには、ストップバリューの逆がロードされ、ｙ逆スト
ップバリューは３つのＭＳＢを形成し、ｘ逆ストップバ
リューは３つのＬＳＢを形成する。この場合、ＤＲＡＭ
インターフェースが外部ＤＲＡＭ内のアドレス９を読ん
でいる間、スイングバッファアドレスは０である。その
後、外部ＤＲＡＭアドレスレジスタが増分されるにつれ
て、表２３６に図示するように、スイングバッファアド
レスレジスタが増分される：
【１７６９】
【表２３６】 今までの議論は８ビットのＤＲＡＭインターフェースを
中心にしていた。１６または３２ビットのインターフェ
ースの場合、少しばかり修正をしなければならない。ま
ず、ピクセルオフセットベクトルはそれが１６または３
２ビットバイナリーを指すように「クリップ」されなけ
ればならない。今まで使用してきた例において、ブロッ
クＡ用に、最初のＤＲＡＭリードはアドレス０を指し、
アドレス０〜３の中のデータが読まれるであろう。次
に、望まれていないデータは捨てられなければならな
い。これは全てのデータをスイングバッファに書き込み
（これは今では８ビットの場合に必要であったものより
物理的に大きくなっているにちがいない）、オフセット
で読むことによって遂行される。ＭＰＥＧ半ピクセル補
間を行う時、ｘ及び／ｙの中の９バイトがＤＲＡＭイン
ターフェースから読まれなければならない。この場合、
アドレス発生器は適切なスタートとストップアドレスを
提供し、ＤＲＡＭインターフェース内の幾つかの追加ロ
ジックが使用されるが、ＤＲＡＭインターフェースが操
作する方法には基本的な変更はない。
【１７７０】時間デコーダＤＲＡＭインターフェースに
関して注意すべき最後のポイントは、データに関してど
のようなプロセシングが求められているかを指示するた
め、予測フィルタに追加情報を提供しなければならない
ことである。これには次の点が含まれる：・（６４、７
２または８１バイトの）伝送の最後のバイトを指示する
「最後のバイト」信号・Ｈ．２６１フラグ・二方向性の
予測フラグ・ブロックの次元を指示する２ビット（ｘ及
びｙにおける８または９バイト）・ブロックのオーダー
を指示するための２ビットのナンバー最後のバイトフラ
グはデータがスイングバッファから読まれる時に生成さ
れる。他の信号はアドレス発生器から引き出され、予測
フィルタブロックによってスイングバッファから読まれ
るにつれて、それらが正しいデータブロックと連合する
ように、ＤＲＡＭインターフェースを通してパイプ接続
される。
【１７７１】セクション Ｂ．１４ 「ＵＰＩ文書化」
Ｂ．１４．１ 「序文」本文書は本発明によるマイクロ
プロセッサインターフェースのオペレーションの正しい
認識を読者に与えることを目的とする。インターフェー
スは基本的に空間デコーダ及び時間デコーダに関するも
のと同じであり、唯一の違いはアドレスラインの数であ
る。
【１７７２】ここに記載されるロジックは純粋にマイク
ロプロセッサ内部ロジックである。関連概略図は以下の
通りである：ＵＰＩＵＰＩ１０１ＵＰＩ１０２ＤＩＮＬ
ＯＧＩＣＤＩＮＣＥＬＬＵＰＩＮＴＤＥＴＭＯＮＯＶＲ
ＬＰＷＲＴＧＥＮＲＥＡＤＧＥＮＶＲＥＦＣＫＴ回路Ｕ
ＰＩ、ＵＰＩ１０１、ＵＰＩ１０２は、ＵＰＩ０１が７
ビットのアドレス入力を持ち、８番目のビットが大地に
ハードワイヤードされる一方、他の２つが８ビットのア
ドレス入力を持つこと以外は総て同じである。入力／出
力信号ここで説明する信号は（ＵＰＩに関して定義され
た）ＵＰＩモジュールに対する全ての入力及び出力のリ
ストであり、これらの信号のソースもしくは目的地を詳
細に記す注を付記している：ＮＯＴＲＳＴＩｎｐｕｔＧ
ｌｏｂａｌチップリセット、活性低、パッド入力ドライ
バから。
【１７７３】Ｅ１ＩｎｐｕｔＥｎａｂｌｅ信号１、活性
低、パッド入力ドライバから（Ｓｃｈｍｉｔｔ）。
【１７７４】Ｅ２ＩｎｐｕｔＥｎａｂｌｅ信号２、活性
低、パッド入力ドライバから（Ｓｃｈｍｉｔｔ）。
【１７７５】ＲＮＯＴＷＩｎｐｕｔＲｅａｄ ｎｏｔ
Ｗｒｉｔｅ信号、パッド入力ドライバから（Ｓｃｈｍｉ
ｔｔ）。
【１７７６】ＡＤＤＲＩＮ［７：０］ＩｎｐｕｔＡｄｄ
ｒｅｓｓ ｂｕｓ信号、パッド入力ドライバから（Ｓｃ
ｈｍｉｔｔ）。
【１７７７】ＮＯＴＤＩＮ［７：０］ＩｎｐｕｔＩｎｐ
ｕｔ ｄａｔａｂｕｓ、二方向性マイクロプロセッサデ
ータピンの入力パッドドライバから（ＴＴＬｉｎ）。
【１７７８】ＩＮＴ ＲＮＯＴＷＯｕｔｐｕｔＴｈｅ
Ｒｅａｄ ｎｏｔＷｒｉｔｅ信号、マイクロプロセッサ
インターフェースによりアクセスされる内部回路へ（メ
モリーマップ参照）。
【１７７９】ＩＮＴ ＡＤＤＲ［７：０］Ｏｕｔｐｕｔ
Ｔｈｅ Ｉｎｔｅｒｎａｌ Ａｄｄｒｅｓｓ Ｂｕｓ、
マイクロプロセッサインターフェースによりアクセスさ
れる全ての回路へ（メモリーマップ参照）。
【１７８０】ＩＮＴＤＢＵＳ［７：０］Ｉｎｐｕｔ／Ｏ
ｕｔｐｕｔＴｈｅＩｎｔｅｒｎａｌ Ｄａｔａ ｂｕ
ｓ、マイクロプロセッサインターフェースによりアクセ
スされる全ての回路へ（メモリーマップ参照）及びマイ
クロプロセッサデータ出力パッドへ。内部データバスは
チップのピン上のデータと逆であるデータを伝送する。
【１７８１】ＲＥＡＤ ＳＴＲＯｕｔｐｕｔＡｎはデバ
イスメモリーマップ内のロケーションの読み取りを指示
する内部タイミング信号である。
【１７８２】ＷＲＩＴＥ ＳＴＲＯｕｔｐｕｔＡｎは内
部メモリーマップ内のロケーションの書き込みを指示す
る内部信号である。
【１７８３】ＴＲＩＳＴＡＴＥＤＰＡＤＯｕｔｐｕｔＡ
ｎはそれらがトライステートであるべきことを指示する
マイクロプロセッサデータ出力パッドに接続する内部信
号である。一般的なコメント：ＵＰＩ概略図は６個の小
さなモジュールで構成される：ＮＯＮＯＶＲＬＰ、ＵＰ
ＩＮ、ＤＩＮＬＯＧＩＣ、ＶＲＥＦＣＫＴ、ＲＥＡＤＧ
ＥＮ、ＷＲＴＧＥＮ。信号の全体的なリストから注意す
べきことは、チップ上の他の全てのタイミング信号と同
期するマイクロプロセッサバスタイミング信号以外のマ
イクロプロセッサインターフェースと連合するクロック
信号はないということである。従って、マイクロプロセ
ッサのオペレーション、及び外部制御により強制するこ
とができるもの以外の残りのデバイスのオペレーション
との間に、如何なるタイミング関係も仮定されるべきで
はない。例えば、テストシステム上でのマイクロプロセ
ッサインターフェースへのアクセシングに対して、外部
システムクロックのストッピング。
【１７８４】ＵＰＩにおいてクロックを持たない他の密
接な関係は、幾つかの内部タイミングがセルフタイムで
あることである。つまり、ある信号のディレイはＵＰＩ
ブロックに対して内部的に制御される。
【１７８５】ＵＰＩの全体的な機能は、外部世界からア
ドレス、データ、イネーブル、及びリード／ライト信号
を取り、それらが内部回路を正しく動かすことができる
ようにそれらをフォーマットすることである。メモリー
マップに対するアクセスを定義する内部信号は、ＩＮＴ
ＲＮＯＴＷ ＩＮＴ ＡＤＤＲ［．．．］、ＩＮＴＤ
ＢＵＳ［．．．］、及びＲＥＡＤ ＳＴＲとＷＲＩＴＥ
ＳＴＲである。これらの信号のタイミング関係は、リ
ードサイクルとライトサイクル用に下記に示す。データ
シート定義及び下記の線図は常にチップイネーブルサイ
クルを示しているが、回路オペレーションはイネーブル
が低く保持され、アドレスは連続的リードまたはライト
オペレーションを行うために循環され得るようになって
いることに注意すべきである。この機能はアドレス遷移
回路の故に可能である。
【１７８６】更に、ＩＮＴ ＲＮＯＴＷ及びＲＥＡＤ
ＳＴＲ、ＷＲＩＴＥ ＳＴＲの存在は幾らかの冗長度を
反映している。それは内部回路が別々のＲＥＡＤ ＳＴＲとＷＲＩＴＥ ＳＴＲのいずれかを使用する（そ
してＩＮＴ ＲＮＯＴＷを無視する）、あるいはＩＮＴ
ＲＮＯＴＷと別個のストローブ信号（ストローブ信号
はＲＥＡＤ ＳＴＲ及びＷＲＩＴＥ ＳＴＲのＯＲから
引き出される）を使用することができるようにする。
【１７８７】内部データバスはリードサイクルの間高く
プレチャージされ、それは更に内部データバスが駆動さ
れていない時、延長された期間の間、０ＸＦＦ状態にデ
ィフォルトするように抵抗型プルアップを持つ。内部デ
ータバスはピン上のデータの逆であるので、これはそれ
らが可能化される時、外部ピン上の０ｘ００に翻訳す
る。これは、メモリーマップ内のホールであるレジスタ
もしくはレジスタのビットに外部サイクルがアクセスす
る場合、出力データは限定され、Ｌｏｗであることを意
味する。
【１７８８】回路の詳細：ＵＰＩＮ −この回路は全体
的な変化検出ブロックである。それは１ビットの変化検
出回路であるＴＤＥＴと呼ばれるサブ回路を含む。ＵＰ
ＩＮは各アドレスビットのためにＴＤＥＴモジュール
を、そして各々のイネーブル信号のためにｒｎｏｔｗを
持つ。ＵＰＩＮは更に、変化検出回路の出力を共にゲー
トするためにある種の結合ロジックを含む。このゲーテ
ィングは以下の信号を発生させる：ＴＲＡＮ− 入力信
号の１つへの遷移を指示する、そしてＵＰＤ ＤＯＮＥ
− 遷移が完了し、サイクルが実行され得ることを指示
する。
【１７８９】ＣＨＩＰ ＥＮ− チップが選択されたこ
とを指示する。
【１７９０】ＴＤＥＴ−これは１ビット変化検出回路で
ある。２つのラッチと２つの専用ＯＲゲートから成る。
第１のラッチは信号ＳＡＭＰＬＥによってクロックさ
れ、第２のラッチは信号ＵＰＤＡＴＥによってクロック
される。これら２つのノンオーバーラッピング信号はモ
ジュールＮＯＮＯＶＲＬＰから来る。一般的なオペレー
ションは入力遷移がＣＨＡＮＧＥを生じさせ、次にそれ
がＳＡＭＰＬＥを生じさせるように行われる。ＳＡＭＰ
ＬＥがＨＩＧＨの間に全ての入力変化がアクセプトさ
れ、入力変化が止まる時に、ＣＨＡＮＧＥが低くなり、
ＳＡＭＰＬＥがＬＯＷになり、それはＵＰＤＡＴＥをＨ
ＩＧＨにし、それは次にデータを出力ラッチに伝送し、
ＵＰＤ ＤＯＮＥを指示する。
【１７９１】ＮＯＮＯＶＲＬＰ−この回路は基本的に、
ＴＲＡＮを入力し、ＳＭＡＰＬＥとＵＰＤＡＴＥを発生
させるノンオーバーラッピングクロック発生器である。
ＵＰＤＡＴＥの出力上の外部ゲーティングはライトパル
スが完了してしまうまで、ＵＰＤＡＴＥがＨＩＧＨにな
るのを停止させる。
【１７９２】ＤＩＮＬＯＧＩＣ−このモジュールはデー
タ入力回路ＤＩＮＣＥＬＬの８段階と、ＴＲＩＳＴＡＴ
ＥＰＡＤ信号を駆動させる幾つかのゲーティングで構成
される。これは出力データポートがＥｎａｂｌｅ１がＬ
ＯＷであり、Ｅｎａｂｌｅ２がＬＯＷであり、Ｒｎｏｔ
ＷがＨＩＧＨであり、内部ｒｅａｄｓｔｒがＨＩＧＨの
場合にのみ駆動するであろうことを指示する。
【１７９３】ＤＩＮＣＥＬＬ−この回路はデータ入力ラ
ッチと内部データバスを駆動させるトライステートドラ
イバから成る。信号ＤＡＴＡＨＯＬＤがＨＩＧＨであ
り、Ｅｎａｂｌｅ１とＥｎａｂｌｅ２の両方がＬＯＷで
ある時に、入力パッドからのデータがラッチされる。ト
ライステートドライバは内部信号ＩＮＴ ＲＮＯＴＷが
ＬＯＷである時にはいつでも、内部データバスを駆動す
る。内部データバスはトランジスタをプレチャージし、
バスプルアップもこのモジュールに含まれる。
【１７９４】ＷＲＴＧＥＮ−このモジュールはＷＲＩＴ
Ｅ ＳＴＲと、データラッチのためにラッチ信号ＤＡＴ
ＡＨＯＬＤを発生させる。ライトストローブはセルフタ
イム信号であるが、セルフタイムディレイはＶＲＥＦＣ
ＫＴにおいて定義される。タイミング回路ＲＥＳＥＴＷ
ＲＩＴＥからの出力はＷＲＩＴＥＳＴＲ信号を終了させ
るために使用される。レジスタに書き込む実際のライト
パルスはアクセスサイクルが終わった後にのみ生じるこ
とに注意すべきである。これはチップに対するデータ入
力がサイクルのバックエッジの上でのみサンプルされる
からである。従って、データは通常のアクセスサイクル
が終了した後でのみ有効である。
【１７９５】ＲＥＡＤＧＥＮ−この回路は、その名前が
示す通り、ＲＥＡＤ ＳＴＲを発生させ、更に、内部デ
ータバスをプレチャージするために使用されるＰＲＥＣ
Ｈ信号を発生させる。ＰＲＥＣＨ信号もセルフタイム信
号であり、その期間はＶＲＥＦＣＫＴ、及び内部データ
バスの電圧に依存する。ＲＥＡＤＳＴＲはセルフタイム
ではないが、プレチャージ期間の終わりからサイクルの
終わりまで続く。プレチャージ回路はインバータを使用
するが、その伝送特徴はそれらが逆相にする前に供給電
圧のほぼ７５％の電圧を必要とするように、バイアスさ
れる。この回路はＲＥＡＤ ＳＴＲが始まる前に、内部
バスが正しくプレチャージされることを保証する。内部
バスが既にプレチャージされている場合、ゼロ幅になる
傾向があるＰＲＥＣＨパルスを停止させるために、タイ
ミング回路は信号ＲＥＳＥＴＲＥＡＤを介して、最低の
幅を保証する。
【１７９６】ＶＲＥＦＣＫＴ−ＶＲＥＦＣＫＴはインタ
ーフェースのセルフタイミングを制御する唯一の回路で
ある。両ディレイ、ＷＲＩＴＥ ＳＴＲの１／Ｗｉｄｔ
ｈ及びＰＲＥＣＨの２／ＷｉｄｔｈはＰトランジスタを
通る電流によって制御される。このＰトランジスタのゲ
ートは信号ＶＲＥＦによって制御され、この電圧は２５
ｋΩの拡散型トランジスタによって設定される。
【１７９７】セクションＣ．１ 「展望」Ｃ．１．１
「序文」本発明によるイメージフォーマッティング部の
構造を図１６４に示す。１つはライティング用、１つは
リーディング用に２個のアドレス発生器、２個のアドレ
ス発生器を管理し、フレーム率変換を提供するバッファ
マネージャ、垂直及び水平のアンサンプラを含むデータ
プロセシングパイプライン、色空間変換及びガンマ補
正、そしてプロセシングパイプラインの出力を調整する
最終制御ブロックがある。
【１７９８】Ｃ．１．２ 「バッファマネージャ」イメ
ージフォーマッティング部の入力に到達するトークンは
ＦＩＦＯにおいて緩衝され、バッファマネージャに伝送
される。このブロックは新しいピクチャの到着を検出
し、各ピクチャを記憶するべきバッファの利用可能性を
判断する。利用できるバッファがあれば、それが到着す
るピクチャに割り当てられ、そのインデックスがライト
アドレス発生器に伝送される。利用できるバッファがな
ければ、入ってくるピクチャはいずれかのバッファが利
用できるようになるまでストールされる。全てのトーク
ンはライトアドレス発生器に送られる。
【１７９９】リードアドレス発生器がＶＳＹＮＣ信号を
ディスプレイシステムから受け取る度に、新しいディス
プレイバッファインデックスのためにバッファマネージ
ャに対してリクエストが為される。完全なピクチャデー
タを含むバッファがあれば、そしてそのピクチャが表示
のための準備が整ったと思われる場合、バッファのイン
デックスがディスプレイアドレス発生器に送られる。そ
うでなければ、バッファマネージャは表示されるべき最
後のバッファインデックスを送る。スタートアップ時
に、最初のバッファが一杯になるまでインデックスとし
て０が送られる。（各ピクチャが入力される時に計算さ
れる）ピクチャの数が、エンコーディングフレーム率が
与えられるディスプレイ（提示数）で予測されるピクチ
ャ数より大きいか等しい場合、ピクチャは表示のための
準備が整っている。予測される数はピクチャクロックパ
ルスをカウントすることにより決定され、その場合ピク
チャクロックはクロック分配器により局部的に、あるい
は外部で発生させることができる。この技術はフレーム
率変換（例えば、２−３プルダウン）を可能にする。
【１８００】外部ＤＲＡＭはバッファのために使用さ
れ、その数は２個であっても３個であってもよい。フレ
ーム率変換が行われることになっている場合は３個必要
である。
【１８０１】Ｃ．１．３ 「ライトアドレス発生器」ラ
イトアドレス発生器はバッファマネージャからトークン
を受け取り、各々の新しいデータトークンの到着を検出
する。各データトークンが到着するにつれて、アドレス
発生器は到着するブロックを記憶するためのＤＲＡＭイ
ンターフェース用に新しいアドレスを計算する。生のデ
ータはその後ＤＲＡＭインターフェースに送られ、そこ
でスイングバッファに書き込まれる。ＤＲＡＭアドレス
はブロックアドレス、及びＤＲＡＭ内のピクチャまたは
ブロックのラスターとして組織されるピクチャである。
しかしながら、入ってくるピクチャデータは実際に組織
化されるマイクロプロセッサのシーケンスであるので、
アドレス発生アルゴリスムはマイクロプロセッサ内のブ
ロックの下位ローのための（ブロック内）ライン幅オフ
セットを考慮しなければならない。
【１８０２】バッファマネージャにより提供される到着
バッファインデックスは記憶されるピクチャ全体のため
にアドレスオフセットとして使用される。更に、各成分
は指定されたバッファ内の別のエリアに記憶されるの
で、成分オフセットは計算の中でも使用される。
【１８０３】Ｃ．１．４ 「リードアドレス発生器」リ
ードアドレス発生器（ｄｉｓｐａｄｄｒ）はトークンの
受取及び発生を行わず、アドレスだけを発生させる。Ｖ
ＳＹＮＣに答え、アドレス発生器はｆｉｅｌｄ ｉｎｆ
ｏ、ｒｅａｄ ｓｔａｒｔ、ｓｙｎｃ ｍｏｄｅ、及び
ｌｓｂ ｉｎｖｅｒｔに応じて、バッファマネージャか
らのバッファインデックスを要請する。インデックスを
受け取ると、３セットのアドレス、各成分用に、ラスタ
ーオーダーで読み込まれる現在のピクチャ用に１つづつ
のアドレスを発生させる。異なるセットアップは：イン
ターレース／順送り型ディスプレイ、及び／もしくは垂
直のアンサンプリング、及び（インターレースディスプ
レイに対する）フィールド同期化を可能にする。下位レ
ベルでは、リードアドレス発生器はベースアドレスをブ
ロックアドレス、及びＤＲＡＭのページ構造と互換性の
ある３つの成分の各々のためのバイトカウントのシーケ
ンスに変換する。ＤＲＡＭインターフェースに提供され
るアドレスはブロックスタート及びブロックエンドカウ
ントと共にページ及びラインアドレスである。
【１８０４】Ｃ．１．５ 「出力パイプライン」ＤＲＡ
Ｍインターフェースからのデータは出力パイプラインに
供給される。３つの成分ストリームはまず垂直に補間さ
れ、次に水平に補間される。補間の後、３つの成分は等
しい割合（４：４：４）になっていなければならず、色
空間変換器及び色ルックアップ表／ガンマ補正に送られ
る。出力インターフェースはディスプレイがＨＳＹＳＣ
に達するまでこの時点でストリームを保持することがで
きる。その後、出力コントローラは３つの成分を必要に
応じて多重送信し、１つ、２つまたは３つの８ビットバ
スに向ける。
【１８０５】Ｃ．１．６ 「タイミング様式」基本的
に、イメージフォーマッティング部と連合する２つの主
要なタイミング様式がある。第１に、チップのフロント
エンド（アドレス発生器及びバッファマネージャ、プラ
スＤＲＡＭインターフェースのフロントエンド）のため
にタイミングを提供するシステムクロックがある。第２
に、バックエンド（ＤＲＡＭインターフェース出力、及
び出力パイプライン全体）のために全てのタイミングを
駆動させるピクセルクロックがある。
【１８０６】２つの前述のクロックの各々は多くのオン
チップクロック発生器を駆動させる。ＦＩＦＯ、バッフ
ァマネージャ、及びリードアドレス発生器は同じクロッ
ク（ＤΦ）から操作し、ライトアドレス発生器は同様
の、しかし別個のクロック（ＷΦ）を用いる。データは
内部ＤＲＡＭインターフェースクロック（ｏｕｔΦ）上
のＤＲＡＭインターフェースにクロックされる。ＤΦ、
ＷΦ、及びｏｕｔΦは全てｓｙｓｃｉｋから発生され
る。
【１８０７】リード及びライトアドレスはＤＲＡＭイン
ターフェース自体のクロックによってＤＲＡＭインター
フェースにクロックされる。
【１８０８】データはｂｉｆＲΦ上のＤＲＡＭインター
フェースから読み出され、ＮＥΦによって表示されるク
ロック上で操作する、ｂｕｓｈｙ ｎｅ（その物理的ロ
ケーションの故に、ノースイースト）と呼ばれる出力パ
イプラインのセクションに伝送される。前方のガンマＲ
ＡＭからのパイプラインセクションは別ではあるが類似
したクロック（ＲΦ）上でクロックされる。ｂｉｆＲ
Φ、ＮＥΦ、ＲΦは全てピクセルクロック、ｐｉｘｉｎ
から引き出される。
【１８０９】テストのため、ブロック間の主要なインタ
ーフェースの全ては付属のスノーパもしくはスーパース
ノーパの何れかを持っている。これはタイミング様式と
必要なアクセスのタイプに依存する。別個ではあるが類
似したタイミング様式間のブロック境界はそれに連合す
るリタイミングラッチを持っている。
【１８１０】セクションＣ．２ 「バッファ管理」Ｃ．
２．１ 「序文」本発明によるバッファ管理ブロックの
目的は、ピクチャデータのライティング及びリーディン
グ用に２つか３つの外部バッファを特定するインデック
スをアドレス発生器に供給することである。これらのイ
ンデックスの割当ては、各々がオペレーションにおいて
タイミング様式の１つの影響を表す３つの主要な要素に
より影響される。これらはピクチャデータがイメージフ
ォーマッティング部への入力に到着する率（コード化デ
ータ率）、データが表示される率（表示データ率）、及
びエンコード化ビデオシーケンスのフレーム率（提示
率）である。
【１８１１】Ｃ．２．２ 「機能的展望」３バッファシ
ステムは、システムのタイミング束縛があるとすれば、
最善の可能なフレームシーケンスを達成するために、フ
レームが必要に応じて繰り返されるかスキップされるよ
うに、提示率及び表示率が異なる（例えば、２−３プル
ダウン）ようにできる。ピクチャがデコードするため利
用可能な表示時間より長くかかる場合、他の全てが「キ
ャッチアップ」する間、前のフレームが繰り返されるよ
うに、デコーディングにおける困難さを表すピクチャを
同じような方法で収容することができる。２バッファシ
ステムでは、３つのタイミング様式がロックされなけれ
ばならない−それはスラックを処理するためのフレキシ
ビリティを提供する第３のバッファである。
【１８１２】バッファマネージャは各々の外部バッファ
と連合する特定のステータス情報を維持することにより
操作する。これはバッファが使用中であるか、バッファ
にデータが一杯詰まっているか、あるいは表示の準備が
できているかを指示するフラグ、またバッファにおいて
現在記憶されているピクチャシーケンス内のピクチャ数
を指示するフラグを含む。提示数も記録されるが、これ
はピクチャクロックパルスが受け取られる度に増分する
数であり、エンコード化シーケンスのフレーム率に基づ
いて表示されることが現在予測されているピクチャ数を
表す。
【１８１３】アライバルバッファ（入ってくるデータが
書き込まれるバッファ）は、ピクチャスタートトークン
が入力において検出される度に割り当てられる。このバ
ッファにはその後ＩＮ ＵＳＥのフラグが付けられる。
ピクチャエンドに達すると、アライバルバッファは割当
から外され（０にリセットされ）、ピクチャ数と提示数
の間の関係に応じて、ＦＵＬＬもしくはＲＥＡＤＹのフ
ラグが付けられるバッファとなる。
【１８１４】ディスプレイアドレス発生器は、２線式イ
ンターフェースを介して、ｖｓｙｎｃの度に一度、新し
いディスプレイバッファをリクエストする。ＲＥＡＤＹ
というフラグが付けられたバッファがあれば、それはバ
ッファマネージャによって表示されるために割り当てら
れるであろう。ＲＥＡＤＹバッファがなければ、前に表
示されたバッファが繰り返される。
【１８１５】提示数が変化する度に、それは検出され、
そのピクチャナンバーと提示数の間の関係を調べること
により、完全なピクチャを含むあらゆるバッファのＲＥ
ＡＤＹ−ｎｅｓｓがテストされる。バッファは順番に考
慮される。あるバッファがＲＥＡＤＹであると思われる
時、これは自動的に前にＲＥＡＤＹというフラグが付け
られていたバッファのＲＥＡＤＹ−ｎｅｓｓをキャンセ
ルする。その後、前のバッファにはＥＭＰＴＹというフ
ラグが付けられる。後に考慮されるバッファにおいて、
割当計画によって後のピクチャ数が記憶されるので、こ
うしたことがうまく行く。
【１８１６】入力ストリーム内のスキップされたピクチ
ャが指示されると、Ｈ．２６１内の時間標準トークンが
バッファのピクチャ数を修正させる。しかしながら、こ
うした特徴は、企図されてはいるが、現在のところ含ま
れてはいない。同様に、ＭＰＥＧ内の時間標準も何の影
響も持たない。
【１８１７】フラッシュトークンは全てのバッファがＥ
ＭＰＴＹであるか、あるいはディスプレイバッファとし
て割り当てられるまで、入力をストールさせる。その
後、提示数とピクチャ数がリセットされ、新しいシーケ
ンスを始めることができる。
【１８１８】Ｃ．２．３ 「アーキテクチュアＣ．２．
３．１ 「インターフェース」Ｃ．２．３．１．１
「ｂｍ ｆｒｏｎｔに対するインターフェース」全ての
データは入力ＦＩＦＯ、ｂｍ ｆｒｏｎｔからバッファ
マネージャに入力される。この伝送は２線式インターフ
ェースを介して行われ、データは８ビット幅プラス拡張
ビットである。バッファマネージャに到着する全てのデ
ータは完全なトークンであると保証される。これは提示
数の連続プロセシング、及びデータストリーム内に有効
ギャップがある場合のディスプレイバッファリクエスト
のための必要条件である。
【１８１９】Ｃ．２．３．１．２ 「ｗａｄｄｒｇｅｎ
に対するインターフェース」トークン（８ビットデー
タ、１ビット拡張）は２線式インターフェースを介して
ライトアドレス発生器に伝送される。ピクチャスタート
トークンがｗａｄｄｒｇｅｎに到着すると同時に、正し
いインデックスがアドレス発生器のために利用できるよ
うに、アライバルバッファインデックスも同じインター
フェース上で伝送される。
【１８２０】Ｃ．２．３．１．３ 「ｄｉｓｐａｄｄｒ
に対するインターフェース」リードアドレス発生器への
インターフェースは、「リクエスト」と「アクノレッ
ジ」信号として各々行動すると考えられる２つの別々の
２線式インターフェースから成る。しかしながら、いず
れかの端にある２つの２線式ベースのステートマシーン
の故に、単線式は適当ではない。
【１８２１】イベントのシーケンスは通常以下のように
ｄｉｓｐａｄｄｒインターフェースと連合する。まず、
ｄｉｓ−ｐａｄｄｒはバッファマネージャへのｄｒｑ
ｖａｌｉｄ入力を認定することにより、表示装置からｖ
ｓｙｎｃに答えるリクエストを呼び出す。次に、バッフ
ァマネージャがそのステートマシーン内の適切なポイン
トに達すると、バッファマネージャはリクエストをアク
セプトし、表示されるバッファの割当に努める。その
後、ｄｉｓｐ ｖａｌｉｄワイヤが認定され、バッファ
インデックスが伝送されるが、これは典型的に、ｄｉｓ
ｐａｄｄｒによって直ちにアクセプトされる。更に、現
在のインデックスと連合するフィールド数が前のフィー
ルド数と無関係にリセットされなければならないことを
指示する、この最後の２線式インターフェース（ｒｓｔ
ｆｌｄ）と連合する追加ワイヤがある。
【１８２２】Ｃ．２．３．１．４ 「マイクロプロセッ
サインターフェース」バッファマネージャブロックは８
ビットのデータバス及びリード／ライトストローブと共
に、４ビットのマイクロプロセッサアドレススペースを
使用する。２つのセレクト信号があり、１つはユーザー
アクセス可能ローケーションを指示し、他方は通常の操
作状態の下でアクセスを必要とすべきではないテストロ
ケーションを指示する。
【１８２３】Ｃ．２．３．１．５ 「イベント」バッフ
ァマネージャは２つの異なるイベント、インデックスフ
ァウンドとレイトアライバルを作り出すことができる。
この内最初のものは、ピクチャが到着した時に認定さ
れ、そのピクチャスタート拡張バイト（ピクチャインデ
ックス）はセットアップ時にＢＵ ＢＭ ＴＡＲＧＥＴ
ＩＸレジスタに書き込まれる値と適合する。第２のピ
クチャ数は現在の提示数より小さい、つまりバッファマ
ネージャまでのシステムパイプラインにおけるプロセシ
ングは提示要件を満たして行くように処理してはいな
い。
【１８２４】Ｃ．２．３．１．６ 「ピクチャクロッ
ク」本発明では、ピクチャクロックは提示数カウンタに
対するクロック信号であり、オンチップで発生される
か、あるいは外部ソース（通常はディスプレイシステ
ム）から引き出される。バッファマネージャはこれらの
信号の両方をアクセプトし、ｐｃｌｋ ｅｘｔ（バッフ
ァマネージャの制御レジスタ内のビット）の値に基づい
て１つを選択する。この信号は更に、イメージフォーマ
ッティング部がそれ自体のピクチャクロックを生じさせ
ている場合、この信号もチップからの出力として利用で
きるように、パッドｐｉｃｏｕｔｐａｄ用のイネーブル
として作用する。
【１８２５】Ｃ．２．３．２ 「主要なブロック」以下
のセクションはバッファマネージャ概略図（ｂｍｌｏｇ
ｉｃ）を作成する様々なハードウェアブロックについて
説明する。
【１８２６】Ｃ．２．３．２．１ 「入力／出力ブロッ
ク（ｂｍ ｉｎｐｕｔ）」このモジュールはバッファマ
ネージャの４つの２線式インターフェース（入力データ
と出力データ、ｄｒｑ ｖａｌｉｄ／ａｃｃｅｐｔ及び
ｄｉｓｐ ｖａｌｉｄ／ａｃｃｅｐｔ）と連合するハー
ドウェアの全てを含む。入力データレジスタはそれに付
属する幾つかのトークンデコーディングハードウェアと
共に図示した。ｂｍ ｔｏｋｄｅｃに対する入力にある
信号ｖｈｅａｄｅｒは、ヘッダが有効であろう（つま
り、トークンのまん中ではない）ポイントでのみトーク
ンデコーダ出力が認定されることを確実にするために使
用される。ｒｔｉｍｄブロックは、パイプライン内の次
のブロック用の二重の入力データレジスタに隣接する出
力データレジスタとして作用する。これは異なるクロッ
ク発生器故のタイミング差を説明する。信号ｇｏとｎｇ
ｏはデータｖａｌｉｄ、ａｃｃｅｐｔ及びｎｏｔｓｔｏ
ｐｐｅｄのＡＮＤに基づいており、入力もしくは出力に
おいて何かが「大破」された場合を指示するため、ステ
ートマシーン内のどこかで使用される。このモジュール
のディスプレイインデックス部分はデータに関する等価
「ゴー」（ｇｏ）信号と共に、２線式インターフェース
から成る。ｒｓｔ ｆｌｄビットもここで発生し、これ
は設定された場合、ｄｉｓｐ ｖａｌｉｄが１サイクル
のために高くなるまで高いままである信号である。その
後、それはリセットされる。それに加えて、フラッシュ
トークンがディスプレイバッファによって、全ての外部
バッファにＥＭＰＴＹまたはＩＮ ＵＳＥのフラグを付
けさせた後、ｒｓｔ ｆｌｄがリセットされる。これは
ピクチャ数と提示数の両方がリセットされるのと同じポ
イントである。
【１８２７】階層の次のレベルに現れる入力データレジ
スタと連合する少量の追加回路がある。この回路は入力
データレジスタがＢＵ ＢＭ ＴＡＲＧＩＸに書き込ま
れるものと等しい値を持ち、それがイベント発生のため
に使用されることを指示する信号を作り出す。
【１８２８】Ｃ．２．３．２．２ 「インデックスブロ
ック（ｂｍ ｉｎｄｅｘ）」インデックスブロックは主
として、様々な戦略的バッファインデックスを表示する
２ビットレジスタから成る。これらはａｒｒ ｂｕｆ、
到着するピクチャデータが書き込まれるバッファ、ｄｉ
ｓｐ ｂｕｆ、そこからピクチャデータが表示のために
読み出されるバッファ、及びｒｄｙ ｂｕｆ、バッファ
がｄｉｓｐａｄｄｒによってリクエストされた場合、表
示され得るほとんどの現在までのピクチャを含むバッフ
ァインデックスである。更に、ｂｕｆ ｉｘを含むレジ
スタがあり、これはバッファに対する一般的なポインタ
として使用される。このレジスタは増分され（マックス
にＤ入力）、それらのステータスを調べるバッファを通
って循環する、あるいはステータスを変更する必要があ
る場合、ａｒｒｂｕｆ、ｄｉｓｐ ｂｕｆ、またはｒｄ
ｙ ｂｕｆの１つの値が指定される。これらのレジスタ
（ｐｈ０バージョン）の全ては、テストアドレススペー
スの一部として、マイクロプロセッサからアクセス可能
である。ｏｌｄ ｉｘはｂｕｆｉｘのリタイムドバージ
ョンであり、バッファステータス及びｉｍ ｓｔｕｓブ
ロック内のピクチャ数レジスタを可能化するために使用
される。ｂｕｆ ｉｘ及びｏｌｄ ｉｘは共にこのブロ
ックから出力される３つの信号（各々が値１〜３を保持
することができる）にデコードされる。他の出力はｂｕ
ｆ ｉｘがａｒｒ ｂｕｆもしくはｄｉｓｐ ｂｕｆの
いずれかと同じ値を持っているかどうかを指示し、また
ｒｄｙ ｂｕｆ及びｄｉｓｐ ｂｕｆのいずれかが値０
を持っているかどうかを指示する。０はバッファに対す
る参照符号ではない。それは単に現在割り当てられるａ
ｒｒｉｖａｌ／ｄｉｓｐｌａｙ／ｒｅａｄｙバッファが
ないことを指示するだけである。
【１８２９】ａｒｒ ｂｕｆ及びｄｉｓｐ ｂｕｆは各
々の２線式インターフェース出力アクセプトレジスタに
よって可能化される。
【１８３０】ｂｍｌｏｇｉｃレベルの追加回路は現在の
バッファインデックス（ｂｕｆ ｉｘ）がセットアップ
時に制御レジスタに書き込まれる値によって限定される
ように、使用中の最大インデックスに等しいか否かを判
断するために使用される。制御レジスタ内の「１」は３
バッファシステムを指示し、「０」は２バッファシステ
ムを指示する。
【１８３１】Ｃ．２．３．２．３ 「バッファステータ
ス」バッファステータス内の主要な成分はステータスと
各々のバッファ用のピクチャ数レジスタである。３つの
グループの各々はマスター・スレーブ配置であり、その
場合、スレーブは３つのレジスタのバンクであり、マス
ターはその出力が（レジスタｅｎａｂｌｅｓを使用し
て、ｏｌｄ ｉｘによって切り換えられる）スレーブの
１つに向けられる１つのレジスタである。マスターに対
する可能な入力の１つは（ｂｍｌｏｇｉｃレベルでｂｕ
ｆ ｉｘによってインデックスされる）異なるスレーブ
出力の間で多重送信される。ｂｍｌｏｇｉｃレベルでデ
コードされるバッファステータスはステートマシーンロ
ジックにおいて使用されるため、表２３７に示された値
のいずれをも取ることができ、あるいはその前の値を再
循環させることができる。ピクチャ数は前の値または１
だけ（または１＋デルタ、Ｈ．２６１の場合に実際のも
のと予測される時間リファレンス間の差）増分された前
の値を取ることができる。この値はブロックに存在する
８ビットアダーによって供給される。このアダーに対す
る最初の入力はｔｈｉｓ ｐｎｕｍ、現在書き込まれて
いるデータのピクチャ数である。
【１８３２】
【表２３７】 ３バッファピクチャ数レジスタのいずれも、（殆ど常に
古くなっている）それら自身の前のピクチャ数ではな
く、現在（または前の）ピクチャ数に基づいて容易に更
新できるように、これは別個に（それ自身のマスター・
スレーブ配置に）記憶される必要がある。ｔｈｉｓ ｐ
ｎｕｍは−１にリセットされ、最初のピクチャが到着す
る時、アダーから出力に加算されるので、最初のバッフ
ァピクチャ数レジスタへの入力は０である。
【１８３３】現在のバージョンにおいては、その値を供
給すべき時間リファレンスブロックの欠如により、デル
タは０に接続される。
【１８３４】Ｃ．２．３．２．４ 「提示数」８ビット
提示数レジスタは、提示数が最後に調べられてから変化
していることを指示するため、ステートマシーンにおい
て使用される関連提示フラグを持つ。こうしたことが必
要であるのは、ピクチャクロックが本質的に同期的であ
り、如何なるステートにおいても活性であり得るからで
あり、これらが提示数に関係するからではない。本ブロ
ック内の回路の残りはピクチャクロックパルスが発生し
たことを検出し、この事実を「覚えておく」ことに関係
する。この方法で、提示数は更新することが有効である
時に更新することができる。イベントの代表的シーケン
スを図１６５に示す。信号ｉｎｃｒ ｐｒｎはリタイム
ドピクチャクロックライジングエッジの１サイクル後に
活性となり、ステートが入ってくるまで持続し、その間
に提示数を修正することができる。これは信号ｅｎ ｐ
ｒｎｕｍによって指示される。特定のステートの間にの
み提示数の更新ができるようにした理由は、それが信号
ｒｄｙｓｔを提供するためのｓｔａｎｄａｒｄ−ｃｅｌ
ｌ、ｎｏｔ−ｖｅｒｙ−ｆａｓｔ８ビットアダーを含む
ロジックのかなりの量を駆動させるために使用されるか
らである。従って、それは次に続くステートがその結果
を使用していないステートの間にのみ変更されなければ
ならない。
【１８３５】Ｃ．２．３．２．５ 「時間リファレン
ス」本発明による時間リファレンスブロックは、イメー
ジフォーマッティング部の現在の態様からは省略されて
いるが、説明の完全性のためにそのオペレーションにつ
いてここで説明する。
【１８３６】本ブロックの機能はデルタ、Ｈ．２６１デ
ータストリーム内のトークンにおいて受け取った時間リ
ファレンスバリューと、「予測された」時間リファレン
ス（１＋前のバリュー）の間の差を計算することであ
る。これによりＨ．２６１においてフレームをスキップ
することができる。時間リファレンストークンは全ての
ｎｏｎ−Ｈ．２６１ストリームにおいて無視される。計
算されたバリューはバッファ用のピクチャ数を計算する
ためにステータスブロックにおいて使用される。ｂｍｌ
ｏｇｉｃからのブロックを省略する効果は、Ｈ．２６１
ストリームが幾つかのピクチャ数をスキップすべきであ
ると指示しても、ピクチャ数がどのシーケンスにおいて
も常に連続していることである。
【１８３７】（概略図ｂｍ ｔｒｅｆにおいて見ること
ができる）ブロックの主要な成分はｔｒ、ｅｘｐｔｒ及
びデルタ用のレジスタである。発明においては、ｔｒは
０にリセットされ、適当な場合に入力データレジスタか
らロードされるものである。同様に、ｅｘｐｔｒは−１
にリセットされ、時間リファレンスステートのシーケン
スの間に、１またはデルタだけ増分される。それに加え
て、デルタは０にリセットされ、他の２つのレジスタの
間の差がロードされる。３つの全てのレジスタはフラッ
シュトークンの後リセットされる。このブロック内のア
ダーはデルタとｅｘｐｔｒの両方の計算のために、つま
り減算及び加算操作のために各々使用され、信号ｄｅｌ
ｔａ ｃａｌｃによって制御される。
【１８３８】Ｃ．２．３．２．６ 「制御レジスタ（ｂ
ｍ ｕｒｅｇｓ）」バッファマネージャ用の制御レジス
タはブロックｂｍ ｕｒｇｅｓにある。これらはアクセ
スビットレジスタ、（外部バッファの最大数及び内部／
外部ピクチャクロックを限定する）セットアップレジス
タ、及びターゲットインデックスレジスタである。アク
セスビットは予測されたように同期化される。信号ｓｔ
ｏｐｄ ０、ｓｔｏｐｄ １、及びｎｓｔｏｐｄ １は
アクセスビットのＯＲ及び２個のイベントストップビッ
トから引き出される。全てのｂｍｌｏｇｉｃ用のＵｐｉ
アドレスデコーディングはブロックｂｍ ｕｄｅｃによ
って行われ、それはイメージフォーマッティング部のト
ップレベルのアドレスデコードからの２つのセレクト信
号と共に、ｕｐｉデータバスの下位４ビットを取る。
【１８３９】Ｃ．２．３．２．７ 「制御用ステートマ
シーン」ステートマシーンロジックは元々それ自体のブ
ロック、ｂｍ ｓｔａｔｅを占有していた。しかしなが
ら、コード発生理由のため、今では平板化され、ｂｍｌ
ｏｇｉｃ概略図のシート２の上にある。
【１８４０】このロジックの主要セクションは同じであ
る。これはデコーディング、他のｂｍｌｏｇｉｃブロッ
クの制御用のロジック信号の発生、及びステートマシー
ンを通るルートを選択するために使用されるフラグ、ｆ
ｒｏｍ ｐｓ及びｆｒｏｍｆｌを含む新しいステートエ
ンコーディングを含む。ｂｍ ｓｔｕｓ及びｂｍｉｎｄ
ｅｘ用にマックス制御信号を作るための別個のブロック
がある。
【１８４１】ステートマシーンハードウェアにおける信
号には、タイピング及び参照のしやすさのために簡単な
アルファベット名を与えてきた。それらの全てを、それ
らが表すロジック表現と共に表２３８〜表２４１にリス
トアップする。更にそれらはｂｍｌｏｇｉｃの行動Ｍ．
解説（ｂｍｌｏｇｉｃ．Ｍ）におけるコメントとしても
現されている。
【１８４２】
【表２３８】
【１８４３】
【表２３９】
【１８４４】
【表２４０】
【１８４５】
【表２４１】 Ｃ．２．３．２．８ 「モニタリングオペレーション
（ｂｍｉｎｆｏ）」本発明では、バッファステータス情
報、インデックスバリュー、及び提示数をシミュレーシ
ョン中に観察できるように、モジュール、ｂｍｉｎｆｏ
が含まれる。それはＭの中に書き込まれ、その入力の１
つが変化する度に出力を生じさせる。
【１８４６】Ｃ．２．３．３ 「レジスタアドレスマッ
プ」バッファマネージャのアドレススペースは２つのエ
リア、ユーザー・アクセシブルとテストにスプリットさ
れる。従って、トップレベルにおけるレンジデコードか
ら引き出される２つの別個のイネーブルワイヤがある。
表２４２はユーザー・アクセシブルレジスタを示し、表
２４３はテストスペースの内容を示す。
【１８４７】
【表２４２】
【１８４８】
【表２４３】 Ｃ．２．４ 「ステートマシーンのオペレーション」表
２４４に詳述するように、バッファマネージャのステー
トマシーンには１９のステートがある。これらは図１６
６に示すように、また行動解説ｂｍｌｏｇｉｃ．Ｍにも
記載するように相互作用する。
【１８４９】
【表２４４】 Ｃ．２．４．１ 「リセットステート」リセットステー
トはＰＲＥＳ０であり、主ループが初期に循環されるよ
うに、フラグは０に設定される。
【１８５０】Ｃ．２．４．２ 「主ループ」ステートマ
シーンの主ループが図１６７に示すようなステート（主
な線図−図１６６において強調している）から成る。ス
テートＰＲＥＳ０とＰＲＥＳ１は信号ｐｒｅｓｆｌｇを
介してピクチャクロックを検出することに関係する。２
個のサイクルはそれらが全てｒｄｙｓｔ、Ｃ．２．３．
２．４において説明したアダー出力信号のバリューに依
存するので、テスト用に含めることができる。提示フラ
グが検出された場合、全てのバッファは可能な「レディ
ネス」のために調べられ、そうでなければ、ステートマ
シーンはステートＤＲＱに進む。ＰＲＥＳ０−ＰＲＥＳ
１ループの回りの各サイクルは異なるバッファを調べ、
フル及びレディ条件をチェックする。これらが満たされ
ると、前のレディバッファ（もし存在していれば）がク
リアされ、新しいレディバッファが割り当てられ、その
ステータスが更新される。このプロセスは全てのバッフ
ァが調べられる（インデックス＝＝ｍａｘ ｂｕｆ）ま
で繰り返され、それからステートが前進する。以下のい
ずれかが当てはまれば、バッファ は表示される準備が整ったと考えられる： （ｐｉｃ ｎｕｍ＞ｐｒｅｓ ｎｕ ｍ） ＆＆（ｐｉｃ ｎｕｍ−ｐｒｅｓ ｎｕｍ）＞＝１２８） ｏｒ （ｐｉｃ ｎｕｍ＜ｐｒｅｓ ｎｕｍ） ＆＆（ｐｒｅｓ ｎｕｍ−ｐｉｃ ｎｕｍ）＜＝１２８） ｏｒ ｐｉｃ ｎｕｍ＝＝ｐｒｅｓ ｎｕｍ ステートＤＲＱはディスプレイバッファ用のリクエスト（ｄｒｑ ｖａｌｉｄ ｒｅｇ ＆＆ ｄｉｓｐ ａｃｃ ｒｅｇ）をチェックする。もし如何なるリクエスト もなければ、ステートは（通常は、後述するように、ス
テートＴＯＫＥＮに）進む。そうでなければ、ディスプ
レイバッファインデックスが以下のように発せられる。
レディバッファがなければ、前のインデックスが再発行
され、あるいは、前のディスプレイバッファがなけれ
ば、ゼロインデックス（ゼロ）が発せられる。バッファ
が表示される準備が整っていれば、そのインデックスが
出され、そのステートが更新される。必要であれば、前
のディスプレイバッファがクリアされる。ステートマシ
ーンはその後以前のように前進する。
【１８５１】ステートＴＯＫＥＮは主ループを完了させ
るための典型的なオプションである。有効な入力があ
り、出力がストールされていなければ、トークンは（後
のセクションで説明する）戦略的バリューのために調べ
られ、そうでなければ、制御はステートＰＲＥＳ０に戻
る。
【１８５２】制御はある条件が満たされる時に、主ルー
プから分岐するだけである。これらについては以下のセ
クションにおいて説明する。
【１８５３】Ｃ．２．４．３ 「レディバッファインデ
ックスの割当」ＰＲＥＳ０−ＰＲＥＳ１ループの間に、
バッファがレディであると判断されれば、前のレディバ
ッファは空にされる。なぜなら、いつでも１つだけのバ
ッファがレディと指定され得るからである。ステートＶ
ＡＣＡＴＥ ＲＤＹはそのステートをＶＡＣＡＮＴに設
定することにより、古いレディバッファをクリアし、制
御がＰＲＥＳ０ステートに戻る時、全てのバッファのレ
ディネスがテストされるように、バッファインデックス
を１にリセットする。こうすることの理由は、インデッ
クスが今では前のレディバッファを指しており（それを
クリアする目的）、我々の意図する新しいレディバッフ
ァインデックスの記録がないからである。従って、全て
のバッファを再テストすることが必要である。
【１８５４】Ｃ．２．４．４ 「ディスプレイバッファ
インデックスの割当」ディスプレイバッファインデック
スの割当はステートＤＲＱ（ステートＵＳＥＲＤＹ）か
ら直接、あるいは古いディスプレイバッファステートを
クリアするステートＶＡＣＡＴＥ ＤＩＳＰを介して行
われる。選ばれたディスプレイバッファはＩＮ ＵＳＥ
というフラグが付けられ、ｒｄｙ ｂｕｆのバリューが
０に設定され、ステートＤＲＱに戻るためにインデック
スは１にリセットされる。更に、ｄｉｓｐ ｂｕｆに必
要なインデックスが与えられ、２線式インターフェース
ワイヤ（ｄｉｓｐ ｖａｌｉｄとｄｒｑ ａｃｃ）がそ
れに応じて制御される。ステートＴＯＫＥＮ、ＦＬＵＳ
Ｈ、ＡＬＬＯＣ間の決定がステートＵＳＥ ＲＤＹにお
いて為される必要がないようにするためだけに、制御は
ステートＤＲＱに戻る。
【１８５５】Ｃ．２．４．５ 「ピクチャエンドを受け
取った時のオペレーション」ピクチャエンドトークンを
受け取ると、制御はステートＴＯＫＥＮからステートピ
クチャエンドに移り、そこで、インデックスがまだ現在
のアライバルバッファを指していない場合、そこを指す
ように設定され、そのステートが更新され得る。ｏｕｔ
ａｃｃ ｒｅｇ及びｅｎ ｆｕｌｌが当てはまると仮
定すれば、ステータスを後述するように更新することが
できる。そうでなければ、制御はそれらが共に当てはま
るまでステートピクチャエンドに残る。ｅｎ ｆｕｌｌ
信号がライトアドレス発生器によって供給され、スイン
グバッファがスイングしたことを、つまり最後のブロッ
クがうまく書き込まれ、従ってバッファステータスを更
新しても安全であることを指示する。
【１８５６】完了したばかりのバッファのレディネスが
テストされ、テストの結果に応じてステータスＦＵＬＬ
またはＲＥＡＤＹのいずれかが与えられる。それがレデ
ィであれば、ｒｄｙ ｂｕｆにそのインデックスのバリ
ューが与えられ、ｓｅｔ ｌａ ｅｖ信号（レイトアラ
イバルイベント）が高く設定される（予測されるディス
プレイがデコーディングの適時に前に進んだことを指示
する）。ａｒｒ ｂｕｆの新しいバリューは今は０であ
り、前のレディバッファがそのステータスをクリアする
必要があれば、インデックスはそこを指すように設定さ
れ、制御はステートＶＡＣＡＴＥ ＲＤＹに移動する。
そうでなければ、インデックスは１にリセットされ、制
御は主ループのスタートに戻る。
【１８５７】Ｃ．２．４．６ 「ピクチャスタートを受
け取った時のオペレーション（アライバルバッファの割
当）」ピクチャスタートトークンがステートＴＯＫＥＮ
の間に到着すると、フラグｆｒｏｍ ｐｓが設定され、
ステートＴＯＫＥＮの代わりにステートＡＬＬＯＣを巡
視するように、ベーシックステートマシーンループを変
更させる。ステートＡＬＬＯＣはアライバルバッファ
（その中に到着するピクチャデータを書き込むことがで
きる）の割当に関係し、そのステータスがＶＡＣＡＮＴ
であるものを見つけるまでバッファを通って循環する。
バッファはデータ２線式インターフェースの上に出力さ
れるので、ｏｕｔ ａｃｃ ｒｅｇが高い場合にのみ割
り当てられる。従って、ループのまわりの循環はこれが
本当にそうした場合になるまで続くであろう。適当なア
ライバルバッファが見つけられると、インデックスはａ
ｒｒｂｕｆに割り当てられ、そのステータスにはＩＮ
ＵＳＥというフラグが付けられる。インデックスは１に
設定され、フラグｆｒｏｍ ｐｓがリセットされ、ステ
ートはＮＥＷ ＥＸＰ ＴＲに進む用に設定される。
（ピクチャスタートに続くワードに含まれる）ピクチャ
のインデックスがチェックされ、それがｔａｒｇ ｉｘ
（セットアップで指定されたターゲットインデックス）
と同じであるか否かが判断され、もしそうであれば、ｓ
ｅｔ ｉｆ＋ ｅｖ（インッデクスファウンドイベン
ト）が高く設定される。
【１８５８】３つのステータスＮＥＷ ＥＸＰ ＴＲ、
ＳＥＴ ＡＲＲＩＸ、及びＮＥＷＰＩＣ ＮＵＭが新し
く予測される時間リファレンス及び入ってくるデータ用
のピクチャ数を設定する。正しいピクチャ数レジスタが
更新される（ｔｈｉｓｐｎｕｍも更新されることに注
意）ように、中間ステートはインデックスをａｒｒ ｂ
ｕｆに設定する。その後制御は、低い拡張に遭遇するま
で、（好ましい２線式インターフェース信号を仮定し
て）データを出力するステートＯＵＴＰＵＴＴＡＩＬに
進む。この時点で、主ループは再スタートされる。これ
は全データブロック（６４アイテム）が出力されること
を意味し、その間に提示フラグもしくはディスプレイリ
クエスト用のテストは行われない。
【１８５９】Ｃ．２．４．７ 「フラッシュを受け取っ
た時の動作」データストリーム内のフラッシュトークン
はシーケンス情報（提示数、ピクチャ数、ｒｓｔｆｌ
ｄ）をリセットすべきことを指示する。これはＦＬＵＳ
Ｈに導く全てのデータが正しく処理された時にのみ発生
することができる。従って、ＦＬＵＳＨを受け取った
後、全てのフレームがディスプレイに手渡された、つま
り、１つのバッファを除いて全てのバッファがステータ
スＥＭＰＴＹを持ち、その１つのバッファが（ディスプ
レイバッファとして）ＩＮ ＵＳＥであることが確実に
なるまで、バッファの全てのステータスを監視すること
が必要である。その時点で、「新しいシーケンス」を安
全に使用することができる。
【１８６０】フラッシュトークンがステートトークンに
おいて検出されると、フラグｆｒｏｍ ｆｌが設定さ
れ、ステートトークンの代わりにステートフラッシュを
巡視するように、ベーシックステートマシーンループを
変更させる。ステートＦＬＵＳＨは各バッファのステー
タスを順に調べ、それがＶＡＣＡＮＴもしくはディスプ
レイとしてＩＮ ＵＳＥになるのを待つ。ステートマシ
ーンは条件が当てはまるまで、単にループのまわりを循
環し、それからそのインデックスを増分して、全てのバ
ッファを訪問してしまうまでプロセスを繰り返す。最後
のバッファが条件を満たすと、提示数、ピクチャ数、及
び全ての時間リファレンスレジスタがそれらのリセット
値ｒｓｔ ｆｌｄが１に設定されると仮定する。フラグ
ｆｒｏｍｆｌがリセットされ、通常の主ループオペレー
ションが再び始められる。
【１８６１】Ｃ．２．４．８ 「時間標準を受け取った
時の動作」時間標準トークンに遭遇すると、Ｈ．２６１
ビットのチェックが行われ、設定されると、４つのステ
ートＴＥＭＰ ＲＥＦ０〜ＴＥＭＰ ＲＥＦ３を巡視す
る。これらは次のオペレーションを遂行する。
【１８６２】ＴＥＭＰ ＲＥＦ０：ｔｅｍｐ ｒｅｆ＝
ｉｎ ｄａｔａｒｅｇ； ＴＥＭＰ ＲＥＦ１：ｄｅｌｔａ＝ｔｅｍｐ ｒｅｆ−
ｅｘｐ ｔｒ；ｉｎｄｅｘ＝ａｒｒ ｂｕｆ； ＴＥＭＰ ＲＥＦ２：ｅｘｐ ｔｒ＝ｄｅｌｔａ＋ｅｘ
ｐ ｔｒ； ＴＥＭＰ ＲＥＦ３：ｐｉｃ ｎｕｍ［ｉ］＝ｔｈｉｓ
ｐｎｕｍ＋ｄｅｌｔａ；ｉｎｄｅｘ＝１． Ｃ．２．４．９ 「他のトークンとテール」ステートト
ークンは上記において概略したもの以外の全ての場合に
おいて、ステートＯＵＴＰＵＴ ＴＡＩＬに制御を送
る。最後のトークンワードに遭遇する（ｉｎｅｘｔｎ
ｒｅｇが低い）まで制御はここに留まり、主ループはそ
れから再突入される。
【１８６３】Ｃ．２．５ 「アプリケーションノート」
Ｃ．２．５．１ 「バッファマネージャ入力をストール
するステートマシーン」この要件はピクチャクロックと
ディスプレイバッファリクエストの「同期的」タイミン
グイベントを繰り返しチェックする。これらのチェック
の間に、バッファマネージャ入力をストールさせること
の必要性は、バッファマネージャの入力に連続的なデー
タ供給がある時、バッファマネージャを通るデータ率に
制限があることを意味する。典型的なステートシーケン
スはＰＲＥＳ０、ＰＲＥＳ１、ＤＲＱ、ＴＯＫＥＮ、Ｏ
ＵＴＰＵＴ ＴＡＩＬであり、ＯＵＴＰＵＴ ＴＡＩＬ
を除き、各々が１サイクル続く。これは各６４データア
イテムのブロックのために、入力がストールされている
間（ステートＰＲＥＳ０、ＰＲＥＳ１、ＤＲＱの間）３
サイクルのオーバーヘッドがあり、それによって３／６
４もしくはほぼ５％だけライト速度を遅くさせることを
意味する。このオーバーヘッドの数は、ステートマシー
ンの補助ブランチが最悪の場合の条件下で実行される
時、時には１３サイクルまで増加させることができる。
このように多くのオーバーヘッドはフレーム毎に一度の
ベースで適用できるだけであることに注意。
【１８６４】Ｃ．２．５．２ 「アクセス中の提示数行
為」Ｃ．２．３．２．４に示す概略図により図示される
ｂｍ ｐｒｅｓの特別な態様は、提示数がｕｐｉアクセ
ス中に自由に動くことを意味する。アクセスを廃棄する
時の提示数がアクセスを得た時の提示数と同じであるこ
とが求められる場合、これはアクセスが認められた後の
提示数を読み、それをアクセスが廃棄される直前に書き
戻すことによって成し遂げられる。注意すべきことは、
これは非同期的であり、従って更に効果性を確かめるた
めに、そのアクセスを数回繰り返すことが望ましいこと
である。
【１８６５】Ｃ．２．５．３ 「Ｈ２６１時間リファレ
ンス数」モジュールｂｍ ｔｒｅｆ（図示せず）はｂｍｌｏｇｉｃの中に含まれる
べきである。Ｈ．２６１時間リファレンスバリューは、
ｂｍｔｒｅｆからのデルタ入力をｂｍ ｓｔｕｓモジュ
ールに向けさせることにより正しく処理される。デルタ
入力は、フレームが常に連続する場合に０に結び付ける
ことができる。
【１８６６】セクションＣ．３ 「ライトアドレス発
生」Ｃ．３．１ 「序文」本発明によるライトアドレス
発生ハードウェアの機能は、バッファに書き込むべきデ
ータ用のブロックアドレスを作り出すことである。これ
はバッファのベースアドレス、ストリーム内で指示され
る成分、マクロブロック内の水平と垂直のサンプリン
グ、ピクチャディメンション及びコーディングスタンダ
ードを考慮する。データはマクロブロックの形態で到着
するが、ディスプレイのためにラインを容易に検索でき
るように記憶されなければならない。
【１８６７】Ｃ．３．２ 「機能的展望」新しいブロッ
クが（データトークンが指示する）データストリームに
到着する度に、ライトアドレス発生器は新しいブロック
アドレスを作るように要請される。アドレスが実際に必
要になる前に、６４までのデータワードを（スイングバ
ッファ内の）ＤＲＡＭインターフェースによって記憶す
ることができるので、直ちにアドレスを作ることが必要
ではない。これは様々なアドレス成分を連続サイクル内
の現在の合計に加算することができ、従って如何なるハ
ードウェア乗算器のための必要事項をも除去することが
できることを意味する。マクロブロックカウンタ機能は
重要な端末値を記憶し、各ブロックアドレス計算の後の
比較及び条件付き更新用のオペランドである、レジスタ
ファイル内のカウントを動かすことによって達成され
る。
【１８６８】図１７０に示したピクチャフォーマットを
考えてみると、予測されるアドレスシーケンスは標準の
データストリーム及びＨ．２６１のようなデータストリ
ームの双方から引き出すことができる。これらを下記に
示す。スライスが充分な幅を持たない（１１よりむしろ
３マクロブロックである）が、ここでは便利さのために
同じ「半ピクチャ幅スライス」コンセプトを使用し、シ
ーケンスは「Ｈ．２６１タイプ」のものであると仮定す
るので、フォーマットは実際にはＨ．２６１規定に準じ
てはいないことに注意。データはフルマクロブロック、
図示した例では４：２：０として到着し、各成分は指定
されたバッファのそれ自身のエリアに記憶される。 標準アドレスシーケンス： ０００，００１，００Ｃ，００Ｄ，１００，２００； ００２，００３，００Ｅ，００Ｆ，１０１，２０１； ００４，００５，０１０，０１１，１０２，２０２； ００６，００７，０１２，０１３，１０３，２０３； ００８，００９，０１４，０１５，１０４，１０５； ００Ａ，００Ｂ，０１６，０１７，１０５，２０５； ０１８，０１９，０２４，０２５，１０６，１０７； ０１Ａ，０１Ｂ，０２６，．．．．．．．．．．０８
０，０８１，０８Ｃ，０８Ｄ，１２２，２２２； ０８２，０８３，０８Ｅ，０８Ｆ，１２３，２２３； Ｈ．２６１型シーケンス： ０００，００１，００Ｃ，００Ｄ，１００，２００； ００２，００３，００Ｅ，００Ｆ，１０１，２０１； ００４，００５，０１０，０１１，１０２，２０２； ０１８，０１９，０２４，０２５，１０６，１０７； ０１Ａ，０１Ｂ，０２６，０２７，１０７，２０７； ０１Ｃ，０１Ｄ，０２８，０２９，１０８，２０８； ０３０，０３１，０３Ｃ，０３Ｄ，１０Ｃ，２０Ｃ； ０３２，０３３，０３Ｅ，０３Ｆ，１０Ｄ，２０Ｄ； ０３４，０３５，０４０，０４１，１０Ｅ，２０Ｅ； ００６，００７，０１２，０１３，１０３，２０３； ００８，００９，０１４，０１５，１０４，１０５； ００Ａ，００Ｂ，０１６，０１７，１０５，２０５； ０１Ｅ，０１Ｆ，０２Ａ，０２Ｂ，１０９，２０９； ０２０，０２１，０２Ｃ，０２Ｄ，１０Ａ，２０Ａ； ０２２，０２３，０２Ｅ，０２Ｆ，１０Ｂ，２０Ｂ； ０３６，０３７，０４２，０４３，１０Ｆ，２０Ｆ； ０３８，０３９，０４４，０４５，１１０，２１０； ０３Ａ，０３Ｂ，０４６，０４７，１１１，２１１； ０４８，０４９，０５４，０５５，１１２，２１２； ０４Ａ，０４Ｂ，０５６，．．．．．．．．．．０６
Ａ，０６Ｂ，０７６，０７７，１１Ｄ，２１Ｄ； ０７Ｅ，０７Ｆ，０８Ａ，０８Ｂ，１２１，２２１； ０８０，０８１，０８Ｃ，０８Ｄ，１２２，２２２； ０８２，０８３，０８Ｅ，０８Ｆ，１２３，２２３； Ｃ．３．３ 「アーキテクチュア」Ｃ．３．３．１
「インターフェース」Ｃ．３．３．１．１ 「バッファ
マネージャに対するインターフェース」バッファマネー
ジャはデータ及びバッファインデックスを直接ライトア
ドレス発生器に出力する。これは２線式インターフェー
スの制御下に行われる。ある方法では、ライトアドレス
発生器ブロックをバッファマネージャの拡張と考えるこ
とができる。なぜなら、その両者が非常に密接につなが
れるからである。しかしながら、それらは２つの別個の
（しかし類似した）クロック発生器から操作する。
【１８６９】Ｃ．３．３．１．２ 「ｄｒａｍｉｆに対
するインターフェース」ライトアドレス発生器はＤＲＡ
Ｍインターフェース用のデータとアドレスを提供する。
これらの各々はそれら自身の２線式インターフェースを
持ち、ｄｒａｍｉｆは異なるクロック様式においてその
各々を使用する。特に、アドレスはライトアドレス発生
器クロックに関連しないクロック上でｄｒａｍｉｆにク
ロックされる。従って、それは出力において同期化され
る。
【１８７０】Ｃ．３．３．１．３ 「マイクロプロセッ
サインターフェース」ライトアドレス発生器は８ビット
のデータバス及びリード／ライトストローブと共に、３
ビットのマイクロプロセッサアドレススペースを使用す
る。レジスタアクセス用に１つのセレクトビットがあ
る。
【１８７１】Ｃ．３．３．１．４ 「イベント」ライト
アドレス発生器は５個の異なるイベントを作り出すこと
ができる。２個はデータストリーム（ｈｍｂｓとｖｍｂ
ｓ）に現れるピクチャサイズ情報に答え、３個はＤＥＦ
ＩＮＥ ＳＡＭＰＬＩＮＧトークン（各成分のために１
イベント）に答える。
【１８７２】Ｃ．３．３．２ 「基本構造」ライトアド
レス発生器の構造を概略図ｗａｄｄｒｇｅｎ．ｓｃｈに
示す。それはデータパス、幾つかの制御ロジック、及び
スノーパと同期化から成る。
【１８７３】Ｃ．３．３．２．１ 「データパス（ｂｗ
ａｄｐａｔｈ）」データパスは本文書のＣ．５章におい
て説明したタイプのものであり、１８ビットのアダー／
サブトラクター、及びレジスタファイル（Ｃ．３．３．
４を参照）から成り、制御ロジックにおいて使用するた
め（アダーの出力に基づく）ゼロフラグを作り出す。
【１８７４】Ｃ．３．３．２．２ 「制御ロジック」本
発明の制御ロジックはレジスタファイルロード及びドラ
イブ信号、アダー制御信号、２線式インターフェース信
号の全てを発生させるため、ハーデウェアで構成され、
更に書き込み可能制御レジスタを含む。
【１８７５】Ｃ．３．３．２．３ 「スノーパ及び同期
化」スーパースノーパがデータとアドレスポートの両方
に存在する。データパス内のスノーパはｚｃｅｌｌｓか
らのスノーパとして制御される。アドレスはライトアド
レス発生器クロックとｄｒａｍｉｆのｃｌｋ様式との間
で同期化を持つ。Ｓｙｎｃｉｆｓは２線式インターフェ
ース信号用のｚｃｅｌｌｓにおいて使用され、簡略化さ
れたシンクロナイザーがアドレス用のデータパスにおい
て使用される。
【１８７６】Ｃ．３．３．３ 「制御ロジック及びステ
ートマシーン」Ｃ．３．３．３．１ 「入力／出力ブロ
ック（ｗａ ｉｎｏｕｔ）」このブロックは（トークン
デコード用の）入力データ用ラッチ及び（４つの方法で
デコーディングするための）アライバルバッファインデ
ックスと共に、入力と２つの出力の２線式インターフェ
ースを含む。
【１８７７】Ｃ．３．３．３．２ 「２つのサイクル制
御ブロック（ｗａｆｃ）」フラグｆｃ（最初のサイク
ル）がここに維持され、ステートマシーンが２サイクル
オペレーション（つまり、加算を含むオペレーション）
の中間にあるかどうかを指示する。
【１８７８】Ｃ．３．３．３．３ 「成分カウント（ｗ
ａ ｃｏｍｐ）」別のアドレスが各成分内のデータブロ
ックのために必要とされ、このブロックは入力ストリー
ムにおいて受け取られるデータヘッダのタイプに基づい
て考慮中の現在の成分を維持する。
【１８７９】Ｃ．３．３．３．４ 「モジュロ−３制御
（ｗａ ｍｏｄ３）」Ｈ．２６１データストリーム用
のアドレスシーケンスを発生させる時、スクリーンに沿
って半分までマクロブロックの３つのローをカウントす
る必要がある（Ｃ．３．２を参照）。これはマクロブロ
ックの新しいローが巡視される度に増分されるモジュロ
−３カウンタを維持することによって達成される。
【１８８０】Ｃ．３．３．３．５ 「制御レジスタ（ｗ
ａ ｕｒｅｇｓ）」モジュールｗａ ｕｒｅｇｓはステ
ップアップレジスタ及びコーディングスタンダードレジ
スタを含み、後者はデータストリームからロードされ
る。セットアップレジスタは３ビット：ＱＣＩＦ（１ｓ
ｂ）と、データストリーム内で予測される最大量の成分
（ビット１及び２）を使用する。更に、アクセスビット
はこのブロックにあり（いつものように同期化され）、
「ストップド」ビットはアクセスビット及びイベントス
トップビットのＯＲとして、階層（ｗａｌｏｇｉｃ）の
次の上のレベルにおいて引き出される。マイクロプロセ
ッサアドレスデコーディングは、リード及びライトスト
ローブ、セレクトワイヤ、及びアドレスバスの低い方の
２ビットを取るブロックｗａ ｕｄｅｃによって行われ
る。
【１８８１】Ｃ．３．３．３．６ 「制御ステートマシ
ーン（ｗａ ｓｔａｔｅ）」このブロック内のロジック
は幾つかの別個のエリアに分けられる。ステートデコー
ド、新しいステートエンコード、「中間」ロジック信号
の起源、データパス制御信号（ｄｒｉｖｅａ、ｄｒｉｖ
ｅｂ、ｌｏａｄ、アダー制御及びセレクト信号）、乗算
器制御、２線式インターフェース制御、及び５つのイベ
ント信号である。
【１８８２】Ｃ．３．３．３．７ 「イベント発生」５
つのイベントビットは入力に達する特定のトークンの結
果として発生される。重要なことは、各々の場合に、イ
ベントサービスルーチンが新しく受け取ったバリューに
基づいて計算を行うので、イベントが発生される前に全
トークンが受け取られることである。このため、各々の
ビットはイベントハードウェアに入力される前に全サイ
クルによって遅延される。
【１８８３】Ｃ．３．３．４ 「レジスタアドレスマッ
プ」ライトアドレス発生器ブロックには２セットのレジ
スタがある。これらは標準のセルセクションに置かれる
トップレベルのセットアップタイプのレジスタであり、
キーホールデータパスレジスタである。これらを表２４
５及び表２４６〜表２５６に各々リストアップする。
【１８８４】
【表２４５】
【１８８５】
【表２４６】
【１８８６】
【表２４７】
【１８８７】
【表２４８】
【１８８８】
【表２４９】
【１８８９】
【表２５０】
【１８９０】
【表２５１】
【１８９１】
【表２５２】
【１８９２】
【表２５３】
【１８９３】
【表２５４】
【１８９４】
【表２５５】
【１８９５】
【表２５６】 キーホールレジスタは広く２つの範疇に分かれる。それ
は、アドレス計算の前にピクチャサイズパラメータをロ
ードしなければならないものと、様々な（水平及び垂直
の）ブロック及びマクロブロックカウントの現在の合計
を含むものである。ピクチャサイズパラメータはライト
アドレス発生器により発生される割り込みに答えてロー
ドされ得る、つまり、ピクチャサイズまたはサンプリン
グトークンのいずれかがデータストリームに現れる時に
ロードされ得る。あるいは、ピクチャサイズがデータス
トリームを受け取る前に知られている場合、リセット後
にそれらを書き込むことができる。セットアップの例を
セクションＣ．１３に記すが、ピクチャサイズパラメー
タレジスタについては次のセクションにおいて定義す
る。
【１８９６】Ｃ．３．４ 「ライトアドレス発生器のプ
ログラミング」次のデータパスレジスタは、アドレス計
算が進行される前に、正しいピクチャサイズ情報を含ん
でいなければならない。それらを図１７１に図示する。
【１８９７】１）ＷＡＤＤＲ ＨＡＬＦ ＷＩＤＴＨ
ＩＮ ＢＬＯＣＫＳ：これはブロックにおいて、入って
くるピクチャの半分の幅を定義する。
【１８９８】２）ＷＡＤＤＲ ＭＢＳ ＷＩＤＥ：これ
はマクロブロックにおいて、入ってくるピクチャの幅を
定義する。
【１８９９】３）ＷＡＤＤＲ ＭＢＳ ＨＩＧＨ：これ
はマクロブロックにおいて、入ってくるピクチャの高さ
を定義する。
【１９００】４）ＷＡＤＤＲ ＬＡＳＴ ＭＢ ＩＮ
ＲＯＷ：これはマクロブロックの１つの全幅のローにお
ける最後のマクロブロックの左上位のブロックのブロッ
ク数を定義する。ブロックナンバリングは左端のマクロ
ブロックの左上コーナーの０からスタートし、フレーム
を横切って各ブロック毎に増加し、マクロブロックロー
内の次のブロック・ローへと続く。
【１９０１】５）ＷＡＤＤＲ ＬＡＳＴ ＭＢ ＩＮ
ＨＡＬＦ ＲＯＷ：これは前のアイテムと同様である
が、マクロブロックの半幅のローにおける最後のマクロ
ブロックの左上位のブロックのブロック数を定義する。
【１９０２】６）ＷＡＤＤＲ ＬＡＳＴ ＲＯＷ ＩＮ
ＭＢ：これはマクロブロックのロー内の最後のブロッ
クのローにおける左端のブロックのブロック数を定義す
る。７）ＷＡＤＤＲ ＢＬＯＣＫＳ ＰＥＲ ＭＢ Ｒ
ＯＷ：これはマクロブロックの１つの全幅のローに含ま
れる全ブロック数を定義する。
【１９０３】８）ＷＡＤＤＲ ＬＡＳＴ ＭＢ ＲＯ
Ｗ：これはピクチャ内のマクロブロックの最後のローに
おける左端のマクロブロックの左上位のブロックアドレ
スを定義する。
【１９０４】９）ＷＡＤＤＲ ＨＢＳ：これは入ってく
るピクチャのブロックの幅を定義する。
【１９０５】１０）ＷＡＤＤＲ ＭＡＸＨＢ：これは１
つのマクロブロック内のブロックのローにおける右端の
ブロックのブロック数を定義する。
【１９０６】１１）ＷＡＤＤＲ ＭＡＸＶＢ：これはブ
ロックにおける、１つのマクロブロックの高さ−１を定
義する。
【１９０７】それに加えて、ＤＲＡＭの組織を定義する
レジスタをプログラムしなければならない。これらのレ
ジスタは３バッファベースのレジスタ、及びｎ成分オフ
セットレジスタであり、この場合、ｎはデータストリー
ムにおいて予測される成分数である（それはデータスト
リームにおいて定義することができ、１最小限及び３最
大限であり得る）。
【１９０８】多くのパラメータがブロック数もしくはブ
ロックアドレスを指定することに注意。これは最終アド
レスがブロックアドレスであると予測され、計算は累積
アルゴリズムに基づくからである。
【１９０９】図１７１に図示するスクリーン構成は次の
レジスタバリューを生じる：１）ＷＡＤＤＲ ＨＡＬＦ
ＷＩＤＴＨ ＩＮ ＢＬＯＣＫＳ＝０ｘ１６ ２）ＷＡＤＤＲ ＭＢＳ ＷＩＤＥ＝０ｘ１６ ３）ＷＡＤＤＲ ＭＢＳ ＨＩＧＨ＝０ｘ１２ ４）ＷＡＤＤＲ ＬＡＳＴ ＭＢ ＩＮ ＲＯＷ＝０ｘ
２Ａ ５）ＷＡＤＤＲ ＬＡＳＴ ＭＢ ＩＮ ＨＡＬＦ Ｒ
ＯＷ＝０ｘ１４ ６）ＷＡＤＤＲ ＬＡＳＴ ＲＯＷ ＩＮ ＭＢ＝０ｘ
２Ｃ ７）ＷＡＤＤＲ ＢＬＯＣＫＳ ＰＥＲ ＭＢ ＲＯＷ
＝０ｘ５８ ８）ＷＡＤＤＲ ＬＡＳＴ ＭＢ ＲＯＷ＝０ｘ５Ｄ８ ９）ＷＡＤＤＲ ＨＢＳ＝０ｘ２Ｃ １０）ＷＡＤＤＲ ＭＡＸＶＢ＝１ １１）ＷＡＤＤＲ ＫＡＸＨＢ＝１ Ｃ．３．５ ステートマシーンのオペレーション バッファマネージャのステートマシーンには１９のステ
ートがあり、詳細は表２５７、表２５８に記す。これら
は図１７３に示すように、また行動解説、ｂｍｌｏｇｉ
ｃ．Ｍにおいて説明するように相互作用する。
【１９１０】
【表２５７】
【１９１１】
【表２５８】 Ｃ．３．５．１ 「アドレスの計算」ライトアドレス発
生器ステートマシーンの主セクションについては、図１
７３の左側に図示している。データトークンを受け取る
と、ステートマシーンはステートＩＤＬＥからステート
ＡＤＤＲ１に、そして順にステートＡＤＤＲ５へと移動
し、そこから２線式インターフェースの制御で１８ビッ
トのブロックアドレスを出力する。ステートＡＤＤＲ１
〜ＡＤＤＲ５により遂行される計算は以下の通りであ
る： ＢＵ ＷＡＤＤＲ ＳＣＲＡＴＣＨ＝ＢＵ ＢＵＦＦＥ
Ｒｎ ＢＡＳＥ＋ＢＵ ＣＯＭＰｍ ＯＦＦＳＥＴ； ＢＵ ＷＡＤＤＲ ＳＣＲＡＴＣＨ＝ＢＵ ＷＡＤＤＲ
ＳＣＲＡＴＣＨ＋ＢＵ ＷＡＤＤＲ ＶＭＢＡＤＤ
Ｒ； ＢＵ ＷＡＤＤＲ ＳＣＲＡＴＣＨ＝ＢＵ ＷＡＤＤＲ
−ＳＣＲＡＣＴＨ＋ＢＵ ＷＡＤＤＲ ＨＭＢＡＤＤ
Ｒ； ＢＵ ＷＡＤＤＲ ＳＣＲＡＴＣＨ＝ＢＵ＋ＷＡＤＤＲ
ＳＣＲＡＣＴＨ＋ＢＵ ＷＡＤＤＲ ＶＢＡＤＤＲ； ｏｕｔ ａｄｄｒ＝ＢＵ ＷＡＤＤＲ ＳＣＲＡＣＴＨ
＋ＢＵ ＷＡＤＤＲ ＨＢ； １）ＢＵ ＷＡＤＤＲ ＶＭＢＡＤＤＲ：マクロブロッ
クのローの左端のマクロブロックの（左上位のブロッ
ク）ブロックアドレス、そこにアドレスが計算されるブ
ロックが含まれる。
【１９１２】２）ＢＵ ＷＡＤＤＲ ＨＭＢＡＤＤＲ：
マクロブロックのカラムの上位マクロブロックの（左上
位のブロック）ブロックアドレス、そこにアドレスが計
算されるブロックが含まれる。
【１９１３】３）ＢＵ ＷＡＤＤＲ ＶＢＡＤＤＲ：ブ
ロックのローの左端の、マクロブロックロー内のブロッ
クアドレス、そこにアドレスが計算されるブロックが含
まれる。
【１９１４】４）ＢＵ ＷＡＤＤＲ ＨＢ：アドレスが
計算されるブロックの、マクロブロック内の水平ブロッ
ク数。
【１９１５】５）ＢＵ ＷＡＤＤＲ ＳＣＲＡＴＣＨ：
中間結果の一時的記憶のために使用されるスクラッチレ
ジスタ。
【１９１６】図１７２を考慮し、例えば、そのアドレス
が０ｘ６２Ｄであるブロックの計算を取り上げると、以
下の計算シーケンスが発生する： スクラッチ＝ＢＵＦＦＥＲｎ ＢＡＳＥ＋ＣＯＭＰｍ
ＯＦＦＳＥＴ；（０と仮定） スクラッチ＝０＋０ｘ５Ｄ８； スクラッチ＝０ｘ５Ｄ８＋０ｘ２８； スクラッチ＝０ｘ６００＋０ｘ２Ｃ； ブロックアドレス＝０ｘ６２Ｃ＋１＝０ｘ６２Ｄ； 様々なレジスタの内容を図に示す。
【１９１７】Ｃ．３．５．２ 「新しいスクリーンロケ
ーションパラメータの計算」アドレスが出力されたら、
ステートマシーンは上記の様々なスクリーンロケーショ
ンパラメータを更新するために計算を実行し続ける。ス
テートＨＢ及びＭＢ０〜ＭＢ６が計算を行い、あるポイ
ントにおいてステートデータに制御を伝送し、ステート
データからデータトークンの残りが出力される。
【１９１８】これらのステートはペアで進行し、第１の
ペアは現在のカウントとその終末値との差を計算し、０
フラグを発生させる。第２のペアはレジスタをリセット
するか、あるいは（スクリーンサイズから引き出される
セットアップレジスタにおけるバリューに基づいて）固
定オフセットを加算する。いずれの場合にも、考慮中の
カウントがその終末値に達すると（つまり、０フラグが
設定されると）、制御はステートのＭＢシーケンスを下
方へと続ける。そうでなければ、全てのカウントは正し
い（次のアドレス計算の準備が整っている）とみなさ
れ、制御はステートデータを伝送する。
【１９１９】加算もしくは減算の使用を含む全てのステ
ートは、完了するため（標準のリップル・キャリアダー
の使用を許す）２つのサイクルを取り、これはアダーベ
ースのステートのために１と０の間で交替するフラグ、
ｆｃ（最初のサイクル）の使用により達成される。
【１９２０】アドレス計算及びスクリーンロケーション
計算ステートの全てが、好ましい２線式インターフェー
ス条件を仮定して、データが出力されるようにする。
【１９２１】Ｃ．３．５．２．１ 「規格用の計算
（ＭＰＥＧ−スタイル）シーケンス」オペレーションの
シーケンスは以下の通りである（０フラグはアダーの出
力に基づく）： ステートＨＢ及びＭＢ０： スクラッチ＝ｈｂ−ｍａｘｈｂ； ｉｆ （ｚ） ｈｂ＝０； ｅｌｓｅ ｛ ｈｂ＝ｈｂ ＋ １ ｎｅｗ ｓｔａｔｅ＝ＤＡＴＡ； ｝ ステートＭＢ１及びＭＢ２： スクラッチ＝ｖｂ ａｄｄｒ−ｌａｓｔ ｒｏｗ ｉｎ ｍｂ； ｉｆ （ｚ） ｖｂ ａｄｄｒ＝０； ｅｌｓｅ ｛ ｖｂ ａｄｄｒ＝ｖｂ ａｄｄｒ ＋ ｗｉｄｔｈ ｉｎ ｂｌｏｃｋｓ； ｎｅｗ ｓｔａｔｅ＝ＤＡＴＡ； ｝ ステートＭＢ３及びＭＢ４： スクラッチ＝ｈｍｂ ａｄｄｒ−ｌａｓｔ ｍｂ ｉｎ ｒｏｗ； ｉｆ （ｚ） ｈｍｂ ａｄｄｒ＝０； ｅｌｓｅ ｛ ｈｍｂ ａｄｄｒ＝ｈｍｂ ａｄｄｒ ＋ ｍａｘｈｂ； ｎｅｗ ｓｔａｔｅ＝ＤＡＴＡ； ｝ ステートＭＢ５及びＭＢ６： スクラッチ＝ｖｍｂ ａｄｄｒ−ｌａｓｔ ｍｂ ｒｏｗ； ｉｆ （！ｚ） ｖｍｂ ａｄｄｒ＝ｖｍｂ ａｄｄｒ ＋ ｂｌｏｃｋｓ ｐｅｒ ｍｂ ｒｏｗ； （ｖｍｂ ａｄｄｒは、ピクチャエンドが計算から推論
される時より、ピクチャスタートトークンが検出された
後に、リセットされる。） Ｃ．３．５．２．２ 「Ｈ．２６１用計算シーケンス」
Ｈ．２６１計算用シーケンスはステートＭＢ４における
標準シーケンスから分岐する： ステートＨＢ及びＭＢ０：上記の通り ステートＨＢ１及びＭＢ２：上記の通り ステートＨＢ３及びＭＢ４： スクラッチ＝ｈｍｂ ａｄｄｒ−ｌａｓｔ ｍｂ ｉｎ ｒｏｗ； ｉｆ（ｚ＆（ｍｏｄ３＝＝２））／*ｅｎｄ ｏｆ ｓｌｉｃｅ ｏｎ ｒｉｇｈｔ ｏｆ ｓｃｒｅｅｎ*／ ｛ ｈｍｂ ａｄｄｒ＝０； ｎｅｗ ｓｔａｔｅ＝ＭＢ５； ｝ ｅｌｓｅ ｉｆ（ｚ）／*ｅｎｄ ｏｆ ｒｏｗ ｏｎ ｒｉｇｈｔ ｏｆ ｓｃｒｅｅｎ*／ ｛ ｈｍｂ ａｄｄｒ＝ｈａｌｆ ｗｉｄｔｈ ｉｎ ｂｌｏｃｋｓ； ｎｅｗ ｓｔａｔｅ＝ＭＢ４Ａ； ｝ ｅｌｓｅ ｛ スクラッチ＝ｈｍｂ ａｄｄｒ −ｌａｓｔ ｍｂ ｉｎ ｈａｌｆ ｒｏｗ； ｎｅｗ ｓｔａｔｅ＝ＭＢ４Ｂ； ｝ ステートＭＢ４Ａ： ｖｍｂ ａｄｄｒ＝ｖｍｂ ａｄｄｒ ＋ ｂｌｏｃｋｓ ｐｅｒ ｍｂ ｒｏｗ； ｎｅｗ ｓｔａｔｅ＝ＤＡＴＡ； ステート（ＭＢ４）及びＭＢ４Ｂ： （ｓｃｒａｔｃｈ＝ｈｍｂ ａｄｄｒ −ｌａｓｔ ｍｂ ｉｎ ｈａｌｆ ｒｏｗ；） ｉｆ（ｚ＆（ｍｏｄ３＝＝２））／*ｅｎｄ ｏｆ ｓｌｉｃｅ ｏｎ ｌｅｆｔ ｏｆ ｓｃｒｅｅｎ*／ ｛ ｈｍｂ ａｄｄｒ＝ｈｍｂ ａｄｄｒ ＋ ｍａｘｈｂ； ｎｅｗ ｓｔａｔｅ＝ＭＢ４Ｃ； ｝ ｅｌｓｅ ｉｆ（ｚ） ／*ｅｎｄ ｏｆ ｒｏｗ ｏｎ ｌｅｆｔ ｏｆ ｓｃｒｅｅｎ*／ ｛ ｈｍｂ ａｄｄｒ＝０； ｎｅｗ ｓｔａｔｅ＝ＭＢ４Ａ； ｝ ｅｌｓｅ ｛ ｈｍｂ ａｄｄｒ＝ｈｍｂ ａｄｄｒ ＋ ｍａｘｈｂ； ｎｅｗ ｓｔａｔｅ＝ＤＡＴＡ； ｝ ステートＭＢ４Ｃ及びＭＢ４Ｄ： ｖｍｂ ａｄｄｒ＝ｖｍｂ ａｄｄｒ −ｂｌｏｃｋｓ ｐｅｒ ｍｂ ｒｏｗ； ｖｍｂ ａｄｄｒ＝ｖｍｂ ａｄｄｒ −ｂｌｏｃｋｓ ｐｅｒ ｍｂ ｒｏｗ； ｎｅｗ ｓｔａｔｅ＝ＤＡＴＡ； ステートＭＢ５及びＭＢ６：上記の通りＣ．３．５．３
「ピクチャスタートトークン上のオペレーション」ピ
クチャスタートトークンを受け取ると、制御はステート
ＰＩＣ ＳＴ１にに進み、そこでｖｂ ａｄｄｒレジス
タ（ＢＵ ＷＡＤＤＲ ＶＢＡＤＤＲ）が０にリセット
される。ステートＰＩＣ ＳＴ２及びＰＩＣ ＳＴ３の
各々が各成分のために一度づつ巡視され、ｈｍｂ ａｄ
ｄｒとｖｍｂ ａｄｄｒを各々リセットする。次に制御
はステートＯＵＴＰＵＴ ＴＡＩＬを介してＩＤＬＥに
戻る。 Ｃ．３．５．４ 「ＤＥＦＩＮＥ ＳＡＭＰＬＩＮＧト
ークン上のオペレーション」ＤＥＦＩＮＥ ＳＡＭＰＬ
ＩＮＧトークンを受け取ると、成分レジスタには最も重
要でない２ビットの入力データがロードされる。それに
加えて、ステートＨＳＡＭＰ及びＶＳＡＭＰを介して、
その成分用のｍａｘｈｂレジスタ及びｍａｘｖｂレジス
タがロードされる。更に、適切な定義サンプリングイベ
ントビットがトリガーされる（全トークンが書き込まれ
るようにするため１サイクルだけ遅延される）。
【１９２２】Ｃ．３．５．５ 「ＨＯＲＩＺＯＮＴＡＬ
ＭＢＳ及びＶＥＲＴＩＣＡＬ ＭＢＳ上のオペレーシ
ョン」ＨＯＲＩＺＯＮＴＡＬ ＭＢＳ及びＶＥＲＴＩＣ
ＡＬ ＭＢＳの各々が到着すると、トークンに含まれる
１４ビットバリューが２つのサイクルで適切なレジスタ
に書き込まれる。関連イベントビットがトリガーされ、
１サイクル分遅延される。
【１９２３】Ｃ．３．５．６ 「他のトークン」コーデ
ィングスタンダードトークンが検出され、トップレベル
のＢＵ ＷＡＤＤＲ ＣＯＤ ＳＴＤレジスタに入力デ
ータが書き込まれるようにする。これがデコードされ、
（Ｈ２６１ではなく）ｎｈ２６１フラグがバッファマネ
ージャブロックにハードワイヤードされる。他の全ての
トークンが制御をステートＯＵＴＰＵＴ ＴＡＩＬに動
かし、トークンが完了するまでそのステートがデータを
アクセプトする。しかしながら、それは如何なるデータ
も実際には出力しないことに注意。
【１９２４】セクションＣ．４ 「リードアドレス発生
器」Ｃ．４．１「展望」本発明のリードアドレス発生器
は４つのステートマシーン／データパスブロックから成
る。まず、ｄｌｉｎｅがラインアドレスを発生させ、そ
れらを他の３つの（各成分用に１つづつの）同じページ
／ブロックアドレス発生器、ｄｒａｍｃｔｌｓに分配す
る。全てのブロックは２線式インターフェースによって
つながれる。オペレーションモードは飛び越し／順送り
型、最初のフィールド上位／下位、及び上位／下位／両
方のフレームスタートの全ての組合せを含む。表２５
９、表２６０はｄｉｓｐａｄｒ制御レジスタの名前、ア
ドレス、及びリセットステートを示し、セクションＣ．
１３において両アドレス発生器用のプログラミングの例
を示す。
【１９２５】Ｃ．４．２ 「ラインアドレス発生器（ｄ
ｌｉｎｅ）」このブロックは各成分のためにラインアド
レス発生器を計算する。表２５９、表２６０はｄｌｉｎ
ｅにおける１８ビットのデータパスレジスタを示す。
【１９２６】ＤＩＳＰ ｒｅｇｉｓｔｅｒ ｎａｍｅ及
びＡＤＤＲ ｒｅｇｉｓｔｅｒ ｎａｍｅ ＤＩＳＰ
ｎａｍｅレジスタの区別はｄｉｓｐａｄｄｒのみにおい
てであり、ＤＲＡＭから読み出される表示エリアに対し
てそのレジスタが特別であることを意味する。ＡＤＤＲ
ｎａｍｅはそのレジスタが外部バッファの構造に関す
る何かを説明することを意味する。
【１９２７】オペレーション リピート等の全てのモードを無視する、ｄｌｉｎｅの基
本的オペレーションは： ｉｆ （ｖｓｙｎｃ ｓｔａｒｔ）／*ｆｉｒｓｔ ａｃｔｉｖｅ ｃｙｃｌｅ ｏｆ ｖｓｙｎｃ*／ ｛ ｃｏｍｐ＝０ ＤＩＳＰ ＶＢ ＣＮＴ ＣＯＭＰ［ｃｏｍｐ］＝０； ＬＩＮＥ［ｃｏｍｐ］＝ＢＵＦＦＥＲ ＢＡＳＥ［ｃｏｍｐ］＋０； ＬＩＮＥ［ｃｏｍｐ］＝ＬＩＮＥ［ｃｏｍｐ］ ＋ＤＩＳＰ ＣＯＭＰ ＯＦＦＳＥＴ［ｃｏｍｐ］； ｗｈｉｌｅ （ＶＢ ＣＮＴ ＣＯＭＰ［ｃｏｍｐ］ ＜ＤＩＳＰ ＶＢＳ ＣＯＭＰ［ｃｏｍｐ］） ｛ ｗｈｉｌｅ （ｌｉｎｅ ｃｏｕｎｔ［ｃｏｍｐ］＜８） ｛ ｛ ｗｈｉｌｅ （ｃｏｍｐ＜３） ｛ →ＯＵＴＰＵＴ ＬＩＮＥ［ｃｏｍｐ］ ｔｏ ｄｒａｍｃｔｌ［ｃｏｍｐ］ ｌｉｎｅ［ｃｏｍｐ］＝ＬＩＮＥ［ｃｏｍｐ］ ＋ＡＤＤＲ ＨＢＳ ＣＯＭＰ［ｃｏｍｐ］； ｃｏｍｐ＝ｃｏｍｐ＋１； ｝ ｌｉｎｅ ｃｏｕｎｔ［ｃｏｍｐ］＝ｌｉｎｅ ｃｏｕｎｔ［ｃｏｍｐ］ ＋１； ｝ ＶＢ ＣＮＴ ＣＯＭＰ［ｃｏｍｐ］＝ＶＢ ＣＮＴ ＣＯＭＰ［ｃｏｍｐ］ ＋１； ｌｉｎｅ ｃｏｕｎｔ［ｃｏｍｐ］＝＝０； ｝ ｝
【１９２８】
【表２５９】
【１９２９】
【表２６０】 Ｃ．４．３ 「Ｄｌｉｎｅ制御レジスタ」上記オペレー
ションは下記の表に示すｄｉｓｐａｄｄｒ制御レジスタ
により修正される。
【１９３０】
【表２６１】 Ｃ．４．３．１ 「ＬＩＮＥＳ ＩＮ ＬＡＳＴ ＲＯ
Ｗ［成分］」これら３つのレジスタは、各成分のため
に、読まれることになっているブロックの最後のローの
中のライン数を決定する。このように、リードウインド
ーの高さは任意のライン数であってよい。ウインドーの
上端、左端及び右端がブロック境界上にあり、出力コン
トローラが余分なラインをクリップする（捨てる）こと
ができるので、これはバックアップの特徴である。
【１９３１】Ｃ．４．３．２ 「ＤＩＳＰＡＤＤＲ Ａ
ＣＣＥＳＳ」これはｄｉｓｐａｄｄｒ全体のためのアク
セスビットである。このロケーションに「１」を書き込
むと、ｄｉｓｐａｄｄｒがクロックに同期して停止され
る。このステートに達すると、全てのｄｉｓｐａｄｄｒ
レジスタに対する非同期ｕｐｉアクセスを遂行しても安
全である。アクセスビットが「１」になるまで、ｕｐｉ
がデータパスレジスタから能動的に締め出されることに
注意。現在の表示またはデータパスオペレーションを崩
壊させることなくｄｉｓｐａｄｄｒに対するアクセスを
達成するために、アクセスは以下の状況下でのみ与えら
れ、リリースされる。
【１９３２】ストッピング：データパスがその現在の２
サイクルオペレーションを完了した場合（１回のオペレ
ーションを行った場合）、そして出力コントローラから
の「安全」信号が高い場合にのみアクセスが認められる
であろう。この信号は表示ウインドの下のスクリーン上
のエリアを表し、出力コントローラ（ｄｉｓｐａｄｄｒ
ではない）においてプログラムされる。従って、ｄｉｓ
ｐａｄｄｒに対するアクセスを得ようとする前に、出力
コントローラをプログラムすることが必要であることに
注意。
【１９３３】スターティング・アクセスは「安全性」が
高い時、もしくはｖｓｙｎｃの間にのみリリースされる
であろう。これは表示が活性ウインドーにあまりに近付
いてスタートしないことを保証する。
【１９３４】このスキームは制御ソフトウェアがアクセ
ス、ディスプレイ・エンドまで登録、ｄｉｓｐａｄｄｒ
を修正、及びアクセスをリリース等をリクエストできる
ようにする。ソフトウェアがあまりに遅く、ｖｓｙｎｃ
の後までアクセスビットをリリースしない場合、ｄｉｓ
ｐａｄｄｒは次の安全な期間までスタートしないであろ
う。ボーダーカラーは（つまらないものというよりむし
ろ）この「失われた」ピクチャの間に表示されるであろ
う。Ｃ．４．３．３ 「ＤＩＳＰＡＤＤＲＣＴＬＯ
［７：０］」以下の説明を読む際に、飛び越しデータと
飛び越し表示の間の区別を理解することが重要である。
【１９３５】飛び越しデータには２つの形態があり得
る。トップレベルレジスタはフィールド・ピクチャ（各
々のバッファが１つのフィールドを含む）とフレーム
（飛び越されていようとなかろうと、各々のバッファが
全体のフレームを含む）を支持する。
【１９３６】ＤＩＳＰＡＤＤＲ ＣＴＬ０［７：０］は
以下の制御ビットを含む：ＳＹＮＣ ＭＯＤＥ［１：
０］飛び越し表示では、トップからボトムフィールドに
言及するｖｓｙｎｃｓはｆｉｅｌｄ ｉｎｆｏピンによ
って区別される。このような状況では、ｆｉｅｌｄｉｎ
ｆｏ＝ＨＩＧＨがトップフィールドを意味する。これら
２つの制御ビットが、どのｖｓｙｎｃｓ ｄｉｓｐａｄ
ｄｒがバッファマネージャから新しいディスプレイバッ
ファをリクエストするかを決定し、こうして（データが
飛び越された場合）バッファ内のフィールドをディスプ
レイ上のフィールドと同期化する： ０：トップフィールド上の新しいディスプレイバッファ １：ボトムフィールド ２：両フィールド ３：両フィールド スタートアップ時に、ｄｉｓｐａｄｄｒはあらゆるｖｓ
ｙｎｃ上のバッファマネージャからバッファを要請する
であろう。バッファが準備できるまで、ｄｉｓｐａｄｄ
ｒは０（ノーディスプレイ）バッファを受け取るであろ
う。最終的に良いバッファインデックスを受け取ると、
ｄｉｓｐａｄｄｒはそれがディスプレイ上のどこにある
かに関して何の知識も持っていない。従って、ディスプ
レイスタートアップを正しいｖｓｙｎｃと同期させる必
要があるかもしれない。
【１９３７】ＲＥＡＤ ＳＴＡＲＴ スタートアップ時の飛び越し表示のために、このビット
はどのｖｓｙｎｃディスプレイ上で実際スタートするか
を決定する。更に、ディスプレイバッファインデックス
を受け取った後、ｄｉｓｐａｄｄｒはディスプレイ上の
フィールドをバッファ内のフィールドと整列させるため
に、現在のｖｓｙｎｃを「居残らせ」てもよい。
【１９３８】ＩＮＴＥＲＬＡＣＥＤ／ＰＲＯＧＲＥＳＳ
ＩＶＥ ０：Ｐｒｏｇｒｅｓｓｉｖｅ（順送り型） １：Ｉｎｔｅｒｌａｃｅｄ（飛び越し） 順送りモードでは、全てのラインがバッファのディスプ
レイエリアから読まれる。飛び越しモードでは、交互の
ラインが読まれる。リーディングが最初のラインからス
タートするか、二番目のラインからスタートするかはｆ
ｉｅｌｄ ｉｎｆｏ次第である。（飛び越し）フィール
ド・ピクチャでは、システムが各バッファからの全ての
ラインを読みたいと望むので、このビットのセッティン
グは順送り型であろうということに注意。ｆｉｅｌｄ
ｉｎｆｏと第１／第２のライン間のマッピングはｌｓｂ
ｉｎｖｅｒｔ（歴史的な理由からそう名付けられた）
により反転されてもよい。
【１９３９】ＬＳＢ ＩＮＶＥＲＴ 設定されると、このビットはラインカウンタによって見
られるｆｉｅｌｄ ｉｎｆｏ信号を反転する。このよう
に、リーディングはフレームの正しいライン上でスター
トされ、エンコーダ、ディスプレイ、またはトップレベ
ルレジスタが採用する規定に関わりなく、ディスプレイ
に整列させられてもよい。
【１９４０】ＬＩＮＥ ＲＰＴ［２：０］ 設定されると、各々のビットは対応する成分のラインを
二度読ませる（ビット０が成分０に影響を与える等）。
これは垂直のアンサンプリングの最初の部分を形成す
る。それはＱＦＩＦから６０１への変換のために要求さ
れる８回の色アンサンプリングに使用される。
【１９４１】ＣＯＭＰＯＨＯＬＤ このビットは成分１及び２のライン数に対する、成分０
のため（表示されるものに対立するものとして）読まれ
るライン数の比率をプログラムするために使用される。
【１９４２】０：同じライン数、つまりバッファ内の
４：４：４のデータ１：成分０ラインの二倍、つまり
４：２：０。
【１９４３】ページ／ブロックアドレス発生器（ｄｒａ
ｍｃｔｌｓ） ラインアドレスを通過する時、これらのブロックは一連
のページ／ラインアドレス、及びラインに沿って読むべ
きブロックを発生させる。８ブロックの最低ページ幅が
常に仮定され、結果的に生じる出力はページアドレス、
３ビットライン数、３ビットブロックスタート、及び３
ビットブロックストップアドレスで構成される。（ライ
ン数はｄｌｉｎｅによって計算され、無修正のｄｒａｍ
ｃｔｌｓを通して送られる。）このように、ライン５の
４８ピクセルを読み取ることは、左から３番目のブロッ
ク（任意のラインに沿った任意のポイント）から始まる
ページ０ｘａａを形成し、ＤＲＡＭインターフェースに
送られるアドレスは以下の通りであろう：ページ
＝０ｘａａ ライン ＝５ ブロック・スタート＝２ ブロック・ストップ＝７ これら３つのマシーンの各々は５個のデータパスレジス
タを持つ。これらを表２５９、表２６０に示す。各ｄｒ
ａｍｃｔ１の基本行動は以下の通りである： ブロック・スタート＝２ブロック・ストップ＝７ これら３つのマシーンの各々は５個のデータパスレジス
タを持つ。これらを表２５９、表２６０に示す。各ｄｒ
ａｍｃｔ１の基本行動は以下の通りである： ｗｈｉｌｅ （ｔｒｕｅ） ｛ ＣＮＴ ＬＥＦＴ＝０； ＧＥＴ Ａ ＮＥＷ ＬＩＮＥ ＡＤＤＲＥＳＳ ｆｒｏｍ ｄｌｉｎｅ； ＢＬＯＣＫ ＡＤＤＲ＝ｉｎｐｕｔ ｂｌｏｃｋ ａｄｄｒ＋０； ＰＡＧＥ ＡＤＤＲ＝ｉｎｐｕｔ ｐａｇｅ ａｄｄｒ＋０； ＣＮＴ ＬＥＦＴ＝ＤＩＳＰ ＨＢＳ＋０； ｗｈｉｌｅ （ＣＮＴ ＬＥＦＴ＞ＢＬＯＣＫＳ ＬＥＦＴ） ｛ ＢＬＯＣＫＳ ＬＥＦＴ＝８−ＢＬＯＣＫ ＡＤＤＲ； →ｏｕｔｐｕｔ ＰＡＧＥ ＡＤＤＲ， ｓｔａｒｔ＝ＢＬＯＣＫ ＡＤＤＲ， ｓｔｏｐ＝７． ＰＡＧＥ ＡＤＤＲ＝ＰＡＧＥ ＡＤＤＲ＋１； ＢＬＯＣＫ ＡＤＤＲ＝０； ＣＮＴ ＬＥＦＴ＝ＣＮＴ ＬＥＦＴ−ＢＬＯＣＫＳ ＬＥＦＴ： ｝ ／*Ｌａｓｔ Ｐａｇｅ ｏｆ ｌｉｎｅ*／ ＣＮＴ ＬＥＦＴ＝ＣＮＴ ＬＥＦＴ＋ＢＬＯＣＫ ＡＤＤＲ； ＣＮＴ ＬＥＦＴ＝ＣＮＴ ＬＥＦＴ−１； → ｏｕｔｐｕｔ ＰＡＧＥ ＡＤＤＲ， ｓｔａｒｔ＝ＢＬＯＣＫ ＡＤＤＲ， ｓｔｏｐ＝ＣＮＴ ＬＥＦＴ ｝
【１９４４】
【表２６２】
【１９４５】
【表２６３】 プログラミング 次の１５のｄｉｓｐａｄｄｒレジスタはオペレーション
を開始する前にプログラムされなければならない。
【１９４６】ＢＵＦＦＥＲ ＢＡＳＥ０，１，２ ＤＩＳＰ ＣＯＭＰ ＯＦＦＳＥＴ０，１，２ ＤＩＳＰ ＶＢＳ ＣＯＭＰ０，１，２ ＡＤＤＲ ＨＢＳ ＣＯＭＰ０，１，２ ＤＩＳＰ ＣＯＭＰ０，１，２ ＨＢＳ ｄｉｓｐａｄｄｒ制御レジスタのリセットステートの使
用は、４：２ｎの飛び越しディスプレイを与え、ライン
リピートは同期化されず、トップフィールド（ｆｉｅｌ
ｄ ｉｎｆｏ＝ＨＩＧＨ）でスタートするであろう。図
１６８、「ＳＩＦ（２２ｘ１８のマクロブロック）ピク
チャを含むバッファ０」は典型的なＳＩＦピクチャ用の
バッファセットアップを示す。（この例については、
Ｃ．１３章で詳細に説明する）。この例において、ＤＩ
ＳＰ ＨＢＳ ＣＯＭＰｎはＡＤＤＲ ＨＢＳ ＣＯＭ
Ｐｎに等しく、同様に垂直のレジスタＤＩＳＰ ＶＢＳ
ＣＯＭＰｎ及び等価ライトアドレス発生器レジスタが等
しい、つまり、読まれるべきエリアは全バッファである
ことに注意。
【１９４７】リードアドレス発生器を用いてのウインド
ー処理 バッファの一部（ウインドー）のみを読むようにｄｉｓ
ｐａｄｄｒをプログラムすることが可能である。ウイン
ドーのサイズは、レジスタＤＩＳＰ ＨＢＳ、ＤＩＳＰ
ＶＢＳ、ＣＯＭＰＯＮＥＮＴ ＯＦＦＳＥＴ、及びＬ
ＩＮＥＳ ＩＮＬＡＳＴ ＲＯＷにより各成分のために
プログラムされる。図１６９、「ディスプレイウインド
ーを備えたＳＩＦ成分０」は、これが如何にして（成分
０だけのために）達成されるかを示している。
【１９４８】この例では、レジスタセッティングは以下
の通りであろう： ＢＵＦＦＥＲ ＢＡＳＥ０＝０ｘ００ ＤＩＳＰ ＣＯＭＰ ＯＦＦＳＥＴ０＝０ｘ２Ｄ ＤＩＳＰ ＶＢＳ ＣＯＭＰ０＝０ｘ２２ ＡＤＤＲ ＨＢＳ ＣＯＭＰ０＝０ｘ２Ｃ ＤＩＳＰ ＨＢＳ ＣＯＭＰ０＝０ｘ２Ａ 注： ・ウインドーはブロック境界上でのみスタート及びスト
ップできる。本例では、７に等しいＬＩＮＥＳ ＩＮ ＬＡＳＴ ＲＯＷを残した（全てが８であることを意味
する）。
【１９４９】・本例は４：４：４のデータ以外のもので
は実用的ではない。調和するために、他の２つの成分の
ためのウインドーエッジはブロック境界上に存在するこ
とができないであろう。
【１９５０】・色空間変換はそれが受け取るデータが
４：４：４ではない場合に停止するであろう。これはこ
れらのリードウインドーがアンサンプラと共に、これを
達成するようにプログラムされなければならないことを
意味する。 セクションＣ．５ 「アドレス発生用のデータパス」ｄ
ｉｓｐａｄｄｒ及びｗａｄｄｒｇｅｎにおいて使用され
るデータパスは構造及び幅（１８ビット）が同じであ
り、レジスタ数、ある種のマスキング、及びステートマ
シーンに戻されるフラグが異なるだけである。１スライ
スの回路を図１７４、「データパスのスライス」に示
す。レジスタは唯一ドライブＡまたはＢバスに指定さ
れ、それらはコントローラにおいて最大限活用されて、
使用（指定）される。全てのレジスタはＣバスからロー
ド可能であるが、全ての「ロード」信号が駆動されるわ
けではない。アダーを含む全てのオペレーションはアダ
ーに通常の波及的桁上げを持たせる２つのサイクルをカ
バーする。図１７５、「データパスの２サイクルオペレ
ーション」において、Ａバスレジスタにロードバックさ
れる２個のレジスタの２個のサイクルの合計に対するタ
イミングを示す。様々なフラグがｃｃｏｄｅ発生を可能
にするために、データパス内でｐｈ０化される。同じ理
由から、データパス概略図の構造は少し普通ではない。
（Ａ及びＢバス上への）全てのレジスタ用のトライステ
ートは、セル内の結合パスを除去する１つのブロックに
おいてであるので、より良いｃｃｏｄｅ発生を可能にす
る。データパスに対するｕｐｉアクセスを得るために、
アクセスビットはこれがなければｕｐｉがロックアウト
されるように設定されなければならない。Ｕｐｉアクセ
スはリード及びライトとは異なる：・ライティング：ア
クセスビットが設定されると、全てのロード信号は不能
化され、一連の３バイトアドレスドライトストローブの
１つがレジスタの１つの適切なバイトに動かされる。Ｕ
ｐｉデータバスはデータパスを垂直に進み（複写され
る、２−８−８ビット）、１８ビットレジスタが３個の
別のバイトライトとして書き込まれる。
【１９５１】・リーディング：これはＡ及びＢバスを使
用して行われる。ここでも、アクセスビットが設定され
なければならない。アドレスレジスタはＡまたはＢバス
上に動かされ、ｕｐｉバイトセレクトが関連バスからバ
イトを取り上げ、それをｕｐｉバス上へと動かす。
【１９５２】ダブルサイクルデータパスオペレーション
がＡ及びＢバスにそれらの値を保持するように要求し、
ｕｐｉアクセスがこれらを崩壊させるので、アクセスは
いずれかのデータパスオペレーションのスタート前に、
ステートマシーンを制御することによってのみ与えられ
なければならない。
【１９５３】両アドレス発生器内の全てのデータパスレ
ジスタは、トップレベルアドレス０ｘ２８（ｍｓｂ）の
９ビット幅のキーホールを通して、キーホール用には０
ｘ２９（ｌｓｂ）であり、データ用には０ｘ２Ａを通し
てアドレスされる。キーホールアドレスを表２８２〜表
３００に示す。
【１９５４】注：１）アドレス発生器（ｄｉｓｐａｄｄ
ｒとｗａｄｄｒｇｅｎ）内の全てのアドレスレジスタは
ブロック化アドレスを包含する。ピクセルアドレスは決
して使用されず、ラインアドレスを包含する唯一のレジ
スタは、３個のＬＩＮＥＳ ＩＮＬＡＳＴ ＲＯＷレジ
スタである。
【１９５５】２）幾つかのレジスタはアドレス発生器間
で重複される、例えば、ＢＵＦＦＥＲ ＢＡＳＥ０はｄ
ｉｓｐａｄｄｒとｗａｄｄｒｇｅｎ用のアドレススペー
スにおいて発生する。これらは両方共ローディングを必
要とする２個の別々のレジスタである。これにより、表
示ウインドー処理（表示記憶装置の一部だけを読む）が
可能となり、３成分ビデオ以外のフォーマット表示が容
易になる。
【１９５６】セクションＣ．６ 「ＤＲＡＭインターフ
ェース」Ｃ．６．１ 「展望」本発明においては、空間
デコーダ、時間デコーダ、及びビデオフォーマッティン
グ部がその特別なチップのために各々データトークンブ
ロックを含む。３個全ての装置において、ＤＲＡＭイン
ターフェースの機能はチップから外部ＤＲＡＭへ、そし
て外部ＤＲＡＭからチップへと、アドレス発生器により
供給されるブロックアドレスを介してデータを伝送する
ことである。
【１９５７】ＤＲＡＭインターフェースは典型的に、ア
ドレス発生器に対して、そしてそれを通してデータが送
られる様々なブロックのクロックに対して、非同期的で
あるクロックから操作する。しかしながら、この非同期
性はクロックがほぼ同じ周波数で操作するので、容易に
処理される。
【１９５８】データは通常ＤＲＡＭインターフェースと
６４バイトのブロック内の残りのチップとの間で伝送さ
れる（唯一の例外は時間デコーダ内の予測データであ
る）。伝送は「スイングバッファ」として知られる装置
によって行われる。これは本質的にダブルバッファされ
た配置で操作される一対のＲＡＭであり、ＤＲＡＭイン
ターフェースが１つのＲＡＭを詰めるか空にしている間
に、チップの他の部分が他のＲＡＭを空にするか詰めて
いる。アドレス発生器からアドレスを運ぶ別のバスが各
々のスイングバッファと連合する。
【１９５９】各々のチップは４つのスイングバッファを
持つが、これらのスイングバッファの機能は各々の場合
により異なる。空間デコーダにおいて、コード化データ
をＤＲＡＭに伝送するために１つのスイングバッファが
使用され、ＤＲＡＭからコード化データを読むために別
のスイングバッファが使用され、トークン化データをＤ
ＲＡＭに伝送するために３番目のスイングバッファが、
またＤＲＡＭからトークン化データを読むために４番目
のスイングバッファが使用される。時間デコーダにおい
ては、イントラもしくは予測されたピクチャデータをＤ
ＲＡＭに書き込むために１つのスイングバッファが使用
され、ＤＲＡＭからイントラもしくは予測されたピクチ
ャデータを読むために２番目のスイングバッファが使用
され、他の２つはフォワード及びバックワード予測デー
タを読むために使用される。ビデオフォーマッティング
部においては、１つのスイングバッファがＤＲＡＭにデ
ータを伝送するために使用され、他の３つがＤＲＡＭか
らデータを読むために使用されるが、それは各々輝度
（Ｙ）、及び赤と青の色差データ（各々Ｃｒ及びＣｂ）
である。
【１９６０】ＤＲＡＭインターフェースの一般的な特徴
のオペレーションについては、空間デコーダー文書にお
いて記載している。次のセクションは本発明によるＤＲ
ＡＭインターフェースの特徴、特にビデオフォーマッテ
ィング部に特有の特徴について説明する。
【１９６１】Ｃ．６．２ 「ビデオフォーマッティング
部ＤＲＡＭインターフェース」ビデオフォーマッティン
グ部において、データはブロックで外部ＤＲＡＭに書き
込まれるが、ラスターオーダーで読み出される。ライテ
ィングは空間デコーダに関して既に説明したことと正確
に同じであるが、リーディングは少々複雑である。
【１９６２】ビデオフォーマッティング部外部ＲＡＭ内
のデータは少なくとも８ブロックのデータが１ページに
収まるように組織化される。これら８ブロックは８個の
連続的な水平ブロックである。ラスター化する際に、８
個の連続ブロックの各々から８バイトを読み出し、それ
をスイングバッファに書き込む（つまり、８ブロックの
各々に同じロー）ことが必要である。
【１９６３】トップフローを考えてみる（そしてバイト
幅のインターフェースを仮定する）と、ｘアドレス（３
ＬＳＢ）が０に設定され、ｙアドレス（３ＭＳＢ）も同
様である。ｘアドレスは次に、最初の８バイトの各々が
読み出されるにつれて増分される。この時点で、アドレ
スの上位部分（ビット６以上−ＬＳＢ＝ビット０）が増
分され、ｘアドレス（３ＬＳＢ）は０にリセットされ
る。このプロセスは６４バイトが読み出されるまで繰り
返される。外部ＤＲＡＭに対する１６または３２ビット
幅のインターフェースでは、ｘアドレスは１の代わりに
２または４だけ単に増分される。
【１９６４】アドレス発生器は８バイトの倍数が常に読
まれるが、６４以下のバイトが読まれるべきである（こ
れはラスターラインの始まりまたは終わりにおいて要求
される）という信号をＤＲＡＭインターフェースに送る
ことができる。これはスタート及びストップバリューを
使用して行われる。スタートバリューはアドレスの上位
部分（６ビット以上）のために使用され、ストップバリ
ューがこれと比較され、リーディングをストップすべき
であることを指示する信号が発せられる。
【１９６５】セクションＣ．７ 「垂直アップサンプリ
ング」Ｃ．７．１「序文」１つの色成分のピクセルのラ
スタースキャンがその入力にあるとすれば、本発明によ
る垂直アンサンプラは高さの２倍の出力スキャンを提供
することができる。モードセレクションにより、出力ピ
クセルバリューを多くの方法で形成することができる。
【１９６６】Ｃ．７．２ 「ポート」 入力２線式インターフェース： ・ｉｎ ｖａｌｉｄ ・ｉｎ ａｃｃｅｐｔ ・ｉｎ ｄａｔａ［７：０］ ・ｉｎ ｌａｓｔｐｅｌ ・ｉｎ ｌａｓｔｌｉｎｅ出力２線式インターフェー
ス： ・ｏｕｔ ｖａｌｉｄ・ｏｕｔ ａｃｃｅｐｔ ・ｏｕｔ ｄａｔａ［９：０］ ・ｏｕｔ ｌａｓｔｍｏｄｅ［２：０］ ｎｕｐｄａｔａ［７：０］、ｕｐａｄｄｒ、ｕｐｓｅｌ
［３：０］、ｕｐｒｓｔｒ、ｕｐｗｓｔｒ ｒａｍｔｅｓｔ ｔｄｉｎ、ｔｄｏｕｔ、ｔｐｈ０、ｔｃｋｍ、ｔｃｋｓ ｐｈ０、ｐｈ１、ｎｏｔｒｓｔ０ Ｃ．７．３ 「モード」 入力バスモード［２：０］により選択。
【１９６７】モードレジスタバリュー１及び７は使用さ
れない。
【１９６８】上記モードの各々において、出力ピクセル
は１０ビットバリューとして表示され、バイトとしては
表示されない。ラウンディングもしくは打ち切りはこの
ブロックでは行われない。必要に応じて、バリューは同
じ範囲を使用するために左にシフトされる。
【１９６９】Ｃ．７．３．１ 「モード０：Ｆｉｆｏ」
ブロックは単にＦＩＦＯ記憶装置として作用する。出力
ピクセル数は入力ピクセル数と全く同じである。バリュ
ーは２だけ左にシフトされる。
【１９７０】Ｃ．７．３．２ 「モード２：Ｒｅｐｅａ
ｔ」入力スキャン内のあらゆるラインは高さの２倍の出
力スキャンを作るために繰り返される。ここでも、ピク
セルバリューは２だけ左にシフトされる。
【１９７１】Ａ→ＡＢＡＣＢＤＢＣＣＤＤ Ｃ．７．３．３ 「モード４：Ｌｏｗｅｒ」各入力ライ
ンは２つの出力ラインを作り出す。この「下位」モード
では、これら２つのラインの２番目のもの（ディスプレ
イ上の下の方）が入力ラインと同じである。ペアの最初
のものは現在の入力ラインと前の入力ラインの平均であ
る。前のラインが使用されていない場合の最初の入力ラ
インの場合、入力ラインが繰り返される。
【１９７２】これは彩度サンプルが下位輝度サンプルと
共に配置される場所を選択すべきである。
【１９７３】Ａ→ＡＢＡＣ（Ａ＋Ｂ）／２ＤＢ（Ｂ＋
Ｃ）／２Ｃ（Ｃ＋Ｄ）／２Ｄ Ｃ．７．３．４ 「モード５：Ｕｐｐｅｒ」「下位」モ
ードと同様であるが、この場合入力ラインは出力ペアの
上位を形成し、下位は隣接する入力ラインの平均であ
る。最後の出力ラインは最後の入力ラインの繰り返しで
ある。
【１９７４】これは彩度サンプルが上位輝度サンプルと
共に配置される場所を選択すべきである。
【１９７５】Ａ→ＡＢ（Ａ＋Ｂ）／２ＣＢＤ（Ｂ＋Ｃ）
／２Ｃ（Ｃ＋Ｄ）／２ＤＤ Ｃ．７．３．５ 「モード６：Ｃｅｎｔｒａｌ」この
「中央」モードは彩度サンプルが輝度サンプルとの中間
にある状況に対応する。出力彩度ピクセルを輝度ピクセ
ルと共に配置するために、重み付き平均を使用して出力
ラインを形成する。
【１９７６】Ａ→ ＡＢ（３Ａ＋Ｂ）／４Ｃ（Ａ＋３
Ｂ）／４Ｄ（３Ｂ＋Ｃ）／４（Ｂ＋３Ｃ）／４
（３Ｃ＋Ｄ）／４（Ｃ＋３Ｄ）／４Ｄ Ｃ．７．４ 「作用の仕方」仮想的にａとｂで指定され
る２つのラインストアがある。ＦＩＦＯ及びｒｅｐｅａ
ｔモードでは、ラインストアａだけが使用される。各ス
トアは５１２ピクセルまでのラインを収容できる（垂直
アップサンプリングは水平アップサンプリングの前に行
われるべきである）。ＦＩＦＯモードにはラインの長さ
に関する制約がない。
【１９７７】ｉｎ ｌａｓｔｐｅｌ及びｉｎ ｌａｓｔ
ｌｉｎｅ内の入力信号は、入力ラインの終わりとピクチ
ャの終わりを指示するために使用される。ｉｎ ｌａｓ
ｔｐｅｌにおいては、入力信号は各ラインの最後のピク
セルと強く一致すべきである。ｉｎ ｌａｓｔｌｉｎｅ
においては、入力信号はピクチャの最後のラインの最後
のピクセルと強く一致すべきである。
【１９７８】出力信号ｏｕｔ ｌａｓｔは各出力ライン
の最後のピクセルと強く一致する。ｒｅｐｅａｔモード
では、各ラインはストアａに書き込まれる。ラインは次
に２度読み出される。２度目に読み出される時、次のラ
インの書き込みをスタートしてもよい。
【１９７９】ｌｏｗｅｒ、ｕｐｐｅｒ及びｃｅｎｔｒａ
ｌモードでは、ラインはストアａ及びｂに交互に書き込
まれる。ピクチャの最初のラインは常にストアａに書き
込まれる。２個の小さなステートマシーン、各ストア用
に１つづつ、が各々のストアに何があるか、そしてどの
出力ラインが形成されているかを記憶する。これらのス
テートからリードとライトのリクエスト、及び次のライ
ンをいつ現在のデータにオーバーライトするかを決定す
る信号がラインストアＲＡＭに発せられる。
【１９８０】ｉｎ ｌａｓｔｐｅｌが高い時、レジスタ
（ｌａｓｔａｄｄｒ）がライトアドレスを記憶し、それ
によって、出力ラインの形成のためにライン長を提供す
る。Ｃ．７．５ 「ＵＰＩ」このブロックは２個の５１
２ｘ８ビットのＲＡＭアレイを含み、それは典型的な方
法でマイクロプロセッサインターフェースを介してアク
セスされ得る。マイクロプロセッサアクセスを持つレジ
スタはない。
【１９８１】セクションＣ．８ 「水平アップ・サンプ
ラ」Ｃ．８．１「展望」本発明においては、トップレベ
ルレジスタは、各色成分のために１つづつ、３個の同じ
水平アップ・サンプラを具備する。３個全ては別々に制
御されるので、１つだけについてここで説明する。ユー
ザーの観点から、唯一の違いは各水平アップ・サンプラ
がメモリーマップ内の異なるアドレスセットにマップさ
れることである。
【１９８２】水平アップ・サンプラは複製とフィルタリ
ングを組み合わせたオペレーションを遂行する。全てに
おいて、４つのオペレーションモードがある。
【１９８３】
【表２６４】 Ｃ．８．２ 「水平アップ・サンプラの使用」各水平ア
ップ・サンプラ用のアドレスマップは１２個の１３ビッ
ト係数レジスタと１個の２ビットモードレジスタに対応
する２５のロケーションから構成される。モードレジス
タに書き込まれるナンバーが、表２６４に概略するよう
に、オペレーションモードを決定する。モードに応じ
て、一部または全部の係数レジスタを使用できる。等価
ＦＩＲフィルタについて下記に説明する。
【１９８４】オペレーションモードに応じて、入力、Ｘ
nは１、２、または４クロック期間の間一定に保持され
る。各モードのためにプログラムされる実際の係数は以
下の通りである：
【１９８５】
【表２６５】
【１９８６】
【表２６６】
【１９８７】
【表２６７】 特定のモードで使用されない係数は、そのモードで操作
する時にはプログラムする必要がない。
【１９８８】均整のとれたフィルタリングを行うために
各ラインの最初と最後のピクセルがフィルタリングの前
に繰り返される。例えば、２によってアップ・サンプリ
ングをする場合、各ラインの最初と最後のピクセルが２
度ではなく、４度複製される。フィルタ内の残留データ
が各ラインの終わりで捨てられるので、ピクセル数の出
力は常に正確に入力ストリーム内の数字の１倍、２倍ま
たは４倍である。
【１９８９】係数値に応じて、出力サンプルは入力サン
プルと一致して置かれるか、あるいは入力サンプルから
シフトされて置かれる。あるサンプルモードでの係数値
の幾つかの例を下記に記す。“−”は係数値が「気にし
なくてよい」であることを指示する。全ての値を１６進
法で示す。
【１９９０】
【表２６８】 Ｃ．８．３ 「水平アップ・サンプラの説明」水平アッ
プ・サンプラのデータパスを図１７７に示す。
【１９９１】オペレーションは×４アップ・サンプルの
場合を取り上げ、下記に概略する。それに加えて、×２
アップ・サンプリングと×１フィルタリング（モード２
及び１）はこれの変質ケースであり、全フィルタを迂回
し（モード０）、データは図示するように、入力ラッチ
から出力ラッチへと最後のマックスを介して直接進む。
【１９９２】１）有効なデータが入力においてラッチさ
れる場合ラッチ（Ｌ）、それは４クロック期間の間保持
される。
【１９９３】２）（Ｃ／ＯＥ／ＦＦというラベルが貼ら
れた）係数レジスタは、それぞれ順番に、４個の（ＰＩ
ＰＥというラベルが貼られた）パイプラインレジスタの
２セットがクロックされるのと同時に、１クロック期間
の間乗算器の上に多重送信される。こうして、入力デー
タＸnのために、最初のＰＩＰＥにバリューｃ００．Ｘ
n、ｃ０１．Ｘn、ｃ０２．Ｘn、ｃ０３．Ｘnが詰められ
るであろう。
【１９９４】３）同様に、第２の乗算器が順にその係数
にＸnを掛け、第３の乗算器が順にその係数全てにＸnを
掛けるであろう。
【１９９５】出力は表２６９に示した形態のものであろ
うことが解るであろう。
【１９９６】
【表２６９】 出力の観点から、各クロック期間は個々のピクセルを作
り出す。各出力ピクセルが１２入力ピクセルの重み付き
バリューに依存するので（３つしか異なるバリューは存
在しないが）、これは×４アップ・サンプルされた入力
ピクセル上に１２タップフィルタを実装するものとして
考えられる。
【１９９７】×２アップサンプリングにとっても、オペ
レーションは本質的に同じであるが、入力データが２ク
ロック期間の間だけ保持されることが異なる。更に、２
個だけの係数が使用され、ＰＩＰＥブロックは図示した
乗算器によって短くされる。×１フィルタリング用に、
入力は１クロック期間の間だけ保持される。期待される
ように、１つの係数と１つのＰＩＰＥステージが使用さ
れる。
【１９９８】次に、本発明における実装の特異性に関し
て少々説明する。
【１９９９】１）色空間コンバータ用に設計されたよう
に、データパス幅及び係数幅（１３ビットの２の補数）
が選ばれ、同じ乗算器を使用することができる。これら
の幅は水平アップ・サンプラのためにこれ以上適切なも
のはない。
【２０００】２）係数を乗算器上に多重送信するマルチ
プレクサは、ＵＰＩリードバックと共有される。これは
概略図の構造において（基本的にＣＣＯＤＥ発生におけ
る困難さの故に）ある種の複雑さを導き出すが、実際の
回路はそれより小さなものである。
【２００１】３）色空間コンバータにおけるように、キ
ャリセーブ乗算器が使用され、その結果は終わりの時点
で分解されるだけである。
【２００２】水平アップ・サンプラ全体用の制御は、そ
の入力上にある時、入力におけるデータ量の２倍もしく
は４倍の量を作り出すことができる１つの２線式インタ
ーフェースステージと見なすことができる。ＵＰＩを介
してプラグラムされるモードが、プログラム可能シフト
レジスタ（ｂｏｂ）の長さを決定する。選択されるモー
ドはクロック期間毎、２クロック期間毎、あるいは４ク
ロック期間毎に出力パルスを生み出す。次にこれは主ス
テートマシーンを制御するが、そのステートは更に（２
線式インターフェース用に）ｉｎ ｖａｌｉｄ、ｏｕｔ
ａｃｃｅｐｔ、及び信号ｉｎ ｌａｓｔによって決定
される。この信号は垂直アップ・サンプラから送られ、
各ラインの最後のピクセル用に高くなる。これは各ライ
ンの最初と最後のピクセルが２度複製されるようにし、
（ラインが完了した直後に、パイプラインが部分的に処
理された冗長データを含む）ライン間のパイプラインを
クリアする。
【２００３】セクションＣ．９ 「色空間コンバータ」
Ｃ．９．１ 「展望」本発明における色空間コンバータ
（ＣＳＣ）は入ってくる９ビットデータに３×３マトリ
ックスのかけ算を行い、その後加算を行う：
【２００４】
【数６】 ｘ０−２が入力データである場合、ｙ０−２が出力デー
タとなり、ｃｎｍが係数である。概略図において名前は
信号名に対応するので、マトリックス係数に関して、少
々型破りのネーミングは慎重にするべきである。
【２００５】ＣＳＣは多くの異なる色空間の間の変換を
実行することができるが、これらの変換の限定されたセ
ットがトップレベルレジスタにおいて使用される。デザ
イン色空間変換は以下の通りである：ＥR，ＥG，ＥB
→ Ｙ，ＣR，ＣBＲ，Ｇ，Ｂ → Ｙ，ＣR，ＣB
Ｙ，ＣR，ＣB → ＥR，ＥG，ＥBＹ，ＣR，ＣB →
Ｒ，Ｇ，Ｂ式中、Ｒ、Ｇ及びＢは範囲（０．．５１
１）内にあり、他の全ての量は（３２．．４７０）の範
囲にある。トップレベルレジスタＣＳＣに対する入力
は、Ｙ、ＣR、ＣBであるので、これらの式の内３番目と
４番目の式だけが関連する。
【２００６】ＣＳＣデザインでは、係数の精度は、９ビ
ットデータ用には、全ての出力がアルゴリズムの全浮動
小数点シミュレーションにより作られるバリューの＋１
または−１ビット以内であるように選ばれた（これは達
成し得る最良の精度である）。これはｃｘ０−ｃｘ３用
に１３ビットの２の補数係数を与え、ｃｘ４用に１４ビ
ットの２の補数係数を与えた。全てのデザイン変換用の
係数を下記に、１０進法と６進法の両方で記す。
【２００７】
【表２７０】
【２００８】
【表２７１】 これら全てのナンバーは以下の基本式：Ｙ＝０．２９９
ＥR＋０．５８７ＥG＋０．０１１４ＥBそして、以下の
色差式から計算される：ＣR＝ＥR−ＹＣB＝ＥB−ＹＲ、
Ｇ及びＢにおける式はこれらの量の全範囲を考慮した
後、これらから引き出される。
【２００９】Ｃ．９．２ 「色空間コンバータの使用」
リセット後、ｃ０１、ｃ１２、ｃ２３が１に設定され、
他の全ての係数が０に設定される。こうして、ｙ０＝ｘ
０、ｙ１＝ｘ１、ｙ２＝ｘ２、及び全てのデータが無変
更のまま送られる。色空間変換を選択するには、単に
（例えば、表２７０、表２７１からの）適当な係数をア
ドレスマップ内に指定されるロケーションに書き込むだ
けでよい。
【２０１０】概略図において、ｘ０．．２はｉｎ ｄａ
ｔａ０．．２に対応し、ｙ０．．２はｏｕｔ ｄａｔａ
０．．２に対応する。ユーザーはＣＳＣに対する入力デ
ータを４：４：４にアップ・サンプルしなければならな
いことを覚えておくべきである。これを怠ると、色空間
変換が何の意味も持たなくなるばかりでなく、チップも
ロックするであろう。
【２０１１】注意すべきことは、各々の出力が係数と入
力プラス（またはマイナス）定数の可能な組み合わせか
ら形成され得ることである。このように、所定の色空間
変換のために、出力オーダーを変換マトリックス（係数
が書き込まれるアドレス）内のローをスワッピングする
ことにより変更できる。
【２０１２】表２７０、表２７１における全ての変換の
ために、ＣＳＣが作動することは保証されている。他の
変換を用いる場合、ユーザーは以下の事項を覚えておか
ねばならない：１）計算の中間結果が（サインビットを
除き）１０ビット以上の精度を要求する場合、ハードウ
ェアは作動しないであろう。
【２０１３】２）ＣＳＣの出力は０と５１１にサチュレ
ートされる。つまり、０以下の数が０で置き換えられ、
５１１以上の数が５１１で置き換えられる。サチュレー
ションロジックの実行は、結果がわずかに５１１を越え
ているか、わずかに０以下であると仮定する。ＣＳＣが
不正確にプログラムされた場合、出力が常に（あるいは
ほとんどの場合）サチュレートするように見えることが
共通のきざしであろう。
【２０１４】Ｃ．９．３ 「ＣＳＣの説明」ＣＳＣの構
造を図１７８に図示するが、スペース上の制約から、３
つの「コンポーネント」の内２つだけを示した。図中、
「レジスタ」もしくはＲはマスター・スレーブレジスタ
を示し、「ラッチ」もしくはＬは透明ラッチを示す。
【２０１５】全ての係数は図において明示されていない
リード・ライトＵＰＩレジスタにロードされる。オペレ
ーションを理解するために、左端の「コンポーネント」
（出力ｏｕｔ ｄａｔａ０を作り出す）に関して、以下
のシーケンスを考慮する：１）データは入力ｘ０−２
（ｉｎ ｄａｔａ０−２）に到達する。これは入力色空
間における１つのピクセルを表す。これがラッチされ
る。
【２０１６】２）ｘ０にｃ０１を掛け、最初のパイプラ
インレジスタにラッチする。ｘ１及びｘ２が１つのレジ
スタ上を移動する。
【２０１７】３）ｘ１にｃ０２を掛け、それを（ｘ１．
ｃ０１）に加算し、次のパイプラインレジスタにラッチ
する。ｘ２が１つのレジスタ上を移動する。
【２０１８】４）ｘ２にｃ０３を掛け、それを（３）の
結果に加算し、（ｘ１．ｃ０１＋ｘ２．ｃ０２＋ｘ３．
ｃ０３）を生み出す。その結果を次のパイプラインレジ
スタにラッチする。
【２０１９】５）（４）の結果をｃ０４に加算する。デ
ータは乗算器を通してキャリセーブフォーマットの中に
保持されているので、このアダーも乗算器チェインから
のデータを分解するために使用される。その結果を次の
パイプラインレジスタにラッチする。
【２０２０】６）最終的なオペレーションはデータをサ
チュレートすることである。これを行うために、部分的
結果が分解アダーからサチュレートブロックに送られ
る。
【２０２１】このセクションの開始時点のマトリックス
式において明記したように、その結果がｙ０であること
が解る。同様に、ｙ１とｙ２が同じ方法で形成される。
【２０２２】係数を被乗数とし、データを乗数として、
３個の乗算器を使用した。これにより効率的なレイアウ
トを達成でき、部分的結果がデータパスを下り、同じ入
力データが各出力に１つづつの３つの並列する同じデー
タパスを横切って送られた。セクションＣ．９．２にお
いて説明したリセットステートを達成するために、３つ
の「コンポーネント」の各々を異なる方法でリセットし
なければならない。３セットの概略図と３つのわずかに
異なるレイアウトを持つことを避けるため、これはトッ
プレベルで高または低につながれるＵＰＩレジスタに対
する入力を持つことにより達成される。
【２０２３】ＣＳＣはそれに関連する制御をほとんど持
たない。にもかかわらず、各々のパイプラインステージ
は２線式インターフェースステージであるので、それら
の関連制御（ｉｎ ａｃｃｅｐｔ＝ｏｕｔ ａｃｃｅｐ
ｔ ｒ＋ｌｉｎ ｖａｌｉｄｒ）を持つ有効ラッチ及び
アクセプトラッチのチェインがある。従って、ＣＳＣは
５ステージの深さの２線式インターフェースであり、ス
トールされた場合１０レベルのデータを保持することが
できる。
【２０２４】出力パイプに於ける次の機能が異なるクロ
ック発生器から外れるので、ＣＳＣの出力は再同期化ラ
ッチを含む。
【２０２５】セクション Ｃ．１０ 「出力コントロー
ラ」Ｃ．１０．１「序文」本発明による出力コントロー
ラは以下の機能を果たす： ・３モードの１つにおいてデータを提供する ・２４ビット ４：４：４ ・１６ビット ４：２：２ ・８ビット ４：２：２ ・ｖｓｙｎｃとｈｓｙｎｃパルスにより、またプログラ
ムされたタイミングレジスタにより定義されるビデオ表
示ウインドーにデータを整列させる ・必要に応じて、ビデオウインドーのまわりのボーダー
を加える Ｃ．１０．２ 「ポート」入力２線式インターフェー
ス： ・ｉｎ ｖａｌｉｄ ・ｉｎ ａｃｃｅｐｔ ・ｉｎ ｄａｔａ［２３：０］出力２線式インターフェ
ース： ・ｏｕｔ ｖａｌｉｄ ・ｏｕｔ ａｃｃｅｐｔ ・ｏｕｔ ｄａｔａ［２３：０］ ・ｏｕｔ ａｃｔｉｖｅ ・ｏｕｔ ｗｉｎｄｏｗ・ｏｕｔ ｃｏｍｐ［１：０］
ｉｎ ｖｓｙｎｃ、ｉｎ ｈｓｙｎｃｎｕｐｄａｔａ［７：
０］、ｕｐａｄｄｒ［４：０］、ｕｐｓｅｌ、ｒｓｔ
ｒ、ｗｓｔｒ、ｔｄｉｎ、ｔｄｏｕｔ、ｔｐｈ０、ｔｃ
ｋｍ、ｔｃｋｓ ｃｈｉｐｔｅｓｔ、ｐｈ０、ｐｈ１、
ｎｏｔｒｓｔ０、ｎｏｔｒｓｔ１ Ｃ．１０．３ 「アウトモード」出力のフォーマットは
ｏｐｍｏｄｅレジスタに書き込むことにより、選択され
る。
【２０２６】Ｃ．１０．３．１ 「モード０」このモー
ドは２４ビットの４：４：４ＲＧＢもしくはＹＣｒＣｂ
である。入力データは直接出力に進む。
【２０２７】Ｃ．１０．３．２ 「モード１及び２」こ
れらのモードは４：２：２のＹＣｒＣｂを表す。Ｉｎ
ｄａｔａ［２３：１６］がＹであると仮定すると、ｉｎ
ｄａｔａ［１５：８］はＣｒであり、ｉｎｄａｔａ
［７：０］はＣｂである。
【２０２８】Ｃ．１０．３．２．１ 「モード１」１６
ビットのＹＣｒＣｂにおいて、Ｙはｏｕｔ ｄａｔａ
［１５：８］上に表示される。ＣｒとＣｂはｏｕｔ ｄａｔａ［７：０］上で、Ｃｂを最初にして、時分割多
重化される。Ｏｕｔｄａｔａ［２３：１６］は使用され
ない。
【２０２９】Ｃ．１０．３．２．２ 「モード２」８ビ
ットのＹＣｒＣｂにおいて、Ｙ、Ｃｒ及びＣｂはＣｂ、
Ｙ、Ｃｒ、Ｙのオーダーで、ｏｕｔ ｄａｔａ［７：
０］上で時分割多重化される。Ｏｕｔ ｄａｔａ［２
３：１６］は使用されない。
【２０３０】Ｃ．１０．３．３ 「出力タイミング」ビ
デオディスプレイウインドーにデータを置くために、以
下のレジスタが使用される。
【２０３１】・Ｖｄｅｌａｙ−ビデオまたはボーダーの
最初のラインの前に、ｖｓｙｎｃパルスに続くｈｓｙｎ
ｃパルス数 ・ｈｄｅｌａｙ−ｈｓｙｎｃと、ビデオまたはボーダー
の最初のピクセルとの間のクロックサイクル数 ・ｈｅｉｇｈｔ−ラインにおけるビデオウインドーの高
さ ・ｗｉｄｔｈ−ピクセルにおけるビデオウインドーの幅 ・ｎｏｒｔｈ、ｓｏｕｔｈ−ラインにおけるビデオウイ
ンドーの上及び下の各々のボーダーの高さ、 ・ｗｅｓｔ、ｅａｓｔ−ピクセルにおけるビデオウイン
ドーの左及び右に対する各々のボーダー幅最小のｖｄｅ
ｌａｙは０である。最初のｈｓｙｎｃは最初の活動的ラ
インである。ｈｄｅｌａｙにプログラムされ得る最小値
は２である。しかしながら、ｉｎｈｓｙｎｃから最初の
活動的出力ピクセルまでの実際のディレイはｈｄｅｌａ
ｙ＋１サイクルであることに注意。
【２０３２】ボーダーの縁はバリュー０を持つことがで
きる。ボーダーの色はレジスタにｂｏｒｄｅｒ ｒ、ｂ
ｏｒｄｅｒ ｇ、及びｂｏｒｄｅｒ ｂを書くことによ
って選択される。ボーダーの外側のエリアの色はレジス
タにｂｌａｎｋ ｒ 、ｂｌａｎｋ ｇ、ｂｌａｎｋ
ｂを書くことによって選択される。出力モード１及び２
において遂行されるマルチプレクシングもボーダー及び
ブランクコンポーネントに影響を与えるであろう。つま
り、これらのレジスタのバリューはｉｎ ｄａｔａ［２
３：１６］、ｉｎ ｄａｔａ［１５：８］、及びｉｎｄ
ａｔａ［７：０］に対応する。
【２０３３】Ｃ．１０．４ 「出力フラグ」・ｏｕｔ
ａｃｔｉｖｅは出力データが活性ウインドー、つまりビ
デオデータまたはボーダーの一部であることを指示す
る。
【２０３４】・ｏｕｔ ｗｉｎｄｏｗは出力データがビ
デオウインドーの一部であることを指示する。
【２０３５】・ｏｕｔ ｃｏｍｐ［１：０］は色成分が
出力モード１及び２のｏｕｔ ｄａｔａ［７：０］の上
に存在することを指示する。モード１においては、０＝
Ｃｂ、１＝Ｃｒである。モード２においては、０＝Ｙ、
１＝Ｃｒ、２＝Ｃｂである。Ｃ．１０．５ 「２線式モ
ード」本発明の２線式モードは２線式レジスタに１を書
き込むことによって選択される。それはリセットに引き
続いては選択されない。２線式モードでは、出力タイミ
ングレジスタとｓｙｎｃ信号が無視され、ブロックを通
るデータフローはｏｕｔ ａｃｃｅｐｔによって制御さ
れる。通常のオペレーションでは、ｏｕｔ ａｃｃｅｐ
ｔは両方につながれるべきであることに注意。
【２０３６】Ｃ．１０．６ 「スノーパ」出力フラグへ
のアクセスを含むブロックの出力上にスーパースノーパ
がある。Ｃ．１０．７ 「作用の仕方」２個の同じダウ
ンカウンタがディスプレイにおける現在の位置を覚えて
いる。Ｖｃｏｕｎｔはｈｓｙｎｃｓ上で減少し、ｖｓｙ
ｎｃ上の、あるいはその終末カウントにおける適当なタ
イミングレジスタからロードする。Ｈｃｏｕｎｔはあら
ゆるピクセル上で減少し、ｈｓｙｎｃ上で、あるいはそ
の終末カウントにおいてロードする。出力モード２で
は、１つのピクセルが２個のクロックサイクルに対応す
ることに注意。
【２０３７】セクション Ｃ．１１ 「クロック分周
器」Ｃ．１１．１「展望」本発明におけるトップレベル
レジスタは、１つはＰＩＣＴＵＲＥ ＣＬＫを発生させ
るため、１つはＡＵＤＩＯ ＣＬＫを発生させるため
に、２個の同じクロック分周器を含む。クロック分周器
は同じであり、別々に制御される。従って、１つだけを
ここで取り上げて説明する。ユーザーの観点から、唯一
の違いは各クロック分周器の除数レジスタがメモリーマ
ップ内のアドレスの異なるセットにマップされることで
ある。
【２０３８】クロック分周器の機能は４Ｘｓｙｓｃｌｋ
分配クロック周波数を提供することであり、偶数のマー
ク対スペース比のための要件はない。
【２０３９】除数は〜０から〜１６、０００、０００の
範囲にあることが求められるので、最小除数が１６であ
るという制約付きで２４ビットを用いて表すことができ
る。これはクロック分周器が除数／２を用いて、（１つ
のｓｙｓｃｌｋサイクル内に）等しいマーク対スペース
比を接近させるであろうからである。利用できる最大ク
ロック周波数はｓｙｓｃｌｋであるので、利用できる最
大分配周波数はｓｙｓｃｌｋ／２である。更に、４個の
カウンタが縦続で使用されるので、除数／２は決して８
以下であってはならず、そうでなければ分配されるクロ
ック出力は正のパワーレールに駆動されるであろう。
【２０４０】Ｃ．１１．２ 「クロック分周器の使用」
各クロック分周器用のアドレスマップは３個の８ビット
除数レジスタと１個の１ビットアクセスレジスタに対応
する４つのロケーションから構成される。クロック分周
器は無活動のものをパワーアップし、その除数レジスタ
に対するアクセス完了によって活性化される。
【２０４１】除数レジスタは表２７２のアドレスマップ
に従ったオーダーで書き込まれてよい。クロック分周器
はそのアクセスビットにおける同期化０〜１遷移を感知
することにより活性化される。遷移が初めて感知される
と、クロック分周器はリセット状態から出て、分配され
たクロックを発生させる。（除数も変更されていると仮
定して）それに続く遷移は、クロック分周器を単にその
新しい周波数ｏｎ−ｔｈｅ−ｆｌｙにロックさせるであ
ろう。一度活性化されると、クロック分周器を停止させ
る方法はチップＲＥＳＥＴ以外にない。
【２０４２】
【表２７２】 １６〜１６、７７７、２１６の範囲の除数値が使用でき
る。
【２０４３】Ｃ．１１．３ 「クロック分周器の説明」
クロック分周器は、１カウンタが桁上げするにつれて、
それが次のカウンタを順に活性化させるように縦続され
る４個の２２ビットカウンタとして実装される。カウン
タは桁上げの前に除数／４のバリューをカウントダウン
するので、各カウンタがそれを順に取り上げ、分配クロ
ック周波数のパルスを発生させるであろう。
【２０４４】桁上げの後、カウンタは除数／８を再びロ
ードし、これがカウントダウンされてほぼ等しいマーク
対スペース比分配クロックを作り出す。各々のカウンタ
が前のカウンタにより活性化される時、除数レジスタか
ら再ロードするにつれて、これは単に除数の内容を変更
することによって、分配クロック周波数をオン・ザ・フ
ライで変更することができるようにする。
【２０４５】各カウンタはカウンタ間のクロックスキュ
ーを正確に制御し、各カウンタが別個のクロックセット
によってクロックされ得るようにするため、それ自身の
独立したクロック発生器によってクロックされる。
【２０４６】ステートマシーンは除数／４及び除数／８
バリューの発生器を制御し、更にＰＬＬからクロック発
生器へと正しいソースクロックを多重送信する。カウン
タは除数のバリューに応じて異なるクロックによりクロ
ックされる。これは異なる除数バリューが、ＰＬＬから
提供されるクロックの異なる組合せを用いてそのエッジ
が配置される分配クロックを作り出すであろうからであ
る。
【２０４７】Ｃ．１１．４ クロック分周器のテスト ＣＨＩＰＴＥＳＴ Ｈｉｇｈでチップをパワーアップす
ることによりクロック分周器をテストすることができ
る。これはＰＬＬによって発生されるクロックに対抗す
るものとして、ｓｙｓｃｌｋによりクロックされるクロ
ック分周器におけるクロック化ロジックの全てを強制す
る効果を持つ。
【２０４８】クロック分周器はフルスキャンを持つよう
に設計されているので、チップが上記のように動かされ
る限り、標準のＪＴＡＧアクセスを用いて引続きテスト
され得る。
【２０４９】装置が通常のオペレーションで動いている
一方、ＣＨＩＰＴＥＳＴがＨｉｇｈに保持される場合、
クロック分周器の機能性は保証されない。
【２０５０】セクション Ｃ．１２ 「アドレスマッ
プ」Ｃ．１２．１「トップレベルアドレスマップ」注：
−１）表２７３〜表２８１に記載するトップレベルアド
レスマップ用のレジスタはデザインの中で使用される名
前である。それらは必ずしもデータシートに現れる名前
でなくてもよい。
【２０５１】２）これはフルアドレスマップであるの
で、ここにリストアップするロケーションの多くはテス
ト用のみのロケーションを含む。
【２０５２】
【表２７３】
【２０５３】
【表２７４】
【２０５４】
【表２７５】
【２０５５】
【表２７６】
【２０５６】
【表２７７】
【２０５７】
【表２７８】
【２０５８】
【表２７９】
【２０５９】
【表２８０】
【２０６０】
【表２８１】 Ｃ．１２．１ 「アドレス発生器キーホールスペース」
アドレス発生器キーホール表に関する注：１）アドレス
発生器キーホール内の全てのレジスタは、それらの幅に
関わらず、４バイトのアドレススペースを取る。省略ア
ドレス（０ｘ００、０ｘ０４等）は常に０を読み返す。
【２０６１】２）関連ブロック（ｄｉｓｐａｄｄｒまた
はｗａｄｄｒｇｅｎ）のアクセスビットはこのキーホー
ルにアクセスする前に設定されなければならない。
【２０６２】
【表２８２】
【２０６３】
【表２８３】
【２０６４】
【表２８４】
【２０６５】
【表２８５】
【２０６６】
【表２８６】
【２０６７】
【表２８７】
【２０６８】
【表２８８】
【２０６９】
【表２８９】
【２０７０】
【表２９０】
【２０７１】
【表２９１】
【２０７２】
【表２９２】
【２０７３】
【表２９３】
【２０７４】
【表２９４】
【２０７５】
【表２９５】
【２０７６】
【表２９６】
【２０７７】
【表２９７】
【２０７８】
【表２９８】
【２０７９】
【表２９９】
【２０８０】
【表３００】
【２０８１】
【表３０１】
【２０８２】
【表３０２】
【２０８３】
【表３０３】
【２０８４】
【表３０４】
【２０８５】
【表３０５】
【２０８６】
【表３０６】
【２０８７】
【表３０７】 セクション Ｃ．１３ 「ピクチャサイズパラメータ」
Ｃ．１３．１ 「序文」以下の様式化されたコード片
は、ライトアドレス発生器からのピクチャサイズ割り込
みに答えるために必要なプロセシングを示す。ピクチャ
サイズパラメータは、ＨＯＲＩＺＯＮＴＡＬ ＭＢＳト
ークン、ＶＥＲＴＩＣＡＬ ＭＢＳトークン、及び（各
コンポーネントのために）ＤＥＦＩＮＥ ＳＡＭＰＬＩ
ＮＧトークンを送り、その結果としてライトアドレス発
生器割り込みを生じさせることにより、ｏｎ−ｔｈｅ−
ｆｌｙで変更できることに注意。これらのトークンは如
何なるオーダーで到着してもよく、一般的に、いずれも
がピクチャサイズパラメータの全ての再計算を必要とす
るべきである。しかしながら、セットアップ時に、計算
を実行する前に、全てのイベントの到着を検出する方が
効率的であろう。
【２０８８】セットアップ時に、ピクチャサイズパラメ
ータレジスタに特別なバリューを書き込むことができる
ので、トークンに答える割り込み処理に依存する必要が
ない。このため、ＳＩＦピクチャ用の適当なレジスタバ
リューも与えられる。
【２０８９】Ｃ．１３．２ ピクチャサイズパラメータ
用の割り込み処理５個のピクチャサイズイベントがあ
り、各々の応答の主たるものを下記に記す： それに加えて、一貫したピクチャサイズパラメータを保
持するためには、以下の計算が必要である： ｉｆ （ｈｍｂｓ ｅｖｅｎｔ｜｜ｖｍｂｓ ｅｖｅｎｔ｜｜ ｄｅｆ ｓａｍｐ０ ｅｖｅｎｔ｜｜ ｄｅｆ ｓａｍｐ１ ｅｖｅｎｔ｜｜ ｄｅｆ ｓａｍｐ２ ｅｖｅｎｔ） ｛ ｆｏｒ （ｉ＝０； ｉ＜ｍａｘ ｃｏｍｐｏｎｅｎｔ； ｉ＋＋） ｛ ｈｂｓ［ｉ］＝ａｄｄｒ ｈｂｓ［ｉ］＝ （ｍａｘｈｂ［ｉ］＋１） ｍｂｓ ｗｉｄｅ； ｈａｌｆ ｗｉｄｔｈ ｉｎ ｂｌｏｃｋｓ［ｉ］＝ （（ｍａｘｈｂ［ｉ］＋１） ｍｂｓ ｗｉｄｅ）／２； ｌａｓｔ ｍｂ ｉｎ ｒｏｗ［ｉ］＝ ｈｂｓ［ｉ］−（ｍａｘｈｂ［ｉ］＋１）； ｌａｓｔ ｍｂ ｉｎ ｈａｌｆ ｒｏｗ［ｉ］＝ ｈａｌｆ ｗｉｄｔｈ ｉｎ ｂｌｏｃｋｓ［ｉ］ −（ｍａｘｈｂ［ｉ］＋１）； ｌａｓｔ ｒｏｗ ｉｎ ｍｂ［ｉ］＝ ｈｂｓ［ｉ］ ｍａｘｖｂ［ｉ］； ｂｌｏｃｋｓ ｐｅｒ ｍｂ ｒｏｗ［ｉ］＝ ｌａｓｔ ｒｏｗ ｉｎ ｍｂ［ｉ］ ＋ ｈｂｓ［ｉ］； ｌａｓｔ ｍｂ ｒｏｗ［ｉ］＝ ｂｌｏｃｋｓ ｐｅｒ ｍｂ ｒｏｗ［ｉ］ （ｍｂｓ ｈｉｇｈ−１）； ピクチャサイズパラメータに答えて、（表示ウインドー
サイズ等の）ｄｉｓｐａｄｄｒレジスタバリューを修正
することが厳密に必要であるが、これはアプリケーショ
ンの必要条件に依存することが望ましい。
【２０９０】Ｃ．１３．３ 「ＳＩＦピクチャ用のレジ
スタバリュー」ＳＩＦ用の上記割り込み処理の後、全て
のピクチャサイズレジスタに含まれるバリュー、４：
２：０ストリームは以下の通りである： Ｃ．１３．３．１ 「一次バリュー」 ＢＵ ＷＡＤＤＲ ＭＢＳ ＷＩＤＥ＝０ｘ１６ ＢＵ ＷＡＤＤＲ ＭＢＳ ＨＩＧＨ＝０ｘ１２ ＢＵ ＷＡＤＤＲ ＣＯＭＰ０ ＭＡＸＨＢ＝０ｘ０１ ＢＵ ＷＡＤＤＲ ＣＯＭＰ１ ＭＡＸＨＢ＝０ｘ００ ＢＵ ＷＡＤＤＲ ＣＯＭＰ２ ＭＡＸＨＢ＝０ｘ００ ＢＵ ＷＡＤＤＲ ＣＯＭＰ０ ＭＡＸＶＢ＝０ｘ０１ ＢＵ ＷＡＤＤＲ ＣＯＭＰ１ ＭＡＸＶＢ＝０ｘ００ ＢＵ ＷＡＤＤＲ ＣＯＭＰ２ ＭＡＸＶＢ＝０ｘ００ Ｃ．１３．３．２ 「二次バリュー−計算後」 ＢＵ ＷＡＤＤＲ ＣＯＭＰ０ ＨＢＳ＝０ｘ２Ｃ ＢＵ ＷＡＤＤＲ ＣＯＭＰ１ ＨＢＳ＝０ｘ１６ ＢＵ ＷＡＤＤＲ ＣＯＭＰ２ ＨＢＳ＝０ｘ１６ ＢＵ ＡＤＤＲ ＣＯＭＰ０ ＨＢＳ＝０ｘ２Ｃ ＢＵ ＡＤＤＲ ＣＯＭＰ１ ＨＢＳ＝０ｘ１６ ＢＵ ＡＤＤＲ ＣＯＭＰ２ ＨＢＳ＝０ｘ１６ ＢＵ ＷＡＤＤＲ ＣＯＭＰ０ ＨＡＬＦ ＷＩＤＴＨ
ＩＮ ＢＬＯＣＫＳ＝０ｘ１６ ＢＵ ＷＡＤＤＲ ＣＯＭＰ１ ＨＡＬＦ ＷＩＤＴＨ
ＩＮ ＢＬＯＣＫＳ＝０ｘ０３ ＢＵ ＷＡＤＤＲ ＣＯＭＰ２ ＨＡＬＦ ＷＩＤＴＨ
ＩＮ ＢＬＯＣＫＳ＝０ｘ０３ ＢＵ ＷＡＤＤＲ ＣＯＭＰ０ ＬＡＳＴ ＭＢ ＩＮ
ＲＯＷ＝０ｘ２Ａ ＢＵ ＷＡＤＤＲ ＣＯＭＰ１ ＬＡＳＴ ＭＢ ＩＮ
ＲＯＷ＝０ｘ１５ ＢＵ ＷＡＤＤＲ ＣＯＭＰ２ ＬＡＳＴ ＭＢ ＩＮ
ＲＯＷ＝０ｘ１５ ＢＵ ＷＡＤＤＲ ＣＯＭＰ０ ＬＡＳＴ ＭＢ ＩＮ
ＨＡＬＦ ＲＯＷ＝０ｘ１４ ＢＵ ＷＡＤＤＲ ＣＯＭＰ１ ＬＡＳＴ ＭＢ ＩＮ
ＨＡＬＦ ＲＯＷ＝０ｘ０Ａ ＢＵ ＷＡＤＤＲ ＣＯＭＰ２ ＬＡＳＴ ＭＢ ＩＮ
ＨＡＬＦ ＲＯＷ＝０ｘ０Ａ ＢＵ ＷＡＤＤＲ ＣＯＭＰ０ ＬＡＳＴ ＲＯＷ Ｉ
Ｎ ＭＢ＝０ｘ２Ｃ ＢＵ ＷＡＤＤＲ ＣＯＭＰ１ ＬＡＳＴ ＲＯＷ Ｉ
Ｎ ＭＢ＝０ｘ０ ＢＵ ＷＡＤＤＲ ＣＯＭＰ２ ＬＡＳＴ ＲＯＷ Ｉ
Ｎ ＭＢ＝０ｘ０ ＢＵ ＷＡＤＤＲ ＣＯＭＰ０ ＢＬＯＣＫＳ ＰＥＲ
ＭＢ ＲＯＷ＝０ｘ５８ ＢＵ ＷＡＤＤＲ ＣＯＭＰ１ ＢＬＯＣＫＳ ＰＥＲ
ＭＢ ＲＯＷ＝０ｘ１６ ＢＵ ＷＡＤＤＲ ＣＯＭＰ２ ＢＬＯＣＫＳ ＰＥＲ
ＭＢ ＲＯＷ＝０ｘ１６ ＢＵ ＷＡＤＤＲ ＣＯＭＰ０ ＬＡＳＴ ＭＢ ＲＯ
Ｗ＝０ｘ５Ｄ８ ＢＵ ＷＡＤＤＲ ＣＯＭＰ１ ＬＡＳＴ ＭＢ ＲＯ
Ｗ＝０ｘ１７６ ＢＵ ＷＡＤＤＲ ＣＯＭＰ２ ＬＡＳＴ ＭＢ ＲＯ
Ｗ＝０ｘ１７６ これらのバリューがセットアップ時にはっきりと書き込
まれることになっている場合、ほとんどのロケーション
の多重バイト特性を考慮に入れなければならないことに
注意。
【２０９１】上述してきた本発明のパイプラインシステ
ムは、長い間望まれてきたプロセシングステージにおけ
る制御及び／もしくはデータ機能のための、複数のプロ
セシングステージ及び対話式インターフェイシングトー
クンの形態での万能順応装置を持つ改良システムであ
り、それによってプロセシングステージは構成及びプロ
セシングのフレキシビリティを高められる。
【２０９２】改良システムはパイプラインプロセシング
マシーンとして配置される２線式インターフェースによ
り相互接続される複数のステージを持つ、多標準ビデオ
減圧装置を具備する。制御トークン及びデータトークン
はトークンフォーマットで制御とデータの両方を運ぶた
めに１つの２線式インターフェースを通過する。トーク
ンデコード回路は、そのステージに関する制御トークン
として特定のトークンを認識し、パイプラインに沿って
未認識の制御トークンを送るために、特定のステージに
配置される。再配置プロセシング回路は選ばれたステー
ジに配置され、特定されたデータトークンを処理するた
めに該かるステージを再配置するための認識済み制御ト
ークンに反応する。該かるシステムを実装するために、
広範囲に亙る独特なサブ支持システム回路とプロセシン
グ技術を開示する。
【２０９３】上述したことから、発明の特別な形態を図
示して説明してきたが、発明の精神及び範囲を逸脱する
ことなく、様々な修正が可能であることが自明であろ
う。従って、添付クレームによる制限以外は、図示した
形態によって本発明が制限されるものではない。
【２０９４】
【発明の効果】以上説明したように、本発明によれば、
複数の処理ステージと、処理ステージの中で制御、デー
タ機能を実行する相互作用インターフェース制御トーク
ンの形態のユニバーサル適応ユニットを具備し、処理ス
テージが構成、処理において向上した柔軟性を与えられ
ているパイプラインシステムが提供される。
【図面の簡単な説明】
【図１】２個の内部制御信号の異なる組み合わせのため
の６段パイプラインの６サイクルを示す図。
【図２】パイプラインステージがパイプライン内の遅延
に応答して圧縮、及び伸長が出来る方法を示すために各
ステージが二次データ格納部を含むパイプラインを示す
図。
【図３】パイプラインステージがパイプライン内の遅延
に応答して圧縮、及び伸長が出来る方法を示すために各
ステージが二次データ格納部を含むパイプラインを示す
図。
【図４】２配線インターフェースと多相クロックを使用
するパイプラインの好ましい実施例のステージ間のデー
タ転送の制御を示す図。
【図５】２配線インターフェースと多相クロックを使用
するパイプラインの好ましい実施例のステージ間のデー
タ転送の制御を示す図。
【図６】２配線インターフェースと多相クロックを使用
するパイプラインの好ましい実施例のステージ間のデー
タ転送の制御を示す図。
【図７】２配線インターフェースと多相クロックを使用
するパイプラインの好ましい実施例のステージ間のデー
タ転送の制御を示す図。
【図８】２配線インターフェースが組み込まれたパイプ
ラインステージの基本的実施例及び２配線転送制御を有
する２個の連続するパイプライン処理ステージを示すブ
ロック図。
【図９】図８に示すパイプラインステージで使用される
タイミング信号と、入出力データと、内部制御信号間の
関係を示すタイミング図の一例。
【図１０】図８に示すパイプラインステージで使用され
るタイミング信号と、入出力データと、内部制御信号間
の関係を示すタイミング図の一例。
【図１１】拡張ビットの制御下でその状態を維持するパ
イプラインステージの一例を示すブロック図。
【図１２】ステージ起動データワードを復号化するパイ
プラインステージのブロック図。
【図１３】データ二重化パイプラインステージの一例で
の２配線転送制御の使用を示すブロック図。
【図１４】データ二重化パイプラインステージの一例で
の２配線転送制御の使用を示すブロック図。
【図１５】図１３と図１４に例示する実施例で使用され
る２相クロックと、２配線転送制御信号と、その他の内
部データ及び制御信号を示すタイミング図の一例。
【図１６】図１３と図１４に例示する実施例で使用され
る２相クロックと、２配線転送制御信号と、その他の内
部データ及び制御信号を示すタイミング図の一例。
【図１７】再構成可能な処理ステージのブロック図。
【図１８】空間デコーダのブロック図。
【図１９】時間デコーダのブロック図。
【図２０】ビデオフォーマッタのブロック図。
【図２１】マクロブロックの第１の構成を示すメモリマ
ップ。
【図２２】マクロブロックの第２の構成を示すメモリマ
ップ。
【図２３】マクロブロックの別の構成を示すメモリマッ
プ。
【図２４】ありうるテーブル選択値のベン図。
【図２５】本発明で使用する画像データの可変長を示す
図。
【図２６】予測フィルタを含む一時的デコーダのブロッ
ク図。
【図２７】予測フィルタ処理を絵で示した図。
【図２８】マクロブロックの構造を示す一般的な図。
【図２９】開始コード検出器の一般的なブロック図。
【図３０】データストリーム内の開始コードを例示する
図。
【図３１】フラグ発生器と、復号化インデックスと、ヘ
ッダ発生器と、追加ワード発生器と、出力ラッチの関係
を示すブロック図。
【図３２】空間デコーダＤＲＡＭインターフェースのブ
ロック図。
【図３３】書込みスイングバッファのブロック図。
【図３４】処理中のブロックからの予測データオフセッ
トを示す挿絵図。
【図３５】（１、１）の予測データオフセットを示す
図。
【図３６】ハフマンデコーダと空間デコーダの分割状態
装置を示すブロック図。
【図３７】予測フィルタのブロック図。
【図３８】典型的なデコーダシステムを示す図。
【図３９】ＪＰＥＧ静止画像デコーダを示す図。
【図４０】ＪＰＥＧビデオデコーダを示す図。
【図４１】多重規格ビデオデコーダを示す図。
【図４２】トークンの開始と終了を示す図。
【図４３】トークンアドレスとデータフィールドを示す
図。
【図４４】８ビットより広いインターフェース上のトー
クンを示す図。
【図４５】マクロブロックを示す図。
【図４６】２配線インターフェースプロトコルを示す
図。
【図４７】外部２配線インターフェースの位置を示す
図。
【図４８】クロック伝搬を示す図。
【図４９】２配線インターフェースのタイミングを示す
図。
【図５０】アクセス構造を例示する。
【図５１】読出し転送サイクルを示す図。
【図５２】アクセス開始タイミングを示す図。
【図５３】２回の書込み転送のアクセス例を示す図。
【図５４】読出し転送サイクルを示す図。
【図５５】書込み転送サイクルを示す図。
【図５６】リフレシュサイクルを示す図。
【図５７】３２ビットデータバスと２５６ｋビットの深
さを持つＤＲＡＭ（９ビットアドレス）の例を示す図。
【図５８】ストローブ信号用のタイミングパラメータを
示す図。
【図５９】どの２個のストローブ信号間のタイミングパ
ラメータを示す図。
【図６０】バスとストローブ信号間のタイミングパラメ
ータを示す図。
【図６１】バスとストローブ信号間のタイミングパラメ
ータを示す図。
【図６２】ＭＰＩ読出しタイミングを示す図。
【図６３】ＭＰＩ書込みタイミングを示す図。
【図６４】メモリマップの大きな整数の配置を示す図。
【図６５】典型的なデコーダクロック形態を示す図。
【図６６】入力クロック要件を示す図。
【図６７】空間デコーダを示す図。
【図６８】入力回路の入出力を示す図。
【図６９】符号化ポートプロトコルを示す図。
【図７０】開始コード検出器を示す図。
【図７１】検出された開始コードと変換されたトークン
を示す図。
【図７２】開始コード検出器がトークンを通すところを
示す図。
【図７３】ＭＰＥＧ開始コード（バイト整列）の重なり
を示す図。
【図７４】ＭＰＥＧ開始コード（非バイト整列）の重な
りを示す図。
【図７５】２個のビデオ系列間のジャンプを示す図。
【図７６】追加のトークンの挿入処理を示す図。
【図７７】デコーダ起動制御を示す図。
【図７８】出力前にキューされたイネーブルされたスト
リームを示す図。
【図７９】空間デコーダバッファを示す図。
【図８０】バッファポインタを示す図。
【図８１】ビデオデマルチプレックサを示す図。
【図８２】画像構造を示す図。
【図８３】４：２：２マクロブロックの構造を示す図。
【図８４】マクロブロックの大きさ画素の大きさから計
算する方法を示す図。
【図８５】空間デコーダを示す図。
【図８６】Ｈ.２６１逆量子化の概観を示す図。
【図８７】ＪＰＥＧ逆量子化の概観を示す図。
【図８８】ＭＰＥＧ逆量子化の概観を示す図。
【図８９】量子化テーブルメモリマップを示す図。
【図９０】ＪＰＥＧベースライン系列構造の概観を示す
図。
【図９１】トークンされたＪＰＥＧ画像を示す図。
【図９２】時間デコーダを示す図。
【図９３】画像バッファ仕様を示す図。
【図９４】ＭＰＥＧ画像系列（ｍ＝３）を示す図。
【図９５】「Ｉ」画像がどのようにして格納出力される
かを示す図。
【図９６】「Ｐ」画像がどのようにして格納出力される
かを示す図。
【図９７】「Ｂ」画像がどのようにして格納出力される
かを示す図。
【図９８】ピクチャあバッファを示す図。
【図９９】Ｈ.２６１予測形式を示す図。
【図１００】Ｈ.２６１系列を示す図。
【図１０１】Ｈ.２６１シンタックスの階層を示す図。
【図１０２】Ｈ.２６１画像層を示す図。
【図１０３】ブロック群のＨ.２６１配置を示す図。
【図１０４】Ｈ.２６１「スライス」層を示す図。
【図１０５】マクロブロックのＨ.２６１配置を示す
図。
【図１０６】Ｈ.２６１ブロック系列を示す図。
【図１０７】Ｈ.２６１マクロブロック層を示す図。
【図１０８】画素のＨ.２６１配置を示す図。
【図１０９】ＭＰＥＧシンタックスの階層を示す図。
【図１１０】ＭＰＥＧ系列層を示す図。
【図１１１】ＭＰＥＧ群の画像層を示す図。
【図１１２】ＭＰＥＧ画像層を示す図。
【図１１３】ＭＰＥＧ「スライス」層を示す図。
【図１１４】ＭＰＥＧ系列のブロックを示す図。
【図１１５】ＭＰＥＧマクロブロック層を示す図。
【図１１６】「オープンＧＯＰ」の例を示す図。
【図１１７】アクセス構造の例を示す図。
【図１１８】アクセス開始タイミングを示す図。
【図１１９】高速ページ読出しサイクルを示す図。
【図１２０】高速ページ書込みサイクルを示す図。
【図１２１】リフレシュサイクルを示す図。
【図１２２】チップアドレスからいかにして行及び列ア
ドレスを抽出するかを示す図。
【図１２３】ストローブ信号用のタイミングパラメータ
を示す図。
【図１２４】どの２個のストローブ信号間のタイミング
パラメータを示す図。
【図１２５】バスとストローブ信号間のタイミングパラ
メータを示す図。
【図１２６】バスとストローブ信号間のタイミングパラ
メータを示す図。
【図１２７】ハフマンデコーダとパーザーを示す図。
【図１２８】Ｈ.２６１とＭＰＥＧ ＡＣ係数復号化フ
ローチャートを示す図。
【図１２９】ＪＰＥＧ（ＡＣとＤＣ）係数復号化のブロ
ック図。
【図１３０】ＪＰＥＧ（ＡＣとＤＣ）係数復号化の流れ
図を示す図。
【図１３１】ハフマントークンフォーマッタのインタフ
ェースを示す図。
【図１３２】トークンフォーマッタのブロック図。
【図１３３】Ｈ.２６１とＭＰＥＧ ＡＣ係数復号化を
示す図。
【図１３４】ハフマンＡＬＵのインタフェースを示す
図。
【図１３５】ハフマンＡＬＵの基本的構造を示す図。
【図１３６】バッファマネージャを示す図。
【図１３７】ｉｍｏｄｅｌとｈｓｐｐｋのブロック図。
【図１３８】ｉｍｅｘ状態を示す図。
【図１３９】バッファスタートアップを示す図。
【図１４０】ＤＲＡＭインターフェースを示す図。
【図１４１】書込みスイングバッファを示す図。
【図１４２】演算ブロックを示す図。
【図１４３】ｉｑのブロック図。
【図１４４】ｉｑｃａステートマシンを示す図。
【図１４５】ＩＤＣＴ １−Ｄ変換アルゴリズムを示す
図。
【図１４６】ＩＤＣＴ １−Ｄ変換構造を示す図。
【図１４７】トークンストリームのブロック図。
【図１４８】標準のブロック図。
【図１４９】マイクロプロセッサテストアクセスを示す
ブロック図。
【図１５０】１−Ｄ変換マイクロ構造を示す図。
【図１５１】時間デコーダのブロック図。
【図１５２】２配線インターフェースステージの構造を
示す図。
【図１５３】アドレス発生器のブロック図。
【図１５４】ブロックと画素のオフセットを示す図。
【図１５５】複数の予測フィルタを示す図。
【図１５６】予測フィルタを示す図。
【図１５７】１−Ｄ予測フィルタを示す図。
【図１５８】１ブロックの画素を示す図。
【図１５９】読出しラダーの構造を示す図。
【図１６０】ブロックと画素のオフセットを示す図。
【図１６１】予測例を示す図。
【図１６２】読出しサイクルを示す図。
【図１６３】書込みしサイクルを示す図。
【図１６４】タイミングを参照可能なトップレベルレジ
スタ群のブロック図。
【図１６５】プレゼンテーション番号を増加させる制御
を示す図。
【図１６６】バッファマネジャステートマシーンを示す
図。
【図１６７】ステートマシーンのメインループを示す
図。
【図１６８】ＳＩＦ（２２×１８のマクロブロック）を
含むバッファ０を示す図。
【図１６９】表示窓を持つＳＩＦ成分０を示す図。
【図１７０】格納ブロックアドレスを示す画像フォーマ
ット例を示す図。
【図１７１】ＳＩＦ（２２×１８のマクロブロック）を
含むバッファ０を示す図。
【図１７２】アドレス計算例を示す図。
【図１７３】書込みアドレス発生状態を示す図。
【図１７４】データ路のスライスを示す図。
【図１７５】データ路の２サイクル操作を示す図。
【図１７６】モード１のフィルタ処理を示す図。
【図１７７】水平アップサンプラデータ路を示す図。
【図１７８】色ー空間変換器の構造を示す図。
【符号の説明】
３３…トークンデコーダ、３４…入力ラッチ、３６…プ
ロセッシングユニット、３９…アクション識別部、４１
…出力ラッチ、４３，４４…レジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルティン ウィリアム ソザラン イギリス国、ジーエル11 ６ビーディ ー、グローセスターシアー、ダーズレ イ、スティンチコーム、ウィク レー ン、ザ ライディングス（番地なし) (72)発明者 ウィリアム フィリップ ロビンス イギリス国、ジーエル11 ５ピーイー、 グローセスターシアー、カム、スプリン グヒル 19 (56)参考文献 特開 昭64−66740（ＪＰ，Ａ) 特開 平１−253339（ＪＰ，Ａ) 特開 平１−306927（ＪＰ，Ａ) 特開 平３−245281（ＪＰ，Ａ) 特開 平４−56548（ＪＰ，Ａ) 特開 平４−117042（ＪＰ，Ａ) 松本恵治ほか，画像処理分野をねらっ たデータフロー型プロセサＬＳＩ，日経 エレクトロニクス，日本，日経マグロウ ヒル社，1984年 ４月 ９日，ＮＩＫＫ ＥＩ ＥＬＥＣＴＲＯＮＩＣＳ 1984. ４．９，ｐｐ181−218 (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/30 G06F 17/10 H04N 7/24

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力情報ストリームを受け入れる入力処
    理ステージ及び出力情報ストリームを生成する出力処理
    ステージを含む複数の処理ステージを含むデータ処理シ
    ステムであって、 前記入力処理ステージは前記入力情報ストリームに基づ
    き、前記複数の処理ステージ間の制御及び／又はデータ
    機能のための１又は２以上のトークンを発生するもので
    あり、 前記複数の処理ステージのうち１又は２以上の処理ステ
    ージは１又は２以上のトークンを発生し及び／又は変換
    するものであり、 前記トークンは、可変長トークン又は固定長トークンで
    あり、かつ前記入力情報ストリームに含まれるデータを
    含んでおり、 前記トークンの少なくとも１つは、前記入力情報ストリ
    ームの少なくとも１つに含まれるデータに関する制御情
    報を含み、 前記処理ステージの少なくとも１つは前記制御情報に応
    じて再構成され、 該再構成された処理ステージは前記制御情報に応じて前
    記入力情報ストリームの少なくとも１つに含まれるデー
    タを含む１つ又は２以上のトークンを処理する、 ことを特徴とするデータ処理システム。
  2. 【請求項２】 請求項１記載のデータ処理システムであ
    って、 前記入力情報ストリームは符号化データを含み、 前記制御情報は前記前記符号化データに対応する工業規
    格を識別し、 前記制御情報を含むトークンは、該識別された工業規格
    に従って、前記処理ステージの少なくとも１つを、前記
    可変長トークン又は固定長トークンの少なくとも１つに
    含まれる前記符号化データを復号するように再構成す
    る、 ことを特徴とするデータ処理システム。
  3. 【請求項３】 前記工業規格は、ＭＰＥＧ又はＪＰＥＧ
    であることを特徴とする請求項２記載のデータ処理シス
    テム。
  4. 【請求項４】 請求項１記載のデータ処理システムであ
    って、 前記入力情報ストリームは符号化データを含み、 前記制御情報は前記符号化データの複号の同期のための
    タイミング情報を含み、 前記制御情報を含むトークンは、前記タイミング情報に
    応じて、前記処理ステージの少なくとも１つを、前記可
    変長トークン又は固定長トークンの少なくとも１つに含
    まれる前記符号化データを復号するように再構成する、 ことを特徴とするデータ処理システム。
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