JP3423252B2 - PLL device - Google Patents
PLL deviceInfo
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- JP3423252B2 JP3423252B2 JP14834699A JP14834699A JP3423252B2 JP 3423252 B2 JP3423252 B2 JP 3423252B2 JP 14834699 A JP14834699 A JP 14834699A JP 14834699 A JP14834699 A JP 14834699A JP 3423252 B2 JP3423252 B2 JP 3423252B2
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Description
【０００１】[0001]
【発明の属する技術分野】本発明はＰＬＬ装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL device.
【０００２】[0002]
【従来の技術】従来、この種の装置は例えば、特開平１
０−１９０５６３号公報に示されている。この公報によ
ると、無線部と、送受信部と、複数のＰＬＬ回路を有す
るＰＨＳコードレスホンが示されている。2. Description of the Related Art Conventionally, an apparatus of this type is disclosed in, for example, Japanese Patent Laid-Open No.
No. 0-190563. According to this publication, a PHS cordless phone having a wireless unit, a transmitting / receiving unit, and a plurality of PLL circuits is shown.
【０００３】[0003]
【発明が解決しようとする課題】しかし上記装置では、
ＰＬＬ回路のロックアップ時間（出力信号と同期するま
での時間）が長くなる第１の欠点がある。本発明者がそ
の原因を究明したところ各ＰＬＬ回路は、１対の位相比
較器および可変分周器で構成され、予め定められた基準
信号の１周期の間に１回しか位相比較しないためである
事が分かった。However, in the above device,
There is a first drawback that the lockup time of the PLL circuit (time until it synchronizes with the output signal) becomes long. The present inventor has investigated the cause, and it is because each PLL circuit is composed of a pair of phase comparators and a variable frequency divider, and performs phase comparison only once during one cycle of a predetermined reference signal. I knew there was.
【０００４】そのため、各ＰＬＬ回路を複数対の位相比
較器および可変分周器で構成し、１周期の間に複数回、
位相比較する事が考えられる。しかし、ＰＬＬ回路毎
に、複数対の位相比較器および可変分周器が必要となる
ため、コストが高くなる第２の欠点がある。故に、本発
明はこの様な従来の欠点を考慮して、複数のＰＬＬ回路
を用いるものに於て、各ＰＬＬ回路でのロックアップ時
間が短く、コストが安いＰＬＬ装置を提供する。Therefore, each PLL circuit is composed of a plurality of pairs of phase comparators and variable frequency dividers, and a plurality of times are provided in one cycle.
It is possible to compare the phases. However, since a plurality of pairs of phase comparators and variable frequency dividers are required for each PLL circuit, there is a second drawback that the cost becomes high. Therefore, in consideration of such a conventional drawback, the present invention provides a PLL device using a plurality of PLL circuits, in which the lockup time in each PLL circuit is short and the cost is low.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するため
に、請求項１の本発明では、各々が少なくとも第１位相
比較器および第１可変分周器を有する複数のＰＬＬ回路
と、１対以上の第２位相比較器および第２可変分周器を
有する単一の駆動部とを備え、前記ＰＬＬ回路の中の１
個のＰＬＬ回路を選択的に切換えて、前記駆動部に接続
させる構成とする。In order to solve the above problems, according to the present invention of claim 1, a plurality of PLL circuits each having at least a first phase comparator and a first variable frequency divider, and a pair of PLL circuits are provided. One of the PLL circuits is provided, which comprises a single drive unit having the above second phase comparator and second variable frequency divider.
The PLL circuits are selectively switched to be connected to the drive section.
【０００６】請求項２の本発明では、前記接続されたＰ
ＬＬ回路で動作する前記第１位相比較器に入力される第
１基準信号と、前記第２位相比較器に入力される第２基
準信号とにおいて、位相を異ならせる。According to the present invention of claim 2, the connected P
The first reference signal input to the first phase comparator operating in the LL circuit and the second reference signal input to the second phase comparator have different phases.
【０００７】[0007]
【０００８】請求項３の本発明では、前記複数のＰＬＬ
回路を、負荷に対し、各々、同時に出力させ、前記ＰＬ
Ｌ回路の中で設定周波数が高いＰＬＬ回路を選択して前
記駆動部に接続させる。According to the present invention of claim 3, the plurality of PLLs are provided.
The circuits are simultaneously output to the loads, and the PL
A PLL circuit having a high set frequency is selected from the L circuits and is connected to the drive unit.
【０００９】[0009]
【発明の実施の形態】以下に、図１のブロック図に従
い、本発明の実施の形態に係るＰＬＬ装置１を説明す
る。図１に於て、第１ＰＬＬ回路２は例えば、基準発振
器３と、第１位相比較器４と、第１可変分周器５と、電
圧制御発振器６と、ローパスフィルタ７等から成る。DESCRIPTION OF THE PREFERRED EMBODIMENTS A PLL device 1 according to an embodiment of the present invention will be described below with reference to the block diagram of FIG. In FIG. 1, the first PLL circuit 2 includes, for example, a reference oscillator 3, a first phase comparator 4, a first variable frequency divider 5, a voltage controlled oscillator 6, a low pass filter 7, and the like.
【００１０】電圧制御発振器６は、出力端子８および第
１可変分周器５に対し、出力信号ＦＯを出力する。ＣＰ
Ｕ等から成る制御部１０は、第１可変分周器５の端子ａ
に対し、分周比Ｎ１を出力する。The voltage controlled oscillator 6 outputs an output signal FO to the output terminal 8 and the first variable frequency divider 5. CP
The control unit 10 including U, etc., has a terminal a of the first variable frequency divider 5.
In contrast, the frequency division ratio N1 is output.
【００１１】第１可変分周器５は、入力された出力信号
ＦＯをＮ１分周し、第１位相比較器４に対し、分周され
た信号を帰還信号ＦＶ１として出力する。基準発振器３
は、第１位相比較器４に対し、第１基準信号ＦＲ１を出
力する。The first variable frequency divider 5 frequency-divides the input output signal FO by N1 and outputs the frequency-divided signal to the first phase comparator 4 as a feedback signal FV1. Reference oscillator 3
Outputs a first reference signal FR1 to the first phase comparator 4.
【００１２】第１位相比較器４は、第１可変分周器５の
出力（帰還信号ＦＶ１）の位相および周波数と、第１基
準信号ＦＲ１の位相および周波数を比較する。第１位相
比較器４は、ローパスフィルタ７に対し、誤差信号ＥＲ
１を出力する。The first phase comparator 4 compares the phase and frequency of the output (feedback signal FV1) of the first variable frequency divider 5 with the phase and frequency of the first reference signal FR1. The first phase comparator 4 sends the error signal ER to the low-pass filter 7.
1 is output.
【００１３】ローパスフィルタ７は、誤差信号ＥＲ１に
応答して、電圧制御発振器６に対し制御電圧ＣＶを出力
する。電圧制御発振器６は、制御電圧ＣＶに応答して、
出力信号ＦＯを出力する。この様に、ループを形成する
事により、出力信号ＦＯは、ＦＯ＝Ｎ１×ＦＲ１を満足
する事になる。その結果、第１ＰＬＬ回路２は、出力端
子８に対し、設定分周比Ｎ１に応答する出力信号ＦＯを
出力する。The low pass filter 7 outputs a control voltage CV to the voltage controlled oscillator 6 in response to the error signal ER1. The voltage controlled oscillator 6 responds to the control voltage CV by
The output signal FO is output. By thus forming a loop, the output signal FO satisfies FO = N1 × FR1. As a result, the first PLL circuit 2 outputs the output signal FO responsive to the set frequency division ratio N1 to the output terminal 8.
【００１４】同様に、第２ＰＬＬ回路２ａは例えば、基
準発振器３ａと、第１位相比較器４ａと、第１可変分周
器５ａと、電圧制御発振器６ａと、ローパスフィルタ７
ａ等から成る。Similarly, the second PLL circuit 2a includes, for example, a reference oscillator 3a, a first phase comparator 4a, a first variable frequency divider 5a, a voltage controlled oscillator 6a, and a low pass filter 7a.
a, etc.
【００１５】電圧制御発振器６ａは、出力端子８ａおよ
び第１可変分周器５ａに対し、出力信号ＦＯａを出力す
る。制御部１０は、第１可変分周器５ａの端子ｂに対
し、分周比Ｎ２を出力する。The voltage controlled oscillator 6a outputs an output signal FOa to the output terminal 8a and the first variable frequency divider 5a. The control unit 10 outputs the frequency division ratio N2 to the terminal b of the first variable frequency divider 5a.
【００１６】第１可変分周器５ａは、入力された信号Ｆ
ＯａをＮ２分周し、第１位相比較器４ａに対し、帰還信
号ＦＶ１ａを出力する。基準発振器３ａは、第１位相比
較器４ａに対し、第１基準信号ＦＲ１ａを出力する。The first variable frequency divider 5a receives the input signal F
Oa is divided by N2 and the feedback signal FV1a is output to the first phase comparator 4a. The reference oscillator 3a outputs the first reference signal FR1a to the first phase comparator 4a.
【００１７】第１位相比較器４ａは、第１可変分周器５
ａの出力（帰還信号ＦＶ１ａ）の位相および周波数と、
第１基準信号ＦＲ１の位相および周波数を比較する。第
１位相比較器４ａは、ローパスフィルタ７ａに対し誤差
信号ＥＲ１ａを出力する。The first phase comparator 4a includes a first variable frequency divider 5
the phase and frequency of the output of a (feedback signal FV1a),
The phase and frequency of the first reference signal FR1 are compared. The first phase comparator 4a outputs the error signal ER1a to the low pass filter 7a.
【００１８】ローパスフィルタ７ａは、誤差信号ＥＲ１
ａに応答して、電圧制御発振器６ａに対し、制御電圧Ｃ
Ｖａを出力する。電圧制御発振器６ａは、制御電圧ＣＶ
ａに応答して、出力信号ＦＯａを出力する。その結果、
第１ＰＬＬ回路２ａは、出力端子８ａに対し、設定分周
比Ｎ２に応答する出力信号ＦＯａを出力する。The low-pass filter 7a has an error signal ER1.
In response to a, the control voltage C is applied to the voltage controlled oscillator 6a.
Output Va. The voltage controlled oscillator 6a has a control voltage CV.
Output signal FOa is output in response to a. as a result,
The first PLL circuit 2a outputs an output signal FOa responsive to the set frequency division ratio N2 to the output terminal 8a.
【００１９】この様に、ＰＬＬ装置１は、各々が少なく
とも第１位相比較器４、４ａおよび第１可変分周器５、
５ａを有する複数のＰＬＬ回路２、２ａを備える。As described above, the PLL device 1 includes at least the first phase comparators 4 and 4a and the first variable frequency divider 5, respectively.
It includes a plurality of PLL circuits 2 and 2a having 5a.
【００２０】端子１０は、第１ＰＬＬ回路２の第１基準
信号ＦＲ１が印加され、端子１１は第２ＰＬＬ回路２ａ
の第１基準信号ＦＲ１ａが印加されている。端子１２
は、第１ＰＬＬ回路２の第１位相比較器４の出力（ＦＶ
１）が印加され、端子１３は第２ＰＬＬ回路２ａの第１
位相比較器４ａの出力（ＦＶ１ａ）が印加されている。
端子１４は、第１ＰＬＬ回路２の第１可変分周器５の入
力が印加され、端子１５は第２ＰＬＬ回路２ａの第１可
変分周器５ａの入力が印加されている。The first reference signal FR1 of the first PLL circuit 2 is applied to the terminal 10, and the terminal 11 is connected to the second PLL circuit 2a.
The first reference signal FR1a is applied. Terminal 12
Is the output of the first phase comparator 4 of the first PLL circuit 2 (FV
1) is applied, and the terminal 13 is connected to the first PLL circuit 2a of the first PLL circuit 2a.
The output (FV1a) of the phase comparator 4a is applied.
The input of the first variable frequency divider 5 of the first PLL circuit 2 is applied to the terminal 14, and the input of the first variable frequency divider 5a of the second PLL circuit 2a is applied to the terminal 15.
【００２１】駆動部１６は、遅延回路１７、１８、１９
と、第２位相比較器２０、２１、２２と、第２可変分周
器２３、２４、２５等から構成されている。端子２６は
遅延回路１７、１８、１９に接続されている。The driving unit 16 includes delay circuits 17, 18, 19
, Second phase comparators 20, 21, 22 and second variable frequency dividers 23, 24, 25 and the like. The terminal 26 is connected to the delay circuits 17, 18, and 19.
【００２２】遅延回路１７、１８の接続点は、第２位相
比較器２０の入力側に接続されている。遅延回路１８、
１９の接続点は第２位相比較器２１の入力側に接続され
ている。遅延回路１９の出力側は第２位相比較器２２の
入力側に接続されている。The connection point of the delay circuits 17 and 18 is connected to the input side of the second phase comparator 20. Delay circuit 18,
The connection point of 19 is connected to the input side of the second phase comparator 21. The output side of the delay circuit 19 is connected to the input side of the second phase comparator 22.
【００２３】端子２７、２８は、リード線２９に接続さ
れている。第２位相比較器２０、２１、２２の各出力側
はリード線２９に接続されている。第２可変分周器２
３、２４、２５の各入力側は端子３０に接続されてい
る。The terminals 27 and 28 are connected to the lead wire 29. Each output side of the second phase comparators 20, 21, 22 is connected to a lead wire 29. Second variable frequency divider 2
The input sides of 3, 24 and 25 are connected to the terminal 30.
【００２４】第１スイッチ３１は端子１０、１１、２６
と可動片等から構成されている。可動片が１側に切換え
られると（図１の通り）、第１ＰＬＬ回路２の第１基準
信号ＦＲ１は駆動部１６へ出力される。可動片が他側に
切換えられると、第２ＰＬＬ回路２ａの第１基準信号Ｆ
Ｒ１ａは駆動部１６へ出力される。The first switch 31 has terminals 10, 11, and 26.
And a movable piece and the like. When the movable piece is switched to the 1 side (as shown in FIG. 1), the first reference signal FR1 of the first PLL circuit 2 is output to the drive unit 16. When the movable piece is switched to the other side, the first reference signal F of the second PLL circuit 2a
R1a is output to the driving unit 16.
【００２５】第２スイッチ３２は、端子１２、２７と可
動片等から構成され、第２スイッチ３３は、端子１３、
２８と可動片等から構成されている。第２スイッチ３２
が閉じ、第２スイッチ３３が開くと（図１の通り）、第
１ＰＬＬ回路２の第１位相比較器４の出力（帰還信号Ｆ
Ｖ１）は駆動部１６へ出力される。第２スイッチ３２が
開き、第２スイッチ３３が閉じると、第２ＰＬＬ回路２
ａの第１位相比較器４ａの出力（帰還信号ＦＶ１ａ）は
駆動部１６へ出力される。The second switch 32 comprises terminals 12, 27 and a movable piece, and the second switch 33 comprises terminals 13, 27.
28 and a movable piece. Second switch 32
Is closed and the second switch 33 is opened (as shown in FIG. 1), the output of the first phase comparator 4 of the first PLL circuit 2 (feedback signal F
V1) is output to the driving unit 16. When the second switch 32 is opened and the second switch 33 is closed, the second PLL circuit 2
The output (feedback signal FV1a) of the first phase comparator 4a (a) is output to the drive unit 16.
【００２６】第３スイッチ３４は、端子１４、１５、３
０と可動片等から構成されている。可動片が１側に切換
えられると（図１の通り）、第１ＰＬＬ回路２の第１可
変分周器５の入力側は、駆動部１６の第２可変分周器２
３、２４、２５の入力側と導通する。可動片が他側に切
換えられると、第２ＰＬＬ回路２ａの第１可変分周器５
ａの入力側は、第２可変分周器２３、２４、２５の入力
側と導通する。これらの第１スイッチ３１と、第２スイ
ッチ３２、３３と、第３スイッチ３４により、スイッチ
ング部３５は構成されている。The third switch 34 includes terminals 14, 15, 3
0 and a movable piece. When the movable piece is switched to the 1 side (as shown in FIG. 1), the input side of the first variable frequency divider 5 of the first PLL circuit 2 is connected to the second variable frequency divider 2 of the driving unit 16.
It is electrically connected to the input side of 3, 24 and 25. When the movable piece is switched to the other side, the first variable frequency divider 5 of the second PLL circuit 2a
The input side of a is electrically connected to the input sides of the second variable frequency dividers 23, 24, 25. The first switch 31, the second switches 32 and 33, and the third switch 34 constitute the switching unit 35.
【００２７】この様に、駆動部１６は、１対以上の第２
位相比較器２０、２１、２２と、第２可変分周器２３、
２４、２５を有する単一のものである。また、スイッチ
ング部３５により、ＰＬＬ回路２、２ａの中の１個のＰ
ＬＬ回路（例えば図１に示す様に、第１ＰＬＬ回路２）
を選択的に切換えて、駆動部１６に接続する事が出来
る。以上の部品により、ＰＬＬ装置１が構成されてい
る。In this way, the drive unit 16 includes one or more second pairs.
The phase comparators 20, 21, 22 and the second variable frequency divider 23,
24, 25 is a single one. In addition, the switching unit 35 causes one P in the PLL circuits 2 and 2a to be
LL circuit (eg, first PLL circuit 2 as shown in FIG. 1)
Can be selectively switched and connected to the drive unit 16. The PLL device 1 is configured by the above components.
【００２８】次に、このＰＬＬ装置１の動作を、再び図
１に従い説明する。最初に、制御部９は例えば、第１Ｐ
ＬＬ回路５を選択するとする。制御部９は、第１ＰＬＬ
回路２に設けられた第１可変分周器５の端子ａへ分周比
Ｎ１を出力する。制御部９は駆動部１６に設けられた第
２可変分周器２３、２４、２５の各端子ｃ、ｄ、ｅに分
周比Ｎ１を出力する。Next, the operation of the PLL device 1 will be described again with reference to FIG. First, the control unit 9 determines, for example, the first P
It is assumed that the LL circuit 5 is selected. The control unit 9 uses the first PLL
The frequency division ratio N1 is output to the terminal a of the first variable frequency divider 5 provided in the circuit 2. The controller 9 outputs the frequency division ratio N1 to the terminals c, d and e of the second variable frequency dividers 23, 24 and 25 provided in the drive unit 16.
【００２９】それと同時に、制御部９は、第１スイッチ
３１を１側に切換え、第２スイッチ３２を閉じ、第２ス
イッチ３２を開き、第３スイッチ３４を１側に切換えさ
せる（図１の通り）。At the same time, the control section 9 switches the first switch 31 to the 1 side, closes the second switch 32, opens the second switch 32, and switches the third switch 34 to the 1 side (as shown in FIG. 1). ).
【００３０】その結果、第１基準信号ＦＲ１は第１位相
比較器４へ出力する。第１基準信号ＦＲ１は遅延回路１
７により、１／４周期だけ遅延され、第２基準信号ＦＲ
２として、第２位相比較器２０へ与えられる。第１基準
信号ＦＲ１は遅延回路１８により、１／２周期だけ遅延
され、第２基準信号ＦＲ３として、第２位相比較器２１
へ与えられる。第１基準信号ＦＲ１は遅延回路１９によ
り、３／４周期だけ遅延され、第２基準信号ＦＲ４とし
て、第２位相比較器２２へ与えられる。As a result, the first reference signal FR1 is output to the first phase comparator 4. The first reference signal FR1 is the delay circuit 1
The second reference signal FR is delayed by 1/4 cycle by
2 is given to the second phase comparator 20. The first reference signal FR1 is delayed by a half cycle by the delay circuit 18, and the second phase comparator 21 is used as the second reference signal FR3.
Given to. The first reference signal FR1 is delayed by 3/4 cycle by the delay circuit 19 and is given to the second phase comparator 22 as the second reference signal FR4.
【００３１】一方、電圧制御発振器６からの出力信号Ｆ
Ｏは、第１可変分周器５により分周され、帰還信号ＦＶ
１として、第１位相比較器５へ与えられる。同様に、出
力信号ＦＯは第３スイッチ３４を介して、第２可変分周
器２３、２４、２５により分周され、帰還信号ＦＶ２、
ＦＶ３、ＦＶ４として、各々、第２位相比較器２０、２
１、２２へ与えられる。On the other hand, the output signal F from the voltage controlled oscillator 6
O is frequency-divided by the first variable frequency divider 5, and the feedback signal FV
1 is given to the first phase comparator 5. Similarly, the output signal FO is divided by the second variable frequency dividers 23, 24 and 25 via the third switch 34, and the feedback signal FV2,
The second phase comparators 20 and 2 are designated as FV3 and FV4, respectively.
It is given to 1, 22.
【００３２】なお、制御部９の４ケの出力端子は各々、
第１可変分周器５の端子と、第２可変分周器２３、２
４、２５の端子（共に図示せず）に接続されている。制
御部９は、遅延回路１７、１８、１９への各出力タイミ
ングと同期すべく、第１可変分周器５と第２可変分周器
２３、２４、２５の各端子に対し、所定のイネーブル信
号を出力する。The four output terminals of the control unit 9 are respectively
The terminals of the first variable frequency divider 5 and the second variable frequency dividers 23, 2
It is connected to terminals 4 and 25 (both not shown). The control unit 9 sets a predetermined enable for each terminal of the first variable frequency divider 5 and the second variable frequency dividers 23, 24, 25 in order to synchronize with each output timing to the delay circuits 17, 18, 19. Output a signal.
【００３３】この様にして、帰還信号ＦＶ１の位相およ
び周波数は、第１位相比較器４により、第１基準信号Ｆ
Ｒ１の位相および周波数と比較され、その結果として、
誤差信号ＥＲ１がローパスフィルタ７へ与えられる。同
様にして、誤差信号ＥＲ２、ＥＲ３、ＥＲ４が第２スイ
ッチ３２を介し、ローパスフィルタ７へ与えられる。従
って、位相比較器４、２０、２１、２２は全体として、
第１基準信号ＦＲ１の１周期の間に位相比較を４回行
う。従って、従来のＰＬＬ装置（１段のもの）に比べ
て、ロックアップ時間が約１／４倍に短くなる。In this way, the phase and frequency of the feedback signal FV1 are determined by the first phase comparator 4 and the first reference signal FV.
Compared to the phase and frequency of R1, and as a result,
The error signal ER1 is given to the low-pass filter 7. Similarly, the error signals ER2, ER3, ER4 are given to the low-pass filter 7 via the second switch 32. Therefore, the phase comparators 4, 20, 21, 22 as a whole
Phase comparison is performed four times during one cycle of the first reference signal FR1. Therefore, the lockup time is about 1/4 times shorter than that of the conventional PLL device (one stage).
【００３４】誤差信号ＥＲ１、ＥＲ２、ＥＲ３、ＥＲ４
はローパスフィルタ７により制御電圧ＣＶに変換され、
電圧制御発振器６は、制御電圧ＣＶに比例した周波数を
有する出力信号ＦＯを出力する。Error signals ER1, ER2, ER3, ER4
Is converted into the control voltage CV by the low pass filter 7,
The voltage controlled oscillator 6 outputs an output signal FO having a frequency proportional to the control voltage CV.
【００３５】以上の動作をまとめる。スイッチング部３
５で切換えられ、駆動部１６に接続されたＰＬＬ回路
（第１ＰＬＬ回路２）で動作する第１位相比較器４に入
力される第１基準信号ＦＲ１は、駆動部１６の第２位相
比較器２０、２１、２２に各々入力される第２基準信号
ＦＲ２、ＦＲ３、ＦＲ４とは位相が異なる。The above operation is summarized. Switching unit 3
The first reference signal FR1 input to the first phase comparator 4 that is switched in step 5 and operates in the PLL circuit (first PLL circuit 2) connected to the drive unit 16 is the second phase comparator 20 of the drive unit 16. , 21, 22 and the second reference signals FR2, FR3, FR4, respectively, which have different phases.
【００３６】ＰＬＬ回路（例えば第１ＰＬＬ回路２）で
動作する第１基準信号（例えばＦＲ１）と、駆動部１６
で動作する第２基準信号ＦＲ２、ＦＲ３、ＦＲ４を切換
える第１スイッチ３１を設ける。ＰＬＬ回路（例えば第
１ＰＬＬ回路２）の第１位相比較器（例えば第１位相比
較器５）の出力と、駆動部１６の第２位相比較器２０と
２１と２２の出力を切換える第２スイッチ３２、３３を
設ける。ＰＬＬ回路（例えば第１ＰＬＬ回路２）の第１
可変分周器（例えば第１可変分周器５）の入力側と、駆
動部１６の第２可変分周器２３、２４、２５の入力側を
切換える第３スイッチ３４を設ける。A first reference signal (eg, FR1) operating in the PLL circuit (eg, first PLL circuit 2) and the driving section 16
A first switch 31 for switching between the second reference signals FR2, FR3, FR4 which operates in the above is provided. The second switch 32 for switching the output of the first phase comparator (for example, the first phase comparator 5) of the PLL circuit (for example, the first PLL circuit 2) and the output of the second phase comparators 20, 21, and 22 of the driving unit 16. , 33 are provided. The first of the PLL circuits (for example, the first PLL circuit 2)
A third switch 34 is provided for switching between the input side of the variable frequency divider (eg, the first variable frequency divider 5) and the input side of the second variable frequency dividers 23, 24, 25 of the drive unit 16.
【００３７】次に、制御部９は第２ＰＬＬ回路２ａを選
択するとする。制御部９は第２ＰＬＬ回路２ａに設けら
れた第１可変分周器５ａの端子ｂへ分周比Ｎ２を出力す
る。制御部９は、駆動部１６に設けられた第２可変分周
器２３、２４、２５の各端子ｃ、ｄ、ｅに分周比Ｎ２を
出力する。それと同時に、制御部９は、第１スイッチ３
１を他側に切換え、第２スイッチ３２を開き、第２スイ
ッチ３３を閉じ、第３スイッチ３４を他側に切換えさせ
る。Next, it is assumed that the controller 9 selects the second PLL circuit 2a. The controller 9 outputs the frequency division ratio N2 to the terminal b of the first variable frequency divider 5a provided in the second PLL circuit 2a. The control unit 9 outputs the frequency division ratio N2 to the terminals c, d and e of the second variable frequency dividers 23, 24 and 25 provided in the drive unit 16. At the same time, the control unit 9 controls the first switch 3
1 is switched to the other side, the second switch 32 is opened, the second switch 33 is closed, and the third switch 34 is switched to the other side.
【００３８】その結果、第１基準信号ＦＲ１ａは第１位
相比較器４ａへ出力する。第１基準信号ＦＲ１ａは、第
１スイッチ３１を介して駆動部１６へ出力される。第１
基準信号ＦＲ１ａより、各々、１／４、１／２、３／４
周期だけ遅延した第２基準信号ＦＲ２ａ、ＦＲ３ａ、Ｆ
Ｒ４ａは各々、第２位相比較器２０、２１、２２へ与え
られる。As a result, the first reference signal FR1a is output to the first phase comparator 4a. The first reference signal FR1a is output to the driving unit 16 via the first switch 31. First
1/4, 1/2, 3/4 respectively from the reference signal FR1a
Second reference signals FR2a, FR3a, F delayed by a period
R4a is provided to the second phase comparators 20, 21, and 22, respectively.
【００３９】一方、電圧制御発振器６ａからの出力信号
ＦＯａは、第１可変分周器５ａにより分周され、帰還信
号ＦＶ１ａとして、第１位相比較器５ａへ与えられる。
出力信号ＦＯａは第３スイッチ３４を介して、第２可変
分周器２３、２４、２５により分周され、帰還信号ＦＶ
２ａ、ＦＶ３ａ、ＦＶ４ａとして各々、第２位相比較器
２０、２１、２２へ与えられる。On the other hand, the output signal FOa from the voltage controlled oscillator 6a is frequency-divided by the first variable frequency divider 5a and given to the first phase comparator 5a as the feedback signal FV1a.
The output signal FOa is divided by the second variable frequency dividers 23, 24 and 25 via the third switch 34, and the feedback signal FV
2a, FV3a, and FV4a are provided to the second phase comparators 20, 21, and 22, respectively.
【００４０】帰還信号ＦＶ１ａは第１位相比較器４ａに
より、第１基準信号ＦＲ１ａと比較され、その結果、誤
差信号ＥＲ１ａがローパスフィルタ７ａへ与えられる。
同様に、誤差信号ＥＲ２ａ、ＥＲ３ａ、ＥＲ４ａが第２
スイッチ３３を介して、ローパスフィルタ７ａへ与えら
れる。従って、位相比較器４ａ、２０、２１、２２は全
体として、第１基準信号ＦＲ１ａの１周期の間に、位相
比較を４回行うので、従来のＰＬＬ装置に比べて、ロッ
クアップ時間が約１／４倍に短くなる。The feedback signal FV1a is compared with the first reference signal FR1a by the first phase comparator 4a, and as a result, the error signal ER1a is given to the low pass filter 7a.
Similarly, the error signals ER2a, ER3a, ER4a are second
It is given to the low-pass filter 7a via the switch 33. Therefore, the phase comparators 4a, 20, 21, and 22 as a whole perform phase comparison four times during one cycle of the first reference signal FR1a, so that the lock-up time is about 1 as compared with the conventional PLL device. / 4 times shorter.
【００４１】誤差信号ＥＲ１ａ、ＥＲ２ａ、ＥＲ３ａ、
ＥＲ４ａはローパスフィルタ７ａにより、制御電圧ＣＶ
ａに変換され、電圧制御発振器６ａは、制御電圧ＣＶａ
に比例した周波数を有する出力信号ＦＯａを出力する。The error signals ER1a, ER2a, ER3a,
The ER4a is controlled by the low-pass filter 7a by the control voltage CV.
a and the voltage controlled oscillator 6a is converted into the control voltage CVa.
An output signal FOa having a frequency proportional to is output.
【００４２】次に、このＰＬＬ装置１を用いた携帯電話
３７を、図２のブロック図に従い説明する。図２に於
て、受信部３８は例えば、入力側から順に、低雑音増幅
器と、帯域通過フィルタと、受信用ミクサ３９と、ロー
パスフィルタと、増幅器と、Ａ／Ｄ変換器等から成る。
送信部４０は例えば、入力側から順に、Ｄ／Ａ変換器と
ローパスフィルタと、送信用ミクサ４２と、帯域通過フ
ィルタと、高出力増幅器等から成る。Next, a mobile phone 37 using the PLL device 1 will be described with reference to the block diagram of FIG. In FIG. 2, the receiving unit 38 comprises, for example, a low noise amplifier, a band pass filter, a receiving mixer 39, a low pass filter, an amplifier, and an A / D converter in order from the input side.
The transmission unit 40 includes, for example, a D / A converter, a low-pass filter, a transmission mixer 42, a bandpass filter, and a high-output amplifier in order from the input side.
【００４３】アンテナ４２は送受分波器４３を介して、
受信部３８および送信部４０に接続されている。受信部
３８および送信部４０は、デジタル演算回路４４および
送受信部４５を介して、スピーカ４６と、マイク４７に
接続されている。これらの部品により、携帯電話３７が
構成されている。The antenna 42 is connected via the transmitting / receiving duplexer 43,
It is connected to the receiver 38 and the transmitter 40. The receiver 38 and the transmitter 40 are connected to the speaker 46 and the microphone 47 via the digital arithmetic circuit 44 and the transmitter / receiver 45. The mobile phone 37 is configured by these components.
【００４４】そして受信時には、アンテナ４２で受信さ
れた受信波は、送受分波器４３を介して、受信部３８の
低雑音増幅器で増幅され、帯域通過フィルタを介して、
受信用ミクサ３９へ入力する。At the time of reception, the received wave received by the antenna 42 is amplified by the low noise amplifier of the receiving section 38 via the transmission / reception duplexer 43, and is passed through the band pass filter.
Input to the receiving mixer 39.
【００４５】ＰＬＬ装置１の制御部９は、第１ＰＬＬ回
路２と駆動部１６を接続させ、出力信号ＦＯを受信用ミ
クサ３９へ出力する。この時、受信用ミクサ３９は、入
力する前記信号と出力信号ＦＯを混合し、中間周波信号
に変換する。The control unit 9 of the PLL device 1 connects the first PLL circuit 2 and the driving unit 16 and outputs the output signal FO to the receiving mixer 39. At this time, the receiving mixer 39 mixes the input signal and the output signal FO and converts them into an intermediate frequency signal.
【００４６】中間周波信号は、ローパスフィルタを通
り、増幅器で増幅され、Ａ／Ｄ変換器により、デジタル
信号に変換される。上記デジタル信号は、デジタル演算
回路４４により復調され、送受信部４５を介して、スピ
ーカ４６へ出力される。The intermediate frequency signal passes through a low pass filter, is amplified by an amplifier, and is converted into a digital signal by an A / D converter. The digital signal is demodulated by the digital arithmetic circuit 44 and output to the speaker 46 via the transmitting / receiving unit 45.
【００４７】この様に、受信時に、第１ＰＬＬ回路２と
駆動部１６を接続させ、ロックアップ時間の短縮を行
い、その出力信号ＦＯを受信用ミクサ３９へ出力してい
る。In this way, at the time of reception, the first PLL circuit 2 and the driving section 16 are connected to shorten the lockup time, and the output signal FO is output to the reception mixer 39.
【００４８】また送信時には、マイク４７が発せられた
音声を電気信号に変換し、該電気信号は送受信部４５を
介して、デジタル演算回路４４へ入力する。At the time of transmission, the voice emitted from the microphone 47 is converted into an electric signal, and the electric signal is input to the digital arithmetic circuit 44 via the transmission / reception section 45.
【００４９】デジタル演算回路４４は、上記電気信号を
ベースバンド信号に変換し、送信部４０へ出力する。送
信部４０のＤ／Ａ変換器は上記信号をアナログ信号に変
換しアナログ信号はローパスフィルタを通り、送信用ミ
クサ４１へ入力する。The digital arithmetic circuit 44 converts the electric signal into a baseband signal and outputs it to the transmitting section 40. The D / A converter of the transmission unit 40 converts the above signal into an analog signal, and the analog signal passes through a low pass filter and is input to the transmission mixer 41.
【００５０】ＰＬＬ装置１の制御部９は、第２ＰＬＬ回
路２ａと駆動部１６を接続させ、出力信号ＦＯａを送信
用ミクサ４１へ出力する。この時、送信用ミクサ４１
は、入力する前記アナログ信号と出力信号ＦＯａを混合
し、高周波信号に変換する。The control unit 9 of the PLL device 1 connects the second PLL circuit 2a and the driving unit 16 and outputs the output signal FOa to the transmission mixer 41. At this time, the transmitting mixer 41
Converts the input analog signal and the output signal FOa into a high frequency signal.
【００５１】上記高周波信号は、帯域通過フィルタを通
り、高周波増幅器により増幅され、送受分波器４３を介
して、アンテナ４２から放射される。この様に、送信時
には第２ＰＬＬ回路２ａと駆動部１６を接続させ、その
出力信号ＦＯａを送信用ミクサ４１へ出力し、ロックア
ップ時間の短縮を行っている。The high frequency signal passes through the band pass filter, is amplified by the high frequency amplifier, and is emitted from the antenna 42 via the transmission / reception duplexer 43. In this way, at the time of transmission, the second PLL circuit 2a and the drive unit 16 are connected and the output signal FOa thereof is output to the transmission mixer 41 to shorten the lockup time.
【００５２】なお上述の説明では、第１ＰＬＬ回路２と
第２ＰＬＬ回路２ａを別々のタイミングで用いる応用製
品を説明した。しかし、第１ＰＬＬ回路２と第２ＰＬＬ
回路２ａを負荷（図示せず）に対し、同時に出力させる
応用製品も有る。その時には制御部９はＰＬＬ回路２、
２ａの中で設定周波数（即ち、設定分周比）が高い方を
選択して、スイッチング部３５をして、駆動部９に接続
させる。In the above description, the applied product using the first PLL circuit 2 and the second PLL circuit 2a at different timings has been described. However, the first PLL circuit 2 and the second PLL circuit
There is also an applied product in which the circuit 2a is simultaneously output to a load (not shown). At that time, the control unit 9 causes the PLL circuit 2,
The one having the higher set frequency (that is, the set frequency division ratio) is selected from 2a, and the switching unit 35 is connected to the drive unit 9.
【００５３】[0053]
【発明の効果】上述の様に請求項１の本発明では、各々
が少なくとも第１位相比較器および第１可変分周器を有
する複数のＰＬＬ回路と、１対以上の第２位相比較器お
よび第２可変分周器を有する単一の駆動部とを備え、前
記ＰＬＬ回路の中の１個のＰＬＬ回路を選択的に切換え
て、駆動部に接続させる構成とする。この様に、選択的
に切換えた１個のＰＬＬ回路を駆動部に接続させるの
で、ロックアップ時間（出力信号と同期する迄の時間）
が短くなる。更に、選択した１個のＰＬＬ回路に対し、
単一の駆動部が有れば良いので、各ＰＬＬ回路毎に駆動
部を設ける構成に比べて、コストが安くなる。As described above, according to the present invention of claim 1, a plurality of PLL circuits each having at least a first phase comparator and a first variable frequency divider, one or more pairs of second phase comparators, and A single drive unit having a second variable frequency divider is provided, and one of the PLL circuits is selectively switched and connected to the drive unit. In this way, one PLL circuit that has been selectively switched is connected to the drive unit, so the lockup time (time until the output signal is synchronized)
Becomes shorter. Furthermore, for one selected PLL circuit,
Since only a single drive unit is required, the cost is lower than that of the configuration in which the drive unit is provided for each PLL circuit.
【００５４】請求項２の本発明では、駆動部に接続され
たＰＬＬ回路で動作する第１位相比較器に入力される第
１基準信号と、第２位相比較器に入力される第２基準信
号の位相を異ならせる。この様に、位相が異なる第１基
準信号と第２基準信号により位相比較するので、第１基
準信号の１周期の間に、位相比較を複数回行う事ができ
る。その結果、ロックアップ時間が早くなる。According to the second aspect of the present invention, the first reference signal input to the first phase comparator operating in the PLL circuit connected to the driving unit and the second reference signal input to the second phase comparator are provided. Different phase. In this way, since the phases of the first reference signal and the second reference signal having different phases are compared, it is possible to perform the phase comparison a plurality of times during one cycle of the first reference signal. As a result, the lockup time is shortened.
【００５５】[0055]
【００５６】請求項３の本発明では、前記複数のＰＬＬ
回路を、負荷に対し、各々、同時に出力させ、前記ＰＬ
Ｌ回路の中で設定周波数が高いＰＬＬ回路を選択して前
記駆動部に接続させる。この様にして、ＰＬＬ回路の中
で設定周波数が高いＰＬＬ回路を選択して駆動部に接続
させるので、ロックアップ時間を更に短縮する事ができ
る。According to the present invention of claim 3, the plurality of PLLs are provided.
The circuits are simultaneously output to the loads, and the PL
A PLL circuit having a high set frequency is selected from the L circuits and is connected to the drive unit. In this way, the PLL circuit having the higher set frequency is selected from the PLL circuits and connected to the drive unit, so that the lockup time can be further shortened.
【図１】本発明の実施の形態に係るＰＬＬ装置１のブロ
ック図である。FIG. 1 is a block diagram of a PLL device 1 according to an embodiment of the present invention.
【図２】上記ＰＬＬ装置１を用いた携帯電話３７のブロ
ック図である。FIG. 2 is a block diagram of a mobile phone 37 using the PLL device 1.
２、２ａ ＰＬＬ回路 ４、４ａ 第１位相比較器 ５、５ａ 第１可変分周器 １６ 駆動部 ２０、２１、２２ 第２位相比較器 ２３、２４、２５ 第２可変分周器 2, 2a PLL circuit 4, 4a First phase comparator 5, 5a First variable frequency divider 16 Drive 20, 21, 22 Second phase comparator 23, 24, 25 2nd variable frequency divider
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/23 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H03L 7 /06-7/23
Claims (3)
第１可変分周器を有する複数のＰＬＬ回路と、１対以上
の第２位相比較器および第２可変分周器を有する単一の
駆動部とを備え、前記ＰＬＬ回路の中の１個のＰＬＬ回
路を選択的に切換えて、前記駆動部に接続させる構成と
した事を特徴とするＰＬＬ装置。1. A plurality of PLL circuits each having at least a first phase comparator and a first variable frequency divider, and a single drive having one or more pairs of second phase comparators and a second variable frequency divider. And a section for selectively switching one of the PLL circuits to be connected to the drive section.
記第１位相比較器に入力される第１基準信号と、前記第
２位相比較器に入力される第２基準信号は位相が異なる
事を特徴とする請求項１のＰＬＬ装置。2. A phase difference between a first reference signal input to the first phase comparator operating in the connected PLL circuit and a second reference signal input to the second phase comparator. The PLL device according to claim 1, which is characterized in that.
各々、同時に出力させ、前記ＰＬＬ回路の中で設定周波
数が高いＰＬＬ回路を選択して前記駆動部に接続させる
事を特徴とする請求項１のＰＬＬ装置。 3. The plurality of PLL circuits are connected to a load,
Each of them is output at the same time, and the set frequency is set in the PLL circuit.
Select a high number of PLL circuits to connect to the drive unit
The PLL device according to claim 1, wherein:
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14834699A JP3423252B2 (en) | 1999-05-27 | 1999-05-27 | PLL device |
| PCT/JP2000/000390 WO2000045515A1 (en) | 1999-01-29 | 2000-01-26 | Pll apparatus and variable frequency-division device |
| US09/888,175 US6522183B2 (en) | 1999-01-29 | 2001-06-22 | PLL device and programmable frequency-division device |
| US10/155,187 US20020145457A1 (en) | 1999-01-29 | 2002-05-24 | PLL device and programmable frequency-division device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14834699A JP3423252B2 (en) | 1999-05-27 | 1999-05-27 | PLL device |
Publications (2)
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|---|---|
| JP2000341115A JP2000341115A (en) | 2000-12-08 |
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Family Applications (1)
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| JP (1) | JP3423252B2 (en) |
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| JP2000341115A (en) | 2000-12-08 |
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