JP3421544B2 - Semiconductor module - Google Patents

Semiconductor module

Info

Publication number
JP3421544B2
JP3421544B2 JP18798797A JP18798797A JP3421544B2 JP 3421544 B2 JP3421544 B2 JP 3421544B2 JP 18798797 A JP18798797 A JP 18798797A JP 18798797 A JP18798797 A JP 18798797A JP 3421544 B2 JP3421544 B2 JP 3421544B2
Authority
JP
Japan
Prior art keywords
terminal
emitter
igbt
semiconductor element
collector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP18798797A
Other languages
Japanese (ja)
Other versions
JPH1141909A (en
Inventor
伸二 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP18798797A priority Critical patent/JP3421544B2/en
Publication of JPH1141909A publication Critical patent/JPH1141909A/en
Application granted granted Critical
Publication of JP3421544B2 publication Critical patent/JP3421544B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Power Conversion In General (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、複数の電力用半導
体素子が内部で並列接続されている半導体モジュールに
関する。
The present invention relates to relates <br/> the semiconductor module in which a semiconductor element for a plurality of power are connected in parallel internally.

【0002】[0002]

【従来の技術】大容量の電力用半導体モジュ−ルは、モ
ジュ−ル内に複数の電力用半導体素子が並列に接続され
ている。半導体素子の一例としてIGBTに関しては、
2000V500A High Power IGBT Module 、A.Tanaka et.a
l、ISPSD'95 日立などに記載が見られる。
2. Description of the Related Art A large-capacity power semiconductor module has a plurality of power semiconductor elements connected in parallel in the module. Regarding the IGBT as an example of the semiconductor element,
2000V500A High Power IGBT Module, A.Tanaka et.a
The description can be seen in l, ISPSD'95 Hitachi, etc.

【0003】図7は、IGBTモジュ−ルを用いた電力
変換装置である。モジュ−ル内でIGBTが4並列され
る例を示している。同図において、1は直流電圧源、2
はIGBTモジュ−ル、3は負荷、4はゲ−トドライブ
回路、5はゲ−ト抵抗、6A〜6DはIGBT、7はコ
レクタ端子、8はエミッタ端子、9はゲ−ト端子、10
は信号用エミッタ端子である。
FIG. 7 shows a power conversion device using an IGBT module. An example is shown in which four IGBTs are arranged in parallel in the module. In the figure, 1 is a DC voltage source, 2
Is an IGBT module, 3 is a load, 4 is a gate drive circuit, 5 is a gate resistance, 6A to 6D are IGBTs, 7 is a collector terminal, 8 is an emitter terminal, 9 is a gate terminal, 10
Is a signal emitter terminal.

【0004】図示してはいないが、各IGBTには、G
端子とE端子の間に、入力容量が存在する。それぞれの
IGBT6A〜6Dは、それぞれのG端子とE端子の端
子間の電圧VGEにより、コレクタに流せる電流IC を増
減できる。このIC −VGE特性は、IGBTデ−タブッ
ク(たとえば、東芝IGBTデ−タブック1996)などに
示されている。ここで、特定のIC に対するVGEをしき
い値と呼ぶこととする。 図7は以下のように作用す
る。
Although not shown, each IGBT has a G
An input capacitance exists between the terminal and the E terminal. Each of the IGBTs 6A to 6D can increase or decrease the current IC that can flow in the collector by the voltage VGE between the G terminal and the E terminal. This IC-VGE characteristic is shown in an IGBT data book (for example, Toshiba IGBT data book 1996). Here, VGE for a specific IC is called a threshold value. FIG. 7 operates as follows.

【0005】ゲ−トドライブ回路4から−15Vを出力
した状態では、ゲ−ト端子9と信号用エミッタ端子10
の間に−15Vが印加され、IGBTがオフ状態とな
る。IGBTをオフ状態からオンするときは、ゲ−トド
ライブ回路の出力を+15Vにする。このとき、ゲ−ト
抵抗に電流が流れ、図示しないIGBT6A〜6DのG
E端子間の入力容量を充電する。この結果、各IGBT
6A〜6DのGE端子間電圧が徐々に上昇する。そし
て、各IGBTのGE端子間電圧が、しきい値を超える
と、IGBTがオンする。
When the gate drive circuit 4 outputs -15V, the gate terminal 9 and the signal emitter terminal 10 are provided.
During this period, −15V is applied and the IGBT is turned off. When the IGBT is turned on from the off state, the output of the gate drive circuit is set to + 15V. At this time, a current flows through the gate resistance, and G of the IGBTs 6A to 6D not shown is
Charge the input capacitance between the E terminals. As a result, each IGBT
The voltage between the GE terminals of 6A to 6D gradually increases. Then, when the voltage between the GE terminals of each IGBT exceeds the threshold value, the IGBT is turned on.

【0006】IGBTをオン状態からオフするときは、
ゲ−トドライブ回路の出力を−15Vにする。このと
き、同様にゲ−ト抵抗に電流が流れ、IGBT6A〜6
DのGE端子間の電圧が徐々に下降し、この電圧がしき
い値以下になるとIGBTがオフする。
When the IGBT is turned off from the on state,
The output of the gate drive circuit is set to -15V. At this time, similarly, a current flows through the gate resistance, and the IGBTs 6A to 6A are
The voltage between the GE terminals of D gradually drops, and when this voltage falls below the threshold value, the IGBT is turned off.

【0007】図8は、複数のIGBTチップを内蔵す
る、圧接形IGBTモジュ−ルの構造を示すものであ
る。圧接形IGBTについては、例えば、2.5kV/1kA Po
wer Pack( 平型逆導通IGBT) 、吉川ほか、平成8年
電気学会全国大会750によって紹介されている。同図
において、101はエミッタポスト、102はコレクタ
ポスト、103はIGBTチップ、104はMo基板、
105はコンタクト端子、106は位置決めガイドであ
る。それぞれのIGBTチップ103には、ゲ−ト端子
があるが、図では省略している。この場合、エミッタポ
スト101がエミッタ端子と信号用エミッタ端子を兼
ね、コレクタポスト102がコレクタ端子に置き換える
と、作用は図7のIGBTモジュ−ル2と同じである。
FIG. 8 shows the structure of a pressure contact type IGBT module incorporating a plurality of IGBT chips. For the pressure contact type IGBT, for example, 2.5kV / 1kA Po
wer Pack (Flat Reverse Conducting IGBT), Yoshikawa et al. In the figure, 101 is an emitter post, 102 is a collector post, 103 is an IGBT chip, 104 is a Mo substrate,
Reference numeral 105 is a contact terminal, and 106 is a positioning guide. Although each IGBT chip 103 has a gate terminal, it is omitted in the figure. In this case, if the emitter post 101 also serves as an emitter terminal and a signal emitter terminal and the collector post 102 is replaced with a collector terminal, the operation is the same as that of the IGBT module 2 of FIG.

【0008】[0008]

【発明が解決しようとする課題】しかしながら、従来の
半導体モジュールでは、並列に接続された半導体素子の
しきい値にばらつきがあると、各半導体素子のコレクタ
電流にばらつきが生じるという問題点が生じる。たとえ
ば、図7の構成で、ある半導体素子のしきい値が他に比
べて低い場合、ターンオン時のGE間電圧が上昇中に、
この半導体素子が先にターンオンしてしまい、全電流が
この半導体素子に流れることとなる。さらに、ターンオ
フにおいても、GE間電圧が下降中に、この半導体素子
以外の素子が先にオフしてしまうという問題が生じる。
このように、しきい値にばらつきがあると、しきい値の
低い半導体素子の負担が大きくなり、信頼性が低下す
る。
[SUMMARY OF THE INVENTION However, in the conventional semiconductor module, when there are variations in the threshold of the semiconductor elements connected in parallel, a problem that variations in the collector current of each semiconductor element Occurs. For example, in the configuration of FIG. 7, when the threshold of a semiconductor element is lower than the other, GE voltage at turn-on is in the raised,
This semiconductor element is turned on first, and the entire current flows through this semiconductor element. Further, even at turn-off, there occurs a problem that elements other than this semiconductor element are turned off first while the voltage between GEs is decreasing.
As described above, if the thresholds vary, the load on the semiconductor element having a low threshold increases, and the reliability decreases.

【0009】そこで、本発明は、上記問題点を鑑み、し
きい値にばらつきのある半導体素子を並列接続しても、
過渡時の電流バランスを改善できる半導体モジュールを
提供することを目的とする。
In view of the above-mentioned problems, the present invention, therefore, provides a parallel connection of semiconductor elements having different thresholds.
And an object thereof is to <br/> provide a semiconductor module capable of improving the current balance at the time of transition.

【0010】[0010]

【課題を解決するための手段】上記目的を達成するた
め、請求項1記載の発明は、並列接続される複数の半導
体素子と、前記半導体素子のエミッタ側に直列接続され
る第1のインダクタンス手段と、前記第1のインダクタ
ンス手段のうちいずれか複数の第1のインダクタンス手
段の並列接続点に直列接続される第2のインダクタンス
手段と、前記第2のインダクタンス手段の前記並列接続
点とは反対側に接続される信号用エミッタ端子と、前記
第2のインダクタンス手段の前記並列接続点とは反対側
に接続されるエミッタ端子と、前記各半導体素子のコレ
クタ側に接続されるコレクタ端子と、前記各半導体素子
のゲート側に接続されるゲート端子と、前記信号用エミ
ッタ端子、前記エミッタ端子、前記コレクタ端子及び前
記ゲート端子を保持し、前記半導体素子及び前記第1及
び第2のインダクタンス手段を収納する収納手段とを具
備することを特徴とする。
In order to achieve the above object, the invention according to claim 1 provides a plurality of semiconductors connected in parallel.
Body element and the emitter side of the semiconductor element connected in series
First inductor means and the first inductor
A plurality of first inductance means among
Second inductance connected in series to the parallel connection point of the stage
Means and said parallel connection of said second inductance means
A signal emitter terminal connected to the opposite side of the point;
Opposite side of the parallel connection point of the second inductance means
The emitter terminal connected to the
And a collector terminal connected to the side of each of the semiconductor elements
Gate terminal connected to the gate side of the
Output terminal, the emitter terminal, the collector terminal and the front
The gate terminal is held, and the semiconductor element and the first and second
And a storage means for storing the second inductance means.
It is characterized by being equipped.

【0011】[0011]

【0012】[0012]

【0013】請求項記載の発明は、複数の電力用半導
体素子が並列に接続され、共通のコレクタポスト電極体
及び共通のエミッタポスト電極体で圧接する圧接形半導
体モジュ−ルにおいて、前記エミッタポスト電極体がエ
ミッタ端子と信号用エミッタ端子を兼ねており、前記半
導体素子のエミッタ側と前記エミッタポスト電極体との
間に、インダクタンス手段を挟み、前記半導体素子のコ
レクタ側と前記コレクタポスト電極体との間に、コンタ
クト端子を挟み、半導体素子と同時に圧接することを特
徴とする。
According to a second aspect of the present invention, in a pressure contact type semiconductor module in which a plurality of power semiconductor elements are connected in parallel, and a common collector post electrode body and a common emitter post electrode body are in pressure contact with each other, the emitter post is provided. The electrode body also serves as an emitter terminal and a signal emitter terminal, and an inductance means is sandwiched between the emitter side of the semiconductor element and the emitter post electrode body to form the collector side of the semiconductor element and the collector post electrode body. It is characterized in that a contact terminal is sandwiched between the two and pressed together with the semiconductor element.

【0014】[0014]

【0015】このように、並列に接続された半導体素子
のエミッタ端子が、インダクタンス導体に発生する電圧
降下により変動することを利用して、電流の大きな素子
のゲ−トとエミッタ間の電圧を低く、電流の小さな素子
のゲ−トとエミッタ間の電圧を高くすることができるの
で、各半導体素子の電流のバランスを得ることができ
る。
As described above, the fact that the emitter terminals of the semiconductor elements connected in parallel fluctuate due to the voltage drop generated in the inductance conductor is utilized to lower the voltage between the gate and the emitter of the element having a large current. Since the voltage between the gate and the emitter of a device having a small current can be increased, the current balance of each semiconductor device can be obtained.

【0016】[0016]

【発明の実施の形態】本発明の第1の実施の形態につい
て図1、図2を用いて説明する。図1において、11A
〜11Dはリアクトル、12は共通エミッタ端子であ
り、そのほかの要素は、図7の同一番号に対応する。図
1は、半導体モジュ−ルの構成を示している。
BEST MODE FOR CARRYING OUT THE INVENTION A first embodiment of the present invention will be described with reference to FIGS. In FIG. 1, 11A
11D is a reactor, 12 is a common emitter terminal, and other elements correspond to the same numbers in FIG. FIG. 1 shows the structure of a semiconductor module.

【0017】例えば、IGBT6Aのしきい値が、他の
IGBTに比べて低い場合を考える。ゲ−トドライブ回
路の出力を−15Vから+15Vにすると、ゲ−ト端子
9の電位が上昇する。ゲ−ト端子電位が、IGBT6A
のしきい値を超えると、IGBT6Aに電流I6Aが流れ
る。このとき、リアクトル11Aに、以下の電圧VL
(=L*微分(I6A))が発生する。ただし、Lはリア
クトル11Aのインダクタンス値である。
For example, consider a case where the threshold value of the IGBT 6A is lower than that of other IGBTs. When the output of the gate drive circuit is changed from -15V to + 15V, the potential of the gate terminal 9 rises. Gate terminal potential is IGBT6A
When the threshold value is exceeded, the current I6A flows through the IGBT6A. At this time, the following voltage VL is applied to the reactor 11A.
(= L * derivative (I6A)) occurs. However, L is the inductance value of the reactor 11A.

【0018】このVLは、ゲ−ト端子−エミッタ端子間
電圧に対して、IGBT6AのGE間電圧を下げる方向
にかかる。そのため、しきい値の低いIGBT6Aの
み、GE間電圧が低くなり、タ−ンオンを遅らせ、電流
のアンバランスが大きくなるのを防ぐ。このVLは、I
GBT6Aに電流が集中するほど大きな値になる。
This VL is applied in the direction of lowering the GE voltage of the IGBT 6A with respect to the gate terminal-emitter terminal voltage. Therefore, only in the IGBT 6A having a low threshold value, the voltage between the GEs becomes low, the turn-on is delayed, and the current imbalance is prevented from becoming large. This VL is I
The larger the current is concentrated in the GBT 6A, the larger the value.

【0019】タ−ンオフでは、逆にしきい値の高いIG
BT6B〜6Cが先にオフ動作に入ろうとするが、この
ときに、IGBT6Aに電流が集中すると、タ−ンオン
時と同様に、IGBT6AのG−E間電圧がほかのIG
BTより下がるため、電流が均一化され、同時にオフす
るようになる。
On the contrary, in the turn-off, the IG having a high threshold value is used.
The BTs 6B to 6C try to enter the OFF operation first, but if the current is concentrated in the IGBT 6A at this time, the voltage between the G and E of the IGBT 6A is different from that of the other IGs as in the case of the turn-on.
Since it is lower than BT, the current is equalized and simultaneously turned off.

【0020】つまり、それぞれのIGBTのE電位が、
リアクトルにかかる電流変化率に応じて変動することに
より、IGBTのGE間電圧に差が生じる。これによ
り、タ−ンオン時・タ−ンオフ時の各IGBT間の電流
のバランスが良くなる。
That is, the E potential of each IGBT is
By varying according to the current change rate applied to the reactor, a difference occurs between the GE voltages of the IGBTs. As a result, the current balance between the IGBTs during turn-on and turn-off is improved.

【0021】このように、先にタ−ンオンまたはタ−ン
オフ動作に移行したIGBTのGE間電圧を制御するこ
とになり、過渡時の電流のバランスが良くすることが可
能となる。なお、リアクトル11A〜11Dは数10n
H程度で十分な効果が得られるため、数cmの長さの導
体でリアクトルを構成することもできる。
As described above, the GE voltage of the IGBT which has been turned on or off before is controlled, so that the current balance during the transition can be improved. The reactors 11A to 11D are several tens of n.
Since a sufficient effect can be obtained at about H, it is possible to configure the reactor with a conductor having a length of several cm.

【0022】また、それぞれのIGBTのG端子に直列
に抵抗を入れても、同様の作用効果を得ることができ
る。さらに、図2のように、2in1タイプのモジュ−
ルに適用することも可能である。
Further, even if a resistor is connected in series to the G terminal of each IGBT, the same effect can be obtained. Furthermore, as shown in Fig. 2, a 2in1 type module
It is also possible to apply to

【0023】本発明の第2の実施の形態について図3を
用いて説明する。本実施の形態は、第1の実施の形態に
比し、2つのIGBTをまとめた点に特徴を有する。リ
アクトル11Eが、リアクトル11A、11Bのバラン
スを取り、リアクトル11Fが、リアクトル11C、1
1Dのバランスをとっている。
A second embodiment of the present invention will be described with reference to FIG. The present embodiment is different from the first embodiment in that two IGBTs are put together. Reactor 11E balances reactors 11A and 11B, and reactor 11F reacts to reactors 11C and 1B.
It has a 1D balance.

【0024】このように、いくつかのIGBTをまとめ
ることにより、並列数が多くなっても複雑にならずに、
電流バランスを改善することができる。本発明の第3の
実施の形態について図4を用いて説明する。
By combining several IGBTs in this way, the number of parallel IGBTs does not become complicated even when the number of parallels increases,
The current balance can be improved. A third embodiment of the present invention will be described with reference to FIG.

【0025】本実施の形態は、構成要素に、ツェナダイ
オ−ド13を付加した点に特徴を有する。ツェナダイオ
−ドを設けた結果、過電圧がGE間にかからなくなる。
このように、IGBTのGE間にツェナダイオ−ドを入
れることにより、IGBTの入力容量とリアクトルの共
振などが原因で発生する過電圧を防止することができ
る。
The present embodiment is characterized in that the Zener diode 13 is added to the constituent elements. As a result of providing the Zener diode, the overvoltage is not applied between the GEs.
As described above, by inserting the Zener diode between the GEs of the IGBT, it is possible to prevent the overvoltage generated due to the resonance of the input capacitance of the IGBT and the reactor.

【0026】本発明の第4の実施の形態について図5を
用いて説明する。本実施の形態は、圧接形モジュ−ルに
適用した場合を示すものである。図5において、107
は誘導体ブロックであり、その外の構成要素は図8と同
一番号に対応する。なお、IGBT103は上面がエミ
ッタである。回路構成は図1と同じになる。誘電体ブロ
ックは、たとえば、導電体と絶縁物を積層させることに
より作成する。このように、誘電体ブロックを挿入する
ことにより、電流のばらつきが発生したときに第1の実
施の形態と同様に各IGBTのエミッタ電位を変動さ
せ、GE間電圧に差を生じさせ、過渡時の電流バランス
を良好にする。
A fourth embodiment of the present invention will be described with reference to FIG. The present embodiment shows a case where the present invention is applied to a pressure contact type module. In FIG. 5, 107
Is a dielectric block, and the other constituent elements correspond to the same numbers as in FIG. The upper surface of the IGBT 103 is an emitter. The circuit configuration is the same as in FIG. The dielectric block is formed, for example, by stacking a conductor and an insulator. As described above, by inserting the dielectric block, the emitter potential of each IGBT is changed when a current variation occurs, and a difference is generated in the GE voltage. Improve the current balance of.

【0027】本発明の第5の実施の形態について図6を
用いて説明する。本実施の形態は、第1乃至第4のいず
れかの実施の形態に、直流電圧源1やIGBT6にゲ−
ト信号を供給するゲートドライブ回路4を付加し、電力
変換装置として構成したものである。このように、第1
乃至第4のいずれかの実施の形態に示す半導体モジュー
ルを、電力変換装置として構成したことにより、IGB
Tの破損が生じにくくなり、電力変換装置の信頼性が向
上する。
A fifth embodiment of the present invention will be described with reference to FIG. This embodiment is the same as any one of the first to fourth embodiments, except that the DC voltage source 1 and the IGBT 6 are gated.
A gate drive circuit 4 for supplying a control signal is added to the power converter. Thus, the first
The semiconductor module according to any one of the fourth to fourth embodiments is configured as a power conversion device, and
Damage to T is less likely to occur, and the reliability of the power conversion device is improved.

【0028】[0028]

【発明の効果】以上述べたように本発明によれば、モジ
ュ−ル内で並列に接続されたIGBTのエミッタ電位が
変動させることにより、IGBT間の電流にアンバラン
スが発生したときに、それぞれのIGBTのGE間電圧
がバランスする方向に作用し、電流のアンバランスを押
さえることができる。
As described above, according to the present invention, when the emitter potentials of the IGBTs connected in parallel in the module are changed, when the currents between the IGBTs become unbalanced, respectively. It is possible to suppress the current imbalance by acting in the direction in which the GE voltage of the IGBT is balanced.

【0029】[0029]

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施の形態における半導体モジ
ュ−ルの回路図。
FIG. 1 is a circuit diagram of a semiconductor module according to a first embodiment of the present invention.

【図2】本発明の第1の実施の形態における半導体モジ
ュ−ルの回路図。
FIG. 2 is a circuit diagram of a semiconductor module according to the first embodiment of the present invention.

【図3】本発明の第2の実施の形態における半導体モジ
ュ−ルの回路図。
FIG. 3 is a circuit diagram of a semiconductor module according to a second embodiment of the present invention.

【図4】本発明の第3の実施の形態における半導体モジ
ュ−ルの回路図。
FIG. 4 is a circuit diagram of a semiconductor module according to a third embodiment of the present invention.

【図5】本発明の第4の実施の形態における圧接形半導
体モジュ−ルの構成図。
FIG. 5 is a configuration diagram of a pressure contact type semiconductor module according to a fourth embodiment of the present invention.

【図6】本発明の第5の実施の形態における電力変換装
置の回路図。
FIG. 6 is a circuit diagram of a power conversion device according to a fifth embodiment of the present invention.

【図7】従来の電力変換装置の回路図。FIG. 7 is a circuit diagram of a conventional power converter.

【図8】従来の圧接形半導体モジュ−ルの構成図。FIG. 8 is a configuration diagram of a conventional pressure contact type semiconductor module.

【符号の説明】[Explanation of symbols]

1 直流電圧源 2 IGBTモジュ−ル 3 負荷 4 ゲ−トドライブ回路 5 ゲ−ト抵抗 6 IGBT 7 コレクタ端子 8 エミッタ端子 9 ゲ−ト端子 10 信号用エミッタ端子 11 リアクトル 12、14 共通エミッタ端子 13 ツェナダイオ−ド 101 エミッタポスト 102 コレクタポスト 103 IGBTチップ 104 Mo基板 105 コンタクト端子 106 位置決めガイド 107 誘導対ブロック 1 DC voltage source 2 IGBT module 3 load 4 Gate drive circuit 5 Gate resistance 6 IGBT 7 collector terminal 8 Emitter terminal 9 Gate terminal 10 Signal emitter terminal 11 reactor 12, 14 Common emitter terminal 13 Zena diode 101 Emitter post 102 collector post 103 IGBT chip 104 Mo substrate 105 contact terminals 106 Positioning guide 107 induction pair block

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H02M 1/00 H02M 1/08 341 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H02M 1/00 H02M 1/08 341

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】並列接続される複数の半導体素子と、 前記半導体素子のエミッタ側に直列接続される第1のイ
ンダクタンス手段と、 前記第1のインダクタンス手段のうちいずれか複数の第
1のインダクタンス手段の並列接続点に直列接続される
第2のインダクタンス手段と、 前記第2のインダクタンス手段の前記並列接続点とは反
対側に接続される信号用エミッタ端子と、 前記第2のインダクタンス手段の前記並列接続点とは反
対側に接続されるエミッタ端子と、 前記各半導体素子のコレクタ側に接続されるコレクタ端
子と、 前記各半導体素子のゲート側に接続されるゲート端子
と、 前記信号用エミッタ端子、前記エミッタ端子、前記コレ
クタ端子及び前記ゲート端子を保持し、前記半導体素子
及び前記第1及び第2のインダクタンス手段を収納する
収納手段と、 を具備することを特徴とする半導体モジュール。
1. A plurality of semiconductor elements connected in parallel, a first inductance means connected in series on an emitter side of the semiconductor element, and a plurality of first inductance means of the first inductance means. Second inductance means connected in series to the parallel connection point of the second inductance means, a signal emitter terminal connected to the opposite side of the parallel connection point of the second inductance means, and the parallel connection of the second inductance means. An emitter terminal connected to the side opposite to the connection point, a collector terminal connected to the collector side of each semiconductor element, a gate terminal connected to the gate side of each semiconductor element, the signal emitter terminal, Holding the emitter terminal, the collector terminal and the gate terminal, the semiconductor element and the first and second inductance means A semiconductor module comprising: a storing means for storing the.
【請求項2】複数の電力用半導体素子が並列に接続さ
れ、共通のコレクタポスト電極体及び共通のエミッタポ
スト電極体で圧接する圧接形半導体モジュ−ルにおい
て、 前記エミッタポスト電極体がエミッタ端子と信号用エミ
ッタ端子を兼ねており、 前記半導体素子のエミッタ側と前記エミッタポスト電極
体との間に、インダクタンス手段を挟み、前記半導体素
子のコレクタ側と前記コレクタポスト電極体との間に、
コンタクト端子を挟み、半導体素子と同時に圧接するこ
とを特徴とする圧接形半導体モジュ−ル。
2. A pressure-contact type semiconductor module in which a plurality of power semiconductor elements are connected in parallel and press-contact with a common collector post electrode body and a common emitter post electrode body, wherein the emitter post electrode body is an emitter terminal. Also serving as a signal emitter terminal, an inductance means is sandwiched between the emitter side of the semiconductor element and the emitter post electrode body, and between the collector side of the semiconductor element and the collector post electrode body,
A pressure-contact type semiconductor module, which sandwiches a contact terminal and press-contacts with a semiconductor element at the same time.
JP18798797A 1997-07-14 1997-07-14 Semiconductor module Expired - Fee Related JP3421544B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18798797A JP3421544B2 (en) 1997-07-14 1997-07-14 Semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18798797A JP3421544B2 (en) 1997-07-14 1997-07-14 Semiconductor module

Publications (2)

Publication Number Publication Date
JPH1141909A JPH1141909A (en) 1999-02-12
JP3421544B2 true JP3421544B2 (en) 2003-06-30

Family

ID=16215644

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18798797A Expired - Fee Related JP3421544B2 (en) 1997-07-14 1997-07-14 Semiconductor module

Country Status (1)

Country Link
JP (1) JP3421544B2 (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023769A (en) * 2001-07-06 2003-01-24 Sansha Electric Mfg Co Ltd Semiconductor module for power
WO2008074273A1 (en) 2006-12-21 2008-06-26 Siemens Aktiengesellschaft Rectifier with short circuit current limiting
JP5328706B2 (en) * 2010-03-29 2013-10-30 北芝電機株式会社 Power converter
CN103633820B (en) * 2013-11-28 2017-01-18 电子科技大学 IGBT (insulated gate bipolar transistor) parallel current sharing circuit
EP3300234B1 (en) 2015-05-22 2019-08-21 Nissan Motor Co., Ltd. Power conversion device
JP6672908B2 (en) * 2016-03-10 2020-03-25 富士電機株式会社 Semiconductor device and method of manufacturing semiconductor device
CN106059269B (en) * 2016-06-22 2018-10-30 杭州飞仕得科技有限公司 A kind of driving circuit suitable for IGBT multi-parallels

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4920265Y1 (en) * 1969-02-05 1974-05-30
JPS5322018U (en) * 1976-08-04 1978-02-24
JP3258200B2 (en) * 1995-05-31 2002-02-18 株式会社東芝 Pressure contact type semiconductor device
JPH04229079A (en) * 1990-12-27 1992-08-18 Hitachi Ltd Parallel connecting method for semiconductor, switch circuit and inverter
JP3228021B2 (en) * 1994-09-13 2001-11-12 富士電機株式会社 Inverter unit and inverter device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ACサーボシステムの理論と設計の実際,総合電子出版社,1997年 2月10日,4,p63−64

Also Published As

Publication number Publication date
JPH1141909A (en) 1999-02-12

Similar Documents

Publication Publication Date Title
US10122294B2 (en) Active gate clamping for inverter switching devices with enhanced common source inductance
US10277112B2 (en) Physical topology for a power converter
US6249024B1 (en) Power module with repositioned positive and reduced inductance and capacitance
JPH03209756A (en) Power module
EP0288971A2 (en) Monolithic integrated circuit device
US5530277A (en) Insulated-gate bipolar transistor
US20050194660A1 (en) IGBT module
JPH11235015A (en) Voltage-driven power semiconductor device and method of controlling the gate of the same
JP3421544B2 (en) Semiconductor module
JP3344552B2 (en) Pressure welding type semiconductor device
JP3915455B2 (en) Semiconductor power converter
EP0455322B1 (en) Semiconductor device
US20020190325A1 (en) Power semiconductor device
JP2002153079A (en) Semiconductor device
US20210366886A1 (en) Semiconductor device
US4634891A (en) Gate turn-off thyristor module
JP3787037B2 (en) Semiconductor module
JP2580804B2 (en) Transistor module for power converter
JP2002094363A (en) Gate drive circuit for insulation gate type semiconductor element, the insulation gate type semiconductor element and power converter using them
EP0920114B1 (en) Power converter wherein mos gate semiconductor device is used
US9608608B2 (en) Power module
CN218548435U (en) Semiconductor circuit and intelligent power module
CN219938209U (en) Switching circuit, power converter and power supply device
JPH09130217A (en) Semiconductor device
JPH04336812A (en) Digital circuit device

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080418

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090418

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100418

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100418

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110418

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130418

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees