JP3415090B2 - Ｐｗｍアンプ - Google Patents
ＰｗｍアンプInfo
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- JP3415090B2 JP3415090B2 JP2000029385A JP2000029385A JP3415090B2 JP 3415090 B2 JP3415090 B2 JP 3415090B2 JP 2000029385 A JP2000029385 A JP 2000029385A JP 2000029385 A JP2000029385 A JP 2000029385A JP 3415090 B2 JP3415090 B2 JP 3415090B2
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- circuit
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Description
【０００１】
【発明の属する技術分野】本発明は、ＰＷＭ（パルス幅
変調）アンプのスイッチング回路に係り、特に出力側の
直流オフセット電圧をキャンセルする直流電圧キャンセ
ル回路に関する。
変調）アンプのスイッチング回路に係り、特に出力側の
直流オフセット電圧をキャンセルする直流電圧キャンセ
ル回路に関する。
【従来の技術】単一電源方式のＰＷＭアンプの出力電圧
は、一般的に１／２電源電圧を基準とした振幅を示す。
これは、不必要な直流オフセット電圧を伴う事を意味す
る。これに対し、通常オーディオアンプの負荷となるへ
ッドホンやスピーカでは、入力される信号に直流オフセ
ット電圧があっては動作できない。このため、負荷の基
準線をグランド電圧に接続する構成をとった場合、図６
に示すように、直流カットキャパシタＣ０等で直流成分
を阻止する必要がある。この直流カットキャパシタＣ０
は大容量が必要とされ、スペースファクタが悪いと云っ
た欠点がある。
は、一般的に１／２電源電圧を基準とした振幅を示す。
これは、不必要な直流オフセット電圧を伴う事を意味す
る。これに対し、通常オーディオアンプの負荷となるへ
ッドホンやスピーカでは、入力される信号に直流オフセ
ット電圧があっては動作できない。このため、負荷の基
準線をグランド電圧に接続する構成をとった場合、図６
に示すように、直流カットキャパシタＣ０等で直流成分
を阻止する必要がある。この直流カットキャパシタＣ０
は大容量が必要とされ、スペースファクタが悪いと云っ
た欠点がある。
【０００２】一方、任意のオフセット電圧を用意した上
で負荷の基準線をこれに接続する方法では、直流カット
キャパシタを使用せずとも直流成分の阻止が可能であ
り、スペースファクタは悪化しない。しかしながら、図
７に示すように一般的とされる電源電圧を抵抗（Ｒ１，
Ｒ２）分圧によって任意のオフセット電圧を得る構成で
は、リニアアンプ回路４０が必要になり、このリニアア
ンプ回路４０の出力側からオフセット電圧を取り出すこ
とになる。更にこの場合、ＰＷＭアンプのオフセット電
圧値との相関性が得られない為、高精度なオフセット電
圧キャンセルはできなかった。
で負荷の基準線をこれに接続する方法では、直流カット
キャパシタを使用せずとも直流成分の阻止が可能であ
り、スペースファクタは悪化しない。しかしながら、図
７に示すように一般的とされる電源電圧を抵抗（Ｒ１，
Ｒ２）分圧によって任意のオフセット電圧を得る構成で
は、リニアアンプ回路４０が必要になり、このリニアア
ンプ回路４０の出力側からオフセット電圧を取り出すこ
とになる。更にこの場合、ＰＷＭアンプのオフセット電
圧値との相関性が得られない為、高精度なオフセット電
圧キャンセルはできなかった。
【０００３】
【発明が解決しようとする課題】上記のように、従来の
単一電源方式のＰＷＭアンプでは、その出力側に直流カ
ットキャパシタが必要であったり、或いは、直流カット
キャパシタを省略するために、電源電圧を抵抗分割し、
リニアアンプ回路を通すことで、任意のオフセット電圧
を得なければならなかった。
単一電源方式のＰＷＭアンプでは、その出力側に直流カ
ットキャパシタが必要であったり、或いは、直流カット
キャパシタを省略するために、電源電圧を抵抗分割し、
リニアアンプ回路を通すことで、任意のオフセット電圧
を得なければならなかった。
【０００４】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、電源の抵抗分圧
回路やリニアアンプ回路を用いることなく直流カットキ
ャパシタを省略することが出来るＰＷＭアンプを提供す
ることである。
るためになされたもので、その目的は、電源の抵抗分圧
回路やリニアアンプ回路を用いることなく直流カットキ
ャパシタを省略することが出来るＰＷＭアンプを提供す
ることである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、パルス幅変調を行うコン
トロール回路と、前記コントロール回路により同一周期
の制御を受ける第１のスイッチング回路と、前記コント
ロール回路により同一周期の制御を受け、前記第１のス
イッチング回路と同一特性を有する第２のスイッチング
回路と、前記コントロール回路により同一周期の制御を
受ける第３のスイッチング回路と、前記第１のスイッチ
ング回路の出力をアナログ信号化する第１のローパスフ
ィルタと、前記第２のスイッチング回路の出力をアナロ
グ信号化する第２のローパスフィルタと、前記第３のス
イッチング回路の出力をアナログ信号化する第３のロー
パスフィルタとを具備し、第１のローパスフィルタの出
力端子と第３のローパスフィルタの出力端子間に第１の
負荷を接続し、第２のローパスフィルタの出力端子と第
３のローパスフィルタの出力端子間に第２の負荷を接続
し、前記第１のスイッチング回路及び前記第２のスイッ
チング回路へは、夫々、パルス幅変調のなされた入力信
号が入力され、一方、前記第３のスイッチング回路へ
は、無信号時において前記第１のスイッチング回路及び
前記第２のスイッチング回路へ与えられる信号と同等の
信号が常に与えられていることにある。
に、請求項１の発明の特徴は、パルス幅変調を行うコン
トロール回路と、前記コントロール回路により同一周期
の制御を受ける第１のスイッチング回路と、前記コント
ロール回路により同一周期の制御を受け、前記第１のス
イッチング回路と同一特性を有する第２のスイッチング
回路と、前記コントロール回路により同一周期の制御を
受ける第３のスイッチング回路と、前記第１のスイッチ
ング回路の出力をアナログ信号化する第１のローパスフ
ィルタと、前記第２のスイッチング回路の出力をアナロ
グ信号化する第２のローパスフィルタと、前記第３のス
イッチング回路の出力をアナログ信号化する第３のロー
パスフィルタとを具備し、第１のローパスフィルタの出
力端子と第３のローパスフィルタの出力端子間に第１の
負荷を接続し、第２のローパスフィルタの出力端子と第
３のローパスフィルタの出力端子間に第２の負荷を接続
し、前記第１のスイッチング回路及び前記第２のスイッ
チング回路へは、夫々、パルス幅変調のなされた入力信
号が入力され、一方、前記第３のスイッチング回路へ
は、無信号時において前記第１のスイッチング回路及び
前記第２のスイッチング回路へ与えられる信号と同等の
信号が常に与えられていることにある。
【０００６】請求項２の発明の前記コントロール回路は
オフセットパルス方式のＰＷＭ制御を行う。
オフセットパルス方式のＰＷＭ制御を行う。
【０００７】請求項３の発明の前記第１のスイッチング
回路は１個のバッファを有し、前記第２のスイッチング
回路は前記バッファと同一の１個のバッファを有し、前
記第３のスイッチング回路は前記バッファと同一のバッ
ファを２個並列接続した回路を有する。
回路は１個のバッファを有し、前記第２のスイッチング
回路は前記バッファと同一の１個のバッファを有し、前
記第３のスイッチング回路は前記バッファと同一のバッ
ファを２個並列接続した回路を有する。
【０００８】請求項４の発明の前記ＰＷＭアンプはデジ
タルオーディオ信号を増幅する。
タルオーディオ信号を増幅する。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明のＰＷＭアンプの
一実施形態を示した回路図である。ＰＷＭアンプは、１
周期当たり１パルスを守るオフセットパルス方式のＰＷ
ＭをコントロールするＰＷＭコントロール回路１、ＰＷ
Ｍコントロール回路１によりスイッチングされるスイッ
チング回路２−１、２−２、基準電圧スイッチング回路
３、デジタルオーディオ信号をアナログ化するインダク
タ１０及びキャパシタ１１から成るローパスフィルタ
４、５、６を有し、電力出力端子７、８には負荷２０が
接続され、電力出力端子８、９には負荷２１が接続され
ている。
に基づいて説明する。図１は、本発明のＰＷＭアンプの
一実施形態を示した回路図である。ＰＷＭアンプは、１
周期当たり１パルスを守るオフセットパルス方式のＰＷ
ＭをコントロールするＰＷＭコントロール回路１、ＰＷ
Ｍコントロール回路１によりスイッチングされるスイッ
チング回路２−１、２−２、基準電圧スイッチング回路
３、デジタルオーディオ信号をアナログ化するインダク
タ１０及びキャパシタ１１から成るローパスフィルタ
４、５、６を有し、電力出力端子７、８には負荷２０が
接続され、電力出力端子８、９には負荷２１が接続され
ている。
【００１０】図２はスイッチング回路２−１（又は２−
２）の構成を示した回路図であり、１個のスイッチング
動作をするバッファ３１から成っている。
２）の構成を示した回路図であり、１個のスイッチング
動作をするバッファ３１から成っている。
【００１１】図３は基準電圧スイッチング回路３の構成
を示した回路図であり、１個のスイッチング動作する２
個のバッファ３１が並列接続されている。
を示した回路図であり、１個のスイッチング動作する２
個のバッファ３１が並列接続されている。
【００１２】次に、本実施形態の動作について説明す
る。スイッチング回路２−１、２−２と、スイッチング
基準電圧発生回路３は、ＰＷＭコントロール回路１によ
り全て同一周期のスイッチング制御を受けており、スイ
ッチング回路２−１、２−２のパルスデューティーの動
作基準値に、スイッチング基準電圧発生回路３のパルス
デューティー値を合致させることで、無信号時における
出力電圧値は、電力出力端子７，８，９全て同一の電圧
値を示す。
る。スイッチング回路２−１、２−２と、スイッチング
基準電圧発生回路３は、ＰＷＭコントロール回路１によ
り全て同一周期のスイッチング制御を受けており、スイ
ッチング回路２−１、２−２のパルスデューティーの動
作基準値に、スイッチング基準電圧発生回路３のパルス
デューティー値を合致させることで、無信号時における
出力電圧値は、電力出力端子７，８，９全て同一の電圧
値を示す。
【００１３】ここで、電力出力端子７に図４（ａ）に示
すような信号出力があるとした場合、図４（ｂ）に示し
た電力出力端子８の基準電圧が電力出力端子７のオフセ
ット電圧に等しい為、電力出力端子７，８，９に接続さ
れる負荷に供給されることになる。
すような信号出力があるとした場合、図４（ｂ）に示し
た電力出力端子８の基準電圧が電力出力端子７のオフセ
ット電圧に等しい為、電力出力端子７，８，９に接続さ
れる負荷に供給されることになる。
【００１４】ここで、ＰＷＭコントロール回路１はオフ
セットパルス方式のＰＷＭ制御を行っているが、このオ
フセットパルス方式は、図５（ａ）、（ｂ）に示すよう
に、１周期に必ず１パルスを守る制御を行うものであ
る。
セットパルス方式のＰＷＭ制御を行っているが、このオ
フセットパルス方式は、図５（ａ）、（ｂ）に示すよう
に、１周期に必ず１パルスを守る制御を行うものであ
る。
【００１５】ところで、スイッチング回路２−１，２−
２及びスイッチング基準電圧発生回路３のパルス波形の
立上がり、立下りの遷移時間が異なる場合、理論的オフ
セット電圧に誤差電圧（図５（ａ）、（ｂ）に示したパ
ルスの立上がり、立下りが寝てくることに起因する）が
発生する。しかしながら、ＰＷＭコントロール回路１は
１周期あたり１パルスを必ず含むオフセットパルス方式
を採るため、再び各誤差電圧は同一値となる。
２及びスイッチング基準電圧発生回路３のパルス波形の
立上がり、立下りの遷移時間が異なる場合、理論的オフ
セット電圧に誤差電圧（図５（ａ）、（ｂ）に示したパ
ルスの立上がり、立下りが寝てくることに起因する）が
発生する。しかしながら、ＰＷＭコントロール回路１は
１周期あたり１パルスを必ず含むオフセットパルス方式
を採るため、再び各誤差電圧は同一値となる。
【００１６】これは、オフセット誤差電圧の発生がパル
ス波形の立上がりと、立下りの遷移時間が異なる事に起
因するものであり、本回路においてはいかなる一周期に
おいても、立上がりと、立下りを必ず一つずつ含むオフ
セットパルスを各動作信号に与える事及び回路条件に高
度な相似を持たせる事で、スイッチング回路２−１，２
−２及びスイッチング基準電圧発生回路３それぞれのオ
フセット誤差電圧を高度に相似させて、両者間の電圧差
を相殺（キャンセル）させている。
ス波形の立上がりと、立下りの遷移時間が異なる事に起
因するものであり、本回路においてはいかなる一周期に
おいても、立上がりと、立下りを必ず一つずつ含むオフ
セットパルスを各動作信号に与える事及び回路条件に高
度な相似を持たせる事で、スイッチング回路２−１，２
−２及びスイッチング基準電圧発生回路３それぞれのオ
フセット誤差電圧を高度に相似させて、両者間の電圧差
を相殺（キャンセル）させている。
【００１７】本実施形態によれば、ＰＷＭコントロール
回路１により同一周期のＰＷＭ制御を受けるスイッチン
グ回路２−１、２−２及び基準電圧スイッチング回路３
を設けることにより、電力出力端子７、８間及び電力出
力端子８、９間のＤＣレベルを常にほぼゼロにすること
ができるため、出力回路から直流カットキャパシタを省
略することができ、スペースファクタを良好とすると共
に、直流カットキャパシタによる音声信号の劣化を防止
して、音質を向上させることができる。又、電源電圧の
抵抗分圧やリニアアンプを必要とせず、上記効果を得る
ことができる。
回路１により同一周期のＰＷＭ制御を受けるスイッチン
グ回路２−１、２−２及び基準電圧スイッチング回路３
を設けることにより、電力出力端子７、８間及び電力出
力端子８、９間のＤＣレベルを常にほぼゼロにすること
ができるため、出力回路から直流カットキャパシタを省
略することができ、スペースファクタを良好とすると共
に、直流カットキャパシタによる音声信号の劣化を防止
して、音質を向上させることができる。又、電源電圧の
抵抗分圧やリニアアンプを必要とせず、上記効果を得る
ことができる。
【００１８】更に、抵抗分圧とリニアアンプを用いる方
法に比べて、スイッチング回路２−１、スイッチング回
路３間とスイッチング回路２−２、スイッチング回路３
間の出力の相似性が高く、温度、負荷電流、電源電圧の
全ての変動に対して、これをキャンセルすることができ
る。
法に比べて、スイッチング回路２−１、スイッチング回
路３間とスイッチング回路２−２、スイッチング回路３
間の出力の相似性が高く、温度、負荷電流、電源電圧の
全ての変動に対して、これをキャンセルすることができ
る。
【００１９】尚、スイッチング回路２−１，２−２とス
イッチング基準電圧発生回路３の位相関係は同位相、逆
位相どちらでも良い。本回路では、スイッチング回路２
−１，２−２とスイッチング基準電圧発生回路３の各動
作パルスの位相を同位相とする事で電力出力端子７，８
間及び，９，８間のコモンモードノイズを減少させてい
る。
イッチング基準電圧発生回路３の位相関係は同位相、逆
位相どちらでも良い。本回路では、スイッチング回路２
−１，２−２とスイッチング基準電圧発生回路３の各動
作パルスの位相を同位相とする事で電力出力端子７，８
間及び，９，８間のコモンモードノイズを減少させてい
る。
【００２０】又、スイッチング回路２−１，２−２とス
イッチング基準電圧発生回路３の動作周波数は同一でな
くても良い。但し、この場合はオフセット電圧誤差がキ
ャンセル出来ないことになる。
イッチング基準電圧発生回路３の動作周波数は同一でな
くても良い。但し、この場合はオフセット電圧誤差がキ
ャンセル出来ないことになる。
【００２１】更に、ＰＷＭコントロール回路がオフセッ
トパルス方式を採らない場合は、理論的オフセット電圧
に誤差電圧が発生して、電力出力端子７、８、９間にＤ
Ｃレベル差が発生するが、これは必ずしも致命的なもの
では無く、消費電力が多くなって、負荷２０、２１が発
熱したりする程度であり、これが許容できるものであれ
ば、ＰＷＭコントロール回路はオフセットパルス方式を
採らなくとも、直流カットキャパシタを省略することが
できる。
トパルス方式を採らない場合は、理論的オフセット電圧
に誤差電圧が発生して、電力出力端子７、８、９間にＤ
Ｃレベル差が発生するが、これは必ずしも致命的なもの
では無く、消費電力が多くなって、負荷２０、２１が発
熱したりする程度であり、これが許容できるものであれ
ば、ＰＷＭコントロール回路はオフセットパルス方式を
採らなくとも、直流カットキャパシタを省略することが
できる。
【００２２】ところで、本発明は基準線を共有しない負
荷にも適用できるが、この場合は基準電圧スイッチング
回路を２個用意する。４個のスイッチング回路で構成さ
れることに成るが、同様の効果を得ることができる。こ
の際、４個のスイッチング回路は全て同一の電気回路条
件を持たせると最良の効果が得られる。
荷にも適用できるが、この場合は基準電圧スイッチング
回路を２個用意する。４個のスイッチング回路で構成さ
れることに成るが、同様の効果を得ることができる。こ
の際、４個のスイッチング回路は全て同一の電気回路条
件を持たせると最良の効果が得られる。
【００２３】
【発明の効果】以上詳細に説明したように、本発明のＰ
ＷＭアンプによれば、電源の抵抗分圧回路やリニアアン
プ回路を用いることなく、直流カットキャパシタを省略
することが出来る。
ＷＭアンプによれば、電源の抵抗分圧回路やリニアアン
プ回路を用いることなく、直流カットキャパシタを省略
することが出来る。
【図１】本発明のＰＷＭアンプの一実施形態を示した回
路図である。
路図である。
【図２】図１に示したスイッチング回路の構成を示した
回路図である。
回路図である。
【図３】図１に示した基準電圧スイッチング回路の構成
を示した回路図である。
を示した回路図である。
【図４】図１に示したＰＷＭアンプのオフセット電圧の
キャンセル動作を説明する図である。
キャンセル動作を説明する図である。
【図５】図１に示したスイッチング回路又は基準電圧ス
イッチング回路から出力されるＰＷＭ変調出力を示した
波形図である。
イッチング回路から出力されるＰＷＭ変調出力を示した
波形図である。
【図６】従来のＰＷＭアンプの出力回路例を示した回路
図である。
図である。
【図７】従来の抵抗分圧回路とリニアアンプ回路の構成
例を示した回路図である。
例を示した回路図である。
１ ＰＷＭコントロール回路
２−１、２−２ スイッチング回路
３ 基準電圧スイッチング回路
４、５、６ ローパスフィルタ
７、８、９ 電力出力端子
１０ インダクタ
１１ キャパシタ
２０、２１ 負荷
３１ バッファ
Claims (4)
- 【請求項１】 パルス幅変調を行うコントロール回路
と、前記コントロール回路により同一周期の制御を受け
る第１のスイッチング回路と、前記コントロール回路に
より同一周期の制御を受け、前記第１のスイッチング回
路と同一特性を有する第２のスイッチング回路と、前記
コントロール回路により同一周期の制御を受ける第３の
スイッチング回路と、前記第１のスイッチング回路の出
力をアナログ信号化する第１のローパスフィルタと、前
記第２のスイッチング回路の出力をアナログ信号化する
第２のローパスフィルタと、前記第３のスイッチング回
路の出力をアナログ信号化する第３のローパスフィルタ
とを具備し、第１のローパスフィルタの出力端子と第３
のローパスフィルタの出力端子間に第１の負荷を接続
し、第２のローパスフィルタの出力端子と第３のローパ
スフィルタの出力端子間に第２の負荷を接続し、前記第
１のスイッチング回路及び前記第２のスイッチング回路
へは、夫々、パルス幅変調のなされた入力信号が入力さ
れ、一方、前記第３のスイッチング回路へは、無信号時
において前記第１のスイッチング回路及び前記第２のス
イッチング回路へ与えられる信号と同等の信号が常に与
えられていることを特徴とするＰＷＭアンプ。 - 【請求項２】 前記コントロール回路はオフセットパル
ス方式のＰＷＭ制御を行うことを特徴とする請求項１記
載のＰＷＭアンプ。 - 【請求項３】 前記第１のスイッチング回路は１個のバ
ッファを有し、前記第２のスイッチング回路は前記バッ
ファと同一の１個のバッファを有し、前記第３のスイッ
チング回路は前記バッファと同一のバッファを２個並列
接続した回路を有することを特徴とする請求項１又は２
記載のＰＷＭアンプ。 - 【請求項４】 前記ＰＷＭアンプはデジタルオーディオ
信号を増幅することを特徴とする請求項１乃至３いずれ
かに記載のＰＷＭアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000029385A JP3415090B2 (ja) | 2000-02-07 | 2000-02-07 | Ｐｗｍアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000029385A JP3415090B2 (ja) | 2000-02-07 | 2000-02-07 | Ｐｗｍアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001223545A JP2001223545A (ja) | 2001-08-17 |
| JP3415090B2 true JP3415090B2 (ja) | 2003-06-09 |
Family
ID=18554658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000029385A Expired - Fee Related JP3415090B2 (ja) | 2000-02-07 | 2000-02-07 | Ｐｗｍアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415090B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2441218B (en) * | 2006-08-23 | 2011-08-10 | Samsung Electronics Co Ltd | Method,apparatus and system for reducing dc coupling capacitance at switching amplifier |
-
2000
- 2000-02-07 JP JP2000029385A patent/JP3415090B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001223545A (ja) | 2001-08-17 |
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Legal Events
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