JP3407266B2 - ニューラル・ネットワークおよびニューラル・チップ - Google Patents

ニューラル・ネットワークおよびニューラル・チップ

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JP3407266B2
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    • G06V10/94—Hardware or software architectures specially adapted for image or video understanding
    • G06V10/955—Hardware or software architectures specially adapted for image or video understanding using specific electronic processors

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ニューラル・ネットワ
ーク・システムに関し、より具体的には、改良されたニ
ューラル半導体チップ・アーキテクチャと、それに組み
込まれたニューラル・ネットワークに関する。本発明の
ニューラル・ネットワークは、ニューラル容量を拡張す
るために複数回カスケード化可能なＶＬＳＩ半導体チッ
プへの集積化に十分対応できるようになっている。本発
明の改良されたニューラル・ネットワークは、「発火」
タイプのローカル（またはニューロン）結果信号と、本
質的に距離またはカテゴリ・タイプのローカル（または
ニューロン）出力信号とをニューロン回路レベルで生成
する革新的なニューロン回路アーキテクチャを利用す
る。
【０００２】
【従来の技術】光学式文字認識の分野の最新式認識技法
は、本質的に感光素子のマトリックスから構成された光
ヘッドを使用するものである。ＲＥＡＤモードでは、前
記素子が次々に走査され、走査された文字のあるパラメ
ータを示す信号を生成する。その後、走査するごとに得
られた信号がサンプリングされ、処理装置で処理されて
走査対象の文字を識別する。一般に、この識別処理は、
走査対象の文字とメモリに格納されているプロトタイプ
・モデルとの比較に基づいて行われる。
【０００３】ここで、９×８ピクセルのマトリックスに
埋め込まれた大文字"Ｅ"を示す図１を参照して説明する
と、文字Ｅを表す第１のパラメータは、垂直方向と水平
方向の黒いピクセルの数のカウントで構成されると思わ
れる。ここで、Ｆ'１、Ｆ'２、・・・、Ｆ'１６、Ｆ'１
７という１７個の成分（または項目）で構成された文
字"Ｅ"を表す特徴ベクトルＦ'を定義することができ
る。ただし、Ｆ'１＝６、Ｆ'２＝１、・・・、Ｆ'１６
＝２、Ｆ'１７＝０である。文字"Ｅ"、たとえばアルフ
ァベットによる順番を表すために、ユーザによって定義
されたカテゴリ（またはクラス）Ｃを、この特徴ベクト
ルＦに関連付けることができる。すなわち、この場合、
カテゴリＣは５になる。同様に使用可能な第２のパラメ
ータは、図１に示す線ａａの上下にある黒いピクセルの
数になる。この非常に単純な例では、新しい特徴ベクト
ルＦは、１７個ではなく、Ｆ１＝１３およびＦ２＝９と
いう２つの成分だけで構成されているが、同じカテゴリ
Ｃ＝５を有する。ただし、大文字"Ｅ"と小文字"ｅ"は２
つの異なる特徴ベクトル（様々な活字フォントに応じて
印刷する場合は、さらに多くなる）で表されるが、同一
カテゴリＣに属すものと考えられることにも留意された
い。したがって、特徴ベクトルＦと所定のカテゴリＣと
の間にある関係またはリンクを設定することができる。
【０００４】図１に示す大文字"Ｅ"の表現をこの文字の
理想的なモデルと見なすことにする。すると、学習の予
備フェーズ中に、図１に示す２成分の特徴ベクトルＦが
ユーザによって従来の文字認識システムへの入力ベクト
ルとして提示され、そのシステム内のメモリにその２つ
の成分が格納されると考えられる。入力ベクトルＦの成
分が格納され、カテゴリＣ（この例ではＣ＝５）がそれ
に関連付けられると、入力ベクトルＦはただちにプロト
タイプ・ベクトルＰと呼ばれる。
【０００５】次に図２について説明すると、格納済みプ
ロトタイプ・ベクトルＰは、その２つの成分Ｐ１とＰ２
が２次元空間に存在する点Ｐによって表される。この空
間は、通常、特徴（または特性）空間と呼ばれる。プロ
トタイプ・ベクトルＰを示す点Ｐを取り囲むと、プロト
タイプ・ベクトルと認識フェーズ中にシステムに提示さ
れる走査対象の文字を表す入力（または着信）ベクトル
（またはパターン）との類似性の程度を認識するために
システムが判別基準として使用する、ゾーンＺ（または
定義域）を定義することができる。次にシステムは、入
力ベクトルＡと格納済みプロトタイプ・ベクトルＰとの
類似性の程度を認識するために両者の比較を実行する。
この類似性の程度は様々な方法で求めることができる
が、従来の方法の１つは本質的に距離の概念に基づくも
のである。さらに図２を参照し、前述のプロトタイプ・
ベクトルＰとの一貫性を保つために入力ベクトルＡがＡ
１およびＡ２という２つの成分から構成されていると想
定すると、この比較は、たとえば、ユークリッド距離Ａ
Ｐの絶対基準、すなわち、ＡＰ2＝（Ｐ１−Ａ１）2＋
（Ｐ２−Ａ２）2を使用して行うことができる。この場
合、前記ゾーンＺは、中心がＰで半径がｒの円によって
簡単に表される。通常、半径ｒは、プロトタイプ・ベク
トルＰの影響フィールド（またはしきい）値と呼ばれ
る。一般に、この半径ｒの値は、初期設定時すなわち前
記学習の予備フェーズ中に、図２に示す最大影響フィー
ルドＭａｘＩＦと呼ばれるデフォルト値ｒ０によって示
されるが、この最大影響フィールドＭａｘＩＦは、通常
は任意に経験に基づいて定義される。しかし、たとえ
ば、いわゆるマンハッタンまたはシティ・ブロック距離
（Ｌ１ノルム）および平方距離（Ｌｓｕｐノルム）など
の他の距離計算方法も使用可能で、これらは異なる形状
のゾーンを生成する。Ｌ１ノルムを使用すると菱形がで
き、Ｌｓｕｐノルムを使用すると、図２の２次元の特徴
空間内に円ではなく正方形ができることになる。
【０００６】図２に示すプロトタイプ・ベクトルＰにつ
いてさらに考察するならば、同一の大文字"Ｅ"を表すが
異なる活字フォントで印刷された入力ベクトルＡが、認
識のためにシステム・ユーザに提示されると想定する。
入力ベクトルＡが円Ｚ内に入る場合、これはプロトタイ
プ・ベクトルＰと「類似」していると見なされ、同一カ
テゴリＣに分類される。ただし、システムによる入力ベ
クトルへのカテゴリ割当てが認識フェーズ中に行われる
ことに留意されたい。ここで、入力ベクトルＡが円Ｚの
外側にある場合は、これはプロトタイプ・ベクトルＰに
対して「非類似」と見なされる。この場合、システムは
このベクトルに対してカテゴリＣを割り当てる（または
関連付ける）ことができない。したがって、入力ベクト
ルＡを、同じカテゴリＣの新しいプロトタイプ・ベクト
ルとしてユーザが格納することを推奨する。そのため
に、システムの後続学習フェーズにおいて、ユーザがそ
のカテゴリＣを有する入力ベクトルＡをもう一度システ
ムに提示する。システムは、同じカテゴリＣがそれに割
り当てられている新しいプロトタイプ・ベクトルＰ'と
して入力ベクトルＡを格納し、カテゴリＣを表す円Ｚお
よびＺ'から構成された図３の拡張ゾーンを提供する。
【０００７】次に、大文字"Ｆ"を表す入力ベクトルＡが
システムに提示され、プロトタイプ・ベクトルＰの円Ｚ
内に入ると想定する。前記のその定義により、文字"Ｆ"
は明らかに別のカテゴリに属すので、システムはそれに
プロトタイプ・ベクトルＰのカテゴリＣを割り当てるこ
とができない。そのため、最初に描かれた円Ｚをこの点
Ａを含まないように収縮させなければならない。すなわ
ち、ユーザがこの入力ベクトルＡを新しいプロトタイプ
・ベクトルＰ"として格納すると決めた場合は、プロト
タイプ・ベクトルＰを取り囲む円の半径ｒ０を縮小する
必要がある。この収縮ステップは、このような従来の文
字認識システムの重要態様である、いわゆる「縮小プロ
セス」の一部である。入力ベクトルＡがプロトタイプ・
ベクトルＰ"として格納された場合は、初期半径ｒ０＝
ＭａｘＩＦをＰＰ"以下の値ｒに縮小することにより、
円Ｚの新しい半径が得られる。この値ｒは、円Ｚ"の半
径をも構成する（ｒ"＝ｒ）。プロトタイプ・ベクトル
Ｐのこの新しい半径値または現行半径値ｒは、通常、実
際の影響フィールドＡＩＦと呼ばれる。それぞれ関連カ
テゴリＣおよびＣ"と影響フィールドｒおよびｒ"とを有
する２つのプロトタイプ・ベクトルＰおよびＰ"を図４
に示す。この場合、最小影響フィールドＭｉｎＩＦと呼
ばれる影響フィールドの最小値も定義されることに留意
されたい。プロトタイプ・ベクトルの実際の影響フィー
ルド（ＡＩＦ）は、いかなる状況でもＭｉｎＩＦ未満の
値を有することはできない。
【０００８】図５は、それぞれ影響フィールドｒ、
ｒ'、ｒ"と関連カテゴリＣ、Ｃ'、Ｃ"とを有する３つの
プロトタイプ・ベクトルＰ、Ｐ'、Ｐ"を含む２次元特徴
空間を示している。ここで、入力ベクトルＡが認識のた
めにシステムに提示されると見なすと、システムは、距
離ＡＰ＝Ｄ、ＡＰ'＝Ｄ'、ＡＰ"＝Ｄ"を計算し、次にそ
れらのうちの最小距離Ｄｍｉｎを決定することができ
る。入力ベクトルＡが１つの円、たとえば、円Ｚ内に入
る場合（Ｄｍｉｎ＜ｒ）、その入力ベクトルはシステム
によって認識され、カテゴリＣがそれに関連付けられ
る。ここで、入力ベクトルＡが図５に示す円Ｚ、Ｚ'、
Ｚ"のいずれにも入らないと想定すると、この入力ベク
トルは認識されず、カテゴリが割り当てられない。入力
ベクトルＡを新しいプロトタイプ・ベクトルとして格納
するとユーザが決定した場合、ユーザは、後続の学習フ
ェーズ中に適切なカテゴリを付けてシステムにもう一度
それを提示する。実際には、新しいプロトタイプ・ベク
トルにどのカテゴリが割り当てられるか、たとえば、カ
テゴリＣ、Ｃ'、またはＣ"のいずれか、あるいは新しい
カテゴリが割り当てられるかについては、ユーザが決定
する。（最小距離Ｄｍｉｎの計算に基づいて）最も近い
プロトタイプ・ベクトルのカテゴリを割り当てるとユー
ザが決定した場合、新たに格納されたプロトタイプ・ベ
クトルの影響フィールドは、Ｄｍｉｎ＜ＭａｘＩＦであ
ればＤｍｉｎ以下の値になり、Ｄｍｉｎ＞＝ＭａｘＩＦ
であればＭａｘＩＦ以下の値になる。図５に示す場合で
は、この最小距離Ｄｍｉｎが距離Ｄ＝ＡＰに対応してい
る。最後に、入力ベクトルＡがオーバラップ・ゾーン、
すなわち、２つの円に共通のゾーン（図示せず）内に入
る場合、ユーザは、新しいプロトタイプ・ベクトルに割
り当てる正しいカテゴリを決定しないだけでなく、１つ
のプロトタイプ・ベクトル（または２つのプロトタイプ
・ベクトルＰ'およびＰ"）が認識から除外されるよう
に、それぞれの影響フィールドについて妥当な縮小を実
行しなければならない可能性がある。
【０００９】図２〜図５は２つの成分Ａ１およびＡ２か
ら構成された入力ベクトルＡを示しているが、一般化の
ため、入力（またはプロトタイプ）ベクトルはｎ個の成
分から構成されると見なされることを理解する必要があ
ることに留意されたい。実際には、成分Ａ１、Ａ２、・
・・、Ａｎは入力ベクトルＡの最も一般的な定義を表し
ている。この想定では、図２に示す円Ｚはｎ次元の特徴
空間内の超球によって表すことができる。計算された距
離は、格納済みプロトタイプ・ベクトルを表す超球の中
心と入力ベクトルを表す点とを隔てる距離になる。Ｍａ
ｘＩＦ値は、初期設定時に超球の最大半径に対応する。
同様に、ＭｉｎＩＦ値は、縮小プロセス中に許される超
球の最小半径に対応する。前述のユークリッド法とは異
なる距離計算方法では、等距離点は超球上に置かれず、
多面体上に置かれる。ただし、簡略化のため、前記多面
体を超球と呼ぶことにする。
【００１０】これに対して、あるアナログ値を表す入力
ベクトルの成分はｍビットで符号化される。すなわち、
タイプａ０・・・ａｍ−１の２進ワードによって示すこ
とができる。たとえば、第１の成分Ａ１が１３になって
いる図１の大文字"Ｅ"を表す２成分入力ベクトルＡをも
う一度参照し、ｍ＝４と想定すると、Ａ１は、ａ０＝
１、ａ１＝１、ａ２＝０、ａ３＝１で構成される２進ワ
ードによって表され、すなわち、Ａ１＝１１０１にな
る。
【００１１】最終結果として、入力ベクトルに割り当て
なければならない適切なカテゴリまたはクラス（ある場
合）を決定するために、特徴空間のプロトタイプ・ベク
トルと入力ベクトルとの比較に自動的に移行するよう設
計されている、コンピュータ・ベースの文字認識システ
ムを考えることができる。これまで、前述の分類方法を
ハードウェアで実施するための一般的な方法では、フォ
ン・ノイマン型プロセッサ・ベースのコンピュータを使
用してきたが、現在ではこのようなプロセッサ上でニュ
ーラル・アルゴリズムを実行すること（ソフトウェア・
エミュレーション）が当技術の最新動向になっている。
【００１２】ニューラル・コンピュータでは、生体の神
経系を模倣するために限られた数の電子ニューロン回路
を組み立てることによって構築したニューラル・ネット
ワークを使用する。生物学的ニューラル・ネットワーク
は、そのユニットとして神経細胞またはシナプスを使用
し、きわめて多数のシナプスを相互接続することによっ
て構築されている。生物学的ニューラル・ネットワーク
のシナプスは、全体的な処理時間が非常に短くなるよう
に並列方式で計算を実行する。しかも、生物学的ニュー
ラル・ネットワークの諸機能は、学習中のシナプスの挙
動とシナプス間の接続状態を変更することによって実現
される。ニューラル・コンピュータは、文字または音声
認識のようなパターン処理、プロセスの最適化、ロボッ
ト制御などを実行することができる。しかし、計算プロ
セスはソフトウェア・プログラムの命令に従って順次実
行されるので、処理時間が長くなる。ニューラル・コン
ピュータは、正式な規則に入れにくい処理手順を有する
問題の場合に諸機能を実現できるという特別な特性を有
する。通常の学習を実行中にこのようなニューラル・コ
ンピュータを動作させると、好ましい諸機能が経時変化
しても、このような変化に追随することができる。さら
に、このようなニューラル・コンピュータで実現される
ニューラル・ネットワークは、同一の基本ニューロン回
路を相互接続することによって構築され、基本ニューロ
ン回路のいずれかで障害が発生した場合、障害が発生し
たニューロン回路を正常に機能している別のニューロン
回路に置き換えるだけでニューラル・ネットワークを容
易に修理することができる。その結果、ＶＬＳＩ半導体
チップを使用する場合に重要な態様である、欠陥に強い
ニューラル・ネットワークの実現が可能になる。
【００１３】各種のニューラル・ネットワーク・アーキ
テクチャが考えられる。M. ホラー（Holler）他の論文"
A high performance adaptive classifier using radia
l basis functions"（Microcircuit Applications Conf
erence、１９９２年１１月９〜１２日、Las Vegas, USA
(Ref. D1)）に記載されているような標準的な放射基本
機能（ＲＢＦ）技法によれば、ＲＢＦタイプの好ましい
ニューラル・ネットワークは、３層構造で構成される。
入力端子を含む第１の層は入力層または入力ニューロン
層と呼ばれている。第２層または隠蔽層はニューロン回
路自体で形成される。第３の層またはニューロン出力層
は、第２の層のニューロン回路の出力を入力として使用
する。各ニューロン回路は、格納済みプロトタイプ・ベ
クトルの成分に関連する重み係数（現在、上記の論文で
は接合重みと呼ばれている）を有する。第１の層の入力
端子上で得られる入力信号は、処理のために第２の層の
すべてのニューロン回路に並列に印加される。したがっ
て、処理は、入力ベクトルとニューラル・ネットワーク
のすべてのプロトタイプ・ベクトルとの距離を決定し、
所与のニューロン回路を反応させたりさせなかったりす
るための前述の比較で構成される。第２の層の各ニュー
ロン回路によって生成される信号は、所定のカテゴリの
１つの出力ニューロンだけに入力される。
【００１４】図６は、ＲＢＦタイプの１０個のニューロ
ン回路Ｎ１〜Ｎ１０で構成されたこのような従来の３層
ニューラル・ネットワーク２を示している。第１の層
は、２つの成分Ａ１およびＡ２で構成された入力ベクト
ルＡを受け取るようになっている２つの入力ニューロン
Ｉ１およびＩ２で構成されている。この第１の層は、第
２の層の各ニューロン回路Ｎ１〜Ｎ１０と完全に相互接
続している。第２の層の各ニューロン回路は、第３の層
の１つの出力ニューロンだけに関係する可能性がある。
学習フェーズ中は、第２の層のニューロン回路を使用し
て、通常、重みメモリと呼ばれるＲ／Ｗメモリにプロト
タイプ・ベクトルを格納する（ニューロン回路当たりプ
ロタイプ・ベクトルを１つずつ格納する）。ニューラル
・ネットワーク２を初めて使用する場合、すべての重み
メモリは任意の内容を有する。ニューロン回路は「空
き」状態であると言われる。プロトタイプ・ベクトルが
ニューロン回路に格納され、第２の層のこのようなニュ
ーロン回路と第３の層の出力ニューロンとの接続が確立
する、すなわち、所定のカテゴリがそれに割り当てられ
ると、このように「学習」したこのニューロン回路は空
き状態とは見なされなくなり、「使用中」であると言わ
れる。たとえば、ニューロン回路Ｎ２、Ｎ５、およびＮ
８（単一出力ニューロンＯ２を介して同一カテゴリＣ２
に関連付けられている）は使用中である。カテゴリＣ１
およびＣ３に関連する他のニューロン回路にも同様の理
論が適用される。一方、所定のニューロン回路の影響フ
ィールドの値が学習フェーズ中の縮小プロセスの過程で
縮小可能であることは前述した。しかし、いかなる状況
においてもＭｉｎＩＦ値以下の値に達することは許され
ないので、縮小プロセス中にこのような事態が発生する
と、このニューロン回路は「縮退」したと言われる。ニ
ューロン回路Ｎ１０はまだ空き状態になっており、しか
も、この回路はそれまでに学習していないので、それに
はどのカテゴリも割り当てられていない。結論として、
ニューラル・ネットワークでは、所定のニューロン回路
の状態は空き状態か使用中のいずれかになる。
【００１５】図７に示す特徴空間は、例示のための図６
のニューラル・ネットワーク２（ニューロン回路Ｎ１０
だけは例示されていない）とほぼ一致するように設計さ
れている。図７は、ニューロン回路Ｎ１〜Ｎ９に格納さ
れている９個のプロトタイプ・ベクトルの影響フィール
ドを示す２次元特徴空間の例を示している。これらのニ
ューロン回路は、２個、３個、４個のニューロン回路か
らなる３つのグループで構成され、それぞれがカテゴリ
Ｃ１、Ｃ２、およびＣ３に関連する。さらに、図７から
明らかなように、同一カテゴリのプロトタイプ・ベクト
ルに関連する実際の影響フィールドは様々である可能性
がある。所定のカテゴリは、隣接するかしないか、また
オーバラップするかしないかにかかわらず、１つまたは
複数のプロトタイプ・ベクトルによって表すことができ
る。認識フェーズ中に図７の２次元特徴空間に入力ベク
トルをマッピングする方法に応じて、すべての格納済み
プロトタイプ・ベクトルとの比較の結果、以下に記載す
る様々な場合が発生するのは明らかである。
【００１６】特徴空間のすべてのプロトタイプ・ベクト
ルとの比較のために入力ベクトルがニューラル・ネット
ワーク２に提示される認識フェーズでは、図５を参照し
て論じたように、各ニューロン回路が前記入力ベクトル
とその格納済みプロトタイプ・ベクトルとの距離を計算
する。入力ベクトルが所定のプロトタイプ・ベクトルの
影響フィールド内に入る場合、この所定のプロトタイプ
・ベクトルに付属するカテゴリが入力ベクトルに割り当
てられる。入力ベクトルが同一カテゴリに関連する複数
のプロトタイプ・ベクトルの影響フィールド内に入る場
合も同じ理論が適用される。いずれの場合も、単一カテ
ゴリでニューラル・ネットワークが認識した入力ベクト
ルは「識別済み」であると言われる。入力ベクトルが、
オーバラップする各種カテゴリに属す少なくとも２つの
プロトタイプ・ベクトルの影響フィールド内に入る場
合、入力ベクトルは少なくとも２回認識されるが、識別
されないので、この入力ベクトルは「未定義」または
「不定」であると言われる。というのは、それに割り当
てられる（または関連付けられる）カテゴリが決定でき
ないからである。上記のいずれの場合でも、入力ベクト
ルを認識した対応するニューロン回路は「発動」または
「起動」したと言われ、発動信号Ｆがアクティブ（Ｆ＝
１）に設定される。入力ベクトルがいずれのプロトタイ
プ・ベクトルの影響フィールドにも入らない場合は、ニ
ューラル・ネットワークのどのニューロン回路も発動し
ない（各発動信号Ｆが非活動状態（Ｆ＝０）になる）。
ニューロン回路レベルで生成され「ローカル」または
「ニューロン」データと呼ばれるデータと、ニューラル
・ネットワーク・レベルで生成され「グローバル」また
は「ニューラル」データと呼ばれるデータとを区別する
ことは有益である。ローカル・データは、まず、結果デ
ータ（たとえば、発動するニューロン回路がローカル結
果発動信号を生成する）と、状況データ（たとえば、縮
退したニューロン回路が縮退状況を保持する）とを含
み、これらを以下では結果データと呼ぶ。ローカル・デ
ータはさらに出力データ（たとえば、距離またはカテゴ
リ・データ）を含む。同様に、グローバル・データは、
グローバル結果データ（たとえば、入力ベクトルを識別
するニューラル・ネットワークがグローバル結果識別済
み信号を生成する）と、グローバル出力データ（たとえ
ば、最小距離Ｄｍｉｎ）とを含む。したがって、入力ベ
クトルの提示に対する個々のニューロン回路のローカル
反応を表すローカル・データが、出力ニューロン・レベ
ルで「統合」されて前記グローバル・データを生成す
る。
【００１７】図６に示すタイプのニューラル・ネットワ
ークは、これまでに当業界で広く使用されてきた。しか
し、現在既知のニューロン回路アーキテクチャは、いず
れも本当に満足できるものとは思われず、一般に数多く
の制限や不便さを露呈している。
【００１８】まず第一に、従来のニューラル・ネットワ
ークは、カスケード性をまったく備えていないか、限定
されたカスケード性を備えている。カスケード性とは、
アプリケーションが必要とする数のニューロン回路を取
り入れた複合ニューラル・ネットワークを形成するため
に、無制限の数のニューロン回路を接続できる能力を意
味する。ニューラル・ネットワークは通常、ＶＬＳＩ半
導体チップで実現されるので、そのため、このような複
合ニューラル・ネットワークを最終的に形成するため
に、最小数の追加回路を使用して、必要なだけのニュー
ラル・チップをカスケード接続することが強く望まれる
はずである。残念ながら、このようなフレキシビリティ
はこれまで可能になっていない。その結果、標準的なニ
ューラル・チップ／モジュールのカスケード性は非常に
限定されたものになっている。というのは、大量の同一
チップを組み立てることは容易な作業ではなく、一般に
多数の外部構成要素を必要とするからである。しかも、
このような外部構成要素が必要な場合は、複合ニューラ
ル・ネットワーク内のニューロン回路の数がユーザにと
って透過ではなくなる恐れがある。この透過性は、特に
学習フェーズでは最も重要な要素である。
【００１９】次に、これまでに設計された従来のニュー
ラル・ネットワークは自律性ではない。すなわち、ニュ
ーラル・ネットワーク・レベルでグローバル結果を得る
には、必ずディジタル・コンピュータ、通常はマイクロ
コントローラまたは専用マイクロプロセッサによるデー
タ管理全体に関する監視が必要になる。たとえば、米国
特許第５１６５０１０号（Ref. D2）、より具体的に
は、全体でまとまってニューラル・ネットワークを形成
する複数のニューロン回路に対する監視を行うマイクロ
コントローラが示されている図２３を参照することがで
きる。上記の特許に記載されたニューラル・システム
は、従来のマイクロコントローラと同じ並列アーキテク
チャで構成されている。ニューロン回路とマイクロコン
トローラとの間でデータ・バスを介してデータがやりと
りされるのに対し、アドレスは標準通りアドレス・バス
上を循環する。従来のニューラル・ネットワークのニュ
ーロン回路は、このように完全に受動的で、マイクロコ
ントローラとだけやりとりする。すなわち、ニューラル
・ネットワークを形成する各種のニューロン回路間では
データ通信または交換が一切行われない。しかも、前記
のコンピュータはソフトウェアによって動作するものな
ので、認識フェーズまたは学習フェーズは結果的に長く
複雑な操作になる。もう１つの結果は、従来のニューラ
ル・チップを使用すると、アドレス指定の要件のため
に、入出力パッドの数がそこに統合されたニューロン回
路の数によって決まる点である。このようなニューラル
・チップを取り入れた電子ニューラル・モジュールの入
出力ピンについても、同じ理論が適用される。
【００２０】これに対して、このような従来のニューラ
ル・ネットワークで使用できるカテゴリの数は限られて
いる。たとえば、米国特許第４３２６２５９号（Ref. D
3）に記載されたニューラル・ネットワークを参照する
と、そのニューロン回路はＰＬＡの水平線に信号供給す
るために１列に配置され、ＰＬＡの垂直線がカテゴリを
供給する。上記特許の図８から明らかなように、多くの
理由により、特にユーザがその結果を解釈しなければな
らないので、カテゴリの数を大幅に増加することができ
ないことは明白である。ニューラル・ネットワークによ
る入力ベクトルの形式識別に関するグローバル情報は直
接生成されない。複数のニューロン回路が発動した場
合、ユーザはその結果を解釈しなければならない。
【００２１】同様に、カテゴリを、図６のニューラル・
ネットワーク２の各出力ニューロンに付けられたラベル
と見なすと、ニューロン回路レベルでは類似ラベルが存
在しないことに留意されたい。これは、所与のニューロ
ン回路が所定のファミリーの入力ベクトルの認識フェー
ズに関与できないようにする必要がある場合に、従来の
ニューロン回路アーキテクチャに課せられるもう１つの
制限となる。この手法を使用すると、ユーザによってプ
ログラム可能と思われる単一ネットワークまたはそのサ
ブセットとしてニューラル・ネットワークの構成も可能
になるはずである。
【００２２】最後に、学習は自力で行われるわけではな
いが、一般にその重みはマイクロコントローラによって
別々に決定され、その後、マイクロコントローラが学習
フェーズが完了したと推定したときにニューロン回路に
ロードされる。その結果、認識フェーズと学習フェーズ
は明らかに別個の期間になる。従来のニューラル・ネッ
トワークにおけるトレーニングは、通常は初期設定時に
任意に設定される重みを調整することによって達成され
る。信号はニューラル・ネットワークを介して入力さ
れ、出力信号が観察される。出力信号が間違っている場
合は、数学的計算によって、重みをどのように調整する
かが決定される。次に、入力信号が再印加され、出力信
号が正しくなるまで出力信号がもう一度再評価される。
米国特許第５２２２１９３号（Ref. D4）に教示される
ような先行技術のシステムでは、ニューラル・ネットワ
ークをトレーニングするには、総称汎用プログラマ・イ
ンタフェース（ＧＵＰＩ）を介してホスト・コンピュー
タに接続されたパーソナル・コンピュータ・パーソナル
・プログラマ（ＰＣＰＰ）が必要になる。
【００２３】図６のニューラル・ネットワーク２を参照
することにより、上記の欠点のすべてについて簡単に例
示する。まず、入力ベクトルと、ニューロン回路Ｎ１〜
Ｎ９に格納されたプロトタイプ・ベクトルとの最小距離
Ｄｍｉｎの決定に関する例について考察する。一般に、
マイクロコントローラは、それが計算した距離を得るた
めに第１のニューロン回路に問い合わせ、次に第２のニ
ューロン回路に問い合わせ、２つの距離を比較して最低
値を保持する。このポーリング・プロセスは、最後のニ
ューロン回路への問合せが完了するまで連続反復によっ
て順次続行される。したがって、入力ベクトルとすべて
のプロトタイプ・ベクトルとの最小距離値は、プロセス
の終了時にのみ決定され、それにより、前述の縮小プロ
セスが大幅に遅延する。この縮小プロセス中も類似の技
法が適用される。適切なカテゴリを有する正しいニュー
ロン回路だけが残るまで間違って発動したニューロン回
路を除外するために、連続反復が実行される。いずれの
場合も、一連の問合せと比較ステップをすべて実行する
には、複雑な分類アルゴリズムに基づき、そのため、複
数行の命令を含む、専用ソフトウェア・プログラムが必
要である。このため、分類プロセスは本当に時間がかか
る。図６のニューラル・ネットワーク２のすべてのニュ
ーロン回路間の通信が欠如しているため、ニューロン回
路レベルのすべてのローカル結果信号とニューラル・ネ
ットワーク・レベルのグローバル結果信号との間に存在
する潜在的な相関関係は、これまで完全に引き出されて
はいなかった。その結果、図６の従来のニューラル・ネ
ットワークはユーザに対してグローバル・データに関す
る限定情報のみ提供する。しかも、出力ニューロン・レ
ベルで得られるカテゴリの数は、明らかに出力ニューロ
ン・ハードウェア構成によって制限される。前述の制限
または不便さのすべてではないとしても、その多くは、
本発明による改良されたニューラル半導体チップ・アー
キテクチャとそれに組み込まれたニューラル・ネットワ
ークを使用することによって、回避することができる。
【００２４】
【発明が解決しようとする課題】したがって、本発明の
主な目的は、発火タイプのローカル（またはニューロ
ン）結果信号と、距離またはカテゴリ・タイプのローカ
ル（またはニューロン）出力信号の両方を生成するタイ
プの革新的なニューロン回路を含む、改良されたニュー
ラル半導体チップ・アーキテクチャを提供することにあ
る。
【００２５】本発明の他の目的は、このような革新的な
ニューロン回路を含み、ニューロン回路間の完全なデー
タ交換のためにニューロン間通信システムが各チップに
設けられている、改良されたニューラル半導体チップ・
アーキテクチャを提供することにある。
【００２６】本発明の他の目的は、このような革新的な
ニューロン回路を含み、前記ニューロン間通信システム
が前記ローカル結果信号とローカル出力信号との間で所
定の機能を実行する手段を含む、改良されたニューラル
半導体チップ・アーキテクチャを提供することにある。
【００２７】本発明の他の目的は、このような革新的な
ニューロン回路を含み、前記所定の機能がアナログ回路
によって実行される、改良されたニューラル半導体チッ
プ・アーキテクチャを提供することにある。
【００２８】本発明の他の目的は、このような革新的な
ニューロン回路を含み、その出力が共通通信バスに印加
される論理回路によって前記所定の機能が実行される、
改良されたニューラル半導体チップ・アーキテクチャを
提供することにある。
【００２９】本発明の他の目的は、このような革新的な
ニューロン回路を含み、前記所定の機能が共通通信バス
上でのドット処理によって実行される、改良されたニュ
ーラル半導体チップ・アーキテクチャを提供することに
ある。
【００３０】本発明の他の目的は、このような革新的な
ニューロン回路を含み、前記ニューロン間通信システム
が、前記共通通信バスから直接得られしかも各ニューロ
ン回路に印加されるフィードバック・バスを含む、改良
されたニューラル半導体チップ・アーキテクチャを提供
することにある。
【００３１】本発明の他の目的は、このような革新的な
ニューロン回路を含み、理論的には無限数のチップのカ
スケード化を可能にする、改良されたニューラル半導体
チップ・アーキテクチャを提供することにある。
【００３２】本発明の他の目的は、このような革新的な
ニューロン回路を含み、外部回路によって各ニューロン
回路を個別にアドレス指定する必要がない、改良された
ニューラル半導体チップ・アーキテクチャを提供するこ
とにある。
【００３３】本発明の他の目的は、このような革新的な
ニューロン回路を含み、ニューラル・チップの入出力パ
ッドの数をそれに統合された前記ニューロン回路の数と
は無関係にすることが可能な、改良されたニューラル半
導体チップ・アーキテクチャを提供することにある。
【００３４】本発明の他の目的は、このような革新的な
ニューロン回路を含み、複数のニューラル・チップを組
み立てることによって形成したモジュールの入出力ピン
の数をそれに組み立てられた前記ニューラル・チップの
数とは無関係にすることが可能な、改良されたニューラ
ル半導体チップ・アーキテクチャを提供することにあ
る。
【００３５】本発明の他の目的は、このような革新的な
ニューロン回路を含み、それに格納されたすべてのデー
タを保管し、逆にそれを復元できるようになっている手
段が各チップに設けられている、改良されたニューラル
半導体チップ・アーキテクチャを提供することにある。
【００３６】本発明の他の目的は、このような革新的な
ニューロン回路を含み、個々のニューラル・チップ内ま
たは複数のこのようなニューラル・チップによって形成
されたモジュール内のいずれかに組み込まれたニューラ
ル・ネットワークの構築を可能にし、ニューロン回路の
数がユーザにとって透過になっている、改良されたニュ
ーラル半導体チップ・アーキテクチャを提供することに
ある。
【００３７】本発明の他の目的は、このような革新的な
ニューロン回路を含み、個々のニューラル・チップ内ま
たは複数のこのようなチップによって形成されたモジュ
ール内のいずれかに組み込まれたニューラル・ネットワ
ークの構築を可能にし、自立的に、すなわち、全体的な
データ管理に関するマイクロコントローラの監視を受け
ずに動作可能な、改良されたニューラル半導体チップ・
アーキテクチャを提供することにある。
【００３８】本発明の他の目的は、このような革新的な
ニューロン回路を含み、個々のニューラル・チップ内ま
たは複数のこのようなチップによって形成されたモジュ
ール内のいずれかに組み込まれたニューラル・ネットワ
ークの構築を可能にし、効率および処理速度の向上のた
めに内部動作用のソフトウェアを必要としない、改良さ
れたニューラル半導体チップ・アーキテクチャを提供す
ることにある。
【００３９】本発明の他の目的は、革新的なニューロン
回路を含み、個々のニューラル・チップ内または複数の
このようなチップによって形成されたモジュール内のい
ずれかに組み込まれたニューラル・ネットワークの構築
を可能にし、前記ニューラル・ネットワークのいずれか
を単一ニューラル・ネットワークまたはその個別のサブ
セットとして構成できるように各ニューラル・チップに
グローバル・コンテキスト・レジスタが設けられてい
る、改良されたニューラル半導体チップ・アーキテクチ
ャを提供することにある。
【００４０】本発明の他の目的は、革新的なニューロン
回路を含み、個々のニューラル・チップ内または複数の
このようなチップによって形成されたモジュール内のい
ずれかに組み込まれたニューラル・ネットワークの構築
を可能にし、ニューロン回路による入力ベクトルの学習
または認識がニューロン回路の数とは無関係である、改
良されたニューラル半導体チップ・アーキテクチャを提
供することにある。
【００４１】
【課題を解決するための手段】本発明により、まず、ニ
ューラル半導体チップのアーキテクチャの２通りの変形
態様を開示する。
【００４２】第１のニューラル・チップ・アーキテクチ
ャの変形態様は、より具体的には、スタンドアロン動作
に対応でき、 ―好ましくは直列に接続され、適切なデータ・バスおよ
び制御バスによって並列に信号供給される複数のニュー
ロン回路で構成されたニューロン・ユニットであって、
各ニューロン回路が、 ―発火タイプのローカル結果信号を第１の専用バス上に
生成する手段と、 ―本質的に距離またはカテゴリ・タイプのローカル出力
信号を第２の専用バス上に生成する手段とを含む、ニュ
ーロン・ユニットと、 ―対応するローカル結果信号とローカル出力信号の各ビ
ット間で所定の論理機能（たとえば、ＯＲ機能）を実行
して、オンチップ共通通信バスのそれぞれのワイヤで得
られるそれぞれのグローバル結果信号とグローバル出力
信号とを生成する手段と、 ―前記グローバル結果信号またはグローバル出力信号あ
るいはその両方の全部または一部をフィードバック・バ
スを介して前記ニューロン回路のそれぞれに再注入し
て、そこで対応するローカル信号とグローバル信号との
比較を可能にする手段とを含んでいる。
【００４３】第２のニューラル・チップ・アーキテクチ
ャの変形態様は、より具体的には、マルチチップ環境、
すなわち、少なくとも２つのチップがオフチップ共通通
信バス上に並列に接続される場合に動作できるようにな
っており、 ―好ましくは直列に接続され、適切なデータ・バスおよ
び制御バスによって並列に信号供給される複数のニュー
ロン回路で構成されたニューロン・ユニットであって、
各ニューロン回路が、 ―発火タイプのローカル結果信号を第１の専用バス上に
生成する手段と、 ―本質的に距離またはカテゴリ・タイプのローカル出力
信号を第２の専用バス上に生成する手段とを含む、ニュ
ーロン・ユニットと、 ―対応するローカル結果信号とローカル出力信号の各ビ
ット間で第１の所定の論理機能（たとえば、ＯＲ機能）
を実行して、オンチップ共通通信バスのそれぞれのワイ
ヤで得られるそれぞれの第１のグローバル結果信号とグ
ローバル出力信号とを生成する第１の手段と、 ―（前記第２のオフチップ共通通信バス上で残りのニュ
ーラル・チップによって送出される対応するグローバル
結果信号とグローバル出力信号とともに）前記第１のグ
ローバル結果信号とグローバル出力信号のそれぞれのビ
ット間で第２の所定の論理機能（たとえば、ＯＲ機能）
を実行して、対応する第２のグローバル結果信号とグロ
ーバル出力信号とをそこに生成する第２の手段と、 ―前記第２のグローバル結果信号またはグローバル出力
信号あるいはその両方の全部または一部をフィードバッ
ク・バスを介して前記ニューロン回路のそれぞれに再注
入して、そこで対応するローカル信号と第２のグローバ
ル信号との比較を可能にする手段とを含んでいる。
【００４４】ただし、オフチップ共通通信バス上でグロ
ーバル信号を直接生成するために、第２のアーキテクチ
ャの変形態様では、２つではなく、１つの所定の論理機
能しか実行できないことに留意されたい。
【００４５】上記の２通りのアーキテクチャの変形態様
は、いずれかの共通通信バスを選択してフィードバック
・バスに信号供給するためにマルチプレクサを使用する
だけで、以下にベース・ニューラル・チップと呼ばれる
単一ニューラル・チップに結合することができる。この
ようなベース・ニューラル・チップに組み込まれたニュ
ーラル・ネットワークについては、以下、ベース・ニュ
ーラル・ネットワークと呼ぶ。
【００４６】さらに本発明は、前記オフチップ共通通信
バス上で複数のベース・ニューラル・チップを並列に接
続することによって形成されたモジュールに関連する。
このようなモジュールについては、以下、基本モジュー
ルと呼ぶ。それに組み込まれたニューラル・ネットワー
クは、前記基本モジュールを形成する個々のベース・ニ
ューラル・チップのベース・ニューラル・ネットワーク
の合計に相当するニューラル容量を有する。このニュー
ラル・ネットワークについては、以下、基本ニューラル
・ネットワークと呼ぶ。
【００４７】最後に、本発明はさらに、複数のこのよう
な基本モジュールを組み立てることによって形成された
モジュールに関連する（基本モジュールに組み立てるこ
とができるチップの数は当技術によって制限される可能
性がある）。このようなモジュールについては、以下、
複合モジュールと呼ぶ。それに組み込まれたニューラル
・ネットワークは、前記複合モジュールを形成する個々
のモジュールの基本ニューラル・ネットワークの合計に
相当するニューラル容量を有する。このニューラル・ネ
ットワークについては、以下、複合ニューラル・ネット
ワークと呼ぶ。前記各種のニューラル・ネットワークの
区別が不適切な場合は、以下の説明においてニューラル
・ネットワークという総称を使用する。
【００４８】本発明の特性を示していると思われる新規
の特徴は、特許請求の範囲に記載されている。しかし、
本発明そのもの、ならびに本発明の他の目的および利点
については、添付図面に関連して読まれる好ましい実施
例に関する以下の詳細な説明を参照すれば十分理解する
ことができる。
【００４９】
【実施例】本実施例の記載は以下のように構成されてい
る。 ＺＩＳＣチップ・アーキテクチャの簡単な説明 はじめに 基本ＺＩＳＣチップ・アーキテクチャ 基本ＺＩＳＣチップ・アーキテクチャの変形態様 ＺＩＳＣモジュール・アーキテクチャ 基本ＺＩＳＣチップの動作の簡単な説明 初期設定モード 認識モードと事前装填モード 学習モード 保管モードと復元モード 基本ＺＩＳＣチップの詳細な説明 コンテキスト・レジスタと突合せ回路（１００／１５
０） Ｒ／Ｗメモリ回路（２５０） 距離評価回路（２００） 比較回路とＩＦ回路（３００／３５０） 識別回路（４００） Ｄｍｉｎ決定回路（５００） デイジー・チェーン回路（６００） ニューロン間通信システム（ＣＯＭ―ＢＵＳ） 補助回路 基本ＺＩＳＣチップの主な特徴 基本ＺＩＳＣチップの主な応用例
【００５０】また、本明細書および図面で使用される記
号の定義は以下の通りである。 Ａ 入力ベクトル ＡＩＦ 実際の影響フィールド値 Ａ１ 入力ベクトルの第１の成分（重み） ａ１ 入力ベクトル成分の第１のビット Ｂ プロトタイプ・ベクトル Ｂ１ プロトタイプ・ベクトルの第１の成分 ｂ１ プロトタイプ・ベクトル成分の第１のビット ＣＡＴ 入力カテゴリ ＣＡＴ−ＢＵＳ 入力カテゴリを伝送するバス Ｃ ニューロン回路１１のローカル・カテゴリ Ｃａｔ−ＢＵＳ ローカル・カテゴリを伝送するバス ＣｉまたはＣ−ｉ ニューロン回路１１−ｉのローカル・カテゴリ Ｃ*またはＣ** グローバル・カテゴリ ｃ 繰上りビット信号 Ｃｉｎ 加算器の繰上り入力信号 Ｃｇｅｎ、Ｃｏｕｔ 加算器の繰上り出力信号 Ｃｍｉｎ 最小カテゴリ ＣＯ コミット済みニューロン回路用の制御信号 ＣＯＭ*―ＢＵＳ Ｒ*信号とＯＵＴ*信号を伝送するバス ＣＯＭ**―ＢＵＳ Ｒ**信号とＯＵＴ**信号を伝送するバス ＣＯＭ−ＢＵＳ ＣＯＭ*―ＢＵＳとＣＯＭ**―ＢＵＳの総称名 ＣＸＴ 入力コンテキスト・データ ＣＸＴ−ＢＵＳ ＣＸＴデータを伝送するバス Ｃｘｔ ローカル・コンテキスト・データ Ｃｘｔ−ＢＵＳ Ｃｘｔデータを伝送するバス Ｄ、Ｄｉ、またはＤ−ｉ ニューロン回路によって計算された距離 ＤＡＴＡ−ＢＵＳ データを伝送するバス ＤＣＩ デイジー・チェーン入力端子／信号 ＤＣＯ デイジー・チェーン出力端子／信号 ＤＩＳＴ―ＢＵＳ 距離Ｄ信号を伝送するバス ＤＥＧ 縮退状況信号 ＤＥＧＯＵＴ ローカル結果縮退信号 Ｄｍｉｎ 最小距離 ＥＸＣＬＩＮ 探索／分類回路の入力除外信号 ＥＸＣＬＯＵＴ 探索／分類回路の出力除外信号 Ｆ ローカル結果発動信号 Ｆ*またはＦ** グローバル結果発動信号 ｆ 強制ビット信号 ｇ 反転強制ビット信号 ＧＤＡＴＡ−ＢＵＳ グローバル出力バス ＩＮＤＡＴＡ−ＢＵＳ 入力データ・バス ｉ 作業変数 ｉまたは−ｉ ニューロン回路１１−ｉに関連する Ｊ 比較回路によって生成された信号 Ｊ−ＢＵＳ Ｊ信号を伝送するバス ｊｋ Ｊ信号のｋ番目のビット Ｋ ブロック４００の中間信号 ｋ 作業変数 Ｌ 学習中にアクティブの制御信号 ＬＴ 中間信号（未満） ＬＴＥ 中間信号（以下） Ｌｋ ｋ番目の行Ｌｋによって形成された２進ワード Ｌ１ ｎｏｒｍ マンハッタン距離計算法 Ｌｓｕｐ 平方距離計算法 ｌ 作業変数 Ｍ−ＢＵＳ ＺＩＳＣチップのバス ｍ ベクトル成分の符号化用のビットの数 ＭａｘＩＦ ＡＩＦの最大値 ＭｉｎＩＦ ＡＩＦの最小値 ｎ ベクトル成分の数 Ｎ ＺＩＳＣチップ内のニューロン回路の数 ＮＭ 通常サブモード（認識フェーズ中） ＮＮＭ 最も近い隣接サブモード（同上） ＮＯ 入力ノルム信号 ＮＯ−ＢＵＳ ＮＯ信号を伝送するバス Ｎｏ ローカル・ノルム信号 Ｎｏ−ＢＵＳ Ｎｏ信号を伝送するバス ＮＯＵＴ ローカル（またはニューロン）出力信号 ＮＯＵＴ―ＢＵＳ ＮＯＵＴ信号を伝送するバス ＮＲ 複合ローカル結果信号 ＮＲ−ＢＵＳ ＮＲ信号を伝送するバス ＯＲ フィードバック信号（ＯＵＴ*またはＯＵＴ**と等し い） ＯＲ−ＢＵＳ ＯＲ信号を伝送するバス ＯＵＴ* グローバル出力信号（ＯＲ演算１回） ＯＵＴ** グローバル出力信号（ＯＲ演算２回） ｐ ＺＩＳＣチップの各種バスの幅 ｐ 伝播ビット（ｐ＝
【数１】 以降、ｆバーと記載する。 ） ＰＵ 処理ユニット ｑ 作業変数 Ｑ 基本モジュール内のチップの最大数 Ｒ 複合モジュール内の基本モジュールの最大数 Ｒ* 複合グローバル結果信号 Ｒ*−ＢＵＳ Ｒ*信号を伝送するバス ＲＡＭ−ＢＵＳ ニューロン回路のバス ＲＥＳＥＴ 一般リセット制御信号 ＲＳ 格納可能用の制御信号 ｓ 部分合計の１つのビット Ｓ 加算器によって出力される合計信号 ＳＥＬＥＣＴ ゲート信号 ＳＬ 状況線 ＳＴ 格納制御信号 ＵＮＣ／ＦＩＲＥ．ＯＫ ローカル結果あいまい信号 ＵＮＣ／ＦＩＲＥ．ＯＫ* グローバル結果あいまい信号 Ｘ 加算器内の中間信号 （ ） チップ関連参照を示す。 ［ ］ 基本モジュール関連参照を示す。 ｛ ｝ 複合モジュール関連参照を示す。
【００５１】ＺＩＳＣチップ・アーキテクチャの簡単な
説明 はじめに 本発明により、ニューラル・チップのプロトタイプが従
来の１μｍＣＭＯＳ技術で製造されている。ベクトル成
分の数ｎは１（最小数）から６４（最大数）に及ぶ。各
成分を符号化するためのビットの数ｍは８である。入力
データ・インタフェースは、１６ビットの双方向バスに
よって行われる。１４ビットの精度で距離を計算するた
めに、前述のＬ１およびＬｓｕｐノルムが用意されてい
る。コンテキストとカテゴリはそれぞれ７ビットおよび
１４ビットで符号化されるので、その最大数は１２７と
１６３８４になっている。最大影響フィールドと最小影
響フィールドの半径値に対応するＭａｘＩＦとＭｉｎＩ
Ｆも１４ビットで符号化される。ＺＩＳＣチップ１０の
初期設定時には、これらの値はそれぞれ０１０・・・０
０（すなわち、２**１３＝８１９２）および００・・・
１０（すなわち、２**１＝２）になっている。これは経
験に基づいて任意に決定されたデフォルト値である。チ
ップ内のトランジスタが合計で約４０００００個になる
ように、シリコン基板に３６個のニューロン回路が集積
されている。革新的なアーキテクチャを有するこのニュ
ーロン回路は、結果信号と出力信号を生成する。このニ
ューラル半導体チップの完全ハードワイヤード自律態様
を強調するため、以下、ＺＩＳＣチップと呼ぶことにす
る。ＺＩＳＣ（ＩＢＭの登録商標）とは、Zero Instruc
tion Set Computer（またはClassifier）（ゼロ命令セ
ット・コンピュータ（または分類器））の頭辞語であ
る。このため、ＺＩＳＣチップはその動作のためにいか
なる命令セットも必要としないので、基本的に標準的な
ＣＩＳＣまたはＲＩＳＣコンピュータ・チップとは区別
される。このＺＩＳＣという名称は、前記の革新的なニ
ューロン回路、前記ニューラル・チップを組み立てるこ
とにより構築されたモジュール、および最後に前記ニュ
ーラル・チップまたはモジュールに組み込まれたニュー
ラル・ネットワークにも適用可能である。
【００５２】基本ＺＩＳＣチップ・アーキテクチャ ここで図８を参照すると、同図には、本発明の基本ＺＩ
ＳＣチップ（参照番号１０）の第１の変形態様のアーキ
テクチャの概略ブロック図が示されている。このチップ
・アーキテクチャは、ローカル（またはニューロン）結
果データとローカル（またはニューロン）出力データと
を生成するタイプの複数の革新的なニューロン回路を含
み、本発明によるニューラル・ネットワークを取り入れ
たものである。図８に示す単一チップ・アーキテクチャ
はスタンドアロン用として作られている。革新的なニュ
ーロン回路は、すべてが合わさってニューラル・ユニッ
ト１１（＃）を形成するブロック１１−１〜１１−Ｎに
含まれている。図８から明らかなように、ニューロン回
路１１−１〜１１−Ｎはいずれも、１つの連鎖として構
成されるように直列接続を有する。この好ましい実施例
では、すべてのニューロン回路が同一であると想定し、
ニューロン回路の一例を参照番号１１（場合によっては
１１−ｉ）で示すことにする。ニューロン回路１１の好
ましいアーキテクチャについては、図１０を参照して以
下に詳細に説明する。以下の説明では、参照番号１１は
ニューロン回路のアーキテクチャならびにニューロン回
路そのものも示す。ＺＩＳＣチップ１０のアーキテクチ
ャとＺＩＳＣチップ１０そのものについても、同様の表
記法を適用する。図８では、ニューラル・ネットワーク
が参照番号１１（Ａ）で示されている。このニューラル
・ネットワークは、基本的には単一のＺＩＳＣチップ１
０に形成されたニューラル・ユニット１１（＃）とニュ
ーロン間通信システムとで構成される。図８に示す変形
態様のこの実施態様によれば、ニューロン間通信システ
ムは、ブロック１２と、ＣＯＭ*−ＢＵＳというオンチ
ップ共通通信バスとで構成される。これらについては以
下に詳述する。図８のすべてのブロックは、ＶＬＳＩ
ＩＣチップを形成するためにシリコン基板に容易に集積
可能な回路で構成されている。ＺＩＳＣチップ１０は、
現在、ニューラル・ネットワーク１１（Ａ）の動作の監
視が標準のニューラル・チップで実施されているので、
このような監視を実行するためのマイクロコントローラ
を特に必要とするわけではない。このため、命令セット
は一切不要である。マイクロコントローラ（またはマイ
クロプロセッサ）をＺＩＳＣチップ１０と併用すること
は可能であるが、その役割は、ニューラル・ネットワー
ク１１（Ａ）に入力ベクトル（およびカテゴリ）を提示
することと、それからグローバル応答を得ることに限ら
れるものと思われる。便宜上、このような動作は、以
下、ＷＲＩＴＥ動作およびＲＥＡＤ動作と呼ぶ。ただ
し、図８のＺＩＳＣチップ１０のアーキテクチャは改善
されているので、手動操作のスイッチを介してユーザが
これらの動作を実行することもできることに留意された
い。ＺＩＳＣチップ１０の所与のブロックとマイクロコ
ントローラまたはユーザ（図示せず）との接続は、ＩＮ
ＤＡＴＡ ＢＵＳという１６ビットの双方向入力データ
・バス（マイクロコントローラがある場合はその入出力
バスに接続される）と、選択および制御信号を伝送する
ＳＥＬ／ＣＴＬ―ＢＵＳとによって示される。各サイク
ルでＩＮＤＡＴＡ―ＢＵＳ上に現れるデータをラッチす
る従来の入力１６ビット・レジスタ（ＤＡＴＡレジス
タ）は図示されていない。ＺＩＳＣチップ１０と外界と
のインタフェースを取るレシーバ、ドライバ、およびレ
シーバ／ドライバ回路は、場合に応じてそれぞれＲＲ、
ＤＲ、またはＲＲ／ＤＲというブラック・ボックスによ
って概略が示されている。これらはいずれも回路設計者
にとっては従来の回路である。
【００５３】ブロック１３は、入力ベクトルの各主成分
を表すデータがＤＡＴＡ−ＢＵＳからロードされる８ビ
ットのレジスタである。このレジスタは、非同期モード
では任意であり、ＺＩＳＣチップ１０の同期動作モード
（バースト・モード）の場合のみ必須である。
【００５４】入力ベクトル・データに加え、各種のセッ
トアップ・パラメータ（ＭａｘＩＦ値およびＭｉｎＩＦ
値など）と入力データ（入力カテゴリ、入力コンテキス
ト、およびノルムなど）もＺＩＳＣチップ１０の専用レ
ジスタでラッチされる。
【００５５】ブロック１４および１５は、初期設定時に
最大影響フィールド（ＭａｘＩＦ）値と最小影響フィー
ルド（ＭｉｎＩＦ）値がロードされる１４ビットのレジ
スタである。ＭａｘＩＦ値は、所定のプロトタイプ・ベ
クトルの影響フィールドが学習時に取りうる最大値であ
る。ＭｉｎＩＦは、前記影響フィールドが学習プロセス
中に取りうる最小値である。ＺＩＳＣチップ１０の図示
の実施例では、ＭａｘＩＦ値とＭｉｎＩＦ値が同時に使
用されることはないので、レジスタ１４および１５のそ
れぞれの出力は、その出力バスが１４ビットのＭａｘＩ
Ｆ／ＭｉｎＩＦ−ＢＵＳを形成する２ウェイ・マルチプ
レクサ１６の入力に任意で接続することができる。
【００５６】ＮＯ／ＣＸＴメイン・レジスタ１７と呼ば
れる第４のブロックは、入力ノルムとコンテキスト・デ
ータを格納するために使用される８ビットのレジスタで
構成される。ＮＯ／ＣＸＴメイン・レジスタ１７から出
力されるバスは、ＮＯ／ＣＸＴ−ＢＵＳと呼ばれ、８ビ
ットの幅を有する。このような入力ノルムとコンテキス
ト・データの役割については、図１０に関連して以下に
詳述する。
【００５７】ＩＮＤＡＴＡ−ＢＵＳ上で得られる入力カ
テゴリ・データＣＡＴは、１４ビットの幅を有し、ＣＡ
Ｔ−ＢＵＳと呼ばれる専用バス上で伝達される。
【００５８】図面を明瞭にするため、図８のすべてのブ
ロックに関する制御信号を伝送する線は図示されていな
い。これらの信号の多くは特定のブロック（参照番号１
８）で生成される。本質的に、ブロック１８は、ＺＩＳ
Ｃチップ１０の各種ブロックの適切な動作のために必要
なほぼすべての制御論理回路を含む状況／制御論理回路
で構成される。ブロック１８のブロック図構成について
は、図１１を参照して以下に詳述する。
【００５９】したがって、図８から明らかなように、ニ
ューロン回路１１−１〜１１−Ｎのそれぞれには４本の
バスＤＡＴＡ、ＣＡＴ、ＭａｘＩＦ／ＭｉｎＩＦ、およ
びＮＯ／ＣＸＴが並列に印加される。上記のバスのそれ
ぞれのビット容量は、前述のＺＩＳＣチップ１０の特定
の実施態様に関して例示のために示されているものなの
で、制限的に解釈してはならない。
【００６０】次に、本発明による個々のニューロン回路
（参照番号１１）のアーキテクチャの概略ブロック図を
示す図１０について考察する。図１０から明らかなよう
に、ＮＯ／ＣＸＴ−ＢＵＳは、ローカル・ノルム／コン
テキスト・レジスタと呼ばれるブロック１００と、基本
的に標準通りＸＯＲゲートとＯＲゲートからなる従来の
突合せまたは比較回路であるブロック１５０の第１の入
力とに同時に印加される。ＮＯ／ＣＸＴ−ＢＵＳは、１
ビットの入力ノルム信号と７ビットの入力コンテキスト
・データを伝送する。マイクロコントローラまたはユー
ザによって送り出された入力ノルムとコンテキスト・デ
ータがローカル・ノルム／コンテキスト・レジスタ１０
０に格納されると、格納されたそのデータはローカル・
ノルム／コンテキスト・データと呼ばれる。ノルム／コ
ンテキスト・レジスタ１００から出力されるデータは、
ローカル・ノルムの場合はＮｏ、ローカル・コンテキス
トの場合はＣｘｔと呼ばれる。これらのデータは、突合
せ回路１５０の第２の入力に印加される７ビットのＣｘ
ｔ−ＢＵＳと、ブロック２００に接続された１ビットの
Ｎｏ−ＢＵＳとの２つの部分で構成されるＮｏ／Ｃｘｔ
−ＢＵＳ上で得られる。ブロック２００については、以
下、マルチノルム距離評価回路と呼ぶ。
【００６１】本発明によれば、ニューラル・ネットワー
ク１１（Ａ）が入力ベクトルを学習する必要があるとマ
イクロコントローラまたはユーザが判断すると、その後
ただちに、空き状態のニューロン回路１１を拘束する
か、または間違って発動した使用中ニューロン回路のＡ
ＩＦ値の縮小に進むかの判断が、ニューラル・ネットワ
ーク１１（Ａ）そのものに属すようになる。拘束プロセ
スが終了すると、ノルム／コンテキスト・レジスタ１０
０の内容が、ＮＯ／ＣＸＴ−ＢＵＳを介して図８のＮＯ
／ＣＸＴメイン・レジスタ１７から自動的にロードされ
る。その後、ＮＯ／ＣＸＴメイン・レジスタ１７とノル
ム／コンテキスト・レジスタ１００の内容が異なる場合
もある。ローカル・ノルム／コンテキスト・レジスタ１
００に格納されているローカル・ノルム（Ｎｏ）および
コンテキスト（Ｃｘｔ）データと、ＮＯ／ＣＸＴメイン
・レジスタ１７に保持されている入力ノルム（ＮＯ）お
よびコンテキスト（ＣＸＴ）データとの間にこのような
差があるために、相当な恩恵が得られる可能性がある。
【００６２】コンテキストに関する限り、この差を使用
して各種の入力タイプを区別できることは有利である。
たとえば、コンテキスト・データの手法を使用して、一
方が大文字を表し、もう一方が小文字を表すという２通
りの入力ベクトル・ファミリーを区別する（または、よ
り一般的には、異なる活字フォント同士を区別する）こ
とができる。この場合、大文字の認識を担当するニュー
ラル・ネットワーク１１（Ａ）のすべてのニューロン回
路には第１の２進値と等しいローカル・コンテキストが
ロードされ、小文字の認識を担当する残りのすべてのニ
ューロン回路には第２の２進値と等しいローカル・コン
テキスト・データがロードされるはずである。このた
め、ローカル／入力コンテキストの手法では、所定の入
力コンテキストで学習したニューロン回路の選択と、そ
れ以外のすべてのニューロン回路の抑止が可能になる。
入力ベクトルを認識するたびに、ニューロン回路１１の
ローカル・ノルム／コンテキスト・レジスタ１００に格
納されているコンテキスト値がＮＯ／ＣＸＴメイン・レ
ジスタ１７に格納されているコンテキスト値と比較され
る。同一であると判明した場合は、そのニューロン回路
が選択され、同一であると判明しなかった場合は、その
ニューロン回路が抑止される。この比較は、ＮＳ（ＮＳ
とはNeuron Selection（ニューロン選択）を意味する）
という信号を生成して所定のニューロン回路を選択また
は抑止するという役割を有する突合せ回路１５０で行わ
れる。そのため、前述の通り、突合せ回路１５０は、Ｎ
Ｏ／ＣＸＴ−ＢＵＳのコンテキスト部分（ＣＸＴ−ＢＵ
Ｓ）を介してＣＸＴ信号を受け取り、Ｎｏ／Ｃｘｔ−Ｂ
ＵＳのコンテキスト部分（Ｃｘｔ−ＢＵＳ）を介してノ
ルム／コンテキスト・レジスタ１００から出力されたＣ
ｘｔ信号を受け取る。前記の信号同士が一致している
と、ＮＳ信号がアクティブに設定され、後述するように
前記ニューロン回路がＺＩＳＣチップ１０の残りのニュ
ーロン回路と通信できるようになる。場合に応じて使用
可能または使用不能にするために、図１０のニューロン
回路アーキテクチャの所与のブロックに信号ＮＳが印加
される。認識フェーズ中は、もはや空き状態ではなくな
り（すなわち、すでに使用中になっている）、ＮＳ信号
によって選択されたニューロン回路が「コミット済み」
であると言われる。このため、本発明のコンテキスト手
法により、ニューラル・ネットワーク１１（Ａ）を単一
ニューラル・ネットワークとしてまたはその個別サブセ
ットを配置したものとして構成することが可能になる。
後者の場合、ニューラル・ユニット１１＃内の各種グル
ープのニューロン回路がこのように定義される。
【００６３】これに対して、ローカル・ノルム信号Ｎｏ
は、後述するように、入力ベクトルＡとニューロン回路
１１の重みメモリに格納されたプロトタイプ・ベクトル
Ｂとの距離を計算する方法を決定する。本発明によれ
ば、ローカル・ノルム信号Ｎｏは、評価回路２００内部
の妥当な回路実施態様により必要な計算アルゴリズムを
選択する（ＺＩＳＣチップ１０は完全にハードウェアに
よる解決策に基づくものである）。この例のＺＩＳＣチ
ップ１０の各ニューロン回路１１は、ＭＡＮＨＡＴＴＡ
Ｎ距離（Ｌ１ノルム）すなわちＤ＝ｓｕｍ（ａｂｓ（Ａ
ｋ−Ｂｋ））またはＳＱＵＡＲＥ距離（Ｌｓｕｐノル
ム）すなわちＤ＝ｍａｘ（ａｂｓ（Ａｋ−Ｂｋ））のい
ずれかを計算することができる。この場合、変数ｋは１
からｎまでのあらゆる値を取る。ただし、"ａｂｓ"は
「絶対値」を表す一般的な省略形であることに留意され
たい。開示されたＺＩＳＣチップ１０の実施態様によれ
ば、ローカル・ノルムおよびコンテキスト・データはそ
れぞれ１ビットおよび７ビットで符号化される。たとえ
ば、Ｎｏ／Ｃｘｔ−ＢＵＳの最上位のビット（ＭＳＢ）
はローカル・ノルムを表し、残りのビットはローカル・
コンテキストを表す。初期設定時には、デフォルトによ
りＭＡＮＨＡＴＴＡＮ距離を計算するために、このロー
カル・ノルム・ビットＮｏがゼロになる。これに対し
て、ローカル・コンテキスト・データを保持するために
７ビットが使用されるが、ゼロ値は予約されているの
で、最高１２７通りのコンテキスト値のみ可能になる。
後者の場合、ＺＩＳＣチップ１０のすべてのニューロン
回路が無条件に選択される。すなわち、ローカル・デー
タと入力コンテキスト・データとの前述の比較は行われ
ない。
【００６４】ＤＡＴＡ−ＢＵＳは、マルチノルム距離評
価回路２００の一方の入力と、一般に読取り書込みメモ
リ回路であるブロック２５０とに印加される。図８のＺ
ＩＳＣチップ１０の本発明の実施態様によれば、本質的
に読取り書込みメモリ２５０は、通常は重みメモリと呼
ばれる６４ワード×８ビットのＲＡＭマクロで構成され
る。Ｒ／Ｗメモリ回路が、ニューラル・ネットワークの
すべてのニューロン回路に共通の単一Ｒ／Ｗメモリ回路
ではなく、各ニューロン回路１１にそれに関連するプロ
トタイプ・ベクトルの各主成分を格納できるようになっ
ていることは、本発明の重要な特徴である。Ｒ／Ｗメモ
リ回路２５０を評価回路２００のもう一方の入力に接続
するバスには、ＲＡＭ−ＢＵＳと呼ばれる。認識フェー
ズ中に、すべてのニューロン回路１１−１〜１１−Ｎの
Ｒ／Ｗメモリ回路２５０は、ＩＡＤＤ／ＣＴＬ−ＢＵＳ
を介してブロック１８によって同一成分アドレスを使用
して同時かつ並列にアドレス指定される。また、ＲＳと
いう制御信号がＲ／Ｗメモリ回路２５０に印加される。
このＲＳ信号は、所定の空き状態ニューロン回路、たと
えば、連鎖内の最初の回路のみのＲ／Ｗメモリ回路２５
０に入力ベクトルの成分を格納できるようにするための
イネーブル信号である。この最初の空き状態ニューロン
回路は、以下、「学習可能」ニューロン回路と呼ぶ。す
でに使用中になっているニューロン回路、すなわち、そ
のＲ／Ｗメモリ回路２５０にすでにプロトタイプ・ベク
トルの成分が入っているニューロン回路の場合、このよ
うなニューロン回路によって生成されるＲＳ信号は、そ
れに対する書込みが許可されなくなるような信号であ
る。認識フェーズ中に学習可能ニューロン回路のＲ／Ｗ
メモリ回路２５０に入力ベクトル成分をロードすること
は、本発明による革新的なニューロン回路アーキテクチ
ャのもう１つの重要な特徴である。消費電力を節約する
ため、すべての空き状態ニューロン回路のＲＡＭメモリ
回路に入力ベクトル成分がロードされるわけではない。
使用中ニューロン回路の評価回路２００だけが、ＤＡＴ
Ａ−ＢＵＳ上に提示される入力ベクトルＡと前記Ｒ／Ｗ
メモリ回路２５０に格納されたプロトタイプ・ベクトル
Ｂとの距離を計算することが好ましい。計算される距離
Ｄは、評価回路２００に印加されるローカル・ノルム信
号Ｎｏの値に応じて、前述のように、Ｌ１ノルムの場合
はＭＡＮＨＡＴＴＡＮ距離、またはＬｓｕｐノルムの場
合はＳＱＵＡＲＥ距離のいずれかになる。しかし、他の
計算方法も考えられるはずである。処理速度を上げるた
め、第１の入力ベクトル成分が評価回路２００に提示さ
れると、ただちに距離計算が開始される。前記の成分が
すべて処理されると、評価回路２００は１４ビットのＤ
ＩＳＴ−ＢＵＳ上に最終距離Ｄ信号を生成する。入力ベ
クトルの最後の成分の後には制御信号ＬＣＯＭＰ（Last
COMPonent（最後の成分））が続く。
【００６５】距離Ｄ信号は、ＤＩＳＴ−ＢＵＳを介して
ブロック３００の第１の入力と、ＤＩＳＴ−ＢＵＳを介
してブロック３５０の第１の入力に印加される。ブロッ
ク３５０の構造については、図１２に概略を示す。ブロ
ック３５０から出力される信号Ｊは、ブロック３００の
第２の入力に印加される。
【００６６】図１２から明らかなように、基本的にブロ
ック３５０は、４ウェイ・マルチプレクサ３５１と１４
ビットのＡＩＦレジスタ３５２とで構成されるＩＦ回路
で構成されている。このマルチプレクサ３５１は、前記
ＡＩＦレジスタ３５２を介してＯＲ−ＢＵＳ、ＤＩＳＴ
−ＢＵＳ、ＭａｘＩＦ／ＭｉｎＩＦ−ＢＵＳ、およびそ
れ自体の出力を受け取って、それらから出力されるデー
タをラッチする。この段階の説明では、ＯＲ−ＢＵＳは
本質的に距離（および特に最小距離Ｄｍｉｎ）あるいは
データまたは信号のカテゴリ・タイプを伝送する１４ビ
ット幅のバスであると説明するだけで十分である。学習
フェーズ中にニューロン回路１１のＡＩＦレジスタ３５
２には、その最大値がＭａｘＩＦ／ＭｉｎＩＦ−ＢＵＳ
を介してＭａｘＩＦによって示される値がロードされ
る。その後、その内容は、必要であれば後続の学習フェ
ーズ中に変更される場合もある。コミット済みニューロ
ン回路のＡＩＦ値は、縮小プロセスの終わりに、ニュー
ロン回路１１によって計算された距離Ｄ、ＭｉｎＩＦ
（Ｄ＜ＭｉｎＩＦの場合）、またはＭａｘＩＦ（Ｄ＞Ｍ
ａｘＩＦの場合）のいずれかになる可能性がある。使用
中になったばかりの第１のニューロン回路にロードされ
たＡＩＦ値は、Ｄｍｉｎ（入力ベクトルと最も近い隣接
ニューロン回路との距離）、ＭｉｎＩＦ、またはＭａｘ
ＩＦのいずれかになる。実際には、ＡＩＦレジスタ３５
２は、ＡＩＦ、すなわち、ＭａｘＩＦとＭｉｎＩＦ（そ
れぞれ上限値と下限値）によって定義される範囲に含ま
れる値を保持する。ＡＩＦ値は、認識フェーズ中は変更
不能であるが、学習フェーズ中のみ変更可能である。こ
の下限値に達する（ＡＩＦ＝ＭｉｎＩＦ）と、ただちに
対応するニューロン回路１１が縮退したと言われる。信
号Ｊは１４ビットのＪ−ＢＵＳ上でＩＦ回路３５０から
出力される。Ｊ信号の特徴は、適切な制御信号がマルチ
プレクサ３５１に印加されることによって決まる。
【００６７】もう一度図１０を参照して説明すると、基
本的にブロック３００は、信号ＤとＪとの比較を行い、
その論理値が比較の結果によって決まる２つの信号ＬＴ
（未満）およびＬＴＥ（以下）を生成する革新的な比較
回路で構成される。動作モードに応じて、様々な場合が
考えられる。以下の説明は、認識モードの標準サブモー
ド（ＮＭ）に関するものである。比較回路３００の役割
は、距離ＤとＡＩＦレジスタ３５２の内容（Ｊ＝ＡＩ
Ｆ）との比較を行うことである。所定の入力ベクトルに
ついて計算された距離Ｄがそのニューロン回路の実際の
影響フィールドＡＩＦ内に入る場合、すなわち、Ｄ＜Ａ
ＩＦの場合、入力ベクトルが認識され、ニューロン回路
が発動し、最後に比較回路３００によって生成されたＬ
Ｔ信号がアクティブに設定される（ＬＴ＝１）。これに
対して、入力ベクトルが厳密にはＡＩＦ内に入らない場
合、すなわち、Ｄ＞＝ＡＩＦの場合、入力ベクトルは認
識されず、ニューロン回路は発動せず、信号ＬＴは非活
動状態に設定される（ＬＴ＝０）。認識モードではＬＴ
Ｅ信号は使用されない。一方、学習フェーズでは、縮小
プロセス中に比較回路３００が計算した距離ＤとＭｉｎ
ＩＦ値（Ｊ＝ＭｉｎＩＦ）との比較を行う。距離ＤがＭ
ｉｎＩＦ値以下の場合、すなわち、Ｄ＜＝ＭｉｎＩＦの
場合、比較回路３００から出力されるＬＴＥ信号はアク
ティブに設定される（ＬＴＥ＝１）。この場合、信号Ｌ
ＴＥの役割は、後述するようにブロック４００の専用レ
ジスタ（ＤＥＧレジスタ）を設定する際に縮退状況のフ
ラグを立てることである。これに対して、Ｄ＞ＭｉｎＩ
Ｆの場合は、信号ＬＴＥが非活動状態に設定される（Ｌ
ＴＥ＝０）。学習モードではＬＴ信号は使用されない。
このため、コミット済みニューロン回路１１の場合、信
号ＬＴは認識フェーズの発動ローカル結果信号Ｆに関連
し、信号ＬＴＥは学習フェーズのニューロン回路の縮退
状況に関連する。
【００６８】比較回路３００によって生成されるＬＴ信
号とＬＴＥ信号はブロック４００に印加される。しか
も、ブロック４００は、ＯＲ−ＢＵＳ、ＣＡＴ−ＢＵ
Ｓ、およびブロック４５０の出力にも接続されている。
ブロック４５０は本質的には、後続処理のためにローカ
ル・カテゴリ・データとしてＣＡＴ−ＢＵＳ上に現れる
入力カテゴリ・データＣＡＴをラッチするための従来の
１４ビット・レジスタで構成されている。初期設定時に
ローカル・カテゴリ・レジスタ４５０の内容はゼロにな
る。カテゴリ・レジスタ４５０の出力に接続されている
バスは、Ｃａｔ−ＢＵＳと呼ばれる。このバスはローカ
ル・カテゴリ・データまたは信号Ｃを伝送するものであ
る。その結果、ＣＡＴ−ＢＵＳ上に現れる入力カテゴリ
・データは、カテゴリ・レジスタ４５０に保持されたロ
ーカル・カテゴリ・データＣとは異なる可能性がある。
区別しても意味がない場合は、どちらのデータも以下、
カテゴリ・データという単一用語で呼ぶことにする。学
習フェーズでは、ニューラル・ネットワークの他のどの
ニューロン回路も入力ベクトルを認識していないという
理由でニューラル・ネットワーク１１（Ａ）がニューロ
ン回路１１の拘束を決定すると、ただちにカテゴリ・レ
ジスタ４５０に所定の入力カテゴリ値がロードされる。
ブロック４００は、認識フェーズ中に入力ベクトルがニ
ューロン回路１１によって認識されたかどうかを明らか
にするという主要機能を有する革新的な識別回路で構成
されている。識別回路４００は、３つのローカル結果信
号Ｆ、ＤＥＧＯＵＴ、およびＵＮＣ／ＦＩＲＥ．ＯＫ
と、１つのローカル状況信号ＤＥＧとをニューロン回路
１１レベルでローカルに生成する。このようなローカル
結果信号は、全体として入力ベクトルの提示に対するニ
ューラル・ネットワーク１１（Ａ）の応答を表すグロー
バル結果信号の生成にとって重要なものである。
【００６９】ニューロン回路１１が発動する、すなわ
ち、入力ベクトルを認識すると、発動ローカル結果Ｆ信
号がアクティブに設定される（Ｆ＝１）。Ｆ信号は、Ｄ
ＥＧ状況信号（以前のＬＴＥ信号の処理の結果として識
別回路４００の前記専用ＤＥＧレジスタ内部で得られる
もの）と結合され、ＤＥＧＯＵＴ信号を生成する（ＤＥ
ＧＯＵＴ＝ＤＥＧ ＡＮＤ Ｆ）。その結果、縮退した
ニューロン回路が発動すると、縮退結果ＤＥＧＯＵＴ信
号がアクティブに設定される（ＤＥＧＯＵＴ＝１）。信
号ＦとＤＥＧＯＵＴは、実際には、ニューラル・ネット
ワーク１１（Ａ）への入力ベクトルの提示に対する個々
のニューロン回路１１のローカル応答である。さらに、
信号Ｆは、後で詳述するようにゲート信号の役割も果た
す。特に、この信号は、発動していないコミット済みニ
ューロン回路がＯＲ回路１２と前述のオンチップ共通通
信バスＣＯＭ*−ＢＵＳとを介して発動した他のニュー
ロン回路と通信できないようにするものである。最後
に、識別回路４００はＵＮＣ／ＦＩＲＥ．ＯＫ信号を生
成するが、その重要性については後述する。ＵＮＣ／Ｆ
ＩＲＥ．ＯＫ信号の値は、対象となるニューロン回路１
１を含む、発動したすべてのコミット済みニューロン回
路の（ＯＲ−ＢＵＳによる）応答を考慮に入れているの
で、この信号は異なる性質のものになる。ローカル（ま
たはニューロン）結果信号Ｆ、ＤＥＧＯＵＴ、およびＵ
ＮＣ／ＦＩＲＥ．ＯＫがまとまって、３ビットのＮＲ−
ＢＵＳ上で得られる複合ＮＲ信号（ＮＲとはNeuron Res
ult（ニューロン結果）を意味する）を形成する。
【００７０】図１０のニューロン回路アーキテクチャの
もう１つの重要な特徴は、各ニューロン回路１１に設け
られ、図１３に概略が示されているブロック５００の革
新的な設計にある。
【００７１】図１３から明らかなように、ブロック５０
０は概略的には、３ウェイ・マルチプレクサ５０１と、
革新的な探索／分類回路５０２と、論理回路５０３とで
構成されたＤｍｉｎ決定回路で構成されている。マルチ
プレクサ５０１には、入力バスとしてＪ−ＢＵＳ、Ｎｏ
／Ｃｘｔ−ＢＵＳ、およびＣａｔ−ＢＵＳが印加され
る。マルチプレクサ５０１の出力は探索／分類回路５０
２の第１の入力に接続され、他の入力はＯＲ−ＢＵＳを
受け入れる。回路５００は１４ビットのＮＯＵＴ−ＢＵ
Ｓ上にＮＯＵＴ（ＮＯＵＴとはNeuron OUTput（ニュー
ロン出力）を意味する）というローカル出力信号を生成
する。論理回路５０３は、３つの入力信号Ｆ、ＲＳ、お
よびＣＯを受け取り、探索／分類回路５０２の動作に有
用な選択信号
【数２】 以降、ＳＥＬＥＣＴバーと記載する。を生成する。制御
信号ＲＳおよびＣＯの特徴と役割については後述する。
ローカル距離Ｄ信号（Ｊ−ＢＵＳによる）とローカル・
カテゴリＣ信号（Ｃａｔ−ＢＵＳによる）は、標準通り
マルチプレクサ５０１に印加される制御信号に応じて、
探索／分類回路５０２の入力に直接印加することができ
る。探索／分類回路５０２は、特に上記の信号がＮＯＵ
Ｔ−ＢＵＳ上で得られるように、バイパスするか、また
はパススルーすることができる。ＺＩＳＣチップ１０の
本発明の実施態様では、ＯＲ−ＢＵＳの１４ビットがゼ
ロになるときに探索／分類回路５０２がバイパスされ
る。ニューロン回路１１の探索／分類回路５０２は、前
記ニューロン間通信システムを介してＺＩＳＣチップ１
０に組み込まれている他のニューロン回路の対応する探
索／分類回路と密接に協力して仮想集合回路（後で詳述
する）を形成するように設計されている。前記集合回路
の重要な役割は、ニューロン回路１１−１〜１１−Ｎの
うち、コミットされ発動したものについて、計算した距
離のうちの最小距離Ｄｍｉｎを決定し、残りの距離を増
加順に分類することである。
【００７２】ブロック６００は、本発明のニューロン回
路１１のもう１つの革新的な特徴である。本質的にブロ
ック６００は、前述の通り、図８のＺＩＳＣチップ１０
のすべてのニューロン回路が連鎖状構造を形成するよう
に、２つの隣接ニューロン回路の同様のデイジー・チェ
ーン回路との直列接続を可能にするデイジー・チェーン
回路で構成されている。そのため、専用入力端子ＤＣＩ
および専用出力端子ＤＣＯが設けられている。デイジー
・チェーン回路６００は、ニューロン回路１１が空き状
態のときに第１の２進値（たとえば、０）を格納し、ニ
ューロン回路１１が使用中のときに第２の２進値（たと
えば、１）を格納する１ビットのレジスタ（ＤＡＩＳＹ
ＲＥＧ）周辺に構成されている。前記１ビット・レジ
スタの内容は初期設定時はゼロである。デイジー・チェ
ーン回路６００の特定の構造の結果、学習可能になって
いる空き状態ニューロン回路が容易に識別される。とい
うのは、その空き状態ニューロン回路は、ＤＣＩ端子と
ＤＣＯ端子にそれぞれ印加されるＤＣＩ信号とＤＣＯ信
号が互いに補数関係になっている（たとえば、信号ＤＣ
Ｉ＝１で信号ＤＣＯ＝０）ニューロン回路１１−１〜１
１−Ｎの連鎖において最初のニューロン回路になるから
である。前記学習可能ニューロン回路の学習フェーズで
は、ＳＴ（ＳＴとはSTorage enable（格納可能）を意味
する）という信号が活動化され、拘束プロセスの終わり
にデイジー・チェーン回路６００の前記１ビット・レジ
スタに「１」をロードする。次に、デイジー・チェーン
回路６００はそのＤＣＯ端子に１ビットの信号ＤＣＯ＝
１を生成し、次にこの信号は次のニューロン回路のデイ
ジー・チェーン回路の入力端子ＤＣＩに入力信号として
印加される。したがって、後者は、新たな学習可能ニュ
ーロン回路になる。
【００７３】信号ＳＴが活動化されると、ただちにニュ
ーロン回路１１の拘束プロセスが開始される。ニューラ
ル・ネットワーク１１（Ａ）のすべてのニューロン回路
１１−１〜１１−Ｎが明確に使用中になると、それぞれ
の１ビットＤＡＩＳＹレジスタに１が充填され、その結
果、ＤＣＯ−Ｎ信号が１になる。したがって、このＤＣ
Ｏ−Ｎ信号はＦＵＬＬ信号として使用することができ
る。これがアクティブに設定された場合は、ＺＩＳＣチ
ップ１０に空き状態ニューロン回路１１がなくなったこ
とを意味する。最後に、デイジー・チェーン回路６００
は、ニューロン回路１１の動作にとって重要な制御信号
ＣＯとＲＳも生成する。
【００７４】実際には、図１０の残りのブロックの大部
分と同様、識別回路４００とＤｍｉｎ決定回路５００は
各種の制御信号によって制御される。制御信号の中に
は、場合に応じてＮＲ−ＢＵＳまたはＮＯＵＴ−ＢＵＳ
上に信号が出されるのを妨げるものがある。その目的
は、コミット済みですでに発動したニューロン回路につ
いてのみＮＲ信号とＮＯＵＴ信号が出力されるようにす
ることである。そのため、ＣＯという制御信号は、ＤＣ
Ｏ信号とＮＳ信号とのＡＮＤを取ることによって生成さ
れる。したがって、信号ＣＯの役割は、その論理値に応
じてニューロン回路をコミットするかどうかを指定する
ことである。このＣＯ信号は、識別回路４００とＤｍｉ
ｎ決定回路５００に印加され、コミット済みニューロン
回路についてのみアクティブに設定される（ＣＯ＝
１）。デイジー・チェーン回路６００によって生成され
た信号ＣＯと、識別回路４００によって生成された信号
Ｆは、制御信号としてＤｍｉｎ決定回路５００に印加さ
れる。その結果、このようにＦ信号とＣＯ信号とを結合
することによって、すでに発動したコミット済みニュー
ロン回路だけが、ローカル複合結果信号ＮＲおよびロー
カル出力信号ＮＯＵＴをそれぞれのＮＲ−ＢＵＳおよび
ＮＯＵＴ−ＢＵＳ上に生成できるようになる。排他ＯＲ
機能によりＤＣＩ信号およびＤＣＯ信号から得られたＲ
Ｓ（ＲＳとはReady toStore（格納可能）を意味する）
というもう１つの制御信号もデイジー・チェーン回路６
００で構築される。実際には、ニューロン・ネットワー
ク１１（Ａ）では、学習可能になっている第１の空き状
態ニューロン回路が信号ＤＣＩ＝
【数３】 以降、ＤＣＯバーと記載する。という論理関係を満たす
唯一の回路になる。したがって、ＲＳ信号の役割は、Ｒ
／Ｗメモリ回路２５０でのＷＲＩＴＥ動作を許可または
禁止することである。各認識フェーズ中に入力ベクトル
の各種成分は、学習可能ニューロン回路のＲ／Ｗメモリ
回路２５０に格納されるだけである。ニューラル・ネッ
トワーク１１（Ａ）が学習可能ニューロン回路に新しい
プロトタイプ・ベクトルとしてその入力ベクトルを格納
することを決めた場合、使用中のニューロン回路のＲＳ
信号が適切な論理レベルに切り替わり、それに対する以
降の書込みを防止する。このＲＳ信号は、後述するよう
にＺＩＳＣチップ１０の特定の動作モード（保管モー
ド）中にＤｍｉｎ決定回路５００にも印加される。
【００７５】要約すると、図１０に記載したアーキテク
チャの結果、認識フェーズ中にすでに発動したコミット
済みニューロン回路１１は、入力ベクトルの提示に対す
るローカル応答をローカルに生成する。このローカル
（またはニューロン）応答は本質的には２種類のデータ
または信号で構成される。１つは、識別回路４００によ
って生成され、３ビットのＮＲ−ＢＵＳ上に出力される
ローカル結果信号Ｆ、ＤＥＧＯＵＴ、およびＵＮＣ／Ｆ
ＩＲＥ．ＯＫであり、もう１つは、Ｄｍｉｎ決定回路５
００によって１４ビットのＮＯＵＴ−ＢＵＳ上に生成さ
れるローカル出力信号（ＮＯＵＴ）である。Ｄｍｉｎ決
定回路５００の探索／分類回路５０２がパススルーされ
る場合は、ＮＯＵＴ信号は、距離評価回路２００によっ
て計算されたローカル距離Ｄまたはレジスタ４５０に保
持されているローカル・カテゴリＣのいずれかになる。
これに対して、探索／分類回路５０２がパススルーされ
ない場合は、最小距離決定プロセスの終わりに、これを
保持するニューロン回路のＮＯＵＴ−ＢＵＳ上に最小距
離Ｄｍｉｎが現れ、他のすべてのニューロン回路が除外
される。すなわち、これらのニューロン回路のＮＯＵＴ
信号は中立値を有することになる。図８のＺＩＳＣチッ
プ１０の本発明の実施態様ではＯＲ回路１２が使用され
ているので、すべてのビットがゼロになるＮＯＵＴ信号
によって中立値が示される。ただし、複数のニューロン
回路が同一の最小距離Ｄｍｉｎ値を保持する可能性があ
ることに留意されたい。
【００７６】ここで図８に戻って説明すると、ニューラ
ル・ネットワーク１１（Ａ）のすべてのニューロン回路
１１−１〜１１−Ｎによって出力される複合ローカル結
果信号ＮＲおよびローカル出力信号ＮＯＵＴは、それぞ
れのＮＲ−１−ＢＵＳ〜ＮＲ−Ｎ−ＢＵＳおよびＮＯＵ
Ｔ−１−ＢＵＳ〜ＮＯＵＴ−Ｎ―ＢＵＳを介してＯＲ回
路１２に印加される。事実、ＯＲ回路１２で行われる後
続処理にとっては、コミット済みですでに発動したニュ
ーロン回路のローカル結果信号とローカル出力信号だけ
が重要になる（他の信号は前述のように中立になる）。
【００７７】基本的にＯＲ回路１２は、開示されたＺＩ
ＳＣチップ１０の実施態様の４つの専用ＯＲ補助回路で
構成される。まず第一に、３つの専用ＯＲ補助回路がそ
れぞれのニューロン結果信号同士のＯＲ機能を実行し
て、Ｒ*−ＢＵＳという３ビットのバス上に３つの対応
するグローバル結果信号、すなわち、Ｆ*、ＤＥＧＯＵ
Ｔ*、およびＵＮＣ／ＦＩＲＥ．ＯＫ*を生成する。ニュ
ーロン・ネットワーク１１（Ａ）のニューロン回路１１
−ｉ（ｉ＝１〜Ｎ）のローカル結果「発動」信号をＦｉ
と命名し、すべてのＦｉ信号のＯＲを取ると、Ｆ*＝Ｆ
１ ＯＲ・・・ＯＲ ＦＮのようなグローバル結果「発
動」信号Ｆ*が生成される。ローカル結果「発動」信号
Ｆｉは、ニューロン回路１１−ｉが発動したときに１に
なり、反対の場合は０になる。ＮＩＤ*というもう１つ
の関連グローバル結果信号は、前記Ｆ*信号から直接得
られる。これは、ＮＩＤ*＝
【数４】 以降、Ｆ*バーと記載する。という論理関係に応じて定
義される。信号Ｆ*は、入力ベクトルＡの提示に対する
ニューラル・ネットワーク１１（Ａ）の第１のグローバ
ル応答である。したがって、ニューラル・ネットワーク
１１（Ａ）が入力ベクトルを認識したとき、すなわち、
少なくとも１つのニューロン回路１１が発動したとき
に、信号Ｆ*がアクティブに設定される（Ｆ*＝１）。残
りのグローバル信号ＤＥＧＯＵＴ*（ＤＥＧＯＵＴ*＝Ｄ
ＥＧＯＵＴ１ ＯＲ・・・ＯＲ ＤＥＧＯＵＴＮ）およ
びＵＮＣ／ＦＩＲＥ．ＯＫ*（ＵＮＣ／ＦＩＲＥ．ＯＫ*
＝ＵＮＣ／ＦＩＲＥ．ＯＫ１ ＯＲ・・・ＯＲ ＵＮＣ
／ＦＩＲＥ．ＯＫＮ）の構築についても、同じ理論が適
用される。したがって、ニューラル・ネットワーク１１
（Ａ）の少なくとも１つの縮退コミット済みニューロン
回路が発動したときに、信号ＤＥＧＯＵＴ*がアクティ
ブに設定される（ＤＥＧＯＵＴ*＝１）。縮退していな
いか、または発動していないニューロン回路の場合、そ
の信号ＤＥＧＯＵＴは非活動状態に設定される（ＤＥＧ
ＯＵＴ＝０）ので、対応するグローバル結果「縮退」信
号ＤＥＧＯＵＴ*に一切影響しない。グローバル信号Ｕ
ＮＣ／ＦＩＲＥ．ＯＫ*の性質については後述する。
【００７８】同様に、第４の専用ＯＲ補助回路は、ニュ
ーロン回路１１−１〜１１−Ｎによって各ビットｊ（ｊ
＝１〜ｐ＝１４）ごとに生成されるすべてのローカル出
力ＮＯＵＴ信号同士のＯＲ機能を実行する。ニューロン
回路１１−ｉのＮＯＵＴデータは、ＮＯＵＴ−ｉ＝ＮＯ
ＵＴ１−ｉ・・・ＮＯＵＴｊ−ｉ・・・ＮＯＵＴｐ−ｉ
と書くことができる２進ワードＮＯＵＴ−ｉになる。前
記第４のＯＲ補助回路によって出力される信号は、ｐ＝
１４ビットで構成され、ＯＵＴ*−ＢＵＳ上で得られる
ＯＵＴ*信号と呼ぶ。したがって、信号ＯＵＴ*ｊのｊ番
目のビットは、ＯＵＴ*ｊ＝ＮＯＵＴｊ−１ ＯＲ・・
・ＯＲ ＮＯＵＴｊ−Ｎのようになる。３ビットのＲ*
−ＢＵＳと１４ビットのＯＵＴ*−ＢＵＳとを統合し
て、１７ビットのＣＯＭ*−ＢＵＳと呼ばれるオンチッ
プ共通通信バスを形成する。ＯＵＴ*信号は、フィード
バック信号としてＯＲ−ＢＵＳというフィードバック・
バスを介して図８のすべてのニューロン回路１１−１〜
１１−Ｎに直接印加される。したがって、ＯＲ−ＢＵＳ
は、ＯＵＴ*信号を伝送するＣＯＭ*−ＢＵＳの一部から
直接得られる。このＯＵＴ*信号は、マイクロコントロ
ーラまたはユーザが処理する必要はない。ただし、ここ
に開示されている図８のＺＩＳＣチップ１０の実施態様
では、ＯＲ信号がＯＵＴ*信号にそのまま対応すること
に留意することが重要である。したがって、その構造が
ニューラル・チップの技術分野では新規であると思われ
るＯＲ−ＢＵＳは、図８のＺＩＳＣチップ１０の革新的
なニューロン間通信システムの重要要素である。前記ニ
ューロン間通信システムは、ＺＩＳＣチップ１０のすべ
てのニューロン回路１１−１〜１１−Ｎに対して非常に
効率の良い相互接続方式を提供し、それにより、ニュー
ロン回路同士の間でマイクロコントローラまたはユーザ
から完全に独立した完全なデータ交換が可能になる。
【００７９】前記第４のＯＲ補助回路の主な役割は、認
識フェーズ中に発動した各コミット済みニューロン回路
のカテゴリ・レジスタ４５０に保持されているすべての
ローカル・カテゴリ間でＯＲ機能を実行することであ
る。前述のように、カテゴリと距離データは探索／分類
回路５０２をパススルーすることが可能なので、これら
のデータはローカル出力信号としてそれぞれのニューロ
ン回路のＮＯＵＴ−ＢＵＳ上に直接印加される。ＯＲ回
路１２内のこれらのニューロン回路の各カテゴリ・レジ
スタ４５０に格納されているすべてのローカル・カテゴ
リ値のＯＲを取ると、Ｃ*＝Ｃ１ ＯＲ・・・ＯＲ Ｃ
Ｎのようなグローバル・カテゴリ信号Ｃ*が得られる。
このグローバル・カテゴリ信号Ｃ*は、特に、ＯＲ−Ｂ
ＵＳを介して前記ニューロン回路のそれぞれの識別回路
４００に印加される。コミットされていないニューロン
回路の場合は、ＯＲ回路１２の前記第４のＯＲ補助回路
によって実行されるＯＲ機能に介入しないように、その
ローカル・カテゴリ信号Ｃが非活動状態、たとえば、ゼ
ロになる。識別回路４００では、グローバル・カテゴリ
Ｃ*とニューロン回路１１のカテゴリ・レジスタ４５０
に格納されているローカル・カテゴリＣとのＸＯＲ機能
が実行される。両方の値に不一致がある場合は、ニュー
ラル・ネットワーク１１（Ａ）のうち、異なるカテゴリ
を有する少なくとも２つのコミット済みニューロン回路
が発動したことを意味する。この場合、少なくとも１つ
の所定のニューロン回路のローカル結果信号ＵＮＣ／Ｆ
ＩＲＥ．ＯＫが識別回路４００でアクティブに設定され
る（ＵＮＣ／ＦＩＲＥ．ＯＫ＝１）。これに対して、両
方の値に一致がある場合は、１つのカテゴリだけが関連
することを意味する。この場合は、発動したかどうかに
かかわらず、すべてのコミット済みニューロン回路のロ
ーカル結果信号ＵＮＣ／ＦＩＲＥ．ＯＫが非活動状態に
設定される（ＵＮＣ／ＦＩＲＥ．ＯＫ＝０）。前記第４
の専用ＯＲ補助回路ですべてのローカル結果信号ＵＮＣ
／ＦＩＲＥ．ＯＫ信号のＯＲが取られ、グローバル結果
ＵＮＣ／ＦＩＲＥ．ＯＫ*信号が生成される。少なくと
も１つのＵＮＣ／ＦＩＲＥ．ＯＫ信号が「１」に設定さ
れると、これにより、グローバル結果信号ＵＮＣ／ＦＩ
ＲＥ．ＯＫ*が強制的に「１」に設定される。したがっ
て、ＺＩＳＣチップ１０のニューロン回路のうち、それ
に関連する異なるカテゴリを有する少なくとも２つのニ
ューロン回路によって入力ベクトルが認識されたとき
に、信号ＵＮＣ／ＦＩＲＥ．ＯＫ*がアクティブに設定
される（ＵＮＣ／ＦＩＲＥ．ＯＫ*＝１）。すなわち、
入力ベクトルはニューラル・ネットワーク１１（Ａ）に
よって認識されているが、そのカテゴリを確実に決定す
ることはできない。
【００８０】ニューラル・ネットワーク１１（Ａ）によ
って入力ベクトルが識別されるかどうかに関する重要な
情報は、ＩＤ*＝Ｆ* ＡＮＤ
【数５】 以降、ＵＮＣ／ＦＩＲＥ．ＯＫ*バーと記載する。とい
う論理関係に応じて信号Ｆ*とＵＮＣ／ＦＩＲＥ．ＯＫ*
から再構築されるグローバル結果信号ＩＤ*によって示
される。したがって、入力ベクトルが少なくとも１つの
ニューロン回路によって認識され（Ｆ*＝１）、ニュー
ラル・ネットワーク１１（Ａ）によってあいまいさを伴
わずに認識された（ＵＮＣ／ＦＩＲＥ．ＯＫ*＝０）と
きに、ＩＤ*信号がアクティブに設定される。このた
め、ＵＮＣ／ＦＩＲＥ．ＯＫ信号については、以下、ロ
ーカル結果あいまい信号と呼ぶ。
【００８１】さらに、この第４の専用ＯＲ補助回路は、
計算されたすべての距離Ｄ１〜ＤＮのうちの最小距離Ｄ
ｍｉｎ（または、場合に応じて最小カテゴリＣｍｉｎ）
の探索時に重要な役割を果たす。実際には、ニューロン
回路１１の探索／分類回路５０２（図１３を参照）は、
前記第４の専用ＯＲ補助回路、ＯＵＴ*−ＢＵＳ、およ
びＯＲ−ＢＵＳを介して他の対応する探索／分類回路と
密接に協力して最小距離Ｄｍｉｎを決定できるように設
計されている。最小距離の値は、いわゆるＤｍｉｎ決定
プロセスの終わりにＯＵＴ*信号としてＯＵＴ*−ＢＵＳ
上に現れる。事実、前述の仮想集合回路は、最小距離Ｄ
ｍｉｎを保持するニューロン回路の探索／分類回路だけ
がアクティブ状態を維持するまで、Ｄｍｉｎ決定プロセ
ス中は探索／分類回路が自己除外されるように構築され
る。最終的には、最小距離Ｄｍｉｎを保持するニューロ
ン回路だけがそのＮＯＵＴ−ＢＵＳを介してＯＲ回路１
２にその信号を出力できるようになる。この最小距離Ｄ
ｍｉｎの値（ＯＲ回路１２で修正されない）は、最終的
にＣＯＭ*−ＢＵＳのＯＵＴ*−ＢＵＳ部分を介してＯＲ
−ＢＵＳ上で得られる。前記Ｄｍｉｎ決定プロセスの
間、それぞれのＮＯＵＴ−ＢＵＳ上にニューロン回路に
よって出力されるローカル出力信号ＮＯＵＴは重要では
ない。前記ニューロン回路１１−１〜１１−Ｎのそれぞ
れのローカル・カテゴリ・レジスタ４５０に格納されて
いるすべてのローカル・カテゴリＣ１〜ＣＮのうちの最
小カテゴリＣｍｉｎを決定する場合にも、同様の理論が
適用される。最小距離Ｄｍｉｎは、学習フェーズの拘束
プロセス中にこのニューロン回路のＡＩＦ値として、Ｏ
Ｒ−ＢＵＳを介して学習可能ニューロン回路のＡＩＦレ
ジスタ３５２にロードすることができる。
【００８２】前述のグローバル結果信号とグローバル出
力信号は、そこに格納するためにブロック１８に印加さ
れることが好ましい。そこで図１１を参照してブロック
１８の役割について詳述する。図１１を参照して説明す
ると、ブロック１８はＳＥＬ／ＣＴＬ−ＢＵＳおよびＩ
ＮＤＡＴＡ−ＢＵＳを介してブロック２２に接続され、
ブロック２２はマイクロコントローラまたはユーザを表
すためのものである（以下、マイクロコントローラ／ユ
ーザ２２という）。ＳＥＬ／ＣＴＬ−ＢＵＳは、選択バ
スＳＥＬ−ＢＵＳと制御バスＣＴＬ−ＢＵＳとで構成さ
れている。特に、ＳＥＬ−ＢＵＳは、ＺＩＳＣチップ１
０の各種レジスタを適切に選択するための信号を伝送す
る。また、ＣＴＬ−ＢＵＳは、マイクロコントローラ／
ユーザ２２からのＳＴＲＯＢＥ、ＣＨＩＰ ＳＥＬＥＣ
Ｔ、ＣＬＯＣＫなどの標準的な制御信号およびクロック
信号を伝達する。復号論理回路１８１の機能は、前記選
択信号を生成して適切なレジスタ内の特定のデータへの
アクセスを可能にすることである。ＳＥＬ／ＣＴＬ−Ｂ
ＵＳ上に現れるこのような選択信号および制御信号の値
に応じて、制御論理回路１８２は、プロトタイプ・ベク
トル成分を格納するＲ／Ｗメモリ回路２５０にアクセス
するために必要なアドレス信号など、ＺＩＳＣチップ１
０の適切な動作のために内部で必要とするすべての信号
を生成する。アドレス信号と制御信号は、ＩＡＤＤ／Ｃ
ＴＬ−ＢＵＳというバスを介して制御論理回路１８２か
ら出力される。状態計算機回路１８３は、ＺＩＳＣチッ
プ１０の動作の順序付け、特に、重要な学習フェーズと
認識フェーズ中の順序付けを制御する。状況／制御回路
１８４はマイクロコントローラ／ユーザ２２とのデータ
交換に関連があることが明らかになる可能性があるの
で、この回路を実現することが好ましい。状況／制御回
路は、本質的には、レジスタ１８４．１と２ウェイＡＮ
Ｄゲート１８４．２とで構成されるが、これらの構成要
素の役割については後で詳述する。実際には、レジスタ
１８４．１は、ニューラル・ネットワーク１１（Ａ）が
全体として生成したグローバル結果信号とグローバル出
力信号を格納し、さらに制御論理回路１８２で処理され
る制御信号も格納することができる。グローバル結果信
号Ｆ*（またはＮＩＤ*）、ＤＥＧＯＵＴ*、ＵＮＣ／Ｆ
ＩＲＥ．ＯＫ*、およびＩＤ*は、ＺＩＳＣチップ１０の
ブロック１８のレジスタ１８４．１にロードすることも
できる。特に、信号ＩＤ＊は、レジスタ１８４．１の特
定の位置に格納される前にＡＮＤゲート１８４．２のＦ
*信号およびＵＮＣ／ＦＩＲＥ．ＯＫ＊信号から再構築
される。この位置は、マイクロコントローラ／ユーザ２
２が容易にアクセスできるものでなければならない。と
いうのは、ＺＩＳＣチップ１０に組み込まれたニューラ
ル・ネットワーク１１（Ａ）によって入力ベクトルが最
終的に正しく識別されたかどうかに関する重要な情報が
入っているからである。特に、前記特定の位置は、ユー
ザに関する即時視覚情報用の接続ワイヤを介してＺＩＳ
Ｃチップ１０外部のＬＥＤに接続できるという利点があ
る。このようなグローバル結果信号およびグローバル出
力信号はＭ−ＢＵＳ上で伝送される。さらに、レジスタ
１８４．１は、ＩＮＤＡＴＡ−ＢＵＳを介してマイクロ
コントローラ／ユーザ２２と双方向通信するためのニュ
ーラル・ネットワーク１１（Ａ）の動作モードに関する
データである、セットアップ・パラメータも格納するこ
とができる。特にその内容は、ＷＲＩＴＥ動作またはＲ
ＥＡＤ動作時にマイクロコントローラ／ユーザ２２がア
クセスすることができる。ブロック１８のすべての回路
は、当業者には従来のものと思われる。しかし、図８の
ＺＩＳＣチップ１０には、レジスタを含むＺＩＳＣチッ
プ１０の各種資源と、ＰＣＩやＩＳＡのような最も一般
的に使用されている標準バスおよびそれぞれのプロトコ
ルとのインタフェースを取れるようになっている論理回
路１８２内のインタフェース回路が設けられていること
が好ましい。
【００８３】前述のように、図８を参照すると、Ｒ*−
ＢＵＳとＯＵＴ*−ＢＵＳとを統合することによってオ
ンチップ共通通信バスＣＯＭ*−ＢＵＳが形成される。
したがって、ＣＯＭ*−ＢＵＳは、入力ベクトルの提示
に対するＺＩＳＣチップ１０の応答全体を伝送する。Ｏ
Ｒ信号はＯＵＴ*信号と同一である。このため、図８の
ＺＩＳＣチップ１０には、ニューラル・ユニット１１
（＃）と、ＯＲ回路１２と、ＣＯＭ*−ＢＵＳと、ＯＲ
−ＢＵＳ（ＯＲ−ＢＵＳはＣＯＭ*−ＢＵＳから得られ
る一部と見なしてもよい）とで構成されるニューラル・
ネットワーク１１（Ａ）が組み込まれている。前述のア
ーキテクチャを使用すると、図８の単一ＺＩＳＣチップ
１０は外部出力バスを必要としないアプリケーションの
場合にスタンドアロン式に動作することができる。しか
し、本発明によれば、このようなアーキテクチャは、図
９のアーキテクチャの変形態様（これも参照番号１０で
示す）を参照して後述するように、マルチチップ環境で
動作するように図８のＺＩＳＣチップ１０にこのような
外部バスを設けるために容易に変更することができる。
同様に、図９のＺＩＳＣチップ１０に組み込まれている
ニューラル・ネットワークも参照番号１１（Ａ）で示
す。その目的は、アプリケーションが必要とする数のニ
ューラル・ネットワーク１１（Ａ）を結合することによ
り、所望のニューラル容量のニューラル・ネットワーク
を形成することである。これは、マルチチップ環境で動
作できるようになっている適切な数のＺＩＳＣチップ１
０を組み立てることによって達成される。
【００８４】そのため、複数のＺＩＳＣチップ１０を組
み立てる場合は、ニューロン間通信システムに含まれる
もう１つの共通通信バス上で、前記複数のＺＩＳＣチッ
プ１０によって生成されるグローバル複合結果信号Ｒ*
とグローバル出力信号ＯＵＴ*について夫々ＯＲが取ら
れる。この共通通信バスは必ずＺＩＳＣチップ１０外部
に置かれるので、以下、オフチップ共通通信バスと呼
ぶ。この追加のＯＲ機能は、前記オフチップ共通通信バ
ス上にある適切なドライバ回路によって実行されること
が好ましい。
【００８５】次に図９を参照して説明すると、Ｒ*−Ｂ
ＵＳとＯＵＴ*−ＢＵＳは、標準的なドライバ、レシー
バ、およびドライバ／レシーバ回路と、ＤＲ*というド
ライバ回路とで構成されるブロック１９に印加される。
このドライバ回路ＤＲ*は、具体的には、Ｒ*信号とＯＵ
Ｔ*信号を再生するだけでなく、図９のＣＯＭ**−ＢＵ
Ｓという前記オフチップ共通通信バス上でこのようなＯ
Ｒドット機能も提供するように設計されている。ブロッ
ク１９の前記ドライバ回路ＤＲ*から出力される対応す
るグローバル信号は、前記ＣＯＭ**−ＢＵＳを形成する
ために統合されるそれぞれのＲ**−ＢＵＳおよびＯＵＴ
**−ＢＵＳ上のＲ**およびＯＵＴ**になる。２つ目のア
ステリスクは、このようなドライバ回路ＤＲ*の出力に
あるＲ*信号とＯＵＴ*信号について追加のＯＲ機能が実
行されたことを明らかに示すものである。
【００８６】しかし、その対応するドライバ回路ＤＲ*
に直接接続する代わりに、任意でＯＵＴ*−ＢＵＳをブ
ロック２０の入力に接続することができる。基本的にブ
ロック２０は、各ニューロン回路１１に配置された探索
／分類回路５０２と同じ構造を有するので、以下、ＺＩ
ＳＣチップ１０の主Ｄｍｉｎ決定回路と呼ぶ。同様に、
主Ｄｍｉｎ決定回路２０には、ＯＲ*−ＢＵＳというフ
ィードバック・バスへの接続部が設けられている。主Ｄ
ｍｉｎ決定回路２０を使用する場合、この回路には、Ｏ
Ｒ*−ＢＵＳ上のフィードバック信号としてＯＵＴ**信
号によるフィードバックが行われる。ＺＩＳＣチップ１
０が１つだけまたはそのごくわずかな部分が使用される
場合は、明らかにＤｍｉｎ主決定回路２０は無関係であ
るが、数多くのＺＩＳＣチップ１０を結合する必要があ
る場合は、この回路が有用であることが明らかになるは
ずである。実際には、この回路により、このような結合
によるニューラル・ネットワークの全体的な処理速度が
向上する。ＣＯＭ**−ＢＵＳは、以下ＧＤＡＴＡ−ＢＵ
Ｓと呼ばれる汎用出力データ・バスの重要な構成要素で
ある。図９に示す実施態様では、ＧＤＡＴＡ−ＢＵＳ
は、Ｒ**信号およびＯＵＴ**信号以外の信号を含む場合
もある。また、ＣＯＭ**−ＢＵＳは、マイクロコントロ
ーラ／ユーザ２２に直接接続するか、またはデータをラ
ッチするためにレジスタ１８４．１を介して接続するこ
ともできる。ＣＯＭ**−ＢＵＳについてブロック１９の
ドライバ回路ＤＲ*で実行されるＯＲ機能により、複数
のＺＩＳＣチップ１０をそこに接続することができる。
その結果、そのすべてに共通するこのＣＯＭ**−ＢＵＳ
を介して対応する複数のニューラル・ネットワーク１１
（Ａ）を結合することにより、より大きいサイズのニュ
ーラル・ネットワークを形成することができる。したが
って、ＯＲドットによりＣＯＭ**−ＢＵＳ上で行われる
追加のＯＲ機能は、図９に示すＺＩＳＣチップ１０の実
施態様の重要要素になる。すなわち、ただちにマルチチ
ップ環境で動作する。スタンドアロンとマルチチップ環
境の両方のオプションを提供するため、ＺＩＳＣチップ
１０には、マイクロコントローラ／ユーザ２２がＣＯＭ
*−ＢＵＳ（単一ＺＩＳＣを使用する場合）またはＣＯ
Ｍ**−ＢＵＳ（マルチチップ環境の場合）のいずれかを
選択して各ニューロン回路１１に接続されたＯＲ−ＢＵ
Ｓに信号供給できるようにするためのマルチプレクサ回
路２１が設けられていることが好ましい。図９は、ＧＤ
ＡＴＡ−ＢＵＳ（または少なくともそのＣＯＭ**−ＢＵ
Ｓ部分）がブロック１９のドライバ／レシーバ回路ＤＲ
／ＲＲおよびＰ−ＢＵＳを介してＺＩＳＣチップ１０内
に再注入される様子を示している。マルチプレクサ２１
の反対側では、Ｑ−ＢＵＳがＯＲ−ＢＵＳとＭ−ＢＵＳ
の両方に信号供給し、このＭ−ＢＵＳは前述の状況／制
御論理回路１８（図１１を参照）に印加される。マルチ
プレクサ２１をバイパスする図９に示すループは、一部
の信号は多重化する必要がなく、そのため、状況／制御
論理回路１８とＧＤＡＴＡ−ＢＵＳとの間で直接連絡が
行われることを示している。図９に示す実施態様は、い
かなるタイプのアプリケーションにも対応できるように
なっているので、本発明のＺＩＳＣチップの好ましいア
ーキテクチャを表すものである。マルチプレクサ２１
（この場合、正式にはＣＯＭ*−ＢＵＳは不要である）
の有無にかかわらず、ＺＩＳＣチップ１０と、図９に示
すようにそれに組み込まれたニューラル・ネットワーク
１１（Ａ）については、以下、それぞれ、基本ＺＩＳＣ
チップおよびベース・ニューラル・ネットワークと呼
ぶ。ニューラル容量はニューロン・ユニット１１（＃）
に組み込まれたニューロン回路の数によるので、いずれ
の実施態様でも同じであるが、ニューロン間通信システ
ムの構成だけが異なっている。これは、図８の実施態様
では１つのＯＲステージ（ＯＲ回路１２）、ＣＯＭ*−
ＢＵＳ、およびＯＲ−ＢＵＳに基づき、図９の実施態様
では２つのＯＲステージ（ＯＲ回路１２、ブロック１９
で行われるＯＲドット）、ＣＯＭ**−ＢＵＳ、およびＯ
Ｒ−ＢＵＳ（および任意でＯＲ*−ＢＵＳ）に基づくも
のである。後者の場合、ＯＲ−ＢＵＳによって伝送され
る信号はＯＵＴ**信号である。
【００８７】以下の説明では、上記の表記方法をそのま
ま使用する。ハイフンは所定のニューロン回路（たとえ
ば、１１−ｉ）を示す。一貫性を保つため、このような
ニューロン回路に関連する回路（たとえば、探索／分類
回路５０２−ｉ）および信号（たとえば、ＮＯＵＴ−
ｉ）には、同じ表記方法を使用する。ＯＲ回路１２にお
ける第１のＯＲ演算から得られるグローバル信号と関連
バスには、１つのアステリスクを付けて示す（たとえ
ば、図８のＯＵＴ*およびＯＵＴ*−ＢＵＳ）。これらの
信号がブロック１９のドライバ回路ＤＲ*の出力側で行
われる追加のＯＲ演算に供される場合は、そこから出力
されるグローバル結果信号とグローバル・バスには、２
つのアステリスクを付けて示す（たとえば、図９のＯＵ
Ｔ**およびＯＵＴ**−ＢＵＳ）。すべてのチップ関連回
路にはかっこを使用する。たとえば、図９のＺＩＳＣチ
ップ１０に組み込まれているベース・ニューラル・ネッ
トワークは、参照番号１１（Ａ）で示す。
【００８８】要約すると、ニューロン回路１１のレベル
では、以下の６つの入力バスがある。 ・入力ベクトル成分データを伝送する８ビットのＤＡＴ
Ａ−ＢＵＳ ・影響フィールドの最大値（ＭａｘＩＦ）と最小値（Ｍ
ｉｎＩＦ）を伝送する１４ビットのＭａｘＩＦ／Ｍｉｎ
ＩＦ−ＢＵＳ ・１ビットの入力ノルムと７ビットの入力コンテキスト
・データとを伝達する８ビットのＮＯ／ＣＸＴ−ＢＵＳ ・入力カテゴリＣＡＴデータを伝送する１４ビットのＣ
ＡＴ−ＢＵＳ ・図１０のニューロン回路１１のすべてのブロックの適
切な動作のために必要なアドレス信号と制御信号を伝送
するＩＡＤＤ／ＣＴＬ−ＢＵＳ ・距離またはカテゴリ・タイプのＯＵＴ*信号またはＯ
ＵＴ**信号のいずれかを伝送する１４ビットのＯＲ−Ｂ
ＵＳ
【００８９】同じくニューロン回路レベルでは、以下の
２つの出力バスがある。 ・信号Ｆ、ＤＥＧＯＵＴ、およびＵＮＣ／ＦＩＲＥ．Ｏ
Ｋで構成される複合ローカル（またはニューロン）結果
信号を伝送するＮＲ−ＢＵＳ。信号Ｆは、入力ベクトル
の提示に対するコミット済みニューロン回路の「発動」
応答、すなわち、入力ベクトルが認識されたかどうかを
表す。信号ＤＥＧＯＵＴは、「縮退」状況、すなわち、
発動したニューロン回路が縮退したかどうかを表す。信
号ＵＮＣ／ＦＩＲＥ．ＯＫは、ニューロン回路１１のロ
ーカル・カテゴリＣとグローバル・カテゴリＣ*との比
較により得られる。この信号は、認識された入力ベクト
ルのカテゴリに関するあいまいさを除去するためのもの
である。 ・ローカル（またはニューロン）出力信号ＮＯＵＴを伝
送するＮＯＵＴ−ＢＵＳ。いずれのモードでも、Ｄｍｉ
ｎ決定プロセスが終了すると、最小距離Ｄｍｉｎを保持
するニューロン回路についてはＮＯＵＴ＝Ｄｍｉｎにな
る。残りのニューロン回路のＮＯＵＴ信号は重要ではな
いが、ＯＲ回路１２のレベルでは一切影響がない。Ｄｍ
ｉｎ決定回路５００がパススルーされる（より正確に
は、その入力に印加される信号を処理しない）場合、Ｎ
ＯＵＴ信号は、ニューロン回路１１のレジスタまたはメ
モリに保持される値を表す場合がある。通常、ＮＯＵＴ
−ＢＵＳは、ニューロン回路が計算した距離またはその
カテゴリ・レジスタ４５０に保持されているローカル・
カテゴリを伝送する。しかし、保管モードと復元モード
では、他のデータ（セットアップ・パラメータ、プロト
タイプ・ベクトル成分など）を伝送する。
【００９０】ＺＩＳＣチップ１０のレベルでは、チップ
とマイクロコントローラ／ユーザ２２とのインタフェー
スを取る入力バスに関する限り、いずれの実施態様でも
違いは一切見られない。このような入力バスとしては以
下のものがある。 ・入力ベクトル・データ、セットアップ・パラメータ、
入力ノルム／コンテキストおよびカテゴリ・データを伝
送し、マイクロコントローラ／ユーザ２２とＺＩＳＣチ
ップ１０との完全なデータ交換を可能にする、１６ビッ
トの双方向ＩＮＤＡＴＡ−ＢＵＳ ・同様に、ＺＩＳＣチップ１０に選択信号と制御信号を
伝送するＳＥＬ／ＣＴＬ−ＢＵＳ
【００９１】ＺＩＳＣチップ１０のレベルでは、出力バ
スに関する違いが見られる。図８の実施態様では、ＯＲ
回路１２でそれぞれの信号を生成した後のＲ*−ＢＵＳ
とＯＵＴ*−ＢＵＳとの結合によるオンチップ共通通信
バスＣＯＭ*−ＢＵＳが出力バスになる。Ｒ*−ＢＵＳ
は、入力ベクトルＡの提示に対するニューラル・ネット
ワーク１１（Ａ）のグローバル応答を表すグローバル結
果信号Ｆ*、ＤＥＧＯＵＴ*、およびＵＮＣ／ＦＩＲＥ．
ＯＫ*を伝送する。ＯＵＴ*−ＢＵＳは、Ｄｍｉｎ（Ｃｍ
ｉｎ）決定プロセスの終わりにニューラル・ネットワー
ク１１（Ａ）のニューロン回路が計算した（保持してい
る）すべての距離（カテゴリ）のうちの最小距離Ｄｍｉ
ｎ（またはＣｍｉｎ）またはグローバル・カテゴリＣ*
のいずれかを本質的に表すグローバル出力信号ＯＵＴ*
を伝送する。
【００９２】図９の実施態様は、マルチチップ環境に対
応するものである。その結果、ブロック１９のドライ
バ、レシーバ、およびドライバ／レシーバ回路を超え
て、ＺＩＳＣチップ１０とそれに接続される他の基本Ｚ
ＩＳＣチップ１０を含む外界とのインタフェースを取る
ために、オフチップ共通通信バスＣＯＭ**−ＢＵＳが必
要になる。このＣＯＭ**−ＢＵＳはＲ**−ＢＵＳとＯＵ
Ｔ**−ＢＵＳとの結合によって得られる。Ｒ**−ＢＵＳ
は、グローバル結果信号Ｆ**、ＤＥＧＯＵＴ**、および
ＵＮＣ／ＦＩＲＥ．ＯＫ**を伝送する。ＯＵＴ**−ＢＵ
Ｓは、グローバル出力信号ＯＵＴ**を伝送する。また、
ＯＵＴ**−ＢＵＳは、各ニューロン回路１１のＯＲ−Ｂ
ＵＳに信号供給する（基本ＺＩＳＣチップ１０に主Ｄｍ
ｉｎ決定回路２０が設けられていないと想定した場
合）。他のワイヤが必要な場合は、１７ビットのＣＯＭ
**−ＢＵＳを含むＧＤＡＴＡ−ＢＵＳを実現することが
できるが、他のワイヤが不要な場合は、基本ＺＩＳＣチ
ップ１０の相互接続のためにはＣＯＭ**−ＢＵＳで十分
である。
【００９３】さらに、いずれのレベルでも、いずれかの
実施態様のすべてのニューロン回路間の接続には、直列
デイジー・チェーン接続、すなわち、デイジー・チェー
ンの入力信号と出力信号（ＤＣＩ、ＤＣＯ）を伝送する
２本のワイヤが必要である。
【００９４】基本ＺＩＳＣチップ・アーキテクチャの変
形態様 図９に示す基本ＺＩＳＣチップ１０のアーキテクチャに
ついては、アーキテクチャの変形態様がいくつか考えら
れる。まず第一に、ＯＲ回路１２で実行される各種ＯＲ
機能は、基本ＺＩＳＣチップ１０の各ニューロン回路１
１内に容易に分散し、組み込むことができる。この場
合、図１４のＺＩＳＣチップ１０'を参照して示すよう
に、共通通信バスは、バス要素ＣＯＭ**−１−ＢＵＳ〜
ＣＯＭ**−Ｎ−ＢＵＳで構成される直列構造を有する。
ＧＤＡＴＡ−ＢＵＳはこの場合も任意のままである。こ
の解決策は比較的単純であるが、図９の基本ＺＩＳＣチ
ップ１０の完全並列構造はもはや該当せず、この解決策
を使用した結果、学習フェーズおよび認識フェーズ中に
全体的な処理時間が大幅に減少する。複数のチップが連
鎖にカスケード化されている場合の第１のＺＩＳＣチッ
プ１０'のＣＯＭ**−１−ＢＵＳは、ＯＲ機能の場合に
中立になる論理レベルに接続される（前述のようにゼロ
になる）。
【００９５】代替態様として、図９の実施態様からもう
１つの貴重な変形態様を設計することができる。ＯＲ回
路１２は物理的に抑制してもよい。基本ＺＩＳＣチップ
１０の動作に必要なＯＲ回路１２で行われるＯＲ機能
は、各ニューロン回路ごとにＤＲ*タイプのドライバ回
路を介してＮＲ信号とＮＯＵＴ信号をＣＯＭ**−ＢＵＳ
上に直接ＯＲドットすることにより、直接達成すること
も可能である。しかも、各ニューロン回路１１にブロッ
ク１３〜１８によって行われるすべての機能をさらに分
散し、組み込むことが望ましい場合もある。この場合、
図１５に示すＺＩＳＣチップ１０"は、ニューラル回路
１１"（＃）を形成する複数のニューロン回路１１"−１
〜１１"−Ｎのみに限定されるはずである。このような
ニューロン回路１１"は、細分性１（前述の図９のＺＩ
ＳＣチップ１０および図１４のＺＩＳＣチップ１０'の
特定の実施態様では３６）を有すると思われるので、Ａ
ＳＩＣライブラリに組み込まれ、成長可能なニューラル
・ネットワーク・マクロに至る場合もある。図１５の実
施態様では、ドライバ／レシーバ回路ＤＲ*／ＲＲを介
して所定のニューロン回路１１"とＣＯＭ**−ＢＵＳを
相互接続するそれぞれのバスにＯＲ−ＢＵＳが組み込ま
れている。また、図１５の解決策では、ＺＩＳＣチップ
１０"の構造が完全に並列であるが、ＺＩＳＣチップ１
０"のニューロン回路と同数の３１（３＋１４＋１４）
本のワイヤがＣＯＭ**−ＢＵＳ上に必要になる。ＺＩＳ
Ｃチップ１０"の反対側では、ＺＩＳＣチップ１０"の小
型性と細分性をさらに示すために、２本の入力バスＳＥ
Ｌ／ＣＴＬ−ＢＵＳおよびＩＮＤＡＴＡ−ＢＵＳがＧ−
ＢＵＳという１本の共通入力バスに統合されている。中
間アーキテクチャを含む他の変形態様も設計可能であ
る。ただし、その融通性のためには図９に示すアーキテ
クチャが好ましい。
【００９６】ＺＩＳＣモジュール・アーキテクチャ ニューラル容量を拡張するため、ＩＮＤＡＴＡ−ＢＵＳ
およびＳＥＬ／ＣＴＬ−ＢＵＳを介してマイクロコント
ローラ／ユーザ２２に接続されている図９の基本ＺＩＳ
Ｃチップ１０を複数個カスケード化することにより、基
本ＺＩＳＣモジュールを構築することができる。次に図
１６を参照して説明すると、同図には、対応する基本ニ
ューラル・ネットワーク１１［Ａ］を組み込んだ基本Ｚ
ＩＳＣモジュール１０［Ａ］を形成するために「カスケ
ード化」された複数のカスケード式基本ＺＩＳＣチップ
１０（１）〜１０（Ｑ）が示されている。図１６は、Ｚ
ＩＳＣチップ１０がＩＮＤＡＴＡ−ＢＵＳ、ＳＥＬ／Ｃ
ＴＬ−ＢＵＳ、およびＣＯＭ**−ＢＵＳに完全に並列接
続されていることを明確に示している。さらに、同図
は、前記ＺＩＳＣチップ１０間でデイジー・チェーン信
号が直列接続されていることも示している。第１のＺＩ
ＳＣチップ１０（１）のＤＣＩ入力端子は、それに論理
１が印加されるように第１の電位ＶＨに接続されてい
る。チップ１０（１）のＤＣＯ出力端子は次のチップ１
０（２）の入力端子ＤＣＩに接続され、順次、チップ１
０（Ｑ）まで接続されている。所定のＺＩＳＣチップ１
０（ｑ）のニューロン回路のＤＡＩＳＹレジスタに１が
充填されるたびに、そこから出力される最終信号ＤＣＯ
（ｑ）はこのチップのＦＵＬＬ信号と解釈することがで
きる。信号ＤＣＯ（Ｑ）＝１の場合は、基本ニューラル
・ネットワーク１１［Ａ］に空き状態ニューロン回路が
ないことを意味する。文字Ｑは、当技術によりカスケー
ド化可能な基本ＺＩＳＣチップ１０の最大数を表す。し
たがって、基本ニューラル・ネットワーク１１［Ａ］
は、それぞれのＺＩＳＣチップ１０（１）〜１０（Ｑ）
に組み込まれたベース・ニューラル・ネットワーク１１
（１）〜１１（Ｑ）の合計によって形成される。図１６
から明らかなように、どのチップにも、ＩＮＤＡＴＡ−
ＢＵＳおよびＳＥＬ／ＣＴＬ−ＢＵＳとの双方向バス接
続部が用意されている。マイクロコントローラ／ユーザ
２２は、双方向ＩＮＤＡＴＡ−ＢＵＳを介してすべての
基本ＺＩＳＣチップ１０（１）〜１０（Ｑ）のレジスタ
１８４．１に書き込むことができるが、マイクロコント
ローラ／ユーザ２２が読み取ることができるのは１つの
ＺＩＳＣチップ、たとえば、１０（１）の内容だけであ
る（ただし、各ＺＩＳＣチップ１０（１）〜１０（Ｑ）
のレジスタ１８４．１にはグローバル応答が用意されて
いる）。そのため、１つ、たとえば、１０（１）を除く
すべてのＺＩＳＣチップ１０のＩＮＨという特定の端子
は、前記第１の電源電圧ＶＨへの接続によって「１」に
設定される。図１６から明らかなように、ＺＩＳＣチッ
プ１０（１）のＩＮＨ端子は第２の電位、この例では地
電位ＧＮＤに接続されている。実際には、このＩＮＨ端
子は、ＺＩＳＣチップ１０と双方向ＩＮＤＡＴＡ−ＢＵ
Ｓとのインタフェースを取るＤＲ／ＲＲ回路の制御端子
に接続されている。ＶＨ電圧が前記ＤＲ／ＲＲ回路に供
給されると、後者が励起されて高インピーダンス状態に
なり、その結果、ＩＮＤＡＴＡ−ＢＵＳを励起すること
ができなくなる。基本ニューラル・ネットワーク１１
［Ａ］の反対側には、すべてのＺＩＳＣチップ１０
（１）〜１０（Ｑ）に共通のＧＤＡＴＡ−ＢＵＳが示さ
れている。これは、それぞれのＲ**−ＢＵＳおよびＯＵ
Ｔ**−ＢＵＳがそこでのＯＲドットのためにそのＣＯＭ
**−ＢＵＳ部分に並列に接続されているからである。
【００９７】ＩＮＤＡＴＡ−ＢＵＳ、ＳＥＬ／ＣＴＬ−
ＢＵＳ、およびＧＤＡＴＡ−ＢＵＳがすべてのチップを
相互接続するので、複数のＺＩＳＣチップ１０を組み立
てることによって基本ＺＩＳＣモジュール１０［Ａ］を
構築することができる。基本モジュール１０［Ａ］内に
形成されたベース・ニューラル・ネットワーク１１
［Ａ］は、チップ１０（１）〜１０（Ｑ）のニューラル
容量の合計に等しいニューラル容量を有し、単一ＺＩＳ
Ｃチップ１０に集積化された場合とほぼ同様に機能す
る。このようなカスケード可能構造により、ＺＩＳＣチ
ップ１０で構築した基本ニューラル・ネットワーク１１
［Ａ］は、少なくとも理論的には、追加回路を使用せず
にアプリケーションが必要とする大きさまで拡張するこ
とができる。一方、各ニューロン回路１１内のＮＯ／Ｃ
ＸＴメイン・レジスタ１７およびローカルＮｏ／Ｃｘｔ
レジスタ１００のそれぞれのコンテキスト部分を比較す
ることにより、マイクロコントロール／ユーザ２２はど
のような基本ニューラル・ネットワーク１１［Ａ］でも
単一ネットワークまたはその個別サブセットのいずれか
として構成することができる。
【００９８】残念ながら、基本ＺＩＳＣチップ１０の本
発明の実施態様の場合、ＣＯＭ**−ＢＵＳ上でこのよう
にＯＲドットを行うことによる実用上の技術的制限のた
めに、実際には、前述の技術では最大Ｑ＝８など、限ら
れた数のチップしか直接カスケード化することができな
い。所定のアプリケーションに必要なチップの数がこの
数を超えている場合は、前述のグローバルＯＲ機能の第
３の追加ステージを実現するために、たとえば、カード
・レベルなどで、外部回路が必要になる場合もある。次
に図１７を参照して説明すると、同図には、参照番号１
０［Ａ］によって図１６に概略が示されているような２
つの基本モジュール１０［１］および１０［２］を組み
立てることによって複合モジュール１０｛Ａ｝を構築す
る方法が示されている。基本モジュール１０［Ａ］の第
１のチップ１０（１）のＤＣＩ端子とＩＮＨ端子を適切
な電位に接続することに関する前述の規則は、基本モジ
ュールの連鎖の第１のＺＩＳＣチップ１０にも適用され
る。基本ＺＩＳＣチップ１０の固有の特性により、前記
基本モジュール１０［１］および１０［２］のそれぞれ
のＣＯＭ**［１］−ＢＵＳおよびＣＯＭ**［２］−ＢＵ
ＳをＯＲ回路２３（１７個の２ウェイＯＲゲートで構成
される）に接続して、従来のドライバＤＲにより、そこ
に含まれるすべてのニューロン回路に信号供給するＣＯ
Ｍ***−ＢＵＳ上の前記複合モジュールに供給される信
号を生成するだけで十分である。この理論は、任意の数
の１０［Ａ］タイプの基本モジュールの結合体に容易に
拡張することができる。これは、基本ＺＩＳＣチップ１
０の完全カスケード性と並列性の結果である。また、た
とえば、数十万個の個別ニューロン回路を含む複合ニュ
ーラル・ネットワークを得るためには、（当技術の能力
に応じて）所望の数の入力を有するＯＲ回路２３を設計
するか、または所定の数のこのようなＯＲ回路を樹枝状
構造に結合するだけで十分である。このようなニューロ
ン回路はいずれも、単一基本ＺＩＳＣチップ１０に集積
化されている場合と同様に機能し、その数はユーザには
透過なものになる。
【００９９】以下の説明では、同一基準により上記の表
記方法を引き続き使用する。前述の通り、基本ＺＩＳＣ
モジュール１０［Ａ］を形成するアセンブリ内の各種Ｚ
ＩＳＣチップを区別するため、チップに関連する言及に
はかっこを使用している（たとえば、チップ（ｑ）は連
鎖内のｑ番目のチップを示す）。角かっこは基本モジュ
ールに関連する言及を示す。同様に、この基本モジュー
ル１０［Ａ］に関連するバスおよび回路には同じ名称を
使用する。たとえば、複合モジュール１０｛Ａ｝を形成
するために組み立てられた各種ＺＩＳＣ基本モジュール
を区別するため、参照番号１０［ｒ］はアセンブリ内の
ｒ番目の基本モジュールを示す。最後に、この複合モジ
ュールに関連するバスおよび回路には同じ名称を使用す
る。したがって、複合モジュール１０｛Ａ｝に組み込ま
れた複合ニューラル・ネットワークは、参照番号１１
｛Ａ｝で示される。
【０１００】上記の説明では、連続ＯＲ機能について言
及してきた。このようなＯＲ機能は、ハードウェア（た
とえば、ＯＲ回路１２）またはドット方式（たとえば、
ＣＯＭ**−ＢＵＳ上のハードワイヤードＯＲ機能）のい
ずれかで実行することができる。
【０１０１】これに対して、このようなＯＲ機能は、当
技術が必要とする場合は、ド・モルガンの法則によるＡ
ＮＤ機能によって達成することもできる。たとえば、グ
ローバル結果発動信号Ｆ*は、ニューロン回路１１−１
〜１１−Ｎのすべてのローカル結果発動信号の（専用Ｏ
Ｒ補助回路での）ＯＲ演算の結果、すなわち、Ｆ*＝Ｆ
１ ＯＲ・・・ＯＲ ＦＮとして定義されている。しか
し、ＯＲドットを実施するには低速デバイスであること
が分かっているＰＦＥＴが必要になるので、使用する技
術によっては、ＯＲドットの実施によって何らかの不便
が生じることが明らかになる場合もある。その目的は、
ニューラル・ネットワークの少なくとも１つのニューロ
ン回路が発動したかどうか、すなわち、少なくとも１つ
の信号Ｆｉが１になっているかどうかを判定することな
ので、少なくとも１つの
【数６】 以降、Ｆｉバーと記載する。 ＝０であれば同じ結果が得られることは明白である。こ
の場合、上記の関係はＦ*バー＝
【数７】 以降、Ｆ１バーと記載する。 ＡＮＤ・・・ＡＮＤ
【数８】 以降、ＦＮバーと記載する。と等価である。このため、
高速スイッチング・デバイスであると認められているＮ
ＦＥＴのみを必要とするＡＮＤドットの方がかなり普及
している。
【０１０２】基本ＺＩＳＣチップの動作の簡単な説明 次に、図８の基本ＺＩＳＣチップ１０に形成されたニュ
ーラル・ネットワーク１１（Ａ）の重要な動作モードに
ついて、図１８〜図２１に関連して簡単に説明する。こ
れらの図は、それぞれ、初期設定モード、認識モードと
事前装填モード、および学習モードの流れ図の概略を示
すものである。分かりやすくするため、図８〜図１７の
機能ブロックに言及する場合もある。
【０１０３】初期設定モード 図１８の流れ図２４から明らかなように、初期設定モー
ドは本質的にはクリア・ステップと呼ばれる１つのステ
ップ（ボックス２５）で構成されている。このクリア・
ステップ中に、（それに組み込まれたニューロン回路の
レジスタを含む）基本ＺＩＳＣチップ１０の所与のレジ
スタの内容には適当なデフォルト値がロードされる。Ｍ
ａｘＩＦレジスタ１４とＭｉｎＩＦレジスタ１５にはそ
れぞれのＭａｘＩＦ値とＭｉｎＩＦ値がロードされる。
ＮＯ／ＣＸＴメイン・レジスタ１７には、事前定義値
（たとえば、ゼロ）がロードされる。デイジー・チェー
ン回路６００のＤＡＩＳＹレジスターと各ニューロン回
路１１のカテゴリ・レジスタ４５０には、ゼロ値がロー
ドされる。
【０１０４】その他のレジスタおよびＲ／Ｗメモリ回路
２５０には所定の値をロードする必要がないので、それ
ぞれの内容は電源投入時には未定義になっている。しか
し、もう１つの更新ステップ（ボックス２６）も考えら
れる。この任意選択ステップでは、マイクロコントロー
ラ／ユーザ２２が任意で何らかの値、たとえば、セット
アップ・パラメータ（ＭａｘＩＦ、ＭｉｎＩＦ）、ＮＯ
／ＣＸＴメイン・レジスタ１７にロードされた入力コン
テキストとノルム・データ、およびグローバル応答関連
データに加え、特に動作モード関連データを保持してい
るレジスタ１８４．１の内容を変更することができる。
これらのステップは、ＳＥＬ／ＣＴＬ−ＢＵＳ上で伝送
される制御信号の監視下でＩＮＤＡＴＡ−ＢＵＳを介し
て達成される。
【０１０５】認識モードと事前装填モード 次に、前述の通り初期設定フェーズが完了した後の通常
の動作条件にあるニューラル・ネットワーク１１（Ａ）
について考察する。この場合、所与のニューロン回路は
すでに使用中（すなわち、学習済み）になっており、他
のニューロン回路がまだ空き状態になっていると想定す
る。マイクロコントローラ／ユーザ２２は、ＩＮＤＡＴ
Ａ−ＢＵＳを介してＺＩＳＣチップ１０のＡレジスタ１
３に入力ベクトルＡの各種成分を連続ロードする。その
ために、Ａレジスタ１３はＩＡＤＤ／ＣＴＬ−ＢＵＳを
介して選択される。次に、Ａレジスタ１３にロードされ
たデータがニューラル・ユニット１１（＃）の全ニュー
ロン回路（すなわち、すでに使用中のものならびにまだ
空き状態のもの）のそれぞれに伝送される。空き状態ニ
ューロン回路と使用中のニューロン回路との区別は、各
ニューロン回路１１ごとのデイジー・チェーン回路６０
０のそれぞれのＤＣＩ端子とＤＣＯ端子にある信号の論
理レベルの検討により行われる。図１９および図２０
は、認識フェーズ中にＺＩＳＣチップ１０で実行される
重要ステップを示す流れ図２７を表している。ここで図
１９を参照すると、使用中になっており（ボックス２
８）、しかもＮＳ信号によって選択された（ボックス２
９）ニューロン回路１１だけ、すなわち、コミット済み
ニューロン回路だけが認識フェーズに有意義に関与する
ことは明らかである。ニューロン回路は、学習するとた
だちに使用中になる。すなわち、もはや空き状態ではな
くなる。そのノルム／コンテキスト・レジスタ１００の
ローカル・コンテキスト部分（Ｃｘｔ）がＮＯ／ＣＸＴ
メイン・レジスタ１７に保持されている入力コンテキス
ト部分（ＣＸＴ）と一致すると、ニューロン回路が選択
される。しかし、前記入力コンテキスト部分がゼロの場
合は、ＺＩＳＣチップ１０のすべての使用中のニューロ
ン回路が認識フェーズに関与することになる。この場
合、「コミット済み」とは「使用中」と等価である。使
用中のニューロン回路の場合、プロトタイプ・ベクトル
の各種成分はすでにそのＲ／Ｗメモリ回路２５０に格納
され、制御信号ＲＳによってそこで「凍結」されてい
る。すなわち、ＷＲＩＴＥ動作は不可能になる。空き状
態のニューロン回路１１の場合は、ボックス２８で実行
されたテストに対するＮＯ応答によって決まるように、
このニューロン回路が第１の空き状態ニューロン回路か
どうか、すなわち、学習可能ニューロン回路かどうかを
判定するテストがボックス３０で実行される。ＹＥＳの
場合は、入力ベクトルの提示中に、入力ベクトルの各種
成分がその学習可能ニューロン回路のＲ／Ｗメモリ回路
２５０に格納される。その結果、前記学習可能ニューロ
ン回路は、ボックス３１が示すように「事前装填済み」
と見なされる。以下の説明では、コミット済みニューロ
ン回路１１、すなわち、ボックス２８および２９のテス
トの結果がＹＥＳの場合のみ扱うことにする。ただし、
ニューロン回路１１がボックス２９により選択されてい
ない場合は、消費電力が増加するが同様に機能する可能
性があることに留意されたい。しかし、そのローカル応
答は、グローバル結果データおよびグローバル出力デー
タの生成に一切影響しない。
【０１０６】マイクロコントローラ／ユーザ２２によっ
て最後の入力ベクトル成分が印加されると、距離評価回
路２００によって計算された入力ベクトルＡとプロトタ
イプ・ベクトルＢとの距離Ｄがボックス３２で使用可能
になる。この距離Ｄは、使用するローカル・ノルムＮｏ
に応じて様々な値になる可能性がある。この段階の説明
では、ボックス３３に示すようにマイクロコントローラ
／ユーザ２２が選択したサブモードに応じて、２通りの
場合を考察しなければならない。
【０１０７】ＲＢＦ状または通常のサブモード（ＮＭ）
では、ＬＴ信号を生成するための上記の規則により、距
離比較回路３００が、距離ＤとＡＩＦレジスタ３５２に
格納されたＡＩＦ値とを比較する。ボックス３４で実行
されるテストの目的は、Ｄが厳密にＡＩＦ未満であるか
どうかを判定することである。これに該当しない（すな
わち、Ｄ＞＝ＡＩＦ）場合には、ニューロン回路１１は
発動せず、信号Ｆはボックス３５で非活動状態、すなわ
ち、Ｆ＝０に設定される。この特定のニューロン回路に
ついては、これで認識プロセスが終了する。ＹＥＳ、す
なわち、Ｄ＜ＡＩＦの場合は、信号ＬＴがアクティブ
（ＬＴ＝１）に設定されるが、これは、入力ベクトルＡ
がニューロン回路１１に格納されているプロトタイプ・
ベクトルのＡＩＦ値の範囲に入ることを意味する。識別
回路４００に印加される信号ＬＴは、ボックス３６で信
号Ｆをアクティブ（Ｆ＝１）に設定する。ニューロン回
路１１はすでに発動しており、その結果、入力ベクトル
Ａを認識している。次に、ボックス３７で識別回路４０
０のＤＥＧレジスタの内容がテストされる。（識別回路
４００のＤＥＧレジスタに「１」が格納されているの
で）ニューロン回路１１が縮退したと判定された場合
は、ＤＥＧ信号がアクティブに設定され、次にボックス
３８でＤＥＧＯＵＴ信号がアクティブに設定される（Ｄ
ＥＧＯＵＴ＝Ｆ ＡＮＤ ＤＥＧ＝１）。共通ノード３
９でボックス３８の出力とテスト・ボックス３７のＮＯ
出力が統合される。図１９はニューロン回路（ＮＣ）レ
ベルの流れ図を示している。次に、ニューラル・ネット
ワーク１１（Ａ）レベルで生成されるグローバル結果デ
ータおよびグローバル出力データについて考察するた
め、ＺＩＳＣチップ１０のニューロン回路のうち、コミ
ットされ発動した、すなわち、ノード３９で定義された
ステージにあるニューロン回路すべてについて考察しな
ければならない。ニューロン回路レベルからニューラル
・ネットワーク・レベルへの移動は、ＮＣ／ＮＮと呼ば
れ、図１９では点線で示されている。
【０１０８】ニューロン回路１１が縮退したかどうかに
かかわらず、発動したベース・ニューラル・ネットワー
ク１１（Ａ）のコミット済みニューロン回路が同一カテ
ゴリまたは少なくとも２つの異なるカテゴリに属すかど
うかを判定する必要がある。そのため、前述のように、
ＯＲ回路１２の専用補助回路でこれらのニューロン回路
のすべてのローカル・カテゴリのＯＲが取られる。次に
図２０を参照すると、このステップは、ＯＵＴ*−ＢＵ
Ｓ上とさらにＯＲ−ＢＵＳ上でグローバル・カテゴリＣ
*を生成するためにボックス４０で実行される。グロー
バル結果信号Ｆ*およびＤＥＧＯＵＴ*も、それぞれの専
用ＯＲ補助回路で処理された後にＲ*−ＢＵＳ上で直接
得られるようになる。ボックス３６で少なくとも１つの
ニューロン回路が発動している場合は、グローバル結果
信号Ｆ*がアクティブに設定される（Ｆ*＝１）。信号Ｕ
ＮＣ／ＦＩＲＥ．ＯＫ*を決定するためには、さらに操
作が必要である。各ニューロン回路１１のグローバル・
カテゴリＣ*が識別回路４００のローカル・カテゴリＣ
と比較される（ただし、この比較はニューロン回路レベ
ルで行われることに留意されたい）。この比較結果はボ
ックス４１によって示される。ローカル・カテゴリＣが
グローバル・カテゴリＣ*と等しい場合は、入力ベクト
ルがニューラル・ネットワーク１１（Ａ）によって識別
されていることを意味する。実際には、各ニューロン回
路によって生成されたニューロン回路信号ＵＮＣ／ＦＩ
ＲＥ．ＯＫがアクティブに設定され（ＵＮＣ／ＦＩＲ
Ｅ．ＯＫ＝０）、その結果、グローバル結果信号ＵＮＣ
／ＦＩＲＥ．ＯＫ*がゼロになる。したがって、信号Ｉ
Ｄ*＝Ｆ* ＡＮＤ ＵＮＣ／ＦＩＲＥ．ＯＫ*バーはア
クティブに設定される。すなわち、ＩＤ*＝１になる
（ボックス４２）。入力ベクトルはＣ*と等しいカテゴ
リで識別されている。そこで、カテゴリＣ*は、ＣＯＭ*
−ＢＵＳ上で得られるようになり、レジスタ１８４．１
に格納することができる。このカテゴリは、必要であれ
ばマイクロコントローラ／ユーザ２２によって読み取る
ことができる（ボックス４３）。これに対して、Ｃ*が
少なくとも１つのニューロン回路のＣと異なる場合は、
その所定のニューロン回路の信号ＵＮＣ／ＦＩＲＥ．Ｏ
Ｋが「１」に設定され、そのため、グローバル結果信号
ＵＮＣ／ＦＩＲＥ．ＯＫ*＝１になる。その結果、信号
ＩＤ*＝０（ボックス４４）になり、入力ベクトルが識
別されていないことを意味する。ボックス４３および４
４の出力は、共通ノード４５で統合される。しかし、こ
のＮＭサブモードでは、マイクロコントローラ／ユーザ
２２が要求する場合は、距離またはカテゴリのいずれか
がＣＯＭ*−ＢＵＳ上で、好ましくは増加順に、得られ
るようになる可能性がある。この場合、Ｄｍｉｎまたは
Ｃｍｉｎの決定が必要になる。そのために、ニューロン
回路の探索／分類回路が最小距離Ｄｍｉｎ、すなわち、
発動したコミット済みニューロン回路によって計算され
た距離のうちの最小距離を生成するよう、すべて同時に
機能する（ボックス４６）。しかも、マイクロコントロ
ーラ／ユーザ２２は、最小距離Ｄｍｉｎを決定するだけ
でなく、残りの距離を増加順にＯＵＴ*−ＢＵＳ上に出
力するためにも、発動したコミット済みニューロン回路
を必要とする場合がある。これらのステップはボックス
４６によって示される。必要であれば、データのカテゴ
リ・タイプについても、同一理論が適用される。ただ
し、状態計算機１８３の要求があり、その監視下におい
て、複数のニューロン回路が発動している場合は、距離
およびカテゴリを連続方式またはインタリーブ方式のい
ずれかで出力することができる。１つのニューロン回路
のみ発動している場合は、その距離またはカテゴリ・デ
ータだけがＯＵＴ*−ＢＵＳ上に出力される。この距離
またはカテゴリ・データは、マイクロコントローラ／ユ
ーザ２２に直接送られるか、またはその後のマイクロコ
ントローラ／ユーザ２２によるＲＥＡＤ動作のためにＣ
ＯＭ*−ＢＵＳを介してレジスタ１８４．１でラッチさ
れる。
【０１０９】最も近い隣接サブモード（ＮＮＭ）では、
計算された距離ＤとＡＩＦ値との比較が一切行われな
い。この場合、マイクロコントローラ／ユーザ２２は、
前述のように最小距離Ｄｍｉｎ（またはＣｍｉｎ）を決
定し、さらに残りの距離（またはカテゴリ）を出力する
ために、いかなる制限（発動したかどうか）も設けずに
すべてのニューロン回路のすべての探索／分類回路を必
要とするだけである。図１９および図２０から明らかな
ように、ＮＮＭサブモードはボックス４６で実行される
ステップのみを含んでいる。
【０１１０】最後に、選択されたサブモードにかかわら
ず、認識モードは図２０の終了というボックスで終了す
る。ただし、図１９および図２０を参照して示した認識
フェーズが終了すると、ニューロン回路１１は学習フェ
ーズに移行できるので、代替ステップとして前述の終了
ボックスにボックス４７が追加されている。
【０１１１】学習モード 認識フェーズが終了すると、ユーザは学習モードを実行
することができる。学習は各種の場合に行われる。たと
えば、ユーザがグローバル応答に満足できない場合であ
り、たとえば、ニューラル・ネットワーク１１（Ａ）に
よって出力されたカテゴリが正しいと思われないか、ま
たは「ブランク」あるいは「未使用」のニューラル・ネ
ットワーク１１（Ａ）が初めて使用された場合などであ
る。後者の場合には、いずれのニューロン回路もまだ学
習していないので、図１９のボックス３５により明らか
になっているように、各ニューロン回路ごとに信号Ｆが
０になるようにニューロン回路を発動することができな
い。その結果、信号Ｆ*＝０になり、信号ＵＮＣ／ＦＩ
ＲＥ／ＯＫ*＝０になるので、ＩＤ*＝０になる。これ
は、ニューラル・ネットワーク１１（Ａ）レベルで入力
ベクトルＡが識別されていないことを意味する。本発明
の重要な特徴によれば、前回の認識フェーズ中に入力ベ
クトルＡの各種成分が第１の空き状態学習可能ニューロ
ン回路に格納されており、したがって、図１９のボック
ス３１を参照して前述したように、そのニューロン回路
は事前装填されている。
【０１１２】この場合も、所与のニューロン回路はすで
に使用中（すなわち、学習済み）であるが、他のニュー
ロン回路はまだ空き状態であると想定する。基本的に学
習モードは縮小プロセスまたは拘束プロセスあるいはそ
の両方で構成され、これらのプロセスは異なる状況を有
するニューロン回路を対象とする。縮小プロセスはすべ
てのコミット済みニューロン回路に関連するのに対し、
拘束プロセスは学習可能ニューロン回路にのみ関連す
る。簡略化のため、図１９および図２０を参照して説明
したように、学習フェーズは認識フェーズ後に行われる
ものと想定する。図１９および図２０のボックス４７と
一貫性を保つための図２１の流れ図４７は、これらの縮
小プロセスと拘束プロセスの重要ステップを示すための
ものである。学習フェーズは、状況／制御論理回路１８
の状態計算機１８３の監視下で行われる。状態計算機１
８３は、ニューラル・ネットワーク１１（Ａ）のすべて
のニューロン回路を並列に制御するために状態を順次出
力する。認識フェーズ中に発動し（図１９および図２０
の流れ図２７を参照）、入力カテゴリＣＡＴとは異なる
ローカル・カテゴリＣを有するコミット済みニューロン
回路の場合、その影響フィールド値の自動縮小に移行す
る。そのために、ＺＩＳＣチップ１０には、その発動範
囲から入力ベクトルを除去するために間違って発動した
その所定のニューロン回路のＡＩＦレジスタ３５２の内
容を自動的かつ同期的に縮小する自動機構が設けられて
いる。これに対して、ニューラル・ネットワーク１１
（Ａ）レベルで入力ベクトルが正しく認識されていない
場合に、空き状態ニューロン回路の中から選択される新
しいニューロン回路を使用中にすることは価値のある可
能性がある。これら２つの場合については、図２１を参
照して個別に詳述する。
【０１１３】ここで、すでに発動したコミット済みニュ
ーロン回路の場合を示す図２１の左側部分を参照して説
明すると、学習プロセスは開始というボックスで開始さ
れる。このようなニューロン回路１１は、まず、ニュー
ロン回路１１の入力カテゴリＣＡＴとローカル・カテゴ
リＣが等しいかどうかを判定するためにボックス４８で
テストされる。ＣＡＴとＣが異なる場合は、ニューロン
回路１１が間違って発動したことを意味する。コミット
済みニューロン回路のローカル・カテゴリはゼロになら
ないよう強制されるので、これはＣＡＴ＝０の場合も含
んでいる。この場合、その所定のニューロン回路の識別
回路４００によって出力されたＵＮＣ／ＦＩＲＥ．ＯＫ
信号はゼロになる。学習モードでのＵＮＣ／ＦＩＲＥ．
ＯＫ信号の意味は、縮小プロセスが必要であることを示
すことである。そのＡＩＦ値を減少させるために前記ニ
ューロン回路１１の縮小プロセスが必要になる。さら
に、評価回路２００の専用レジスタに格納された計算済
み距離ＤはＡＩＦレジスタ３５２にロードされる（ボッ
クス４９）。次に、ＬＴＥ信号を生成するために、この
距離Ｄが比較回路３００でＭｉｎＩＦと比較される。ボ
ックス５０によると、ＤがＭｉｎＩＦ以下であれば、ニ
ューロン回路１１は縮退していると宣言される。すなわ
ち、識別回路４００で生成された信号ＤＥＧがアクティ
ブに設定される（ＤＥＧ＝１）。実際には、ボックス５
１が示すようにＤＥＧレジスタ（ＤＥＧＲＥＧ）に
「１」がロードされる。このＤＥＧ信号は、ボックス５
２によりＭｉｎＩＦ値が前記ＡＩＦレジスタ３５２にロ
ードされるようにするための制御信号として機能し、そ
れにより、前のＤ値が上書きされる。ボックス５０のＮ
Ｏ出力とボックス５２の出力は共通ノード５３で統合さ
れる。ここでもう一度ボックス４８に戻って説明する
と、ＣＡＴ＝Ｃの場合は、該当のニューロン回路が正し
く発動し、そのため、そのＡＩＦが縮小を必要としない
ことを意味する。その所定のニューロン回路１１のＵＮ
Ｃ／ＦＩＲＥ．ＯＫ信号は、ボックス５４に示すように
アクティブに設定される（ＵＮＣ／ＦＩＲＥ．ＯＫ＝
１）。ボックス５４の出力は前記共通ノード５３に接続
される。最後に、ボックス５５で最小距離Ｄｍｉｎとグ
ローバル結果の値ＵＮＣ／ＦＩＲＥ．ＯＫ*が決定され
る。どちらの値も、学習可能ニューロン回路がある場合
にはその拘束プロセスで必要になるものである。これら
の値は、レジスタ１８４．１でラッチするなどのため
に、図１９および図２０を参照して前述したようにそれ
ぞれのバス上で得られるようになる。
【０１１４】次に、学習可能ニューロン回路１１の拘束
プロセスを示す図２１の右側部分について考察する。こ
の場合、開始というボックスで開始されたプロセスは、
図１９の終了というボックスにそのまま対応する。すな
わち、この段階ではまだニューロン回路レベルにある。
まず、入力カテゴリＣＡＴの値について、ＣＡＴがゼロ
かどうかがボックス５６でテストされる。ＣＡＴ＝０で
あれば、拘束プロセスは停止する（前述のように、コミ
ット済みニューロン回路の縮小プロセスへの移行のみ必
要になる）。一方、ＣＡＴがゼロ以外の場合は、ボック
ス５７によりこの学習可能ニューロン回路のＡＩＦレジ
スタ３５２に最小距離Ｄｍｉｎ（その値はすでにボック
ス５５で確立している）がロードされる。ただし、Ｄｍ
ｉｎがＭａｘＩＦより大きい場合は、代わりにＭａｘＩ
Ｆがロードされることに留意されたい。次に、Ｄｍｉｎ
がＭｉｎＩＦ以下であるかどうかを判定するためにボッ
クス５８で比較が行われる。ＹＥＳの場合は、識別回路
４００のＤＥＧレジスタに「１」がロードされ、ＡＩＦ
レジスタ３５２にＭｉｎＩＦ値がロードされる（ボック
ス５９）。ボックス５９の出力とボックス５８のＮＯ出
力は共通ノード６０で統合される。次に、ニューラル・
ネットワーク・レベルでボックス５５で判定されたグロ
ーバル結果信号ＵＮＣ／ＦＩＲＥ．ＯＫ*の値もテスト
される。このテストにより、入力ベクトルが正しいカテ
ゴリを有する少なくとも１つのニューロン回路によって
認識されたかどうかが検査される（ボックス６１）。信
号ＵＮＣ／ＦＩＲＥ．ＯＫ*＝１の場合は、入力ベクト
ルが正しいカテゴリを有する少なくとも１つのニューロ
ン回路によって正しく認識されたことを意味する。この
場合、新しいニューロン回路を拘束する必要がない可能
性があるので、通常、拘束プロセスのこの段階で学習フ
ェーズが停止する。これに対して、信号ＵＮＣ／ＦＩＲ
Ｅ．ＯＫ*が１ではない（ＵＮＣ／ＦＩＲＥ．ＯＫ*＝
０）場合は、拘束プロセスが続行される。入力カテゴリ
・データＣＡＴはＣＡＴ−ＢＵＳを介してカテゴリ・レ
ジスタ４５０にロードされ、入力ノルム／コンテキスト
・データは前記学習可能ニューロン回路のＮＯ／ＣＸＴ
−ＢＵＳを介してＮＯ／ＣＸＴメイン・レジスタ１７に
ロードされる（ボックス６２）。最後に、信号ＳＴは、
ボックス６３に示すように、学習可能ニューロン回路の
デイジー・チェーン回路６００のＤＣＩ入力端子に存在
する「１」という値をそのＤＡＩＳＹレジスタにシフト
するように活動化される。これで拘束プロセスは終了
し、学習可能ニューロン回路は学習済みの状態になる。
新たに使用中になったこのニューロン回路のデイジー・
チェーン入力信号と出力信号は１になる。間違って発動
したすべてのコミット済みニューロン回路のＡＩＦ値が
再調整されるか、または新たに使用中になったニューロ
ン回路のＡＩＦ値が確立され、そのローカル・カテゴリ
・レジスタおよびノルム／コンテキスト・レジスタに正
しい値がロードされるか、あるいはその両方が完了する
と、学習フェーズが終了する。代替態様として、ボック
ス６１で完了したテストをボックス５６および５７の間
で実行することもできる。
【０１１５】初期設定直後で、ニューラル・ネットワー
ク１１（Ａ）のいずれのニューロン回路も学習していな
いときは、すべてのニューロン回路が空き状態になって
いる。ニューラル・ネットワーク１１（Ａ）に印加され
た第１の入力ベクトルの認識中に、その各種成分がＩＮ
ＤＡＴＡ−ＢＵＳを介してＺＩＳＣチップ１０の各ニュ
ーロン回路のＲ／Ｗメモリ回路２５０に連続印加され
る。当然のことながら、距離評価回路２００で行われる
計算と、いずれかのニューロン回路の距離比較回路３０
０で行われる比較は、重要ではない。ニューラル・ネッ
トワーク１１（Ａ）のニューロン回路のいずれも第１の
入力ベクトルを認識していないので、各識別回路４００
はローカル結果発動信号Ｆを生成し、ＯＲ回路１２でこ
の信号Ｆと他のＦ信号とのＯＲが取られ、ゼロになるグ
ローバル結果発動信号が生成される（Ｆ*＝０）。この
ため、学習可能ニューロン回路１１−１は、前述の通
り、この入力ベクトルを学習する必要がある。しかし、
認識フェーズの結果、この第１の入力ベクトルの各種成
分はすでにそこに格納されており、この第１の（空き状
態）ニューロン回路はすでに事前装填されている。第１
の入力ベクトルを第１のプロトタイプ・ベクトルとして
格納するには、図２１を参照して前述したようにこの第
１のニューロン回路を拘束するだけで十分である。ただ
し、この場合、ＡＩＦレジスタ３５２にＭａｘＩＦ値が
ロードされることに留意されたい。
【０１１６】したがって、認識フェーズ中に入力ベクト
ルＡの各種成分をＲ／Ｗメモリ回路２５０に事前装填す
るための効率の良い方法はＺＩＳＣチップ１０で実現さ
れている。しかも、学習可能ニューロン回路は、ニュー
ラル・ネットワーク１１（Ａ）のニューロン回路の中で
そのＤＣＩ信号とＤＣＯ信号が互いに相補関係にある唯
一のニューロン回路なので、容易に認識される。学習フ
ェーズの予備ステップ（その間に入力ベクトルがもう一
度ニューラル・ネットワークに提示される）で入力ベク
トル成分の格納動作を実行する必要がある先行技術のニ
ューラル・ネットワークとは異なり、ＺＩＳＣチップ１
０では、入力ベクトルの認識フェーズ中に前記成分がす
でにＲ／Ｗメモリ回路２５０にロードされている。その
結果、ニューラル・ネットワーク自体がそのように要求
するのであれば、学習可能ニューロン回路は自動的かつ
ただちに事前装填される。すなわち、その後の拘束に備
えて準備される。しかし、入力カテゴリＣＡＴがニュー
ロン回路１１のカテゴリ・レジスタ４５０にロードさ
れ、デイジー・チェーン回路６００のＤＡＩＳＹレジス
タに「１」をロードするために信号ＳＴがアクティブに
設定されるまで、事前装填されたニューロン回路は使用
中とは見なされない。学習が不要ないかなる場合でも、
後続の認識フェーズで次の入力ベクトルの各種成分がＩ
ＮＤＡＴＡ−ＢＵＳ上で提示されると、格納済み成分が
上書きされる。このニューロン回路が使用中になると同
時に、制御信号ＲＳは、そのＲ／Ｗメモリ回路２５０で
の後続のＷＲＩＴＥ動作を防止する。
【０１１７】要約すると、基本ＺＩＳＣチップ１０で
は、（認識フェーズ中に達成される事前装填モードに関
して前述したように）学習対象の入力ベクトルが学習可
能ニューロン回路のＲ／Ｗメモリ回路２５０に格納され
ると、学習モードに前記学習可能ニューロン回路の拘束
が含まれる。この拘束プロセスは、所望の入力カテゴリ
がカテゴリ・レジスタ４５０にロードされ、デイジー・
チェーン６００のＤＡＩＳＹレジスタに「１」がロード
されると終了する。また、間違って発動したコミット済
みニューロン回路のＡＩＦレジスタ３５２にロードしな
ければならない新しい値を決定するのに必要であれば、
学習フェーズには必ず縮小プロセスが含まれる。学習フ
ェーズの関連ステップはすべてベース・ニューラル・ネ
ットワーク１１（Ａ）によって行われる。調整は、ニュ
ーラル・ネットワークのすべてのニューロン回路で同期
的かつ自動的に行われるので、マイクロコントローラ／
ユーザ２２などの外部の監視を必要としない。したがっ
て、学習プロセスは完全に内的かつ自動的なものにな
る。状態計算機１８３は、並列に関連するすべてのニュ
ーロン回路の縮小プロセスと拘束プロセスの順序付けを
行う。さらに、従来のニューラル・ネットワークとは対
照的に、本発明の重要な特徴によれば、事前装填機能が
あるために認識フェーズと学習フェーズは完全に別個の
ものになっていない。
【０１１８】保管モードと復元モード 最後に、基本ＺＩＳＣチップ１０は、上記以外に保管モ
ードと復元モードという２つの有意義な動作モードを提
供する。ＺＩＳＣチップ１０の本発明の実施態様はＥＰ
ＲＯＭを含んでいないので、電源が遮断されると、ＺＩ
ＳＣチップ１０の各種レジスタに保持されているすべて
の情報が失われる。そのため、保管モードと復元モード
が強く望まれている。保管フェーズ中にマイクロコント
ローラ／ユーザ２２は、（ニューロン回路を含む）基本
ＺＩＳＣチップ１０の各種レジスタに格納されているす
べての貴重なデータにアクセスして（ＲＥＡＤ動作）、
それを保管することができる。たとえば、これは、Ｒ／
Ｗメモリ回路２５０に格納されたプロトタイプ・ベクト
ルＢの各種成分（重み）、ＡＩＦレジスタ３５２に格納
されたＡＩＦ値、カテゴリ・レジスタ４５０に格納され
たローカル・レジスタ、レジスタ１００に格納されたロ
ーカル・ノルム／コンテキスト・データ、セットアップ
・パラメータなどに関連する。ハードディスクは、この
ようなデータを適切に格納するためにその点で便利な記
憶手段である。基本的に復元モードは、上記と反対のス
テップで構成される。様々な理由により、マイクロコン
トローラ／ユーザ２２は、その復元のためにそれぞれの
レジスタに前記データのいずれかをロードする（ＷＲＩ
ＴＥ動作）必要が生じる場合がある。復元フェーズ中
は、いずれかのニューロン回路に場合に応じてそれ自体
のデータまたは何らかの所望のデータのいずれかをロー
ドすることが重要である。データとニューロン回路レジ
スタとの間に完全な対応が存在しなければならないこと
は明らかである。ＺＩＳＣチップ１０の本発明の実施態
様では、保管モードと復元モードは、Ｄｍｉｎ決定回路
５００にマルチプレクサ５０１が存在すること（図１
３）と、デイジー・チェーン回路６００の固有の特性と
を有利に利用する。
【０１１９】まず、保管モードについて考察する。もう
一度図１３に戻って説明すると、マルチプレクサ５０１
は、その３つの入力バスから所望の入力バス（およびそ
のデータ）を選択するために保管フェーズ中に適切に活
動化される。ＩＡＤＤ／ＣＴＬ−ＢＵＳを介してマルチ
プレクサ５０１に印加される選択信号に応じて、ローカ
ル・カテゴリ・データＣ、ローカル・ノルム／コンテキ
ストＮｏ／Ｃｘｔデータ、またはＪ−ＢＵＳ上に現れる
データのいずれかが第１の入力信号として探索／分類回
路５０２に印加される。次に、ＩＡＤＤ／ＣＴＬ−ＢＵ
Ｓを介してマルチプレクサ３５１に印加される選択信号
に応じて（図１２参照）、Ｊ信号は、ＡＩＦレジスタ３
５２の内容または該当のニューロン回路１１のＤＩＳＴ
−ＢＵＳ上に現れるデータまたはＭａｘＩＦ／ＭｉｎＩ
Ｆ−ＢＵＳ上で伝送されるＭａｘＩＦ／ＭｉｎＩＦ値を
表すことができる。デイジー・チェーン回路６００は、
適切なニューロン回路を選択するために使用される。第
１の空き状態ニューロン回路による前述の同一原理がこ
の場合も適用可能である。プロトタイプ・ベクトルＢ成
分が連続してＤＩＳＴ−ＢＵＳ上に現れるようにするに
は、そのすべての成分がゼロになる入力ベクトルＡを提
示するだけで十分である（図１０）。最後に、所定のニ
ューロン回路に関連するこれらのすべてのデータは、そ
のＮＯＵＴ−ＢＵＳおよびＯＲ回路１２を介してＯＵＴ
*−ＢＵＳ上にその所定のニューロン回路のＤｍｉｎ決
定回路５００から順次出力される（残りのＮＯＵＴ信号
はすべて中立論理レベルに設定される）。
【０１２０】要約すると、保管モード、すなわち、最終
的にＣＯＭ*−ＢＵＳ上に出力される制御信号を介して
適切なデータを順次選択することによって保管対象のデ
ータをマイクロコントローラ／ユーザ２２が読み取る場
合、これらのデータは、場合に応じて、Ｍ−ＢＵＳを介
してレジスタ１８４−１（図１１を参照）に格納する
か、またはマルチプレクサ（図示せず）を介してＩＮＤ
ＡＴＡ−ＢＵＳ上で直接得られるようにすることができ
る。このデータは、状態計算機１８３の監視下で論理回
路１８２内に位置するインタフェース回路に応じて、マ
イクロコントローラ／ユーザ２２の要求によりＩＮＤＡ
ＴＡ−ＢＵＳ上に出力される。デイジー・チェーン回路
６００により、一度に１つのニューロン回路のみ確実に
選択されるようになる。
【０１２１】復元モードでは、データはＩＮＤＡＴＡ−
ＢＵＳを介してマイクロコントローラ／ユーザ２２によ
ってロードされる。各レジスタは、それにデータを正し
く格納するためにＩＡＤＤ／ＣＴＬ−ＢＵＳを介して連
続的に選択される。各ニューロン回路のＲ／Ｗメモリ回
路２５０にも同一理論が適用される。
【０１２２】保管モードまたは復元モードはいくつかの
ステップを必要とする。まず、マイクロコントローラ／
ユーザ２２は適切な（保管または復元）モードを設定す
る。どちらのモードにも、ＺＩＳＣチップ１０のすべて
のＤＡＩＳＹレジスタがリセットされる予備ステップが
ある。マイクロコントローラ／ユーザ２２は、ＳＥＬ／
ＣＴＬ−ＢＵＳ上で適切なアドレスを送ることにより、
正しいレジスタまたはＲ／Ｗメモリ回路２５０に対応す
る正しいデータを選択する。ニューロン回路は、図２１
に関連する拘束プロセスにおいて前述したのと同じ機構
により、デイジー・チェーン回路６００の監視下で順次
処理される。このステップは、必要な回数だけ各レジス
タごとに繰り返される。そのローカル・カテゴリ値がゼ
ロになる第１のニューロン回路に達するまで、ニューロ
ン回路の読取りまたは書込みが順次行われる。したがっ
て、ローカル・カテゴリ・レジスタ４５０の内容は、い
ずれかのモードの終了を検出するための便利な手段であ
る。保管または復元フェーズが終了すると、デイジー・
チェーン回路６００のＤＡＩＳＹレジスタを含む、ニュ
ーロン回路のすべてのレジスタが初期状態、すなわち、
保管または復元フェーズが開始される前の状態になる。
すべての関連レジスタの読取りまたは書込みが完了する
と、最後のステップは、認識モードまたは学習モードの
いずれかでの復帰になる。どちらのモードでもニューロ
ン回路の特定のレジスタにアクセスするために同一処理
ステップを使用するので、この手法で必要とする回路数
は非常に少なくなる。また、保管モードまたは復元モー
ドに供されるニューロン回路の数に制限はない。
【０１２３】図９のベース・ニューラル・ネットワーク
１１（Ａ）にも同様の理論が適用されるが、この理論は
図１６の基本モジュールまたは図１７の複合モジュール
のいずれかに組み込まれたニューラル・ネットワークに
さらに拡張することができる。これは、基本ＺＩＳＣチ
ップ１０の完全並列アーキテクチャの直接的な成果であ
る。第１のグローバルＯＲ機能は、ＺＩＳＣチップ１０
（１）〜１０（Ｑ）のそれぞれについてグローバル結果
信号Ｒ*およびグローバル出力信号ＯＵＴ*を生成するた
めにＯＲ回路１２のそれぞれの専用補助回路でローカル
結果信号とローカル出力信号のＯＲを取ることによって
行われる。次に、それぞれのグローバル信号Ｒ**および
ＯＵＴ**を生成するために、もう一度ＣＯＭ**−ＢＵＳ
で、図１６にそれぞれＲ*（１）〜Ｒ*（Ｑ）およびＯＵ
Ｔ*（１）〜ＯＵＴ*（Ｑ）と示されているグローバル信
号のＯＲが取られる。ＣＯＭ**−ＢＵＳは、図１６から
明らかなように複合ニューラル・ネットワーク１１
［Ａ］を組み込んだ基本モジュール１０［Ａ］を形成す
る前記チップ全体に共通である。複数の基本ＺＩＳＣチ
ップ１０をまとめて組み立てる場合には、図９の実施態
様により各ＺＩＳＣチップ１０に任意で設けられた主Ｄ
ｍｉｎ決定回路２０を有利に使用して、基本モジュール
１０［Ａ］または複合モジュール｛Ａ｝を形成するすべ
てのチップに属すコミット済みニューロン回路間の最小
距離Ｄｍｉｎを決定することができる。ニューロン回路
とそれから得られるチップのカスケード性により、図１
６に示すタイプ１１［Ａ］または図１７に示すタイプ１
１｛Ａ｝のいずれかのニューラル・ネットワークの動作
は、あらゆる点で図１８〜図２１に関して前述した図８
のニューラル・ネットワーク１１（Ａ）と同一になる。
ベース・ニューラル・ネットワークと基本ニューラル・
ネットワークと複合ニューラル・ネットワークとの区別
はマイクロコントローラ／ユーザ２２には無関係であ
る。すなわち、複合モジュールを形成するために組み立
てられる基本モジュールを形成するために組み立てられ
るＺＩＳＣチップ１０（それぞれにベース・ニューラル
・ネットワークが組み込まれている）の数により、最終
的にはニューロン回路の総数がマイクロコントローラ／
ユーザ２２に完全に透過なものになる所望のサイズの複
合ニューラル・ネットワークが得られる。しかも、この
ようなニューラル・ネットワークの動作はそのサイズと
は無関係である。このため、前述の各種タイプのニュー
ラル・ネットワークは、それらの区別が不要であれば、
以下、ニューラル・ネットワークという総称で示すこと
にする。
【０１２４】基本ＺＩＳＣチップの詳細な説明 コンテキスト・レジスタと突合せ回路（１００／１５
０） 図２２は、その役割がニューロン回路１１を選択するか
どうかである突合せ回路１５０の詳細構造を示してい
る。突合せ回路１５０はまず、入力コンテキストＣＸＴ
値がヌルかどうかを検査するＮＯＲ回路１５１を含む。
ＮＯ／ＣＸＴメイン・レジスタ１７に格納されている入
力コンテキストＣＸＴ値がゼロの場合は、論理１が生成
され、それが２ウェイＯＲゲート１５２の第１の入力に
印加される。図２２によれば、各ニューロン回路にはＮ
ＯＲ回路１５１が１つずつあるが、（ＺＩＳＣチップ１
０のすべてのニューロン回路に共通する単一ＮＯ／ＣＸ
Ｔメイン・レジスタ１７のように）基本ＺＩＳＣチップ
１０に共通の単一ＮＯＲ回路も考えられる。ＮＯＲ回路
１５１は１つの７ウェイＮＯＲゲートで構成されてい
る。さらに突合せ回路１５０は、入力コンテキストＣＸ
Ｔデータとローカル・コンテキストＣｘｔデータとを比
較するＸＯＲ回路１５３を含んでいる。基本的にＸＯＲ
回路１５３は７つの２ウェイＸＯＲゲートで構成されて
いる。ＸＯＲ回路１５３から出力される信号はＮＯＲ回
路１５４に印加される。基本的に後者は１つの７ウェイ
ＮＯＲゲートで構成されている。ＮＯＲ回路１５４によ
って生成される信号はＯＲゲート１５２の第２の入力に
印加される。また、ＯＲゲート１５２の出力側で生成さ
れる信号は前述のＮＳ（ニューロン選択）信号である。
信号ＮＳがアクティブになる（ＮＳ＝１）と、ニューロ
ン回路１１が選択される。要約すると、ニューロン回路
１１は、入力コンテキストがゼロの場合または入力コン
テキストがローカル・コンテキストと一致しない場合の
み選択される。
【０１２５】図２３は、開示されたＺＩＳＣチップ１０
の実施態様に採用されているコンテキスト手法の基礎に
ある概念を示している。すべてのニューロン回路１１−
１〜１１−Ｎは、ＮＯ／ＣＸＴメイン・レジスタ１７の
コンテキスト部分に格納されている同一入力コンテキス
ト・データＣＸＴについて並列に動作する。Ｎｏ／Ｃｘ
ｔレジスタ１００のローカル・コンテキスト部分は、所
定のニューロン回路、たとえば、ニューロン回路１１の
拘束プロセス中にＣＸＴ−ＢＵＳを介してＮＯ／ＣＸＴ
メイン・レジスタ１７からロードされる。このコンテキ
スト機構により、特定のタスク用のベース・ニューラル
・ネットワーク１１（Ａ）を形成する所定の数のニュー
ロン回路を動的に選択することができる。たとえば、典
型的なコンテキストの応用例としては、２つのニューロ
ン回路グループによるニューラル・ネットワークが一連
の入力ベクトルを選択的に認識する場合がある。Ｌ１ノ
ルムによって使用中になっている第１のグループは第１
のコンテキスト（コンテキスト１）を受け取り、Ｌｓｕ
ｐノルムによって使用中になっている第２のグループは
第２のコンテキスト（コンテキスト２）を受け取る。Ｌ
１ノルムによって使用中になっているニューロン回路の
みによって入力ベクトルの認識を続行する必要がある場
合に、コンテキストの区別により、第１のグループのニ
ューロン回路を選択し、第２のグループのニューロン回
路を除外することは容易である。もう１つの典型的な例
としては、一部のニューロン回路が第１の長さ（たとえ
ば、ｎ＝６４）の入力ベクトルについて学習し、他のニ
ューロン回路が第２の長さ（たとえば、ｎ＝３２）の入
力ベクトルについて学習した場合が考えられる。第２の
グループの入力ベクトルがベース・ニューラル・ネット
ワーク１１（Ａ）に提示されると、第１のグループのニ
ューロン回路の応答は重要ではないはずなので、そのニ
ューロン回路を禁止しなければならない。
【０１２６】しかし、上記の概念は一般化することがで
きる。各ニューロン回路１１がベース処理ユニットに１
つずつ対応すると想定する。次に、複数のこのようなベ
ース処理ユニットで構築したマルチプロセッサ・ユニッ
トが、ベース・ニューラル・ネットワーク１１（Ａ）と
同様に入力データ・パターンを並列に処理する場合につ
いて考察する。場合によっては、１つまたは複数のベー
ス処理ユニットだけに入力データ・パターンをディスパ
ッチしなければならない場合もある。このコンテキスト
手法を使用すると、マルチプロセッサ・ユニットの前に
通常必要になると思われるパターン・ディスパッチャを
設計する必要性が回避される。このような従来のディス
パッチャは、非常に回路が複雑であることが知られてい
る。本発明のコンテキスト手法によれば、このディスパ
ッチャは単一のメイン・コンテキスト・レジスタ（図２
３のＮＯ／ＣＸＴメイン・レジスタ１７に対応するはず
である）に縮小されるはずである。次に、各ベース処理
ユニットには、専用ローカル・コンテキスト・レジスタ
（ローカルＮｏ／Ｃｘｔレジスタ１００に対応するはず
である）と、マルチプロセッサ・ユニットを形成するす
べてのベース処理ユニットのローカル・コンテキスト・
レジスタにメイン・コンテキスト・レジスタを相互接続
するはずのバスとがローカルに設けられるはずである。
その結果、このような実施態様では、１つ（または複
数）の所定のベース処理ユニットで処理される入力デー
タ・パターンがマルチプロセッサ・ユニットに提示され
る前に、その入力データ・パターンの前にメイン・コン
テキスト・レジスタに直接ロードされる入力コンテキス
ト・データが付く。ローカル・コンテキスト・レジスタ
の内容がメイン・コンテキスト・レジスタに格納されて
いる入力コンテキスト値と一致する場合は、前記入力デ
ータ・パターン（およびそれ以降のもの、ただし、コン
テキスト値に変化がない場合に限る）が前記所定の処理
ユニットによって処理される。入力コンテキストがゼロ
になると、ただちに追加の特定の回路がすべてのベース
処理ユニットを選択することができる。データ処理の遅
延という点で上記のコンテキスト機能によって持ち込ま
れるペナルティは、厳密な最小値に低減される。コンテ
キスト機能を使用しない場合（この場合、メイン・コン
テキスト・レジスタの内容はゼロでなければならない）
は、ペナルティは一切発生しない。入力コンテキストの
更新が必要になると、ただちに入力データ・パターンに
コンテキスト値を挿入するというペナルティが発生す
る。最大のペナルティは、各入力データ・パターンの後
に新しいコンテキスト値を挿入する場合である。要約す
ると、マルチプロセッサ・ユニットにコンテキスト機能
を導入すると、それを単一ユニットとしてまたは他のサ
ブユニットの動作に影響せずに独立して動作可能な個別
のサブユニットとして動的に構成できるというフレキシ
ビリティが得られる。したがって、前述の、すなわち、
完全にハードウェアによる解決策に基づくコンテキスト
手法は、本発明の重要な特徴である。
【０１２７】Ｒ／Ｗメモリ回路（２５０） 次に、図２４〜図２６について説明すると、図２４は、
６４×８ビットのＲＡＭメモリ２５１（通常は重みメモ
リと呼ぶ）と、アドレス・カウンタ２５２と、任意でレ
ジスタ２５３とを含むＲ／Ｗメモリ回路２５０の詳細構
造を示している。信号Ａは、ＤＡＴＡ−ＢＵＳ上でＡレ
ジスタ１３から出力される入力ベクトル成分を表してい
る。信号Ｂは、ＲＡＭ−ＢＵＳ上でレジスタ２５３（あ
る場合）から出力されるプロトタイプ・ベクトル成分を
表している。Ｒ／Ｗメモリ回路２５０は、ＲＡＭメモリ
２５１から出力されるデータをラッチするためにレジス
タ２５３を含むことができる。その結果、ＺＩＳＣチッ
プ１０の製造時に実行される自動テストの過程でＲＡＭ
メモリ２５１が分離される。この場合、レジスタ２５３
を使用する場合は、同期（バースト）モードでのパイプ
ライン動作のために評価回路２００の２本の経路のバラ
ンスを取るために入力ベクトル・データ経路内に追加の
レジスタ（図示せず）を配置することを推奨する。レジ
スタ２５３は空き状態の実行レジスタである。すなわ
ち、そのロードが制御信号によってゲートされるＡレジ
スタ１３とは異なり、各サイクルごとにデータがそこに
ロードされる。アドレス・カウンタの役割は、入力ベク
トルの成分をカウントすることと、ＲＡＭメモリ２５１
を正しくアドレス指定することである。カウンタ２５２
は、各種成分を順次ロードするためのＮＥＸＴＣ（ＮＥ
ＸＴＣとはNEXT Component（次の成分）を意味する）
と、第１の成分をロードする前にカウンタをリセットす
るためのＦＣＯＭＰ（ＦＣＯＭＰとはFirst COMPonent
（第１の成分）を意味する）という２つの制御信号によ
って制御される。したがって、カウンタ２５２は、新し
い認識フェーズの開始時にＦＣＯＭＰ信号によってリセ
ットされ、各成分が提示されるごとに信号ＮＥＸＴＣに
よって増加される。アドレス・カウンタ２５２はＲ／Ｗ
メモリ回路２５０内部に示されているが、図１０のニュ
ーロン回路アーキテクチャ内のどこにでも配置すること
ができる。実際には、ＺＩＳＣチップ１０の本発明の実
施態様によれば、このカウンタは状況／制御論理回路１
８内に置かれている。この場合、カウンタ２５２は、Ｚ
ＩＳＣチップ１０のすべてのニューロン回路に共通のＲ
ＡＭアドレス信号を生成する。ＲＡＭメモリ２５１は１
ポートＲＡＭである。レジスタ２５３には、距離評価回
路２００内でのＢ信号の処理に必要であれば、相補形出
力を設けることも可能である。ＲＳ信号を生成する回路
については、デイジー・チェーン回路６００を参照して
後述する。この段階の説明では、ＲＡＭメモリ２５１で
の入力ベクトル成分の事前装填を可能にするために、ニ
ューロン回路１１のＲＡＭメモリ２５１に印加されるＲ
Ｓ信号は、すべての使用中のニューロン回路について非
活動状態になり、第１の空き状態ニューロン、すなわ
ち、学習可能ニューロン回路についてのみアクティブに
なると説明するだけで十分である。ＲＳ信号は、いずれ
かの標準的なＲＡＭメモリで現在使用されている従来の
Ｒ／Ｗ信号と広く対応する。信号ＲＳがアクティブ（Ｒ
Ｓ＝１）になると、ＲＡＭメモリ２５１への書込みが行
われる。すなわち、アドレス・カウンタの制御下で各種
成分が順次ロードされる。これに対して、信号ＲＳが非
活動状態（ＲＳ＝０）になると、ＲＡＭメモリ２５１の
内容の読取りしか行えなくなる。次に図２５を参照して
説明すると、同図には、認識フェーズ中の使用中のニュ
ーロン回路のデータの流れが示されている。信号ＲＳが
非活動状態なので、入力ベクトルＡの成分はレジスタ１
３のみにロードされ、ＲＡＭメモリ２５１にはロードさ
れない。このため、使用中のニューロン回路のＲＡＭメ
モリ２５１には入力ベクトルのどの成分も書き込まれな
い（ＲＡＭメモリ２５１への経路は「空白」として示さ
れている）。というのは、このような書込みは、そこに
格納されているプロトタイプ・ベクトル成分の保全性に
とって有害になる恐れがあるからである。比較評価回路
２００での比較のために、信号ＡおよびＢが得られる。
図２６は、認識フェーズ中の第１の空き状態の学習可能
ニューロン回路のデータの流れを示している。この場
合、入力ベクトルの各種成分は、新しいプロトタイプ・
ベクトルの重みと同様、制御信号ＲＳがアクティブに設
定されたときにＲＡＭメモリ２５１に格納される。図２
６に空白経路で示されているように、学習可能ニューロ
ン回路の場合、距離評価回路２００は信号ＡおよびＢを
利用しない。したがって、事前装填ステップを実施する
には、Ｒ／Ｗメモリ回路２５０と、ＲＳ信号を生成して
その重みメモリに入力ベクトル成分をロードしなければ
ならない所定の空き状態ニューロン回路を指定すること
ができる回路とが必要になる。基本ＺＩＳＣチップ１０
の本発明の実施態様では、この回路の役割がデイジー・
チェーン回路６００によって達成される。したがって、
この点についてはＲ／Ｗメモリ回路２５０とデイジー・
チェーン回路６００とが「事前装填回路」を形成する。
入力フェーズ中に学習可能ニューロン回路のＲＡＭメモ
リ２５１に入力ベクトル成分を事前装填するこのステッ
プは、本発明の重要な特徴である。先行技術の既知の解
決策と比較すると、この事前装填ステップには重大な利
点がある。というのは、学習可能ニューロン回路が使用
中であると確認されれば、学習フェーズ中の入力ベクト
ルの再提示が回避され、多くの時間が節約されるからで
ある。
【０１２８】距離評価回路（２００） 次に図２７を参照して説明すると、同図には、基本的に
２つの補助回路２０１および２０２と、任意でレジスタ
２０３とで構成される、マルチノルム距離評価ブロック
２００の内部構造が示されている。８ビットのＤＡＴＡ
−ＢＵＳ（入力ベクトルＡの各種成分を伝送する）と８
ビットのＲＡＭ−ＢＵＳ（プロトタイプ・ベクトルＢの
各種成分を伝送する）はサブブロック２０１に印加さ
れ、ローカル・ノルム信号Ｎｏは両方のサブブロック２
０１および２０２に印加される。ブロック２００は、１
４ビットのＤＩＳＴ−ＢＵＳ上に距離信号Ｄを生成す
る。ただし、マイクロコントローラ／ユーザ２２がその
すべての成分がゼロになる入力ベクトルＡを提示する場
合は、距離評価回路２００がＤＩＳＴ−ＢＵＳ上にプロ
トタイプ・ベクトルＢのすべての成分を（ノルムＬ１に
よって）出力できることに留意されたい。この特性は、
いわゆる保管モードで使用される。ＲＡＭメモリ２５１
と距離評価回路２００のサブブロック２０１および２０
２がすべてまとまって３ステージのパイプライン構造を
形成する。
【０１２９】前述の通り、本発明の重要な特徴によれ
ば、ブロック２００は処理ユニットとして動作し、最小
数のデバイスのみを使用するために最適化された回路で
Ｌ１（ＭＡＮＨＡＴＴＡＮ）またはＬｓｕｐ（ＳＱＵＡ
ＲＥ）ノルムによって距離を計算できるようになってい
る。１ビットのＮｏ−ＢＵＳ上で伝送されるローカル・
ノルム信号Ｎｏは、距離計算に使用される所望のノルム
を選択するために使用される。ノルム信号Ｎｏが１であ
る場合は、入力ベクトルＡとプロトタイプ・ベクトルＢ
との距離はＬ１ノルムに応じて計算され、これとは反対
に、ノルム信号Ｎｏが０である場合は、前記距離がＬｓ
ｕｐノルムによって計算される。したがって、前に使用
した表記法、すなわち、Ａ＝Ａ１、・・・、Ａｉ、・・
・、ＡｎおよびＢ＝Ｂ１、・・・、Ｂｉ、・・・、Ｂｎ
（それぞれのＡｉまたはＢｉ成分はｍビットで符号化さ
れる）を使用すると、計算された距離Ｄは、Ｌ１ノルム
の場合のｓｕｍ（ａｂｓ（Ａｉ−Ｂｉ））またはＬｓｕ
ｐノルムの場合のｍａｘ（ａｂｓ（Ａｉ−Ｂｉ））のい
ずれかになる（ただし、ｉ＝１、・・・、ｎ）。この場
合、省略形ａｂｓは「絶対値」を意味することに留意さ
れたい。以下の例はこのステートメントを示している。
ここで、Ａ＝７ １ ８ ２およびＢ＝６ ３４ ５に
よって表される４つの成分ベクトルＡおよびＢを想定す
る。この場合、距離は、Ｌ１ノルムでは１０になり、Ｌ
ｓｕｐノルムでは４になる。
【０１３０】一般化するため、ＤＩＳＴ−ＢＵＳ上にブ
ロック２００によって生成される距離信号Ｄがビットｄ
０、・・・、ｄｐ−１で構成されていると想定する。距
離信号Ｄのビット数ｐは選択したノルムによって決ま
る。つまり、Ｌｓｕｐノルムの場合はｐ＝ｍ（同数のビ
ット数）になるのに対し、Ｌ１ノルムの場合はビット数
が成分の数ｎによって決まる。たとえば、ｎ＝４の場
合、Ｌ１ノルムによって与えられる最大数は（２**８）
*４＝１０２４になり、２**１０＝１０２４なので結果
は１０ビットで符号化する必要がある。ＺＩＳＣチップ
１０の本発明の実施態様では、ｎ＝６４成分はｍ＝８ビ
ットで符号化され、実数は（２**８）*６４＝２**１４
になる。これは、図２７でＤＩＳＴ−ＢＵＳが１４ビッ
ト幅を有する理由を示している。
【０１３１】サブブロック２０１は、入力ベクトルとプ
ロトタイプ・ベクトルそれぞれの２つの対応する成分Ａ
ｉとＢｉとの差の絶対値、すなわち、（ａｂｓ（Ａｉ−
Ｂｉ））を計算する。差（Ａｉ−Ｂｉ）を計算するとい
うことは加算器で合計（Ａｉ＋（
【数９】 以降、Ｂｉバーと記載する。））を計算することにな
り、したがって、Ｂｉの補数、すなわち、Ｂｉバーが必
要になる。Ｒ／Ｗメモリ回路２５０によって出力される
信号Ｂの極性に応じて、加算器２０５の１つの入力回路
にｍ＝８個のインバータ群２０４が必要になる場合もあ
る。加算器２０５は具体的には、密度および速度の点で
本発明の要求を満足するように設計されている。加算器
２０５は、ビット０〜ｍ−１によって生成される内部繰
上りを計算する。
【０１３２】加算器２０５によって出力される信号は、
２ウェイ排他ＯＲ（すなわちＸＯＲ）回路２０６の入力
に印加される。加算器２０５によって生成される繰上り
信号はＣｇｅｎと呼ばれる。この信号は、入力繰上り信
号Ｃｉｎとして加算器２０５に印加され、さらに、もう
一方の入力がローカル・ノルム信号Ｎｏであるもう１つ
の２ウェイＸＯＲ回路２０７に印加される。ローカル・
ノルム信号Ｎｏの値に応じて、回路２０７はＸＯＲ回路
２０６によって生成された出力信号Ｘの極性を制御す
る。したがって、この特定の加算器２０５の革新的な設
計により、入力繰上り端子でＣｉｎ信号として「繰上り
生成」信号の再注入が可能になる。加算器２０５の基本
機能については、以下の一般的な説明によってさらに十
分理解されるはずである。
【０１３３】Ａｉ＞Ｂｉの場合、加算器２０５は内部繰
上り信号を生成し、すなわち、Ｃｇｅｎｉ＝１になる。
この信号は、（ａｂｓ（Ａｉ−Ｂｉ））の正しい値を生
成するためにその結果に加算される。この場合、Ｎｏ＝
１であれば、結果Ｘｉはａｂｓ（Ａｉ−Ｂｉ）になり、
Ｎｏ＝０であれば、結果Ｘｉはこの値の補数、すなわ
ち、
【数１０】 以降、ａｂｓ（Ａｉ−Ｂｉ）バーと記載する。になる。
この値Ｘｉはレジスタ２０３にラッチすることができ
る。
【０１３４】Ａｉ＜ＢｉまたはＡｉ＝Ｂｉの場合、加算
器２０５は内部繰上り信号を生成せず、すなわち、Ｃｇ
ｅｎｉ＝０になる。Ｎｏ＝１であれば、ＸＯＲ回路２０
６は、正しい値を生成するためにその結果の補数を取
る。Ｎｏ＝０であれば、この補数処理は行われない。
【０１３５】以下に示す数値例は、Ａｉ＜ＢｉおよびＡ
ｉ＞Ｂｉという２通りの場合（Ａｉ＝Ｂｉという場合は
Ａｉ＜Ｂｉの場合と同様に処理される）の４ビット成分
に基づくもので、この点を示している。
【０１３６】 第１の場合： Ａｉ＞Ｂｉ（たとえば、Ａｉ＝２かつＢｉ＝１） Ａｉ＝００１０ ＝＝＝＞ Ａｉ ＝００１０ Ｂｉ＝０００１ ＝＝＝＞ Ｂｉバー＝１１１０ ―−−−− 加算器 ＝＝＝＞ ００００ かつ Ｃｇｅｎｉ＝１ ＝＝＝＞ Ｃｉｎｉ＝１ Ｃｉｎｉ ＝＝＝＞ １ ―−−−− Ｎｏ＝１の場合： Ｘｉ＝０００１ （Ｎｏ ＸＯＲ Ｃｇｅｎｉ）＝０ すなわち Ｘｉ＝ａｂｓ（Ａｉ−Ｂｉ） Ｎｏ＝０の場合： Ｘｉ＝１１１０ （Ｎｏ ＸＯＲ Ｃｇｅｎｉ）＝１ すなわち Ｘｉ＝ａｂｓ（Ａｉ−Ｂｉ）バー
【０１３７】上記の計算から明らかなように、加算器２
０５は項（Ａｉ−Ｂｉ）＝００００と繰上り信号Ｃｇｅ
ｎｉ＝１を生成し、その結果、Ｃｉｎｉ＝１になる。次
に、この値Ｃｉｎｉが入力繰上りとして加算器２０５に
印加され、さらにその結果にも印加され、００００＋１
＝０００１になる。これに対して、Ｃｇｅｎ繰上り信号
はＸＯＲ回路２０７に印加され、この回路がローカル・
ノルム信号ＮｏとＣｇｅｎｉとの排他ＯＲ機能を実行す
る。次に、その結果が、加算器２０５によって生成され
た部分合計とともにＸＯＲ回路２０６に印加される。最
後に、ＸＯＲ回路２０６の出力で得られる信号ＸｉはＸ
ｉ＝（（Ｎｏ ＸＯＲ Ｃｇｅｎｉ）ＸＯＲ Ｓｉ）の
ようになる。したがって、Ｘｉは最終的にａｂｓ（Ａｉ
−Ｂｉ）またはａｂｓ（Ａｉ−Ｂｉ）バーに対応する。
【０１３８】 第２の場合： Ａｉ＜Ｂｉ（たとえば、Ａｉ＝１かつＢｉ＝２） Ａｉ＝０００１ ＝＝＝＞ Ａｉ ＝０００１ Ｂｉ＝００１０ ＝＝＝＞ Ｂｉバー＝１１０１ ―−−−− 加算器 ＝＝＝＞ １１１０ Ｃｇｅｎｉ＝０ ＝＝＝＞ Ｃｉｎｉ＝０ Ｃｉｎｉ ＝＝＝＞ ０ ―−−−− Ｎｏ＝０の場合： Ｘｉ＝１１１０ （Ｎｏ ＸＯＲ Ｃｇｅｎｉ）＝０ すなわち Ｘｉ＝ａｂｓ（Ａｉ−Ｂｉ）バー Ｎｏ＝１の場合： Ｘｉ＝０００１ （Ｎｏ ＸＯＲ Ｃｇｅｎｉ）＝１ すなわち Ｘｉ＝ａｂｓ（Ａｉ−Ｂｉ）
【０１３９】サブブロック２０１の機能を要約すると、
そこから出力される信号Ｘｉは、入力ベクトルおよびプ
ロトタイプ・ベクトルの各成分ｉについて、Ｎｏ＝１
（すなわち、ノルムＬ１）の場合のａｂｓ（Ａｉ−Ｂ
ｉ）またはＮｏ＝０（すなわち、ノルムＬｓｕｐ）の場
合のａｂｓ（Ａｉ−Ｂｉ）バーのいずれかに対応する。
【０１４０】第２のサブブロック２０２の役割は、サブ
ブロック２０１から生成された信号Ｘｉを使用して距離
Ｄを計算することである。パイプライン処理を使用する
場合は、補助回路２０１と２０２との間に自由実行レジ
スタ２０３を追加することが好ましい。
【０１４１】Ｘ信号は、もう一方の入力がＤ信号を受け
取る加算器２０８の一方の入力に印加される。加算器２
０８は、加算器２０５と同じ構造であるか、または従来
のいずれかのタイプであってもよい。その役割には２面
性がある。すなわち、Ｎｏ＝１（Ｌ１ノルム）の場合
は、Ｘの現行値と距離Ｄを合計し、Ｎｏ＝０（Ｌｓｕｐ
ノルム）の場合は、Ｘの現行値と前記距離を比較する。
加算器２０８によって生成される繰上り出力信号Ｃｏｕ
ｔは、ローカル・ノルム信号Ｎｏによって励起される増
分回路２０９に印加される。この増分回路２０９は、Ｎ
ｏ＝１（ノルムＬ１）の場合は通常通り動作し、Ｎｏ＝
０（ノルムＬｓｕｐ）の場合は完全に禁止される（ゼロ
を生成する）。ただし、この増分回路２０９はＬ１ノル
ムの場合のみ使用されることに留意されたい。この回路
により、使用するノルムにかかわらず、加算器２０８の
ビット範囲をｐビットからｍビットに縮小することがで
きる。それぞれの合計ごとにａｂｓ（Ａｉ−Ｂｉ）値が
ｍビットで符号化されるので、加算器２０８に必要な容
量はｍビットのみになる。
【０１４２】また、Ｘ信号は、８個のインバータ２１１
（１ビットごとに１つのインバータ）群を介してセレク
タ回路２１０の第１の入力端子（１）にも印加される。
加算器２０８の出力はセレクタ２１０の第２の入力端子
（２）に接続され、最終的に信号Ｄはその第３の入力端
子（３）に印加される。ノルム信号ＮとＣｏｕｔ信号は
それぞれコマンド（Ｃｍｄ）端子（１）および（２）に
印加される。Ｌ１ノルムを使用する場合、Ｃｏｕｔ信号
は入力端子（２）を選択する。Ｌｓｕｐノルムを使用す
る場合は、信号Ｃｏｕｔによって、入力端子（１）と
（３）との選択が行われる。すなわち、Ｘ＞Ｄの場合は
入力端子（１）が使用され、Ｘ＜＝Ｄの場合は入力端子
（３）が使用される。その結果、ノルム信号Ｎの値とＣ
ｏｕｔ信号に応じて、適切な結果を選択するためにセレ
クタ２１０が使用される。Ａレジスタ２１２は、計算時
に現行距離を格納するので、累算器として機能する。距
離計算の結果であるＤ信号は、１４ビットのＤＩＳＴ−
ＢＵＳ上のレジスタ２１２の出力側で得られる。
【０１４３】距離計算プロセスの開始時にレジスタ２１
２はゼロに設定される。
【０１４４】Ｌ１ノルムを使用する場合（Ｎｏ＝１）、
加算器２０８は、Ｘｉ＝（ａｂｓ（Ａｉ−Ｂｉ））と、
距離レジスタに格納されているプロセスのこの段階での
距離Ｄすなわち現行距離との合計を計算する。セレクタ
２１０は、入力（２）で得られる合計（Ｘｉ＋Ｄ）をレ
ジスタ２１２に転送し、そこでその合計が次のサイクル
の間、ラッチされる。合計すなわち距離Ｄが必要とする
ビット数がｍビットを超える場合は、加算器２０８によ
って生成される繰上り出力信号が増分回路２０９によっ
て処理される。各サイクルごとに、（ｐ−ｍ）個の最上
位のビットが増分回路２０９によって更新される。前記
（ｐ−ｍ）個のビットと残りのｍ個はレジスタ２１２の
第１および第２の入力端子に入力される。すべての成分
対が入力されると、レジスタ２１２には、Ｌ１ノルムに
より計算された入力ベクトルＡとプロトタイプ・ベクト
ルＢとの距離Ｄが収容される。
【０１４５】Ｌｓｕｐノルムを使用する場合（Ｎｏ＝
０）、加算器２０８は、ａｂｓ（Ａｉ−Ｂｉ）と現行距
離Ｄとの差を計算する。この差の演算によって繰上りが
示された場合、すなわち、Ｃｏｕｔｉ＝１の場合は、Ｄ
＞ａｂｓ（Ａｉ−Ｂｉ）になる。この場合、現行距離と
（Ａｉ−Ｂｉ）との最大値を実現するために入力端子
（３）が選択される。Ｃｏｕｔｉ＝０の場合は、ａｂｓ
（Ａｉ−Ｂｉ）＞Ｄになり、入力端子（１）が選択され
て、この差がレジスタ２１２に格納される。ａｂｓ（Ａ
ｉ−Ｂｉ）とＤとを比較するために、値Ｘｉ＝ａｂｓ
（Ａｉ−Ｂｉ）バーが加算器２０８に印加されるので、
レジスタ２１２にａｂｓ（Ａｉ−Ｂｉ）をロードする必
要がある場合は、この値が適切な極性を持っていなけれ
ばならず、これがインバータ２１１の役割になる。以下
の２通りの例を参照すると、このケースがより容易に理
解されるはずである。
【０１４６】 例１ ａｂｓ（Ａｉ−Ｂｉ）＝００１１ ＝＝＞ Ｘｉ＝１１００ Ｄ＝０００１ ＝＝＞ Ｄ＝０００１ −−−−− 加算器 ＝＝＞ １１０１ Ｃｏｕｔ＝０ ＝＝＝＞ ａｂｓ（Ａｉ−Ｂｉ）＞Ｄ
【０１４７】 例２ ａｂｓ（Ａｉ−Ｂｉ）＝０００１ ＝＝＞ Ｘｉバー＝１１１０ Ｄ＝００１１ ＝＝＞ Ｄ＝００１１ −−−−− 加算器 ＝＝＞ ０００１ Ｃｏｕｔ＝１ ＝＝＝＞ ａｂｓ（Ａｉ−Ｂｉ）＜Ｄ
【０１４８】例１では、セレクタ２１０が入力端子
（１）を選択し、値Ｘｉ＝ａｂｓ（Ａｉ−Ｂｉ）バーが
レジスタ２１２にロードされる。例２では、何のアクシ
ョンも行われない。したがって、信号Ｃｏｕｔは、Ｘｉ
が厳密にＤ未満であるかどうかを識別するのに使用され
る基準になる。ただし、インバータ２１１の抑止が可能
であることに留意されたい。この場合、距離レジスタ２
１２には、
【数１１】 以降、ｍａｘ（ａｂｓ（Ａｉ−Ｂｉ））バーと記載す
る。が収容される。このため、次の比較ステップでは、
加算器の出力との比較を可能にするために加算器の入力
側でのＸ信号の極性を修正しなければならない。この場
合、繰上りの意味は反対になる。インバータを抑止する
と、そのプロセスが多少複雑になるが、ｍが大きい数値
であれば、この抑止によって数個のインバータを節約で
きる。
【０１４９】次に、ＺＩＳＣチップ１０に実現されてい
るような、図２７の加算器２０５の要求を完全に満たす
ようになっている、繰上り生成機能付きの革新的な高速
かつ稠密加算器について説明する。この新規の実施態様
によれば、加算器２０５は、内部繰上り（繰上り生成）
を計算するためにセレクタ回路を使用している。図２８
〜図３４を参照して以下に記載するアーキテクチャは、
回路密度と速度（遅延）の点で非常に効率の良いもので
ある。
【０１５０】図２８に示すように、加算器２０５は、２
つの補助回路２１３および２１４に分割することができ
る。補助回路２１３は、便宜的に文字ｃ（繰上り）、ｆ
（力）、ｐ（伝播）によって総称的に示されている中間
信号と、内部繰上りＣｇｅｎとを計算するために、入力
ベクトルとプロトタイプ・ベクトルのそれぞれの各成分
ごとに１次入力ビットａ０〜ａ７およびｂ０〜ｂ７を使
用してそれらを処理する。この信号Ｃｇｅｎは実際は、
入力繰上りを行わない加算による繰上りである。補助回
路２１４は、補助回路２１３から出力される前記中間信
号と、入力繰上り信号Ｃｉｎとを使用して、最終合計信
号Ｓを計算する。補助回路２１３の革新的なアーキテク
チャにより、有害なループの影響を及ぼさずに、出力端
子Ｃｇｅｎを補助回路２１４の入力端子Ｃｉｎに直接接
続することが可能である。
【０１５１】図２９は、補助回路２１３の詳細構造を示
している。スライスを形成する各ビット対（たとえば、
ａ０とｂ０）ごとに、特定の回路（たとえば、２１５．
１）がこのビット対の「状態」を計算する。すなわち、
繰上り修正があるかどうかを判定し、繰上り修正がある
場合は、このビット・スライスによって生成された繰上
りｃが１または０のいずれに設定されているかを判定す
る。図３０は、本質的に２ウェイＸＯＲ２１６で構成さ
れている回路２１５．１の内部構造を示している。この
回路２１５．１は、ｐ０およびｃ０という２つのビット
を生成し、その値は以下の規則によって決まる。ｐ０＝
１の場合は繰上り修正がないことを意味し、ｐ０＝０の
場合は繰上り修正があることを意味する。ｃ０ビットは
繰上り修正がある場合のものなので、ｃ０は繰上りと等
しい。設計上の制約に応じて、回路２１５．１は様々な
配線が可能であるので、各種のオプションが可能であ
る。より一般的には、ｃｉは、図３０に概略が示されて
いる適切なストラップ接続によりａｉまたはｂｉと等し
くするか、電気的な制約が正当な理由を示していれば、
適切な論理ドット機能により（ａｉ ＡＮＤ ｂｉ）ま
たは（ａｉ ＯＲ ｂｉ）と同等にすることができる。
【０１５２】もう一度図２９を参照して説明すると、回
路２１５．１は、ビットａ０とｂ０を処理してｐ０＝
（ａ０ ＸＯＲ ｂ０）およびｃ０＝ａ０を生成する。
これらの信号は補助回路２１５．１から出力されるが、
さらに処理するために内部でも使用される。補助回路２
１３の第２のレベルでは、もう１つの特定の回路が第１
のレベルのそれぞれの回路によって生成された２対の信
号を処理し、２ビット・スライスの結果「状態」を計算
する。たとえば、回路２１７．１は、回路２１５．１に
よって生成されたビットｐ０およびｃ０と、回路２１
５．２によって生成されたビットｐ１およびｃ１とを処
理する。図３１は、図示の通り適切に相互接続されたセ
レクタ２１８と２ウェイＡＮＤゲート２１９とで基本的
に構成される回路２１７．１の内部構造を示している。
回路２１７．１は、補助回路２１３および補助回路２１
４の両方の内部で使用されるビットｃ１−０およびｆ１
−０を生成する。文字ｐおよびｆは、前述の通り、ｐ＝
ｆバーを念頭に置いて繰上り修正信号の極性を示すため
に使用されている。このため、回路２１７．１はビット
ｐまたはｆによって定義される入力信号の極性に左右さ
れるので、最適化を高める（反転ゲートを節約する）た
めに、ｆタイプではなくｐタイプの入力ビットによって
励起される場合は、図３１の回路の代わりに図３２に示
す回路構造を使用することが好ましい。たとえば、図３
２の回路２２０．１を図２９の補助回路２１３の第３の
レベルに使用して、ビットｃ３−０およびｐ３−０を生
成する。この回路は、図３２に示すような相互接続を有
するセレクタ２２１と２ウェイＮＯＲゲート２２２とで
構成されている。２つのタイプのセレクタの動作は、基
本的には図３３によって理解することができる。残りの
４つのビット対を処理する回路２１３の残り半分にも同
様の理論が適用されるので、回路２２０．２（回路２２
０．１と同じタイプ）はビットｃ７−４およびｐ７−４
を生成する。最終的に、ビットｆ７−０およびｃ７−０
を生成する回路２２３によって示される最後の第４のレ
ベルまでビット処理が続行される。この２つのビットは
２ウェイＡＮＤゲート２２４に印加され、その出力ビッ
トはＣｇｅｎ信号を表す。したがって、Ｃｇｅｎは、１
次入力ビットのビット０〜７の内部繰上りになる。この
繰上り信号Ｃｇｅｎは、Ｃｉｎ＝０と想定した場合の１
次ビットの内部繰上りを表す。前記１次ビットの処理は
並列に行われるので、遅延は非常に小さい。回路２１
７．１と比較すると、回路２２３は同一構造を有する。
図２９から明らかなように、補助回路２１３は、ビット
Ｃｇｅｎに加え、補助回路２１４で後続処理するために
前述のすべての中間ビットも供給する。
【０１５３】以下の表は、回路２１７．１および２２
０．１の論理テーブルを要約したものである。
【０１５４】 回路２１７．１ ｐ１＝１ ＝＝＝＞ ｃ１−０＝ｃ０ すなわち、これが生成された場合は、ビット０から繰上りが発生する。 ｐ１＝０ ＝＝＝＞ ｃ１−０＝ｃ１ ビット１からの繰上り ｐ１＝１かつｐ０＝１の場合 ＝＝＝＞ ｆ１−０＝０（ビット１および０に よる伝播繰上り） 上記以外の場合 ＝＝＝＞ ｆ１−０＝１（ビット１または０に よる繰上り）
【０１５５】 回路２２０．１ ｆ３−２＝０ ＝＝＝＞ ｃ３−０＝ｃ１−０ これが生成された場合は、ビット１−０から繰上りが発生する。 ｆ３−２＝１ ＝＝＝＞ ｃ３−０＝ｃ３−２ ビット３−２からの繰上り ｆ３−２＝１またはｆ１−０＝１の場合 ＝＝＝＞ ｐ３−０＝０ （ビット１または０に よる繰上り） 上記以外の場合 ＝＝＝＞ ｐ３−０＝１ （ビット１および０に よる伝播繰上り）
【０１５６】次に、前記中間ビットおよび入力繰上りビ
ットＣｉｎによる合計信号Ｓのすべての合計ビットｓ０
〜ｓ７の計算について、図３４に関連して説明する。
【０１５７】ここで図３４を参照して説明すると、ま
ず、補助回路２１４は、４つの同一の特定の回路２２
５．１〜２２５．４を含んでいる。それぞれの回路（た
とえば、２２５．１）は、２つの２ウェイＸＯＲ回路２
２６および２２７と、１つのセレクタ２２８とで構成さ
れている。たとえば、回路２２５．１に関して説明する
と、Ｃｉｎビットはセレクタ２２８の第１の入力端子に
印加され、そのセレクタの残りの入力はｃ０ビットを受
け取る。コマンド入力（Ｃｍｄ）側でセレクタ２２８を
制御するビットはビットｐ０である。セレクタ２２８に
よって生成されるビットとｐ１ビットはＸＯＲ２２６に
印加され、ビットｃ０とＣｉｎはＸＯＲ２２７に印加さ
れる。ＸＯＲ回路２２６および２２７によって出力され
るビットは、それぞれ合計ビットｓ１およびｓ０であ
る。ビットｃ２〜ｃ６およびビットｐ２〜ｐ７に関する
限り、回路２２５．２〜２２５．４にも同じ理論が適用
されるが、回路２２５．２〜２２５．４では、Ｃｉｎが
ＸＯＲ２２７の前記第１の入力端子に直接印加されるわ
けではない。回路２２５．２のＸＯＲ２２７に印加され
るビットは、セレクタ２２９．１に印加される制御ビッ
トｆ１−０の値に応じて、ビットｃ１−０またはビット
Ｃｉｎのいずれかになる。同様の構造がセレクタ２２
９．２にも適用され、このセレクタではビットｐ３−０
がビットｃ３−０またはビットＣｉｎのいずれかを選択
する。回路２２９．３では、状況がさらに多少複雑にな
る。セレクタ２２９．３に印加される制御ビットは、２
ウェイＮＡＮＤゲート２３０で完成する（ｐ５−４ Ｎ
ＡＮＤ ｐ３−０）に対応するｆ５−０になる。この制
御ビットｆ５−０は、ビットＣｉｎあるいはビットｆ５
−４の制御下でセレクタ２３１で行われるビットｃ５−
４またはｃ３−０の選択によって得られるビットｃ５−
０のいずれかを選択する。最終的に、独立セレクタ２３
２が繰上り出力ビットＣｏｕｔを生成するが、これはビ
ットｐ７−０の制御下でのビットＣｉｎまたはビットｃ
７−０のいずれかになる。図３４に示す構造から明らか
なように、回路２２５．１〜２２５．３は、前述のよう
に回路２２５．１によって生成される合計ビット対ｓ０
ｓ１に加え、合計ビット対ｓ２ ｓ３、ｓ４ ｓ５、
ｓ６ ｓ７をそれぞれ出力する。
【０１５８】それぞれ図２９および図３４に示す補助回
路２１３および２１４の実施態様では、重大な遅延を２
つの部分に分割することができる。補助回路２１３は前
記中間信号を生成するために４つのステージを必要とす
るが、信号Ｃｇｅｎを生成するには５つのステージが必
要である。また、補助回路２１４は４つのステージを必
要とする。しかし、応用例に応じて、補助回路２１３お
よび２１４の基本回路の数の削減が可能であるが、それ
にはステージ数と全体的な遅延の増加が必要になる。
【０１５９】比較回路とＩＦ回路（３００／３５０） 比較回路３００は、計算された距離信号ＤとＪ信号との
比較を実行するために各ニューロン回路１１に実現され
ている。Ｊ信号は図１２に示すＩＦ回路３５０によって
供給される。図１２から明らかなように、Ｊ信号は、Ｄ
ＩＳＴ−ＢＵＳ、ＯＲ−ＢＵＳ、またはＭｉｎＩＦ／Ｍ
ａｘＩＦ−ＢＵＳのいずれかに現れる信号またはＡＩＦ
値を保持しているＡＩＦレジスタ３５２の内容である。
図３５は、ＺＩＳＣチップ１０の好ましい実施態様によ
る完全並列比較回路３００の詳細構造を示している。こ
こで図３５を参照して説明すると、比較回路３００は、
第１の組の入力端子上で距離評価回路２００によって生
成された距離Ｄ信号の１４個の１次ビットｄ０〜ｄ１３
を受け取る。比較回路は、もう１組の入力端子上に印加
されるＩＦ回路３５０からのＪ信号の１４個の１次ビッ
トｊ０〜ｊ１３をさらに受け取る。本質的に比較回路３
００は、２つの信号ＬＴ（未満）およびＬＴＥ（以下）
を生成し、次にこれらの信号が識別回路４００に印加さ
れる。比較回路３００で行われるＤ信号とＪ信号との比
較の一般原理は、（１）Ｄが厳密にＪ未満である（これ
はＬＴ信号の役割である）かどうかと、（２）ＤがＪ以
下である（これはＬＴＥ信号の役割である）かどうかを
判定することである。
【０１６０】認識フェーズ中、信号ＪはＡＩＦレジスタ
３５２に格納されている値を表す。計算された距離Ｄが
このＡＩＦ値と比較され、Ｄ＜ＡＩＦかどうかを判定す
る。これに対して、学習フェーズでは信号ＪはＭｉｎＩ
Ｆになる。この場合、計算された距離ＤがＭｉｎＩＦと
比較され、Ｄ＜＝ＭｉｎＩＦかどうかを判定する。以下
の表Ｉは、それぞれのモードでのＬＴ信号およびＬＴＥ
信号の値に応じて到達しうる、所定のニューロン回路１
１に関する結論を示している。
【０１６１】 表Ｉ 認識モードの場合： ＬＴ 結論 ０ 発動なし（Ｄ＞＝ＡＩＦ） １ 発動 （Ｄ＜ＡＩＦ） 学習モードの場合： ＬＴＥ 結論 ０ 縮退なし （Ｄ＞ＭｉｎＩＦ） １ 縮退の可能性あり（Ｄ＜＝ＭｉｎＩＦ）
【０１６２】そのために信号Ｊと信号Ｄのそれぞれの対
応するビット同士の比較が行われる。信号の並列処理を
可能にする図３５に示す樹枝状アーキテクチャにより、
比較が非常に高速で実行される。スライスを形成する１
次ビットの各対（たとえば、ｄ０とｊ０）ごとに、特定
の回路（たとえば、３０１．１）がこのビット対の「状
態」を計算する。すなわち、２つのビットが等しいかど
うかを判定する。構造上、回路３０１．１は、本質的に
２ウェイＸＯＲ２１６で構成される図３０の回路２１
５．１と同様であるが、所望のＸＯＲＮＯＴ（ＸＯＲ
Ｎ）機能を実行するためにその出力側にさらに反転ゲー
トを必要とする。この回路３０１．１は、ｐ０およびｃ
０という２つのビットを生成し、そのビットの値は以下
の規則によって決まる。すなわち、ｐ０＝１の場合はビ
ットｄ０とｊ０とが等しいことを意味し、ｐ０＝０の場
合は前記の２つのビットが異なることを意味する。図３
５から明らかなように、ｃ０ビットはｄ０と等しくな
る。設計上の制約に応じて、回路３０１．１は様々な配
線が可能である。回路３０１．１はビットｄ０とｊ０か
らなる第１のビット対を処理してビットｐ０とｃ０を生
成する。同様の回路３０１．２〜３０１．１４は、それ
ぞれのビット対ｐ１とｃ１〜ｐ１３とｃ１３を生成する
ために残りのビット対、すなわち、ｄ１とｊ１〜ｄ１３
とｊ１３を処理する。
【０１６３】回路３００の第２のレベルでは、もう１つ
の特定の回路が第１のレベルの回路のそれぞれのスライ
スによって生成された２つのビット対を処理し、２ビッ
ト・スライスの結果を計算する。たとえば、回路３０
２．１は回路３０１．１によって生成されたビットｐ
０、ｃ０と、回路３０１．２によって生成されたビット
ｐ１、ｃ１とを処理する。次に、回路３０２．１はｃ１
−０とｆ１−０とのビット対を生成する。回路３０２．
１は、図示の通り適切に相互接続されたセレクタ２１８
と２ウェイＡＮＤゲート２１９とで基本的に構成され
る、図３１に示す回路２１７．１と同一の構造を有す
る。回路３０２．２〜３０２．７にも同じ構造が適用さ
れる。回路３０３．１は、文字ｐではなく文字ｆによっ
て定義される入力ビットの極性に左右されるので、最適
化を高めるため、すなわち、反転ゲートを節約するため
に、図３１に示す回路の代わりに図３２に示す回路構造
を使用することが好ましい。このため、回路３０３．１
は、ビットｃ３−０およびｐ３−０を生成するために図
３２の回路２２０．１と同一であることが好ましい。こ
の回路は、図３２に示すような相互接続を有するセレク
タ２２１と２ウェイＮＯＲゲート２２２とで構成されて
いる。同様の回路３０３．２および３０３．３は、それ
ぞれのビット対ｐ７−４、ｃ７−４およびｐ１１−８、
ｃ１１−８を生成する。回路３０３．４だけは異なる構
造を有し、ビットｐ１３−１２を生成するためにインバ
ータのみで構成されている。
【０１６４】それぞれビット対ｆ７−０、ｃ７−０およ
びｆ１３−８、ｃ１３−８を生成する回路３０４．１お
よび３０４．２によって示される第４のレベルでビット
信号処理が続行される。これらの２つの回路は、図３１
の回路２１７．１と同じ構造を有する。最終的にこれら
のビット対は、ビットｐ１３−０およびｃ１３−０を生
成する回路３０５に印加される。回路３０５は、図３２
の回路２２０．１と比較すると同一構造を有する。これ
らの２つのビットは、その出力ビットがＬＴ信号を表す
２ウェイＮＯＲゲート３０７で構成される回路３０６に
印加される。ビットｐ１３−０とＬＴは、信号ＬＴＥを
生成するために２ウェイＯＲゲート３０８に印加され
る。前記１次ビットの処理は比較回路３００で並列に行
われるので、全体的な遅延は非常に小さい。その結果、
ビット数の点で容易に拡張可能（遅延の増加は最小）
で、使用するデバイス数が少ない、高速かつ稠密の完全
並列比較回路が説明される。
【０１６５】識別回路（４００） 次に図３６を参照すると、同図には、ニューロン回路１
１の識別回路４００の詳細構造が示されている。１４ビ
ットのＣＡＴ−ＢＵＳ（マイクロコントローラ／ユーザ
２２によって供給される入力カテゴリＣＡＴ信号を伝送
する）およびＯＲ−ＢＵＳ（グローバル・カテゴリＣ*
信号を伝送する）は、その出力が比較器４０２の第１の
入力に接続されている２ウェイ・マルチプレクサ４０１
に印加される。したがって、マルチプレクサ４０１は、
動作モードに応じて、入力カテゴリ信号ＣＡＴまたはグ
ローバル・カテゴリ信号Ｃ*のいずれかを比較器４０２
の前記第１の入力に転送する。ただし、マルチプレクサ
４０１は、ベース・ニューラル・ネットワーク１１
（Ａ）のすべてのニューロン回路用のメイン・マルチプ
レクサ回路で置き換えることができることに留意された
い。この場合、ＯＲ−ＢＵＳは不要になり、ＣＡＴ−Ｂ
ＵＳがＣＡＴまたはＣ*データのいずれかを伝送するこ
とになるはずである。Ｃａｔ−ＢＵＳは、比較器４０２
の第２の入力に印加される。比較器４０２は、単一の１
４ウェイＯＲゲートを励起する１４個の２ウェイＸＯＲ
ゲートで従来通り構成されている。次に、比較器４０２
の出力は、そのもう一方の入力が学習信号Ｌを受け取る
２ウェイＸＯＲゲート４０３の第１の入力に印加され
る。信号ＬはＩＡＤＤ／ＣＴＬ−ＢＵＳを介して伝送さ
れるが、実際はマイクロコントローラ／ユーザ２２の制
御下で状況／制御論理回路で生成される信号から直接得
られる。Ｌ信号は、学習フェーズ中にアクティブに設定
され（Ｌ＝１）、認識フェーズ中に非活動状態に設定さ
れる（Ｌ＝０）。しかし、ニューロン回路が学習フェー
ズ中に入力ベクトルを格納しなければならないという最
終決定は、識別回路４００に関連し、その点に関するデ
イジー・チェーン回路６００の役割は、以下に詳述する
ように学習可能ニューロン回路の選択に限定される。Ｘ
ＯＲゲート４０３によって生成される１ビット信号はＫ
信号と呼ばれる。ＬＴ信号とＣＯ信号は２ウェイＡＮＤ
ゲート４０４に印加される。デイジー・チェーン回路６
００で生成されるＣＯ信号は、そのニューロン回路がコ
ミットされるとただちにアクティブに設定される（ＣＯ
＝１）。ＡＮＤゲート４０４から生成される信号は、
【数１２】 以降、Ｌバーと記載する。によって制御される任意選択
の１ビットのＦレジスタ４０５に格納されることが好ま
しい。レジスタ４０５によって生成される信号はローカ
ル発動結果信号Ｆである。信号Ｆは、ニューロン回路１
１が認識モードで発動したときにアクティブに設定され
る（Ｆ＝１）。ＬＴＥ信号およびＣＯ信号と、比較器４
０２によって出力される信号は、３ウェイＡＮＤゲート
４０６に印加される。ＡＮＤゲート４０６によって生成
される信号は、信号Ｌの制御下で１ビットのＤＥＧレジ
スタ４０７に格納され、ＤＥＧ信号として識別回路４０
０から出力される。信号ＤＥＧはニューロン回路１１の
状況信号である。ニューロン回路１１が縮退する（この
場合は、ＡＩＦレジスタ３５２にＭｉｎＩＦがロードさ
れる）と、レジスタ４０７は「１」を保持する。レジス
タ４０７から出力される信号と、ローカル結果発動信号
Ｆは、ＤＥＧＯＵＴローカル結果信号を生成するために
２ウェイＡＮＤゲート４０８に印加される。したがっ
て、ＤＥＧＯＵＴ信号は、縮退したニューロン回路が認
識フェーズ中に発動するとアクティブに設定される。最
後に、信号ＦおよびＫは、ローカル結果信号ＵＮＣ／Ｆ
ＩＲＥ．ＯＫ信号を生成するために２ウェイＡＮＤゲー
ト４０９に印加される。この信号は、動作モードに応じ
て２通りの意味を持つ。学習モードでは、学習可能ニュ
ーロン回路の拘束プロセス中に、ＵＮＣ／ＦＩＲＥ．Ｏ
Ｋ信号がアクティブに設定される（ＵＮＣ／ＦＩＲＥ．
ＯＫ＝１）と、格納済み入力ベクトルはプロトタイプ・
ベクトルとして「凍結」されない。入力ベクトルはニュ
ーラル・ネットワークの少なくとも１つのニューロン回
路によって認識されているので、学習可能ニューロン回
路は拘束されない。認識モードでは、異なるカテゴリを
有する２つのニューロン回路が発動した場合、すなわ
ち、入力ベクトルが識別されていない場合に、ＵＮＣ／
ＦＩＲＥ．ＯＫ信号がアクティブに設定される。要約す
ると、識別回路４００は、３つのローカル結果信号Ｆ、
ＤＥＧＯＵＴ、およびＵＮＣ／ＦＩＲＥ．ＯＫ（これら
は入力ベクトルの提示に対する所定のニューロン回路の
ローカル応答を表す）と、１つの状況信号ＤＥＧを生成
する。さらに、これらの信号の一部は制御信号として使
用される。
【０１６６】実際には、認識モードでの比較器４０２の
機能は、所定のニューロン回路１１のカテゴリ・レジス
タ４５０に格納されているローカル・カテゴリ信号Ｃ
を、ＯＲ−ＢＵＳ上で提示されるグローバル・カテゴリ
信号Ｃ*と比較することである。Ｃ信号とＣ*信号との間
に違いがあれば、比較器４０２では一致が発生しない。
一貫性を保つため、この場合、論理１が生成されると想
定する。このモードでは信号Ｌが非活動状態（Ｌ＝０）
であるので、したがって、ＸＯＲゲート４０３から出力
される信号Ｋは１に設定され、信号Ｆがアクティブ（Ｆ
＝１）であれば、信号ＵＮＣ／ＦＩＲＥ．ＯＫは１にな
る。これは、異なるカテゴリを有する少なくとも２つの
ニューロン回路が発動したことを意味する。少なくとも
１つのＵＮＣ／ＦＩＲＥ．ＯＫ信号が１に設定される
と、その結果、すべてのローカル結果信号のＯＲ演算の
結果であるグローバル結果信号ＵＮＣ／ＦＩＲＥ．ＯＫ
*が１に設定される。ベース・ニューラル・ネットワー
ク１１（Ａ）レベルでは、これは、異なるカテゴリで発
動した少なくとも２つのコミット済みニューロン回路に
よって入力ベクトルが認識されたために、入力ベクトル
が識別されていないことを意味する。これに対して、発
動したすべてのコミット済みニューロン回路がそれぞれ
グローバル・カテゴリＣ*と同一のローカル・カテゴリ
Ｃを有する場合、それから生成されるすべてのローカル
結果信号ＵＮＣ／ＦＩＲＥ．ＯＫは０に設定されるの
で、グローバル結果信号ＵＮＣ／ＦＩＲＥ．ＯＫ*は０
になる。後者の場合、入力ベクトルは識別され、そのカ
テゴリはＣ*になる。
【０１６７】学習フェーズでは、ニューロン回路が縮退
状態になるかどうかを判定することが重要である。使用
中のニューロン回路の場合、ＣＡＴ−ＢＵＳ上でマイク
ロコントローラ／ユーザ２２によって供給される入力カ
テゴリＣＡＴが比較器４０２でローカル・カテゴリＣと
比較される。ＣがＣＡＴと等しい場合は、ＵＮＣ／ＦＩ
ＲＥ．ＯＫ＝１になり、信号ＬＴＥは使用されず、この
ニューロン回路が正しいカテゴリで入力ベクトルを認識
しているので縮小プロセスは行われない。ＣとＣＡＴが
異なる場合は、距離ＤとＭｉｎＩＦ値との比較の結果、
すなわち、信号ＬＴＥ値に応じて、２つの場合が考えら
れる。信号ＬＴＥ＝１（すなわち、Ｄ＜＝ＭｉｎＩＦ）
の場合は、ニューロン回路１１は縮退状態であると宣言
され、ＡＮＤゲート４０６によって生成される論理１が
ＤＥＧレジスタ４０７に格納され、ＭｉｎＩＦ値がＡＩ
Ｆレジスタ３５２に格納される。信号ＬＴＥ＝０（すな
わち、Ｄ＞ＭｉｎＩＦ）の場合は、ＤＥＧレジスタ４０
７の内容は修正されず、ＡＮＤゲート４０６によって出
力される信号がゼロになる。さらに、ニューラル・ネッ
トワーク・レベルでは、比較器４０２は、入力カテゴリ
ＣＡＴが少なくとも１つのニューロン回路によって認識
されているかどうかを判定する役割を持つ。ニューロン
回路１１が縮退したかどうかを判定することは、縮小プ
ロセスの重要なステップである。学習フェーズ（信号Ｌ
＝１）では、ＸＯＲゲート４０３から出力されるＫ信号
が１に設定され（入力カテゴリＣＡＴがローカル・カテ
ゴリＣと同じなので、比較器４０２で一致が発生するた
め）、しかも信号Ｆ＝１であれば、信号ＵＮＣ／ＦＩＲ
Ｅ．ＯＫが１に設定される。ＡＮＤゲート４０９によっ
て生成されるＵＮＣ／ＦＩＲＥ．ＯＫ信号は、対象とな
るニューロン回路が入力ベクトルを正しく認識したの
で、入力ベクトルがベース・ニューラル・ネットワーク
１１（Ａ）レベルで正しく認識されたことを示すという
意味を持つ。この場合、学習可能ニューロン回路は空き
状態のままになり、格納済み入力ベクトルはＲＡＭメモ
リ２５１で新しいプロトタイプ・ベクトルとして「凍
結」されない。ニューラル・ネットワークが新たな学習
可能ニューロン回路を拘束する必要はない。
【０１６８】識別回路４００におけるグローバル信号Ｃ
*とローカル信号Ｃとの比較の結果であるＵＮＣ／ＦＩ
ＲＥ．ＯＫ信号は、グローバル結果信号ＵＮＣ／ＦＩＲ
Ｅ．ＯＫ*とは異なり、認識フェーズと学習フェーズの
いずれでも、ローカルで使用されないことに留意された
い。要約すると、認識モードでの信号ＵＮＣ／ＦＩＲ
Ｅ．ＯＫ*＝１は、２通りのカテゴリを有する少なくと
も２つのニューロン回路が入力ベクトルを認識したこと
を意味する。信号ＵＮＣ／ＦＩＲＥ．ＯＫ＊＝０は、単
一カテゴリを有する少なくとも１つのニューロン回路に
よって入力ベクトルが認識されたか、または入力ベクト
ルがまったく認識されていないことを意味する。学習フ
ェーズでは、グローバル結果信号ＵＮＣ／ＦＩＲＥ．Ｏ
Ｋ*（それから得られるＳＴ信号を介する）は、前の認
識フェーズ中に完了した事前装填ステップ中にＲＡＭメ
モリ２５１に格納されている入力ベクトルを、学習可能
ニューロン回路に強制的に凍結させるかどうかを判定す
る役割を持つ。
【０１６９】Ｄｍｉｎ決定回路（５００） 図１３を参照して前述したように、Ｄｍｉｎ決定回路５
００は、マルチプレクサ５０１と、探索／分類回路５０
２と、論理回路５０３とで構成されている。図３７は、
探索／分類回路５０２に印加されるＳＥＬＥＣＴバー信
号を生成する論理回路５０３の内部構造の概略を示して
いる。実際には論理回路５０３は、図１３から明らかな
ように、Ｆ信号、ＣＯ信号、およびＲＳ信号を受け取る
だけでなく、ＮＯＲＭＡＬ（ＮＭ）信号、ＮＥＡＲＥＳ
Ｔ ＮＥＩＧＨＢＯＲ（ＮＮＭ）信号、およびＳＡＶＥ
（ＳＭ）信号という基本ＺＩＳＣチップ１０の各種動作
モード／サブモードに関連する３つの制御信号も受け取
る。この３つの制御信号は、状況／制御論理回路１８に
よって生成され、ＩＡＤＤ／ＣＴＬ−ＢＵＳを介して論
理回路５０３に伝送される。論理回路５０３は、１つの
３ウェイＡＮＤゲート５０３．１と、２つの２ウェイＡ
ＮＤゲート５０３．２および５０３．３と、１つの３ウ
ェイＮＯＲゲート５０３．４とを含んでいる。ＡＮＤゲ
ート５０３．１にはＣＯ、Ｆ、およびＮＭの各信号が印
加される。ＡＮＤゲート５０３．２にはＣＯおよびＮＮ
Ｍの各信号が印加される。また、ＡＮＤゲート５０３．
３にはＲＳおよびＳＭの各信号が印加される。前記３つ
のＡＮＤゲートの出力は、ＳＥＬＥＣＴバー信号を生成
するＮＯＲゲート５０３．４のそれぞれの入力に印加さ
れる。次に、このＳＥＬＥＣＴバー信号は、図４２を参
照して後述するように禁止信号として探索／分類回路５
０２に印加される。
【０１７０】本質的に、探索／分類回路５０２の主な役
割は、ニューラル・ネットワークのニューロン回路によ
って計算されたすべての距離のうちの最小距離Ｄｍｉｎ
を求める探索に関与し、さらに残りの距離の分類に関与
することである（また、データのカテゴリ・タイプを処
理できるようにもなっている）。このため、探索と分類
のプロセスをニューラル・ネットワークのすべてのニュ
ーロン回路がまとめて実行することに留意することが重
要である。より一般的には、探索／分類回路５０２の役
割は、まず、複数のパラメータからなるグループから最
小値を検出し、次に、残りの値を増加順に分類すること
である。しかし、それが最大値を検出し、残りの値を減
少順に分類できるようになっていることは、当業者にと
っては当然のことと思われる。したがって、探索および
分類プロセスは、最短時間でしかもできる限り単純な回
路で実行しなければならない。このような基準は本発明
の探索／分類回路５０２によって満足される。最小距離
Ｄｍｉｎを決定するための探索プロセスと関連回路につ
いてのみ、以下に説明する。ただし、最大距離を決定す
るための探索プロセスの場合も、基本的には同じ規則に
従い、よく似た回路を使用するはずである。
【０１７１】本発明の探索プロセスの基礎にあるアルゴ
リズムについて、図３８の流れ図５０４を参照して簡単
に説明する。４つのニューロン回路１１−１〜１１−４
があり、それぞれが入力ベクトルとその格納済みプロト
タイプ・ベクトルとのそれぞれの距離Ｄ１、Ｄ２、Ｄ
３、およびＤ４を計算したと想定する。提起される問題
は、この４つの距離のうちの最小値Ｄｍｉｎを決定する
ことである。まず第一に、距離を列に配置し、対応する
ビットを行に配置したマトリックスを構築する。ここで
単純な例を示すことにする。Ｄ１＝０１１０、Ｄ２＝１
００１、Ｄ３＝１１０１、およびＤ４＝０１０１のよう
にそれぞれが４ビットで符号化された２進ワードで構成
されている距離Ｄ１、Ｄ２、Ｄ３、およびＤ４のうちの
最小値を検出しなければならないと想定する。以下の表
IIは構築されたマトリックスを示すもので、１行目Ｌ１
は重い重みを持つビットすなわちＭＳＢを表し、ＬＳＢ
を表すＬ４まで以下同様になっている。より一般的に
は、ｄｋｉという表記は、ｋ行目かつｉ列目のビットの
値を表す。したがって、この例では、変数ｋ（ｋ＝１〜
４）は距離を表す２進ワード内でのそのビットのランク
であり、変数ｉ（ｉ＝１〜４）は対象となるニューロン
回路のランクである。表IIから明らかなように、各行に
は２進ワードが１つずつ対応している（たとえば、それ
ぞれの距離ワードのＭＳＢによって形成されるＬ１は、
Ｌ１＝０１１０のようになる）。
【０１７２】 表II Ｄ１ Ｄ２ Ｄ３ Ｄ４ Ｌ１ ｄ１１＝０ ｄ１２＝１ ｄ１３＝１ ｄ１４＝０ （ＭＳＢ） Ｌ２ ｄ２１＝１ ｄ２２＝０ ｄ２３＝１ ｄ２４＝１ Ｌ３ ｄ３１＝１ ｄ３２＝０ ｄ３３＝０ ｄ３４＝０ Ｌ４ ｄ４１＝０ ｄ４２＝１ ｄ４３＝１ ｄ４４＝１ （ＬＳＢ）
【０１７３】次に図３８について説明すると、同図はア
ルゴリズム５０４の流れ図を示すものである。「開始」
というボックスで探索プロセスが開始された後、ボック
ス５０５で１行目Ｌ１のビットの分析に移行し、ボック
ス５０６で行われるテスト中にそこに少なくとも１つの
「０」があるかどうかが判定される。１行目Ｌ１は２つ
の０を含んでいるので、ボックス５０７により、「１」
を含む距離、すなわち、Ｄ２とＤ３が除外され、これら
は後続の処理ステップに関与しなくなる。距離が除外さ
れることを示すため、以下の２行に概略を示すように、
対応する列に「×」が表示される。
【０１７４】上記の状況行（ＳＬ）から明らかなよう
に、距離Ｄ２およびＤ３に対応する列が除外される。次
に、ボックス５０８で現在行（Ｌ１）が検査され、それ
が最後の行かどうかが判定される。この例では、行Ｌ１
は最後の行ではないので処理が続行される。ステップ２
として、ボックス５０９により、次の行Ｌ２が検査され
る。距離Ｄ２およびＤ３は除外されているので、ボック
ス５０６で行われるテスト中に列Ｄ１およびＤ４につい
てのみ、そこに「０」があるかどうかもう一度探索が行
われる。０が検出されないので、このステップではそれ
以上列の除外が行われず、ボックス５０７が迂回され
る。行Ｌ２は０を含まないので、以下に示すようにステ
ップ２では前回の状況行ＳＬの変更を行わない。
【０１７５】行Ｌ３について処理が続行される。このス
テップ３では、ビットｄ３４の距離Ｄ４に新たな０の存
在が検出されるので、以下に示すように距離Ｄ１が除外
される。
【０１７６】最後に、ステップ４ではボックス５０６で
行Ｌ４が検査され、０が検出されないので、ボックス５
０７が迂回され、ステップ３で検出した状況が確認され
る。距離Ｄ１、Ｄ２、Ｄ３は除外されているので、ニュ
ーロン回路１１−４によって検出された距離Ｄ４で最小
値が表される。
【０１７７】行Ｌ４は最後の行なので、ボックス５０８
で行われるテスト後に探索プロセスは「終了」というボ
ックスで終了する。最後に、最小距離がＤｍｉｎ＝Ｄ４
＝０１０１と示される。
【０１７８】図３９は、本発明による探索／分類回路５
０２の基礎である基本ベース・ユニット（全体を参照番
号５１０で示す）の概略構造を示している。図３９から
明らかなように、参照番号５１０−ｋｉは、ニューロン
回路１１−ｉの評価回路２００によって事前に計算され
た距離信号Ｄｉのビットｄｋｉ（行ｋ、列ｉ）を処理す
る基本ベース・ユニットを示している（ただし、ｋ＝１
〜ｐ、ｉ＝１〜Ｎ）。基本的にユニット５１０−ｋｉ
は、２つのサブユニット５１１−ｋｉと５１２−ｋｉと
で構成されている。ユニット５１０−ｋｉには、入力ビ
ット信号ｄｋｉ、除外入力信号ＥＸＣＬＩＮｋｉ、およ
びフィードバック信号ＯＲｋという３つの入力信号が印
加され、ローカル出力信号ＮＯＵＴｋ−ｉおよび除外出
力信号ＥＸＣＬＯＵＴｋｉという２つの出力信号がそこ
から出力される。ＥＸＣＬＩＮｋｉ信号は、その値に応
じて、探索プロセス、すなわち、Ｄｍｉｎの決定用とし
てユニット５１０−ｋｉを選択するかまたは禁止するた
めに使用される。たとえば、ＥＸＣＬＩＮｋｉが非活動
状態（ＥＸＣＬＩＮｋｉ＝０）に設定されると、ユニッ
ト５１０−ｋｉは除外されず、一方、ＥＸＣＬＩＮｋｉ
がアクティブ（ＥＸＣＬＩＮｋｉ＝１）に設定される
と、ユニット５１１−ｋｉは動作不能になり、ＮＯＵＴ
ｋ−ｉが非活動状態（ＯＲ回路１２に基づくＺＩＳＣチ
ップ１０の本発明の実施態様では、ＮＯＵＴｋ−ｉ＝
０）に設定される。基本的にサブユニット５１１−ｋｉ
の機能は、そのサブユニットが禁止されていないときに
ビットｄｋｉが「０」になっているかどうかを探索する
ことである。そのために、ビット信号ｄｋｉとＥＸＣＬ
ＩＮｋｉ信号との間で特定の論理機能が実行され、出力
信号ＮＯＵＴｋ−ｉを生成する。これに対して、信号Ｅ
ＸＣＬＯＵＴｋｉは、信号ＥＸＣＬＩＮｋｉ、ｄｋｉ、
およびＯＲｋに対する所定の論理機能である。したがっ
て、ユニット５１２−ｋｉの役割は、その値に応じて前
記ユニットを禁止または許可するために、ビットｄ（ｋ
＋１）ｉを処理する次の行に関する後続ユニット５１０
−（ｋ＋１）ｉ用の適切な入力信号を生成することであ
る。すなわち、サブユニット５１２−ｋｉは、次の行が
処理されるときに距離Ｄｉが除外されるかどうかを判定
する。ゲート信号としてここで介入する信号ＯＲｋは、
行ｋによって生成されたすべてのＮＯＵＴｋ−ｉ信号の
ＯＲ演算の結果である（ＯＲｋ＝ＮＯＵＴｋ−１ ＯＲ
・・・ＯＲ ＮＯＵＴｋ−Ｎ）。
【０１７９】図４０に示す好ましい実施例では、サブユ
ニット５１１−ｋｉは、ＮＯＵＴｋ−ｉ＝ｄｋｉ ＮＯ
Ｒ ＥＸＣＬＩＮｋｉを実行するＮＯＲゲート５１３で
構成されている。除外機能に関する重要な役割を果たす
サブユニット５１２−ｋｉは、ＡＮＤゲート５１４とＯ
Ｒゲート５１５とで構成され、これらはＡＮＤ−ＯＲ機
能を実行するために相互接続されているので、ＥＸＣＬ
ＯＵＴｋｉ＝ＥＸＣＬＩＮｋｉ ＯＲ （ｄｋｉ ＡＮ
Ｄ ＯＲｋ）になる。たとえば、信号ＥＸＣＬＩＮｋｉ
＝１の場合は、ｄｋｉの値がＯＲ回路１２に対して中立
かどうかにかかわらず、信号ＮＯＵＴｋ−ｉが強制的に
ゼロになる。ここで、信号ＥＸＣＬＩＮｋｉ＝０（除外
なし）の場合は、信号ＮＯＵＴｋ−ｉが
【数１３】 以降、ｄｋｉバーと記載する。になる。ｄｋｉ＝０の場
合は、信号ＮＯＵＴｋ−ｉ＝１になるので、後者の値
は、この位置でゼロが検出されたことを表す。その結
果、信号ＯＲｋは１になり、ｄｋｉ＝０かつ信号ＥＸＣ
ＬＩＮｋｉ＝０なので、信号ＥＸＣＬＯＵＴｋｉ＝０が
得られる。これは、次のユニットが禁止されないことを
意味する。これに対して、ｄｋｉ＝１の場合は、依然と
して信号ＥＸＣＬＩＮｋｉが０になるので、信号ＮＯＵ
Ｔｋ−ｉは０に設定される。ここで、この行ｋに関して
除外されない残りの列から得られる結果に応じて、２通
りの場合を考察しなければならない。すべての入力ビッ
ト信号が１になる場合、この行ｋのローカル結果信号
（すべてのｉという値の場合）はいずれもゼロになり、
信号ＯＲｋ＝０になり、最終的に信号ＥＸＣＬＯＵＴｋ
ｉ＝０（除外なし）になる。同じく行ｋの場合に少なく
とも１つの入力ビットが０になると、対応するローカル
結果信号ＮＯＵＴｋ−ｉが１になるので、信号ＯＲｋ＝
１になり、最終的にＥＸＣＬＯＵＴｋｉ＝１になり、そ
れにより列１が除外される。
【０１８０】次に、グローバル出力信号ＯＵＴ*のビッ
トＯＵＴ*１〜ＯＵＴ*４を生成するためにＯＲ回路１２
の適切な専用ＯＲ補助回路を介して４つの探索／分類回
路５０２−１〜５０２−４（４通りのニューロン回路１
１−１〜１１−４に属す）がどのように結合されている
かを示す図４１について考察する。以下の説明は、図８
のＺＩＳＣチップ１０の実施態様とともに表IIの例を参
照して行う。ＯＲ回路１２のこのＯＲ補助回路は、ロー
カル出力ＮＯＵＴ信号を処理するもので、探索／分類回
路５０２の動作を理解しやすくするために図４１では参
照番号１２．１が付けられている。簡略化のため、図４
１に示す探索／分類回路５０２は、探索機能を実行する
のに必要な回路に任意に制限されている。図４１に示さ
れ、参照番号５１６が付けられている回路は、集合回路
５１７および専用ＯＲ補助回路１２．１を形成するため
に図４１に隣接して示されている４つの探索／分類回路
５０２−１〜５０２−４を含んでいる。したがって、集
合回路５１７は、マトリックスを形成するために配置さ
れている１６個の基本ベース・ユニット５１０−１１〜
５１０−４４で構成されている。これら４つの探索／分
類回路のそれぞれは別々のニューロン回路内に配置さ
れ、例示のために仮に組み立てられたにすぎないことに
留意されたい。同じく図４１から明らかなように、ニュ
ーロン回路１１の探索／分類回路５０２は、１列（この
例では４列）に配置された適切な数のユニット５１０を
積み重ねるかまたはカスケード化することによって構築
される。ただし、回路５１６の各ノードの論理レベル
は、Ｄｍｉｎ決定（探索）プロセスの終了時に表IIに示
す例と一致するように図４１に示されていることに留意
されたい。探索／分類回路はすべて同一であり、同じ構
造を有する。次に、集合回路５１７について詳述する。
１行目のユニット５１０−１１〜５１０−１４には、そ
れぞれのＭＳＢビットｄ１１〜ｄ１４が関係する。以下
の説明では、信号ＥＸＣＬＩＮ１ｉおよびＥＸＣＬＯＵ
Ｔ４ｉをそれぞれＥＸＣＬＩＮ−ｉおよびＥＸＣＬＯＵ
Ｔ−ｉと呼ぶ。他の列についても、同様の理論が適用さ
れる。ユニット５１０−１１〜５１０−１４にはそれぞ
れ除外信号ＥＸＣＬＩＮ−１〜ＥＸＣＬＩＮ−４が印加
される。次に、前記ユニットは、ＯＲゲート１２．１．
１に印加されるＮＯＵＴ１−１〜ＮＯＵＴ１−４信号を
生成し、ＯＲゲート１２．１．１は出力信号ＯＵＴ*１
を供給する。信号ＯＵＴ*１は、ＯＲ１信号として１行
目のユニット５１０−１１〜５１０−１４のそれぞれに
再注入される。それぞれのＯＲゲート１２．１．２〜１
２．１．４によるＯＵＴ*２〜ＯＵＴ*４信号の生成につ
いても、同じ理論が適用されるが、これらのＯＲゲート
も専用ＯＲ補助回路１２．１の一部である。ＺＩＳＣチ
ップ１０の本発明の実施態様の専用ＯＲ補助回路１２．
１は、実際には、ＯＲゲート１２．１．１〜１２．１．
Ｎを含んでいる。ユニット５１０−１１〜５１０−１４
は、２行目のユニット５１０−２１〜５１０−２４のそ
れぞれのＥＸＣＬＩＮ入力端子に印加される中間信号Ｅ
ＸＣＬＯＵＴ１１〜ＥＸＣＬＯＵＴ１４も生成する。４
行目までの他の行の集合回路５１７の構造についても、
同じ理論が適用される。４行目のユニット５１０−４１
〜５１０−４４は、後で使用される最終信号ＥＸＣＬＯ
ＵＴ４１（またはＥＸＣＬＯＵＴ−１）〜ＥＸＣＬＯＵ
Ｔ４４（またはＥＸＣＬＯＵＴ−４）を生成する。ただ
し、技術的な制約のため、図４１に示すＯＲゲートの代
わりにＮＯＲ論理ゲートも選択可能であることに留意さ
れたい。この場合、ＯＲｋビット信号の正しい極性を取
り出すために各ＮＯＵＴｋ−ｉ信号ごとにインバータが
１つずつ必要になるはずである。いずれにしても、ＯＲ
ｋ＝ＯＵＴ*ｋ＝ＮＯＵＴｋ−１ ＯＲ・・・ＯＲ Ｎ
ＯＵＴｋ−Ｎという論理関係を満たす必要がある。
【０１８１】次に、図４１の回路の動作について説明す
る。ＥＸＣＬＩＮ―１〜ＥＸＣＬＩＮ−４信号は、すべ
て非禁止または選択論理レベルになっている。たとえ
ば、前述の例と一致するようにすべてゼロに設定され、
すなわち、ＥＸＣＬＩＮ−１＝・・・＝ＥＸＣＬＩＮ−
４＝０になる。その後、探索プロセスが開始されると、
表IIに示すそれぞれの値に従って、ただちにビットｄ１
１〜ｄ４４がユニット５１０−１１〜５１０−４４のそ
れぞれの入力に印加される。図４１から明らかなよう
に、２進ワードＬ１（Ｌ１＝０１１０）を形成するすべ
てのＭＳＢ、すなわち、ｄ１１、ｄ１２、ｄ１３、およ
びｄ１４が１行目のそれぞれのユニット５１０−１１〜
５１０−１４に印加される。前述のユニット５１０の内
部構造によれば、それから出力される２進ワードはＮＯ
ＵＴ１−１ ＮＯＵＴ１−２ ＮＯＵＴ１−３ ＮＯＵ
Ｔ１−４＝１００１、すなわち、
【数１４】 以降、Ｌ１バーと記載する。になる。信号ＯＵＴ*のＯ
ＵＴ*１という１ビット目を生成するためにＯＲゲート
１２．１．１でこれらのＮＯＵＴ信号のＯＲが取られ
る。１行目で少なくとも１つのゼロが識別されているの
で、信号ＯＵＴ*１＝１になる。次に、ＯＵＴ*１信号は
フィードバック・ループを介してユニット５１０−１１
〜５１０−１４のそれぞれにフィードバック信号として
供給される。上記の説明との一貫性を保つため、このフ
ィードバック信号はＯＲ１と呼ばれる。次に、１行目の
各ユニットのサブユニット５１２が対応するＥＸＣＬＯ
ＵＴ信号の値を決定する。この例では、ＥＸＣＬＯＵＴ
１１＝０、ＥＸＣＬＯＵＴ１２＝１、ＥＸＣＬＯＵＴ１
３＝１、およびＥＸＣＬＯＵＴ１４＝０によって結果が
得られる。これらの信号は２行目のそれぞれのユニッ
ト、すなわち、５１０−２１〜５１０―２４に印加され
るが、ユニット５１０−２２と５１０−２３のそれぞれ
の列が除外されているので、この２つのユニットのみ禁
止される。ＥＸＣＬＩＮ信号が１になると、ただちに対
応するユニット５１０が禁止され、次にこのユニット５
１０が１と等しいＥＸＣＬＯＵＴ信号を生成することに
よって同じ列に関連する次行の対応するユニット５１０
を禁止する。他の行についても同様の理論が適用され
る。４行目である最後の行に達するまで、１行ずつ上記
の動作が続行される。信号ＯＵＴ*３およびｄ３１の値
のためにこの列が禁止されていることを示すために、ユ
ニット５１０−４１に印加されるＥＸＣＬＩＮ４１信号
が１になる。４行目のＬＳＢを処理しても、現行状況の
修正は一切行われない。探索プロセスの最終結果は、Ｏ
Ｒゲート１２．１．１〜１２．１．４によって出力され
るが、信号ＯＵＴ*＝ＯＵＴ*１ ＯＵＴ*２ ＯＵＴ*３
ＯＵＴ*４＝１０１０によって示される。信号ＯＵＴ*
はニューロン回路１１−４によって計算された距離Ｄ４
の補数になる。ＥＸＣＬＯＵＴ−１〜ＥＸＣＬＯＵＴ−
３信号はいずれも「１」になり、ＥＸＣＬＯＵＴ−４の
み「０」になることにも留意されたい。要約すると、最
小距離Ｄｍｉｎ＝Ｄ４が決定された（実際は、図４１に
示す実施態様によってその補数値
【数１５】 以降、Ｄｍｉｎバーと記載する。が生成されている）だ
けでなく、そのニューロン回路がその値を保持すること
になる（この場合、ニューロン回路１１−４はそのＥＸ
ＣＬＯＵＴ信号がゼロになる唯一のニューロン回路であ
る）。ＯＵＴ*信号の全体は回路５１６の出力側で得ら
れる（これは、４つのニューロン回路１１−１〜１１−
４の探索／分類回路によって形成された集合回路５１７
とＯＲ補助回路１２．１とが直列に接続されていること
による）。この理論をそれぞれがｐビットを処理するＮ
個の探索／分類回路５０２−１〜５０２−Ｎのアセンブ
リまで一般化し、Ｎ通りの距離Ｄ１、・・・、ＤＮのう
ちの最小距離Ｄｍｉｎを決定することができる集合回路
５１７を実現してもよい。ＺＩＳＣチップ１０の本発明
の実施態様では、それぞれの距離がｐ＝１４ビットで符
号化されている。この場合、ＯＲ補助回路１２．１は、
信号ＯＵＴ*（ビット信号ＯＵＴ*１〜ＯＵＴ*ｐで構成
される）を生成するためにｐ個のＮ入力ＯＲゲート１
２．１．１〜１２．１．ｐで構成されている。ＯＲ信号
は、ｐ個のビット信号ＯＲ１〜ＯＲｐで構成されるが、
これらのビット信号はＯＵＴ*１〜ＯＵＴ*ｐビット信号
から直接得られる。例示のため、最小距離Ｄｍｉｎを求
める探索プロセスのみについて上記の説明を示してきた
が、本発明の革新的な探索／分類回路５０２は実際は探
索機能と分類機能の両方を有するものとして通常は設計
されていることに留意されたい。
【０１８２】実際、図４１の回路は、必要であれば残り
の距離を増加順に格納するように分類機能を追加するた
めの小さい回路を追加するだけで大幅に改善することが
できる。両方の機能を有する探索／分類回路５０２につ
いては、図４２に参照番号５１８で示す。図４２から明
らかなように、集合回路５１７およびＯＲ補助回路１
２．１（図４１を参照して前述したもの）に関するもの
として、この追加回路は５１９および５２０という２つ
の回路を含んでいる。たとえば、距離Ｄ１および探索／
分類回路５０２−１に関する限り、専用回路５１９は、
２ウェイＯＲゲート５２１−１と、２ウェイＯＲゲート
５２２−１と、ラッチ５２３−１などの記憶素子とを含
んでいる。ＯＲゲート５２２−１とラッチ５２３−１は
直列に接続され、ＯＲゲートの出力がラッチの入力を励
起する。ラッチ５２３−１の出力は、フィードバック・
ループ内でＯＲゲート５２２−１の一方の入力に接続さ
れている。ＯＲゲート５２２−１のもう一方の入力はＸ
ＯＲ−１信号を受け取る。この信号の特徴については後
述する。ラッチ５２３−１は、標準通り適切なＣＬＯＣ
Ｋ信号とＲＥＳＥＴ信号を受け取る。ラッチ５２３−１
の出力は、ＥＸＣＬＩＮ'−１信号を印加するためにＯ
Ｒゲート５２１−１の第１の入力にも接続されている。
ＯＲゲート５２１−１のもう一方の入力は
【数１６】 以降、ＳＥＬＥＣＴ−１バーと記載する。信号を受け取
る。ＯＲゲート５２１−１から出力される信号はＥＸＣ
ＬＩＮ−１信号として探索／分類回路５０２−１のユニ
ット５１０−１１に印加される。同じく距離Ｄ１列につ
いて説明すると、回路５２０は、ＥＸＣＬＯＵＴ−１信
号を生成する探索／分類回路５０２−１の出力に接続さ
れるインバータ５２４−１を含んでいる。このインバー
タ５２４−１の役割は、ＸＯＲ−１という信号を生成す
るためにＥＸＣＬＯＵＴ−１信号の補数を取ることであ
る。ＸＯＲ−１信号は、ＯＲゲート５２２−１のもう一
方の入力に印加される。図４２から明らかなように、回
路５１９および５２０は、これ以外にも列Ｄ２〜Ｄ４用
の２つの同一回路を含んでいる。実際には、回路５１９
および５２０は、距離Ｄ１〜ＤＮに対応するＮ列分のＮ
個のこのような同一回路で構成されている。
【０１８３】図４２の回路の動作は、同じく表IIの例に
対応して次のように理解することができる。初期設定時
にＥＸＣＬＩＮ'−１〜ＥＸＣＬＩＮ'−４信号が０００
０にリセットされる。これは、ラッチ５２３−１〜５２
３−４のそれぞれに印加される特定のＲＥＳＥＴ制御信
号によって行われるので、４つの分類回路５０２−１〜
５０２−４のすべてが論理回路５０３（図３７）によっ
て生成されるＳＥＬＥＣＴ信号（ＳＥＬＥＣＴバー＝
０）によって禁止されていないと想定する。その結果、
信号ＥＸＣＬＩＮ−１〜ＥＸＣＬＩＮ−４はゼロ（除外
なし）になる。ニューロン回路１１−４の分類回路５０
２−４によって決定された距離Ｄ４に対応する最小距離
が図４１に示すネット値で検出されるまで、探索プロセ
スが前述のように行われる。図４１から明らかなよう
に、ＥＸＣＬＯＵＴ−１〜ＥＸＣＬＯＵＴ−４信号は２
進ワード１１１０で表される。回路５２０のインバータ
５２３−１〜５２３−４での反転後、対応するＸＯＲ−
１〜ＸＯＲ−４信号が図４２に示すように２進ワード０
００１で示される。この「１」の位置は、最小距離がニ
ューロン回路１１−４によって保持されていることを示
す。ここで、分類プロセスを詳細に考察する。ＸＯＲ−
１〜ＸＯＲ−４信号は、ＥＸＣＬＩＮ'−１〜ＥＸＣＬ
ＩＮ'−４信号（２進ワード００００に相当する）によ
ってＯＲゲート５２２−１〜５２２−４でＯＲが取ら
れ、ラッチ５２３−１〜５２３−４にそれぞれラッチさ
れる。最後に、ＥＸＣＬＩＮ−１〜ＥＸＣＬＩＮ−４の
新しい値が、集合回路５１７に印加される２進ワード０
００１によって示される。ここでＥＸＣＬＩＮ−１〜Ｅ
ＸＣＬＩＮ−３信号は０になるので、対応する探索／分
類回路５０２−１〜５０２−３は分類プロセスの次のス
テップに関与できるようになる。距離Ｄ４が除外されて
いるので、探索／分類回路５０２−４だけは次の探索ス
テップに関与しない。回路５１８は、残りの３つの距離
Ｄ１、Ｄ２、またはＤ３のいずれが最小距離であるかを
判定するために探索プロセスを再開する。前述と同じプ
ロセスが行われる。これで、距離Ｄ１が探索済みの最小
距離であることが分かる。次に、回路５１８は探索プロ
セスを続行し、距離Ｄ１の列を除外する。探索プロセス
と分類プロセスは、距離Ｄ１を参照して前述のように行
われる。距離は、増加順、すなわち、この例ではＤ４、
Ｄ１、Ｄ２、Ｄ３の順に順次、ＯＵＴ*−ＢＵＳ上で得
られるようになる。最大距離を探索し、次に残りの距離
を減少順に分類できるようになっている回路にも、同じ
理論が適用されるはずである。基本的に、図４２の回路
５１８でこの処理を行うには、当業者の技量の範囲内で
ユニット５１０の構造にわずかな変更を加えるだけでよ
いはずである。要約すると、これまで、図４１および図
４２の回路を参照して、探索／分類回路５０２（基本Ｚ
ＩＳＣチップ１０の各ニューロン回路１１に探索／分類
回路が１つずつ配置されている）の探索機能と分類機能
について説明してきた。探索／分類回路５０２−１〜５
０２−Ｎを組み立てることによって形成される集合回路
５１７は非常に高速な回路である。というのは、すべて
の距離信号Ｄ１〜ＤＮのｐ＝１４ビットがすべて並列処
理されるので、シーケンサが不要であるからである。ニ
ューロン回路の数は回路５１８の全体的な遅延に影響せ
ず、専用ＯＲ補助回路１２．１内の論理ゲートの入力の
数を変更するだけである。最後に、集合回路５１７は完
全にモジュール方式であるので、最小数のデバイスのみ
を必要とする。
【０１８４】デイジー・チェーン回路（６００） 図４３は、信号ＳＴによって制御される１ビットのＤＡ
ＩＳＹレジスタ６０１周辺に構築されたニューロン回路
１１のデイジー・チェーン回路６００の詳細構造を示し
ている。ＳＴ信号は、ニューロン回路が使用中であるは
ずであると識別回路４００によって確認されたときまた
は初期設定時の２通りの場合の学習フェーズ中にアクテ
ィブに設定される。したがって、ＳＴ信号は、ＵＮＣ／
ＦＩＲＥ．ＯＫ*信号とＬ信号から直接得られる。ＤＣ
Ｉ信号は２ウェイＡＮＤゲート６０２の第１の入力に印
加され、そのゲートのもう一方の入力は
【数１７】 以降、ＲＥＳＥＴバーと記載する。信号を受け取る。Ａ
ＮＤゲート６０２の出力はレジスタ６０１の入力に接続
されている。レジスタ６０１の出力は２ウェイＯＲゲー
ト６０３の第１の入力に接続され、そのゲートのもう一
方の入力はＡＬＬ信号を受け取る。ＤＣＯ出力端子側で
ＯＲゲート６０３から出力される信号はＤＣＯ信号であ
る。初期設定時にＲＥＳＥＴ信号はアクティブに設定さ
れ、すなわち、ＲＥＳＥＴバー＝０になり、信号ＳＴが
アクティブに設定されるとただちにＡＮＤゲート６０２
によって出力されるこの「０」値がＤＡＩＳＹレジスタ
６０１にロードされ、その結果、ＯＲゲート６０３（信
号ＡＬＬ＝０）を介してＤＣＯ信号がゼロに設定され
る。より一般的には、ＡＮＤゲート６０２の出力側のデ
ータをレジスタ６０１にロードする必要があるときに、
ＳＴ信号が活動化される。ＡＬＬ信号が活動化される
（ＡＬＬ＝１）と、レジスタ６０１に格納されている２
進値にかかわらず、ＤＣＯ信号がアクティブ（ＤＣＯ＝
１）に設定される。このＡＬＬ信号は、ニューラル・ネ
ットワーク１１（Ａ）のテスト時に有益であることが分
かる。実際にテスト時には、ニューラル・ネットワーク
１１（Ａ）のすべてのニューロン回路が、例外なく、使
用中の場合と同様の挙動をする。通常の動作条件では、
ＡＬＬ信号は「０」に設定され、ＲＥＳＥＴバー信号は
「１」に維持される。第１のニューロン回路１１−１の
ＤＣＩ入力端子は外部ワイヤを介してＶＨに接続されて
いる。ＳＴ信号、ＲＥＳＥＴバー信号、およびＡＬＬ信
号は、ＺＩＳＣチップ１０のニューロン回路１１−１〜
１１−Ｎのすべてのデイジー・チェーン回路６００に並
列に印加される。
【０１８５】次に、ＺＩＳＣチップ１０の第１のニュー
ロン回路について考察する。初期設定時、ＺＩＳＣチッ
プ１０のすべてのレジスタ６０１は、前述の通り初期設
定時に行われた一般リセット（ＲＥＳＥＴバー＝０かつ
ＳＴ＝１）の結果としてゼロを保持している。この初期
設定ステップ後、第１のニューロン回路１１−１の入力
端子ＤＣＩはＶＨに結合されているので、信号ＤＣＩ−
１はＡＮＤゲート６０２の第１の入力に１（ＤＣＩ−１
＝１）を印加し、信号ＲＥＳＥＴバーもそのゲートのも
う一方の入力に１を印加し、その結果、レジスタ６０１
の入力側に１が印加される。これに対して、レジスタ６
０１にはゼロがロードされているので、最終的にＯＲゲ
ート６０３（ＡＬＬ＝０）から出力されるＤＣＯ−１信
号は０になる。したがって、ニューラル・ネットワーク
１１（Ａ）の第１のニューロン回路１１−１のＤＣＩ信
号とＤＣＯ信号だけが相補値を有する。すなわち、論理
関係ＤＣＩ＝ＤＣＯバーに従っている。というのは、残
りのデイジー・チェーン回路、すなわち、ニューロン回
路１１−２〜１１−Ｎのいずれについても、信号ＤＣＩ
＝信号ＤＣＯ＝０になるからである。したがって、構造
上、初期設定ステップが完了すると、ただちにニューロ
ン回路１１−１が学習可能ニューロン回路になる。学習
モードで信号ＳＴがアクティブに設定されると、レジス
タ６０１の入力に印加された論理１がそこにロードされ
る。その結果、信号ＤＣＩ−１およびＤＣＯ−１は１に
なり、第１のニューロン回路１１−１は学習が完了し、
使用中になる。これに対して、前述と同じ理由で、ＤＣ
Ｉ−２＝１かつＤＣＯ−２＝０になる。これは、この時
点では連鎖内の次のニューロン回路、すなわち、ニュー
ロン回路１１−２が学習可能ニューロン回路になってい
ることを意味する。この理論は、ニューロン回路１１−
Ｎが使用中になるまで拡張することができる。各ニュー
ロン回路ごとにＤＣＯ信号を生成するには多くても１つ
のレジスタと２つの基本論理ゲートだけが必要なので、
全体的な遅延は非常に小さく、しかも、ニューラル・ネ
ットワーク１１（Ａ）を形成するニューロン回路の数と
は無関係である。
【０１８６】デイジー・チェーン回路６００は制御論理
回路６０４をさらに含み、この制御論理回路は、２ウェ
イＸＯＲゲート６０５と２ウェイＡＮＤゲート６０６と
いう２つの論理ゲートで構成されている。ＸＯＲゲート
６０５は、ニューロン回路１１のＤＣＩ信号およびＤＣ
Ｏ信号によって励起され、ＲＡＭメモリ２５１用のＲＳ
（格納可能）信号を生成する。基本的にＲＳ信号は、そ
こでのＷＲＩＴＥ動作を許可または禁止するための書込
みイネーブル信号として機能する。認識フェーズでは、
入力ベクトルがすべてのコミット済みニューロン回路
（選択され拘束されているもの）に提示されるが、入力
ベクトル成分は、後続の学習フェーズ中に拘束される可
能性を予測して学習可能ニューロン回路のＲＡＭメモリ
２５１のみに事前装填される。その６４個の成分の格納
は本当に時間がかかるプロセスなので、ＲＡＭメモリ２
５１に事前装填すると、認識フェーズでは非常に有利で
ある。本発明のＺＩＳＣチップ１０の実施態様では、実
際には入力ベクトルを格納することと、信号ＳＴを活動
化して、学習フェーズを終了するよう学習可能ニューロ
ン回路のレジスタ６０１を設定することだけが残ってい
る。その場合、ＲＡＭメモリ２５１にさらに書き込まな
いようにするために、ＲＳ信号が非活動状態に設定され
る。これに対して、ＡＮＤゲート６０６はＤＣＯ信号と
ＮＳ信号からＣＯ信号を生成する。このＮＳ信号は、前
述の通り、各ニューロン回路の突合せ回路１５０によっ
て内部で生成される（図１０を参照）。したがって、Ｃ
Ｏ信号は、選択され拘束されている（すなわち、コミッ
ト済み）ニューロン回路の場合にアクティブに設定され
る。このような信号の組合せにより、ＣＯ信号は図８に
示すＺＩＳＣチップ１０の所与のブロックに正しく印加
され、その結果、コミット済みニューロン回路だけが認
識フェーズと学習フェーズの縮小プロセスに関与できる
ようになる。
【０１８７】以下の表IIIは、ニューロン回路の状態
と、ＤＣＩ信号およびＤＣＯ信号の論理値との関係をま
とめたものである。
【０１８８】 表III ＤＣＩ ＤＣＯ ＮＣ状態 ０ ０ 空き状態 １ ０ 空き状態（学習可能＝第１の空き状態） １ １ 使用中 −−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ １ 予約済み
【０１８９】表IIIは、ニューロン回路の２つの基本状
態、すなわち、空き状態（学習可能の場合を含む）と使
用中を明白に示している。
【０１９０】単一ＺＩＳＣチップ１０の最後のニューロ
ン回路のＤＣＯ信号、すなわち、ＤＣＯ−Ｎは、ニュー
ラル・ネットワーク１１（Ａ）の最後のニューロン回路
が使用中かどうかを示すために使用することができる。
すなわち、これはＦＵＬＬ信号の役割を果たすことがで
きる。ニューロン回路１１−Ｎが使用中の場合、これ
は、ニューラル・ネットワーク１１（Ａ）が一杯である
ことを意味する。また、ニューラル・ネットワークの重
要な遅延経路が実質的には学習可能ニューロン回路のデ
イジー・チェーン回路の遅延経路であることにも留意さ
れたい。ニューラル・ネットワークの他のデイジー・チ
ェーン回路は影響を受けないので、そのＤＣＩ信号とＤ
ＣＯ信号の変化は一切発生しない。
【０１９１】図８の単一ＺＩＳＣチップ１０について記
載したデイジー・チェーン回路は、図１６および図１７
に示すように複数のチップが直列に接続されている場合
に完全にマルチチップ環境で動作できるようになってい
る。図１６からさらに明らかなように、第１のＺＩＳＣ
チップ１０（１）の第１のニューロン回路のＤＣＩ入力
端子だけがＶＨに接続されるので、構造上、初期設定後
にこれが学習可能ニューロン回路になる。これに対し
て、基本モジュール１０（Ａ）を形成する最後のＺＩＳ
Ｃチップ１０（Ｑ）のＤＣＯ信号は、最後のチップの最
後のニューロン回路のＤＡＩＳＹレジスタに１がロード
されているかどうかを示すために使用することができ
る。このレジスタに１がロードされている場合は、基本
モジュール１０［Ａ］に組み込まれた基本ニューラル・
ネットワーク１１［Ａ］を形成するすべてのニューロン
回路が使用中であることを意味する。
【０１９２】前述の米国特許第４９７４１６９号に記載
されているアーキテクチャとは異なり、ＺＩＳＣチップ
１０（１）〜１０（Ｑ）のアドレス指定は不要なので、
デイジー・チェーン回路６００はＺＩＳＣチップ１０の
カスケード性にとって不可欠な機構である。これは、各
チップで従来のデコーダ回路とポインタ回路を省略で
き、その結果、回路密度が大幅に向上することを意味す
る。もう１つの成果として、アドレス指定可能なニュー
ロン回路の数に関する固有の制限を持つアドレス・バス
も不要になる。図８および図９から明らかなように、基
本ＺＩＳＣチップ１０のニューロン回路とマイクロコン
トローラ／ユーザ２２とを相互接続するためのＡＤＤＲ
ＥＳＳというバスが存在しない。このため、少なくとも
理論的には、ＩＮＤＡＴＡ−ＢＵＳ、ＳＥＬ／ＣＴＬ−
ＢＵＳ、およびＧＤＡＴＡ−ＢＵＳ上で無制限の数の基
本ＺＩＳＣチップ１０を並列に接続することができ、デ
イジー・チェーン接続だけが直列タイプになる。どのニ
ューロン回路が学習すべきかをアドレス・バスを介して
示すために学習フェーズ時のデータ管理に監視プログラ
ムは不要である。本発明によれば、学習フェーズでのマ
イクロコントローラ／ユーザ２２の役割は、ＺＩＳＣチ
ップ１０のニューロン回路の動作を監視することではな
く、例と関連カテゴリをニューロン回路に提供すること
だけである。ＺＩＳＣチップ１０のニューロン回路は一
種の自習を行う。これは真実なので、まとめて学習する
かどうかの決定はすべてのニューロン回路に属し、監視
プログラムには属さない。
【０１９３】ニューラル・ネットワークに応用する場合
の前述のデイジー・チェーン回路の手法は、単一のベー
ス処理ユニット６５によって図４４に示されているよう
な複数のベース処理ユニットで構成されたマルチプロセ
ッサ・ユニット６４まで容易に一般化することができ
る。それぞれの処理ユニットは、双方向データ・バスを
介してＤＡＴＡＩＮ−ＢＵＳという共通入力データ・バ
スに接続されている。また、それぞれの処理ユニット
は、Ｒ／Ｗメモリ回路６６を含んでいる。データはＤＡ
ＴＡＩＮ−ＢＵＳ上ですべての処理ユニットに並列に提
示される。図４３のデイジー・チェーン回路６００と同
じ構造を有する。すなわち、基本的にＤＡＩＳＹレジス
タ周辺に構成されたデイジー・チェーン回路６７がそれ
ぞれの処理ユニットに関連付けられ、処理ユニットの適
切なブロックに印加されるＲＵＮ信号（ＣＯ信号と同
等）およびＬＯＡＤ信号（ＲＳ信号と同等）を生成す
る。マルチプロセッサ・ユニット６４のデイジー・チェ
ーン回路同士の間には、直列接続ＤＣＩ／ＤＣＯが確立
している。各デイジー・チェーン回路６７は、状態計算
機（図示せず）によって生成されたＮＥＸＴ信号（ＳＴ
信号と同等）を受け取り、１つの所定の処理ユニットの
みのＤＡＩＳＹレジスタに格納するＤＣＩ信号によって
デイジー・チェーン回路６７の入力に印加される論理値
をシフトする。したがって、ＤＡＴＡＩＮ−ＢＵＳ上で
提示された特定の入力データをこのような所定の処理ユ
ニット６５（実際はロード可能処理ユニット）のＲ／Ｗ
メモリ回路６６にロードする処理は、その論理入力信号
ＤＣＩと論理出力信号ＤＣＯが相補値を有するデイジー
・チェーン回路によって自動的に行われる。
【０１９４】ニューロン間通信システム（ＣＯＭ―ＢＵ
Ｓ） 図４５は、図８のＺＩＳＣチップ１０のアーキテクチャ
を使用する際のニューロン間通信システムの構造の概略
を示している。このニューロン間通信システムは、Ｒ*
−ＢＵＳ上にグローバル結果信号Ｆ*、ＤＥＧＯＵＴ*、
ＵＮＣ／ＦＩＲＥ．ＯＫ*を生成し、ＯＵＴ*−ＢＵＳ上
にグローバル出力信号ＯＵＴ*を生成するＯＲ回路１２
を含んでいる。これら２本のバスは、電気接続によって
オンチップ共通通信バスＣＯＭ*−ＢＵＳに統合され
る。この共通通信バスは、ＯＵＴ*−ＢＵＳから直接得
られるＯＲ−ＢＵＳをさらに含み、本質的には距離また
はデータのカテゴリ・タイプを伝送する。
【０１９５】次に図４５について説明すると、ニューロ
ン回路１１については、その識別回路４００とＤｍｉｎ
決定回路５００だけが大まかに表されている。図４５か
ら明らかなように、ニューロン回路１１−１〜１１−Ｎ
のそれぞれによってローカルで生成されるすべてのロー
カル結果信号とローカル出力信号は、それぞれの専用Ｏ
Ｒ補助回路に印加され、その補助回路が１つにまとまっ
てＯＲ経路１２を形成している。各ニューロン回路によ
って生成されるＮＯＵＴローカル信号は、距離／カテゴ
リ・データを伝送するもので、専用ＯＲ補助回路１２−
１に印加される。ＯＲ補助回路１２−１によって生成さ
れるＯＵＴ*グローバル出力信号は、ＯＵＴ*−ＢＵＳを
形成する１４本の接続ワイヤの束によって伝送される。
ＯＵＴ*信号は、ＯＲ−ＢＵＳを介してＺＩＳＣチップ
１０の各ニューロン回路にフィードバック信号として再
注入される。各ニューロン回路のＦ、ＤＥＧＯＵＴ、お
よびＵＮＣ／ＦＩＲＥ．ＯＫローカル結果信号は、ＯＲ
専用補助回路１２−２、１２−３、および１２−４にそ
れぞれ印加される。前記ＯＲ専用補助回路１２−２〜１
２−４によって生成されるグローバル結果信号Ｆ*、Ｄ
ＥＧＯＵＴ*、およびＵＮＣ／ＦＩＲＥ．ＯＫ*は、まと
まってＲ*−ＢＵＳを形成するそれぞれのグローバル・
結果ワイヤ上で得られる。ＯＲ補助回路１２−１は１４
個のＮウェイＯＲゲート群によって構築されている。各
ＯＲ補助回路１２−２〜１２−４は、ＮウェイＯＲゲー
トによって構築されている。代替態様として、標準通り
同等の樹枝状構造でＯＲ補助回路１２−１〜１２−４を
構築することもできる。ただし、設計システムおよび当
技術により可能であれば、ＯＲ回路１２によってハード
ウェアで実行されるＯＲ機能の代わりに、ＯＲドットの
使用も可能であることに留意されたい。グローバル結果
データとグローバル出力データは、さらに処理するため
にレジスタ１８４．１に格納することが好ましい。ＩＤ
*信号は、Ｆ*信号およびＵＮＣ／ＦＩＲＥ．ＯＫ*バー
信号からＡＮＤゲート１８４．２で再構築される。レジ
スタ１８４．１にはＩＤ*信号も格納されるが、この信
号は、ニューラル・ネットワーク１１（Ａ）のグローバ
ル応答に関する即時視覚情報をユーザに提供するための
ＬＥＤに接続するために、図４５に示すようにＺＩＳＣ
チップ１０外に出力することもできる。図４５は、スタ
ンドアロン動作用のニューラル・ネットワーク１１
（Ａ）を組み込んだ図８のＺＩＳＣチップ１０のＣＯＭ
*−ＢＵＳ周辺に構成された本発明のニューロン間通信
システムの実施態様を示している。ただし、このアーキ
テクチャは、より大きいサイズのニューラル・ネットワ
ークを形成するために複数のＺＩＳＣチップ１０の組立
てを可能にするよう改良することができる。
【０１９６】次に、図９を参照して前述したマルチチッ
プ環境で動作できるようになっているアーキテクチャを
有する基本ＺＩＳＣチップ１０の場合について考察す
る。ここで図４６について説明すると、各基本ＺＩＳＣ
チップ１０ごとにＲ*−ＢＵＳおよびＯＵＴ*−ＢＵＳを
形成する前記接続ワイヤが、前記ＯＲ補助回路１２−１
〜１２−４の出力をそれぞれのドライバ回路（たとえ
ば、サブブロック１９．１はＯＵＴ*−ＢＵＳの各ワイ
ヤに接続されているＤＲ*タイプのドライバ回路を含ん
でいる）に接続している。これらのドライバ回路は、そ
れに接続されているすべてのＺＩＳＣチップ１０によっ
て共用されるＣＯＭ**−ＢＵＳというオフチップ共通通
信バス上で追加のＯＲドット機能を提供できるようにな
っている。グローバル結果信号Ｆ**、ＤＥＧＯＵＴ**、
およびＵＮＣ／ＦＩＲＥ．ＯＫ**と、グローバル出力信
号ＯＵＴ**は、ＣＯＭ**−ＢＵＳのそれぞれのグローバ
ル・ワイヤ上で得られる。このようなグローバル結果信
号およびグローバル出力信号の全部または一部は、図４
６から明らかなように各ＺＩＳＣチップ１０に配置され
たブロック１９内の適切なレシーバ回路（ＲＲ）を介し
てニューラル・ネットワークの各ＺＩＳＣチップ１０に
再注入される。ただし、前述のＯＲドット機能の代わり
に、たとえば１２などのＯＲ回路を使用する非ドット式
のＯＲ機能の使用が可能であることに留意されたい。１
つのＯＲステージのみを含む図４５のアーキテクチャと
は異なり、図４６のアーキテクチャは２つのＯＲステー
ジを含んでいる。しかし、図１５のＺＩＳＣチップ１
０"のアーキテクチャを参照して前述したように、１つ
のＯＲステージのみの場合も考えられる。ＣＯＭ*−Ｂ
ＵＳとＣＯＭ**−ＢＵＳとの区別が不適切な場合は、ど
の共通通信バスについてもＣＯＭ−ＢＵＳと呼ぶ。図９
に示すマルチプレクサ２１は、ＯＲ信号として各ニュー
ロン回路１１に再注入されるＯＵＴ*信号またはＯＵＴ
**の選択を可能にするものなので、基本ＺＩＳＣチップ
１０を単一チップ環境またはマルチチップ環境のいずれ
かで動作させるために便利な手段である。
【０１９７】図４７は、図１６の基本モジュール１０
［Ａ］の構造における図４６のドライバ・サブブロック
１９．１の典型的な実施態様の詳細を示している。ここ
で図４７について説明すると、同図には、まとまって基
本モジュール１０［Ａ］を形成する８個の基本ＺＩＳＣ
チップ１０（それぞれ参照番号１０（１）〜１０（８）
で示す）の１ビット目の実施態様が示されている。後者
には、基本ニューラル・ネットワーク１１［Ａ］が組み
込まれている。図４７から明らかなように、以下に示す
実用上の理由から、実際には、ＯＲドット機能ではな
く、ハードワイヤードＡＮＤ機能がＧＤＡＴＡ−ＢＵＳ
上に実現されている。ＯＲドット機能の場合は、低速デ
バイスであるＰＦＥＴが必要になったはずである。した
がって、高速スイッチング・デバイスであることが分か
っているＮＦＥＴが代わりに使用される。したがって、
この場合の各ドライバ回路ＤＲ*は、標準通りオープン
・ドレイン方式で接続されたＮＦＥＴデバイスで構成さ
れているだけである。バイポーラ技術によれば、複数の
ＮＰＮトランジスタをオープン・コレクタ方式で接続す
ると、代替解決策が構成されるはずである。８個のチッ
プのすべての第１のビット信号、すなわち、ビット信号
ＯＵＴ*１（１）〜ＯＵＴ*１（８）は、それぞれのＮＦ
ＥＴデバイスのゲートに印加されるが、そのデバイスの
ドレインは第１の電位ＶＨに接続されているプルアップ
抵抗ＲＬ１によってロードされる共通ワイヤＷ１上でド
ットされる。各ＮＦＥＴデバイスのソースは第２の電位
ＧＮＤに接続されている。最終結果として、ビット信号
ＯＵＴ**１を生成するために、ＧＤＡＴＡ−ＢＵＳの対
応するワイヤ上で前記ビット信号間の所望のＡＮＤ機能
が実行されてる。ＡＮＤ機能によって得られるＯＵＴ**
信号は、（たとえば、図４６のドット実施態様による）
ＯＲ機能によって得られる前述のＯＵＴ**信号とは反対
の極性を有する。物理的には各ＮＦＥＴデバイスのドレ
インがチップ内部のレシーバ回路ＲＲの入力に直接接続
されていないことに留意すると興味深い。各ＺＩＳＣチ
ップ１０ごとにドレイン接続がチップから出てワイヤＷ
１に接続される。すべてのＮＦＥＴデバイスによって共
用されるこの共通ワイヤＷ１は、ＧＤＡＴＡ−ＢＵＳに
ＯＵＴ**１ビット信号を伝送する。ＯＵＴ**１ビット信
号は、ワイヤＺ１とレシーバ回路ＲＲとを介して各ＺＩ
ＳＣチップ１０に戻される。ワイヤＷ１とＺ１はストラ
ップＳＴＲ１によって相互接続されている。図４７に示
す構造は、１４ビットのＯＵＴ**信号が完全にＧＤＡＴ
Ａ−ＢＵＳ上で得られるように残りのビットまで容易に
一般化することができる。図４７に示すように、レシー
バ回路ＲＲは反転バッファである。これは、従来のどの
タイプであってもよい。ドライバ回路ＤＲ＊（ＮＦＥＴ
デバイスで構成される）がインバータとして動作するの
で、レシーバ回路ＲＲは適切な極性を持つ各ＺＩＳＣチ
ップ１０用のＯＲ１ビット信号を再生成するために必要
になる。ＰＴ（ＰＴとはPass-Through（パススルー）を
意味する）という制御信号がアクティブに設定されたと
きにＯＲ１信号が強制的に「０」になるように、信号Ｐ
Ｔをレシーバ回路ＲＲに印加することは価値がある場合
もある。図４１および図４２を参照して前述したよう
に、ＯＲ信号がゼロに設定されると、探索／分類回路５
０２がパススルーされる（すなわち、前述の除外機能が
禁止される）。したがって、その結果得られる基本ＺＩ
ＳＣモジュール１０［Ａ］はＱ個（この場合はＱ＝８）
の基本ＺＩＳＣチップ１０で構成され、外部構成要素を
必要としない。これは、前述のストラップ技法を含む特
定のドット技法によるものである。ドライバ回路ＤＲ*
の出力とレシーバ回路ＲＲの入力とを直接接続する場合
は、このようなフレキシビリティが制限されたはずであ
る。上記の構造は、グローバル結果信号Ｆ**、ＤＥＧＯ
ＵＴ**、およびＵＮＣ／ＦＩＲＥ．ＯＫ**のそれぞれに
さらに拡張することができる。
【０１９８】図４８は、（Ａ）、（Ｂ）、および（Ｃ）
の各部で構成されている。（Ａ）および（Ｂ）は、図４
５の実施態様による（Ａ）ＯＵＴ*信号対ＮＯＵＴ信号
と（Ｂ）ＯＲ信号対ＯＵＴ*信号との対応関係を示して
いる。（Ｃ）は、図４７の実施態様によるＯＲ／ＯＵＴ
**信号対ＯＵＴ*信号を示している。
【０１９９】Ｄｍｉｎを決定する際の探索時間と、残り
の距離を分類するのに必要な分類時間は、ＯＲ補助回路
１２．１〜１２．４（図４６）およびドライバ回路（お
よびロード抵抗）の遅延に大きく依存する。これらの遅
延を最小限にするためには、図４９に記載する解決策が
推奨される。この解決策は、図４７に示す構造から直接
得られるが、各基本ＺＩＳＣチップ１０に主Ｄｍｉｎ決
定回路を任意で実現できるという利点がある。
【０２００】ここで図４９について説明すると、同図に
は、８個の基本ＺＩＳＣチップ１０（１）〜１０（８）
からなるアセンブリによって形成された基本モジュール
１０［Ａ］の変形態様の論理実施態様が示されている
が、それぞれの基本ＺＩＳＣチップにはそれぞれの主Ｄ
ｍｉｎ決定回路２０が設けられている。ＺＩＳＣチップ
１０（１）の集合回路５１７（図４２を参照）は、専用
ＯＲ補助回路１２．１に印加されるＮＯＵＴ１−１〜Ｎ
ＯＵＴｐ−Ｎ信号を生成する。ＯＲ補助回路１２．１に
よって供給される信号は、ＯＵＴ*１〜ＯＵＴ*ｐと呼ば
れ、主Ｄｍｉｎ決定回路２０に印加される。基本ＺＩＳ
Ｃチップ１０の本発明の実施例では、Ｎ＝３６であり、
ｐ＝１４である。次に、ＯＲ補助回路１２．１によって
出力されるビット信号ＯＵＴ*１〜ＯＵＴ*ｐで構成され
るＯＵＴ*信号は、入力信号として主Ｄｍｉｎ決定回路
２０に印加される。ＯＵＴ*１〜ＯＵＴ*ｐビット信号を
伝送するワイヤの束もＯＲ−ＢＵＳとして集合回路５１
７に印加される（回路５１７の場合、ＯＲ信号はＯＵＴ
*信号と同じである）。次に、主Ｄｍｉｎ決定回路２０
から出力される信号は、サブブロック１９．１のドライ
バ回路ＤＲ*を形成するそれぞれのＮＦＥＴデバイスに
印加される。ＮＦＥＴデバイスのドレイン上でＺＩＳＣ
チップ１０（１）から出力されるビット信号ＯＵＴ**１
〜ＯＵＴ**ｐは、それぞれのロード抵抗ＲＬ１〜ＲＬｐ
を介してＶＨに接続されたそれぞれのワイヤＷ１〜Ｗｐ
上で得られる。８個のチップについてしかもｐビットの
各ビットごとにＯＵＴ**ビット信号のＡＮＤが取られる
と、これに対応する信号ＯＵＴ**のビット信号ＯＵＴ**
１〜ＯＵＴ**ｐがＧＤＡＴＡ−ＢＵＳで得られる。ＯＵ
Ｔ**信号は、ＯＲ*−ＢＵＳとして主Ｄｍｉｎ決定回路
２０に印加される（回路２０の場合、ＯＲ*信号は補数
処理後のＯＵＴ**信号と同じである）。ＯＵＴ**１〜Ｏ
ＵＴ**ｐビット信号を主Ｄｍｉｎ決定回路２０に伝達す
る経路は、ストラップＳＴＲ１〜ＳＴＲｐと、ワイヤＺ
１〜Ｚｐと、それぞれのレシーバ回路ＲＲとを含んでい
る。いずれの主Ｄｍｉｎ決定回路２０も探索／分類回路
５０２と同じ構造を有する。したがって、図４９の基本
モジュール１０［Ａ］を形成する８個のＺＩＳＣチップ
は、まず各ＺＩＳＣチップ１０のニューロン回路によっ
て計算された距離のうちの最小距離を決定し、次に基本
モジュール・レベルで計算された前記最小距離のうちの
最小距離を決定するように並列に動作する。図４９に示
す実施態様では、探索プロセスと分類プロセスが非常に
効率よく高速で実行される。図示の例でチップのカスケ
ード性が８個に限定されているのは、当技術によって受
け入れられるＡＮＤドット機能の最大数のためである。
図４７の教示から得られる図４９の回路は、８個の基本
ＺＩＳＣチップ１０をカスケードする実際的な方法を示
すもので、それぞれのチップには図１６の基本モジュー
ル１０［Ａ］の改良変形態様を形成するために主Ｄｍｉ
ｎ決定回路２０が設けられている。このような基本モジ
ュールを複数個組み立てて、対応する複合ニューラル・
ネットワークを組み込んだ複合モジュールを構築しても
よい。
【０２０１】このような非常に望ましい結果は、図５０
の論理アーキテクチャによって得られる。この場合、基
本モジュールのカスケード性に対する実際上の制限はな
い。ここで図５０について説明すると、同図には、Ｒ個
のこのような基本モジュール１０［Ａ］をどのように組
み立てることができるかを示すために、複合モジュール
１０｛Ａ｝の構造が示されている。各基本モジュール１
０［Ａ］は、８個のＺＩＳＣチップ１０（１）〜１０
（８）で構成されている。簡略化のため、各基本モジュ
ールによって生成される第１のビット信号ＯＵＴ**１に
ついてのみ考察する。Ｒ個の基本モジュールによって生
成されるＯＵＴ**１ビット信号は、ＲウェイのＡＮＤゲ
ート６８．１に入力され、ＯＵＴ***１ビット信号を生
成する。３つ目のアステリスクは、第３の論理機能（こ
の場合はＡＮＤ）が実行されたことを意味する。次に、
ＯＵＴ***１ビット信号は、反転レシーバ回路ＲＲ（図
示せず）を介して各基本モジュールの８個のＺＩＳＣチ
ップのそれぞれに印加され、前述の通りＯＲ１ビット信
号を生成する。ＡＮＤゲート６８．１により、図４７を
参照して示された実施態様との一貫性が確保される。こ
の理論は、ＯＲ２〜ＯＲｐビット信号をそれぞれ供給す
るＯＵＴ***２〜ＯＵＴ***ｐを生成するためにそれぞれ
のＡＮＤゲート６８．２〜６８．ｐで処理される他のビ
ット信号にも適用することができる。必要なＡＮＤ論理
機能が実行される限り、ＡＮＤ回路６８．１〜６８．ｐ
は機能的にはＯＲゲート、ＮＯＲゲート、またはＮＡＮ
Ｄゲートなどで構築してもよい。
【０２０２】図５０に関連する記述によれば、最高３つ
の論理機能を含むニューロン間通信システムを実現する
には数個のデバイスだけが必要であることは明白であ
る。ＧＤＡＴＡ−ＢＵＳの重要構成要素であるＣＯＭ
***−ＢＵＳは、理論的には無限数の基本ＺＩＳＣチッ
プ１０およびニューロン回路をまとめて接続することが
できる。それぞれのニューロン回路は、ＯＲ回路１２で
の同期処理のためにそのローカル結果信号とローカル出
力信号をそれぞれＮＲ−ＢＵＳおよびＮＯＵＴ−ＢＵＳ
上で同時に送出する。次に、ＯＲ回路１２によって出力
されるＮＲ*およびＯＵＴ*はＣＯＭ**−ＢＵＳ上でＡＮ
Ｄドットが行われ、これによりこれらの信号の高速並列
処理がもう一度可能になる。最後に、これら２つの連続
するＯＲステージとＡＮＤステージを行うと、基本ＺＩ
ＳＣチップ１０の完全並列アーキテクチャのために全体
的な処理遅延が低下する。ＣＯＭ**−ＢＵＳも、デイジ
ー・チェーン回路６００を参照して前述した完全チップ
カスケード性にとって不可欠な要素である。前述の通
り、ＯＲ−ＢＵＳは、図８の単一ＺＩＳＣチップ１０
か、あるいは基本モジュールまたは複合モジュールを形
成するために組み立てられた図９の基本ＺＩＳＣチップ
１０のそれぞれのいずれかの各ニューロン回路に印加さ
れる。さらに、ＯＲドット機能またはＡＮＤドット機能
あるいはその両方を含みかつこれらに限定されないよう
なグローバル論理機能をＣＯＭ**−ＢＵＳ上で実現する
ために、ユーザが利用できるハードウェアによる解決策
がいくつかある。ただし、図１５のＺＩＳＣチップ１
０"のアーキテクチャでは、１つのＯＲステージのみ必
要であることにも留意されたい。このＯＲステージは、
ドライバ回路ＤＲ*によるＯＲドットによって実行され
ることが好ましい。この場合、ニューロン間通信システ
ムは、ブロック１９（前述の実用上の理由からＯＲドッ
トの代わりにＡＮＤドットが物理的に実行される）と、
ＣＯＭ**−ＢＵＳと、それから直接得られるＯＲ−ＢＵ
Ｓのみを含んでいる。
【０２０３】上記の説明は、ニューロン間通信システム
に関するものなので、１つの基本ＺＩＳＣチップ１０に
よってまたは所望の数の基本ＺＩＳＣチップ１０を結合
することによって構築されたニューラル・ネットワーク
への特定の応用例に限定されているように思われる。し
かし、この手法は、特に複数のベース処理ユニットで構
成されたマルチプロセッサ・ユニットまで一般化するこ
とができる。実際に、この手法は、すべてのまたは少な
くとも所定の数の処理ユニットによって生成されたロー
カル結果データを共通通信バス上で同時に送出し、前記
処理ユニットをグローバル結果の決定に関与させること
が可能であれば、どのような場合にも有効である。この
ような決定は、通常、ローカル結果データについて所望
の論理機能を実行し、前記共通通信バス上で得られるグ
ローバル結果データを生成することで構成される。この
グローバル結果データは、このバス上で直接アクセスす
るか、またはレジスタに格納することができる。最後
に、各処理ユニット内に配置された比較回路は、ローカ
ル・データと、フィードバック・バスを介してそこに伝
送される前記グローバル・データとを比較する。次に、
新しいローカル結果データである比較の結果は、処理ユ
ニット・グループからの所定の処理ユニットの所与の資
源またはブロックを非活動化することまたはもう１つの
グローバル結果データも比較することなどの様々なアク
ションを開始するために後で使用することができる。し
たがって、ローカル線またはローカル・バス上で伝送さ
れる各ローカル結果信号は、その状況が対象となる処理
ユニットに左右されるローカル評価の結果である。これ
に対して、グローバル線またはグローバル・バス上で伝
送されるグローバル結果信号は、すべてのベース処理ユ
ニットのレベルで実行されたグローバル評価の結果であ
る。
【０２０４】図８のニューラル・ネットワーク１１
（Ａ）の場合、ニューロン回路１１−１〜１１−Ｎは、
ＯＲ回路１２と、オンチップ共通通信バスであるＣＯＭ
*−ＢＵＳと、フィードバック・バスとしてのＯＲ−Ｂ
ＵＳとを介して相互接続されている。前述の重要な問題
は、発動したすべてのコミット済みニューロン回路が同
一カテゴリを有するかどうかまたはそのニューロン回路
が少なくとも２通りのカテゴリに属すかどうかを判断す
ることである。そのために、ローカル・カテゴリＣ（カ
テゴリ・レジスタ４５０に保持されている）とグローバ
ル・カテゴリＣ*（ＯＲ−ＢＵＳによる）が識別回路４
００で比較される。この例のニューロン回路１１は、前
述のベース処理ユニットと同じ役割を果たす。カテゴリ
・レジスタ４５０に保持されているローカル・カテゴリ
Ｃはローカル・データであり、グローバル・カテゴリＣ
*は、ＯＲ補助回路１２．１ですべてのローカル・カテ
ゴリのＯＲを取ることによって得られるグローバル・デ
ータである。グローバル・カテゴリＣ*は、フィードバ
ック・バスの役割を果たすＯＲ−ＢＵＳを介して各ニュ
ーロン回路に伝送され、そこに保持されているローカル
・カテゴリＣと比較される。この比較の結果は、ローカ
ル結果である信号ＵＮＣ／ＦＩＲＥ．ＯＫになる。次
に、回路１２ですべてのローカル結果信号ＵＮＣ／ＦＩ
ＲＥ．ＯＫのＯＲが取られ、グローバル結果であるＵＮ
Ｃ／ＦＩＲＥ．ＯＫ*信号が生成される。この比較は、
たとえば、図２０のボックス４１により認識フェーズ中
に行われる。最後に、ＣＯＭ**−ＢＵＳは、グローバル
結果信号（Ｆ*、ＤＥＧＯＵＴ*、およびＵＮＣ／ＦＩＲ
Ｅ．ＯＫ*）を伝送する複数のグローバル結果線と、グ
ローバル出力信号（ＯＵＴ**）を伝送する複数のグロー
バル出力線のみで構成される。
【０２０５】次に、それぞれのベース処理ユニットがロ
ーカル結果信号を伝送するための１本の出力バスと、グ
ローバル結果を伝送する１本の入力またはフィードバッ
ク・バスとを有すると想定する。周知の接続規則を使用
することにより、複数のベース処理ユニットをこのよう
に接続することができる。図５１は、実施態様が非常に
単純になるようにドットＡＮＤ機能を使用する場合のこ
の構造の例を示している。ここで図５１について説明す
ると、同図には、Ｎ個のベース処理ユニット７０−１〜
７０−Ｎで構成された基本処理ユニット６９が示されて
いる。グローバル結果バスＷとフィードバック・バスＺ
との間で必要な前述のストラップ機能は、ストラップ・
バスＳＴＲによって行われる。ロード抵抗ＲＬは、図５
１に概略が示されているようにグローバル結果バスＷの
それぞれの線に適切に接続されている。ただし、ストラ
ップ機能はドライバ回路で置換え可能であることに留意
されたい。
【０２０６】図５１を参照して示す上記の手法は、最大
限に一般化するためにさらに複雑になる場合もある。多
数のベース処理ユニットを相互接続しなければならない
場合、当技術によってこの数に制限が加えられる可能性
がある。この制限を越える場合は、グローバル結果バス
上に新しいグローバル結果信号を生成するためにここで
中間結果信号と見なされる前記グローバル結果信号を２
つまたはそれ以上結合するには、中間統合ブロックが必
要になるはずである。最後に、このグローバル結果バス
は、ストラップ・バスを介して前記ベース処理ユニット
のそれぞれにフィードバック・バスとして接続される。
この構造により、データ管理のための監視プログラムは
不要になり、実際にはグローバル結果線とフィードバッ
ク線との間のストラップ接続だけが必要になる。この理
論はさらに一般化することが可能で、その場合、新しい
グローバル結果信号は、最終グローバル結果バス上で最
終グローバル結果信号を生成するために別の中間回路に
結合可能な中間結果信号になる。
【０２０７】図５２は、この一般化をある程度の範囲で
示したものである。複合処理ユニット７１を形成するた
めに、図５１に関連して記述したような２つの基本処理
ユニット６９［１］および６９［２］が組み立てられて
いる。それぞれのグローバル・バスＷ１およびＷ２は、
その出力がストラップ・バスＳＴＲを介してフィードバ
ック・バスＺを形成するＡＮＤゲート７２に印加され、
そのフィードバック・バスＺは、それぞれの基本処理ユ
ニット６９［１］および６９［２］の各ベース処理ユニ
ット７０−１〜７０−Ｎに信号を供給する。
【０２０８】補助回路 必ずＭａｘＩＦ未満になる影響フィールド値をＡＩＦレ
ジスタ３５２にロードする便利な方法は、図４１を参照
して説明した探索／分類回路５０２の簡略バージョンを
使用することである。ここで図５３について説明する
と、同図には、基本ＺＩＳＣチップ１０内のこの追加回
路５０２'の詳細構造を示す回路７３が記載されてい
る。回路５０２'の役割は、影響フィールドをＭａｘＩ
Ｆ値にクランプすることである。このクランプ回路は、
同じように直列にカスケード化された図３９および図４
０の同一基本ベース・ユニット５１０で構築されてい
る。
【０２０９】図４１の探索／分類回路５０２との主な違
いは、構造ではなく、むしろ接続部にある。クランプ回
路５０２'に印加される入力信号は、計算された距離Ｄ
ではなくＭａｘＩＦである。クランプ回路５０２'を選
択する（禁止しない）必要がある場合は、そのＥＸＣＬ
ＩＮ入力が地電位ＧＮＤに接続される。これに対して、
そのＥＸＣＬＯＵＴ信号は出力されない。図５３に示さ
れている実施態様では、図４１の専用ＯＲ補助回路１
２．１のＯＲゲートに追加入力を設けなければならな
い。ここではこのＯＲゲートを１２'．１〜１２'．４と
呼ぶ（Ｎ個の入力ではなく、Ｎ＋１個の入力を有す
る）。基本ＺＩＳＣチップ１０には１つのクランプ回路
５０２'のみ実現されているが、このクランプ回路は同
じように最小距離Ｄｍｉｎの決定に関与する。したがっ
て、このクランプ回路５０２'の役割は、学習フェーズ
中に新たに使用中になったニューロン回路のＡＩＦレジ
スタ３５２をＭａｘＩＦ値に設定することである。たと
えば、この機能は、ベース・ニューラル・ネットワーク
１１（Ａ）のいずれのニューロン回路も学習していない
ときに行うことができ、ＭａｘＩＦ値は学習可能ニュー
ロン回路にロードされる。
【０２１０】基本ＺＩＳＣチップの主な特徴 図９の基本ＺＩＳＣチップ１０は、最高６４個の成分
（項目）まで入力ベクトルを学習し認識できるようにな
っている。その並列アーキテクチャにより、ＺＩＳＣチ
ップ１０は、入力ベクトルとそこに事前に格納されてい
るすべてのプロトタイプ・ベクトルとの距離を同時に計
算する（ニューロン回路は「学習済み」）。この距離計
算方法は、ユーザが選択可能なノルムに基づくものであ
る。ただし、このノルムはニューロン回路ごとに異なる
可能性があることに留意されたい。上記の説明では、２
通りの距離計算方法がＬ１ノルムとＬｓｕｐノルムに基
づいているが、他の計算方法も考えられる。チップの完
全カスケード性のため、基本ＺＩＳＣチップ１０内のニ
ューロン回路の数がＮ個（Ｎ＝３６）という制限は問題
にならない。このため、ニューラル・ネットワークには
無限数のプロトタイプ・ベクトルを格納することができ
る。学習フェーズ中に各ニューロン回路は、特徴空間の
最適マッピングを行うために、自動的にその影響フィー
ルドを調整する。この調整はすべてのニューロン回路で
同時に行われ、マイクロコントローラによる監視などの
外部アクションを必要としない。その結果、学習プロセ
スは内部で行われ、完全に自動化される。一方、学習時
間は、ニューラル・ネットワークを形成するニューロン
回路の数とは無関係である。しかも、さらに時間を節約
するため、事前装填ステップにより、認識フェーズ中に
入力ベクトル成分を格納しておくことが可能になり、そ
の結果、学習のために新たに入力ベクトルを提示する必
要はなくなる。ＺＩＳＣチップ１０には多数のカテゴリ
（１６３８４）が設けられ、さらに、特にニューラル・
ネットワークを複数のサブセットに分割できるようにす
るためのコンテキスト機能を含んでいる。また、高速で
最小距離を決定し、効率よく残りの距離を分類するため
に効率の良い探索分類構造も設けられている。基本ＺＩ
ＳＣチップ１０は、効率を高めるために保管モードと復
元モードのどちらでも動作可能である。最後に、ニュー
ラル・ネットワークを形成するニューロン回路の数は、
無制限であり、ユーザにとっては透過なものである。
【０２１１】基本ＺＩＳＣチップの主な応用例 本発明の基本ＺＩＳＣチップ１０は、非常に革新的なニ
ューロン回路アーキテクチャに基づくものである。その
結果、所望のサイズのニューラル・ネットワークを組み
込んだ基本モジュールおよび複合モジュールの構築が可
能になる。本発明により開示された革新的なニューロン
回路構造は、当技術の様々な分野のいくつかの応用例に
対応できるようになっている。ＺＩＳＣチップは、以下
のような数多くの領域において革新的で低コストの解決
策を提供するものである。 画像認識（工場自動化） 画像圧縮（データ格納） ビデオ圧縮（ビデオ格納、ビデオ会議） 文字認識 音声処理および音声認識 信号認識（レーダー、ソナーなど） データ分析 ロボット工学 機器監視 信号処理 他
【０２１２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【０２１３】（１）認識フェーズ中に入力ベクトル
（Ａ）を識別できるようになっているベース・ニューラ
ル・ネットワーク（１１（Ａ））において、適切なデー
タ・バスおよび制御バスによって並列に信号供給され
る、空き状態または使用中の状態の複数のニューロン回
路（１１−ｉ）で構成されたニューロン・ユニット（１
１―（＃））であって、各ニューロン回路が、入力ベク
トルの提示に対するニューロン回路の個々の応答である
ローカル結果信号（Ｆ、・・・）を第１の専用バス（Ｎ
Ｒ−ＢＵＳ）上に生成する手段と、距離またはカテゴリ
・タイプのローカル出力信号（ＮＯＵＴ）を第２の専用
バス（ＮＯＵＴ−ＢＵＳ）上に生成する手段とを含む、
ニューロン・ユニットと、前記ローカル結果信号とロー
カル出力信号との間で所定の論理機能（ＯＲ、・・・）
を実行して、共通通信バス（ＣＯＭ*−ＢＵＳ）に統合
されるそれぞれのバス（Ｒ*−ＢＵＳ、ＯＵＴ*−ＢＵ
Ｓ）上で得られる対応するグローバル結果信号（Ｆ*、
・・・）とグローバル出力信号（ＯＵＴ*）とを生成す
る論理手段（１２）と、少なくとも前記グローバル出力
信号をフィードバック信号（ＯＲ）としてフィードバッ
ク・バス（ＯＲ−ＢＵＳ）を介して前記ニューロン回路
のそれぞれに再注入して、ローカル結果信号を生成する
ためにそこで対応するローカル出力信号とグローバル出
力信号との比較を可能にする手段とを含む、ベース・ニ
ューラル・ネットワーク。 （２）前記ニューロン回路が、ニューロン回路が使用中
になるとただちにゼロ以外のニューロン回路のローカル
・カテゴリ（Ｃｉ）を格納する手段と、ニューロン回路
が使用中になるとただちにプロトタイプ・ベクトル
（Ｂ）を格納する手段と、ニューロン回路が使用中にな
るとただちに意味のある入力ベクトルとプロトタイプ・
ベクトル（Ｂ）との距離（Ｄｉ）を計算する手段と、ニ
ューロン回路が使用中になるとただちに実際の影響フィ
ールド値を格納する手段とをさらに含むことを特徴とす
る、上記（１）に記載のニューラル・ネットワーク。 （３）入力ベクトルの認識フェーズ中に使用中のニュー
ロン回路によって生成される前記ローカル結果信号が、
ニューロン回路が入力ベクトルを認識した場合にアクテ
ィブに設定される発火信号（Ｆ）と、ニューロン回路が
縮退して発火した場合にアクティブに設定される縮退信
号（ＤＥＧＯＵＴ）と、異なるカテゴリを有するニュー
ラル・ネットワークの少なくとも２つのニューロン回路
が発火した場合にアクティブに設定されるあいまい信号
（ＵＮＣ／ＦＩＲＥ．ＯＫ）とを含むことを特徴とす
る、上記（２）に記載のニューラル・ネットワーク。 （４）前記グローバル結果信号（Ｆ*、・・・）のそれ
ぞれが、対応するローカル結果信号（Ｆ、・・・）のＯ
Ｒ演算の結果であることを特徴とする、上記（３）に記
載のニューラル・ネットワーク。 （５）カテゴリ・タイプの前記グローバル出力信号（Ｏ
ＵＴ*）が、すべてのローカル・カテゴリのＯＲ演算の
結果である（ＯＵＴ*＝Ｃ*＝Ｃ１ ＯＲ・・・ＯＲ Ｃ
Ｎ）ことを特徴とする、上記（２）ないし（４）のいず
れかに記載のニューラル・ネットワーク。 （６）前記あいまい信号ＵＮＣ／ＦＩＲＥ．ＯＫが、ロ
ーカル・カテゴリ（Ｃｉ）とカテゴリ・タイプのグロー
バル出力信号（Ｃ*）との比較の結果であることを特徴
とする、上記（３）ないし（５）のいずれかに記載のニ
ューラル・ネットワーク。 （７）追加のグローバル結果信号（ＩＤ*）が、ＩＤ*＝
Ｆ* ＡＮＤ ＵＮＣ／ＦＩＲＥ．ＯＫ*バーという論理
関係によって再構築されることを特徴とする、上記
（３）ないし（６）のいずれかに記載のニューラル・ネ
ットワーク。 （８）前記グローバル結果信号（ＯＵＴ*）が、ニュー
ラル・ネットワークの使用中のニューロン回路によって
計算された距離のうちの最小距離Ｄｍｉｎと呼ばれる最
小値である（ＯＵＴ*＝Ｄｍｉｎ）ことを特徴とする、
上記（３）または（４）のいずれかに記載のニューラル
・ネットワーク。 （９）所定の論理機能を実行する前記論理手段が、ＯＲ
回路（１２）で構成されることを特徴とする、上記
（１）に記載のニューラル・ネットワーク。 （１０）前記ＯＲ回路が、複数のＯＲ補助回路で構成さ
れることを特徴とする、上記（９）に記載のニューラル
・ネットワーク。 （１１）各ローカル結果信号の処理専用の１つのＯＲ補
助回路（１２．２〜１２．４）と、各ニューロン回路に
よって生成されたローカル出力信号の処理専用の１つの
ＯＲ回路（１２．１）とが存在することを特徴とする、
上記（１０）に記載のニューラル・ネットワーク。 （１２）所定の論理機能を実行する前記論理手段が、ハ
ードワイヤード・ドットで構成されることを特徴とす
る、上記（１）に記載のニューラル・ネットワーク。 （１３）前記ハードワイヤード・ドットが、オープン・
ドレイン／コレクタ・デバイスを使用する技法により行
われることを特徴とする、上記（１２）に記載のニュー
ラル・ネットワーク。 （１４）ニューラル・ネットワーク内の使用中のニュー
ロン回路だけを選択する選択手段をさらに含むことを特
徴とする、上記（１）に記載のニューラル・ネットワー
ク。 （１５）使用中のニューロン回路のうちの所定の数だけ
を選択する追加の選択手段をさらに含むことを特徴とす
る、上記（１４）に記載のニューラル・ネットワーク。 （１６）認識フェーズ中に入力ベクトル（Ａ）を識別で
きるようになっているベース・ニューラル・ネットワー
ク（１１（Ａ））において、適切なデータ・バスおよび
制御バスによって並列に信号供給される、空き状態また
は使用中の状態の複数のニューロン回路（１１−ｉ）で
構成されたニューロン・ユニット（１１―（＃））であ
って、各ニューロン回路が、入力ベクトルの提示に対す
るニューロン回路の個々の応答であるローカル結果信号
（Ｆ、・・・）を第１の専用バス（ＮＲ−ＢＵＳ）上に
生成する手段と、距離またはカテゴリ・タイプのローカ
ル出力信号（ＮＯＵＴ）を第２の専用バス（ＮＯＵＴ−
ＢＵＳ）上に生成する手段とを含む、ニューロン・ユニ
ットと、前記ローカル結果信号とローカル出力信号の各
ビット間で所定の論理機能（ＯＲ、・・・）を実行し
て、第１の共通通信バス（ＣＯＭ*−ＢＵＳ）に統合さ
れるそれぞれのバス（Ｒ*−ＢＵＳ、ＯＵＴ*−ＢＵＳ）
上で得られる対応する第１のグローバル結果信号
（Ｆ*、・・・）と第１のグローバル出力信号（ＯＵ
Ｔ*）とを中間信号として生成する第１の論理手段（１
２）と、前記第１のグローバル結果信号のそれぞれと第
１のグローバル出力信号との間で同一の所定の論理機能
（ＯＲ、・・・）を実行して、第２の共通通信バス（Ｃ
ＯＭ**−ＢＵＳ）に統合されるそれぞれのバス（Ｒ**−
ＢＵＳ、ＯＵＴ**−ＢＵＳ）上で得られる対応する第２
のグローバル結果信号（Ｆ**、・・・）と第２のグロー
バル出力信号（ＯＵＴ**）とを生成する第２の論理手段
と、少なくとも前記第２のグローバル出力信号をフィー
ドバック信号（ＯＲ）としてフィードバック・バス（Ｏ
Ｒ−ＢＵＳ）を介して前記ニューロン回路のそれぞれに
再注入して、ローカル結果信号を生成するためにそこで
対応するローカル出力信号と第２のグローバル出力信号
との比較を可能にする手段とを含む、ベース・ニューラ
ル・ネットワーク。 （１７）前記ニューロン回路が、ニューロン回路が使用
中になるとただちにゼロ以外のニューロン回路のローカ
ル・カテゴリ（Ｃｉ）を格納する手段と、ニューロン回
路が使用中になるとただちにプロトタイプ・ベクトル
（Ｂ）を格納する手段と、ニューロン回路が使用中にな
るとただちに意味のある入力ベクトルとプロトタイプ・
ベクトル（Ｂ）との距離（Ｄｉ）を計算する手段と、ニ
ューロン回路が使用中になるとただちに実際の影響フィ
ールド（ＡＩＦ）を格納する手段とをさらに含むことを
特徴とする、上記（１６）に記載のニューラル・ネット
ワーク。 （１８）入力ベクトルの認識フェーズ中に使用中のニュ
ーロン回路によって生成される前記ローカル結果信号
が、ニューロン回路が入力ベクトルを認識した場合にア
クティブに設定される発火信号（Ｆ）と、ニューロン回
路が縮退して発火した場合にアクティブに設定される縮
退信号（ＤＥＧＯＵＴ）と、異なるカテゴリを有するニ
ューラル・ネットワークの少なくとも２つのニューロン
回路が発火した場合にアクティブに設定されるあいまい
信号（ＵＮＣ／ＦＩＲＥ．ＯＫ）とを含むことを特徴と
する、上記（１７）に記載のニューラル・ネットワー
ク。 （１９）前記第２のグローバル結果信号（Ｆ**、・・
・）のそれぞれが、対応するすべてのローカル結果信号
（Ｆ、・・・）のＯＲ演算の結果であることを特徴とす
る、上記（１８）に記載のニューラル・ネットワーク。 （２０）前記第２のグローバル出力信号（ＯＵＴ**）
が、カテゴリ・タイプであるときに、すべてのローカル
・カテゴリのＯＲ演算の結果である（ＯＵＴ**＝Ｃ*＝
Ｃ１ ＯＲ・・・ＯＲ ＣＮ）ことを特徴とする、上記
（１６）ないし（１８）のいずれかに記載のニューラル
・ネットワーク。 （２１）前記あいまい信号ＵＮＣ／ＦＩＲＥ．ＯＫが、
ローカル・カテゴリ（Ｃｉ）とカテゴリ・タイプの第２
のグローバル出力信号（Ｃ*）との比較の結果であるこ
とを特徴とする、上記（１７）ないし（１９）のいずれ
かに記載のニューラル・ネットワーク。 （２２）追加の第２のグローバル結果信号（ＩＤ**）
が、ＩＤ**＝Ｆ** ＡＮＤＵＮＣ／ＦＩＲＥ．ＯＫ**バ
ーという論理関係によって再構築されることを特徴とす
る、上記（１７）ないし（２０）のいずれかに記載のニ
ューラル・ネットワーク。 （２３）前記第２のグローバル結果信号（ＯＵＴ**）
が、距離タイプであるときに、ニューラル・ネットワー
クの使用中のニューロン回路によって計算された距離の
うちの最小距離Ｄｍｉｎと呼ばれる最小値である（ＯＵ
Ｔ**＝Ｄｍｉｎ）ことを特徴とする、上記（１８）また
は（１９）のいずれかに記載のニューラル・ネットワー
ク。 （２４）所定の論理機能を実行する前記第１の論理手段
が、ＯＲ回路（１２）で構成されることを特徴とする、
上記（１６）に記載のニューラル・ネットワーク。 （２５）前記ＯＲ回路が、複数のＯＲ補助回路で構成さ
れることを特徴とする、上記（２４）に記載のニューラ
ル・ネットワーク。 （２６）各ローカル結果信号の処理専用の１つのＯＲ補
助回路（１２．２〜１２．４）と、各ニューロン回路に
よって生成されたローカル出力信号の処理専用の１つの
ＯＲ回路（１２．１）とが存在することを特徴とする、
上記（２５）に記載のニューラル・ネットワーク。 （２７）所定の論理機能を実行する前記第２の論理手段
が、ハードワイヤード・ドットで構成されることを特徴
とする、上記（１６）に記載のニューラル・ネットワー
ク。 （２８）前記ハードワイヤード・ドットが、オープン・
ドレイン／コレクタ・デバイスを使用する技法により行
われることを特徴とする、上記（２７）に記載のニュー
ラル・ネットワーク。 （２９）ニューラル・ネットワーク内の使用中のニュー
ロン回路だけを選択する選択手段をさらに含むことを特
徴とする、上記（１６）に記載のニューラル・ネットワ
ーク。 （３０）使用中のニューロン回路のうちの所定の数だけ
を選択する追加の選択手段をさらに含むことを特徴とす
る、上記（２９）に記載のニューラル・ネットワーク。 （３１）適切なデータ・バスおよび制御バスによって並
列に信号供給される、空き状態または使用中の状態の複
数のニューロン回路（１１−ｉ）で構成されたニューロ
ン・ユニット（１１―（＃））であって、各ニューロン
回路が、入力ベクトルの提示に対するニューロン回路の
個々の応答であるローカル結果信号（Ｆ、・・・）を第
１の専用バス（ＮＲ−ＢＵＳ）上に生成する手段と、距
離またはカテゴリ・タイプのローカル出力信号（ＮＯＵ
Ｔ）を第２の専用バス（ＮＯＵＴ−ＢＵＳ）上に生成す
る手段とを含む、ニューロン・ユニットと、前記ローカ
ル結果信号とローカル出力信号との間で所定の機能（Ｏ
Ｒ、・・・）を実行して、共通通信バス（ＣＯＭ*−Ｂ
ＵＳ）に統合されるそれぞれのバス（Ｒ*−ＢＵＳ、Ｏ
ＵＴ*−ＢＵＳ）上で得られる対応するグローバル結果
信号（Ｆ*、・・・）とグローバル出力信号（ＯＵＴ*）
とを生成する論理手段と、少なくとも前記グローバル出
力信号をフィードバック信号（ＯＲ）としてフィードバ
ック・バス（ＯＲ−ＢＵＳ）を介して前記ニューロン回
路のそれぞれに再注入して、ローカル結果信号を生成す
るためにそこで対応するローカル出力信号とグローバル
出力信号との比較を可能にする手段とを含む、ニューラ
ル半導体チップ（１０）。 （３２）前記共通通信バスが、チップ内またはチップ外
のいずれかに位置することを特徴とする、上記（３１）
に記載のニューラル・チップ。 （３３）マルチチップ環境で動作できるようになってい
るニューラル半導体チップ（１０）において、適切なデ
ータ・バスおよび制御バスによって並列に信号供給され
る、空き状態または使用中の状態の複数のニューロン回
路（１１−ｉ）で構成されたニューロン・ユニット（１
１（＃））であって、各ニューロン回路が、入力ベクト
ルの提示に対するニューロン回路の個々の応答であるロ
ーカル結果信号（Ｆ、・・・）を第１の専用バス（ＮＲ
−ＢＵＳ）上に生成する手段と、距離またはカテゴリ・
タイプのローカル出力信号（ＮＯＵＴ）を第２の専用バ
ス（ＮＯＵＴ−ＢＵＳ）上に生成する手段とを含む、ニ
ューロン・ユニットと、前記ローカル結果信号のそれぞ
れとローカル出力信号との間で所定の機能（ＯＲ、・・
・）を実行して、第１の共通通信バス（ＣＯＭ*−ＢＵ
Ｓ）に統合されるそれぞれのバス（Ｒ*−ＢＵＳ、ＯＵ
Ｔ*−ＢＵＳ）上で得られる対応する第１のグローバル
結果信号（Ｆ*、・・・）と第１のグローバル出力信号
（ＯＵＴ*）とを生成する第１の論理手段と、前記第１
のグローバル結果信号のそれぞれと第１のグローバル出
力信号との間で同一の所定の論理機能（ＯＲ、・・・）
を実行して、すべてのチップによって共用される第２の
共通通信バス（ＣＯＭ**−ＢＵＳ）のそれぞれのバス
（Ｒ**−ＢＵＳ、ＯＵＴ**−ＢＵＳ）上に対応する第２
のグローバル結果信号（Ｆ**、・・・）と第２のグロー
バル出力信号（ＯＵＴ**）とを生成する第２の論理手段
と、少なくとも前記第２のグローバル出力信号をフィー
ドバック信号（ＯＲ）としてフィードバック・バス（Ｏ
Ｒ−ＢＵＳ）を介して前記ニューロン回路のそれぞれに
再注入して、ローカル結果信号を生成するためにそこで
対応するローカル出力信号と第２のグローバル出力信号
との比較を可能にする手段とを含む、ニューラル半導体
チップ。 （３４）第１または第２のグローバル出力信号をフィー
ドバック信号として印加するマルチプレクサ手段をさら
に含むことを特徴とする、上記（３３）に記載のニュー
ラル・チップ。 （３５）前記ニューロン回路が、ニューロン回路が使用
中になるとただちにゼロ以外のニューロン回路のローカ
ル・カテゴリ（Ｃｉ）を格納する手段と、ニューロン回
路が使用中になるとただちにプロトタイプ・ベクトル
（Ｂ）を格納する手段と、ニューロン回路が使用中にな
るとただちに意味のある入力ベクトルとプロトタイプ・
ベクトル（Ｂ）との距離（Ｄｉ）を計算する手段と、ニ
ューロン回路が使用中になるとただちに実際の影響フィ
ールド（ＡＩＦ）を格納する手段とをさらに含むことを
特徴とする、上記（３３）または（３４）に記載のニュ
ーラル・チップ。 （３６）所定の論理機能を実行する前記論理手段が、Ｏ
Ｒ回路（１２）で構成されることを特徴とする、上記
（３３）ないし（３５）のいずれかに記載のニューラル
・チップ。 （３７）所定の論理機能を実行する前記論理手段が、ハ
ードワイヤード・ドットで構成されることを特徴とす
る、上記（３３）ないし（３５）のいずれかに記載のニ
ューラル・チップ。 （３８）ニューラル・ネットワーク内の使用中のニュー
ロン回路だけを選択する選択手段をさらに含むことを特
徴とする、上記（３３）ないし（３７）のいずれかに記
載のニューラル・チップ。 （３９）使用中のニューロン回路のうちの所定の数だけ
を選択する追加の選択手段をさらに含むことを特徴とす
る、上記（３３）ないし（３８）のいずれかに記載のニ
ューラル・チップ。 （４０）上記（１６）ないし（３９）のいずれかを参照
して定義されるように、少なくとも２つのニューラル・
チップのアセンブリによって形成されるニューラル・モ
ジュール。
【図面の簡単な説明】
【図１】９×８ピクセルのマトリックスに埋め込まれた
大文字"Ｅ"を示す図である。
【図２】２次元特徴空間内のプロトタイプ・ベクトルの
実施例であり、単一プロトタイプ・ベクトルと、円によ
って示されたその影響フィールドとを示す図である。
【図３】２次元特徴空間内のプロトタイプ・ベクトルの
実施例であり、同一カテゴリＣを有する２つのプロトタ
イプ・ベクトルを示す図である。
【図４】２次元特徴空間内のプロトタイプ・ベクトルの
実施例であり、縮小技法の基礎にある原理を例示するた
めに異なるカテゴリに関連する２つのプロトタイプ・ベ
クトルを示す図である。
【図５】２次元特徴空間内のプロトタイプ・ベクトルの
実施例であり、距離の表記を例示するために異なるカテ
ゴリに関連する３通りのプロトタイプ・ベクトルを示す
図である。
【図６】３つのカテゴリに分類するために２成分入力ベ
クトルを処理できるようになっている１０個のニューロ
ン回路を含む、従来のＲＢＦ３層ニューラル・ネットワ
ーク・アーキテクチャを示す図である。
【図７】図６のニューラル・ネットワークに対応する特
徴空間になる可能性がある例を示す図である。
【図８】スタンドアロン用途用としてのみ設計されたニ
ューラル半導体チップの第１のアーキテクチャの変形態
様と、本発明によりそれに組み込まれたニューラル・ネ
ットワークとの概略ブロック図である。
【図９】スタンドアロン用途用として動作するかまたは
マルチチップ環境において他の類似ニューラル・チップ
とともに動作するように設計された基本ニューラル半導
体チップの好ましいアーキテクチャと、本発明の好まし
い実施例によりそれに組み込まれたベース・ニューラル
・ネットワークとの概略ブロック図である。
【図１０】その本質的な構成機能ブロックとその間の主
な相互接続部を示すための本発明による図８および図９
の革新的なニューロン回路の好ましいアーキテクチャの
概略ブロック図である。
【図１１】図１０のすべてのブロックの動作に必要な内
部制御信号、選択信号、およびアドレス信号を生成する
図８および図９の状況／制御論理回路１８の概略ブロッ
ク図である。
【図１２】レジスタとマルチプレクサとで構成される図
１０のＩＦ回路３５０の概略ブロック図である。
【図１３】マルチプレクサと、論理回路と、革新的な探
索／分類回路とで構成される図１０のＤｍｉｎ決定回路
５００の概略ブロック図である。
【図１４】図９の基本ニューラル・チップのアーキテク
チャの変形態様を示す図である。
【図１５】図９の基本ニューラル・チップのアーキテク
チャの変形態様を示す図である。
【図１６】半導体技術によって許される制限数内で本発
明の前記ニューラル・チップの完全カスケード性を示す
ために直列に接続された複数の図９の基本ニューラル半
導体チップを組み立てることにより形成される基本モジ
ュールを示す図である。
【図１７】非常に小さい追加回路を設けるだけで図１６
の２つの基本モジュールを組み立てることにより形成さ
れる複合モジュールを示す図である。
【図１８】ベース・ニューラル・ネットワークの初期設
定フェーズの重要ステップの流れ図である。
【図１９】ベース・ニューラル・ネットワークの認識フ
ェーズの重要ステップの流れ図である。
【図２０】ベース・ニューラル・ネットワークの認識フ
ェーズの重要ステップの流れ図である。
【図２１】縮小プロセスと拘束プロセスとを含むベース
・ニューラル・ネットワークの学習フェーズの重要ステ
ップの流れ図である。
【図２２】図１０の突合せ回路の概略回路構成を示す図
である。
【図２３】コンテキスト手法の使用により、図９のベー
ス・ニューラル・ネットワーク内の各種サブセットを定
義できるようにする方法を示す図である。
【図２４】基本的にＲＡＭメモリ周囲に構成される図１
０のＲ／Ｗメモリ回路２５０の詳細図である。
【図２５】使用中ニューロン回路の認識フェーズ中の前
記回路２５０内部のデータの流れを示す図である。
【図２６】ＲＡＭメモリに入力ベクトル成分を事前装填
するステップを含む、第１の空き状態ニューロン回路の
認識フェーズ中のデータの流れを示す図である。
【図２７】それぞれが加算器を１つずつ含む２つのサブ
ブロックで基本的に構成され、ユーザが選択したノルム
に応じて入力ベクトルとニューロン回路に格納されたプ
ロトタイプ・ベクトルとの距離を計算するという役割を
有する、図１０の距離評価回路２００の概略回路図であ
る。
【図２８】距離評価回路２００の第１のサブブロックに
実現された加算器の簡略化した２部構造を示す図であ
る。図２８の加算器の前記第１の部分では、図２４〜図
２６に示されているすべての回路が広く使用されてい
る。
【図２９】その第２の部分で使用する中間ビット信号を
生成する、図２８の加算器の第１の部分の詳細構造を示
す図である。
【図３０】各種の接続部を有するＸＯＲ回路の詳細回路
構造を示す図である。
【図３１】セレクタ／ＮＡＮＤ結合回路の詳細回路構造
を示す図である。
【図３２】セレクタ／ＮＯＲ結合回路の詳細回路構造を
示す図である。
【図３３】図３１および図３２の回路で使用する２つの
タイプのセレクタ（ＳＥＬ）の詳細回路構造を示す図で
ある。
【図３４】合計ビット信号を生成する図２８の加算器の
第２の部分の詳細構造を示す図である。
【図３５】識別回路４００で後続処理するためにＬＴ信
号およびＬＴＥ信号を生成する図１０の比較回路３００
の詳細図である。
【図３６】ニューロン回路レベルでローカル結果信号お
よび状況信号を生成する図１０の革新的な識別回路４０
０の概略回路図である。
【図３７】図１３のＤｍｉｎ決定回路５００内の論理回
路５０３の詳細構造を示す図である。
【図３８】図１３の探索／分類回路５０２の動作の基礎
にあるアルゴリズムを示す流れ図である。
【図３９】ニューロン回路によって計算された距離信号
の１つのビットを処理するために図１３の探索／分類回
路５０２で使用される好ましいベース・ユニットの構造
を示す概略図である。
【図４０】標準的な論理ゲートを有する前記ベース・ユ
ニットの典型的な実施態様を示す図である。
【図４１】それぞれが必要な数の図３９のベース・ユニ
ットを組み立てることにより構築された４つの探索／分
類回路５０２の組合せによって形成され、図８のニュー
ラル・ネットワーク内の４つの４ビット符号化距離のう
ちの最小距離を決定できるようになっている仮想集合回
路の第１の変形態様を示す概略図である（例示のため、
図８のニューラル・ネットワークは４つのニューロン回
路のみで構成されているものと想定する）。
【図４２】残りの距離を増加順に分類できるようにする
ための記憶素子をさらに含む、図４１の仮想集合回路の
もう１つの変形態様を示す概略図である。
【図４３】図１０のデイジー・チェーン回路６００の詳
細構造を示す図である。
【図４４】本発明のデイジー・チェーン回路６００の手
法をマルチプロセッサ環境に応用する場合を示す概略図
である。
【図４５】ＯＲ機能がＯＲ回路によって実行され、スタ
ンドアロン動作に対応できるようになっている、図８の
ニューラル・チップ用のニューロン間通信システムの構
造を示す概略図である。
【図４６】オフチップ共通通信バス上でのドット処理に
よりＯＲ機能が実行されるマルチチップ環境での動作の
ための、図９の基本ニューラル・チップのニューロン間
通信システムの構造を示す概略図である。
【図４７】基本モジュールを形成するために８個の図４
６の基本ニューラル・チップを組み立てる場合のグロー
バル出力信号の第１のビット用のドライバ回路の詳細実
施態様を示す図である。
【図４８】（Ａ）、（Ｂ）、および（Ｃ）の各部で構成
され、（Ａ）はＯＵＴ*信号とＮＯＵＴ信号との論理関
係を示し、（Ｂ）はＯＲ信号とＯＵＴ*信号との論理関
係を示し、（Ｃ）は
【数１８】 以降、ＯＲバーと記載する。／ＯＵＴ**信号とその各ビ
ットごとの
【数１９】 以降、ＯＵＴ****バーと記載する。信号との論理関係を
示す図である。
【図４９】各チップに図９の任意選択の主Ｄｍｉｎ決定
回路２０が設けられている、図４７の基本モジュールの
変形態様を形成するために８個の基本ニューラル・チッ
プを組み立てる場合のグローバル出力信号の第１のビッ
ト用のドライバ回路の詳細実施態様を示す図である。
【図５０】複合モジュールを形成するために複数の図４
７の基本モジュールを組み立てる場合を示す図である。
【図５１】複数のベース処理ユニットで構成される基本
マルチプロセッサ・ユニットの構築に本発明のニューロ
ン間通信システムの手法を応用する場合を示す図であ
る。
【図５２】複合マルチプロセッサ・ユニットを形成する
ために２つの図５１の基本マルチプロセッサ・ユニット
を組み立てる場合を示す図である。
【図５３】ローカル出力信号としてＭａｘＩＦ信号を生
成するための図９の各基本ニューラル・チップ内のダミ
ー探索／分類回路の実施態様を示す図である。
【符号の説明】
１１ ＺＩＳＣニューロン回路 １２ ＯＲ回路 １３ Ａレジスタ １４ ＭａｘＩＦレジスタ １５ ＭｉｎＩＦレジスタ １６ マルチプレクサ １７ Ｎｏ／ＣＸＴメイン・レジスタ １８ 状況／制御論理回路 ２０ 主Ｄｍｉｎ決定回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレ・スタンレ フランス91000 エヴリ アレ・ド・ ラ・ビュット・ルージュ 10 (72)発明者 パスカル・タンホフ フランス77930 セリ・アン・ビエール ルート・ド・フォンテヌブロー 45 (72)発明者 ギュイ・パイユ フランス34000 モンペリエ リュ・ デ・コンステラション 15 (56)参考文献 特開 平２−211576（ＪＰ，Ａ) 特開 平４−124782（ＪＰ，Ａ) 特開 平２−206867（ＪＰ，Ａ) 特開 平６−139224（ＪＰ，Ａ) 特開 平８−69445（ＪＰ，Ａ) 特開 平８−171541（ＪＰ，Ａ) 特開 平８−171542（ＪＰ，Ａ) 特開 平８−171543（ＪＰ，Ａ) 佐藤、津雲，「改良ベクトル量子化と 文字認識への応用」，電子情報通信学会 技術研究報告，日本，社団法人電子情報 通信学会，1993年12月14日，Ｖｏｌ. 93，Ｎｏ．376（ＮＣ93−55〜67），ｐ ｐ．41−49 内村国治・他，「超大規模ＬＳＩ化に 適した識別領域形状可変型ニューロン回 路」，電子情報通信学会技術研究報告, 日本，社団法人電子情報通信学会，1990 年10月26日，Ｖｏｌ．90，Ｎｏ．274 （ＣＰＳＹ90−75〜81），ｐｐ．13−20 黒川忠由，「ニューラル・ネットワー クとその開発支援ソフト」，インターフ ェース，日本，ＣＱ出版株式会社，1989 年10月 １日，Ｖｏｌ．15，Ｎｏ．10, ｐｐ．239−250，ＩＳＳＮ：0387−9569 久間、中山・編，「ニューロコンピュ ータ工学」，日本，株式会社工業調査 会，1992年 ２月20日，初版，ｐｐ．56 −70，ＩＳＢＮ：４−7693−5053−８ (58)調査した分野(Int.Cl.7，ＤＢ名) G06N 1/00 - 7/08 G06G 7/60 G06K 9/00 - 9/82 G10L 3/00 - 3/02 G10L 5/06 G10L 7/08 G10L 9/00 - 9/20 G06T 7/00 - 7/60 ＪＳＴファイル（ＪＯＩＳ) ＣＳＤＢ（日本国特許庁)

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】認識フェーズ中に、予め記憶されたプロト
    タイプ・ベクトルと比較することによって入力ベクトル
    （Ａ）を識別できるようになっているベース・ニューラ
    ル・ネットワーク（１１（Ａ））において、前記プロト
    タイプ・ベクトルには影響フィールド値とカテゴリとが
    関連付けられており、 データ・バスおよび制御バスによって並列に信号供給さ
    れる、空き状態または使用中の状態の複数のニューロン
    回路（１１−ｉ）で構成されたニューロン・ユニット
    （１１―（＃））であって、各ニューロン回路が、 ＤＡＴＡ−ＢＵＳ経由による入力ベクトルの提示に対す
    るニューロン回路の個々の応答であるローカル結果信号
    （発動ローカル結果信号（Ｆ）、縮退結果信号（ＤＥＧ
    ＯＵＴ）、及びローカル結果あいまい信号（ＵＮＣ／Ｆ
    ＩＲＥ．ＯＫ））を第１の専用バス（ＮＲ−ＢＵＳ）上
    に生成する手段と、 ここで、発動ローカル結果信号（Ｆ）はニューロン回路
    が入力ベクトルを認識した場合にアクティブに設定さ
    れ、 縮退結果信号（ＤＥＧＯＵＴ）は、縮退していると判断
    されたニューロン回路が発動した場合にアクティブに設
    定され、ここで前記縮退とはプロトタイプ・ベクトルの
    影響フィールド値が予め定められた最小値に設定され、
    且つ、他のカテゴリを有するニューロン回路の影響フィ
    ールド値と重なっている状態をいい、ローカル結果あい
    まい信号（ＵＮＣ／ＦＩＲＥ．ＯＫ）は、ニューラル・
    ネットワークの、相互に異なるカテゴリを有する少なく
    とも２つのニューロン回路が発動した場合にアクティブ
    に設定され、 距離またはカテゴリ・タイプのローカル出力信号（ＮＯ
    ＵＴ）を第２の専用バス（ＮＯＵＴ−ＢＵＳ）上に生成
    する手段とを含む、ニューロン・ユニットと、 前記ローカル結果信号同士の間及びローカル出力信号同
    士の間でＯＲ演算を実行して、共通通信バス（ＣＯＭ*
    −ＢＵＳ）に統合されるそれぞれのバス（Ｒ*−ＢＵ
    Ｓ、ＯＵＴ*−ＢＵＳ）上で得られる対応するグローバ
    ル結果信号（Ｆ*、ＤＥＧＯＵＴ*、およびＵＮＣ／ＦＩ
    ＲＥ．ＯＫ*）とグローバル出力信号（ＯＵＴ*）とを生
    成する論理手段と、 少なくとも前記グローバル出力信号をフィードバック・
    バス（ＯＲ−ＢＵＳ）を介して前記ニューロン回路のそ
    れぞれにフィードバックして、ローカル結果信号を生成
    するために、そこで対応するローカル出力信号とグロー
    バル出力信号との比較を可能にする手段とを含む、ベー
    ス・ニューラル・ネットワーク。
  2. 【請求項２】前記ニューロン回路が、 ニューロン回路が使用中になるとただちに、ＣＡＴ−Ｂ
    ＵＳを経由して入力される、ゼロ以外の、ニューロン回
    路のローカル・カテゴリ（Ｃｉ）を格納する手段と、 ニューロン回路が使用中になるとただちに、ＤＡＴＡ−
    ＢＵＳを経由して入力されるプロトタイプ・ベクトル
    （Ｂ）を格納する手段と、 ニューロン回路が使用中になるとただちに、ＤＡＴＡ−
    ＢＵＳを経由して入力される入力ベクトルと前記プロト
    タイプ・ベクトル（Ｂ）との距離（Ｄｉ）を計算する手
    段と、 前記入力ベクトルと前記プロトタイプ・ベクトル（Ｂ）
    との類似性の判別基準である、実際の影響フィールド値
    をニューロン回路が使用中になるとただちに格納する手
    段とをさらに含むことを特徴とする、請求項１に記載の
    ニューラル・ネットワーク。
  3. 【請求項３】カテゴリ・タイプの前記グローバル出力信
    号（ＯＵＴ*）が、すべてのローカル・カテゴリのＯＲ
    演算の結果である（ＯＵＴ*＝Ｃ*＝Ｃ１ ＯＲ・・・Ｏ
    ＲＣＮ）ことを特徴とする、請求項１または２のいずれ
    かに記載のニューラル・ネットワーク。
  4. 【請求項４】前記あいまい信号ＵＮＣ／ＦＩＲＥ．ＯＫ
    が、ローカル・カテゴリ（Ｃｉ）とカテゴリ・タイプの
    グローバル出力信号（Ｃ*）との比較の結果であること
    を特徴とする、請求項２または３記載のニューラル・ネ
    ットワーク。
  5. 【請求項５】入力ベクトルが少なくとも１つのニューロ
    ン回路によって認識され（Ｆ*＝１）、且つ、ニューラ
    ル・ネットワーク１１（Ａ）によってあいまいさを伴わ
    ずに認識された（ＵＮＣ／ＦＩＲＥ．ＯＫ*＝０）とき
    にアクティブに設定されるところの追加のグローバル結
    果信号（ＩＤ*）が、ＩＤ*＝Ｆ* ＡＮＤ ＵＮＣ／Ｆ
    ＩＲＥ．ＯＫ*バーという論理関係によって再構築され
    ることを特徴とする、請求項１〜４のいずれか１項に記
    載のニューラル・ネットワーク。
  6. 【請求項６】前記グローバル結果信号（ＯＵＴ*）が、
    ニューラル・ネットワークの使用中のニューロン回路に
    よって計算された距離のうちの最小距離Ｄｍｉｎと呼ば
    れる最小値である（ＯＵＴ*＝Ｄｍｉｎ）ことを特徴と
    する、請求項１〜５のいずれか１項に記載のニューラル
    ・ネットワーク。
  7. 【請求項７】ＯＲ演算を実行する前記論理手段が、ＯＲ
    回路（１２）で構成されることを特徴とする、請求項１
    〜６のいずれか１項に記載のニューラル・ネットワー
    ク。
  8. 【請求項８】前記ＯＲ回路が、複数のＯＲ補助回路で構
    成されることを特徴とする、請求項７に記載のニューラ
    ル・ネットワーク。
  9. 【請求項９】各ローカル結果信号の処理専用の１つのＯ
    Ｒ補助回路（１２．２〜１２．４）と、各ニューロン回
    路によって生成されたローカル出力信号の処理専用の１
    つのＯＲ回路（１２．１）とが存在することを特徴とす
    る、請求項８に記載のニューラル・ネットワーク。
  10. 【請求項１０】ＯＲ演算を実行する前記論理手段が、ハ
    ードワイヤード・ドットで構成されることを特徴とす
    る、請求項１〜６のいずれか１項に記載のニューラル・
    ネットワーク。
  11. 【請求項１１】前記ハードワイヤード・ドットが、オー
    プン・ドレイン／コレクタ・デバイスを使用する技法に
    より行われることを特徴とする、請求項１０に記載のニ
    ューラル・ネットワーク。
  12. 【請求項１２】ニューラル・ネットワーク内の使用中の
    ニューロン回路だけを選択する選択手段をさらに含むこ
    とを特徴とする、請求項１に記載のニューラル・ネット
    ワーク。
  13. 【請求項１３】使用中のニューロン回路のうちの所定の
    数だけを選択する追加の選択手段をさらに含むことを特
    徴とする、請求項１４に記載のニューラル・ネットワー
    ク。
  14. 【請求項１４】請求項１〜１３のいずれか１項記載のニ
    ューラル・ネットワークを複数個含み、各ニューラル・
    ネットワークが第２の共通通信バスにより接続され、各
    ニューラル・ネットワークからのグローバル結果信号
    （Ｆ*、ＤＥＧＯＵＴ*、およびＵＮＣ／ＦＩＲＥ．ＯＫ
    *）及びグローバル出力信号ＯＵＴ*のＯＲ演算を実行し
    て、第２の共通通信バス（ＣＯＭ**−ＢＵＳ）に統合さ
    れるそれぞれのバス（Ｒ**−ＢＵＳ、ＯＵＴ**−ＢＵ
    Ｓ）上で得られる対応する第２のグローバル結果信号
    （Ｆ**、ＤＥＧＯＵＴ**、およびＵＮＣ／ＦＩＲＥ．Ｏ
    Ｋ**）と第２のグローバル出力信号（ＯＵＴ**）とを生
    成する第２の論理手段と、少なくとも前記第２のグロー
    バル出力信号をフィードバック・バス（ＯＲ−ＢＵＳ）
    を介してフィードバックし、前記ニューロン回路のそれ
    ぞれに再注入して、ローカル結果信号を生成するために
    そこで対応するローカル出力信号と第２のグローバル出
    力信号との比較を可能にする手段とを含む、ベース・ニ
    ューラル・ネットワーク。
  15. 【請求項１５】データ・バスおよび制御バスによって並
    列に信号供給される、空き状態または使用中の状態の複
    数のニューロン回路（１１−ｉ）で構成されたニューロ
    ン・ユニット（１１―（＃））であって、各ニューロン
    回路は、予め記憶されたプロトタイプ・ベクトルと比較
    することによって入力ベクトル（Ａ）を識別し、前記プ
    ロトタイプ・ベクトルにはユーザの定義に従いカテゴリ
    が関連付けられており、 ＤＡＴＡ−ＢＵＳ経由による入力ベクトルの提示に対す
    るニューロン回路の個々の応答であるローカル結果信号
    （発動ローカル結果信号（Ｆ）、縮退結果信号（ＤＥＧ
    ＯＵＴ）、及びローカル結果あいまい信号（ＵＮＣ／Ｆ
    ＩＲＥ．ＯＫ））を第１の専用バス（ＮＲ−ＢＵＳ）上
    に生成する手段と、 ここで、発動ローカル結果信号（Ｆ）はニューロン回路
    が入力ベクトルを認識した場合にアクティブに設定さ
    れ、 縮退結果信号（ＤＥＧＯＵＴ）は、縮退していると判断
    されたニューロン回路が発動した場合にアクティブに設
    定され、ここで前記縮退とはプロトタイプ・ベクトルの
    影響フィールド値が予め定められた最小値に設定され、
    且つ、他のカテゴリを有するニューロン回路の影響フィ
    ールド値と重なっている状態をいい、ローカル結果あい
    まい信号（ＵＮＣ／ＦＩＲＥ．ＯＫ）は、ニューラル・
    ネットワークの、相互に異なるカテゴリを有する少なく
    とも２つのニューロン回路が発動した場合にアクティブ
    に設定され、 距離またはカテゴリ・タイプのローカル出力信号（ＮＯ
    ＵＴ）を第２の専用バス（ＮＯＵＴ−ＢＵＳ）上に生成
    する手段とを含む、ニューロン・ユニットと、前記ロー
    カル結果信号同士の間及びローカル出力信号同士の間で
    ＯＲ演算を実行して、共通通信バス（ＣＯＭ*−ＢＵ
    Ｓ）に統合されるそれぞれのバス（Ｒ*−ＢＵＳ、ＯＵ
    Ｔ*−ＢＵＳ）上で得られる対応するグローバル結果信
    号（Ｆ*、ＤＥＧＯＵＴ*、およびＵＮＣ／ＦＩＲＥ．Ｏ
    Ｋ*）とグローバル出力信号（ＯＵＴ*）とを生成する論
    理手段と、 少なくとも前記グローバル出力信号をフィードバック信
    号（ＯＲ）としてフィードバック・バス（ＯＲ−ＢＵ
    Ｓ）を介して前記ニューロン回路のそれぞれに再注入し
    て、ローカル結果信号を生成するためにそこで対応する
    ローカル出力信号とグローバル出力信号との比較を可能
    にする手段とを含む、ニューラル半導体チップ（１
    ０）。
  16. 【請求項１６】前記共通通信バスが、チップ内またはチ
    ップ外のいずれかに位置することを特徴とする、請求項
    １５に記載のニューラル・チップ。
  17. 【請求項１７】前記ニューロン回路が、 ニューロン回路が使用中になるとただちに、ＣＡＴ−Ｂ
    ＵＳを経由して入力される、ゼロ以外の、ニューロン回
    路のローカル・カテゴリ（Ｃｉ）を格納する手段と、 ニューロン回路が使用中になるとただちに、ＤＡＴＡ−
    ＢＵＳを経由して入力されるプロトタイプ・ベクトル
    （Ｂ）を格納する手段と、 ニューロン回路が使用中になるとただちに、ＤＡＴＡ−
    ＢＵＳを経由して入力される入力ベクトルと前記プロト
    タイプ・ベクトル（Ｂ）との距離（Ｄｉ）を計算する手
    段と、 ニューロン回路が使用中になるとただちに、前記入力ベ
    クトルとプロトタイプ・ベクトル（Ｂ）との類似性の判
    別基準である、実際の影響フィールド（ＡＩＦ）を格納
    する手段とをさらに含むことを特徴とする、請求項１５
    または１６に記載のニューラル・チップ。
  18. 【請求項１８】ＯＲ演算を実行する前記論理手段が、Ｏ
    Ｒ回路（１２）で構成されることを特徴とする、請求項
    １５〜１７いずれか１項に記載のニューラル・チップ。
  19. 【請求項１９】ＯＲ演算を実行する前記論理手段が、ハ
    ードワイヤード・ドットで構成されることを特徴とす
    る、請求項１５〜１８いずれか１項に記載のニューラル
    ・チップ。
  20. 【請求項２０】ニューラル・ネットワーク内の使用中の
    ニューロン回路だけを選択する選択手段をさらに含むこ
    とを特徴とする、請求項１５〜１９いずれか１項に記載
    のニューラル・チップ。
  21. 【請求項２１】使用中のニューロン回路のうちの所定の
    数だけを選択する追加の選択手段をさらに含むことを特
    徴とする、請求項１５〜２０いずれか１項に記載のニュ
    ーラル・チップ。
  22. 【請求項２２】請求項１５〜２１のいずれか１項記載の
    ニューラル・チップを複数個含む環境で動作できるよう
    になっているニューラル半導体チップ（１０）であっ
    て、 各ニューラル・チップが第２の共通通信バスにより接続
    され、各ニューラル・ネットワークからのグローバル結
    果信号（Ｆ*、ＤＥＧＯＵＴ*、およびＵＮＣ／ＦＩＲ
    Ｅ．ＯＫ*）及びグローバル出力信号ＯＵＴ*のＯＲ演算
    を実行して、第２の共通通信バス（ＣＯＭ**−ＢＵＳ）
    に統合されるそれぞれのバス（Ｒ**−ＢＵＳ、ＯＵＴ**
    −ＢＵＳ）上で得られる対応する第２のグローバル結果
    信号（Ｆ**、ＤＥＧＯＵＴ**、およびＵＮＣ／ＦＩＲ
    Ｅ．ＯＫ**）と第２のグローバル出力信号（ＯＵＴ**）
    とを生成する第２の論理手段と、 少なくとも前記第２のグローバル出力信号をフィードバ
    ック信号（ＯＲ）としてフィードバック・バス（ＯＲ−
    ＢＵＳ）を介して前記ニューロン回路のそれぞれに再注
    入して、ローカル結果信号を生成するためにそこで対応
    するローカル出力信号と第２のグローバル出力信号との
    比較を可能にする手段とを含む、ニューラル半導体チッ
    プ。
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