JP3403136B2 - Method for manufacturing switching element, switching element and switching element array - Google Patents

Method for manufacturing switching element, switching element and switching element array

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JP3403136B2
JP3403136B2 JP37499099A JP37499099A JP3403136B2 JP 3403136 B2 JP3403136 B2 JP 3403136B2 JP 37499099 A JP37499099 A JP 37499099A JP 37499099 A JP37499099 A JP 37499099A JP 3403136 B2 JP3403136 B2 JP 3403136B2
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gate electrode
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【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明はフラットパネルディ
スプレイの駆動用などに用いられるスイッチング素子の
製造方法、スイッチング素子及びスイッチング素子アレ
イに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a switching element used for driving a flat panel display, a switching element and a switching element array.

【0002】[0002]

【従来の技術】液晶ディスプレイやELディスプレイな
どの表示装置においては、ガラス基板の様な基板上にマ
トリックス状に配列されたスイッチング素子としての薄
膜トランジスタ(TFT)および画素電極を選択駆動す
ることによりにより、画面上に表示パターンが形成され
る。
2. Description of the Related Art In a display device such as a liquid crystal display or an EL display, by selectively driving thin film transistors (TFTs) and pixel electrodes as switching elements arranged in a matrix on a substrate such as a glass substrate, A display pattern is formed on the screen.

【0003】例えばアクティブマトリックス型の液晶表
示装置ではTFT、画素電極およびこれらに信号を与え
る配線が形成されたアレイ基板と対向電極を有する対向
基板とを対向して配置し、これらの間に液晶を封入した
構造を有する。
For example, in an active matrix type liquid crystal display device, an array substrate on which TFTs, pixel electrodes and wirings for applying signals to these are formed and an opposite substrate having an opposite electrode are arranged so as to face each other, and a liquid crystal is placed between them. It has an enclosed structure.

【0004】従来こうした表示装置に用いられるスイッ
チング素子としては、シリコンを活性層としたTFTが
用いられてきた、しかしシリコン薄膜を形成するにはC
VD工程が必要であり、製造コスト削減を阻む大きな要
因となっている。
Conventionally, a TFT having silicon as an active layer has been used as a switching element used in such a display device. However, in order to form a silicon thin film, C is used.
A VD process is required, which is a major factor in preventing manufacturing cost reduction.

【0005】また通常、基板としてガラス基板が用いら
れるが、ガラス基板は一般に衝撃に弱く割れやすい。そ
こで基板の割れや表示装置の軽量化、フレキシブル化に
対応するために、高分子フィルムを基板として用いるこ
とが提案されている。
Although a glass substrate is usually used as the substrate, the glass substrate is generally vulnerable to impact and easily cracked. Therefore, it has been proposed to use a polymer film as a substrate in order to deal with the cracking of the substrate and the weight reduction and flexibility of the display device.

【0006】しかし高分子フィルムはガラス基板と比較
するとはるかに耐熱性に劣るため、比較的高温のプロセ
スを必要とするシリコンTFTを作製することは難し
い。
However, since the polymer film is far inferior in heat resistance as compared with the glass substrate, it is difficult to manufacture a silicon TFT which requires a relatively high temperature process.

【0007】そこで低温かつ安価なプロセスで形成可能
な有機半導体を活性層に用いたスイッチング素子の検討
が進められている。
Therefore, a switching element using an organic semiconductor which can be formed by a low temperature and inexpensive process as an active layer is under study.

【0008】しかしながら有機半導体のキャリアの移動
度は、アモルファスシリコンと同等か、多くはそれ以下
である。そのため十分なON電流値が得られず、特にE
Lディスプレイなど電流駆動型の表示装置を駆動するに
は充分とは言えない。
However, the carrier mobility of an organic semiconductor is equal to or less than that of amorphous silicon in many cases. Therefore, a sufficient ON current value cannot be obtained.
It is not sufficient to drive a current drive type display device such as an L display.

【0009】低い移動度でも比較的良好なON電流値が
得られるスイッチング素子として静電誘導型トランジス
タ(SIT)がある。これは通常のTFTが活性層のシ
ート方向に電流を流す横形であるのに対して、膜厚方向
に電流を流す縦形のトランジスタである。
There is a static induction type transistor (SIT) as a switching element which can obtain a relatively good ON current value even at low mobility. This is a vertical transistor in which a normal TFT allows a current to flow in the sheet direction of the active layer, while a vertical transistor allows a current to flow in the film thickness direction.

【0010】SITの構造を示す概略断面図を図1に示
す。SITは一般にソース電極1とドレイン電極2とか
らなる一対の平行平板電極間に穴(以下ゲート孔と称
す)がたくさん開いたシート状のゲート電極3が挿入さ
れた三極管類似の構造をとる。前記平行平板電極間及び
前記ゲート孔には半導体層4が充填されている。ゲート
電極3に電圧を印可すると、ゲート孔を貫通する半導体
層4中に空乏層が形成され電流を制御できる。
FIG. 1 is a schematic sectional view showing the structure of the SIT. Generally, the SIT has a structure similar to a triode in which a sheet-shaped gate electrode 3 having many holes (hereinafter referred to as gate holes) is inserted between a pair of parallel plate electrodes composed of a source electrode 1 and a drain electrode 2. A semiconductor layer 4 is filled between the parallel plate electrodes and in the gate hole. When a voltage is applied to the gate electrode 3, a depletion layer is formed in the semiconductor layer 4 penetrating the gate hole, and the current can be controlled.

【0011】有機半導体を活性層に用いたSITにおい
て低駆動電圧やOFF電流値の十分な低減を図るために
は薄い空乏層でも効率良く電流を制御する必要があり、
そのためゲート孔は小さくする必要がある。つまり有機
半導体は一般に無機半導体と比較してキャリアの移動度
が十分でないために、十分なON電流値を得ようとすれ
ばドーパント濃度を高めにする必要がある。ドーパント
濃度が高いと、同じ電圧でも形成される空乏層の空乏長
は小さい。このためドーパント濃度にもよるが、有機半
導体を活性層に用いたSITの場合ゲート孔の径は1μ
m以下にすることが必要である。
In SIT using an organic semiconductor as an active layer, it is necessary to efficiently control the current even in a thin depletion layer in order to sufficiently reduce the low drive voltage and the OFF current value.
Therefore, it is necessary to make the gate hole small. In other words, organic semiconductors generally have insufficient carrier mobility as compared with inorganic semiconductors, so that it is necessary to increase the dopant concentration in order to obtain a sufficient ON current value. When the dopant concentration is high, the depletion length of the depletion layer formed at the same voltage is small. Therefore, depending on the dopant concentration, in the case of SIT using an organic semiconductor for the active layer, the diameter of the gate hole is 1μ.
It is necessary to make it m or less.

【0012】しかしながら液晶ディスプレイなどのフラ
ットパネルディスプレイを作製する際に通常用いる比較
的低コストのリソグラフィー工程の解像度は数μm程度
であり、1μm以下のゲート孔をリソグラフィー工程で
形成するのはコスト高になってしまう。
However, the resolution of a relatively low-cost lithography process that is usually used when manufacturing a flat panel display such as a liquid crystal display is about several μm, and it is expensive to form a gate hole of 1 μm or less in the lithography process. turn into.

【0013】また有機半導体を活性層に用いたSITに
おいて、ゲート電極として、アルミニウムを薄く蒸着し
て形成したアルミニウムの不連続膜を用いることが試み
られているが(工藤らSynthetic Metal
s 102(1999)900−903)、形成される
多孔質構造が均一でないため耐久性に劣る上、良好なス
イッチング特性を得ることが難しく、かつ蒸着条件によ
ってゲート電極の多孔質構造が大きく変化するため、大
面積の基板上に一括で形成することが必要なディスプレ
イ用のスイッチング素子アレイを形成する場合に、各素
子の特性を一定に保つことが難しい。
In SIT using an organic semiconductor as an active layer, it has been attempted to use a discontinuous aluminum film formed by thinly depositing aluminum as a gate electrode (Kudo et al. Synthetic Metal).
s 102 (1999) 900-903), the formed porous structure is not uniform, resulting in poor durability, and it is difficult to obtain good switching characteristics, and the porous structure of the gate electrode largely changes depending on vapor deposition conditions. Therefore, when forming a switching element array for a display that needs to be collectively formed on a large-area substrate, it is difficult to keep the characteristics of each element constant.

【0014】[0014]

【発明が解決しようとする課題】上述の如く、低温で製
造可能な有機半導体を活性層に用いたSITにおいて、
駆動電圧およびOFF電流値の低減のために必要なサイ
ズの孔をゲート電極に形成するために、リソグラフィー
工程では安価に作製することは困難であった。また蒸着
による不連続膜形成ではゲート電極のゲート孔を均一に
形成し、スイッチング特性が均質で耐久性に優れたゲー
ト電極を形成することは困難であった。
As described above, in the SIT using an organic semiconductor which can be manufactured at a low temperature as an active layer,
Since a hole having a size necessary for reducing the drive voltage and the OFF current value is formed in the gate electrode, it is difficult to manufacture the gate electrode at a low cost in the lithography process. Further, in forming a discontinuous film by vapor deposition, it has been difficult to form a gate hole of a gate electrode uniformly and form a gate electrode having uniform switching characteristics and excellent durability.

【0015】本発明は、低温で製造可能な有機半導体を
活性層に用いたSITのゲート電極を作製するにあた
り、ゲート孔が十分小さくかつゲート孔を均一に形成し
耐久性に優れたゲート電極を容易に得ることができ、駆
動電圧およびOFF電流値の低減が図られ、良好なスイ
ッチング特性を示すSIT型のスイッチング素子の製造
方法を提供することを目的とする。
According to the present invention, when manufacturing a SIT gate electrode using an organic semiconductor which can be manufactured at a low temperature as an active layer, a gate electrode having a sufficiently small gate hole and a uniform gate hole is formed, which has excellent durability. It is an object of the present invention to provide a method for manufacturing a SIT type switching element that can be easily obtained, can reduce the drive voltage and the OFF current value, and exhibits good switching characteristics.

【0016】また本発明は、低温で製造可能な有機半導
体を活性層に用いたSIT型のスイッチング素子におい
て、耐久性に優れたゲート電極を有し、スイッチング特
性に優れたスイッチング素子及びそれを用いたスイッチ
ング素子アレイを提供することを目的とする。
Further, the present invention relates to a SIT type switching element using an organic semiconductor which can be manufactured at a low temperature as an active layer, having a gate electrode excellent in durability, and a switching element excellent in switching characteristics. It is an object of the present invention to provide a switching element array that has been used.

【0017】[0017]

【課題を解決するための手段】本発明は、ソース電極と
ドレイン電極からなる電極対と、前記ソース電極と前記
ドレイン電極間に挿入され複数の貫通孔を有するシート
状のゲート電極と、前記ゲート電極の前記貫通孔中およ
び前記電極対間の空隙に充填される電子輸送性あるいは
ホール輸送性の有機電荷輸送性物質とを備えるスイッチ
ング素子の製造方法において、前記ゲート電極は、前記
ゲート電極を構成する物質からなる薄膜であるゲート電
極前駆体膜を形成する第1工程と、前記ゲート電極前駆
体膜上にミクロ相分離構造を生成するブロック共重合体
あるいはグラフト共重合体などの化合物の薄膜を形成す
る第2工程と、前記共重合体の薄膜内に前記ミクロ相分
離構造を形成する第3工程と、形成された前記ミクロ相
分離構造のうち少なくとも1種類の相を選択的に除去し
多孔膜を形成する第4工程と、当該多孔膜をエッチング
マスクとして、前記ゲート電極前駆体膜をエッチングし
て複数の孔を有するゲート電極を形成する第5工程とを
行うことにより製造されることを特徴とするスイッチン
グ素子の製造方法である。
According to the present invention, there is provided an electrode pair comprising a source electrode and a drain electrode, a sheet-like gate electrode inserted between the source electrode and the drain electrode and having a plurality of through holes, and the gate. In a method of manufacturing a switching element, comprising an electron-transporting or hole-transporting organic charge-transporting substance filled in voids between the through-holes of the electrodes and the electrode pair, the gate electrode constitutes the gate electrode. A first step of forming a gate electrode precursor film, which is a thin film made of a substance, and a thin film of a compound such as a block copolymer or a graft copolymer that forms a microphase-separated structure on the gate electrode precursor film. A second step of forming, a third step of forming the micro phase separation structure in the thin film of the copolymer, and a small amount of the formed micro phase separation structure. A fourth step of selectively removing at least one kind of phase to form a porous film, and using the porous film as an etching mask, the gate electrode precursor film is etched to form a gate electrode having a plurality of holes. It is a manufacturing method of a switching element characterized by being manufactured by performing a fifth step.

【0018】また、本発明は、ソース電極とドレイン電
極からなる電極対と、前記ソース電極と前記ドレイン電
極間に前記電極対とは接触することなく挿入されたゲー
ト電極とを備えるスイッチング素子であって、前記ゲー
ト電極は、一方の面が前記ソース電極に他方の面が前記
ドレイン電極に対向しそれぞれの面に開口部を1つずつ
有する貫通孔が複数個形成され、さらに前記開口部が最
近接開口部間で少なくとも部分的に三角格子をなすドッ
ト状パターンをなす領域を複数有しており、かつ前記ゲ
ート電極の前記貫通孔中および前記電極対間の空隙に電
子輸送性あるいはホール輸送性の有機電荷輸送性物質が
充填されていることを特徴とするスイッチング素子であ
る。
Further, the present invention is a switching element comprising an electrode pair consisting of a source electrode and a drain electrode, and a gate electrode inserted between the source electrode and the drain electrode without contacting the electrode pair. The gate electrode is formed with a plurality of through holes having one surface facing the source electrode and the other surface facing the drain electrode, and a plurality of through holes each having an opening on each surface. It has a plurality of regions forming a dot pattern forming a triangular lattice at least partially between the contact openings, and has an electron transporting property or a hole transporting property in the through hole of the gate electrode and in the space between the electrode pair. The switching element is characterized by being filled with the organic charge transporting substance.

【0019】また、本発明は上記スイッチング素子を備
えてなることを特徴とする表示装置用スイッチング素子
アレイである。
Further, the present invention is a switching element array for a display device comprising the above switching element.

【0020】すなわち、本発明の製造方法においては、
有機半導体を活性層に用いたSIT型のスイッチング素
子を製造するにあたり、ゲート電極の製造工程におい
て、ゲート電極前駆体膜上にミクロ相分離構造を生成す
る共重合体を用いたミクロ相分離構造を形成し、前記ミ
クロ相分離構造のうち少なくとも1種類の相を選択的に
除去し多孔膜を形成し、さらに当該多孔膜をエッチング
マスクとして、前記ゲート電極前駆体膜をエッチングし
て複数の孔を有するゲート電極を形成する。
That is, in the manufacturing method of the present invention,
In manufacturing a SIT type switching element using an organic semiconductor as an active layer, a micro phase separation structure using a copolymer that generates a micro phase separation structure on a gate electrode precursor film is used in a gate electrode manufacturing process. Forming a porous film by selectively removing at least one phase of the micro phase separation structure, and further etching the gate electrode precursor film by using the porous film as an etching mask to form a plurality of holes. A gate electrode having is formed.

【0021】このようにミクロ相分離構造を生成する共
重合体を利用しゲート孔を形成する本発明の製造方法で
あると、大別してミクロ相分離構造を生成する共重合体
の塗布、必要に応じて乾燥・加熱などのミクロ相分離構
造の形成及びエッチングという簡便な工程のみで、ゲー
ト孔が十分小さく、しかも一定の膜厚のゲート電極に対
し均一な孔を設けられるため、リソグラフィー工程に比
べて安価に、しかも蒸着による不連続膜形成よりも耐久
性の高いゲート電極を得ることができる。
According to the manufacturing method of the present invention in which the gate hole is formed by using the copolymer which forms the micro phase separation structure, the application of the copolymer which forms the micro phase separation structure is required. Therefore, the gate hole is sufficiently small and a uniform hole can be provided for a gate electrode with a constant film thickness by only the simple steps of forming a micro phase separation structure such as drying and heating and etching. Thus, it is possible to obtain a gate electrode that is inexpensive and has higher durability than the discontinuous film formation by vapor deposition.

【0022】したがって、本発明の製造方法によれば、
低温で製造可能な有機半導体を活性層に用いたSIT型
のスイッチング素子において、低駆動電圧でOFF電流
値の低減が図られ、かつ良好なスイッチング特性を示す
SIT型のスイッチング素子を容易に得ることができ
る。
Therefore, according to the manufacturing method of the present invention,
In a SIT type switching element using an organic semiconductor which can be manufactured at a low temperature as an active layer, it is possible to easily obtain an SIT type switching element which has a reduced OFF current value at a low driving voltage and exhibits good switching characteristics. You can

【0023】また、例えば本発明に係るスイッチング素
子の製造方法によって製造可能である本発明のスイッチ
ング素子は、そのゲート電極に形成されるゲート孔の開
口部が最近接開口部間で少なくとも部分的に三角格子を
なすドット状パターンをなす領域を複数有している。こ
の領域では規則的に開口部が並んでおり、蒸着により形
成された不連続膜よりもスイッチング特性が良好で耐久
性の高いゲート電極を得ることができる。
Further, for example, in the switching element of the present invention which can be manufactured by the manufacturing method of the switching element of the present invention, the opening of the gate hole formed in the gate electrode is at least partially between the closest openings. It has a plurality of areas that form a dot pattern that forms a triangular lattice. In this region, the openings are regularly arranged, and a gate electrode having better switching characteristics and higher durability than a discontinuous film formed by vapor deposition can be obtained.

【0024】したがって、本発明のスイッチング素子に
よれば、低温で製造可能な有機半導体を活性層に用いた
SIT型のスイッチング素子において、良好なスイッチ
ング特性を示すSIT型のスイッチング素子を得ること
ができる。
Therefore, according to the switching element of the present invention, it is possible to obtain an SIT type switching element exhibiting excellent switching characteristics in the SIT type switching element using an organic semiconductor which can be manufactured at a low temperature as an active layer. .

【0025】またこうしたスイッチング素子をスイッチ
ング素子アレイに適用することにより、各種フラットパ
ネルディスプレイなどへの幅広い応用が期待され、その
工業的価値は著しく大きい。
Further, by applying such a switching element to a switching element array, a wide range of applications to various flat panel displays and the like are expected, and its industrial value is extremely large.

【0026】[0026]

【発明の実施の形態】本発明に係るスイッチング素子は
静電誘導型トランジスタ(SIT)に関する。SITは
主にショットキーゲート型と絶縁ゲート型の2つの型に
大別される。以下この2つの型を順を追って説明する。 1.ショットキーゲート型 ショットキーゲート型SITは、ゲート電極と電荷輸送
性物質とがショットキー接合されていることを特徴とす
る。
BEST MODE FOR CARRYING OUT THE INVENTION The switching element according to the present invention relates to a static induction transistor (SIT). SIT is mainly classified into two types, a Schottky gate type and an insulated gate type. Hereinafter, these two types will be described in order. 1. Schottky gate type Schottky gate type SIT is characterized in that the gate electrode and the charge transporting material are in Schottky junction.

【0027】本発明に係るショットキーゲート型のSI
Tの代表的な素子構造を図1に示す。
Schottky gate type SI according to the present invention
A typical device structure of T is shown in FIG.

【0028】ショットキーゲート型SITはソース電極
1とドレイン電極2とからなる電極対を備え、前記電極
間にこれら電極対とは接触することなく多孔質シート状
のゲート電極3が挿入されてなる。前記電極間及び前記
ゲート電極3に設けられた孔には電荷輸送性物質4が充
填されている。ゲート電極3は電荷輸送性物質4とショ
ットキー接合されている。
The Schottky gate type SIT has an electrode pair consisting of a source electrode 1 and a drain electrode 2, and a porous sheet-shaped gate electrode 3 is inserted between the electrodes without making contact with these electrode pairs. . A charge-transporting substance 4 is filled in the space between the electrodes and the holes provided in the gate electrode 3. The gate electrode 3 is in Schottky contact with the charge transporting material 4.

【0029】電荷輸送性物質4は、有機のホール伝導性
物質あるいは電子伝導性物質から構成され、具体的には
p型あるいはn型にドーピングされた有機半導体などが
用いられる。
The charge-transporting substance 4 is composed of an organic hole-conducting substance or an electron-conducting substance, and specifically, an organic semiconductor doped with p-type or n-type is used.

【0030】前記有機半導体としては低分子化合物およ
び高分子化合物があり、前記低分子化合物としては以下
の様なものが例示される。
The organic semiconductor includes low molecular weight compounds and high molecular weight compounds, and the low molecular weight compounds are exemplified below.

【0031】すなわちフタロシアニン系誘導体、ナフタ
ロシアニン系誘導体、アゾ化合物系誘導体、ペリレン系
誘導体、インジゴ系誘導体、キナクリドン系誘導体、ア
ントラキノン類などの多環キノン系誘導体、シアニン系
誘導体、フラーレン類誘導体、あるいは、インドール、
カルバゾール、オキサゾール、インオキサゾール、チア
ゾール、イミダゾール、ピラゾール、オキサアジアゾー
ル、ピラゾリン、チアチアゾール、トリアゾールなどの
含窒素環式化合物誘導体、ヒドラジン誘導体、トリフェ
ニルアミン誘導体、トリフェニルメタン誘導体、スチル
ベン類、アントラキノンジフェノキノン等のキノン化合
物誘導体、アントラセン、ペンタセン、ピレン、フェナ
ントレン、コロネンなどの多環芳香族化合物誘導体など
である。
That is, a phthalocyanine derivative, a naphthalocyanine derivative, an azo compound derivative, a perylene derivative, an indigo derivative, a quinacridone derivative, a polycyclic quinone derivative such as anthraquinones, a cyanine derivative, a fullerene derivative, or Indole,
Nitrogen-containing cyclic compound derivatives such as carbazole, oxazole, inoxazole, thiazole, imidazole, pyrazole, oxaadiazole, pyrazoline, thiathiazole and triazole, hydrazine derivatives, triphenylamine derivatives, triphenylmethane derivatives, stilbenes, anthraquinonediene Examples thereof include quinone compound derivatives such as phenoquinone, and polycyclic aromatic compound derivatives such as anthracene, pentacene, pyrene, phenanthrene and coronene.

【0032】これらの低分子化合物はアモルファス状態
であることが良く、アモルファス状態が安定なスターバ
ースト型の分子形状であることが好ましい。
It is preferable that these low molecular weight compounds are in an amorphous state, and it is preferable that the low molecular weight compound has a stable starburst type molecular shape.

【0033】前記高分子化合物としては、上述した低分
子化合物の構造がポリエチレン鎖、ポリシロキサン鎖、
ポリエーテル鎖、ポリエステル鎖、ポリアミド鎖、ポリ
イミド鎖などの通常の電気的に不活性な高分子鎖の主鎖
中に、あるいは側鎖としてペンダント状に結合したもの
が用いられる。
As the above-mentioned polymer compound, the structure of the above-mentioned low-molecular compound is polyethylene chain, polysiloxane chain,
Used are those in the main chain of ordinary electrically inactive polymer chains such as polyether chains, polyester chains, polyamide chains and polyimide chains, or those pendantly bonded as side chains.

【0034】また前記高分子化合物としては以下に例示
されるような共役性高分子化合物も良好に用いることが
出来る。
Further, as the polymer compound, the conjugated polymer compounds as exemplified below can be favorably used.

【0035】すなわちポリパラフェニレン等の芳香族系
共役性高分子、ポリアセチレン等の脂肪族系共役性高分
子、ポリピロールやポリチオフェン率の複素環式共役性
高分子、ポリアニリン類やポリフェニレンサルファイド
等の含ヘテロ原子共役性高分子、ポリ(フェニレンビニ
レン)やポリ(アリーレンビニレン)、ポリ(チエニレ
ンビニレン)等の上記共役性高分子の構成単位が交互に
結合した構造を有する複合型共役系高分子等の炭素系共
役性高分子が好適に用いられる。
That is, an aromatic conjugated polymer such as polyparaphenylene, an aliphatic conjugated polymer such as polyacetylene, a heterocyclic conjugated polymer having a polypyrrole or polythiophene ratio, and a hetero-containing polymer such as polyaniline or polyphenylene sulfide. Atomic conjugated polymers, such as poly (phenylene vinylene), poly (arylene vinylene), poly (thienylene vinylene), and other conjugated conjugated polymers having a structure in which constituent units of the above conjugated polymers are alternately bonded A carbon-based conjugated polymer is preferably used.

【0036】さらにはポリシラン類やジシラニレンアリ
レンポリマー類、(ジシラニレン)エテニレンポリマー
類、(ジシラニレン)エチニレンポリマー類といったジ
シラニレン−炭素系共役性ポリマ−構造などのオリゴシ
ラン類と炭素系共役性構造が交互に連鎖した高分子類な
どが好適に用いられる。
Further, oligosilanes such as polysilanes, disilanylenearylene polymers, (disilanylene) ethenylene polymers, and (disilanylene) ethynylene polymers such as disilanylene-carbon conjugated polymer structures and carbon-based conjugated properties Polymers in which the structures are alternately linked are preferably used.

【0037】こうした主鎖型の共役性高分子鎖の方がキ
ャリア移動度などキャリア輸送性が優れていることか
ら、先のペンダント型よりも好ましい。
Such a main chain type conjugated polymer chain is more preferable than the above pendant type because it has excellent carrier transport properties such as carrier mobility.

【0038】他にもリン系、窒素系などの無機元素から
なる高分子鎖でも良い。
Besides, polymer chains made of inorganic elements such as phosphorus and nitrogen may be used.

【0039】更にはフタロシアナートポリシロキサンな
どの高分子鎖に芳香族系配位子が配位した高分子類でも
良い。
Further, polymers in which an aromatic ligand is coordinated with a polymer chain such as phthalocyanate polysiloxane may be used.

【0040】またペリレンテトラカルボン酸の様なペリ
レン類を熱処理して縮環させたラダー状の高分子でも良
い。さらにはポリアクリロニトリルなどシアノ基を有す
るポリエチレン誘導体を熱処理して得られるラダー型高
分子でも良い。
Further, a ladder-like polymer obtained by heat-treating perylenes such as perylenetetracarboxylic acid for condensation may be used. Further, a ladder type polymer obtained by heat-treating a polyethylene derivative having a cyano group such as polyacrylonitrile may be used.

【0041】さらにはペロブスカイト類に有機化合物が
インターカレートした複合材料でも良い。
Further, a composite material in which an organic compound is intercalated in perovskites may be used.

【0042】ソース電極1及びドレイン電極2は十分な
導電性を有しておればその材質は特に限定されず、金、
銀、銅、白金、ニッケル、タングステン、アルミニウム
やこれらの合金などの金属類、ITO、フッ素ドープさ
れた酸化ニスズ、酸化バナジウムなどの金属酸化物類、
グラファイト、n型あるいはp型にドーピングされたダ
イヤモンド、シリコンや化合物半導体類、あるいはポリ
アニリン類、ポリチオフェン類、ポリピロール類などの
共役性高分子化合物を含む有機導電材料などが用いられ
る。
The material of the source electrode 1 and the drain electrode 2 is not particularly limited as long as it has sufficient conductivity, and gold,
Metals such as silver, copper, platinum, nickel, tungsten, aluminum and alloys thereof, metal oxides such as ITO, fluorine-doped varnish and vanadium oxide,
Graphite, n-type or p-type doped diamond, silicon, compound semiconductors, or organic conductive materials containing a conjugated polymer compound such as polyaniline, polythiophene, and polypyrrole are used.

【0043】ソース電極1及びドレイン電極2の形状は
シート状、メッシュ状、多孔質状、線状、ドット状、櫛
状など特に限定されないが、図1で示したように、それ
ぞれシート状の平行平板電極であることが好ましい。
The shape of the source electrode 1 and the drain electrode 2 is not particularly limited to a sheet shape, a mesh shape, a porous shape, a linear shape, a dot shape, a comb shape, etc., but as shown in FIG. It is preferably a flat plate electrode.

【0044】ソース電極1及びドレイン電極2の厚さは
特に限定されないが、5から2000nm、好ましくは
10から500nm、さらには20から200nmに設
置されることが望まれる。
The thickness of the source electrode 1 and the drain electrode 2 is not particularly limited, but it is desired that the thickness is set to 5 to 2000 nm, preferably 10 to 500 nm, and further 20 to 200 nm.

【0045】また、ソース−ドレイン間に流れる電流量
を大きくするため、通常、ソース電極1、ドレイン電極
2は電荷輸送性物質4とオーミック接合していることが
好ましい。
In order to increase the amount of current flowing between the source and drain, it is usually preferable that the source electrode 1 and the drain electrode 2 are in ohmic contact with the charge transporting substance 4.

【0046】ゲート電極3の形状はシート状であれば平
面状でも、曲面状でも、円筒状でもよい。
The gate electrode 3 may be flat, curved, or cylindrical as long as it has a sheet shape.

【0047】ゲート電極3の厚さは特に限定されない
が、5〜500nm、好ましくは10〜100nm、さ
らには20〜50nmに設置されることが望まれる。厚
すぎるとソース電極1とドレイン電極2間の間隔が拡大
して素子の内部抵抗が上昇してしまう。薄すぎると、均
一な連続膜を形成することが困難になる上、ゲート電極
3のシート抵抗が増大して素子の電圧−電流特性が悪化
する。またOFF電流値の増大も招いてしまう。
The thickness of the gate electrode 3 is not particularly limited, but it is desired that the gate electrode 3 is set at 5 to 500 nm, preferably 10 to 100 nm, and further 20 to 50 nm. If it is too thick, the distance between the source electrode 1 and the drain electrode 2 is increased, and the internal resistance of the device is increased. If it is too thin, it becomes difficult to form a uniform continuous film, and the sheet resistance of the gate electrode 3 increases to deteriorate the voltage-current characteristics of the device. Moreover, the OFF current value also increases.

【0048】ゲート電極3の1方の面はソース電極1
に、他方の面はドレイン電極2に対面しており、それぞ
れの面に開口部を1つずつ有する貫通孔が複数個形成さ
れている。
One side of the gate electrode 3 is the source electrode 1
On the other hand, the other surface faces the drain electrode 2, and a plurality of through holes each having one opening are formed on each surface.

【0049】開口部の平均回転半径は10〜1000n
mであることが望ましい。
The average radius of gyration of the opening is 10 to 1000 n.
It is desirable that it is m.

【0050】さらに好ましくは20〜200nm、さら
には30〜50nmであることが望ましい。大きすぎる
とOFF電流値が増大したり、駆動電圧が上昇してしま
う。逆に小さすぎると、ゲート電極印可電圧に対するO
N電流値の変化が敏感になりすぎて、制御が難しくなっ
てしまう。
The thickness is more preferably 20 to 200 nm, further preferably 30 to 50 nm. If it is too large, the OFF current value increases or the drive voltage increases. On the other hand, if it is too small, the O applied to the applied voltage of the gate electrode
The change in the N current value becomes too sensitive, making control difficult.

【0051】開口部の開口率(開口部の総面積÷貫通孔
が全形成されている領域の総面積×100)は10〜9
5%の範囲に設定されることが望ましく、さらに望まし
くは20〜80%であることが良い。あまり開口率が小
さいと素子の内部抵抗の増大を招く。逆に開口率が大き
すぎると、ゲート電極のシート抵抗が増大してしまう。
The aperture ratio of the opening (total area of the opening / total area of the region in which the through holes are entirely formed × 100) is 10 to 9
It is desirable to set in the range of 5%, and more desirably 20 to 80%. If the aperture ratio is too small, the internal resistance of the device will increase. Conversely, if the aperture ratio is too large, the sheet resistance of the gate electrode will increase.

【0052】図2に本発明に係るゲート電極の部分平面
図を示す。ゲート電極は開口部8を有している。ゲート
電極は、開口部8が最近接開口部間で少なくとも部分的
に三角格子をなすドット状パターンを形成している領域
9を有しており、さらに、該領域は複数形成されてい
る。
FIG. 2 shows a partial plan view of the gate electrode according to the present invention. The gate electrode has an opening 8. The gate electrode has a region 9 in which the openings 8 form a dot-like pattern forming a triangular lattice at least partially between the closest openings, and a plurality of the regions are formed.

【0053】さらに各領域9の三角格子をなすドット状
パターンにおける配向軸10は、隣接する領域9におけ
る同配向軸10とその方向が異なっていることが好まし
い。
Furthermore, it is preferable that the orientation axis 10 in the dot pattern forming the triangular lattice of each area 9 is different in direction from the same orientation axis 10 in the adjacent area 9.

【0054】一般にSITにおいてはゲート電極全体に
わたって配向軸がそろった三角格子をなして均一に開口
部が配置された方が、ゲート電極の面内における電位分
布が均質になり易く、電界集中などによる素子破壊など
も起きにくい。またゲート電圧の変化に応じてソース・
ドレイン間に流れる電流値も急峻に変化させることがで
きる。
Generally, in SIT, it is easier for the potential distribution in the plane of the gate electrode to be uniform and the electric field concentration tends to occur when the openings are uniformly arranged in a triangular lattice whose alignment axes are aligned over the entire gate electrode. It is hard to cause element destruction. In addition, the source
The value of the current flowing between the drains can also be changed sharply.

【0055】しかしながらスイッチング素子をアレイ化
して、ディスプレイ用のスイッチング素子アレイとして
用いる場合には、こうした開口部の配列は適当ではな
い。なぜなら一般にスイッチング素子をアレイ化する場
合、各スイッチング素子間に特性のばらつきが生じやす
い。そのためソース・ドレイン間の電流値が特定のゲー
ト電圧においてあまり急峻に変化する場合、同じ電圧が
印可されても、各素子のソース・ドレイン間に流れる電
流値が大きく異なってしまい、表示画面の均質性を保つ
ことが難しくなってしまう。
However, when the switching elements are arrayed and used as a switching element array for a display, the arrangement of such openings is not appropriate. This is because, when switching elements are arranged in an array, variations in characteristics are likely to occur among the switching elements. Therefore, when the current value between the source and drain changes too sharply at a specific gate voltage, even if the same voltage is applied, the current value flowing between the source and drain of each element will differ greatly, resulting in a uniform display screen. It becomes difficult to maintain sex.

【0056】これを防止するためには、ゲート電圧に対
するソース・ドレイン間電流の応答性をある程度落とし
た方がむしろ良い。開口部の配列の規則性を崩すと、ゲ
ート電極の面内における電圧の掛かり方が不均一になる
ため、応答性が低下する。しかしながらあまり不規則に
してしまうと、応答性が必要以上に低下してしまう上、
電界集中による素子破壊なども起こりやすくなる。
In order to prevent this, it is better to reduce the responsiveness of the source-drain current to the gate voltage to some extent. If the regularity of the arrangement of the openings is broken, the way the voltage is applied in the plane of the gate electrode becomes non-uniform, and the responsiveness deteriorates. However, if it is made too irregular, responsiveness will be reduced more than necessary, and
Element breakdown due to electric field concentration is also likely to occur.

【0057】また特に開口部の回転半径が0.5〜1μ
m程度の場合、ゲート電極全面に渡って一様な三角格子
パターンであると、可視光との干渉などが起こりやす
い。こうしたスイッチング素子のアレイをディスプレイ
に用いた場合、ゲート電極が表示面から透けて見える場
合、表示面に干渉縞やモアレ模様などが生じやすく、画
質の低下を招きやすい。本発明のスイッチング素子の様
に、配向軸を局所的にずらすことによって、こうした干
渉縞やモアレ模様の発生を抑制できる。
In particular, the radius of gyration of the opening is 0.5 to 1 μm.
In the case of about m, if the triangular lattice pattern is uniform over the entire surface of the gate electrode, interference with visible light is likely to occur. When such an array of switching elements is used in a display, if the gate electrode is seen through the display surface, interference fringes, moire patterns, etc. are likely to occur on the display surface, and the image quality is likely to deteriorate. By locally shifting the alignment axis as in the switching element of the present invention, the occurrence of such interference fringes and moire patterns can be suppressed.

【0058】1つのスイッチング素子のゲート電極3に
形成された開口部の配列は、2〜1000万個、好まし
くは10〜10万個、さらに好ましくは100〜1万個
の、配向軸が隣接する領域の配向軸と方向が異なる領域
に分割されていることが望まれる。また1つの領域を構
成する開口部の個数は、好ましくは5個以上で、100
0個以下、さらには500個以下、望ましくは100個
以下であることが良い。あまり少なく、開口部が局在、
偏在した構造となると電界の集中などが起こりやすく良
くない。あまり多いと上述したような干渉効果などの問
題が現れやすい。
The alignment of the openings formed in the gate electrode 3 of one switching element is from 2 to 10 million, preferably from 100 to 100,000, and more preferably from 100 to 10,000. It is desirable that the region is divided into regions having different orientation axes and directions. The number of openings forming one region is preferably 5 or more, and 100 or more.
The number is preferably 0 or less, more preferably 500 or less, and desirably 100 or less. Too few, localized openings,
If the structure is unevenly distributed, electric field concentration is likely to occur, which is not good. If there are too many, problems such as the above-mentioned interference effect are likely to appear.

【0059】ソース電極1とゲート電極3はなるべく接
近して設置される方がON/OFF電流比が向上して良
い。このましくはソース電極1とゲート電極3との間隔
が素子の駆動電圧において形成される電荷輸送性物質か
らなる層内の空乏長よりも小さいことが良い。またはソ
ース電極1とゲート電極3との間隔がゲート電極3の開
口部の平均回転半径よりも小さいことが望まれる。
The ON / OFF current ratio may be improved if the source electrode 1 and the gate electrode 3 are installed as close to each other as possible. It is preferable that the distance between the source electrode 1 and the gate electrode 3 is smaller than the depletion length in the layer made of the charge transporting substance formed at the driving voltage of the device. Alternatively, it is desired that the distance between the source electrode 1 and the gate electrode 3 is smaller than the average radius of gyration of the opening of the gate electrode 3.

【0060】ショットキーゲート型SITにおいては、
ゲート電極3は電荷輸送性物質4とショットキー接合さ
れる。よって材質としては、電荷輸送性物質4がp型半
導体の場合、仕事関数の小さな物質が良く、たとえばア
ルミニウムやその合金などが好適に用いられる。電荷輸
送性物質4がn型半導体の場合、仕事関数の大きな物質
が良く、たとえば金、白金、ITO、フッ素ドープされ
た酸化スズなどが適している。
In the Schottky gate type SIT,
The gate electrode 3 is in Schottky contact with the charge transport material 4. Therefore, as the material, when the charge transporting substance 4 is a p-type semiconductor, a substance having a small work function is preferable, and for example, aluminum or its alloy is preferably used. When the charge transporting substance 4 is an n-type semiconductor, a substance having a large work function is preferable, and gold, platinum, ITO, fluorine-doped tin oxide or the like is suitable.

【0061】ショットキーゲート型SITはゲート電極
が絶縁層によって支持された構造をとってもよい。図3
(a)、(b)にゲート電極が絶縁層によって支持され
た構造を有するショットキーゲート型SITの素子構造
を示す。図3(a)においてはゲート電極3の片面から
図3(4)においてはゲート電極3の両面からゲート電
極3を絶縁層5によって支持している。こうした構造に
すると、後述するように、変性し易い潜性層の上でゲー
ト電極のパターンニングを行う必要が無く好ましい。ま
た一般に電荷輸送性物質は誘電率が高く、スイッチング
素子の静電容量を上昇させやすい。そこでスイッチング
素子の静電容量を低減するためにも望ましい。
The Schottky gate type SIT may have a structure in which the gate electrode is supported by the insulating layer. Figure 3
A device structure of a Schottky gate type SIT having a structure in which a gate electrode is supported by an insulating layer is shown in (a) and (b). The insulating layer 5 supports the gate electrode 3 from one surface of the gate electrode 3 in FIG. 3A and from both surfaces of the gate electrode 3 in FIG. Such a structure is preferable because it is not necessary to pattern the gate electrode on the latent layer which is easily modified, as described later. In general, a charge transporting material has a high dielectric constant and easily increases the capacitance of the switching element. Therefore, it is also desirable to reduce the capacitance of the switching element.

【0062】ゲート電極3を支持する絶縁層5はスイッ
チング素子の静電容量を低減するために、低誘電率の絶
縁性物質を用いることが望まれる。絶縁性物質として
は、たとえばポリイミド類などの高分子材料やSiOな
どの無機材料が用いられる。なかでもポリイミド類や、
ナノメートルオーダーの空孔を有するポリイミドやSi
Oといったものの多孔質膜が良い。 2.絶縁ゲート型 絶縁ゲート型SITはゲート電極と電荷輸送性物質とが
絶縁層によって絶縁されているほかは、ショットキーゲ
ート型SITと同様な構造をとる。
The insulating layer 5 supporting the gate electrode 3 is preferably made of an insulating material having a low dielectric constant in order to reduce the electrostatic capacitance of the switching element. As the insulating substance, for example, a polymer material such as polyimide or an inorganic material such as SiO is used. Among them, polyimides,
Polyimide or Si with pores of nanometer order
A porous film such as O is preferable. 2. Insulated gate type The insulated gate type SIT has the same structure as the Schottky gate type SIT except that the gate electrode and the charge transporting substance are insulated by the insulating layer.

【0063】本発明に係る絶縁ゲート型SITの代表的
な素子構造を図4に示す。絶縁ゲート型SITはソース
電極1とドレイン電極2とからなる電極対を備え、前記
電極間にこれら電極対とは接触することなく多孔質シー
ト状のゲート電極3が挿入されてなる。前記電極間及び
前記ゲート電極3に設けられた孔には電荷輸送性物質4
が充填されている。ゲート電極3表面とはゲート絶縁層
5'にて被覆され、電荷輸送性物質4との間が絶縁され
ている。
A typical device structure of the insulated gate SIT according to the present invention is shown in FIG. The insulated gate SIT includes an electrode pair composed of a source electrode 1 and a drain electrode 2, and a porous sheet-shaped gate electrode 3 is inserted between the electrodes without contacting these electrode pairs. A charge transporting material 4 is provided between the electrodes and in the holes provided in the gate electrode 3.
Is filled. The surface of the gate electrode 3 is covered with a gate insulating layer 5 ′ so as to be insulated from the charge transporting substance 4.

【0064】電荷輸送性物質4としては、ショットキー
ゲート型SITと同様なものを用いることができる。
As the charge transporting substance 4, the same substance as the Schottky gate type SIT can be used.

【0065】ソース電極1及びドレイン電極2の材質、
形状、厚さはショットキーゲート型SITと同様なもの
を用いることができる。
Material of the source electrode 1 and the drain electrode 2,
The same shape and thickness as those of the Schottky gate type SIT can be used.

【0066】ゲート電極3の形状、厚さ、及びゲート電
極に形成する貫通孔及びその開口部の構成はショットキ
ーゲート型SITと同様なものを用いることができる。
The shape and thickness of the gate electrode 3, and the configuration of the through hole formed in the gate electrode and the opening thereof can be the same as those of the Schottky gate type SIT.

【0067】ソース電極1とゲート電極3はなるべく接
近して設置される方がON/OFF電流比が向上して良
い。このましくはソース電極1とゲート電極3との間隔
が素子の駆動電圧において形成される電荷輸送性物質か
らなる層内の空乏長よりも小さいことが良い。またはソ
ース電極1とゲート電極3との間隔がゲート電極3の開
口部の平均回転半径よりも小さいことが望まれる。
The ON / OFF current ratio may be improved if the source electrode 1 and the gate electrode 3 are installed as close to each other as possible. It is preferable that the distance between the source electrode 1 and the gate electrode 3 is smaller than the depletion length in the layer made of the charge transporting substance formed at the driving voltage of the device. Alternatively, it is desired that the distance between the source electrode 1 and the gate electrode 3 is smaller than the average radius of gyration of the opening of the gate electrode 3.

【0068】ゲート電極3の材質はショットキーゲート
型と異なり、十分な導電性を有しておればその材質は特
に限定されず、金、銀、鋼、白金、ニッケル、タングス
テン、アルミニウムやこれらの合金などの金属類、IT
O,フッ素ドープされた酸化スズ、酸化バナジウムなど
の金属酸化物類、グラファイト、n型あるいはp型にド
ーピングされたダイヤモンド、シリコンや化合物半導体
類、あるいはポリアニリン類、ポリチオフェン類、ポリ
ピロール類などの共役性高分子化合物を含む有機導電材
料などが用いられる。
Unlike the Schottky gate type, the material of the gate electrode 3 is not particularly limited as long as it has sufficient conductivity, and gold, silver, steel, platinum, nickel, tungsten, aluminum and these materials can be used. Metals such as alloys, IT
O, Fluorine-doped tin oxide, metal oxides such as vanadium oxide, graphite, n-type or p-type doped diamond, silicon or compound semiconductors, or polyaniline, polythiophene, polypyrrole, etc. An organic conductive material containing a polymer compound or the like is used.

【0069】ゲート絶縁層5'はゲート電極3と電荷輸
送性物質4を絶縁するために設置され、その材質は絶縁
性のものであれば特に限定されず、ポリイミド類などの
有機高分子膜や、けい素酸化物などやアルミナ、酸化タ
ンタルなどの金属酸化物などが良い。酸化膜は多孔質化
したゲート電極表面に新たに成膜してもよいし、ゲート
電極をアルミニウムやタンタルなどで形成し、ゲート電
極表面を酸化して表面酸化層を形成してもよい。これら
ゲート絶縁層は駆動電圧を低減するため誘電率が高い方
がより好ましい。
The gate insulating layer 5'is provided to insulate the gate electrode 3 from the charge transporting substance 4, and the material thereof is not particularly limited as long as it is insulative, and an organic polymer film such as polyimide or the like may be used. , Silicon oxide, and metal oxides such as alumina and tantalum oxide are preferable. The oxide film may be newly formed on the porous gate electrode surface, or the gate electrode may be formed of aluminum, tantalum, or the like, and the surface of the gate electrode may be oxidized to form a surface oxide layer. It is more preferable that these gate insulating layers have a high dielectric constant in order to reduce the driving voltage.

【0070】ゲート絶縁層5'の膜厚は特には限定され
ないが、10〜100nm、より好ましくは20〜50
nmに設定されることがよい。薄すぎると十分な絶縁機
能を具備することが難しく、厚すぎると駆動電圧が大き
くなるなどの問題が生ずる。
The thickness of the gate insulating layer 5'is not particularly limited, but is 10 to 100 nm, more preferably 20 to 50 nm.
It may be set to nm. If it is too thin, it is difficult to have a sufficient insulating function, and if it is too thick, problems such as an increase in driving voltage occur.

【0071】またショットキーゲート型SITと同様、
絶縁ゲート型SITはゲート電極が絶縁層によって支持
された構造をとっても良い。図5(a)、(b)にゲー
ト電極が絶縁層によって支持された構造を有する絶縁ゲ
ート型SITの素子構造を示す。図5(a)においては
ゲート電極3の片面から図5(b)においてはゲート電
極3の両面からゲート電極3を絶縁層5によって支持し
ている。こうした構造にすると、スイッチング素子の静
電容量が低減されかつ製造工程において電荷輸送性物質
の劣化を防ぐことができ好ましい。
Further, like the Schottky gate type SIT,
The insulated gate SIT may have a structure in which the gate electrode is supported by an insulating layer. FIGS. 5A and 5B show an insulated gate SIT device structure having a structure in which a gate electrode is supported by an insulating layer. The insulating layer 5 supports the gate electrode 3 from one surface of the gate electrode 3 in FIG. 5A and from both surfaces of the gate electrode 3 in FIG. 5B. Such a structure is preferable because the electrostatic capacitance of the switching element can be reduced and deterioration of the charge transporting substance can be prevented in the manufacturing process.

【0072】またこの際、ゲート電極3とドレイン電極
1、あるいはソース電極2に挟まれたゲート電極3を支
持している絶縁層5は低誘電率の絶縁性物質で形成し、
ゲート電極3のゲート孔内面のゲート絶縁層5'は高誘
電率の絶縁性物質で形成することによって、駆動電圧と
素子の静電容量を共に低減できるため望ましい。
At this time, the insulating layer 5 supporting the gate electrode 3 and the drain electrode 1 or the gate electrode 3 sandwiched between the source electrodes 2 is formed of an insulating material having a low dielectric constant,
The gate insulating layer 5'on the inner surface of the gate hole of the gate electrode 3 is preferably formed of an insulating material having a high dielectric constant because both the driving voltage and the capacitance of the device can be reduced.

【0073】なお以上述べたショットキーゲート型素
子、絶縁ゲート型素子いずれにおいても、電荷輸送層は
単一の層である必要はなく、複数の層からなる積層構造
となっていてもよい。また複数積層された層の内、少な
くとも一層がEL発光性の発光層から構成されていても
よい。発光層を組み入れることによってEL素子とスイ
ッチング素子が積層され一体化された構造とすることが
できる。この場合、少なくともソース電極、ドレイン電
極の内、一方はITOなどの透明電極であることが良
い。
In any of the Schottky gate type element and the insulated gate type element described above, the charge transport layer does not have to be a single layer and may have a laminated structure composed of a plurality of layers. In addition, at least one of the laminated layers may be formed of an EL light emitting layer. By incorporating the light emitting layer, an EL element and a switching element can be laminated and integrated. In this case, at least one of the source electrode and the drain electrode is preferably a transparent electrode such as ITO.

【0074】次に本発明のスイッチング素子の製造方法
について説明する。
Next, a method of manufacturing the switching element of the present invention will be described.

【0075】本発明のスイッチング素子の製造方法は、
ゲート電極の開口部の形成方法に特徴を有する。本発明
に係るゲート電極の開口部は、例えばブロック共重合体
あるいはグラフト共重合体等の化合物において自己発展
的に生じるミクロ相分離現象を利用し、前記化合物が形
成するミクロ相分離構造をエッチングマスクとしてゲー
ト電極をパターンニングすることによって形成する。
The manufacturing method of the switching element of the present invention is as follows.
It is characterized by the method of forming the opening of the gate electrode. The opening of the gate electrode according to the present invention utilizes a micro phase separation phenomenon that self-develops in a compound such as a block copolymer or a graft copolymer, and masks the micro phase separation structure formed by the compound. Is formed by patterning the gate electrode.

【0076】本発明においてミクロ相分離とはブロック
コポリマーの分子内相分離を意味する。対して2種のポ
リマーからなるポリマーブレンドの分子間相分離をマク
ロ相分離と呼ぶ。マクロ相分離では2種のポリマー鎖が
完全に分離できるため最終的に完全に2相に別れる。ま
た、揺らぎの発生のスケールが1μm程度であるため、
規則的なμmオーダーより小さな構造を形成しにくい。
一方、ミクロ相分離では2種のポリマー鎖が結合してい
るため、単位セルの大きさは分子鎖の大きさより大きく
ならず、規則的なnmオーダーの構造を形成することが
できる。
In the present invention, the microphase separation means the intramolecular phase separation of the block copolymer. On the other hand, intermolecular phase separation of a polymer blend composed of two kinds of polymers is called macro phase separation. In macro phase separation, the two polymer chains can be completely separated, and finally the two phases are completely separated. Moreover, since the scale of fluctuation occurrence is about 1 μm,
It is difficult to form a structure smaller than the regular μm order.
On the other hand, in the micro phase separation, since two types of polymer chains are bonded, the size of the unit cell does not become larger than the size of the molecular chain, and a regular nm-order structure can be formed.

【0077】以下工程ごとに具体的に説明する。Each step will be specifically described below.

【0078】第1工程は、まずゲート電極を構成する物
質の薄膜(以下ゲート前駆体膜と称す)を形成する。
In the first step, first, a thin film (hereinafter referred to as a gate precursor film) of a material forming a gate electrode is formed.

【0079】第2工程はゲート前駆体膜上に例えばブロ
ック共重合体あるいはグラフト共重合体等のミクロ相分
離構造を生成する化合物の薄膜(以下パターン形成膜と
称す)を形成する。
In the second step, a thin film (hereinafter referred to as a pattern forming film) of a compound that forms a micro phase separation structure such as a block copolymer or a graft copolymer is formed on the gate precursor film.

【0080】第3工程は、必要に応じてパターン形成膜
を加熱するなどして、パターン形成膜内にミクロ相分離
構造を形成する。
In the third step, the pattern forming film is heated as necessary to form a micro phase separation structure in the pattern forming film.

【0081】第4工程は、このミクロ相分離構造の少な
くとも1相を選択的に除去してパターン形成膜を多孔膜
にせしめる。
In the fourth step, at least one phase of the microphase-separated structure is selectively removed to turn the pattern forming film into a porous film.

【0082】第5工程は、多孔質化したパターン形成膜
をエッチングマスクとしてゲート前駆体膜をエッチング
する。それによりパターン形成膜内に生じたミクロ相分
離構造が転写された開口パターンが前駆体膜に形成され
ゲート電極が形成される。
In the fifth step, the gate precursor film is etched by using the porous pattern forming film as an etching mask. As a result, an opening pattern in which the micro phase separation structure generated in the pattern forming film is transferred is formed in the precursor film to form a gate electrode.

【0083】以上の第1〜第5工程を行うことによりゲ
ート電極に開口部を形成することができる。
By performing the above first to fifth steps, the opening can be formed in the gate electrode.

【0084】上記パターン形成膜として用いられるミク
ロ相分離構造を生成する化合物としては、ブロック共重
合体あるいはグラフト共重合体が挙げられる。ブロック
共重合体あるいはグラフト共重合体が形成するミクロ相
分離構造は、多くの場合、規則的な配列パターンからな
る領域が複数凝集したパターン形状を示す。こうしたパ
ターンの大きさや形状は、ブロック共重合体あるいはグ
ラフト共重合体の分子量、共重合比を適当に選択するこ
とによって、ある程度自由に設計することが出来る。
Examples of the compound that forms the microphase-separated structure used as the pattern forming film include a block copolymer and a graft copolymer. The microphase-separated structure formed by the block copolymer or the graft copolymer often exhibits a pattern shape in which a plurality of regions having a regular array pattern are aggregated. The size and shape of such a pattern can be freely designed to some extent by appropriately selecting the molecular weight and the copolymerization ratio of the block copolymer or the graft copolymer.

【0085】なお本発明においては、パターン形成膜と
してブロック共重合体あるいはグラフト共重合体を単独
で用いてもよいし、ホモポリマーを混合して用いてもよ
い。共重合体のみを用いると、周期が10〜数百nm程
度のパターンが得られる。さらに共重合体を構成する各
ブロック鎖に親和性のよい高分子、多くはそれぞれのブ
ロック鎖の単独重合体を加えることによって、そのブロ
ック鎖が形成するドメインの大きさを〜1μm程度まで
拡大することが可能である。ただしホモポリマーをあま
り多く混合しすぎると、ドメインの大きさや配列の均一
性や規則性が乱れやすいので、ホモポリマーの混合比は
重量比でブロック共重合体あるいはグラフト共重合体の
50%以下、好ましくは10%以下にすることが良い。
In the present invention, the block copolymer or the graft copolymer may be used alone or a homopolymer may be mixed and used as the pattern forming film. When only the copolymer is used, a pattern having a period of about 10 to several hundreds nm can be obtained. Furthermore, the size of the domain formed by the block chains is expanded to about 1 μm by adding a polymer having a good affinity for each block chain constituting the copolymer, often a homopolymer of each block chain. It is possible. However, if too much homopolymer is mixed, the homogeneity and regularity of the domain size and arrangement are easily disturbed. Therefore, the mixing ratio of the homopolymer is 50% or less of the block copolymer or graft copolymer by weight ratio. It is preferably 10% or less.

【0086】本発明のスイッチング素子では、ゲート電
極の開口部のパターンはドット状パターンであることが
素子の電流−電圧特性上、望ましい、ドット状パターン
を形成するには、パターン形成膜内に海島状のミクロ相
分離構造を生じさせれば良い。海島構造を形成するに
は、海相の体積分率が30%以下程度に設定するのが良
い。
In the switching element of the present invention, the pattern of the opening of the gate electrode is preferably a dot pattern in terms of the current-voltage characteristics of the element. To form the dot pattern, sea islands are formed in the pattern forming film. It suffices to generate a micro-phase-separated structure in the shape of. In order to form the sea-island structure, it is preferable to set the volume fraction of the sea phase to about 30% or less.

【0087】本発明のスイッチング素子の製造方法にお
いて用いられるブロック共重合体あるいはグラフト共重
合体の種類としては、ミクロ相分離構造を形成でき、そ
のミクロ相分離構造を保持したまま所望の1相を除去し
て多孔質化できるものであれば特に限定されないが、好
ましくは以下の3通りのものを用いることが出来る。
As the type of block copolymer or graft copolymer used in the method for producing a switching element of the present invention, a micro phase separation structure can be formed, and a desired one phase can be formed while maintaining the micro phase separation structure. There is no particular limitation as long as it can be removed to make it porous, but the following three types can be preferably used.

【0088】(a) 共重合体を構成する少なくとも2
種の高分子ブロック鎖のドライエッチング速度比が1.
3以上であるブロック共重合体あるいはグラフト共重合
体を用いる。このようなブロック共重合体あるいはグラ
フト共重合体からなるパターン形成膜を用い第4工程に
おいて選択的な、好ましくは異方性の高い、ドライエッ
チングによってパターン形成膜を多孔質化することがで
きる。
(A) At least 2 constituting the copolymer
The dry etching rate ratio of one kind of polymer block chain is 1.
A block copolymer or graft copolymer having 3 or more is used. The pattern forming film made of such a block copolymer or graft copolymer can be used to make the pattern forming film porous in the fourth step by dry etching selective and preferably highly anisotropic.

【0089】(b) 共重合体を構成する少なくとも1
種の高分子ブロック鎖の主鎖がエネルギー線照射により
分解する分解性ブロック鎖であるブロック共重合体ある
いはグラフト共重合体を用いる。このようなブロック共
重合体あるいはグラフト共重合体からなるパターン形成
膜を用い、第4工程において該分解性ブロック鎖からな
る相をエネルギー線照射により分解、除去することによ
ってパターン形成膜を多孔質化することができる。
(B) At least 1 constituting the copolymer
A block copolymer or a graft copolymer is used in which the main chain of the polymer block chain is a decomposable block chain that is decomposed by energy beam irradiation. A pattern forming film made of such a block copolymer or a graft copolymer is used, and in the fourth step, the phase made of the decomposable block chain is decomposed and removed by irradiation with energy rays to make the pattern forming film porous. can do.

【0090】(c) 少なくとも耐熱性ブロック鎖と熱
分解ブロック鎖の2種の高分子ブロック鎖からなるブロ
ック共重合体あるいはグラフト共重合体を用いる。この
ようなブロック共重合体あるいはグラフト共重合体から
なるパターン形成膜を用い、第4工程において、該熱分
解性ブロック鎖からなる相を加熱処理によって選択除去
することによってパターン形成膜を多孔質化することが
できる。
(C) A block copolymer or graft copolymer comprising at least two polymer block chains of a heat resistant block chain and a pyrolytic block chain is used. The pattern forming film made of such a block copolymer or graft copolymer is used, and in the fourth step, the phase made of the thermally decomposable block chain is selectively removed by heat treatment to make the pattern forming film porous. can do.

【0091】(a)のブロック共重合体あるいはグラフ
ト共重合体の具体例としては、エッチング耐性のあるブ
ロック鎖として芳香環含有ポリマー鎖を、エッチングさ
れやすいブロック鎖としてはアクリル系ポリマー鎖やポ
リエーテル鎖、あるいはポリシラン鎖を有するブロック
共重合体あるいはグラフト共重合体が好適に用いられ
る。
Specific examples of the block copolymer or graft copolymer of (a) include an aromatic ring-containing polymer chain as a block chain having etching resistance, and an acrylic polymer chain or polyether as a block chain which is easily etched. A block copolymer or a graft copolymer having a chain or a polysilane chain is preferably used.

【0092】芳香環含有ポリマー鎖としては、例えばビ
ニルナフタレン、スチレンまたはこれらの誘導体から選
択される少なくとも1種のモノマーが重合したポリマー
鎖などが、アクリル系ポリマー鎖としては、例えばポリ
アクリル酸、ポリメチルメタクリレート、ポリt−ブチ
ルメタクリレートなどアクリル酸、メタクリル酸、クロ
トン酸またはこれらの誘導体から選択される少なくとも
1種のモノマーが重合したポリマー鎖が用いられる。ポ
リエーテル鎖としてはポリエチレンオキシド、ポリプロ
ピレンオキシドなどのポリアルキレンオキシド鎖が良
い。ポリシラン鎖としてはポリジブチルシランなどのジ
アルキルポリシラン誘導体などが良い。
The aromatic ring-containing polymer chain is, for example, a polymer chain obtained by polymerizing at least one kind of monomer selected from vinylnaphthalene, styrene or derivatives thereof, and the acrylic polymer chain is, for example, polyacrylic acid or polyacrylic acid. A polymer chain obtained by polymerizing at least one monomer selected from acrylic acid, methacrylic acid, crotonic acid or derivatives thereof such as methyl methacrylate and poly t-butyl methacrylate is used. The polyether chain is preferably a polyalkylene oxide chain such as polyethylene oxide or polypropylene oxide. The polysilane chain is preferably a dialkylpolysilane derivative such as polydibutylsilane.

【0093】前記ブロック共重合体あるいはグラフト共
重合体におけるブロック鎖の組み合わせの具体例として
は、以下の通りのものが挙げられる。ポリスチレン鎖+
ポリメチルメタクリレート鎖、ポリスチレン鎖+ポリア
クリル酸鎖、ポリスチレン鎖+ポリエチレンオキシド
鎖、ポリスチレン鎖+ポリプロピレンオキシド鎖、ポリ
スチレン鎖+ポリフェニルメチルシラン鎖、ポリスチレ
ン鎖+ポリジブチルシラン鎖、ポリビニルナフタレン鎖
+ポリメチルメタクリレート鎖、ポリビニルナフタレン
鎖十ポリアクリル酸鎖、ポリビニルナフタレン鎖+ポリ
エチレンオキシド鎖、ポリビニルナフタレン鎖+ポリプ
ロピレンオキシド鎖、ポリビニルナフタレン鎖+ポリフ
ェニルメチルシラン鎖、ポリビニルナフタレン鎖+ポリ
ジブチルシラン鎖などである。
Specific examples of the combination of block chains in the block copolymer or graft copolymer are as follows. Polystyrene chain +
Polymethylmethacrylate chain, polystyrene chain + polyacrylic acid chain, polystyrene chain + polyethyleneoxide chain, polystyrene chain + polypropyleneoxide chain, polystyrene chain + polyphenylmethylsilane chain, polystyrene chain + polydibutylsilane chain, polyvinylnaphthalene chain + polymethyl Methacrylate chains, polyvinylnaphthalene chains and polyacrylic acid chains, polyvinylnaphthalene chains + polyethylene oxide chains, polyvinylnaphthalene chains + polypropylene oxide chains, polyvinylnaphthalene chains + polyphenylmethylsilane chains, polyvinylnaphthalene chains + polydibutylsilane chains and the like.

【0094】(a)に示した共重合体を用い第4工程に
おいてドライエッチングするためのドライエッチングガ
スとしては、Ar、O、CF、Hなどの各種エッ
チングガスが用いられる。このとき異方性エッチングさ
れる条件で行われることが望ましい。なおOガスを用
いる際には、ポリシラン類、ポリシロキサン類などのケ
イ素系ポリマーやポリ(トリメチルシリルスチレン)な
どの含ケイ素ポリマーをエッチングされにくいポリマー
鎖として用い、非含ケイ素の炭素系ポリマーであるアク
リル系ポリマー鎖やポリエーテル鎖などのエッチングさ
れやすいポリマー鎖と組み合わせたものがよい。
As a dry etching gas for dry etching in the fourth step using the copolymer shown in (a), various etching gases such as Ar, O 2 , CF 4 and H 2 are used. At this time, it is desirable to perform the etching under the condition that anisotropic etching is performed. When O 2 gas is used, a silicon-based polymer such as polysilanes or polysiloxanes or a silicon-containing polymer such as poly (trimethylsilylstyrene) is used as a polymer chain that is difficult to be etched, and is a non-silicon-containing carbon-based polymer. It is preferably combined with a polymer chain that is easily etched, such as an acrylic polymer chain or a polyether chain.

【0095】(b)に示した共重合体を用い第4工程に
おいて分解・除去する際に用いるエネルギー線としては
可視光線、紫外線、X線、電子線(β線)等の電磁波又
は粒子線が用いられる。実用上主に使用されるのは、紫
外線又は電子線である。中でも電子線が汎用性の点で最
も好ましい。
As the energy rays used for decomposing / removing in the fourth step using the copolymer shown in (b), electromagnetic waves such as visible rays, ultraviolet rays, X-rays, electron rays (β rays) or particle rays are used. Used. Ultraviolet rays or electron beams are mainly used in practice. Among them, the electron beam is most preferable in terms of versatility.

【0096】紫外線源としては、高圧水銀燈、超高圧水
銀燈、低圧水銀燈、カーボンアーク、ブラックライト、
メタルハライドランプ、などの光源か使用できる。
As the ultraviolet ray source, a high pressure mercury lamp, an ultra high pressure mercury lamp, a low pressure mercury lamp, a carbon arc, a black light,
You can use a light source such as a metal halide lamp.

【0097】電子線源としては、コックロフトワルトン
型、バンデグラフト型、共振変圧器型、絶縁コア変圧器
型、あるいは、直線型、ダイナミトロン型、高周波型な
どの各種電子線加速器を用い、100〜1000Ke
V、好ましくは、100〜30KeVのエネルギーをも
つ電子を照射するものを使用できる。通常照射線量は
0.5〜30Mrad程度である。
As the electron beam source, various electron beam accelerators such as Cockloft-Walton type, Van de Graft type, resonance transformer type, insulating core transformer type, linear type, dynamitron type and high frequency type are used. ~ 1000 Ke
Those which irradiate with electrons having an energy of V, preferably 100 to 30 KeV can be used. Usually, the irradiation dose is about 0.5 to 30 Mrad.

【0098】(b)のブロック共重合体あるいはグラフ
ト共重合体は、上記エネルギー線によって主鎖の切断反
応が進行する分解性ブロック鎖を持つ。残りのブロック
鎖はエネルギー線照射によって主鎖が三次元架橋するも
のであることが好ましい。
The block copolymer or graft copolymer of (b) has a decomposable block chain in which the main chain cleavage reaction proceeds by the above energy rays. The remaining block chain is preferably one in which the main chain is three-dimensionally crosslinked by irradiation with energy rays.

【0099】具体的には例えば紫外線照射によって主鎖
切断反応が起こるブロック鎖としては、ポリ(フェニル
イソプロベニルケトン)などの光照射するとNorri
shType1反応を起して主鎖切断反応を起こすもの
を用いても良い。またボリジブチルシランなどのポリシ
ラン鎖も好適に用いることが出来る。
Specifically, for example, as a block chain in which a main chain cleavage reaction is caused by irradiation with ultraviolet rays, Norri can be obtained by irradiating with light such as poly (phenylisopropenyl ketone).
A substance that causes a shType1 reaction to cause a main chain cleavage reaction may be used. Further, polysilane chains such as polydibutylsilane can also be preferably used.

【0100】電子線(β線)照射によって主鎖切断反応
を起こすブロック鎖としては、ポリプロピレン、ポリイ
ソブチレンなどのポリオレフィン類、ポリ−α−メチル
スチレン類、ポリメタクリル酸、ポリメチルメタクリレ
ートなどのポリメタクリル酸エステル類、ポリメタクリ
ルアミド類、ポリブテン−1−スルフォン、ポリスチレ
ンフルフォン、ポリ−2−ブチレンスルフォンなどのポ
リオレフェンスルフォン類、ポリメチルイソプロペニル
ケトン、ポリメタクリロニトリルなどが用いられる。特
にフッ素を導入したポリメタクリル酸エステル類であ
る、ポリヘキサフルオロブチルメタクリレート、ポリテ
トラフルオロプロピルメタクリレート、またポリメタク
リル酸エステルのα位のメチル基が塩素で置換されたポ
リトリフルオロエチル−α−クロロアクリレートなども
良い。
Examples of the block chain that causes the main chain cleavage reaction by electron beam (β-ray) irradiation include polyolefins such as polypropylene and polyisobutylene, poly-α-methylstyrenes, polymethacrylic acid such as polymethacrylic acid and polymethylmethacrylate. Acid esters, polymethacrylamides, polybutene-1-sulfone, polystyrene fulphone, polyolefensulphones such as poly-2-butylene sulphone, polymethylisopropenyl ketone, polymethacrylonitrile and the like are used. Particularly, polyhexafluorobutyl methacrylate, polytetrafluoropropyl methacrylate, which is a polymethacrylic acid ester into which fluorine is introduced, and polytrifluoroethyl-α-chloro in which the methyl group at the α-position of the polymethacrylic acid ester is replaced with chlorine. Acrylate is also good.

【0101】電子線(β線)照射によって三次元架橋す
るブロック鎖としてはポリスチレン、ポリアクリル酸、
ポリメチルアクリレートなどのポリアクリル酸エステ
ル、ポリアクリルアミド、ポリメチルビニルケトン、あ
るいは側鎖にグリシジル基などのエポキシ基や二重結
合、あるいは三重結合などの電子線照射によって架橋し
やすい構造を有するブロック鎖が挙げられる。フッ化ビ
ニリデンホモポリマーやフッ化ビニリデンと六フッ化プ
ロピレンとの共重合体等のフッ化ビニリデン系樹脂も良
い。
Polystyrene, polyacrylic acid, and the like are block chains that are three-dimensionally crosslinked by electron beam (β-ray) irradiation.
Polyacrylic acid ester such as polymethyl acrylate, polyacrylamide, polymethyl vinyl ketone, or block chain having side chain such as epoxy group such as glycidyl group, double bond, or triple bond, which has a structure easily cross-linked by electron beam irradiation. Is mentioned. A vinylidene fluoride resin such as a vinylidene fluoride homopolymer or a copolymer of vinylidene fluoride and propylene hexafluoride is also preferable.

【0102】X線を照射することによって主鎖切断反応
を起こす分解性ブロック鎖や、架橋反応を起こす架橋性
ブロック鎖としては、基本的に電子線と同様なものを用
いることができる。さらには分解性ブロック鎖として、
ポリメタクリル酸のTiなどの金属塩、ポリジメチルメ
チレンマロネート、ポリクロロアセトアルデヒドなども
用いられる。架橋性ブロック鎖としては例えば、ポリア
クリル酸のBa,Pb,Ndなどの金属塩や、クロロエ
チルビニルエーテルなどの含ハロゲンポリビニルエーテ
ルなどを用いることができる。
As the decomposable block chain which causes a main chain cleavage reaction and the crosslinkable block chain which causes a crosslinking reaction upon irradiation with X-rays, basically the same ones as those for electron beam can be used. Furthermore, as a degradable block chain,
Metal salts such as Ti of polymethacrylic acid, polydimethylmethylene malonate, polychloroacetaldehyde and the like can also be used. As the crosslinkable block chain, for example, a metal salt of polyacrylic acid such as Ba, Pb, or Nd, a halogen-containing polyvinyl ether such as chloroethyl vinyl ether, or the like can be used.

【0103】エネルギー線照射後、分解したブロック鎖
は、ドライエッチング、溶剤洗浄などのウエットエッチ
ング、あるいは加熱処理によって分解物を揮発させるな
どの方法によって除去される。
After irradiation with energy rays, the decomposed block chains are removed by dry etching, wet etching such as solvent cleaning, or a method of volatilizing the decomposed products by heat treatment.

【0104】(c)のブロック共重合体あるいはグラフ
ト共重合体で用いられる共重合体は、耐熱性ブロック鎖
と熱分解性ブロック鎖からなる。
The copolymer used in the block copolymer (c) or the graft copolymer (c) is composed of a heat resistant block chain and a heat decomposable block chain.

【0105】耐熱性ブロック鎖としては、Si−Si結
合の連鎖からなるポリシラン鎖、ポリシロキサン鎖、ポ
リアクリロニトリル鎖、ポリメタクリロニトリル鎖、ポ
リイミド鎖、ポリアニリン誘導体鎖、ポリパラフエニレ
ン誘導体鎖、下記化学式1で表されるようなポリシクロ
ヘキサジエン誘導体などがある。
As the heat resistant block chain, a polysilane chain, a polysiloxane chain, a polyacrylonitrile chain, a polymethacrylonitrile chain, a polyimide chain, a polyaniline derivative chain, a polyparaphenylene derivative chain composed of Si-Si bond chains, There is a polycyclohexadiene derivative represented by the chemical formula 1.

【化1】 (ただしRは置換あるいは非置換のアルキル基、アリー
ル基、アラルキル基) なかでもリビング重合可能であり、分子量分布の狭い良
好なブロック共重合体を形成することが可能な、ポリア
クリロニトリル鎖、ポリメタクリロニトリル鎖、PPP
モノマーを重合した前駆体ポリマー鎖が好ましい。
[Chemical 1] (Wherein R is a substituted or unsubstituted alkyl group, aryl group or aralkyl group) Among them, a polyacrylonitrile chain or a polymethacrylonitrile chain capable of living polymerization and capable of forming a good block copolymer having a narrow molecular weight distribution. Ronitrile chain, PPP
A precursor polymer chain obtained by polymerizing a monomer is preferable.

【0106】また、耐熱性ブロック鎖としては、側鎖あ
るいは主鎖中に熱によって架橋して、耐熱性の分子構造
を形成する部位を有する高分子鎖も良好に用いることが
出来る。例えば側鎖あるいは主鎖にペリレン骨格を有す
るものが好適に用いることが出来る。また側鎖あるいは
主鎖にPOSS(Polyhedral Oligom
eric Silsesquioxane:ポリシロキ
サンT立方体)などのシロキサンクラスターなどを主
鎖中あるいは側鎖に有する高分子鎖を用いてもよく、例
えば、下記化学式2に示されるようなメタクリレートT
立方体などを重合したものが良い。
Further, as the heat resistant block chain, a polymer chain having a site which forms a heat resistant molecular structure in the side chain or main chain by heat crosslinking can also be favorably used. For example, those having a perylene skeleton in the side chain or the main chain can be preferably used. In addition, the side chain or the main chain has POSS (Polyhedral Oligom).
A polymer chain having a siloxane cluster such as eric silsesquioxane (polysiloxane T 8 cube) in the main chain or in the side chain may be used, and for example, a methacrylate T represented by the following chemical formula 2 may be used.
It is preferable to polymerize 8 cubes.

【化2】 (RはHまたは置換または非置換のアルキル基、アリー
ル基、アラルキル基を示し、たとえばメチル基、エチル
基、ブチル基、イソプロピル基、フェニル基などを示
す。) また、耐熱性ブロック鎖としては、炭素系ポリマー以外
でも、ブロックあるいはグラフト共重合体ポリマーとし
てポリシラン鎖を用いても良い。ポリシラン鎖は、少な
くとも一部分に下記化学式3に示される繰り返し単位を
有するポリシラン構造を含有すればいかなるものでもよ
い。
[Chemical 2] (R represents H or a substituted or unsubstituted alkyl group, aryl group, aralkyl group, for example, methyl group, ethyl group, butyl group, isopropyl group, phenyl group, etc.) Besides the carbon-based polymer, a polysilane chain may be used as the block or graft copolymer polymer. Any polysilane chain may be used as long as it contains a polysilane structure having a repeating unit represented by the following chemical formula 3 in at least a part thereof.

【化3】 (ただしR1,R2,R3,R4はそれぞれ同じまたは
異なる炭素数1−20の置換または無置換のアルキル
基、アリール基、アラルキル基を示す) ポリシラン鎖は単独重合体でも共重合体でもよく、2種
以上のポリシランが酸素原子、窒素原子、脂肪族基、芳
香族基を介して互いに結合した構造を有するものでもよ
い。
[Chemical 3] (However, R1, R2, R3, and R4 are the same or different and each represent a substituted or unsubstituted alkyl group, aryl group, or aralkyl group having 1 to 20 carbon atoms.) The polysilane chain may be a homopolymer or a copolymer. It may have a structure in which one or more polysilanes are bonded to each other through an oxygen atom, a nitrogen atom, an aliphatic group, or an aromatic group.

【0107】こうしたポリシラン鎖の具体例としては例
えば、ポリ(メチルフェニルシラン)、ポリ(ジフェニ
ルシラン)、ポリ(メチルクロロメチルフェニルシラ
ン)、ポリ(ジヘキシルシラン)、ポリ(プロピルメチ
ルシラン)、ポリ(ジブチルシラン)、ポリ(メチルシ
ラン)、ポリ(フェニルシラン)などやこれらのランダ
ム、あるいはブロック共重合体などが挙げられる。
Specific examples of such a polysilane chain include, for example, poly (methylphenylsilane), poly (diphenylsilane), poly (methylchloromethylphenylsilane), poly (dihexylsilane), poly (propylmethylsilane), poly ( Dibutylsilane), poly (methylsilane), poly (phenylsilane) and the like, and random or block copolymers thereof.

【0108】またポリシラン鎖はケイ素系のポリマー鎖
であるため、一般の炭素系のポリマー鎖とのエッチング
題択比を大きくすることが容易であり、後述するパター
ントランスファー工程の際にパターントランスファー層
を炭素系ポリマーから構成すると、パターントランスフ
ァー層ヘパターンを転写し易くなるため、良好なパター
ン形成が可能となる。
Further, since the polysilane chain is a silicon-based polymer chain, it is easy to increase the etching selection ratio with respect to a general carbon-based polymer chain, and the pattern transfer layer is formed in the pattern transfer step described later. When the carbon-based polymer is used, it is easy to transfer the pattern to the pattern transfer layer, which enables good pattern formation.

【0109】ポリシラン鎖は空気中あるいは酸素含有雰
囲気中で紫外線を照射することによって光酸化され、主
鎖の開裂や、酸素の挿入によるシロキサン結合の生成な
どが起こる。この光酸化によってポリシラン相のエッチ
ング特性を大幅に変化させることが可能である。また光
酸化後の加熱処理によってシロキサン結合を主体とした
架橋反応が起こり、SiO類似の構造へと変化するた
め耐熱性を向上させることが出来る。特にフェニルメチ
ルポリシランは紫外線照射による架橋皮応が起こりやす
く好ましい。
The polysilane chain is photooxidized by irradiating it with ultraviolet rays in the air or in an oxygen-containing atmosphere, and the main chain is cleaved and oxygen is inserted to form a siloxane bond. It is possible to drastically change the etching characteristics of the polysilane phase by this photo-oxidation. In addition, a heat treatment after photooxidation causes a crosslinking reaction mainly composed of siloxane bonds to change into a structure similar to SiO 2 , so that heat resistance can be improved. In particular, phenylmethylpolysilane is preferable because it easily causes a cross-linking reaction by ultraviolet irradiation.

【0110】ケイ素系ブロック鎖としてはポリシラン鎖
以外にもポリシロキサン鎖を用いても良い。ポリシロキ
サン鎖も環状のオリゴシロキサン類からリビング重合法
により分子量分布の小さなポリマーを合成することが可
能である。ポリシロキサン鎖としては、ポリ(ジ−i−
プロポキシシロキサン)やポリ(ジ−t−ブトキシシロ
キサン)などの側鎖にアルコキシル基を有するものが良
い。こうした側鎖にアルコキシル基を有するポリシロキ
サン鎖は好ましくは酸触媒などの存在下、加熱処理によ
ってアルコキシル基同士がシロキサン結合によって三次
元架橋して耐熱性や機械的強度が向上するため好まし
い。
As the silicon block chain, a polysiloxane chain other than the polysilane chain may be used. It is also possible to synthesize a polymer having a small molecular weight distribution from a cyclic oligosiloxane having a polysiloxane chain by a living polymerization method. As the polysiloxane chain, poly (di-i-
Propoxysiloxane) and poly (di-t-butoxysiloxane) having an alkoxyl group in the side chain are preferable. Such a polysiloxane chain having an alkoxyl group on its side chain is preferable, since the alkoxyl groups are three-dimensionally crosslinked by a siloxane bond by heat treatment in the presence of an acid catalyst or the like, and heat resistance and mechanical strength are improved.

【0111】またポリ(ペンタメチルジシリリルスチレ
ン)の様な含ケイ素ポリマーでも良く、これらを好まし
くはオゾン酸化あるいは/および紫外線照射などしてシ
リコンオキシカーバイト類似の耐熱性構造としてもよ
い。
Further, a silicon-containing polymer such as poly (pentamethyldisilirylstyrene) may be used, and these may preferably be ozone-oxidized or / and irradiated with ultraviolet rays to have a heat-resistant structure similar to silicon oxycarbite.

【0112】熱分解性ブロック鎖としては例えば、ポリ
エチレンオキシド、ポリプロピレンオキシドなどのポリ
エーテル類、α−メチルスチレン類、ポリアクリル酸エ
ステルやポリメタクリル酸エステルなどのアクリル樹脂
類、ポリフタルアルデヒド類などが用いられる。なかで
もポリエチレンオキシド、ポリプロピレンオキシド、α
−メチルスチレン、アクリル樹脂類などはリビング重合
によって分子量分布の狭いブロック鎖を合成可能である
ため優れている。
Examples of the thermally decomposable block chain include polyethers such as polyethylene oxide and polypropylene oxide, α-methylstyrenes, acrylic resins such as polyacrylic acid ester and polymethacrylic acid ester, and polyphthalaldehydes. Used. Among them, polyethylene oxide, polypropylene oxide, α
-Methylstyrene, acrylic resins and the like are excellent because they can synthesize block chains having a narrow molecular weight distribution by living polymerization.

【0113】耐熱性ブロック鎖と熱分解性ブロック鎖の
組み合わせの具体例としては、ポリアクリロニトリル鎖
+ポリエチレンオキシド鎖、ポリアクリロニトリル鎖+
ポリプロピレンオキシド鎖、ポリメタクリロニトリル鎖
+ポリエチレンオキシド鎖、ポリメタクリロニトリル鎖
+ポリプロピレンオキシド鎖、ポリメチルフェニルシラ
ン鎖+ポリスチレン鎖、ポリメチルフェニルシラン鎖+
α−ポリスチレン鎖、ポリメチルフェニルシラン鎖+ポ
リメタクリル酸メチル、ポリメチルフェニルレシラン鎖
+ポリエチレンオキシド鎖などが挙げられる。(いずれ
も前者が耐熱性ブロック鎖、後者が熱分解性ブロック鎖
を示す) 以上のような第1〜第5工程によって、ゲート電極に開
口部を設けることができる。さらに上記技術を用いたス
イッチング素子の製造方法について説明する。
Specific examples of the combination of the heat resistant block chain and the heat decomposable block chain include polyacrylonitrile chain + polyethylene oxide chain, polyacrylonitrile chain +
Polypropylene oxide chain, polymethacrylonitrile chain + polyethylene oxide chain, polymethacrylonitrile chain + polypropylene oxide chain, polymethylphenylsilane chain + polystyrene chain, polymethylphenylsilane chain +
Examples include α-polystyrene chain, polymethylphenylsilane chain + polymethylmethacrylate, polymethylphenylresilane chain + polyethylene oxide chain. (In each case, the former shows a heat-resistant block chain, and the latter shows a thermally decomposable block chain.) Through the above first to fifth steps, the opening can be provided in the gate electrode. Further, a method of manufacturing a switching element using the above technique will be described.

【0114】なお以下に示す工程では基板側をソース電
極としているが、逆にドレイン電極となっていても構わ
ないのはもちろんである。
Although the substrate side is used as the source electrode in the following steps, it goes without saying that the drain electrode may be used instead.

【0115】まず、ショットキーゲート型SITの製造
方法の概略を示す断面図を図6に示す。
First, FIG. 6 is a sectional view showing the outline of the method of manufacturing the Schottky gate type SIT.

【0116】工程(1) ソース電極の形成 基板6上にソース電極1を形成し、必要に応じてソース
電極1に配線パターンをパターニングする。例えばIT
O膜などをスパッタリング法によって製膜したり、P
t,Au,Pd,Ag,Cu,Ni,Co,In,W等
の金属膜を蒸着法、スパッタリング法、めっきなどの手
法によって形成する。またポリアニリン、ポリピロー
ル、ポリチオフェンなどの導電性高分子膜を、塗布、電
界重合法などの手法によって形成してもよい。
Step (1) Source Electrode Forming The source electrode 1 is formed on the substrate 6, and a wiring pattern is patterned on the source electrode 1 if necessary. IT
O film etc. is formed by the sputtering method, or P film is formed.
A metal film of t, Au, Pd, Ag, Cu, Ni, Co, In, W or the like is formed by a method such as a vapor deposition method, a sputtering method, or plating. Alternatively, a conductive polymer film such as polyaniline, polypyrrole, or polythiophene may be formed by a method such as coating or electric field polymerization.

【0117】工程(2) 絶縁層の形成 ソース電極1上に絶縁層5を形成する。SiO膜などを
スパッタリング法、CVD法、あるいはLPD法などで
形成したり、ポリイミド膜を塗布法、蒸着法、電着法な
どの手法によって形成する。
Step (2) Formation of Insulating Layer An insulating layer 5 is formed on the source electrode 1. An SiO film or the like is formed by a sputtering method, a CVD method, an LPD method, or the like, or a polyimide film is formed by a coating method, an evaporation method, an electrodeposition method, or the like.

【0118】工程(3) ゲート電極前駆体膜の形成 絶縁層5の上にゲート電極前駆体膜3を形成する。電荷
輸送性物質としてp型の有機共役性高分子材料などを用
いる場合、アルミニウムなどの仕事関数の小さな金属膜
を蒸着法などによって形成する。この工程は本発明の製
造方法に係る第1工程に相当する。
Step (3) Formation of Gate Electrode Precursor Film A gate electrode precursor film 3 is formed on the insulating layer 5. When a p-type organic conjugated polymer material or the like is used as the charge transporting substance, a metal film having a small work function such as aluminum is formed by a vapor deposition method or the like. This step corresponds to the first step of the manufacturing method of the present invention.

【0119】工程(4) パターン膜形成によるゲート
孔のパターンニング ゲート電極前駆体膜3上にスピンコーティング法、ディ
ッピング法、あるいはインクジェットなどによる塗布法
などによってパターン形成膜7を形成する。必要に応じ
て加熱処理などして、パターン形成膜7中に相分離構造
を形成する。このパターン形成膜7をエッチングマスク
として用いてゲート電極膜3および絶縁層5をパターン
ニングし、ゲート孔を形成する。あわせて必要に応じて
ゲート電極3を所望の配線パターンにパターンニングす
る。パターニング後、パターン形成膜7をリフトオフす
る。(この工程は本発明に係る第2〜第5工程に相当す
る) 工程(5) 電荷輸送性物質の形成 CVD,蒸着、塗布、めっき、LPD法などの手法によ
って、有機電荷輸送性物質4を形成する。このときゲー
ト孔内部にも充填されるようにする。
Step (4) Patterning of Gate Holes by Forming Pattern Film A pattern forming film 7 is formed on the gate electrode precursor film 3 by a spin coating method, a dipping method, a coating method such as an inkjet method, or the like. If necessary, a heat treatment or the like is performed to form a phase separation structure in the pattern forming film 7. The gate electrode film 3 and the insulating layer 5 are patterned using the pattern forming film 7 as an etching mask to form a gate hole. At the same time, if necessary, the gate electrode 3 is patterned into a desired wiring pattern. After patterning, the pattern forming film 7 is lifted off. (This step corresponds to the second to fifth steps according to the present invention) Step (5) Formation of charge transporting material The organic charge transporting material 4 is formed by a method such as CVD, vapor deposition, coating, plating, or LPD method. Form. At this time, the inside of the gate hole is also filled.

【0120】工程(6) ドレイン電極の形成 電荷輸送性物質4の上にスパッタリング法、蒸着法、め
っき、LPD法などの手法で、好ましくは電荷輸送性物
質へのダメージの少ない蒸着法によりドレイン電極2を
形成する。あわせて必要に応じてドレイン電極2を所望
の配線パターンにパターニングしてスイッチング素子を
完成する。
Step (6) Formation of Drain Electrode The drain electrode is formed on the charge transporting material 4 by a method such as a sputtering method, a vapor deposition method, a plating method, an LPD method, or the like, preferably by a vapor deposition method with less damage to the charge transporting material. Form 2. At the same time, if necessary, the drain electrode 2 is patterned into a desired wiring pattern to complete the switching element.

【0121】次に絶縁ゲート型SITの製造方法の概略
を示す断面図を図7に示す。
Next, FIG. 7 is a sectional view showing the outline of the method of manufacturing the insulated gate SIT.

【0122】工程(1)〜工程(4)まではショットキ
ーゲート型SITの製造方法と同じである。ただしゲー
ト電極の材質は、仕事関数の小さな金属に限定されず、
例えばITO膜などをスパッタリング法によって製膜し
たP,Pt,Au,Pd,Ag,Cu,Ni,Co,I
n,W等の金属膜を蒸着法、スパッタリング法、めっき
などの手法によって形成する。またポリアニリン、ポリ
ピロール、ポリチオフェンなどの導電性高分子膜を、塗
布、電界重合法などの手法によって形成してゲート電極
膜とすればよい。
The steps (1) to (4) are the same as the method of manufacturing the Schottky gate type SIT. However, the material of the gate electrode is not limited to a metal having a small work function,
For example, P, Pt, Au, Pd, Ag, Cu, Ni, Co, I formed by sputtering an ITO film or the like
A metal film of n, W or the like is formed by a method such as a vapor deposition method, a sputtering method, or plating. Alternatively, a conductive polymer film of polyaniline, polypyrrole, polythiophene, or the like may be formed as a gate electrode film by a method such as coating or field polymerization.

【0123】工程(5) ゲート絶縁層の形成(ゲート
孔内面の絶縁層の形成) 電着法、めっき法などの手法によって、ポリイミド類な
どの高分子膜や金属酸化物膜等のゲート絶縁層5'を、
ゲート孔内面およびゲート電極上面に選択的に析出させ
る。または単に加熱処理などしてゲート電極表面に表面
酸化層を形成してゲート絶縁層5'としてもよい。
Step (5) Formation of Gate Insulating Layer (Formation of Insulating Layer on Inner Surface of Gate Hole) Gate insulating layer such as polymer film of polyimide or metal oxide film or metal oxide film by a method such as electrodeposition or plating. 5 ',
It is selectively deposited on the inner surface of the gate hole and the upper surface of the gate electrode. Alternatively, the gate insulating layer 5 ′ may be formed by simply forming a surface oxide layer on the surface of the gate electrode by heating or the like.

【0124】工程(6) 電荷輸送性物質の形成 CVD,蒸着、塗布、めっき、LPD法などの手法によ
って、有機電荷輸送性物質4を形成する。このときゲー
ト孔内部にも充填されるようにする。
Step (6) Formation of Charge Transporting Material The organic charge transporting material 4 is formed by a technique such as CVD, vapor deposition, coating, plating and LPD method. At this time, the inside of the gate hole is also filled.

【0125】工程(7) ドレイン電極の形成 電荷輸送性物質4の上にスパッタリング法、蒸着法、め
っき、LPD法などの手法で、好ましくは電荷輸送性物
質へのダメージの少ない蒸着法によりドレイン電極2を
形成する。あわせて必要に応じてドレイン電極2を所望
の配線パターンにパターニングしてスイッチング素子を
完成する。
Step (7) Formation of Drain Electrode The drain electrode is formed on the charge transporting substance 4 by a method such as a sputtering method, a vapor deposition method, a plating method and an LPD method, preferably a vapor deposition method which causes less damage to the charge transporting substance. Form 2. At the same time, if necessary, the drain electrode 2 is patterned into a desired wiring pattern to complete the switching element.

【0126】いずれのSITの製造工程においても、パ
ターン形成膜7のパターンニングの際、ミクロ相分離構
造を外部電界によって配向させてからパターニングを行
ってもよい。すなわち例えばPS−PMMAブロック共
重合体などが形成するシリンダ型相分離構造において、
シリンダ相が電気力線に沿って配向することが知られて
いる。そこでゲート電極前駆体膜上にシリンダ型相分離
構造を示すブロック共重合体あるいはグラフト共重合体
からなるパターン形成膜を製膜し、さらにこのパターン
形成膜上に電圧印可押の上部電極層を形成する。ゲート
電極前駆体膜と上部電極に電圧を印可しながら加熱処理
などしてミクロ相分離構造を形成すると、シリンダ相が
ゲート電極に垂直に配向したミクロ相分離構造を形成す
る。ミグロ相分離構造形成後、上部電極層を除去して、
記述のゲート電極のパターンニング法と同様に、ゲート
電極をエッチング加工することができる。
In any of the SIT manufacturing processes, when patterning the pattern forming film 7, the micro phase separation structure may be oriented by an external electric field before patterning. That is, for example, in the cylinder type phase separation structure formed by a PS-PMMA block copolymer or the like,
It is known that the cylinder phase is oriented along the lines of electric force. Therefore, a pattern forming film made of a block copolymer or a graft copolymer showing a cylinder type phase separation structure is formed on the gate electrode precursor film, and a voltage-impressed upper electrode layer is further formed on this pattern forming film. To do. When a microphase-separated structure is formed by applying heat to the gate electrode precursor film and the upper electrode while applying a voltage, the microphase-separated structure in which the cylinder phase is oriented vertically to the gate electrode is formed. After forming the Migros phase separation structure, remove the upper electrode layer,
Similar to the described gate electrode patterning method, the gate electrode can be etched.

【0127】本方法によれば、シリンダ相はゲート電
極、上部電極(すなわちパターン形成膜上面)に開放し
ているので、特にウエットエッチングでゲート電極を加
工するのに有利である。また膜厚方向に非常にアスペク
ト比の大きなドット状パターンが形成されるので、ゲー
ト電極をRIE加工する際にも有利である。
According to this method, the cylinder phase is open to the gate electrode and the upper electrode (that is, the upper surface of the pattern forming film), which is particularly advantageous for processing the gate electrode by wet etching. Further, since a dot pattern having a very large aspect ratio is formed in the film thickness direction, it is also advantageous when RIE processing the gate electrode.

【0128】以上述べてきたようなスイッチング素子
は、マトリックス状に配置して、液晶ディスプレイやE
Lディスプレイなど表示装置駆動用のスイッチング素子
アレイを構成することができる。スイッチング素子の配
置の配置や配線などは公知のものを用いることができ
る。図8にELディスプレイを駆動するためのスイッチ
ング素子アレイの配線図、図9にELディスプレイを駆
動するためのスイッチング素子アレイの素子配置の一例
を示す。
The switching elements as described above are arranged in a matrix and are used in a liquid crystal display or an E display.
A switching element array for driving a display device such as an L display can be configured. Known arrangements and wirings of the switching elements can be used. FIG. 8 is a wiring diagram of a switching element array for driving the EL display, and FIG. 9 shows an example of element arrangement of the switching element array for driving the EL display.

【0129】図8において、走査線15と信号線16と
が格子状に配線されており、それぞれにスイッチング素
子11およびスイッチング素子12が接続されている。
さらにそれぞれのスイッチング素子にはコンデンサ14
およびEL素子13が接続されている。
In FIG. 8, the scanning lines 15 and the signal lines 16 are wired in a grid pattern, and the switching element 11 and the switching element 12 are connected to each.
Furthermore, each switching element has a capacitor 14
And the EL element 13 is connected.

【0130】図9において、走査線15と信号線16と
が格子状に配線されており、走査線15上にスイッチン
グ素子11およびコンデンサ14が配置されており、走
査線15および信号線16間にスイッチング素子12が
配置されておりスイッチング素子12の下方にEL素子
(図示せず)が配置されている。
In FIG. 9, the scanning lines 15 and the signal lines 16 are wired in a grid pattern, the switching elements 11 and the capacitors 14 are arranged on the scanning lines 15, and the scanning lines 15 and the signal lines 16 are arranged between them. The switching element 12 is arranged, and an EL element (not shown) is arranged below the switching element 12.

【0131】こうしたELディスプレイなど電流駆動型
の発光素子を駆動するスイッチング素子アレイの場合、
図9の配置図の様に、スイッチング素子を発光素子の背
後に積層することによって、十分なON電流を確保する
ことが可能となる。こうした配置は縦形の積層構造を有
する本発明のスイッチング素子においては、特性上ある
いはプロセス上からも最も好ましい。
In the case of a switching element array for driving a current drive type light emitting element such as an EL display,
By stacking the switching element behind the light emitting element as shown in the layout of FIG. 9, it becomes possible to secure a sufficient ON current. Such an arrangement is most preferable from the viewpoint of characteristics and process in the switching element of the present invention having a vertical laminated structure.

【0132】こうしたスイッチング素子アレイは、通常
のフォトリソグラフィー工程と、前述した本発明に係る
ゲート孔の形成工程を適当に組み合わせることによって
製造可能である。
Such a switching element array can be manufactured by appropriately combining an ordinary photolithography process and the above-described gate hole forming process according to the present invention.

【0133】[0133]

【実施例】以下、本発明を実施例に基づいて具体的に説
明する。
EXAMPLES The present invention will be specifically described below based on examples.

【0134】しかしながら本発明がこれらの実施例のみ
に限定されるものではない。
However, the present invention is not limited to these examples.

【0135】(実施例1)ショットキーゲート型スイッ
チング素子の製造 本発明のショットキーゲート型スイッチング素子の製造
方法を以下に説明する。
Example 1 Manufacturing of Schottky Gate Switching Element A method of manufacturing the Schottky gate switching element of the present invention will be described below.

【0136】まずポリエーテルスルホンフィルムの表面
に酸化シリコンによるアンダーコート膜を設けた基板上
に、ソース電極原料である金を通常の蒸着法により10
0nmの膜厚で製膜した。次いでフォトリソグラフィー
工程およびウエットエッチング工程により所望の形状に
パターニングしてソース電極を形成した。
First, gold, which is a source electrode material, is deposited on the surface of a polyether sulfone film on a substrate provided with an undercoat film of silicon oxide by an ordinary vapor deposition method.
The film was formed with a film thickness of 0 nm. Then, a source electrode was formed by patterning into a desired shape by a photolithography process and a wet etching process.

【0137】次いでゲート絶縁膜原料である酸化シリコ
ンをスパッタ法を用いて膜厚20nmで製膜してゲート
電極支持絶縁膜を形成した。
Next, silicon oxide, which is a raw material for the gate insulating film, was formed into a film having a thickness of 20 nm by a sputtering method to form a gate electrode supporting insulating film.

【0138】さらにこのゲート電極支持絶縁膜の上に通
常の蒸着法により膜厚20nmのアルミニウム膜を製膜
してゲート電極前駆体膜とした。
Further, an aluminum film having a film thickness of 20 nm was formed on the gate electrode supporting insulating film by a usual vapor deposition method to form a gate electrode precursor film.

【0139】このゲート電極前駆体膜の上に、ポリスチ
レン(PS)−ポリメタクリル酸メチル(PMMA)の
ジブロック共重合体ポリマー(1)(分子量Mw=35
万、Mw/Mn=1.02、ポリスチレン分子量:ポリ
メタクリル酸メチル分子量=2:8)をスピンコーティ
ング法により塗布して膜厚65nmのパターン形成膜を
形成した。このパターン形成膜をオーブンを用い窒素雰
囲気中200℃で10分、次に135℃で10時間加熱
処理した。パターン形成膜にβ線照射を行いPMMA相
を分解し、現像液(メチルイソブチルケトンとイソプロ
ピルアルコールの重量比3:7の混合溶液)による洗浄
により除去してパターン形成膜を多孔質化した。多孔質
膜を原子間力顕微鏡(AFM)で観察したところ、約7
0nmの穴が三角格子状に並んだドット状パターンをな
す領域が少なくとも10個以上配置されていた。さらに
各領域の三角格子をなすドット状パターンにおける配向
軸は、隣接する領域における同配向軸とその方向が異な
っていた。
On this gate electrode precursor film, a polystyrene (PS) -polymethylmethacrylate (PMMA) diblock copolymer (1) (molecular weight Mw = 35) was used.
10,000, Mw / Mn = 1.02, polystyrene molecular weight: polymethylmethacrylate molecular weight = 2: 8) was applied by a spin coating method to form a pattern forming film having a thickness of 65 nm. This pattern forming film was heat-treated in an oven at 200 ° C. for 10 minutes in a nitrogen atmosphere and then at 135 ° C. for 10 hours. The PMMA phase was decomposed by irradiating the pattern forming film with β-rays and removed by washing with a developing solution (mixed solution of methyl isobutyl ketone and isopropyl alcohol in a weight ratio of 3: 7) to make the pattern forming film porous. Observation of the porous film with an atomic force microscope (AFM) showed about 7
At least 10 or more regions having a dot pattern in which 0 nm holes were arranged in a triangular lattice pattern were arranged. Furthermore, the orientation axis of the dot-shaped pattern forming the triangular lattice in each area was different from the orientation axis in the adjacent area.

【0140】多孔質化したパターン形成膜をエッチング
マスクとしてウエットエッチングして、ゲート電極を形
成した。このゲート電極上にポリ(3―ヘキシルチオフ
ェン)の溶液を塗布して電荷輸送性層を形成した。さら
にドレイン電極原料である金を通常の蒸着法により10
0nmの膜厚で製膜した。
Wet etching was performed using the porous pattern forming film as an etching mask to form a gate electrode. A solution of poly (3-hexylthiophene) was applied onto this gate electrode to form a charge transporting layer. Further, gold, which is a raw material for the drain electrode, is deposited by a conventional vapor deposition method.
The film was formed with a film thickness of 0 nm.

【0141】次いでフォトリソグラフィー工程およびウ
エットエッチング工程により所望の形状にパターニング
してドレイン電極を形成した。
Then, a drain electrode was formed by patterning into a desired shape by a photolithography process and a wet etching process.

【0142】素子全体にPMMA溶液をバーコーターを
用いて塗布して保護膜として本発明のショットキーゲー
ト型スイッチング素子を作製した。
A PMMA solution was applied to the entire device using a bar coater to prepare a Schottky gate type switching device of the present invention as a protective film.

【0143】このスイッチング素子の特性は、ソース電
極およびドレイン電極間に10V印可した際の電流密度
=0.7A/cm、ソース電極およびドレイン電極間
電流のON/OFF比(ION/IOFF)=10
上とEL素子などの駆動用として良好な特性が得られ
た。 (実施例2):絶縁ゲート型スイッチング素子の製造方
法 本発明の絶縁ゲート型スイッチング素子の製造方法を以
下に説明する。
The characteristics of this switching element are that the current density when applying 10 V between the source electrode and the drain electrode = 0.7 A / cm 2 , the ON / OFF ratio (I ON / I OFF) of the current between the source electrode and the drain electrode. ) = 10 5 or more, which is a good characteristic for driving an EL element or the like. Example 2 Manufacturing Method of Insulated Gate Switching Element A manufacturing method of the insulated gate switching element of the present invention will be described below.

【0144】まずガラス板の表面に酸化シリコンによる
アンダーコート膜を設けた基板上に、ソース電極原料で
ある金を通常の蒸着法により100nmの膜厚で製膜し
た。次いでフォトリソグラフィー工程およびウエットエ
ッチング工程により所望の形状にパターニングしてソー
ス電極を形成した。
First, gold as a source electrode material was formed into a film having a thickness of 100 nm on a substrate having an undercoat film made of silicon oxide provided on the surface of a glass plate, by an ordinary vapor deposition method. Then, a source electrode was formed by patterning into a desired shape by a photolithography process and a wet etching process.

【0145】次いでゲート電極支持絶縁膜原料である酸
化シリコンをスパッタ法を用いて膜厚20nmで製膜し
てゲート電極支持絶縁膜を形成した。さらにこのゲート
電極支持絶縁膜の上に通常の蒸着法により膜厚20nm
の金膜を製膜してゲート電極前駆体膜とした。
Next, silicon oxide, which is a raw material for the gate electrode supporting insulating film, was formed into a film having a thickness of 20 nm by a sputtering method to form a gate electrode supporting insulating film. Further, a film thickness of 20 nm is formed on the gate electrode supporting insulating film by a normal vapor deposition method.
The above gold film was formed into a gate electrode precursor film.

【0146】このゲート電極前駆体膜の上に、ポリスチ
レン(PS)−ポリメタクリル酸メチル(PMMA)の
ジブロック共重合体ポリマー(1)(分子量Mw=35
万、Mw/Mn=1.02、ポリスチレン分子量:ポリ
メタクリル酸メチル分子量=2:8)をスピンコーティ
ング法により塗布して膜厚65nmのパターン形成膜を
形成した。このパターン形成膜をオーブンを用い窒素雰
囲気中200℃で10分、次に135℃で10時間加熱
処理した。パターン形成膜にβ線照射を行いPMMA相
を分解し、現像液(メチルイソブチルケトンとイソプロ
ピルアルコールの重量比3:7の混合溶液)による洗浄
により除去してパターン形成膜を多孔質化した。多孔質
膜を原子間力顕微鏡(AFM)で観察したところ、約7
0nmの穴が部分的に三角格子状に並んだドット状パタ
ーンをなす領域がすくなくとも10個以上配置されてい
た。
On the gate electrode precursor film, polystyrene (PS) -polymethylmethacrylate (PMMA) diblock copolymer (1) (molecular weight Mw = 35) was used.
10,000, Mw / Mn = 1.02, polystyrene molecular weight: polymethylmethacrylate molecular weight = 2: 8) was applied by a spin coating method to form a pattern forming film having a thickness of 65 nm. This pattern forming film was heat-treated in an oven at 200 ° C. for 10 minutes in a nitrogen atmosphere and then at 135 ° C. for 10 hours. The PMMA phase was decomposed by irradiating the pattern forming film with β-rays and removed by washing with a developing solution (mixed solution of methyl isobutyl ketone and isopropyl alcohol in a weight ratio of 3: 7) to make the pattern forming film porous. Observation of the porous film with an atomic force microscope (AFM) showed about 7
At least 10 or more regions having a dot pattern in which 0 nm holes were partially arranged in a triangular lattice were arranged.

【0147】多孔質化したパターン形成膜をエッチング
マスクとしてウエットエッチングして、ゲート電極を形
成した。このゲート電極上にポリイミド薄膜を電着し
た。ポリイミド薄膜の電着溶液は次の様にして調製し
た。ビフェニルテトラカルボン酸二無水物6gおよびp
−フェニレンジアミン2.2gを窒素気流下、N−メチ
ルピロリドン100g中で反応させてポリアミック酸溶
液を得た。このポリアミック酸溶液4.2gをN,N−
ジメチルホルムアミド67gで希釈したものに、0.0
68gのトリエチルアミンを良く攪拌しながら加えた。
さらにメタノールを良く攪拌しながら加えて、ポリアミ
ック酸塩0.01%の電着液とした。この電着液を用
い、ゲート電極を陽極、ステンレス板を陰極として電着
を行いゲート電極表面にポリアミック酸の薄膜を析出さ
せた。次いで250度で60分間加熱してポリアミック
酸薄膜をポリイミド膜に変換してゲート絶縁膜を形成し
た。
Wet etching was performed using the porous pattern forming film as an etching mask to form a gate electrode. A polyimide thin film was electrodeposited on this gate electrode. The electrodeposition solution of the polyimide thin film was prepared as follows. Biphenyl tetracarboxylic dianhydride 6 g and p
2.2 g of phenylenediamine was reacted in 100 g of N-methylpyrrolidone under a nitrogen stream to obtain a polyamic acid solution. 4.2 g of this polyamic acid solution was added to N, N-
Diluted with 67 g of dimethylformamide, 0.0
68 g of triethylamine was added with good stirring.
Further, methanol was added with good stirring to obtain a polyamic acid salt 0.01% electrodeposition solution. Using this electrodeposition solution, electrodeposition was performed using the gate electrode as the anode and the stainless steel plate as the cathode to deposit a thin film of polyamic acid on the surface of the gate electrode. Then, it was heated at 250 ° C. for 60 minutes to convert the polyamic acid thin film into a polyimide film to form a gate insulating film.

【0148】このゲート絶縁膜を形成したゲート電極上
にポリ(3−ヘキシルチオフェン)の溶液を塗布して電
荷輸送性層を形成した。
A solution of poly (3-hexylthiophene) was applied on the gate electrode on which the gate insulating film was formed to form a charge transporting layer.

【0149】さらにドレイン電極原料である金を通常の
蒸着法により100nmの膜厚で製膜した。次いでフォ
トリソグラフィー工程およびウエットエッチング工程に
より所望の形状にパターニングしてドレイン電極を形成
した。
Further, gold as a drain electrode raw material was formed into a film having a thickness of 100 nm by a usual vapor deposition method. Then, a drain electrode was formed by patterning into a desired shape by a photolithography process and a wet etching process.

【0150】素子全体にPMMA溶液をバーコーターを
用いて塗布して保護膜として本発明のショットキーゲー
ト型スイッチング素子を作製した。
A PMMA solution was applied to the entire device using a bar coater to prepare a Schottky gate type switching device of the present invention as a protective film.

【0151】このスイッチング素子の特性は、ソース電
極およびドレイン電極間に10V印可した際の電流密度
=0.5A/cm、ソース電極およびドレイン電極間
電流のON/OFF比(ION/IOFF)=10
上とEL素子などの駆動用として良好な特性が得られ
た。
The characteristics of this switching element are that the current density when applying 10 V between the source electrode and the drain electrode = 0.5 A / cm 2 , the ON / OFF ratio of the current between the source electrode and the drain electrode (I ON / I OFF ) = 10 5 or more, which is a good characteristic for driving an EL element or the like.

【0152】(実施例3):スイッチング素子アレイの
製造方法 以下の方法にて図8及び図9に示すスイッチング素子ア
レイを作製した。
Example 3 Manufacturing Method of Switching Element Array A switching element array shown in FIGS. 8 and 9 was manufactured by the following method.

【0153】本実施例のスイッチング素子アレイの製造
工程を示す概略図を図10〜図20に示す。
10 to 20 are schematic views showing the manufacturing process of the switching element array of this embodiment.

【0154】ポリエーテルスルホンフィルムの表面に酸
化シリコンによるアンダーコート膜を設けた基板上にI
TO電極20を全面に形成した。アルミニウム電極を画
素パターン通りにマスク蒸着して画素電極としてEL発
光画素21を形成した。(図10(1))。
I was formed on a substrate provided with an undercoat film of silicon oxide on the surface of a polyethersulfone film.
The TO electrode 20 was formed on the entire surface. An EL electrode 21 was formed as a pixel electrode by mask-depositing an aluminum electrode according to a pixel pattern. (FIG. 10 (1)).

【0155】次に厚さ1μmの感光性ポリイミド膜の絶
縁層22を形成し、各画素電極上にコンタクトホール2
3を設けた(図11(2))。
Next, an insulating layer 22 of a photosensitive polyimide film having a thickness of 1 μm is formed, and the contact hole 2 is formed on each pixel electrode.
3 was provided (FIG. 11 (2)).

【0156】次に金を全面に蒸着した後、フォトリソグ
ラフィー工程によりパターニングして、走査線の配線パ
ターン25とスイッチング素子12のドレイン電極パタ
ーン24を形成した(図12(3))。
Next, after depositing gold on the entire surface, patterning was performed by a photolithography process to form a wiring pattern 25 of the scanning line and a drain electrode pattern 24 of the switching element 12 (FIG. 12C).

【0157】この上にポリシラザン溶液をディップコー
ティング法により塗布してドレイン電極上で厚さ10n
mとなるようポリシラザンのゲート電極支持絶縁層26
を形成した(図13(4))。
A polysilazane solution was applied thereon by a dip coating method to give a thickness of 10 n on the drain electrode.
Insulating layer 26 for supporting gate electrode of polysilazane
Was formed (FIG. 13 (4)).

【0158】続いてアルミニウムを全面に蒸着してゲー
ト電極前駆体膜を形成した。この前駆体膜をフォトリソ
グラフィー工程によりパターニングして、スイッチング
素子11、12のゲート電極パターン27、28を形成
した(図14(5))。
Subsequently, aluminum was vapor-deposited on the entire surface to form a gate electrode precursor film. This precursor film was patterned by a photolithography process to form gate electrode patterns 27 and 28 of the switching elements 11 and 12 (FIG. 14 (5)).

【0159】感光性ポリイミド29を塗布して、ゲート
電極上に開口部30およびコンタクトホール31を形成
した。
Photosensitive polyimide 29 was applied to form an opening 30 and a contact hole 31 on the gate electrode.

【0160】ポリスチレン(PS)−ポリメタクリル酸
メチル(PMMA)のジブロック共重合体ポリマー
(1)(分子量Mw=35万、Mw/Mn=1.02、
ポリスチレン分子量:ポリメタクリル酸メチル分子量=
2:8)をディップコーティング法により塗布して、膜
厚約65nmのパターン形成膜とした。窒素雰囲気中で
加熱処理してパターン形成膜中にミクロ相分離構造を形
成した後、β線照射した。照射後、現像液(メチルイソ
ブチルケトンとイソプロピルアルコールの重量比3:7
の混合溶液)で洗浄してPMMA相を除去してパターン
形成膜を多孔質化した。このパターン形成膜をエッチン
グマスクとして前駆体膜およびゲート電極支持絶縁層を
エッチングして多孔質化した。(図15(6))。
Polystyrene (PS) -polymethylmethacrylate (PMMA) diblock copolymer (1) (molecular weight Mw = 350,000, Mw / Mn = 1.02,
Polystyrene molecular weight: Polymethylmethacrylate molecular weight =
2: 8) was applied by a dip coating method to form a pattern forming film having a film thickness of about 65 nm. After heat treatment in a nitrogen atmosphere to form a microphase-separated structure in the pattern forming film, β-ray irradiation was performed. After irradiation, the developing solution (weight ratio of methyl isobutyl ketone and isopropyl alcohol is 3: 7).
The PMMA phase was removed by washing with a mixed solution (1) to make the pattern forming film porous. The precursor film and the gate electrode supporting insulating layer were etched and made porous by using this pattern forming film as an etching mask. (FIG. 15 (6)).

【0161】パターン形成膜を除去した後、ポリ(3―
ヘキシルチオフェン)の溶液を全面に塗布した。次に金
を全面に蒸着した後、フォトリソグラフィー工程により
パターニングして、スイッチング素子11、12の電荷
輸送性物質層およびソース電極32、コンタクトホール
33を形成した(図16(7))。
After removing the pattern forming film, poly (3-
Hexylthiophene) solution was applied over the entire surface. Next, after depositing gold on the entire surface, patterning was performed by a photolithography process to form the charge transporting material layer of the switching elements 11 and 12, the source electrode 32, and the contact hole 33 (FIG. 16 (7)).

【0162】さらに感光性ポリイミドを全面塗布した
後、スイッチング素子11、12のソース電極直上およ
びゲート電極の引き出し部上にコンタクトホール34を
形成した(図17(8)。) アルミニウムを全面蒸着した後、フォトリソグラフィー
工程によりパターニングして、信号線35、コンデンサ
ー電極36を形成した(図18(9))。
Further, after applying photosensitive polyimide on the entire surface, contact holes 34 are formed directly on the source electrodes of the switching elements 11 and 12 and on the lead-out portions of the gate electrodes (FIG. 17 (8)). After depositing aluminum on the entire surface. Then, patterning was performed by a photolithography process to form a signal line 35 and a capacitor electrode 36 (FIG. 18 (9)).

【0163】感光性ポリイミドを塗布して、スイッチン
グ素子12のソース電極上にコンタクトホール37を形
成した。(図19(10))。
Photosensitive polyimide was applied to form a contact hole 37 on the source electrode of the switching element 12. (FIG. 19 (10)).

【0164】Alを全面に蒸着した後、後背基板として
アルミニウムラミネートフィルム38を被せて封止して
本発明のスイッチング素子アレイからなるEL表示装置
を作製した(図20(11))。
After Al was vapor-deposited on the entire surface, an aluminum laminate film 38 was covered as a back substrate and sealed, to fabricate an EL display device comprising the switching element array of the present invention (FIG. 20 (11)).

【0165】このEL表示装置はスイッチング素子12
のON電流値が十分なために、優れた表示輝度を示し
た。
This EL display device has a switching element 12
Since the ON current value of was sufficient, the display brightness was excellent.

【0166】[0166]

【発明の効果】以上詳述したように、本発明のスイッチ
ング素子の製造方法によれば、低温で製造可能な有機半
導体を活性層に用いたSITのゲート電極を作製するに
あたり、ゲート孔が十分小さくかつゲート孔を均一に形
成し耐久性に優れたゲート電極を得ることができ、良好
なスイッチング特性を示すSIT型のスイッチング素子
が容易に低コストで製造できる。
As described above in detail, according to the manufacturing method of the switching element of the present invention, the gate hole is sufficiently large for manufacturing the SIT gate electrode using the organic semiconductor which can be manufactured at a low temperature as the active layer. It is possible to obtain a gate electrode which is small and has uniform gate holes and is excellent in durability, and an SIT type switching element having good switching characteristics can be easily manufactured at low cost.

【0167】本発明のスイッチング素子によれば、低温
で製造可能な有機半導体を活性層に用いたSIT型のス
イッチング素子において、良好なスイッチング特性を示
すSIT型のスイッチング素子を得ることができる。
According to the switching element of the present invention, it is possible to obtain an SIT type switching element having good switching characteristics in the SIT type switching element using an organic semiconductor which can be manufactured at a low temperature as an active layer.

【0168】またこうしたスイッチング素子をスイッチ
ング素子アレイに適用することにより、各種フラットパ
ネルディスプレイなどへの幅広い応用が期待され、その
工業的価値は著しく大きい。
Further, by applying such a switching element to a switching element array, a wide range of applications to various flat panel displays and the like are expected, and its industrial value is extremely large.

【図面の簡単な説明】[Brief description of drawings]

【図1】 SITの構造を示す断面図。FIG. 1 is a cross-sectional view showing the structure of SIT.

【図2】 本発明に係るゲート電極の部分平面図。FIG. 2 is a partial plan view of a gate electrode according to the present invention.

【図3】 ゲート電極が絶縁層によって支持された構造
を有するショットキーゲート型SITの素子構造を示す
断面図。
FIG. 3 is a cross-sectional view showing a device structure of a Schottky gate type SIT having a structure in which a gate electrode is supported by an insulating layer.

【図4】 絶縁ゲート型SITの素子構造を示す断面
図。
FIG. 4 is a sectional view showing an element structure of an insulated gate SIT.

【図5】 ゲート電極が絶縁層によって支持された構造
を有する絶縁ゲート型SITの素子構造を示す断面図。
FIG. 5 is a cross-sectional view showing an element structure of an insulated gate SIT having a structure in which a gate electrode is supported by an insulating layer.

【図6】 ショットキーゲート型SITの製造方法の概
略を示す断面図。
FIG. 6 is a cross-sectional view schematically showing a method of manufacturing a Schottky gate type SIT.

【図7】 絶縁ゲート型SITの製造方法の概略を示す
断面図。
FIG. 7 is a cross-sectional view showing an outline of a method of manufacturing an insulated gate SIT.

【図8】 ELディスプレイを駆動するためのスイッチ
ング素子アレイの配線図。
FIG. 8 is a wiring diagram of a switching element array for driving an EL display.

【図9】 ELディスプレイを駆動するためのスイッチ
ング素子アレイの素子配置の一例を示す平面図。
FIG. 9 is a plan view showing an example of element arrangement of a switching element array for driving an EL display.

【図10】 実施例3のスイッチング素子アレイの製造
工程を示す概略図。
FIG. 10 is a schematic view showing a manufacturing process of the switching element array of the third embodiment.

【図11】 実施例3のスイッチング素子アレイの製造
工程を示す概略図。
FIG. 11 is a schematic view showing a manufacturing process of the switching element array of the third embodiment.

【図12】 実施例3のスイッチング素子アレイの製造
工程を示す概略図。
FIG. 12 is a schematic view showing the manufacturing process of the switching element array of Example 3;

【図13】 実施例3のスイッチング素子アレイの製造
工程を示す概略図。
FIG. 13 is a schematic view showing the manufacturing process of the switching element array of Example 3;

【図14】 実施例3のスイッチング素子アレイの製造
工程を示す概略図。
FIG. 14 is a schematic view showing the manufacturing process of the switching element array of Example 3;

【図15】 実施例3のスイッチング素子アレイの製造
工程を示す概略図。
FIG. 15 is a schematic view showing the manufacturing process of the switching element array of Example 3;

【図16】 実施例3のスイッチング素子アレイの製造
工程を示す概略図。
FIG. 16 is a schematic view showing the manufacturing process of the switching element array of Example 3;

【図17】 実施例3のスイッチング素子アレイの製造
工程を示す概略図。
FIG. 17 is a schematic view showing the manufacturing process of the switching element array of Example 3;

【図18】 実施例3のスイッチング素子アレイの製造
工程を示す概略図。
FIG. 18 is a schematic view showing the manufacturing process of the switching element array of Example 3;

【図19】 実施例3のスイッチング素子アレイの製造
工程を示す概略図。
FIG. 19 is a schematic view showing the manufacturing process of the switching element array of Example 3;

【図20】 実施例3のスイッチング素子アレイの製造
工程を示す概略図。
FIG. 20 is a schematic view showing a manufacturing process of the switching element array of the third embodiment.

【符号の説明】[Explanation of symbols]

1…ソース電極 2…ドレイン電極 3…ゲート電極 4…電荷輸送性物質(半導体層) 5…絶縁体層 5'…ゲート絶縁層 6…基板 7…パターン形成膜 8…開口部 9…領域 10…配向軸 11…スイッチング素子 12…スイッチング素子 13…EL発光素子 14…コンデンサ 15…走査線 16…信号線 17…基板 20…ITO電極 21…EL発光画素 22…絶縁層 23…コンタクトホール 24…ドレイン電極パターン 25…走査線配線パターン 26…ゲート電極支持絶縁層 27…スイッチング素子11のゲート電極パターン 28…スイッチング素子12のゲート電極パターン 29…ポリイミド膜 30…開口部 31…コンタクトホール 32…ソース電極 33…コンタクトホール 34…コンタクトホール 35…信号線パターン 36…コンデンサー電極 37…コンタクトホール 38…アルミニウムラミネートフィルム 1 ... Source electrode 2 ... Drain electrode 3 ... Gate electrode 4 ... Charge transport material (semiconductor layer) 5 ... Insulator layer 5 '... gate insulating layer 6 ... Substrate 7 ... Pattern forming film 8 ... Opening 9 ... Area 10 ... Alignment axis 11 ... Switching element 12 ... Switching element 13 ... EL light emitting element 14 ... Capacitor 15 ... Scan line 16 ... Signal line 17 ... Substrate 20 ... ITO electrode 21 ... EL light emitting pixel 22 ... Insulating layer 23 ... Contact hole 24 ... Drain electrode pattern 25 ... Scan line wiring pattern 26 ... Gate electrode supporting insulating layer 27 ... Gate electrode pattern of switching element 11 28 ... Gate electrode pattern of switching element 12 29 ... Polyimide film 30 ... Opening 31 ... Contact hole 32 ... Source electrode 33 ... Contact hole 34 ... Contact hole 35 ... Signal line pattern 36 ... Capacitor electrode 37 ... Contact hole 38 ... Aluminum laminated film

フロントページの続き (72)発明者 山本 和重 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝 研究開発センター内 (72)発明者 山本 正彦 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝 研究開発センター内 (56)参考文献 特開2000−286479(JP,A) 特開 平1−209767(JP,A) 特開 昭63−140576(JP,A) 国際公開90/08402(WO,A1) 電子情報通信学会技術研究報告,日 本,社団法人 電子情報通信学会,1998 年 7月 3日,CPM98−48〜58,V ol.98,No.163,p.25−30 Japanese Journal of Applied Physics Part 1,日本,応用物理学欧文 誌刊行会,1999年 1月15日,Vol. 38,No.1A,p.256−259 (58)調査した分野(Int.Cl.7,DB名) H01L 29/80 H01L 29/812 H01L 29/786 H01L 51/00 (72) Inventor Kazushige Yamamoto 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Toshiba Research & Development Center, Inc. (72) Inventor Masahiko Yamamoto 1 Komu-shi, Toshiba-cho, Kawasaki-shi, Kanagawa Toshiba Corporation Research & Development Center (56) Reference JP 2000-286479 (JP, A) JP 1-209767 (JP, A) JP 63-140576 (JP, A) International publication 90/08402 ( WO, A1) IEICE Technical Report, Japan, The Institute of Electronics, Information and Communication Engineers, July 3, 1998, CPM98-48-58, Vol. 98, No. 163, p. 25-30 Japan Journal of Applied Physics Part 1, Japan, Journal of Applied Physics, January 15, 1999, Vol. 38, No. 1A, p. 256-259 (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 29/80 H01L 29/812 H01L 29/786 H01L 51/00

Claims (10)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 ソース電極とドレイン電極からなる電極
対と、前記ソース電極と前記ドレイン電極間に挿入され
複数の貫通孔を有するシート状のゲート電極と、前記ゲ
ート電極の前記貫通孔中および前記電極対間の空隙に少
なくとも部分的に充填される電子輸送性あるいはホール
輸送性の有機電荷輸送性物質とを備えるスイッチング素
子の製造方法において、前記ゲート電極は、前記ゲート
電極を構成する物質からなる薄膜であるゲート電極前駆
体膜を形成する第1工程と、前記ゲート電極前駆体膜上
にミクロ相分離構造を生成する化合物の薄膜を形成する
第2工程と、前記ミクロ相分離構造を生成する化合物の
薄膜に前記ミクロ相分離構造を形成する第3工程と、形
成された前記ミクロ相分離構造のうち少なくとも1種類
の相を選択的に除去し多孔膜を形成する第4工程と、当
該多孔膜をエッチングマスクとして、前記ゲート電極前
駆体膜をエッチングして複数の孔を有するゲート電極を
形成する第5工程とを行うことにより製造されることを
特徴とするスイッチング素子の製造方法。
1. An electrode pair composed of a source electrode and a drain electrode, a sheet-shaped gate electrode inserted between the source electrode and the drain electrode and having a plurality of through holes, and in the through hole of the gate electrode and In a method of manufacturing a switching element, which comprises an electron-transporting or hole-transporting organic charge-transporting substance that is at least partially filled in a space between electrode pairs, the gate electrode is made of a substance that constitutes the gate electrode. A first step of forming a gate electrode precursor film that is a thin film, a second step of forming a thin film of a compound that forms a micro phase separation structure on the gate electrode precursor film, and a formation of the micro phase separation structure Third step of forming the micro phase separation structure in a thin film of a compound, and selectively removing at least one phase of the formed micro phase separation structure Manufactured by performing a fourth step of forming a porous film and a fifth step of forming a gate electrode having a plurality of holes by etching the gate electrode precursor film using the porous film as an etching mask. A method of manufacturing a switching element, comprising:
【請求項2】 前記第2工程における前記化合物は少な
くともブロック共重合体あるいはグラフト共重合体を含
有し、該ブロック共重合体あるいはグラフト共重合体は
少なくとも2種の高分子ブロック鎖から構成され前記2
種の高分子ブロック鎖のドライエッチング速度比が1.
3以上であり、かつ第4工程において前記多孔質膜の形
成はドライエッチングによってなされることを特徴とす
る請求項1記載のスイッチング素子の製造方法。
2. The compound in the second step contains at least a block copolymer or a graft copolymer, and the block copolymer or the graft copolymer is composed of at least two kinds of polymer block chains. Two
The dry etching rate ratio of one kind of polymer block chain is 1.
3. The method of manufacturing a switching element according to claim 1, wherein the number of the elements is 3 or more, and the porous film is formed by dry etching in the fourth step.
【請求項3】 前記第2工程における前記化合物は少な
くともブロック共重合体あるいはグラフト共重合体を含
有し、該ブロック共重合体あるいはグラフト共重合体は
少なくとも2種の高分子ブロック鎖から構成されそのう
ち少なくとも1種の高分子ブロック鎖の主鎖がエネルギ
ー線照射により分解する分解性ブロック鎖であり、かつ
前記第4工程において前記多孔質膜の形成は前記分解性
ブロック鎖からなる相をエネルギー線照射により分解及
び除去することによってなされることを特徴とする請求
項1記載のスイッチング素子の製造方法。
3. The compound in the second step contains at least a block copolymer or a graft copolymer, and the block copolymer or the graft copolymer is composed of at least two kinds of polymer block chains. The main chain of at least one kind of polymer block chain is a decomposable block chain that is decomposed by energy ray irradiation, and in the fourth step, the porous film is formed by irradiating a phase composed of the decomposable block chain with an energy ray. The method for manufacturing a switching element according to claim 1, wherein the method is performed by disassembling and removing the element.
【請求項4】 前記第2工程における前記化合物は少な
くともブロック共重合体あるいはグラフト共重合体を含
有し、該ブロック共重合体あるいはグラフト共重合体は
少なくとも耐熱性ブロック鎖と熱分解ブロック鎖の二種
の高分子ブロック鎖から構成され、かつ前記第4工程に
よって前記多孔質膜の形成は前記熱分解性ブロック鎖か
らなる相を加熱処理によって選択除去することによって
なされることを特徴とする請求項1記載のスイッチング
素子の製造方法。
4. The compound in the second step contains at least a block copolymer or a graft copolymer, and the block copolymer or the graft copolymer contains at least a heat-resistant block chain and a pyrolytic block chain. A polymer block chain of a kind, and in the fourth step, the formation of the porous film is performed by selectively removing a phase composed of the thermally decomposable block chain by heat treatment. 1. The method for manufacturing a switching element according to 1.
【請求項5】 ソース電極とドレイン電極からなる電極
対と、前記ソース電極と前記ドレイン電極間に前記電極
対とは接触することなく挿入されたゲート電極とを備え
るスイッチング素子であって、前記ゲート電極は、一方
の面が前記ソース電極に、他方の面が前記ドレイン電極
に対向しそれぞれの面に開口部を1つずつ有する貫通孔
が複数個形成され、さらに前記開口部が最近接開口部間
で少なくとも部分的に三角格子をなすドット状パターン
をなす領域を複数有しており、かつ前記ゲート電極の前
記貫通孔中および前記電極対間の空隙に少なくとも部分
的に電子輸送性あるいはホール輸送性の有機電荷輸送性
物質が充填されていることを特徴とするスイッチング素
子。
5. A switching element comprising: an electrode pair formed of a source electrode and a drain electrode; and a gate electrode inserted between the source electrode and the drain electrode without contacting the electrode pair. The electrode has a plurality of through holes each having one surface facing the source electrode and the other surface facing the drain electrode, each surface having an opening, and the opening is the closest opening. A plurality of dot-shaped regions forming a triangular lattice at least partially between them, and at least partially electron-transporting or hole-transporting in the through hole of the gate electrode and the space between the electrode pair. A switching element characterized by being filled with an organic charge transporting material.
【請求項6】 前記ゲート電極の貫通孔の開口部がなす
ドット状パターンは、ブロック共重合体あるいはグラフ
ト共重合体から形成されるミクロ相分離構造が転写され
たものであることを特徴とする請求項5記載のスイッチ
ング素子。
6. The dot-shaped pattern formed by the opening of the through hole of the gate electrode is formed by transferring a micro phase separation structure formed of a block copolymer or a graft copolymer. The switching element according to claim 5.
【請求項7】 前記ゲート電極が前記ソース電極と前記
ドレイン電極の少なくとも1方の電極上に形成された多
孔質絶縁膜によって保持されていることを特徴とする請
求項5記載のスイッチング素子。
7. The switching element according to claim 5, wherein the gate electrode is held by a porous insulating film formed on at least one of the source electrode and the drain electrode.
【請求項8】 前記ゲート電極と電荷輸送性物質とがシ
ョットキー接合されていることを特徴とする請求項5記
載のスイッチング素子。
8. The switching element according to claim 5, wherein the gate electrode and the charge transporting material form a Schottky junction.
【請求項9】 前記ゲート電極がアルミニウムあるいは
その合金からなり、かつ電荷輸送物質が、チオフェン、
ピロール、フェニレン、フェニレンビニレン、チエニレ
ンビニレン、あるいはこれらの誘導体のオリゴマーから
選ばれる少なくとも一種からなることを特徴とする請求
項5記載のスイッチング素子。
9. The gate electrode is made of aluminum or its alloy, and the charge transport material is thiophene,
The switching element according to claim 5, wherein the switching element comprises at least one selected from the group consisting of pyrrole, phenylene, phenylene vinylene, thienylene vinylene, and oligomers of these derivatives.
【請求項10】 請求項5〜9記載のスイッチング素子
を備えてなることを特徴とする表示装置用スイッチング
素子アレイ。
10. A switching element array for a display device comprising the switching element according to claim 5.
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