JP3395559B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は絶縁ゲート型の半導
体装置に関し、特に、電力用途などに用いられる横型の
パワーＭＯＳＦＥＴに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate semiconductor device, and more particularly to a lateral power MOSFET used for power applications and the like.
【０００２】[0002]
【背景技術】従来の横型パワーＭＯＳＦＥＴの構造を、
図３８に示す。BACKGROUND ART The structure of a conventional lateral power MOSFET is
It shows in FIG.
【０００３】図３８中、参照番号２０００はｐ型基板を
示し、参照番号２１００はｎ-型エピタキシャル層を示
し、参照番号２２００はｐ-型ウエル領域を示し、参照
番号２３００はｎ+型ソース領域を示し、参照番号２４
００はｎ+型ドレイン領域を示し、参照番号２５００は
ゲート電極を示し、参照番号２６００はゲート絶縁膜を
示し、参照番号２７００は絶縁膜を示し、参照番号２８
００，２９００はそれぞれ金属電極を示す。In FIG. 38, reference numeral 2000 indicates a p-type substrate, reference numeral 2100 indicates an n - type epitaxial layer, reference numeral 2200 indicates a p - type well region, and reference numeral 2300 indicates an n + type source region. And reference numeral 24
00 indicates an n + -type drain region, reference numeral 2500 indicates a gate electrode, reference numeral 2600 indicates a gate insulating film, reference numeral 2700 indicates an insulating film, and reference numeral 28.
Reference numerals 00 and 2900 denote metal electrodes, respectively.
【０００４】[0004]
【発明が解決しようとする課題】図３８の構造では、充
分なソース／ドレイン間耐圧を得るためには、ゲート電
極２５００の端から高不純物濃度のドレイン領域２４０
０までの間に充分な距離の低濃度ドレイン領域２１００
が必要である。したがって、デバイスの占有面積は広く
ならざるをえない。In the structure of FIG. 38, in order to obtain a sufficient breakdown voltage between the source and the drain, the drain region 240 having a high impurity concentration from the end of the gate electrode 2500 is formed.
A low concentration drain region 2100 with a sufficient distance between
is necessary. Therefore, the area occupied by the device must be increased.
【０００５】また、デバイスのオン抵抗はおもに低濃度
ドレイン領域２１００の抵抗で決定される。したがっ
て、図３８の構造では、単位面積当たりのオン抵抗（以
下、規格化オン抵抗と記す）を下げることが難しい。The ON resistance of the device is mainly determined by the resistance of the lightly doped drain region 2100. Therefore, with the structure of FIG. 38, it is difficult to reduce the on-resistance per unit area (hereinafter referred to as the normalized on-resistance).
【０００６】また、十分な耐圧を得るためには、十分な
低濃度ｐウエル領域２２００の深さが必要であり、この
ためチャネル距離の縮小には限度がある。このことも、
デバイスの占有面積の縮小を阻害する要因であり、ま
た、規格化オン抵抗を下げることを難しくする要因でも
ある。Further, in order to obtain a sufficient breakdown voltage, a sufficient depth of the low concentration p well region 2200 is required, and therefore there is a limit to the reduction of the channel distance. This also
It is a factor that hinders the reduction of the area occupied by the device and also a factor that makes it difficult to reduce the standardized on-resistance.
【０００７】本発明の目的の一つは、所望の耐圧を得る
のに必要十分な距離の低濃度ドレイン領域を確保しつ
つ、絶縁ゲート型半導体装置の占有面積を縮小し、かつ
チャネル距離を縮小することにより、さらなるデバイス
の占有面積の縮小と規格化オン抵抗の低減を実現するこ
とにある。One of the objects of the present invention is to reduce the occupied area of the insulated gate semiconductor device and to reduce the channel distance while ensuring a low concentration drain region of a necessary and sufficient distance for obtaining a desired breakdown voltage. By doing so, it is possible to further reduce the area occupied by the device and the standardized on-resistance.
【０００８】[0008]
【課題を解決するための手段】（１）本発明は、絶縁ゲ
ート型の半導体装置において、電界緩和領域として機能
する低濃度ドレイン領域にまで、チャネル領域から延長
して設けられた、キャリア蓄積層形成機能をもつトレン
チゲートと、 前記トレンチゲートに対して前記低濃度
ドレイン領域内で平行に対向するように設けられたトレ
ンチドレインと、を有し、前記トレンチゲートと前記ト
レンチドレインとに挟まれた前記低濃度ドレイン領域内
に均一な電流経路が形成されることを特徴とするもので
ある。また、本発明に係る半導体装置は、所定の導電型
の半導体基板と、前記半導体基板上に形成された絶縁膜
と、前記半導体基板上に前記絶縁膜を介して形成される
第１ゲート電極と、前記第１ゲート電極の上に第１ゲー
ト酸化膜を介して形成され、前記半導体基板と導電型の
異なるチャネル領域と、前記第１ゲート電極の上に前記
チャネル領域を介して該第１ゲート電極と対向する部分
を含んで形成され、前記チャネル領域と第２ゲート酸化
膜により絶縁されている第２ゲート電極と、前記絶縁膜
上に形成され、前記チャネル領域の一方の端部と接する
ように配置されるソース領域と、少なくとも前記半導体
基板上に形成され、前記ソース領域に対して前記チャネ
ル領域と異なる側に配置されるドレイン領域と、前記半
導体基板の一部を含み、前記チャネル領域の他方の端部
から前記ドレイン領域に至る電流経路が形成される低濃
度ドレイン領域と、を含むことを特徴とする。 また、本
発明に係る半導体装置は、所定の導電型の半導体基板
と、前記半導体基板上に形成された絶縁膜と、前記半導
体基板上に前記絶縁膜を介して形成される第１ゲート電
極と、前記第１ゲート電極の上に第１ゲート酸化膜を介
して形成され、前記半導体基板と導電型の異なるチャネ
ル領域と、少なくとも前記チャネル領域と第２ゲート酸
化膜により絶縁されている第２ゲート電極と、前記絶縁
膜上に形成され、前記チャネル領域の一方の端部と接す
るように配置されるソース領域と、前記ソース領域に対
して前記チャネル領域と異なる側に配置されるドレイン
領域と、前記半導体基板の一部を含み、前記チャネル領
域の他方の端部から前記ドレイン領域に至る電流経路が
形成される低濃度ドレイン領域と、を含み、前記第２ゲ
ート電極は、前記第１ゲート電極の上面と前記チャネル
領域を介して 対向する部分と、少なくとも前記低濃度ド
レイン領域に埋め込まれたトレンチゲート部分とを含ん
で形成され、前記ドレイン領域は、少なくとも前記半導
体基板内に埋め込まれて前記トレンチゲート部分に対向
するトレンチドレイン部分を含むことを特徴とする。ま
た、本発明に係る半導体装置は、所定の導電型の半導体
基板と、前記半導体基板上に形成される絶縁膜と、前記
半導体基板の一部を含む低濃度ドレイン領域と、前記低
濃度ドレイン領域に埋め込まれたトレンチ構造を有し、
前記低濃度ドレイン領域とゲート酸化膜を介して形成さ
れている第１ゲート電極と、前記絶縁膜内に配置され、
前記第１ゲート電極と対向する部分を有する第２ゲート
電極と、前記第１ゲート電極と前記第２ゲート電極との
間に形成され、前記半導体基板と導電型の異なるチャネ
ル領域と、少なくとも前記チャネル領域の上に形成され
るソース領域と、前記第１ゲート電極と対向するように
形成され、前記低濃度ドレイン領域に埋め込まれたトレ
ンチ構造を有するドレイン領域と、を含むことを特徴と
する。(1) According to the present invention, in an insulated gate semiconductor device, a carrier storage layer is provided extending from a channel region to a low concentration drain region functioning as an electric field relaxation region. A trench gate having a forming function, and a trench drain provided so as to face the trench gate in parallel in the low-concentration drain region are sandwiched between the trench gate and the trench drain. It is characterized in that a uniform current path is formed in the low concentration drain region. A semiconductor device according to the present invention includes a semiconductor substrate of a predetermined conductivity type, an insulating film formed on the semiconductor substrate, and a first gate electrode formed on the semiconductor substrate via the insulating film. A channel region formed on the first gate electrode via a first gate oxide film and having a conductivity type different from that of the semiconductor substrate; and a first gate on the first gate electrode via the channel region . A second gate electrode formed to include a portion facing the electrode and insulated from the channel region by a second gate oxide film; and a second gate electrode formed on the insulating film and contacting one end of the channel region. A source region disposed on the semiconductor substrate, a drain region formed on at least the semiconductor substrate and on a side different from the channel region with respect to the source region, and a part of the semiconductor substrate, A lightly doped drain region where the current path from the other end of the serial channel region to the drain region is formed, characterized in that it comprises a. Also books
A semiconductor device according to the invention is a semiconductor substrate of a predetermined conductivity type.
An insulating film formed on the semiconductor substrate,
A first gate electrode formed on the body substrate via the insulating film.
An electrode and a first gate oxide film on the first gate electrode.
A channel of a conductivity type different from that of the semiconductor substrate.
And a channel region and at least the second gate acid.
A second gate electrode which is insulated by a film
Formed on the film and in contact with one end of the channel region
And the source region arranged so that
And the drain located on the side different from the channel region
A region and a part of the semiconductor substrate,
The current path from the other end of the region to the drain region
A low concentration drain region to be formed,
The gate electrode is formed on the upper surface of the first gate electrode and the channel.
At least the low concentration region
Including a trench gate portion embedded in the rain region
And the drain region is formed of at least the semiconductor region.
Embedded in the body substrate and facing the trench gate portion
It is characterized in that it includes a trench drain portion. A semiconductor device according to the present invention is a semiconductor substrate of a predetermined conductivity type, an insulating film formed on the semiconductor substrate, a low concentration drain region including a part of the semiconductor substrate, and the low concentration drain region. Has a trench structure embedded in
A first gate electrode formed via the low-concentration drain region and a gate oxide film, and arranged in the insulating film,
A second gate electrode having a portion facing the first gate electrode, a channel region formed between the first gate electrode and the second gate electrode and having a conductivity type different from that of the semiconductor substrate, and at least the channel A source region formed on the region, and a drain region having a trench structure formed so as to face the first gate electrode and embedded in the low-concentration drain region.
【０００９】本発明の「トレンチ」の意味は、「基板に
垂直な方向に伸びる部分を有する」という意味であり、
基板に垂直な溝を形成する場合の他、基板上に半導体材
料を堆積して垂直な部分を形成する場合（スタック構造
の場合）も含む概念である。The term "trench" in the present invention means "having a portion extending in a direction perpendicular to the substrate",
In addition to forming vertical grooves in the substrate, when depositing semiconductor material on the substrate to form vertical portions (stack structure
If a) is also a concept that includes.
【００１０】本発明では、チャネルを通過したキャリア
（ｎ型トランジスタの場合は電子）は、極めて低抵抗の
キャリア蓄積層を経由し、対向するドレインへとほぼ均
一なパスを形成して移動する。In the present invention , the carriers (electrons in the case of an n-type transistor) that have passed through the channel move to the opposing drain via the carrier storage layer having an extremely low resistance and forming a substantially uniform path.
【００１１】したがって、低抵抗のキャリア蓄積層を経
由することによってトランジスタのオン抵抗の増大が抑
制される。Therefore, the increase in the on-resistance of the transistor is suppressed by passing through the low-resistance carrier storage layer.
【００１２】さらに、互いに対向するトレンチゲートと
トレンチドレインとに挟まれた低濃度ドレイン領域全体
がキャリアのパスとして機能するため、電流経路の断面
積が大幅に増大し、低濃度ドレイン領域による抵抗を極
めて低減することが可能となる。Furthermore, since the entire low-concentration drain region sandwiched between the trench gate and the trench drain facing each other functions as a carrier path, the cross-sectional area of the current path is greatly increased, and the resistance due to the low-concentration drain region is increased. It can be extremely reduced.
【００１３】なお、チャネル領域の下部もしくは側部
に、第１のゲート電極に対向するように第２のゲート電
極を設け、電界緩和領域として機能する低濃度ドレイン
領域を第２のゲート電極の下部に設けると、２つのゲー
トを設けたことによるチャネル抵抗の低減効果や、チャ
ネル領域と低濃度ドレイン領域とを上下に配置したこと
による素子サイズのコンパクト化の効果等がさらに得ら
れる。A second gate electrode is provided below or on the side of the channel region so as to face the first gate electrode, and a low-concentration drain region functioning as an electric field relaxation region is provided below the second gate electrode. In addition, the effect of reducing the channel resistance due to the provision of the two gates and the effect of reducing the device size due to the channel region and the low-concentration drain region being arranged one above the other can be obtained.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施の形態につき
図面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００１５】（１）第１の実施の形態
（デバイス構造）図１に、本発明の第１の実施の形態に
かかる絶縁ゲート型半導体装置の断面構造を示す。(1) First Embodiment (Device Structure) FIG. 1 shows a sectional structure of an insulated gate semiconductor device according to the first embodiment of the present invention.
【００１６】図１のデバイスは、ＳＯＩ構造を採用し
た、横型のｎ型パワーＭＯＳＦＥＴである。The device of FIG. 1 is a lateral n-type power MOSFET adopting an SOI structure.
【００１７】すなわち、ｎ-型単結晶基板１００（一部
が低不純物濃度ドレイン領域として機能する）の表面に
絶縁膜１０２が形成され、その絶縁膜１０２上に、ポリ
シリコンからなる第１のゲート電極１０８ａ，１０８ｂ
（ボトムゲートＧ１）が形成されている。That is, an insulating film 102 is formed on the surface of an n -- type single crystal substrate 100 (a part of which functions as a low impurity concentration drain region), and a first gate made of polysilicon is formed on the insulating film 102. Electrodes 108a, 108b
(Bottom gate G1) is formed.
【００１８】第１のゲート電極１０８ａ，１０８ｂ上に
は、第１のゲート酸化膜１１５ａ，１１５ｂを介してチ
ャネル領域（低濃度ｐ領域）１１２ａ，１１２ｂが形成
されている。チャネル領域１１２ａ，１１２ｂ上には、
第２のゲート酸化膜１１６ｂを介してポリシリコンから
なる第２のゲート電極１１８（トップゲートＧ２）が形
成されている。Channel regions (low concentration p regions) 112a and 112b are formed on the first gate electrodes 108a and 108b with first gate oxide films 115a and 115b interposed therebetween. On the channel regions 112a and 112b,
A second gate electrode 118 (top gate G2) made of polysilicon is formed via the second gate oxide film 116b.
【００１９】また、チャネル領域１１２ａ，１１２ｂに
接してｎ+型ソース領域１１０ａ，１１０ｂが設けら
れ、各領域にはソース電極（Ｓ）１２４が接続されてい
る。Further, n + type source regions 110a and 110b are provided in contact with the channel regions 112a and 112b, and a source electrode (S) 124 is connected to each region.
【００２０】また、チャネル領域１１２ａ，１１２ｂと
ｎ-型単結晶基板１００との間にはｎ-型領域（低濃度ド
レイン領域の一部をなす領域）１１４が設けられてい
る。An n − type region (region forming a part of the low concentration drain region) 114 is provided between the channel regions 112a and 112b and the n − type single crystal substrate 100.
【００２１】さらに、ソース電極（Ｓ）１２４を挟むよ
うにドレイン電極（Ｄ）１２２ａ，１２２ｂが形成され
ており、各ドレイン電極１２２ａ，１２２ｂは、ｎ+型
ドレイン領域１０６ａ，１０６ｂに接続されている。参
照番号１１６ａ，１１６ｃはそれぞれ、ｎ+型ドレイン
領域１０６ａ，１０６ｂの表面を覆う酸化膜（ゲート酸
化膜１１６ｂ）と同じ工程で形成された酸化膜）であ
る。Further, drain electrodes (D) 122a and 122b are formed so as to sandwich the source electrode (S) 124, and the drain electrodes 122a and 122b are connected to the n + type drain regions 106a and 106b. . Reference numerals 116a and 116c are oxide films (gate oxide film 116b) formed in the same step as the oxide film (gate oxide film 116b) covering the surfaces of the n + type drain regions 106a and 106b, respectively.
【００２２】トランジスタがオンすると、電子は、図１
中、矢印（ＩE）で示す経路で、ソースからドレインへ
と移動する。When the transistor is turned on, electrons are emitted as shown in FIG.
The route moves from the source to the drain along the route indicated by the arrow ( IE ).
【００２３】（図１のデバイスの構造の特徴）図１のデ
バイスの特徴は、電界緩和領域として機能する低濃度ド
レイン領域（半導体基板１００の一部）が、ボトムゲー
ト電極１０８ａ，１０８ｂの下側に形成されていること
（立体的構造）と、チャネル領域１１２ａ，１１２ｂの
上下に、トップゲート１１８およびボトムゲート１０８
ａ，１０８ｂを有すること（ダブルゲート構造）であ
る。(Characteristics of Device Structure of FIG. 1) The characteristic of the device of FIG. 1 is that the low-concentration drain region (a part of the semiconductor substrate 100) functioning as an electric field relaxation region is located below the bottom gate electrodes 108a and 108b. (The three-dimensional structure), the top gate 118 and the bottom gate 108 are formed above and below the channel regions 112a and 112b.
It has a and 108b (double gate structure).
【００２４】上述したとおり、十分なソース／ドレイン
間耐圧を得るためには、ゲート電極の端からドレイン高
濃度領域までの間に十分な距離雄低濃度ドレイン領域が
必要であり、従来この低濃度ドレイン領域は、図３８に
示すように平面的に配置されていた。このためデバイス
面積は広くならざるをえず、規格化オン抵抗を下げるこ
とが難しかった。As described above, in order to obtain a sufficient breakdown voltage between the source and the drain, it is necessary to provide a male low concentration drain region with a sufficient distance between the end of the gate electrode and the high concentration drain region. The drain region was arranged in a plane as shown in FIG. For this reason, the device area must be increased, and it is difficult to reduce the standardized on-resistance.
【００２５】これに対し、図１の本発明のデバイスで
は、電界緩和領域として機能するｎ-型単結晶基板１０
０の上に、絶縁膜を介して単結晶シリコン領域を形成
し、チャネル領域やソース領域はその絶縁膜上の単結晶
シリコン領域中に作り込んでいる。つまり、ＳＯＩ（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を採用
した立体的構造となっていて、チャネル領域と低濃度ド
レイン領域とは、絶縁膜を介して上下に重なりを有する
形態で配置される。したがって、低濃度ドレイン領域の
ためだけにデバイス面積を割り当てる必要がなくなり、
デバイスの占有面積を縮小することが可能となる。On the other hand, in the device of the present invention shown in FIG. 1, the n -- type single crystal substrate 10 functioning as an electric field relaxation region is formed.
0, a single crystal silicon region is formed via an insulating film, and a channel region and a source region are formed in the single crystal silicon region on the insulating film. That is, SOI (S
The semiconductor device has a three-dimensional structure adopting an ilicon on insulator structure, and the channel region and the low-concentration drain region are arranged in a form of vertically overlapping with each other via an insulating film. Therefore, it is not necessary to allocate the device area only for the lightly doped drain region,
It is possible to reduce the area occupied by the device.
【００２６】また、図３８の従来のデバイス構造では、
ソース／ドレイン間の絶縁は低濃度ｐ領域（２２００）
と低濃度ｎ領域（２１００）との接合（ｐｎ接合）で保
たれており、充分な絶縁耐圧を確保するためには十分な
低濃度ｐ領域の深さが必要であった。したがって、チャ
ネル距離を低濃度ｐ領域の深さ以下に縮小することが困
難であった。Further, in the conventional device structure shown in FIG. 38,
Insulation between source and drain is low concentration p region (2200)
Is maintained at a junction (pn junction) with the low-concentration n region (2100) and a sufficient depth of the low-concentration p region is necessary to secure a sufficient withstand voltage. Therefore, it is difficult to reduce the channel distance to the depth of the low concentration p region or less.
【００２７】これに対し、本発明ではＳＯＩ構造を採用
しているため、基板表面を覆う絶縁膜１０２が所望の耐
圧を実現する働きをする。したがって、チャネル領域
（低濃度ｐ領域）の深さは、図３８の従来例と異なり、
耐圧とは無関係となる。すなあち、チャネル領域（低濃
度ｐ領域）はチャネルの機能のみを有すればよく、従来
構造で要求されるようなソース／ドレイン間の絶縁に関
する機能は何ら要求されない。このため、チャネル距離
を短くでき、デバイス面積を縮小することが可能とな
る。よって、デバイスの占有面積を縮小できる。On the other hand, since the present invention adopts the SOI structure, the insulating film 102 covering the surface of the substrate functions to realize a desired breakdown voltage. Therefore, the depth of the channel region (low concentration p region) is different from that of the conventional example of FIG.
It has nothing to do with the breakdown voltage. That is, the channel region (low-concentration p region) only needs to have the function of the channel, and does not have any function related to the insulation between the source and the drain which is required in the conventional structure. Therefore, the channel distance can be shortened and the device area can be reduced. Therefore, the area occupied by the device can be reduced.
【００２８】また、ダブルゲート構造とすることによ
り、チャネル領域１１２ａ，１１２ｂにおけるチャネル
の断面積が増大し、チャネル抵抗が低減する。完全空乏
型のチャネルとしてさらにチャネル抵抗を低減させるこ
とも容易である。Further, the double gate structure increases the cross-sectional area of the channel in the channel regions 112a and 112b and reduces the channel resistance. It is easy to further reduce the channel resistance as a fully depleted type channel.
【００２９】なお、図１において、２つのゲートＧ１，
Ｇ２は同時に駆動されるのが原則であるが、必ずしもこ
れに限定されるものではなく、いずれか一方を駆動する
ような駆動法を採用することもできる。In FIG. 1, two gates G1,
In principle, G2 is driven at the same time, but the driving method is not limited to this, and a driving method of driving either one can be adopted.
【００３０】以上述べた、ダブルゲートによるチャネル
抵抗の低減と、デバイスの占有面積の縮小効果により、
規格化オン抵抗を格段に低減することができる。Due to the above-mentioned effect of reducing the channel resistance by the double gate and reducing the area occupied by the device,
The normalized on-resistance can be significantly reduced.
【００３１】（図１のデバイスの製造方法）図２〜図７
を用いて図１のデバイスの製造方法について説明する。(Method for manufacturing the device of FIG. 1) FIGS. 2 to 7
A method of manufacturing the device of FIG. 1 will be described with reference to FIG.
【００３２】工程１
図２に示すように、ｎ-型半導体単結晶基板１００の表
面に酸化膜１０２を形成し、続いてポリシリコンを成膜
し、加工してボトムゲート電極となるポリシリコン層１
０８ａ，１０８ｂを形成し、そのポリシリコン層１０８
ａ，１０８ｂの表面に酸化膜（ゲート絶縁膜）１１５
ａ，１１５ｂを形成する。Step 1 As shown in FIG. 2, an oxide film 102 is formed on the surface of an n − type semiconductor single crystal substrate 100, and then a polysilicon film is formed and processed to form a bottom gate electrode polysilicon layer. 1
08a and 108b are formed and the polysilicon layer 108 is formed.
oxide film (gate insulating film) 115 on the surfaces of a and 108b.
a and 115b are formed.
【００３３】工程２
図３に示すように、表面酸化膜１０２に選択的に除去し
て開口部１３０ａ，１３０ｂ，１３０ｃを設ける。この
開口部において露出する半導体基板１００の表面は、次
の工程における固相エピタキシャル成長（Ｓｏｌｉｄ
Ｐｈａｓｅ Ｅｐｉｔａｘｙ；以下、ＳＰＥという）の
ための種結晶部（シード部）となる。Step 2 As shown in FIG. 3, the surface oxide film 102 is selectively removed to provide openings 130a, 130b and 130c. The surface of the semiconductor substrate 100 exposed in this opening is solid phase epitaxial growth (Solid) in the next step.
It becomes a seed crystal part (seed part) for Phase Epitaxy (hereinafter referred to as SPE).
【００３４】工程３
図４に示すように、表面絶縁膜１０２およびポリシリコ
ン層１０８ａ，１０８ｂ上に、ＳＰＥ法を用いて単結晶
層１４０を形成する。Step 3 As shown in FIG. 4, a single crystal layer 140 is formed on the surface insulating film 102 and the polysilicon layers 108a and 108b by the SPE method.
【００３５】ここで、ＳＰＥ法について図３７を用いて
説明する。Now, the SPE method will be described with reference to FIG.
【００３６】すなわち、図３７（ａ）に示すようにシリ
コン単結晶基板１０００上にＳｉＯ2膜１１００を形成
し、図３７（ｂ）に示すように種結晶部１２００ａ，１
２００ｂを形成する。That is, a SiO 2 film 1100 is formed on a silicon single crystal substrate 1000 as shown in FIG. 37 (a), and seed crystal parts 1200a, 1200 are formed as shown in FIG. 37 (b).
To form 200b.
【００３７】この後、シリコン基板を希ＨＦ溶液に数秒
間浸けることで、自然酸化膜を除去し、同時にシリコン
基板の表面を水素で終端して不活性化することによっ
て、自然酸化膜の再成長を抑止する。After that, the natural oxide film is removed by immersing the silicon substrate in a dilute HF solution for several seconds, and at the same time, the surface of the silicon substrate is terminated with hydrogen to be inactivated, whereby the natural oxide film is regrown. Suppress.
【００３８】続いて、図３７（ｃ）に示すように、アモ
ルファスシリコン膜１２１０を成膜する。Subsequently, as shown in FIG. 37C, an amorphous silicon film 1210 is formed.
【００３９】次に、６００℃，数十分程度の熱処理を施
し、シード部（種結晶部）を起点として固相エピタキシ
ャル成長（ＳＰＥ）を生じせしめる。縦方向のＳＰＥを
経て横方向にもＳＰＥが生じ、これによって、図３７
（ｃ）のアモルファスシリコン層１２１０は単結晶層に
変化し、図３７（ｄ）に示すように、ＳｉＯ2膜１１０
０上に、シリコン単結晶層１３００が形成される。Next, heat treatment is performed at 600 ° C. for several tens of minutes to cause solid phase epitaxial growth (SPE) starting from the seed portion (seed crystal portion). The SPE also occurs in the horizontal direction through the SPE in the vertical direction, which causes the SPE in FIG.
Amorphous silicon layer 1210 (c) is changed to a single crystal layer, as shown in FIG. 37 (d), SiO 2 film 110
0, a silicon single crystal layer 1300 is formed.
【００４０】なお、シリコン単結晶層１３００の導電型
は、アモルファスシリコンの堆積工程においてドープド
アモルファスシリコンを使用することで制御でき、ま
た、真性の単結晶を作成後に、適宜に不純物を導入する
ことでも制御できる。The conductivity type of the silicon single crystal layer 1300 can be controlled by using doped amorphous silicon in the step of depositing amorphous silicon, and an impurity is appropriately introduced after forming an intrinsic single crystal. But you can control.
【００４１】以上がＳＰＥ法によるＳＯＩ構造の形成の
概要である。The above is the outline of the formation of the SOI structure by the SPE method.
【００４２】図４に示される単結晶層１４０は、上述の
ＳＰＥ法を用いて形成された層であり、本実施の形態で
は、真性の単結晶を形成後、イオン打ち込みによりｎ-
型としている。The single crystal layer 140 shown in FIG. 4 is a layer formed by using the above-described SPE method. In this embodiment, after forming an intrinsic single crystal, n − is formed by ion implantation.
It is a type.
【００４３】工程４
次に、図５に示すように、ＳＰＥにより得られた単結晶
層をパターニングしたのち、その表面を酸化して酸化膜
１１６ａ，１１６ｂ，１１６ｃを形成する。Step 4 Next, as shown in FIG. 5, after patterning the single crystal layer obtained by SPE, the surface thereof is oxidized to form oxide films 116a, 116b and 116c.
【００４４】工程５
次に、図６に示すように、トップゲート電極となるポリ
シリコン層１１８を形成し、続いて、そのポリシリコン
層１１８をマスクとした不純物の導入と、２重拡散によ
って、ｐ-チャネル領域１１２ａ，１１２ｂならびにソ
ース領域（ｎ+）１１０ａ，１１０ｂ（および高濃度ド
レイン領域１０６ａ，１０６ｂ）を形成する。Step 5 Next, as shown in FIG. 6, a polysilicon layer 118 to be a top gate electrode is formed, and subsequently, impurities are introduced by using the polysilicon layer 118 as a mask and double diffusion is performed. P − channel regions 112a and 112b and source regions (n + ) 110a and 110b (and high concentration drain regions 106a and 106b) are formed.
【００４５】すなわち、まず、ポリシリコン層１１８を
マスクとしてボロン（Ｂ）を全面にイオン打ち込みし、
熱処理することにより、ポリシリコン層１１８の端部か
ら所定の距離だけ内側にまでボロンを拡散してｐ-型領
域を形成する。That is, first, boron (B) is ion-implanted on the entire surface using the polysilicon layer 118 as a mask,
By heat treatment, boron is diffused inward by a predetermined distance from the end of the polysilicon layer 118 to form a p − -type region.
【００４６】続いて、全面に砒素（Ａｓ）を高濃度に打
ち込み、先のボロンの打ち込みによってｐ-型となって
いる層をｎ+型に変化させる。そしてダメージ回復のた
めだけの熱処理を施す。こうして、ｐ-チャネル領域１
１２ａ，１１２ｂならびにソース領域（ｎ+）１１０
ａ，１１０ｂ（および高濃度ドレイン領域１０６ａ，１
０６ｂ）が形成される。Subsequently, arsenic (As) is implanted at a high concentration on the entire surface, and the p - type layer is changed to n + type by the implantation of boron. Then, heat treatment is performed only for damage recovery. Thus, p - channel region 1
12a, 112b and source region (n + ) 110
a, 110b (and the high-concentration drain regions 106a, 1
06b) is formed.
【００４７】工程６
次に、図７に示すように、ＣＶＤＳｉＯ2膜等の保護膜
１２０を形成し、電極接続用のコンタクトホールを形成
する。この後、電極を形成することにより、図１のデバ
イスが完成する。Step 6 Next, as shown in FIG. 7, a protective film 120 such as a CVDSiO 2 film is formed, and a contact hole for electrode connection is formed. Thereafter, electrodes are formed to complete the device of FIG.
【００４８】（２）第２の実施の形態
（デバイスの構造）図８に、本実施の形態にかかるパワ
ーＭＯＳＦＥＴの断面構造を示す。図８において、図１
と同等の箇所には同じ参照番号を付してある。(2) Second Embodiment (Device Structure) FIG. 8 shows a sectional structure of a power MOSFET according to the present embodiment. In FIG. 8, FIG.
Parts that are the same as are given the same reference numerals.
【００４９】本デバイスの基本的構造ならびに動作は図
１のデバイスと同じであるが、ボトムゲート電極の断面
形状が異なっている。The basic structure and operation of this device are the same as those of the device of FIG. 1, but the cross-sectional shape of the bottom gate electrode is different.
【００５０】つまり、本実施の形態では、図８中に一点
鎖線で囲んで示す領域Ａにまで、ボトムゲート電極１６
０ａ，１６０ｂが延在している。つまり、ボトムゲート
電極１６０ａ，１６０ｂは逆Ｌ字型の断面形状となって
いる。That is, in the present embodiment, the bottom gate electrode 16 is extended to the region A surrounded by the alternate long and short dash line in FIG.
0a and 160b are extended. That is, the bottom gate electrodes 160a and 160b have an inverted L-shaped cross section.
【００５１】これにより、チャネル領域１１２ａ，１１
２ｂの側部のｎ-型の領域（低濃度ドレイン領域の一
部）１１４において、ボトムゲート電極１６０ａ，１６
０ｂの周囲にキャリア蓄積層が形成され、この部分の抵
抗が、図１の場合よりも低減されることになる。したが
って、さらなる低オン抵抗化が可能である。As a result, the channel regions 112a, 11
In the n − -type region (part of the low concentration drain region) 114 on the side of 2b, the bottom gate electrodes 160a, 16
A carrier storage layer is formed around 0b, and the resistance of this portion is reduced as compared with the case of FIG. Therefore, it is possible to further reduce the on-resistance.
【００５２】（デバイスの製造方法）次に、図９〜図１
６を用いて、図８のデバイスの製造方法について説明す
る。(Device Manufacturing Method) Next, FIGS.
6, a method for manufacturing the device of FIG. 8 will be described.
【００５３】工程１
まず、図９に示すように、基板１００上に酸化膜１０２
を形成した後、選択的に開口部を形成し、さらにその開
口部において露出している基板表面を再度酸化して薄い
酸化膜１５０を形成する。Step 1 First, as shown in FIG. 9, an oxide film 102 is formed on a substrate 100.
Then, an opening is selectively formed, and the substrate surface exposed in the opening is again oxidized to form a thin oxide film 150.
【００５４】工程２
次に、図１０に示すように、選択的に開口部ＳＡ１，Ｓ
Ａ２，ＳＡ３を形成する。この開口部において露出する
基板表面が、後に、ＳＰＥにおける種結晶部（シード
部）として機能する。Step 2 Next, as shown in FIG. 10, the openings SA1 and S are selectively formed.
A2 and SA3 are formed. The substrate surface exposed in this opening later functions as a seed crystal portion (seed portion) in the SPE.
【００５５】工程３
次に、図１１に示すように、全面にポリシリコン１７０
を堆積する。Step 3 Next, as shown in FIG. 11, polysilicon 170 is formed on the entire surface.
Deposit.
【００５６】工程４
次に、図１２に示すように、マスク層１７２ａ，１７２
ｂを形成した後、全面にＲＩＥ（リアクティブイオンエ
ッチング）を施し、ポリシリコン層１７０のマスク層１
７２ａ，１７２ｂの直下以外の部分をすべて除去する。Step 4 Next, as shown in FIG. 12, mask layers 172a and 172 are formed.
After forming b, RIE (reactive ion etching) is performed on the entire surface to form the mask layer 1 of the polysilicon layer 170.
All the portions other than immediately below 72a and 172b are removed.
【００５７】工程５
次に、図１３に示すように、マスク層１７２ａ，１７２
ｂを除去後、ＳＰＥ法を用いて単結晶層１４０を形成す
る。Step 5 Next, as shown in FIG. 13, mask layers 172a and 172 are formed.
After removing b, the single crystal layer 140 is formed by the SPE method.
【００５８】工程６
次に、図１４に示すように、単結晶層１４０を加工後、
その表面を酸化して酸化膜１１６ａ，１１６ｂ，１６ｃ
を形成する。Step 6 Next, as shown in FIG. 14, after processing the single crystal layer 140,
The surface is oxidized to form oxide films 116a, 116b, 16c
To form.
【００５９】工程７
次に、図１５に示すように、ポリシリコン層１１８を形
成し、このポリシリコン層１１８をマスクとして、不純
物を導入し、２重拡散によりチャネル領域１１２ａ，１
１２ｂおよびｎ+型ソース領域１１０ａ，１１０ｂ（お
よびｎ+型ドレイン領域１０６ａ，１０６ｂ）を形成す
る。Step 7 Next, as shown in FIG. 15, a polysilicon layer 118 is formed, impurities are introduced using the polysilicon layer 118 as a mask, and the channel regions 112a, 1 are formed by double diffusion.
12b and n + type source regions 110a and 110b (and n + type drain regions 106a and 106b) are formed.
【００６０】工程８
次に、図１６に示すようにＣＶＤＳｉＯ2膜等の絶縁膜
１２０を形成し、電極接続用のコンタクトホールを形成
する。この後、電極を形成して、図８のデバイスが完成
する。Step 8 Next, as shown in FIG. 16, an insulating film 120 such as a CVDSiO 2 film is formed, and contact holes for connecting electrodes are formed. After this, electrodes are formed to complete the device of FIG.
【００６１】（３）第３の実施の形態
（デバイスの構造）図１７に、本発明の第３の実施の形
態にかかるパワーＭＯＳＦＥＴの断面構造を示す。(3) Third Embodiment (Device Structure) FIG. 17 shows a sectional structure of a power MOSFET according to a third embodiment of the present invention.
【００６２】図１７のデバイスの特徴は、第２ゲート電
極（トップゲート電極Ｇ２）を、水平部分２４０と垂直
部分（トレンチゲート）２３０とをもつ構造とし、一
方、ドレイン電極２２０ａ，２２０ｂもトレンチ構造と
して、トレンチゲート２３０に所定の面積をもって対向
（面対向）させていることである。The device of FIG. 17 is characterized in that the second gate electrode (top gate electrode G2) has a structure having a horizontal portion 240 and a vertical portion (trench gate) 230, while the drain electrodes 220a and 220b also have a trench structure. That is, the trench gate 230 is made to face (face-to-face) with a predetermined area.
【００６３】以下、断面構造について説明する。The sectional structure will be described below.
【００６４】ｎ-型単結晶基板２００（一部が低不純物
濃度ドレイン領域として機能する）の表面に絶縁膜２０
２が形成され、その絶縁膜２０２上に、ポリシリコンか
らなる第１のゲート電極２０３ａ，２０３ｂ（ボトムゲ
ートＧ１）が形成されている。 第１のゲート電極２０
３ａ，２０３ｂ上には、第１のゲート酸化膜２３３ａ，
２３３ｂを介してチャネル領域（低濃度ｐ領域）２０８
ａ，２０８ｂが形成されている。チャネル領域２０８
ａ，２０８ｂ上には、第２のゲート酸化膜２３１（トレ
ンチゲート２３０の酸化膜２３２と連続している）を介
してポリシリコンからなる第２のゲート電極（トップゲ
ートＧ２）の水平部分２４０が形成されている。この水
平部分２４０の中央部の下面にトレンチゲート２３０の
上端が接続され、これにより、トップゲートＧ１はＴ字
状の断面形状を有する。The insulating film 20 is formed on the surface of the n -- type single crystal substrate 200 (a part of which functions as a low impurity concentration drain region).
2 is formed, and the first gate electrodes 203a and 203b (bottom gate G1) made of polysilicon are formed on the insulating film 202. First gate electrode 20
3a and 203b, the first gate oxide film 233a,
Channel region (low concentration p region) 208 via 233b
a and 208b are formed. Channel region 208
A horizontal portion 240 of the second gate electrode (top gate G2) made of polysilicon is formed on the a and 208b via the second gate oxide film 231 (which is continuous with the oxide film 232 of the trench gate 230). Has been formed. The upper end of the trench gate 230 is connected to the lower surface of the central portion of the horizontal portion 240, whereby the top gate G1 has a T-shaped cross section.
【００６５】また、チャネル領域２０８ａ，２０８ｂに
接してｎ+型ソース領域２０６ａ，２０６ｂが設けら
れ、各領域にはソース電極（Ｓ）２５０が接続されてい
る。Further, n + type source regions 206a and 206b are provided in contact with the channel regions 208a and 208b, and a source electrode (S) 250 is connected to each region.
【００６６】また、チャネル領域２０８ａ，２０８ｂと
ｎ-型単結晶基板２００との間にはｎ-型領域（低濃度ド
レイン領域の一部をなす領域）２１０ａ，２１０ｂが設
けられている。Further, n − type regions (regions forming a part of the low concentration drain region) 210a and 210b are provided between the channel regions 208a and 208b and the n − type single crystal substrate 200.
【００６７】さらに、ソース電極（Ｓ）２５０を挟むよ
うにドレイン電極（Ｄ）２６０ａ，２６０ｂが形成され
ており、各ドレイン電極２６０ａ，２６０ｂは、トレン
チドレイン２２０ａ，２２０ｂに接続されている。トレ
ンチドレイン２２０ａ，２２０ｂはトレンチゲート２３
０に所定の面積をもって対向している。Further, drain electrodes (D) 260a and 260b are formed so as to sandwich the source electrode (S) 250, and the drain electrodes 260a and 260b are connected to the trench drains 220a and 220b. The trench drains 220a and 220b are trench gates 23
It faces 0 with a predetermined area.
【００６８】トランジスタがオンすると、電子は、図１
中、矢印（ＩE）で示す経路で、ソースからドレインへ
と移動する。When the transistor is turned on, electrons are emitted from FIG.
The route moves from the source to the drain along the route indicated by the arrow ( IE ).
【００６９】（デバイスの特徴）本実施の形態のデバイ
スの特徴を、図１８を用いて説明する。図１８は図１７
の一部を抜き出して拡大して示す図である。(Characteristics of Device) The characteristics of the device of this embodiment will be described with reference to FIG. FIG. 18 shows FIG.
It is a figure which extracts and expands a part of FIG.
【００７０】パワーＭＯＳＦＥＴのトップゲートＧ２な
らびにボトムゲートＧ１に同時に正電圧を与えると、図
１８に示すようにチャネル領域２０８ｂ（ｐ-）におい
て、チャネルＣＨ１，ＣＨ２が誘起される。また、トッ
プゲートＧ２の周囲にはキャリア蓄積層（ＡＣ）が形成
される。このキャリア蓄積層（ＡＣ）は、図示されると
おり、チャネル領域（反転チャネル）に連続し、かつ基
板の垂直方向に伸びる形態で形成される。When a positive voltage is applied to the top gate G2 and the bottom gate G1 of the power MOSFET at the same time, the channels CH1 and CH2 are induced in the channel region 208b (p − ) as shown in FIG. A carrier storage layer (AC) is formed around the top gate G2. As shown in the figure, the carrier storage layer (AC) is formed so as to be continuous with the channel region (inversion channel) and extend in the vertical direction of the substrate.
【００７１】また、低濃度ドレイン領域（電界緩和領
域）２００を挟んで、ゲート電極の垂直部分（トレンチ
ゲート）２３０に対向して垂直なドレイン電極（トレン
チドレイン）２２０ｂが設けられているため、その挟ま
れた低濃度ドレイン領域全体がキャリアの均一な移動の
経路として機能することになる。つまり、図１８に点線
で囲んで示されるように、両電極が対向する面積が電流
経路の断面積（ＡＳ１）となる。Since the vertical drain electrode (trench drain) 220b is provided so as to face the vertical portion (trench gate) 230 of the gate electrode with the low-concentration drain region (electric field relaxation region) 200 interposed therebetween, The entire sandwiched low-concentration drain region functions as a path for uniform movement of carriers. That is, as shown by being surrounded by a dotted line in FIG. 18, the area where both electrodes face each other is the sectional area (AS1) of the current path.
【００７２】したがって、ダブルゲート構造の採用によ
り低抵抗化したチャネルを通過したキャリア（ｎ型トラ
ンジスタの場合は電子）は、次に、極めて低抵抗のキャ
リア蓄積層を経由して、対向するドレイン電極へと、均
一なパスを形成して移動していく。Therefore, the carriers (electrons in the case of an n-type transistor) that have passed through the channel whose resistance has been reduced due to the adoption of the double gate structure, then pass through the extremely low-resistance carrier storage layer and face the opposite drain electrodes. To form a uniform path and move.
【００７３】この場合、低抵抗のキャリア蓄積層を経由
することから、オン抵抗の増大が抑制される。In this case, since the low resistance carrier storage layer is used, an increase in ON resistance is suppressed.
【００７４】さらに、面をもって対向する２つの電極間
に均一なキャリアのパス（電流パス）が形成され、この
ことは電流経路の断面積が大幅に増大したことを意味
し、これにより、低濃度ドレイン領域による抵抗を極め
て低減することが可能となる。すなわち、充分な低濃度
ドレイン領域による電界緩和の要請と、低濃度ドレイン
領域の縮小による低オン抵抗化の要請とは相反するもの
であり、従来は、電界緩和のために必要な低濃度ドレイ
ン領域のサイズが決まれば、その低濃度ドレイン領域の
バルク抵抗がそのままオン抵抗となり、このことがトラ
ンジスタの低オン抵抗化に限界を与えていた。Further, a uniform carrier path (current path) is formed between two electrodes facing each other with a plane, which means that the cross-sectional area of the current path is greatly increased, which results in a low concentration. The resistance due to the drain region can be extremely reduced. That is, there is a conflict between the demand for electric field relaxation due to a sufficient low-concentration drain region and the demand for low on-resistance due to the reduction of the low-concentration drain region. Once the size of the transistor is determined, the bulk resistance of the low-concentration drain region becomes the on-resistance as it is, which limits the reduction of the on-resistance of the transistor.
【００７５】しかし、本発明では、垂直方向（基板の主
面に垂直な方向）にゲート電極およびドレイン電極を配
置し、その対向面積により電流経路の断面積を増大させ
るという新規な構成により、低濃度ドレイン領域の抵抗
を低減させる。よって、電界緩和能力を犠牲にすること
なく、オン抵抗をさらに低減することが可能となる。し
かも、本構造では、基板の主面に垂直な方向において電
極同士を対向させるため、チップの平面サイズ（デバイ
スの占有面積）には変化はなく、チップサイズが大型化
することもない。However, in the present invention, the gate electrode and the drain electrode are arranged in the vertical direction (direction perpendicular to the main surface of the substrate), and the new area of the current path increases the cross-sectional area of the current path. The resistance of the concentration drain region is reduced. Therefore, the ON resistance can be further reduced without sacrificing the electric field relaxation ability. Moreover, in this structure, since the electrodes are opposed to each other in the direction perpendicular to the main surface of the substrate, the plane size of the chip (the area occupied by the device) does not change, and the chip size does not increase.
【００７６】なお、本実施の形態では、基板に溝を掘っ
てトレンチゲートおよびトレンチドレインを形成してい
るが、必ずしもこれに限定されるものではなく、各電極
を上側に突出させるような構造（スタックド電極）とし
てもよい。In this embodiment, the trench gate and the trench drain are formed by digging a groove in the substrate, but the present invention is not limited to this, and a structure in which each electrode is projected upward ( It may be a stacked electrode).
【００７７】また、本実施の形態では、ダブルゲート構
造を採用しているが、シングルゲート構造であっても、
規格化オン抵抗の低減の効果は充分に得られる。Further, although the double gate structure is adopted in the present embodiment, even if the single gate structure is adopted,
The effect of reducing the standardized on-resistance can be sufficiently obtained.
【００７８】（シミュレーションおよび実験結果等）図
１９は第２の実施の形態にかかるデバイス（図８）の電
流経路をシミュレーションした図であり、図２０は本実
施の形態の電流経路をシミュレーションした図である。(Simulation and Experimental Results, etc.) FIG. 19 is a diagram simulating the current path of the device according to the second embodiment (FIG. 8), and FIG. 20 is a diagram simulating the current path of the present embodiment. Is.
【００７９】第２の実施の形態のデバイスの場合、低濃
度ドレイン領域（ｎ-）の表面に近い部分が有効な電流
経路になっているのがわかる。一方、本実施の形態のデ
バイスでは、電流が、トレンチゲートおよびトレンチド
レインで挟まれた低濃度ドレイン領域（ｎ-）をほぼ均
一に流れ、低濃度ドレイン領域の深い位置まで電流経路
として有効に利用されていることがわかる。In the case of the device of the second embodiment, it can be seen that the portion near the surface of the low concentration drain region (n − ) is an effective current path. On the other hand, in the device of the present embodiment, the current flows substantially uniformly through the low-concentration drain region (n − ) sandwiched by the trench gate and the trench drain, and is effectively used as a current path to a deep position of the low-concentration drain region. You can see that it is done.
【００８０】図２１に、本実施の形態のデバイスの、ト
レンチ深さ（トレンチゲートおよびトレンチドレインの
長さ）と規格化オン抵抗（Ｒｏｎ）との関係を示す。図
中、特性曲線Ａはゲート電圧ＶGSが５Ｖのときの特性を
示し、特性曲線Ｂはゲート電圧ＶGSが１０Ｖのときの特
性を示す。FIG. 21 shows the relationship between the trench depth (length of trench gate and trench drain) and the normalized on-resistance (Ron) of the device of this embodiment. In the figure, the characteristic curve A shows the characteristic when the gate voltage V GS is 5V, and the characteristic curve B shows the characteristic when the gate voltage V GS is 10V.
【００８１】また、図２２に、チャネル長（Ｌ）と、規
格化オン抵抗（Ｒｏｎ）との関係を示す。測定条件は、
トレンチ深さを５μｍとし、ゲート電圧ＶGSを１０Ｖと
している。FIG. 22 shows the relationship between the channel length (L) and the standardized on resistance (Ron). The measurement conditions are
The trench depth is 5 μm and the gate voltage V GS is 10V.
【００８２】図２３には、第１の実施の形態にかかるデ
バイス（図１）および第３の実施の形態にかかるデバイ
ス（図１７）のドレイン電圧−ドレイン電流特性と、従
来例（図３８）のドレイン電圧−ドレイン電流特性とを
比較して示す図である。FIG. 23 shows the drain voltage-drain current characteristics of the device according to the first embodiment (FIG. 1) and the device according to the third embodiment (FIG. 17) and the conventional example (FIG. 38). It is a figure which compares and shows the drain voltage-drain current characteristic of.
【００８３】図２３中、特性曲線Ａが第３の実施の形態
にかかるデバイス（図１７）のドレイン電圧−ドレイン
電流特性を示し、特性曲線Ｂが第１の実施の形態にかか
るデバイス（図１７）のドレイン電圧−ドレイン電流特
性を示し、特性曲線Ｃが従来例（図３８）のドレイン電
圧−ドレイン電流特性を示す。In FIG. 23, a characteristic curve A shows the drain voltage-drain current characteristic of the device according to the third embodiment (FIG. 17), and a characteristic curve B is the device according to the first embodiment (FIG. 17). ), And the characteristic curve C shows the drain voltage-drain current characteristic of the conventional example (FIG. 38).
【００８４】明らかなように、本発明のデバイスは、同
じ電圧で、従来例に比べて格段に大きな電流を流すこと
ができることがわかる。As is apparent, the device of the present invention can flow a significantly larger current at the same voltage as compared with the conventional example.
【００８５】このことは、本発明のデバイスのオン抵抗
が、従来例のオン抵抗に比べて格段に低減されているこ
とを意味する。This means that the ON resistance of the device of the present invention is remarkably reduced as compared with the ON resistance of the conventional example.
【００８６】図２５に、従来の縦型デバイスのオン抵抗
の各成分と、本発明のデバイスの各成分との対比を示
す。また、図２４（ａ）に従来デバイスのオン抵抗の成
分が示され、図２４（ｂ）に図１７の本発明のデバイス
のオン抵抗の成分が示される。図中、ＲS1およびＲS2は
ソース抵抗であり、Ｒchはチャネル抵抗であり、Ｒjfet
は寄生接合トランジスタ抵抗であり、Ｒepiはｎ-型エピ
タキシャル層（低濃度ドレイン層）の抵抗であり、Ｒ
subは基板抵抗である。FIG. 25 shows a comparison between each component of the on-resistance of the conventional vertical device and each component of the device of the present invention. Further, FIG. 24A shows the ON resistance component of the conventional device, and FIG. 24B shows the ON resistance component of the device of the present invention of FIG. In the figure, R S1 and R S2 are source resistances, R ch is a channel resistance, and R jfet
Is the resistance of the parasitic junction transistor, R epi is the resistance of the n − type epitaxial layer (low concentration drain layer), R epi
sub is the substrate resistance.
【００８７】図２５から明らかなように、本発明では、
チャネル抵抗Ｒchが格段に低減され、寄生トランジスタ
抵抗Ｒjfetは、ほぼ零となり、エピタキシャル層の抵抗
（低濃度ドレイン領域の抵抗）Ｒepiが劇的に低減さ
れ、基板抵抗Ｒsubは、本発明の横型デバイスでは本来
的に零である。図１７のデバイスのオン抵抗低減の効果
が、群を抜いていることは明らかである。As is clear from FIG. 25, in the present invention,
The channel resistance R ch is remarkably reduced, the parasitic transistor resistance R jfet becomes almost zero, the resistance of the epitaxial layer (the resistance of the low concentration drain region) R epi is dramatically reduced, and the substrate resistance R sub is the present invention. In a horizontal device, it is essentially zero. It is clear that the effect of reducing the on-resistance of the device of FIG. 17 is outstanding.
【００８８】なお、図２４（ａ）の縦型のＭＯＳＦＥＴ
の場合は、基板の表裏面に電極を配置しなければなら
ず、複数のトランジスタを集積するのが困難であるが、
本発明の横型ＭＯＳＦＥＴでは、電極構造がプレーナー
型であり、複数のトランジスタの集積も容易である。The vertical type MOSFET of FIG.
In this case, electrodes must be arranged on the front and back surfaces of the substrate, and it is difficult to integrate a plurality of transistors,
In the lateral MOSFET of the present invention, the electrode structure is a planar type, and integration of a plurality of transistors is easy.
【００８９】（図１７のデバイスの製造方法）図２６〜
図２８を用いて図１７のデバイスの製造方法を説明す
る。(Manufacturing Method of Device of FIG. 17) FIGS.
A method of manufacturing the device of FIG. 17 will be described with reference to FIG.
【００９０】工程１
先に説明した図２〜図４の工程を経てシリコン単結晶基
板２８０を絶縁膜２０２上に形成した後、図２６に示す
ようにトレンチ（溝）２８２ａ，２８２ｂ，２８２ｃを
形成する。Step 1 After the silicon single crystal substrate 280 is formed on the insulating film 202 through the steps of FIGS. 2 to 4 described above, trenches 282a, 282b and 282c are formed as shown in FIG. To do.
【００９１】工程２
図２７に示すように、各トレンチの内部を酸化し、その
後、中央のトレンチ２８２ｂ内の酸化膜２３２を残し
て、他のトレンチ内部の酸化膜を除去する。Step 2 As shown in FIG. 27, the inside of each trench is oxidized, and then the oxide film 232 in the central trench 282b is left, and the oxide films in the other trenches are removed.
【００９２】工程３
図２８に示すように、まず、各トレンチを高不純物濃度
のドープドポリシリコン２２０ａ，２２０ｂ，２３０で
埋め込む。続いて、単結晶層２８０をパターニングし、
その表面を酸化し、埋め込まれたドープドポリシリコン
２２０ａ，２２０ｂの表面の酸化膜を除去する。Step 3 As shown in FIG. 28, first, each trench is filled with doped polysilicon 220a, 220b, 230 having a high impurity concentration. Subsequently, the single crystal layer 280 is patterned,
The surface is oxidized to remove the oxide film on the surface of the embedded doped polysilicons 220a and 220b.
【００９３】次に、トップゲート電極の水平部分となる
ポリシリコン層２４０を形成し、このポリシリコン層を
マスクにボロン（Ｂ）を導入して拡散後、砒素（Ａｓ）
を導入してダメージ回復のための熱処理を行う。その
後、絶縁膜を全面に形成し、コンタクトホールの形成お
よび電極形成を経て、図１７のデバイスが完成する。Next, a polysilicon layer 240 to be a horizontal portion of the top gate electrode is formed, boron (B) is introduced using this polysilicon layer as a mask and diffused, and then arsenic (As) is formed.
And heat treatment for damage recovery. After that, an insulating film is formed on the entire surface, contact holes and electrodes are formed, and the device of FIG. 17 is completed.
【００９４】（４）第４の実施の形態
（デバイスの構造）図２９に本発明の第４の実施の形態
のデバイスの断面構造を示す。(4) Fourth Embodiment (Device Structure) FIG. 29 shows a cross-sectional structure of a device according to a fourth embodiment of the present invention.
【００９５】本実施の形態のデバイスの特徴は、縦方向
（トレンチの方向）に、チャネルを形成するようにした
ことである。基本的な構造と動作は、図１７のデバイス
と同じである。A feature of the device of this embodiment is that a channel is formed in the vertical direction (direction of the trench). The basic structure and operation are the same as those of the device shown in FIG.
【００９６】図２９において、参照番号３２０ａ，３２
０ｂがチャネル領域であり、参照番号３３０ａ，３３０
ｂがソース領域である。参照番号３０６ｂがトレンチゲ
ートであり、参照番号３１０ａ，３１０ｂがトレンチド
レインである。また、参照番号３０６ａ，３０６ｂなら
びに３０８はゲート酸化膜であり、参照番号３０２は表
面絶縁膜であり、参照番号３４０は層間絶縁膜であり、
参照番号３５０ａ，３５０ｂはドレイン電極であり、参
照番号３６０はソース電極である。また、参照番号３０
０はｎ-エピタキシャル基板である。In FIG. 29, reference numerals 320a and 32 are provided.
0b is a channel region, and reference numerals 330a and 330
b is a source region. Reference numeral 306b is a trench gate, and reference numerals 310a and 310b are trench drains. Further, reference numerals 306a, 306b and 308 are gate oxide films, reference numeral 302 is a surface insulating film, reference numeral 340 is an interlayer insulating film,
Reference numerals 350a and 350b are drain electrodes, and reference numeral 360 is a source electrode. Also, reference numeral 30
0 is an n - epitaxial substrate.
【００９７】（デバイスの製造方法）図３０〜図３６を
用いて図２９のデバイスの製造方法を説明する。(Device Manufacturing Method) A method for manufacturing the device of FIG. 29 will be described with reference to FIGS.
【００９８】工程１
図３０に示すように、ｎ-エピタキシャル基板３００の
表面に酸化膜３０２，３７０を形成し、続いて、全面に
ポリシリコン層３８０を形成する。Step 1 As shown in FIG. 30, oxide films 302 and 370 are formed on the surface of the n − epitaxial substrate 300, and then a polysilicon layer 380 is formed on the entire surface.
【００９９】工程２
次に、図３１に示すように、ＲＩＥによりポリシリコン
層３８０の全面をエッチングし、酸化膜３０２の側壁部
にのみポリシリコン３０４ａ，３０４ｂを残し、続い
て、ポリシリコン層３０４ａ，３０４ｂの表面を酸化し
て酸化膜３０６ａ，３０６ｂを形成する。側壁部のポリ
シリコン３０４ａ，３０４ｂは第２ゲート電極（Ｇ２）
となる。Step 2 Next, as shown in FIG. 31, the entire surface of the polysilicon layer 380 is etched by RIE to leave the polysilicon 304a and 304b only on the sidewalls of the oxide film 302, and then the polysilicon layer 304a. , 304b are oxidized to form oxide films 306a, 306b. The side walls of the polysilicon 304a and 304b are the second gate electrodes (G2).
Becomes
【０１００】工程３
次に、図３２に示すように、先に説明したＳＰＥ法を用
いて単結晶層を形成し、パターニングして単結晶アイラ
ンド３８０を形成する。Step 3 Next, as shown in FIG. 32, a single crystal layer is formed by using the SPE method described above and patterned to form a single crystal island 380.
【０１０１】工程４
次に、図３３に示すように、トレンチ３９０ａ，３９０
ｂ，３９０ｃを形成する。Step 4 Next, as shown in FIG. 33, trenches 390a and 390 are formed.
b, 390c are formed.
【０１０２】工程５
次に、図３４に示すように、各トレンチの内部を酸化
し、続いて中央のトレンチの酸化膜２３２のみを残し
て、他のトレンチの酸化膜を除去する。その後、ドープ
ドポリシリコンを各トレンチ内に埋め込む。Step 5 Next, as shown in FIG. 34, the inside of each trench is oxidized and, subsequently, only the oxide film 232 of the central trench is left and the oxide films of the other trenches are removed. Then, doped polysilicon is buried in each trench.
【０１０３】工程６
次に、図３５に示すように、中央のトレンチに埋め込ま
れたドープドポリシリコン（第１ゲート電極となる）２
３０の表面を酸化してキャップ酸化膜４００を形成し、
続いて、全面にボロン（Ｂ）をイオン打ち込みして熱処
理により拡散させる。このとき、熱処理時間を制御する
ことにより、図３４の単結晶アイランド３８０のうち
の、側部のポリシリコン層３０４ａ，３０４ｂと重なる
部分の下端までがｐ型領域となるようにする。Step 6 Next, as shown in FIG. 35, the doped polysilicon (which becomes the first gate electrode) 2 buried in the central trench 2
The surface of 30 is oxidized to form a cap oxide film 400,
Then, boron (B) is ion-implanted on the entire surface and diffused by heat treatment. At this time, by controlling the heat treatment time, the p-type region is formed up to the lower end of the portion of the single crystal island 380 of FIG. 34 that overlaps with the polysilicon layers 304a and 304b on the side portions.
【０１０４】続いて、全面に砒素（Ａｓ）をイオン打ち
込みして熱処理によりダメージの回復を行う。これによ
り、ｎ+型のソース層３３０ａ，３３０ｂが形成され、
また、ｐ-型のチャンネル領域３２０ａ，３２０ｂが形
成される。Subsequently, arsenic (As) is ion-implanted on the entire surface and heat treatment is performed to recover damage. As a result, n + type source layers 330a and 330b are formed,
In addition, p − type channel regions 320a and 320b are formed.
【０１０５】工程７
次に、図３６に示すように、全面にＣＶＤＳｉＯ2等の
絶縁膜２５０を形成し、続いて、選択的にコンタクトホ
ールを形成する。この後、電極を形成して、図２９のデ
バイスが完成する。Step 7 Next, as shown in FIG. 36, an insulating film 250 such as CVDSiO 2 is formed on the entire surface, and subsequently, contact holes are selectively formed. After this, electrodes are formed to complete the device of FIG.
【０１０６】以上本発明を具体例を用いて説明したが、
本発明はこれに限定されるものではなく、種々に変形，
応用が可能である。例えば、本発明は、パワーＭＯＳＦ
ＥＴだけでなく、ＩＧＢＴ（絶縁ゲート型バイポーラト
ランジスタ）や絶縁ゲートサイリスタなどのパワーデバ
イスにも適用可能である。The present invention has been described above using specific examples.
The present invention is not limited to this, various modifications,
It can be applied. For example, the present invention is a power MOSF.
Not only ET but also applicable to power devices such as IGBT (insulated gate bipolar transistor) and insulated gate thyristor.
【０１０７】[0107]
【図１】本発明の第１の実施の形態にかかるパワーＭＯ
ＳＦＥＴの断面構造を示す図である。FIG. 1 is a power MO according to a first embodiment of the present invention.
It is a figure which shows the cross-section of SFET.
【図２】図１のデバイスを製造するための、第１の工程
におけるデバイスの断面図である。2 is a cross-sectional view of the device in a first step for manufacturing the device of FIG.
【図３】図１のデバイスを製造するための、第２の工程
におけるデバイスの断面図である。FIG. 3 is a cross-sectional view of the device in a second step for manufacturing the device of FIG.
【図４】図１のデバイスを製造するための、第３の工程
におけるデバイスの断面図である。4 is a cross-sectional view of the device in a third step for manufacturing the device of FIG.
【図５】図１のデバイスを製造するための、第４の工程
におけるデバイスの断面図である。5 is a cross-sectional view of the device in a fourth step for manufacturing the device of FIG.
【図６】図１のデバイスを製造するための、第５の工程
におけるデバイスの断面図である。6 is a cross-sectional view of the device in a fifth step for manufacturing the device of FIG.
【図７】図１のデバイスを製造するための、第６の工程
におけるデバイスの断面図である。7 is a sectional view of the device in a sixth step for manufacturing the device of FIG.
【図８】本発明の第２の実施の形態にかかるパワーＭＯ
ＳＦＥＴの断面構造を示す図である。FIG. 8 is a power MO according to a second embodiment of the present invention.
It is a figure which shows the cross-section of SFET.
【図９】図２のデバイスを製造するための、第１の工程
におけるデバイスの断面図である。9 is a cross-sectional view of the device in a first step for manufacturing the device of FIG.
【図１０】図２のデバイスを製造するための、第２の工
程におけるデバイスの断面図である。10 is a cross-sectional view of the device in a second step for manufacturing the device of FIG.
【図１１】図２のデバイスを製造するための、第３の工
程におけるデバイスの断面図である。11 is a cross-sectional view of the device in a third step for manufacturing the device of FIG.
【図１２】図２のデバイスを製造するための、第４の工
程におけるデバイスの断面図である。12 is a cross-sectional view of the device in a fourth step for manufacturing the device of FIG.
【図１３】図２のデバイスを製造するための、第５の工
程におけるデバイスの断面図である。13 is a cross-sectional view of the device in a fifth step for manufacturing the device of FIG.
【図１４】図２のデバイスを製造するための、第６の工
程におけるデバイスの断面図である。14 is a cross-sectional view of the device in a sixth step for manufacturing the device of FIG.
【図１５】図２のデバイスを製造するための、第７の工
程におけるデバイスの断面図である。FIG. 15 is a sectional view of the device in a seventh step for manufacturing the device of FIG.
【図１６】図２のデバイスを製造するための、第８の工
程におけるデバイスの断面図である。16 is a cross-sectional view of the device in an eighth step for manufacturing the device of FIG.
【図１７】本発明の第３の実施の形態にかかるパワーＭ
ＯＳＦＥＴの断面構造を示す図である。FIG. 17 is a power M according to the third embodiment of the present invention.
It is a figure which shows the cross-section of OSFET.
【図１８】図１７のデバイスの要部の断面を拡大して示
す図である。FIG. 18 is an enlarged view showing a cross section of a main part of the device of FIG.
【図１９】図８に示されるデバイスの電流経路をシミュ
レーションした図である。19 is a diagram simulating a current path of the device shown in FIG.
【図２０】図１７に示されるデバイスの電流経路をシミ
ュレーションした図である。20 is a diagram simulating a current path of the device shown in FIG.
【図２１】図１７に示すデバイスの、トレンチ深さ（ト
レンチゲートおよびトレンチドレインの長さ）と規格化
オン抵抗（Ｒｏｎ）との関係を示すずである。FIG. 21 is a graph showing a relationship between trench depth (length of trench gate and trench drain) and normalized on-resistance (Ron) of the device shown in FIG.
【図２２】図１７に示すデバイスの、チャネル長（Ｌ）
と、規格化オン抵抗（Ｒｏｎ）との関係を示す図であ
る。22 is a channel length (L) of the device shown in FIG.
FIG. 3 is a diagram showing the relationship between the standardized on-resistance (Ron) and.
【図２３】第１の実施の形態にかかるデバイス（図１）
および第３の実施の形態にかかるデバイス（図１７）の
ドレイン電圧−ドレイン電流特性と、従来例（図３８）
のドレイン電圧−ドレイン電流特性とを比較して示す図
である。FIG. 23 is a device according to the first embodiment (FIG. 1)
And the drain voltage-drain current characteristics of the device according to the third embodiment (FIG. 17) and the conventional example (FIG. 38).
It is a figure which compares and shows the drain voltage-drain current characteristic of.
【図２４】（ａ）は従来の縦型トランジスタのオン抵抗
の成分を示す図であり、図２４（ｂ）は図１７の本発明
のトランジスタのオン抵抗の成分を示す図である。24 (a) is a diagram showing the on-resistance component of a conventional vertical transistor, and FIG. 24 (b) is a diagram showing the on-resistance component of the transistor of the present invention of FIG.
【図２５】従来の縦型デバイスのオン抵抗の各成分と、
本発明のデバイスの各成分とを対比して示す図である。FIG. 25 is a diagram showing each component of the on-resistance of the conventional vertical device,
It is a figure which shows in comparison with each component of the device of this invention.
【図２６】図１７のデバイスを製造するための、第１の
工程におけるデバイスの断面図である。FIG. 26 is a sectional view of the device in a first step for manufacturing the device of FIG. 17.
【図２７】図１７のデバイスを製造するための、第２の
工程におけるデバイスの断面図である。27 is a sectional view of the device in a second step for manufacturing the device of FIG.
【図２８】図１７のデバイスを製造するための、第３の
工程におけるデバイスの断面図である。28 is a cross-sectional view of the device in a third step for manufacturing the device of FIG.
【図２９】本発明の第４の実施の形態にかかるパワーＭ
ＯＳＦＥＴの断面構造を示す図である。FIG. 29 is a power M according to the fourth embodiment of the present invention.
It is a figure which shows the cross-section of OSFET.
【図３０】図２９のデバイスを製造するための、第１の
工程におけるデバイスの断面図である。30 is a sectional view of the device in a first step for manufacturing the device of FIG. 29. FIG.
【図３１】図２９のデバイスを製造するための、第２の
工程におけるデバイスの断面図である。31 is a sectional view of the device in a second step for manufacturing the device of FIG. 29. FIG.
【図３２】図２９のデバイスを製造するための、第３の
工程におけるデバイスの断面図である。32 is a sectional view of the device in a third step for manufacturing the device of FIG. 29. FIG.
【図３３】図２９のデバイスを製造するための、第４の
工程におけるデバイスの断面図である。33 is a sectional view of the device in a fourth step for manufacturing the device of FIG. 29. FIG.
【図３４】図２９のデバイスを製造するための、第５の
工程におけるデバイスの断面図である。34 is a sectional view of the device in a fifth step for manufacturing the device of FIG. 29. FIG.
【図３５】図２９のデバイスを製造するための、第６の
工程におけるデバイスの断面図である。35 is a sectional view of the device in a sixth step for manufacturing the device of FIG. 29. FIG.
【図３６】図２９のデバイスを製造するための、第７の
工程におけるデバイスの断面図である。36 is a sectional view of the device in a seventh step for manufacturing the device of FIG. 29. FIG.
【図３７】（ａ）〜（ｄ）はそれぞれ、固相エピタキシ
ャル成長法（ＳＰＥ法）を説明するための、各工程毎の
デバイスの断面図である。37 (a) to (d) are cross-sectional views of the device in each step for explaining the solid phase epitaxial growth method (SPE method).
【図３８】従来の横型パワーＭＯＳＦＥＴの断面構造を
示す図である。FIG. 38 is a diagram showing a cross-sectional structure of a conventional lateral power MOSFET.
２００ ｎ-エピタキシャル基板（低濃度ドレイン領
域）
２０３ａ，２０３ｂ 第１ゲート電極（ポリシリコン
層）
２０８ａ，２０８ｂ チャネル領域（ｐ-）
２０６ａ，２０６ｂ ソース層（ｎ+）
２１０ａ，２１０ｂ ｎ-型単結晶層（低濃度ドレイン
領域の一部）
２２０ａ，２２０ｂ トレンチドレイン（ポリシリコン
層）
２３０ 第２ゲート電極のトレンチゲート（ポリシリコ
ン層）
２４０ 第２ゲート電極の水平部分（ポリシリコン層）
２６０ａ，２６０ｂ ドレイン電極
２７０ ソース電極200 n - Epitaxial substrate (low-concentration drain region) 203a, 203b First gate electrode (polysilicon layer) 208a, 208b Channel region (p − ) 206a, 206b Source layer (n + ) 210a, 210b n − type single crystal layer (Part of low-concentration drain region) 220a, 220b Trench drain (polysilicon layer) 230 Trench gate of second gate electrode (polysilicon layer) 240 Horizontal portion of second gate electrode (polysilicon layer) 260a, 260b Drain electrode 270 Source electrode
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−206666（ＪＰ，Ａ) 特開 平２−52469（ＪＰ，Ａ) 特開 平２−122569（ＪＰ，Ａ) 特開 平２−201965（ＪＰ，Ａ) 特開 平３−112165（ＪＰ，Ａ) 特開 平４−127476（ＪＰ，Ａ) 特開 平８−204191（ＪＰ，Ａ) 特開 昭58−197773（ＪＰ，Ａ) 特開 昭64−35957（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-1-206666 (JP, A) JP-A-2-52469 (JP, A) JP-A-2-122569 (JP, A) JP-A-2- 201965 (JP, A) JP 3-112165 (JP, A) JP 4-127476 (JP, A) JP 8-204191 (JP, A) JP 58-197773 (JP, A) JP-A 64-35957 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 29/78
Claims (3)
ゲート電極と、 前記第１ゲート電極の上に第１ゲート酸化膜を介して形
成され、前記半導体基板と導電型の異なるチャネル領域
と、 前記第１ゲート電極の上に、前記チャネル領域を介して
該第１ゲート電極と対向する部分を含んで形成され、前
記チャネル領域と第２ゲート酸化膜により絶縁されてい
る第２ゲート電極と、 前記絶縁膜上に形成され、前記チャネル領域の一方の端
部と接するように配置されるソース領域と、 少なくとも前記半導体基板上に形成され、前記ソース領
域に対して前記チャネル領域と異なる側に配置されるド
レイン領域と、 前記半導体基板の一部を含み、前記チャネル領域の他方
の端部から前記ドレイン領域に至る電流経路が形成され
る低濃度ドレイン領域と、 を含むことを特徴とする半導体装置。1. A semiconductor substrate of a predetermined conductivity type, an insulating film formed on the semiconductor substrate, and a first film formed on the semiconductor substrate via the insulating film.
A gate electrode, a channel region formed on the first gate electrode via a first gate oxide film and having a conductivity type different from that of the semiconductor substrate, and on the first gate electrode via the channel region.
A second gate electrode formed to include the portion facing the first gate electrode and insulated from the channel region by a second gate oxide film; and one end of the channel region formed on the insulating film. A source region disposed so as to be in contact with the portion, a drain region formed on at least the semiconductor substrate and disposed on a side different from the channel region with respect to the source region, and including a part of the semiconductor substrate, And a low-concentration drain region in which a current path from the other end of the channel region to the drain region is formed.
ゲート電極と、 前記第１ゲート電極の上に第１ゲート酸化膜を介して形
成され、前記半導体基板と導電型の異なるチャネル領域
と、 少なくとも前記チャネル領域と第２ゲート酸化膜により
絶縁されている第２ゲート電極と、 前記絶縁膜上に形成され、前記チャネル領域の一方の端
部と接するように配置されるソース領域と、 前記ソース領域に対して前記チャネル領域と異なる側に
配置されるドレイン領域と、 前記半導体基板の一部を含み、前記チャネル領域の他方
の端部から前記ドレイン領域に至る電流経路が形成され
る低濃度ドレイン領域と、 を含み、 前記第２ゲート電極は、前記第１ゲート電極の上面と前
記チャネル領域を介して対向する部分と、少なくとも前
記低濃度ドレイン領域に埋め込まれたトレンチゲート部
分とを含んで形成され、 前記ドレイン領域は、少なくとも前記半導体基板内に埋
め込まれて前記トレンチゲート部分に対向するトレンチ
ドレイン部分を含むことを特徴とする半導体装置。 2. A semiconductor substrate of a predetermined conductivity type, an insulating film formed on the semiconductor substrate, and a first film formed on the semiconductor substrate via the insulating film.
A gate electrode and a first gate oxide film formed on the first gate electrode.
Formed of a channel region having a conductivity type different from that of the semiconductor substrate
And at least the channel region and the second gate oxide film
An insulated second gate electrode and one end of the channel region formed on the insulating film
A source region arranged to be in contact with the portion, and on a side different from the channel region with respect to the source region.
The drain region to be arranged and a part of the semiconductor substrate, and the other of the channel regions
A current path is formed from the end of the
It includes a lightly doped drain region that, the said second gate electrode, before the upper surface of the first gate electrode
At least before the portion facing through the channel region
Trench gate part embedded in low-concentration drain region
And the drain region is buried at least in the semiconductor substrate.
A trench that is embedded and faces the trench gate portion
A semiconductor device comprising a drain portion.
有し、前記低濃度ドレイン領域とゲート酸化膜を介して
形成されている第１ゲート電極と、 前記絶縁膜内に配置され、前記第１ゲート電極と対向す
る部分を有する第２ゲート電極と、 前記第１ゲート電極と前記第２ゲート電極との間に形成
され、前記半導体基板と導電型の異なるチャネル領域
と、 少なくとも前記チャネル領域の上に形成されるソース領
域と、 前記第１ゲート電極と対向するように形成され、前記低
濃度ドレイン領域に埋め込まれたトレンチ構造を有する
ドレイン領域と、 を含むことを特徴とする半導体装置。3. A semiconductor substrate of a predetermined conductivity type, an insulating film formed on the semiconductor substrate, a low concentration drain region including a part of the semiconductor substrate, and a trench embedded in the low concentration drain region. A first gate electrode having a structure, which is formed through the low-concentration drain region and a gate oxide film, and a second gate electrode which is disposed in the insulating film and has a portion facing the first gate electrode. A channel region formed between the first gate electrode and the second gate electrode and having a conductivity type different from that of the semiconductor substrate; a source region formed on at least the channel region; and the first gate A drain region formed to face the electrode and having a trench structure embedded in the low-concentration drain region.
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